JP2002231776A - 半導体ウェハ及びその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの出力バッファ回路から出力される出
力信号のオーバシュート量が所定の規格値以下となって
いるかを、製造工程途中のウェハ上に配列されたチップ
状態で検査可能な構成を有するウェハ及びその試験方法
を提供する。 【解決手段】 製品チップ１０をマトリックス状に配列
し、スクライブ領域２７には、誤動作判定部２０と、所
定の特性インピーダンス値を有し少なくとも１箇所でス
クライブ領域２７の中心線２８Ｈ或いは２８Ｖのいずれ
かを横断する伝送線路２５を形成する。誤動作判定部２
０は、誤動作判定回路２１と、外部接続電極４１と、電
源供給用電極４３，４４及び必要に応じて基準電位供給
用電極４６を含む。また、伝送線路２５は、ボンディン
グ電極１２の中の所定の回路ブロックである例えば出力
バッファ回路ブロック１５と接続された第１のボンディ
ング電極１７と誤動作判定回路２１の入力端とを接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速スイッチング
信号を入出力するインターフェイス（以下、Ｉ／Ｆとす
る）を有するチップを形成した半導体ウェハ及びその試
験方法に関し、特にＩ／Ｆ部分の交流電気特性をウェハ
状態で試験するための誤動作判定回路を、所定の内部回
路部を有するチップ領域の外に備えた半導体ウェハ及び
その試験方法に関する。

【０００２】

【従来の技術】従来から半導体デバイス（以下、ＬＳＩ
とする）の品質、信頼性を保証するため、製造工程中で
ＬＳＩテスタ等を用いた電気的特性の検査を含む各種試
験が行われている。特に、ＬＳＩテスタでは測定が困難
である、ウェハ状態での高速動作特性の試験について
は、例えばテスト回路をウェハ上に設ける方法が提案さ
れている。

【０００３】例えば、特開平６−１３４４７号公報（以
下、公知例１とする）には、半導体基板上に設けられた
電子回路の機能テストを行うための特性測定補助回路
を、ウェハ上に隣接する製品チップ上に配置し、特性測
定用補助回路を通った信号がスクライブ線を横切って被
測定チップに供給されるようにすることで、チップ面積
の増加を最小限に抑制しつつ超高速回路のオンウェハで
の機能テストを可能にした半導体集積回路が開示されて
いる。また、特開平６−６９２９７号公報（以下、公知
例２とする）には、被測定回路を含む高周波ＩＣチップ
と、テスト用の信号を発生しかつ被測定回路からの信号
を検出する回路を含むチップとを同一ウェハ上に形成
し、被測定回路チップと信号発生及び検出回路チップと
を各チップ間のスクライブ線を越えて電気接続すること
で、信号発生回路により被測定回路に実使用周波数の信
号を入力すると共に検出回路で被測定回路からの出力信
号を外部で測定しやすい周波数まで低下させるようにし
て、ウェハ状態で実使用周波数での測定を可能にしたウ
ェハが開示されている。

【０００４】

【発明が解決しようとする課題】近年のＬＳＩは、素子
の微細化と共にその動作速度の高速化が著しく、またそ
のような高速動作を前提とした使用が広がってきてい
る。このため、従来の低速動作時にはほとんど問題とな
らなかった入／出力インターフェイス部の交流特性規格
も重要になってきている。特に出力信号のオーバシュー
ト量は、ノイズ低減のためにも当該ＬＳＩが使用される
装置毎に定められた値以下に抑制することを強く求めら
れてきている。

【０００５】上記の各公知例は、いずれも高速或いは高
周波動作する被測定回路に、実使用時と同じ周波数或い
は立ち上がり、立ち下がり特性を有する信号を供給する
信号発生回路を備え、公知例２のものは被測定回路から
の出力信号を外部で測定しやすい周波数まで低下させる
検出回路を更に備えて構成され、ウェハ状態で高速、高
周波の機能動作試験を可能にしているが、上述したオー
バシュート量のテストについては、何も考慮されていな
かった。

【０００６】また、オーバシュート量は出力端に接続す
る線路の特性インピーダンス値に依存するため、従来の
例えばＬＳＩテスタ等によるテスト方法では、オーバシ
ュート量を直接測定することは困難であった。このた
め、通常は代用の直流規格（ＤＣ規格）に置き換えてテ
ストするだけで、十分な測定精度が得られず、最終的に
はＬＳＩを実装した基板で調整する、或いは所定の特性
インピーダンス値の伝送線路を有する評価用基板を特性
インピーダンス値毎に予め準備し、それぞれについて評
価する必要があった。従って、例えば特定用途向け集積
回路（以下、ＡＳＩＣ（Application Specific Integra
ted Circuit ）とする）を用いた装置で、実装基板側で
調整する場合は、ＡＳＩＣが出来上がるまで実装基板の
設計を確定できず、当該装置の開発ＴＡＴ（Turn-Aroun
d Time）が延伸するという問題があった。

【０００７】本発明は、ＬＳＩの出力バッファ回路（含
む、入出力兼用バッファ回路）から出力される出力信号
の交流特性、特にオーバシュート量が所定の規格値以下
となっているかを、製造工程途中のウェハ上に配列され
たチップ状態で検査可能な構成を有するウェハ及びその
試験方法を提供しようとするものである。

【０００８】

【課題を解決するための手段】そのため、本発明のウェ
ハは、複数の回路ブロックを含んで構成された内部回路
部，及びこの内部回路部と外部を接続するボンディング
電極を備える複数のチップと、入力される信号が所定の
規格を満足しているか判定する誤動作判定回路と、この
誤動作判定回路の出力端と接続する外部接続電極と、所
定の特性インピーダンス値を有する伝送線路と、を少な
くとも有し、複数の前記チップが、スクライブ領域を介
してマトリックス状に配列され、前記誤動作判定回路，
前記外部接続電極，及び前記伝送線路が、前記スクライ
ブ領域上に設けられ、前記伝送線路が、前記ボンディン
グ電極の中の所定の前記回路ブロックと接続された第１
のボンディング電極と前記誤動作判定回路の入力端とを
接続していることを特徴としている。このとき、前記伝
送線路の一部が、隣接する前記チップ間の中心を横断す
るように配置するのが好ましい。

【０００９】また、本発明の他のウェハは、複数の回路
ブロックを含んで構成された内部回路部，及びこの内部
回路部と外部を接続するボンディング電極を備える複数
の製品チップと、前記製品チップの所定の辺とスクライ
ブ領域を介して隣接するテスト用チップと、を少なくと
も有し、前記製品チップと隣接する前記テスト用チップ
の組からなる複合チップが、スクライブ領域を介してマ
トリックス状に配列され、前記テスト用チップは、少な
くとも入力される信号が所定の規格を満足しているか判
定する誤動作判定回路と、この誤動作判定回路の出力端
と接続する外部接続電極と、を含み、更に、前記ボンデ
ィング電極の中の所定の前記回路ブロックと接続された
第１のボンディング電極と前記誤動作判定回路の入力端
とを接続する所定の特性インピーダンス値を有する伝送
線路を備えることを特徴としている。

【００１０】上述の誤動作判定回路は、比較回路を含
み、この比較回路の入力端に前記伝送線路の一端を接続
することができる。また、前記内部回路部を動作させる
電源電圧をＶ１、前記誤動作判定回路を動作させる電源
電圧をＶ２としたとき、｜Ｖ１｜＜｜Ｖ２｜とするのが
よい。また、前記所定の回路ブロックは、出力バッファ
回路ブロック又は入出力兼用バッファ回路ブロックのい
ずれかであってよい。更に、前記誤動作判定回路は、前
記出力バッファ回路ブロック又は前記入出力兼用バッフ
ァ回路ブロックのいずれかから前記第１のボンディング
電極を介して外部に出力される出力信号のオーバシュー
ト量が、所定の規格値を超えていないか判定するものと
することが出来る。また、前記伝送線路は、マイクロス
トリップ線路とすることが出来る。

【００１１】また、本発明のウェハの試験方法は、上述
したいずれかのウェハを予め製造した後、前記ウェハ上
の複数のチップの電気的特性を試験する際に、少なくと
も誤動作判定回路の出力信号を試験するステップを有す
ることを特徴としている。

【００１２】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００１３】図１は、本発明のウェハの第１の実施形態
を説明するための要部の模式的な平面図であり、図２は
本実施形態のウェハの模式的な全体平面図で、図１は図
２のＱ部の拡大平面図である。また、図３は本実施形態
の主要部を分かり易くするために、図１のＰ部を更に拡
大した平面図である。

【００１４】図１，２及び３を参照すると、本実施形態
のウェハ１は、複数の回路ブロック（図示せず）を含ん
で構成された内部回路部１１，及びこの内部回路部１１
と外部を接続するボンディング電極１２を周辺部に備え
る製品チップ１０が、スクライブ領域２７を介してマト
リックス状に配列されている。スクライブ領域２７に
は、入力される信号が所定の規格を満足しているか判定
する誤動作判定部２０と、所定の特性インピーダンス値
を有し少なくとも１箇所でスクライブ領域２７の中心線
２８Ｈ或いは２８Ｖのいずれかを横断する伝送線路２５
が形成されている。誤動作判定部２０は、誤動作判定回
路２１と、この誤動作判定回路２１の出力端と接続する
外部接続電極４１と、誤動作判定回路２１を動作させる
ための電源供給用電極４３，４４及び必要に応じて基準
電位供給用電極４６を含み構成されている。また、伝送
線路２５は、ボンディング電極１２の中の所定の回路ブ
ロックである例えば出力バッファ回路ブロック１５と接
続された第１のボンディング電極１７と誤動作判定回路
２１の入力端とを接続している。具体的には、本実施形
態のように例えば隣接する製品チップ１０ａと製品チッ
プ１０ｂの間のスクライブ領域２７を中心線２８Ｖで区
分して、製品チップ１０ａ側と製品チップ１０ｂ側をそ
れぞれスクライブ領域２７ａ、２７ｂとし、製品チップ
１０ａの第１のボンディング電極１７と伝送線路２５で
接続される誤動作判定回路２１をスクライブ領域２７ｂ
の例えば、第１のボンディング電極１７と誤動作判定回
路２１の入力端とを伝送線路２５により直線状に接続し
たとき、この伝送線路２５と中心線２８Ｖとが直交する
ように配置すればよい。このように配置すれば、スクラ
イブ領域２７で切断して製品チップ１０を個片化すれ
ば、第１のボンディング電極１７から自動的に誤動作判
定回路２１が切り離され、且つ第１のボンディング電極
１７に接続したまま残る伝送線路２５の配線片も最小に
止めることができ、第１のボンディング電極１７の電気
的特性への影響は無視できる。

【００１５】次に、誤動作判定回路２１の構成例につい
て説明する。図５（ａ）は、誤動作判定回路２１の構成
の一例を示すブロック図である。この例では、誤動作判
定回路２１は、インバータ（以下、ＩＮＶとする）２１
１と、Ｔ−Ｆ／Ｆ２１３で構成されている。ＩＮＶ２１
１の入力端は第１のボンディング電極１７に接続され、
Ｔ−Ｆ／Ｆ２１３の入力端と出力端は、それぞれＩＮＶ
２１１の出力端と外部接続電極４１に接続されている。
また、ＩＮＶ２１１の入力端と第１のボンディング電極
１７とは、伝送線路２５により接続されている。ＩＮＶ
２１１は、図５（ｂ）のような、通常のＣＭＯＳ構成の
ものでよい。但し、第１のボンディング電極１７と接続
する出力バッファ回路ブロック１５からの出力信号のオ
ーバシュートを含めた最大許容ピーク電圧をＶs1とする
と、ＩＮＶ２１１の論理閾値電圧Ｖthは、Ｖth＝Ｖs1と
なるように設定される。

【００１６】また、この誤動作判定回路２１を動作させ
るために電源供給用電極４３，４４から供給される動作
電圧Ｖ２は、Ｖ２＝２×Ｖs1と設定すればよい。

【００１７】尚、内部回路部１１の動作電圧をＶ１と
し、第１のボンディング電極１７と接続する出力バッフ
ァ回路ブロック１５からの定常状態での高レベル出力電
圧と最大許容オーバシュート量を、それぞれＶＯＨ（内
部回路部１１がＣＭＯＳ構成の場合、通常はＶＯＨ＝Ｖ
１となるが、ＶＯＨ≠Ｖ１でもよい）及びＶ_OVL とする
と、Ｖs1＝（ＶＯＨ＋Ｖ_OVL ）となる。

【００１８】また、伝送線路２５は、基板５を導体と見
なして擬似的なマイクロストリップ線路で構成でき、例
えば図３のＡ−Ａ’線に沿った模式的な断面を示す図４
の断面図を参照すると、その特性インピーダンスＺｏは
次のように表される。

【００１９】例えば、Ｚｏ＝５０Ωとなるようにする場
合、絶縁膜７をシリコン酸化膜で形成すると、シリコン
酸化膜のεr ＝３．７から、（Ｗ／ｈ）はほぼ２．３程
度となり、ｈ＝７００ｎｍのときは、Ｗを１．６μｍ程
度とすればよい。

【００２０】次に、上記のように構成された本実施形態
のウェハ１が完成した後、ウェハ状態で各製品チップ１
０の電気的な試験を実施する際の動作について説明す
る。まず、例えば製品チップ１０ａの試験の際には、製
品チップ１０ａ上のボンディング電極１２及び第１のボ
ンディング電極１７と共に、この第１のボンディング電
極１７と接続する誤動作判定回路２１のスクライブ領域
２７に設けられた電極４１，４３及び４４にもそれぞれ
ＬＳＩテスタ（図示せず）と接続された所定のプローブ
ピン（図示せず）が接触するようにして、製品チップ１
０ａの内部回路部１１の所望の機能及び特性を測定す
る。また、出力信号の最大許容オーバシュート量すなわ
ちオーバシュートを含めた最大許容ピーク電圧が規定さ
れている所定の回路ブロックである出力バッファ回路ブ
ロック１５については、その出力信号Ｖout が当該出力
バッファ回路ブロック１５に接続する第１のボンディン
グ電極１７及び伝送線路２５を介してＩＮＶ２１１の入
力端に入力される。図６は、誤動作判定回路２１の動作
を説明するための図で、（ａ）は出力バッファ回路ブロ
ック１５からの出力信号Ｖout 、ＩＮＶ２１１の出力信
号Ｖinv 及びＴ−Ｆ／Ｆ２１３の出力信号Ｖtffoの模式
的な波形図であり、（ｂ）及び（ｃ）は（ａ）のＣ部の
拡大図である。以下、図６を参照しながら説明する。図
６（ｂ）のように、ＩＮＶ２１１の入力端に入力される
出力バッファ回路ブロック１５の出力信号Ｖout のオー
バシュートを含めた最大ピーク電圧Ｖout1が、Ｖout1＞
Ｖs1となるときは、Ｖout ＞Ｖs1となる期間が存在し、
その間のＩＮＶ２１１の出力電圧Ｖinvoがその間だけ高
レベルとなる。これにより、Ｔ−Ｆ／Ｆ２１３の出力信
号Ｖtffoが反転する。従って、出力バッファ回路ブロッ
ク１５の出力信号Ｖout のオーバシュートを含めた最大
ピーク電圧Ｖout1がＶout1＞Ｖs1となるときは、（ａ）
に示すように、Ｔ−Ｆ／Ｆ２１３からの出力信号Ｖtffo
はＶout の１／２の周期で変化する。

【００２１】また、図６（ｃ）のようにＶout1≦Ｖs1で
あるときは、ＩＮＶ２１１の出力電圧Ｖinvo は低レベ
ルのままであり、Ｔ−Ｆ／Ｆ２１３の出力信号Ｖtffoは
電源Ｖ２投入時点から変化することなく一定レベルのま
まとなる。従って、Ｔ−Ｆ／Ｆ／２１３の出力信号の変
化の有無をＬＳＩテスタで検出することにより、所定の
特性インピーダンス値を有する伝送線路２５が接続され
た出力バッファ回路ブロック１５の出力信号のオーバシ
ュートを含めた最大ピーク電圧Ｖout1が所定の規格値Ｖ
s1より大きいか小さいかを判定することができる。

【００２２】尚、上述の実施形態では誤動作判定回路２
１をＩＮＶ２１１とＴ−Ｆ／Ｆ２１３で構成した例につ
いて説明したが、ＩＮＶ２１１の代わりに比較回路（以
下、ＣＰとする）を用いてもよい。図５（ｃ）は、誤動
作判定回路２１をＣＰ２２１とＴ−Ｆ／Ｆ２１３で構成
した場合のブロック図である。この場合は、ＣＰ２２１
の正転入力端と反転入力端を、それぞれ第１のボンディ
ング電極１７と基準電位供給用電極４６に接続し、Ｔ−
Ｆ／Ｆ２１３の入力端と出力端は、それぞれＣＰ２２１
の出力端と外部接続電極４１に接続している。また、Ｃ
Ｐ２２１の正転入力端と第１のボンディング電極１７と
を、伝送線路２５により接続している。基準電位供給用
電極４６からＣＰ２２１の反転入力端に供給される電圧
Ｖref は、Ｖref ＝Ｖs1となるように設定される。ま
た、この誤動作判定回路２１を動作させるために電源供
給用電極４３，４４から供給される動作電圧Ｖ２も、特
に限定されないが、ほぼＶ２＝２×Ｖs1と設定すれば、
ＣＰ２２１の耐ノイズマージンを考慮しても確実な判定
処理を行うことができる。

【００２３】この構成における動作も、図６（ｂ）のよ
うに、ＣＰ２２１の正転入力端に入力される出力バッフ
ァ回路ブロック１５の出力信号Ｖout のオーバシュート
を含めた最大ピーク電圧Ｖout1が、Ｖout1＞Ｖs1となる
ときは、Ｖout ＞Ｖs1となる期間が存在し、その間のＣ
Ｐ２２１の出力電圧Ｖcpo がその間だけ高レベルとな
る。これにより、Ｔ−Ｆ／Ｆ２１３の出力信号Ｖtffoが
反転する。従って、出力バッファ回路ブロック１５の出
力信号Ｖout のオーバシュートを含めた最大ピーク電圧
Ｖout1がＶout1＞Ｖs1となるときは、（ａ）に示すよう
に、Ｔ−Ｆ／Ｆ２１３からの出力信号ＶtffoはＶout の
１／２の周期で変化する。

【００２４】また、図６（ｃ）のようにＶout1≦Ｖs1で
あるときは、ＣＰ２２１の出力電圧Ｖcpo は低レベルの
ままであり、Ｔ−Ｆ／Ｆ２１３の出力信号Ｖtffoは電源
Ｖ２投入時点から変化することなく一定レベルのままと
なる。従って、Ｔ−Ｆ／Ｆ／２１３の出力信号の変化の
有無をＬＳＩテスタで検出することにより、所定の特性
インピーダンス値を有する伝送線路２５が接続された出
力バッファ回路ブロック１５の出力信号のオーバシュー
トを含めた最大ピーク電圧が所定の規格値を満足してい
るか否かを判定することができる。ＣＰ２２１を用いる
と、ＩＮＶ２１１に比べ回路規模が大きくなるが、Ｖｒ
ｅｆを調整することで、異なる最大許容オーバシュート
量にも柔軟に対応できるという利点がある。

【００２５】また、誤動作判定部２０の配置及び構成方
法は図３の例に限定されるものでなく、例えば図７のよ
うに伝送線路２５がスクライブ領域２７の中心線２８Ｖ
を横断し、スクライブ領域２７ｂ側で直角に曲がって適
当な距離延在させて誤動作判定回路２１に接続してもよ
く、或いは図８のように伝送線路２５が“コ”の字状に
中心線２８Ｖを横断しスクライブ領域２７ｂ内で少なく
とも所定の距離Ｓだけ中心線２８Ｖと平行する領域を経
由するように設けることもできる。この場合、第１のボ
ンディング電極１７から最短距離で中心線２８Ｖと直交
してスクライブ領域２７ｂ側まで延在させ、その第１の
端部からスクライブ領域２７ｂ内で所定の距離Ｓだけ中
心線２８Ｖと平行して延在させ、この第２の端部から中
心線２８Ｖと直交して再びスクライブ領域２７ａ側まで
延在させて、この第３の端部から当該誤動作判定回路２
１の入力端に接続させるのが好ましい。距離Ｓは、伝送
線路２５の幅ｗの数倍（２〜３倍）以上有ればよい。

【００２６】また、同一製品チップ内で第１のボンディ
ング電極１７が、例えば図９のように複数近接して配置
されている場合、誤動作判定回路２１を動作させるため
の電源供給用電極４３，４４を隣接する二つの誤動作判
定回路２１ａ，２１ｂで共用させるようにすれば、スク
ライブ領域２７内で多層配線構造を用いることなく電極
数を削減できる。尚、誤動作判定回路２１に要する面積
は、図５（ａ）の構成の場合高々１０μｍ×１０μｍの
範囲に収容でき、図５（ｃ）の構成でも高々１０μｍ×
２０μｍの範囲に収容できる。これに対し、外部接続電
極４１、電源供給用電極４３，４４及び基準電位供給用
電極４６のサイズは、いずれも所定のプローブピンを接
触させる必要があるため、通常５０μｍ×５０μｍ程度
が必要であり、スクライブ領域２７に配置できる誤動作
判定回路２１の数は、誤動作判定回路２１に要する電極
の面積でほぼ支配されるため、電極を共用することによ
り配置できる誤動作判定回路２１の数を増加させること
が出来る。

【００２７】次に、本発明の第２の実施形態について説
明する。

【００２８】図１０は、本発明のウェハの第２の実施形
態を説明するためのウェハの模式的な全体平面図であ
り、図１１は図１０のＲ部の拡大平面図である。図１１
及び１２を参照すると、本実施形態のウェハ３は、複数
の回路ブロック（図示せず）を含んで構成された内部回
路部１１，及びこの内部回路部１１と外部を接続するボ
ンディング電極１２を周辺部に備える製品チップ３０
と、この製品チップ３０の所定の辺とスクライブ領域２
７を介して隣接するテスト用チップ５０とを含み、この
製品チップ３０と隣接するテスト用チップ５０の組から
なる複合チップ３５がスクライブ領域２７を介してマト
リックス状に配置されている。図１２はテスト用チップ
５０の模式的な平面図である。図１２を参照すると、テ
スト用チップ５０は、誤動作判定回路２１と、この誤動
作判定回路２１の出力端と接続する外部接続電極４１と
の組を複数備えると共に複数の誤動作判定回路２１を動
作させるための電源供給用電極４３，４４及び必要に応
じて基準電位供給用電極４６を備え構成されている。各
誤動作判定回路２１の入力端は、それぞれ製品チップ３
０の対応する第１のボンディング電極１７と伝送線路２
５により接続されている。また、各第１のボンディング
電極１７は、製品チップ３０の所定の回路ブロックであ
る例えば出力バッファ回路ブロック１５と接続してい
る。従って、テスト用チップ５０とスクライブ領域２７
を介して隣接する製品チップ３０の所定の辺として、所
定の特性インピーダンス値の伝送線路が接続され且つそ
の出力信号のオーバシュート量が一定値以下になるよう
に規格が定められている、例えば複数ビットからなるバ
ス出力部のように出力バッファ回路ブロック或いは入出
力兼用バッファ回路ブロックが複数個近接して配置され
ている辺を選択するようにすれば、第１のボンディング
電極１７と誤動作判定回路２１の入力端とを接続する伝
送線路２５が簡単になる。尚、本実施形態においても誤
動作判定回路２１の構成及び作用効果は、第１の実施形
態と同様であるので、詳細な説明は省略する。

【００２９】本実施形態の場合、第１のボンディング電
極１７と対応する誤動作判定回路２１の入力端の位置関
係がどのようになっていても、その間を接続する伝送線
路２５は必ずスクライブ領域２７の中心線を横断する
が、ウェハ３を切断して製品チップ３０を個片化したと
き、それぞれの第１のボンディング電極１７に接続した
まま残る伝送線路２５の配線片が最小になるように、第
１のボンディング電極１７の直近でスクライブ領域２７
の中心線を横断させるのが好ましい。

【００３０】また、本実施形態の説明では、一つのテス
ト用チップ５０には一つの製品チップ３０に含まれる第
１のボンディング電極１７に接続する誤動作判定回路２
１のみを搭載した例を示す図１１及び図１２を用いた
が、これに限定されるものでなく異なる製品チップ３０
に含まれる第１のボンディング電極１７と接続する誤動
作判定回路２１を一つのテスト用チップ５０に搭載して
もよい。図１３及び図１４は、この具体例を示す図で、
それぞれ図１０のＲ部に相当する領域の拡大平面図と、
図１３に示すテスト用チップ５２の模式的な拡大平面図
である。図１３及び図１４を参照すると、例えばテスト
用チップ５２ａには製品チップ３２ａに含まれる第１の
ボンディング電極１７ａに接続する誤動作判定回路２１
ａと、製品チップ３２ｄに含まれる第１のボンディング
電極１７ｄに接続する誤動作判定回路２１ｄとを搭載
し、同様に、テスト用チップ５２ｂには製品チップ３２
ｂに含まれる第１のボンディング電極１７ｂに接続する
誤動作判定回路２１ｂと、製品チップ３２ｃに含まれる
第１のボンディング電極１７ｃに接続する誤動作判定回
路２１ｃとを搭載している。このように製品チップが、
対向する辺上に多数の第１のボンディング電極１７を備
えている場合には、テスト用チップを用いるのが効果的
である。

【００３１】次に、本発明の第３の実施形態について説
明する。

【００３２】本実施形態のウェハは、第１の実施形態の
ウェハ１又は第２の実施形態のウェハ３に、誤動作判定
回路２１を動作させるための電源を供給する昇圧回路４
０を更に設けた構成となっている。

【００３３】図１５は、第１の実施形態のウェハ１に昇
圧回路４０を更に設けたときの図１のＰ部の一例の模式
的な拡大平面図である。図１５を参照すると、本実施形
態では、誤動作判定回路２１を動作させるための電源は
昇圧回路４０から供給される。この昇圧回路４０の一次
電源及び接地は、それぞれ電源を供給する誤動作判定回
路２１の出力端と接続する第１のボンディング電極１７
を含む製品チップ１０の電源（Ｖdd）及び接地（ＧＮ
Ｄ）に接続され、電圧Ｖ２（＝２×Ｖs1）と必要に応じ
て基準電位Ｖｒｅｆ（＝Ｖs1）を発生し、それぞれを誤
動作判定回路２１に供給する。従って、本実施形態では
昇圧回路４０を設ける領域は必要になるが、電源供給用
電極４３，４４及び基準電位供給用電極４６は不要であ
り、プローブピン接続用の電極としては誤動作判定回路
２１の出力端と接続する外部接続電極４１のみ設ければ
よい。しかも、昇圧回路４０を設ける領域は、高々５０
μｍ×５０μｍ（ほぼ、スクライブ領域２７上に設ける
電極１個分の面積に相当）も有れば十分であり、誤動作
判定部２０の所要面積としては削減できる。また、ウェ
ハ状態での試験に必要なプローブカードに追加するプロ
ーブピンも第１の実施形態の場合に比べると削減できる
という利点がある。本実施形態においても誤動作判定回
路２１の作用効果は、第１の実施形態と全く同様であ
り、説明は省略する。尚、昇圧回路４０の一次電源及び
接地と、製品チップ１０の電源及び接地とをそれぞれ接
続する配線も、スクライブ領域２７の中心線を必ず横断
させるようにするのが好ましい。

【００３４】尚、上記各実施形態は、第１のボンディン
グ電極１７に接続する所定の回路ブロックを出力バッフ
ァ回路ブロックとして説明したが、所定の回路ブロック
が入出力兼用バッファ回路ブロックであってもよく、更
にこれらが混用されていてもよいことは言うまでもな
い。また、基準電位供給用電極４６は、図５（ｃ）のよ
うに誤動作判定回路２１にＣＰ２２１を用いる場合のみ
設ければよく、図５（ａ）のようにＩＮＶ２１１を用い
る場合は省略できる。

【００３５】本発明は、上記各実施形態の説明に限定さ
れるものでなく、その趣旨の範囲内で種々変形が可能で
ある。例えば必要に応じて第１の実施形態と第２の実施
形態とを同時に備える、すなわちテスト用チップを供え
ると共にスクライブ領域に配置された誤動作判定回路も
備えてウェハを構成することも出来る。また、誤動作判
定回路をスクライブ領域に配置したとき、その外部接続
用電極や電源供給用電極、更に存在する場合は基準電位
供給用電極についても、その配置位置はスクライブ領域
内で有れば、例えば各電極へのプローブピンの接触の容
易性を考慮して適宜定めればよい。

【００３６】更に、誤動作判定回路２１の判定方法は、
Ｔ−Ｆ／Ｆ２１３の出力信号が変化する否かで判定して
いるが、例えば誤動作判定回路２１に入力する所定の回
路ブロックからの出力信号及びＴ−Ｆ／Ｆ２１３から出
力される信号の周波数或いは単位時間当たりのパルス数
をそれぞれ計測し、その比の大小により判定（Ｔ−Ｆ／
Ｆ２１３から出力される信号の周波数或いは単位時間当
たりのパルス数が十分小さければ良品）するようにする
こともできる。これにより、判定基準を適切に定めれ
ば、信号のオーバシュート以外の要因、例えば外部ノイ
ズ等によりＴ−Ｆ／Ｆ２１３の出力が変化しただけで、
製品チップ自体には問題がないものを、誤って不良判定
することを抑制することが出来る。

【００３７】以上説明したように、本発明のウェハは、
出力信号のオーバシュート量に規格が設けられた出力バ
ッファ回路ブロック及び入出力兼用バッファ回路ブロッ
クと接続する第１のボンディング電極に、所定の特性イ
ンピーダンス値を有する伝送線路を用いて出力信号のオ
ーバシュート量が規格値を超えているか否かを判定する
誤動作判定回路を接続した構成を有しており、ＬＳＩテ
スタによるウェハ状態での製品チップの機能及び特性試
験時に、出力信号のオーバシュート量が規格値を超えて
いるか否かも併せて試験することが出来るという果が得
られる。また、伝送線路は第１のボンディング電極の直
近でスクライブ領域の中心線を横断するようにしている
ので、ウェハを切断して製品チップを個片化したあと第
１のボンディング電極に接続したまま残る伝送線路の配
線片は最小化されており、製品チップの特性への影響も
最小限に抑制されており、無視できる。これにより、例
えばＬＳＩ製品毎に実装基板の特性インピーダンス値が
異なっていても、それぞれのＬＳＩ製品が実装される基
板の特性インピーダンス値に合わせて伝送線路を設計し
ておけば、ウェハ状態での試験時にオーバシュート量の
全数試験が容易に実施でき、ＬＳＩ出荷品の品質向上を
図ることが出来る。従って、特にＡＳＩＣの場合、ユー
ザ側での実装基板の設計と、搭載するＡＳＩＣの開発を
平行して進めることが可能になり、装置の開発ＴＡＴを
短縮することも出来る。

【００３８】

【発明の効果】以上説明したように、本発明のウェハ
は、ＬＳＩテスタによるウェハ状態での製品チップの機
能及び特性試験時に、出力信号のオーバシュート量が規
格値を超えているか否かも併せて試験することが出来る
という果が得られる。これにより、例えばＬＳＩ製品毎
に実装基板の特性インピーダンス値が異なっていても、
それぞれのＬＳＩ製品が実装される基板の特性インピー
ダンス値に合わせて伝送線路を設計しておけば、ウェハ
状態での試験時にオーバシュート量の全数試験が容易に
実施でき、ＬＳＩ出荷品の品質向上を図ることが出来
る。

【図面の簡単な説明】

【図１】本発明のウェハの第１の実施形態を説明するた
めの要部の模式的な平面図で、図２のＱ部の拡大平面図
である。

【図２】本発明のウェハの第１の実施形態を説明するた
めのウェハの模式的な全体平面図である。

【図３】図１のＰ部の拡大平面図である。

【図４】図３のＡ−Ａ’線に沿った模式的な断面図であ
る。

【図５】誤動作判定回路の構成の一例を示すブロック図
で、（ａ），（ｂ）及び（ｃ）はそれぞれインバータを
用いた例，インバータの構成例及び比較回路を用いた例
である。

【図６】誤動作判定回路の動作を説明するための模式的
な波形図である。

【図７】誤動作判定回路の配置例を示す平面図である。

【図８】誤動作判定回路の配置例を示す平面図である。

【図９】誤動作判定回路の配置例を示す平面図である。

【図１０】本発明のウェハの第２の実施形態を説明する
ためのウェハの模式的な全体平面図である。

【図１１】図１０のＲ部の拡大平面図である。

【図１２】テスト用チップの模式的な拡大平面図であ
る。

【図１３】図１０のＲ部に相当する部分の他の例の拡大
平面図である。

【図１４】テスト用チップの模式的な拡大平面図であ
る。

【図１５】本発明のウェハの第３の実施形態を説明する
ための図で、要部の模式的な平面図である。

【符号の説明】

１，３ ウェハ ５ 基板 ７ 絶縁膜 １０，１０ａ，１０ｂ，１０ｃ，１０ｄ，３０，３２
Ａ，３２Ｂ，３２Ｃ，３２Ｄ 製品チップ １１ 内部回路部 １２ ボンディング電極 １５ 出力バッファ回路ブロック １７，１７ａ，１７ｂ，１７ｃ，１７ｄ 第１のボン
ディング電極 ２０ 誤動作判定部 ２１，２１ａ，２１ｂ，２１ｃ，２１ｄ 誤動作判定
回路 ２５ 伝送線路 ２７，２７ａ，２７ｂ スクライブ領域 ２８Ｈ，２８Ｖ 中心線 ３５ 複合チップ ４０ 昇圧回路 ４１ 外部接続電極 ４３，４４ 電源供給用電極 ４６ 基準電位供給用電極 ５０，５２ａ，５２ｂ テスト用チップ ２１１ ＩＮＶ ２１３ Ｔ−Ｆ／Ｆ ２２１ ＣＰ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高増 広司 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 2G132 AB00 AD01 AH00 AK03 AK07 AK09 4M106 AA08 AC05 DJ18

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の回路ブロックを含んで構成された
   内部回路部，及びこの内部回路部と外部を接続するボン
   ディング電極を備える複数のチップと、入力される信号
   が所定の規格を満足しているか判定する誤動作判定回路
   と、この誤動作判定回路の出力端と接続する外部接続電
   極と、所定の特性インピーダンス値を有する伝送線路
   と、を少なくとも有し、複数の前記チップが、スクライ
   ブ領域を介してマトリックス状に配列され、前記誤動作
   判定回路，前記外部接続電極，及び前記伝送線路が、前
   記スクライブ領域上に設けられ、前記伝送線路が、前記
   ボンディング電極の中の所定の前記回路ブロックと接続
   された第１のボンディング電極と前記誤動作判定回路の
   入力端とを接続していることを特徴とする半導体ウェ
   ハ。
2. 【請求項２】 前記伝送線路の一部が、隣接する前記製
   品チップ間の中心を横断するように配置された請求項１
   に記載の半導体ウェハ。
3. 【請求項３】 複数の回路ブロックを含んで構成された
   内部回路部，及びこの内部回路部と外部を接続するボン
   ディング電極を備える複数の製品チップと、前記製品チ
   ップの所定の辺とスクライブ領域を介して隣接するテス
   ト用チップと、を少なくとも有し、前記製品チップと隣
   接する前記テスト用チップの組からなる複合チップが、
   スクライブ領域を介してマトリックス状に配列され、前
   記テスト用チップは、少なくとも入力される信号が所定
   の規格を満足しているか判定する誤動作判定回路と、こ
   の誤動作判定回路の出力端と接続する外部接続電極と、
   を含み、更に、前記ボンディング電極の中の所定の前記
   回路ブロックと接続された第１のボンディング電極と前
   記誤動作判定回路の入力端とを接続する所定の特性イン
   ピーダンス値を有する伝送線路を備えることを特徴とす
   る半導体ウェハ。
4. 【請求項４】 前記誤動作判定回路が、比較回路を含
   み、この比較回路の入力端に前記伝送線路の一端を接続
   した請求項１乃至３いずれか１項に記載の半導体ウェ
   ハ。
5. 【請求項５】 前記内部回路部を動作させる電源電圧を
   Ｖ１、前記誤動作判定回路を動作させる電源電圧をＶ２
   としたとき、｜Ｖ１｜＜｜Ｖ２｜である請求項１乃至４
   いずれか１項に記載の半導体ウェハ。
6. 【請求項６】 前記所定の回路ブロックが、出力バッフ
   ァ回路ブロック又は入出力兼用バッファ回路ブロックの
   いずれかである請求項１乃至５いずれか１項に記載の半
   導体ウェハ。
7. 【請求項７】 前記誤動作判定回路が、前記出力バッフ
   ァ回路ブロック又は前記入出力兼用バッファ回路ブロッ
   クのいずれかから前記第１のボンディング電極を介して
   外部に出力される出力信号のオーバシュート量が、所定
   の規格値を超えていないか判定するものである請求項１
   乃至６いずれか１項に記載の半導体ウェハ。
8. 【請求項８】 前記伝送線路が、マイクロストリップ線
   路である請求項１乃至７いずれか１項に記載の半導体ウ
   ェハ。
9. 【請求項９】 請求項１乃至８いずれか１項に記載の半
   導体ウェハを予め製造した後、前記半導体ウェハ上の複
   数の製品チップの電気的特性を試験する際に、少なくと
   も誤動作判定回路の出力信号を試験するステップを有す
   ることを特徴とする半導体ウェハの試験方法。