JP2002231776A - 半導体ウェハ及びその試験方法 - Google Patents
半導体ウェハ及びその試験方法Info
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- JP2002231776A JP2002231776A JP2001020928A JP2001020928A JP2002231776A JP 2002231776 A JP2002231776 A JP 2002231776A JP 2001020928 A JP2001020928 A JP 2001020928A JP 2001020928 A JP2001020928 A JP 2001020928A JP 2002231776 A JP2002231776 A JP 2002231776A
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Abstract
(57)【要約】
【課題】 LSIの出力バッファ回路から出力される出
力信号のオーバシュート量が所定の規格値以下となって
いるかを、製造工程途中のウェハ上に配列されたチップ
状態で検査可能な構成を有するウェハ及びその試験方法
を提供する。 【解決手段】 製品チップ10をマトリックス状に配列
し、スクライブ領域27には、誤動作判定部20と、所
定の特性インピーダンス値を有し少なくとも1箇所でス
クライブ領域27の中心線28H或いは28Vのいずれ
かを横断する伝送線路25を形成する。誤動作判定部2
0は、誤動作判定回路21と、外部接続電極41と、電
源供給用電極43,44及び必要に応じて基準電位供給
用電極46を含む。また、伝送線路25は、ボンディン
グ電極12の中の所定の回路ブロックである例えば出力
バッファ回路ブロック15と接続された第1のボンディ
ング電極17と誤動作判定回路21の入力端とを接続す
る。
力信号のオーバシュート量が所定の規格値以下となって
いるかを、製造工程途中のウェハ上に配列されたチップ
状態で検査可能な構成を有するウェハ及びその試験方法
を提供する。 【解決手段】 製品チップ10をマトリックス状に配列
し、スクライブ領域27には、誤動作判定部20と、所
定の特性インピーダンス値を有し少なくとも1箇所でス
クライブ領域27の中心線28H或いは28Vのいずれ
かを横断する伝送線路25を形成する。誤動作判定部2
0は、誤動作判定回路21と、外部接続電極41と、電
源供給用電極43,44及び必要に応じて基準電位供給
用電極46を含む。また、伝送線路25は、ボンディン
グ電極12の中の所定の回路ブロックである例えば出力
バッファ回路ブロック15と接続された第1のボンディ
ング電極17と誤動作判定回路21の入力端とを接続す
る。
Description
【0001】
【発明の属する技術分野】本発明は、高速スイッチング
信号を入出力するインターフェイス(以下、I/Fとす
る)を有するチップを形成した半導体ウェハ及びその試
験方法に関し、特にI/F部分の交流電気特性をウェハ
状態で試験するための誤動作判定回路を、所定の内部回
路部を有するチップ領域の外に備えた半導体ウェハ及び
その試験方法に関する。
信号を入出力するインターフェイス(以下、I/Fとす
る)を有するチップを形成した半導体ウェハ及びその試
験方法に関し、特にI/F部分の交流電気特性をウェハ
状態で試験するための誤動作判定回路を、所定の内部回
路部を有するチップ領域の外に備えた半導体ウェハ及び
その試験方法に関する。
【0002】
【従来の技術】従来から半導体デバイス(以下、LSI
とする)の品質、信頼性を保証するため、製造工程中で
LSIテスタ等を用いた電気的特性の検査を含む各種試
験が行われている。特に、LSIテスタでは測定が困難
である、ウェハ状態での高速動作特性の試験について
は、例えばテスト回路をウェハ上に設ける方法が提案さ
れている。
とする)の品質、信頼性を保証するため、製造工程中で
LSIテスタ等を用いた電気的特性の検査を含む各種試
験が行われている。特に、LSIテスタでは測定が困難
である、ウェハ状態での高速動作特性の試験について
は、例えばテスト回路をウェハ上に設ける方法が提案さ
れている。
【0003】例えば、特開平6−13447号公報(以
下、公知例1とする)には、半導体基板上に設けられた
電子回路の機能テストを行うための特性測定補助回路
を、ウェハ上に隣接する製品チップ上に配置し、特性測
定用補助回路を通った信号がスクライブ線を横切って被
測定チップに供給されるようにすることで、チップ面積
の増加を最小限に抑制しつつ超高速回路のオンウェハで
の機能テストを可能にした半導体集積回路が開示されて
いる。また、特開平6−69297号公報(以下、公知
例2とする)には、被測定回路を含む高周波ICチップ
と、テスト用の信号を発生しかつ被測定回路からの信号
を検出する回路を含むチップとを同一ウェハ上に形成
し、被測定回路チップと信号発生及び検出回路チップと
を各チップ間のスクライブ線を越えて電気接続すること
で、信号発生回路により被測定回路に実使用周波数の信
号を入力すると共に検出回路で被測定回路からの出力信
号を外部で測定しやすい周波数まで低下させるようにし
て、ウェハ状態で実使用周波数での測定を可能にしたウ
ェハが開示されている。
下、公知例1とする)には、半導体基板上に設けられた
電子回路の機能テストを行うための特性測定補助回路
を、ウェハ上に隣接する製品チップ上に配置し、特性測
定用補助回路を通った信号がスクライブ線を横切って被
測定チップに供給されるようにすることで、チップ面積
の増加を最小限に抑制しつつ超高速回路のオンウェハで
の機能テストを可能にした半導体集積回路が開示されて
いる。また、特開平6−69297号公報(以下、公知
例2とする)には、被測定回路を含む高周波ICチップ
と、テスト用の信号を発生しかつ被測定回路からの信号
を検出する回路を含むチップとを同一ウェハ上に形成
し、被測定回路チップと信号発生及び検出回路チップと
を各チップ間のスクライブ線を越えて電気接続すること
で、信号発生回路により被測定回路に実使用周波数の信
号を入力すると共に検出回路で被測定回路からの出力信
号を外部で測定しやすい周波数まで低下させるようにし
て、ウェハ状態で実使用周波数での測定を可能にしたウ
ェハが開示されている。
【0004】
【発明が解決しようとする課題】近年のLSIは、素子
の微細化と共にその動作速度の高速化が著しく、またそ
のような高速動作を前提とした使用が広がってきてい
る。このため、従来の低速動作時にはほとんど問題とな
らなかった入/出力インターフェイス部の交流特性規格
も重要になってきている。特に出力信号のオーバシュー
ト量は、ノイズ低減のためにも当該LSIが使用される
装置毎に定められた値以下に抑制することを強く求めら
れてきている。
の微細化と共にその動作速度の高速化が著しく、またそ
のような高速動作を前提とした使用が広がってきてい
る。このため、従来の低速動作時にはほとんど問題とな
らなかった入/出力インターフェイス部の交流特性規格
も重要になってきている。特に出力信号のオーバシュー
ト量は、ノイズ低減のためにも当該LSIが使用される
装置毎に定められた値以下に抑制することを強く求めら
れてきている。
【0005】上記の各公知例は、いずれも高速或いは高
周波動作する被測定回路に、実使用時と同じ周波数或い
は立ち上がり、立ち下がり特性を有する信号を供給する
信号発生回路を備え、公知例2のものは被測定回路から
の出力信号を外部で測定しやすい周波数まで低下させる
検出回路を更に備えて構成され、ウェハ状態で高速、高
周波の機能動作試験を可能にしているが、上述したオー
バシュート量のテストについては、何も考慮されていな
かった。
周波動作する被測定回路に、実使用時と同じ周波数或い
は立ち上がり、立ち下がり特性を有する信号を供給する
信号発生回路を備え、公知例2のものは被測定回路から
の出力信号を外部で測定しやすい周波数まで低下させる
検出回路を更に備えて構成され、ウェハ状態で高速、高
周波の機能動作試験を可能にしているが、上述したオー
バシュート量のテストについては、何も考慮されていな
かった。
【0006】また、オーバシュート量は出力端に接続す
る線路の特性インピーダンス値に依存するため、従来の
例えばLSIテスタ等によるテスト方法では、オーバシ
ュート量を直接測定することは困難であった。このた
め、通常は代用の直流規格(DC規格)に置き換えてテ
ストするだけで、十分な測定精度が得られず、最終的に
はLSIを実装した基板で調整する、或いは所定の特性
インピーダンス値の伝送線路を有する評価用基板を特性
インピーダンス値毎に予め準備し、それぞれについて評
価する必要があった。従って、例えば特定用途向け集積
回路(以下、ASIC(Application Specific Integra
ted Circuit )とする)を用いた装置で、実装基板側で
調整する場合は、ASICが出来上がるまで実装基板の
設計を確定できず、当該装置の開発TAT(Turn-Aroun
d Time)が延伸するという問題があった。
る線路の特性インピーダンス値に依存するため、従来の
例えばLSIテスタ等によるテスト方法では、オーバシ
ュート量を直接測定することは困難であった。このた
め、通常は代用の直流規格(DC規格)に置き換えてテ
ストするだけで、十分な測定精度が得られず、最終的に
はLSIを実装した基板で調整する、或いは所定の特性
インピーダンス値の伝送線路を有する評価用基板を特性
インピーダンス値毎に予め準備し、それぞれについて評
価する必要があった。従って、例えば特定用途向け集積
回路(以下、ASIC(Application Specific Integra
ted Circuit )とする)を用いた装置で、実装基板側で
調整する場合は、ASICが出来上がるまで実装基板の
設計を確定できず、当該装置の開発TAT(Turn-Aroun
d Time)が延伸するという問題があった。
【0007】本発明は、LSIの出力バッファ回路(含
む、入出力兼用バッファ回路)から出力される出力信号
の交流特性、特にオーバシュート量が所定の規格値以下
となっているかを、製造工程途中のウェハ上に配列され
たチップ状態で検査可能な構成を有するウェハ及びその
試験方法を提供しようとするものである。
む、入出力兼用バッファ回路)から出力される出力信号
の交流特性、特にオーバシュート量が所定の規格値以下
となっているかを、製造工程途中のウェハ上に配列され
たチップ状態で検査可能な構成を有するウェハ及びその
試験方法を提供しようとするものである。
【0008】
【課題を解決するための手段】そのため、本発明のウェ
ハは、複数の回路ブロックを含んで構成された内部回路
部,及びこの内部回路部と外部を接続するボンディング
電極を備える複数のチップと、入力される信号が所定の
規格を満足しているか判定する誤動作判定回路と、この
誤動作判定回路の出力端と接続する外部接続電極と、所
定の特性インピーダンス値を有する伝送線路と、を少な
くとも有し、複数の前記チップが、スクライブ領域を介
してマトリックス状に配列され、前記誤動作判定回路,
前記外部接続電極,及び前記伝送線路が、前記スクライ
ブ領域上に設けられ、前記伝送線路が、前記ボンディン
グ電極の中の所定の前記回路ブロックと接続された第1
のボンディング電極と前記誤動作判定回路の入力端とを
接続していることを特徴としている。このとき、前記伝
送線路の一部が、隣接する前記チップ間の中心を横断す
るように配置するのが好ましい。
ハは、複数の回路ブロックを含んで構成された内部回路
部,及びこの内部回路部と外部を接続するボンディング
電極を備える複数のチップと、入力される信号が所定の
規格を満足しているか判定する誤動作判定回路と、この
誤動作判定回路の出力端と接続する外部接続電極と、所
定の特性インピーダンス値を有する伝送線路と、を少な
くとも有し、複数の前記チップが、スクライブ領域を介
してマトリックス状に配列され、前記誤動作判定回路,
前記外部接続電極,及び前記伝送線路が、前記スクライ
ブ領域上に設けられ、前記伝送線路が、前記ボンディン
グ電極の中の所定の前記回路ブロックと接続された第1
のボンディング電極と前記誤動作判定回路の入力端とを
接続していることを特徴としている。このとき、前記伝
送線路の一部が、隣接する前記チップ間の中心を横断す
るように配置するのが好ましい。
【0009】また、本発明の他のウェハは、複数の回路
ブロックを含んで構成された内部回路部,及びこの内部
回路部と外部を接続するボンディング電極を備える複数
の製品チップと、前記製品チップの所定の辺とスクライ
ブ領域を介して隣接するテスト用チップと、を少なくと
も有し、前記製品チップと隣接する前記テスト用チップ
の組からなる複合チップが、スクライブ領域を介してマ
トリックス状に配列され、前記テスト用チップは、少な
くとも入力される信号が所定の規格を満足しているか判
定する誤動作判定回路と、この誤動作判定回路の出力端
と接続する外部接続電極と、を含み、更に、前記ボンデ
ィング電極の中の所定の前記回路ブロックと接続された
第1のボンディング電極と前記誤動作判定回路の入力端
とを接続する所定の特性インピーダンス値を有する伝送
線路を備えることを特徴としている。
ブロックを含んで構成された内部回路部,及びこの内部
回路部と外部を接続するボンディング電極を備える複数
の製品チップと、前記製品チップの所定の辺とスクライ
ブ領域を介して隣接するテスト用チップと、を少なくと
も有し、前記製品チップと隣接する前記テスト用チップ
の組からなる複合チップが、スクライブ領域を介してマ
トリックス状に配列され、前記テスト用チップは、少な
くとも入力される信号が所定の規格を満足しているか判
定する誤動作判定回路と、この誤動作判定回路の出力端
と接続する外部接続電極と、を含み、更に、前記ボンデ
ィング電極の中の所定の前記回路ブロックと接続された
第1のボンディング電極と前記誤動作判定回路の入力端
とを接続する所定の特性インピーダンス値を有する伝送
線路を備えることを特徴としている。
【0010】上述の誤動作判定回路は、比較回路を含
み、この比較回路の入力端に前記伝送線路の一端を接続
することができる。また、前記内部回路部を動作させる
電源電圧をV1、前記誤動作判定回路を動作させる電源
電圧をV2としたとき、|V1|<|V2|とするのが
よい。また、前記所定の回路ブロックは、出力バッファ
回路ブロック又は入出力兼用バッファ回路ブロックのい
ずれかであってよい。更に、前記誤動作判定回路は、前
記出力バッファ回路ブロック又は前記入出力兼用バッフ
ァ回路ブロックのいずれかから前記第1のボンディング
電極を介して外部に出力される出力信号のオーバシュー
ト量が、所定の規格値を超えていないか判定するものと
することが出来る。また、前記伝送線路は、マイクロス
トリップ線路とすることが出来る。
み、この比較回路の入力端に前記伝送線路の一端を接続
することができる。また、前記内部回路部を動作させる
電源電圧をV1、前記誤動作判定回路を動作させる電源
電圧をV2としたとき、|V1|<|V2|とするのが
よい。また、前記所定の回路ブロックは、出力バッファ
回路ブロック又は入出力兼用バッファ回路ブロックのい
ずれかであってよい。更に、前記誤動作判定回路は、前
記出力バッファ回路ブロック又は前記入出力兼用バッフ
ァ回路ブロックのいずれかから前記第1のボンディング
電極を介して外部に出力される出力信号のオーバシュー
ト量が、所定の規格値を超えていないか判定するものと
することが出来る。また、前記伝送線路は、マイクロス
トリップ線路とすることが出来る。
【0011】また、本発明のウェハの試験方法は、上述
したいずれかのウェハを予め製造した後、前記ウェハ上
の複数のチップの電気的特性を試験する際に、少なくと
も誤動作判定回路の出力信号を試験するステップを有す
ることを特徴としている。
したいずれかのウェハを予め製造した後、前記ウェハ上
の複数のチップの電気的特性を試験する際に、少なくと
も誤動作判定回路の出力信号を試験するステップを有す
ることを特徴としている。
【0012】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【0013】図1は、本発明のウェハの第1の実施形態
を説明するための要部の模式的な平面図であり、図2は
本実施形態のウェハの模式的な全体平面図で、図1は図
2のQ部の拡大平面図である。また、図3は本実施形態
の主要部を分かり易くするために、図1のP部を更に拡
大した平面図である。
を説明するための要部の模式的な平面図であり、図2は
本実施形態のウェハの模式的な全体平面図で、図1は図
2のQ部の拡大平面図である。また、図3は本実施形態
の主要部を分かり易くするために、図1のP部を更に拡
大した平面図である。
【0014】図1,2及び3を参照すると、本実施形態
のウェハ1は、複数の回路ブロック(図示せず)を含ん
で構成された内部回路部11,及びこの内部回路部11
と外部を接続するボンディング電極12を周辺部に備え
る製品チップ10が、スクライブ領域27を介してマト
リックス状に配列されている。スクライブ領域27に
は、入力される信号が所定の規格を満足しているか判定
する誤動作判定部20と、所定の特性インピーダンス値
を有し少なくとも1箇所でスクライブ領域27の中心線
28H或いは28Vのいずれかを横断する伝送線路25
が形成されている。誤動作判定部20は、誤動作判定回
路21と、この誤動作判定回路21の出力端と接続する
外部接続電極41と、誤動作判定回路21を動作させる
ための電源供給用電極43,44及び必要に応じて基準
電位供給用電極46を含み構成されている。また、伝送
線路25は、ボンディング電極12の中の所定の回路ブ
ロックである例えば出力バッファ回路ブロック15と接
続された第1のボンディング電極17と誤動作判定回路
21の入力端とを接続している。具体的には、本実施形
態のように例えば隣接する製品チップ10aと製品チッ
プ10bの間のスクライブ領域27を中心線28Vで区
分して、製品チップ10a側と製品チップ10b側をそ
れぞれスクライブ領域27a、27bとし、製品チップ
10aの第1のボンディング電極17と伝送線路25で
接続される誤動作判定回路21をスクライブ領域27b
の例えば、第1のボンディング電極17と誤動作判定回
路21の入力端とを伝送線路25により直線状に接続し
たとき、この伝送線路25と中心線28Vとが直交する
ように配置すればよい。このように配置すれば、スクラ
イブ領域27で切断して製品チップ10を個片化すれ
ば、第1のボンディング電極17から自動的に誤動作判
定回路21が切り離され、且つ第1のボンディング電極
17に接続したまま残る伝送線路25の配線片も最小に
止めることができ、第1のボンディング電極17の電気
的特性への影響は無視できる。
のウェハ1は、複数の回路ブロック(図示せず)を含ん
で構成された内部回路部11,及びこの内部回路部11
と外部を接続するボンディング電極12を周辺部に備え
る製品チップ10が、スクライブ領域27を介してマト
リックス状に配列されている。スクライブ領域27に
は、入力される信号が所定の規格を満足しているか判定
する誤動作判定部20と、所定の特性インピーダンス値
を有し少なくとも1箇所でスクライブ領域27の中心線
28H或いは28Vのいずれかを横断する伝送線路25
が形成されている。誤動作判定部20は、誤動作判定回
路21と、この誤動作判定回路21の出力端と接続する
外部接続電極41と、誤動作判定回路21を動作させる
ための電源供給用電極43,44及び必要に応じて基準
電位供給用電極46を含み構成されている。また、伝送
線路25は、ボンディング電極12の中の所定の回路ブ
ロックである例えば出力バッファ回路ブロック15と接
続された第1のボンディング電極17と誤動作判定回路
21の入力端とを接続している。具体的には、本実施形
態のように例えば隣接する製品チップ10aと製品チッ
プ10bの間のスクライブ領域27を中心線28Vで区
分して、製品チップ10a側と製品チップ10b側をそ
れぞれスクライブ領域27a、27bとし、製品チップ
10aの第1のボンディング電極17と伝送線路25で
接続される誤動作判定回路21をスクライブ領域27b
の例えば、第1のボンディング電極17と誤動作判定回
路21の入力端とを伝送線路25により直線状に接続し
たとき、この伝送線路25と中心線28Vとが直交する
ように配置すればよい。このように配置すれば、スクラ
イブ領域27で切断して製品チップ10を個片化すれ
ば、第1のボンディング電極17から自動的に誤動作判
定回路21が切り離され、且つ第1のボンディング電極
17に接続したまま残る伝送線路25の配線片も最小に
止めることができ、第1のボンディング電極17の電気
的特性への影響は無視できる。
【0015】次に、誤動作判定回路21の構成例につい
て説明する。図5(a)は、誤動作判定回路21の構成
の一例を示すブロック図である。この例では、誤動作判
定回路21は、インバータ(以下、INVとする)21
1と、T−F/F213で構成されている。INV21
1の入力端は第1のボンディング電極17に接続され、
T−F/F213の入力端と出力端は、それぞれINV
211の出力端と外部接続電極41に接続されている。
また、INV211の入力端と第1のボンディング電極
17とは、伝送線路25により接続されている。INV
211は、図5(b)のような、通常のCMOS構成の
ものでよい。但し、第1のボンディング電極17と接続
する出力バッファ回路ブロック15からの出力信号のオ
ーバシュートを含めた最大許容ピーク電圧をVs1とする
と、INV211の論理閾値電圧Vthは、Vth=Vs1と
なるように設定される。
て説明する。図5(a)は、誤動作判定回路21の構成
の一例を示すブロック図である。この例では、誤動作判
定回路21は、インバータ(以下、INVとする)21
1と、T−F/F213で構成されている。INV21
1の入力端は第1のボンディング電極17に接続され、
T−F/F213の入力端と出力端は、それぞれINV
211の出力端と外部接続電極41に接続されている。
また、INV211の入力端と第1のボンディング電極
17とは、伝送線路25により接続されている。INV
211は、図5(b)のような、通常のCMOS構成の
ものでよい。但し、第1のボンディング電極17と接続
する出力バッファ回路ブロック15からの出力信号のオ
ーバシュートを含めた最大許容ピーク電圧をVs1とする
と、INV211の論理閾値電圧Vthは、Vth=Vs1と
なるように設定される。
【0016】また、この誤動作判定回路21を動作させ
るために電源供給用電極43,44から供給される動作
電圧V2は、V2=2×Vs1と設定すればよい。
るために電源供給用電極43,44から供給される動作
電圧V2は、V2=2×Vs1と設定すればよい。
【0017】尚、内部回路部11の動作電圧をV1と
し、第1のボンディング電極17と接続する出力バッフ
ァ回路ブロック15からの定常状態での高レベル出力電
圧と最大許容オーバシュート量を、それぞれVOH(内
部回路部11がCMOS構成の場合、通常はVOH=V
1となるが、VOH≠V1でもよい)及びVOVL とする
と、Vs1=(VOH+VOVL )となる。
し、第1のボンディング電極17と接続する出力バッフ
ァ回路ブロック15からの定常状態での高レベル出力電
圧と最大許容オーバシュート量を、それぞれVOH(内
部回路部11がCMOS構成の場合、通常はVOH=V
1となるが、VOH≠V1でもよい)及びVOVL とする
と、Vs1=(VOH+VOVL )となる。
【0018】また、伝送線路25は、基板5を導体と見
なして擬似的なマイクロストリップ線路で構成でき、例
えば図3のA−A’線に沿った模式的な断面を示す図4
の断面図を参照すると、その特性インピーダンスZoは
次のように表される。
なして擬似的なマイクロストリップ線路で構成でき、例
えば図3のA−A’線に沿った模式的な断面を示す図4
の断面図を参照すると、その特性インピーダンスZoは
次のように表される。
【0019】例えば、Zo=50Ωとなるようにする場
合、絶縁膜7をシリコン酸化膜で形成すると、シリコン
酸化膜のεr =3.7から、(W/h)はほぼ2.3程
度となり、h=700nmのときは、Wを1.6μm程
度とすればよい。
合、絶縁膜7をシリコン酸化膜で形成すると、シリコン
酸化膜のεr =3.7から、(W/h)はほぼ2.3程
度となり、h=700nmのときは、Wを1.6μm程
度とすればよい。
【0020】次に、上記のように構成された本実施形態
のウェハ1が完成した後、ウェハ状態で各製品チップ1
0の電気的な試験を実施する際の動作について説明す
る。まず、例えば製品チップ10aの試験の際には、製
品チップ10a上のボンディング電極12及び第1のボ
ンディング電極17と共に、この第1のボンディング電
極17と接続する誤動作判定回路21のスクライブ領域
27に設けられた電極41,43及び44にもそれぞれ
LSIテスタ(図示せず)と接続された所定のプローブ
ピン(図示せず)が接触するようにして、製品チップ1
0aの内部回路部11の所望の機能及び特性を測定す
る。また、出力信号の最大許容オーバシュート量すなわ
ちオーバシュートを含めた最大許容ピーク電圧が規定さ
れている所定の回路ブロックである出力バッファ回路ブ
ロック15については、その出力信号Vout が当該出力
バッファ回路ブロック15に接続する第1のボンディン
グ電極17及び伝送線路25を介してINV211の入
力端に入力される。図6は、誤動作判定回路21の動作
を説明するための図で、(a)は出力バッファ回路ブロ
ック15からの出力信号Vout 、INV211の出力信
号Vinv 及びT−F/F213の出力信号Vtffoの模式
的な波形図であり、(b)及び(c)は(a)のC部の
拡大図である。以下、図6を参照しながら説明する。図
6(b)のように、INV211の入力端に入力される
出力バッファ回路ブロック15の出力信号Vout のオー
バシュートを含めた最大ピーク電圧Vout1が、Vout1>
Vs1となるときは、Vout >Vs1となる期間が存在し、
その間のINV211の出力電圧Vinvoがその間だけ高
レベルとなる。これにより、T−F/F213の出力信
号Vtffoが反転する。従って、出力バッファ回路ブロッ
ク15の出力信号Vout のオーバシュートを含めた最大
ピーク電圧Vout1がVout1>Vs1となるときは、(a)
に示すように、T−F/F213からの出力信号Vtffo
はVout の1/2の周期で変化する。
のウェハ1が完成した後、ウェハ状態で各製品チップ1
0の電気的な試験を実施する際の動作について説明す
る。まず、例えば製品チップ10aの試験の際には、製
品チップ10a上のボンディング電極12及び第1のボ
ンディング電極17と共に、この第1のボンディング電
極17と接続する誤動作判定回路21のスクライブ領域
27に設けられた電極41,43及び44にもそれぞれ
LSIテスタ(図示せず)と接続された所定のプローブ
ピン(図示せず)が接触するようにして、製品チップ1
0aの内部回路部11の所望の機能及び特性を測定す
る。また、出力信号の最大許容オーバシュート量すなわ
ちオーバシュートを含めた最大許容ピーク電圧が規定さ
れている所定の回路ブロックである出力バッファ回路ブ
ロック15については、その出力信号Vout が当該出力
バッファ回路ブロック15に接続する第1のボンディン
グ電極17及び伝送線路25を介してINV211の入
力端に入力される。図6は、誤動作判定回路21の動作
を説明するための図で、(a)は出力バッファ回路ブロ
ック15からの出力信号Vout 、INV211の出力信
号Vinv 及びT−F/F213の出力信号Vtffoの模式
的な波形図であり、(b)及び(c)は(a)のC部の
拡大図である。以下、図6を参照しながら説明する。図
6(b)のように、INV211の入力端に入力される
出力バッファ回路ブロック15の出力信号Vout のオー
バシュートを含めた最大ピーク電圧Vout1が、Vout1>
Vs1となるときは、Vout >Vs1となる期間が存在し、
その間のINV211の出力電圧Vinvoがその間だけ高
レベルとなる。これにより、T−F/F213の出力信
号Vtffoが反転する。従って、出力バッファ回路ブロッ
ク15の出力信号Vout のオーバシュートを含めた最大
ピーク電圧Vout1がVout1>Vs1となるときは、(a)
に示すように、T−F/F213からの出力信号Vtffo
はVout の1/2の周期で変化する。
【0021】また、図6(c)のようにVout1≦Vs1で
あるときは、INV211の出力電圧Vinvo は低レベ
ルのままであり、T−F/F213の出力信号Vtffoは
電源V2投入時点から変化することなく一定レベルのま
まとなる。従って、T−F/F/213の出力信号の変
化の有無をLSIテスタで検出することにより、所定の
特性インピーダンス値を有する伝送線路25が接続され
た出力バッファ回路ブロック15の出力信号のオーバシ
ュートを含めた最大ピーク電圧Vout1が所定の規格値V
s1より大きいか小さいかを判定することができる。
あるときは、INV211の出力電圧Vinvo は低レベ
ルのままであり、T−F/F213の出力信号Vtffoは
電源V2投入時点から変化することなく一定レベルのま
まとなる。従って、T−F/F/213の出力信号の変
化の有無をLSIテスタで検出することにより、所定の
特性インピーダンス値を有する伝送線路25が接続され
た出力バッファ回路ブロック15の出力信号のオーバシ
ュートを含めた最大ピーク電圧Vout1が所定の規格値V
s1より大きいか小さいかを判定することができる。
【0022】尚、上述の実施形態では誤動作判定回路2
1をINV211とT−F/F213で構成した例につ
いて説明したが、INV211の代わりに比較回路(以
下、CPとする)を用いてもよい。図5(c)は、誤動
作判定回路21をCP221とT−F/F213で構成
した場合のブロック図である。この場合は、CP221
の正転入力端と反転入力端を、それぞれ第1のボンディ
ング電極17と基準電位供給用電極46に接続し、T−
F/F213の入力端と出力端は、それぞれCP221
の出力端と外部接続電極41に接続している。また、C
P221の正転入力端と第1のボンディング電極17と
を、伝送線路25により接続している。基準電位供給用
電極46からCP221の反転入力端に供給される電圧
Vref は、Vref =Vs1となるように設定される。ま
た、この誤動作判定回路21を動作させるために電源供
給用電極43,44から供給される動作電圧V2も、特
に限定されないが、ほぼV2=2×Vs1と設定すれば、
CP221の耐ノイズマージンを考慮しても確実な判定
処理を行うことができる。
1をINV211とT−F/F213で構成した例につ
いて説明したが、INV211の代わりに比較回路(以
下、CPとする)を用いてもよい。図5(c)は、誤動
作判定回路21をCP221とT−F/F213で構成
した場合のブロック図である。この場合は、CP221
の正転入力端と反転入力端を、それぞれ第1のボンディ
ング電極17と基準電位供給用電極46に接続し、T−
F/F213の入力端と出力端は、それぞれCP221
の出力端と外部接続電極41に接続している。また、C
P221の正転入力端と第1のボンディング電極17と
を、伝送線路25により接続している。基準電位供給用
電極46からCP221の反転入力端に供給される電圧
Vref は、Vref =Vs1となるように設定される。ま
た、この誤動作判定回路21を動作させるために電源供
給用電極43,44から供給される動作電圧V2も、特
に限定されないが、ほぼV2=2×Vs1と設定すれば、
CP221の耐ノイズマージンを考慮しても確実な判定
処理を行うことができる。
【0023】この構成における動作も、図6(b)のよ
うに、CP221の正転入力端に入力される出力バッフ
ァ回路ブロック15の出力信号Vout のオーバシュート
を含めた最大ピーク電圧Vout1が、Vout1>Vs1となる
ときは、Vout >Vs1となる期間が存在し、その間のC
P221の出力電圧Vcpo がその間だけ高レベルとな
る。これにより、T−F/F213の出力信号Vtffoが
反転する。従って、出力バッファ回路ブロック15の出
力信号Vout のオーバシュートを含めた最大ピーク電圧
Vout1がVout1>Vs1となるときは、(a)に示すよう
に、T−F/F213からの出力信号VtffoはVout の
1/2の周期で変化する。
うに、CP221の正転入力端に入力される出力バッフ
ァ回路ブロック15の出力信号Vout のオーバシュート
を含めた最大ピーク電圧Vout1が、Vout1>Vs1となる
ときは、Vout >Vs1となる期間が存在し、その間のC
P221の出力電圧Vcpo がその間だけ高レベルとな
る。これにより、T−F/F213の出力信号Vtffoが
反転する。従って、出力バッファ回路ブロック15の出
力信号Vout のオーバシュートを含めた最大ピーク電圧
Vout1がVout1>Vs1となるときは、(a)に示すよう
に、T−F/F213からの出力信号VtffoはVout の
1/2の周期で変化する。
【0024】また、図6(c)のようにVout1≦Vs1で
あるときは、CP221の出力電圧Vcpo は低レベルの
ままであり、T−F/F213の出力信号Vtffoは電源
V2投入時点から変化することなく一定レベルのままと
なる。従って、T−F/F/213の出力信号の変化の
有無をLSIテスタで検出することにより、所定の特性
インピーダンス値を有する伝送線路25が接続された出
力バッファ回路ブロック15の出力信号のオーバシュー
トを含めた最大ピーク電圧が所定の規格値を満足してい
るか否かを判定することができる。CP221を用いる
と、INV211に比べ回路規模が大きくなるが、Vr
efを調整することで、異なる最大許容オーバシュート
量にも柔軟に対応できるという利点がある。
あるときは、CP221の出力電圧Vcpo は低レベルの
ままであり、T−F/F213の出力信号Vtffoは電源
V2投入時点から変化することなく一定レベルのままと
なる。従って、T−F/F/213の出力信号の変化の
有無をLSIテスタで検出することにより、所定の特性
インピーダンス値を有する伝送線路25が接続された出
力バッファ回路ブロック15の出力信号のオーバシュー
トを含めた最大ピーク電圧が所定の規格値を満足してい
るか否かを判定することができる。CP221を用いる
と、INV211に比べ回路規模が大きくなるが、Vr
efを調整することで、異なる最大許容オーバシュート
量にも柔軟に対応できるという利点がある。
【0025】また、誤動作判定部20の配置及び構成方
法は図3の例に限定されるものでなく、例えば図7のよ
うに伝送線路25がスクライブ領域27の中心線28V
を横断し、スクライブ領域27b側で直角に曲がって適
当な距離延在させて誤動作判定回路21に接続してもよ
く、或いは図8のように伝送線路25が“コ”の字状に
中心線28Vを横断しスクライブ領域27b内で少なく
とも所定の距離Sだけ中心線28Vと平行する領域を経
由するように設けることもできる。この場合、第1のボ
ンディング電極17から最短距離で中心線28Vと直交
してスクライブ領域27b側まで延在させ、その第1の
端部からスクライブ領域27b内で所定の距離Sだけ中
心線28Vと平行して延在させ、この第2の端部から中
心線28Vと直交して再びスクライブ領域27a側まで
延在させて、この第3の端部から当該誤動作判定回路2
1の入力端に接続させるのが好ましい。距離Sは、伝送
線路25の幅wの数倍(2〜3倍)以上有ればよい。
法は図3の例に限定されるものでなく、例えば図7のよ
うに伝送線路25がスクライブ領域27の中心線28V
を横断し、スクライブ領域27b側で直角に曲がって適
当な距離延在させて誤動作判定回路21に接続してもよ
く、或いは図8のように伝送線路25が“コ”の字状に
中心線28Vを横断しスクライブ領域27b内で少なく
とも所定の距離Sだけ中心線28Vと平行する領域を経
由するように設けることもできる。この場合、第1のボ
ンディング電極17から最短距離で中心線28Vと直交
してスクライブ領域27b側まで延在させ、その第1の
端部からスクライブ領域27b内で所定の距離Sだけ中
心線28Vと平行して延在させ、この第2の端部から中
心線28Vと直交して再びスクライブ領域27a側まで
延在させて、この第3の端部から当該誤動作判定回路2
1の入力端に接続させるのが好ましい。距離Sは、伝送
線路25の幅wの数倍(2〜3倍)以上有ればよい。
【0026】また、同一製品チップ内で第1のボンディ
ング電極17が、例えば図9のように複数近接して配置
されている場合、誤動作判定回路21を動作させるため
の電源供給用電極43,44を隣接する二つの誤動作判
定回路21a,21bで共用させるようにすれば、スク
ライブ領域27内で多層配線構造を用いることなく電極
数を削減できる。尚、誤動作判定回路21に要する面積
は、図5(a)の構成の場合高々10μm×10μmの
範囲に収容でき、図5(c)の構成でも高々10μm×
20μmの範囲に収容できる。これに対し、外部接続電
極41、電源供給用電極43,44及び基準電位供給用
電極46のサイズは、いずれも所定のプローブピンを接
触させる必要があるため、通常50μm×50μm程度
が必要であり、スクライブ領域27に配置できる誤動作
判定回路21の数は、誤動作判定回路21に要する電極
の面積でほぼ支配されるため、電極を共用することによ
り配置できる誤動作判定回路21の数を増加させること
が出来る。
ング電極17が、例えば図9のように複数近接して配置
されている場合、誤動作判定回路21を動作させるため
の電源供給用電極43,44を隣接する二つの誤動作判
定回路21a,21bで共用させるようにすれば、スク
ライブ領域27内で多層配線構造を用いることなく電極
数を削減できる。尚、誤動作判定回路21に要する面積
は、図5(a)の構成の場合高々10μm×10μmの
範囲に収容でき、図5(c)の構成でも高々10μm×
20μmの範囲に収容できる。これに対し、外部接続電
極41、電源供給用電極43,44及び基準電位供給用
電極46のサイズは、いずれも所定のプローブピンを接
触させる必要があるため、通常50μm×50μm程度
が必要であり、スクライブ領域27に配置できる誤動作
判定回路21の数は、誤動作判定回路21に要する電極
の面積でほぼ支配されるため、電極を共用することによ
り配置できる誤動作判定回路21の数を増加させること
が出来る。
【0027】次に、本発明の第2の実施形態について説
明する。
明する。
【0028】図10は、本発明のウェハの第2の実施形
態を説明するためのウェハの模式的な全体平面図であ
り、図11は図10のR部の拡大平面図である。図11
及び12を参照すると、本実施形態のウェハ3は、複数
の回路ブロック(図示せず)を含んで構成された内部回
路部11,及びこの内部回路部11と外部を接続するボ
ンディング電極12を周辺部に備える製品チップ30
と、この製品チップ30の所定の辺とスクライブ領域2
7を介して隣接するテスト用チップ50とを含み、この
製品チップ30と隣接するテスト用チップ50の組から
なる複合チップ35がスクライブ領域27を介してマト
リックス状に配置されている。図12はテスト用チップ
50の模式的な平面図である。図12を参照すると、テ
スト用チップ50は、誤動作判定回路21と、この誤動
作判定回路21の出力端と接続する外部接続電極41と
の組を複数備えると共に複数の誤動作判定回路21を動
作させるための電源供給用電極43,44及び必要に応
じて基準電位供給用電極46を備え構成されている。各
誤動作判定回路21の入力端は、それぞれ製品チップ3
0の対応する第1のボンディング電極17と伝送線路2
5により接続されている。また、各第1のボンディング
電極17は、製品チップ30の所定の回路ブロックであ
る例えば出力バッファ回路ブロック15と接続してい
る。従って、テスト用チップ50とスクライブ領域27
を介して隣接する製品チップ30の所定の辺として、所
定の特性インピーダンス値の伝送線路が接続され且つそ
の出力信号のオーバシュート量が一定値以下になるよう
に規格が定められている、例えば複数ビットからなるバ
ス出力部のように出力バッファ回路ブロック或いは入出
力兼用バッファ回路ブロックが複数個近接して配置され
ている辺を選択するようにすれば、第1のボンディング
電極17と誤動作判定回路21の入力端とを接続する伝
送線路25が簡単になる。尚、本実施形態においても誤
動作判定回路21の構成及び作用効果は、第1の実施形
態と同様であるので、詳細な説明は省略する。
態を説明するためのウェハの模式的な全体平面図であ
り、図11は図10のR部の拡大平面図である。図11
及び12を参照すると、本実施形態のウェハ3は、複数
の回路ブロック(図示せず)を含んで構成された内部回
路部11,及びこの内部回路部11と外部を接続するボ
ンディング電極12を周辺部に備える製品チップ30
と、この製品チップ30の所定の辺とスクライブ領域2
7を介して隣接するテスト用チップ50とを含み、この
製品チップ30と隣接するテスト用チップ50の組から
なる複合チップ35がスクライブ領域27を介してマト
リックス状に配置されている。図12はテスト用チップ
50の模式的な平面図である。図12を参照すると、テ
スト用チップ50は、誤動作判定回路21と、この誤動
作判定回路21の出力端と接続する外部接続電極41と
の組を複数備えると共に複数の誤動作判定回路21を動
作させるための電源供給用電極43,44及び必要に応
じて基準電位供給用電極46を備え構成されている。各
誤動作判定回路21の入力端は、それぞれ製品チップ3
0の対応する第1のボンディング電極17と伝送線路2
5により接続されている。また、各第1のボンディング
電極17は、製品チップ30の所定の回路ブロックであ
る例えば出力バッファ回路ブロック15と接続してい
る。従って、テスト用チップ50とスクライブ領域27
を介して隣接する製品チップ30の所定の辺として、所
定の特性インピーダンス値の伝送線路が接続され且つそ
の出力信号のオーバシュート量が一定値以下になるよう
に規格が定められている、例えば複数ビットからなるバ
ス出力部のように出力バッファ回路ブロック或いは入出
力兼用バッファ回路ブロックが複数個近接して配置され
ている辺を選択するようにすれば、第1のボンディング
電極17と誤動作判定回路21の入力端とを接続する伝
送線路25が簡単になる。尚、本実施形態においても誤
動作判定回路21の構成及び作用効果は、第1の実施形
態と同様であるので、詳細な説明は省略する。
【0029】本実施形態の場合、第1のボンディング電
極17と対応する誤動作判定回路21の入力端の位置関
係がどのようになっていても、その間を接続する伝送線
路25は必ずスクライブ領域27の中心線を横断する
が、ウェハ3を切断して製品チップ30を個片化したと
き、それぞれの第1のボンディング電極17に接続した
まま残る伝送線路25の配線片が最小になるように、第
1のボンディング電極17の直近でスクライブ領域27
の中心線を横断させるのが好ましい。
極17と対応する誤動作判定回路21の入力端の位置関
係がどのようになっていても、その間を接続する伝送線
路25は必ずスクライブ領域27の中心線を横断する
が、ウェハ3を切断して製品チップ30を個片化したと
き、それぞれの第1のボンディング電極17に接続した
まま残る伝送線路25の配線片が最小になるように、第
1のボンディング電極17の直近でスクライブ領域27
の中心線を横断させるのが好ましい。
【0030】また、本実施形態の説明では、一つのテス
ト用チップ50には一つの製品チップ30に含まれる第
1のボンディング電極17に接続する誤動作判定回路2
1のみを搭載した例を示す図11及び図12を用いた
が、これに限定されるものでなく異なる製品チップ30
に含まれる第1のボンディング電極17と接続する誤動
作判定回路21を一つのテスト用チップ50に搭載して
もよい。図13及び図14は、この具体例を示す図で、
それぞれ図10のR部に相当する領域の拡大平面図と、
図13に示すテスト用チップ52の模式的な拡大平面図
である。図13及び図14を参照すると、例えばテスト
用チップ52aには製品チップ32aに含まれる第1の
ボンディング電極17aに接続する誤動作判定回路21
aと、製品チップ32dに含まれる第1のボンディング
電極17dに接続する誤動作判定回路21dとを搭載
し、同様に、テスト用チップ52bには製品チップ32
bに含まれる第1のボンディング電極17bに接続する
誤動作判定回路21bと、製品チップ32cに含まれる
第1のボンディング電極17cに接続する誤動作判定回
路21cとを搭載している。このように製品チップが、
対向する辺上に多数の第1のボンディング電極17を備
えている場合には、テスト用チップを用いるのが効果的
である。
ト用チップ50には一つの製品チップ30に含まれる第
1のボンディング電極17に接続する誤動作判定回路2
1のみを搭載した例を示す図11及び図12を用いた
が、これに限定されるものでなく異なる製品チップ30
に含まれる第1のボンディング電極17と接続する誤動
作判定回路21を一つのテスト用チップ50に搭載して
もよい。図13及び図14は、この具体例を示す図で、
それぞれ図10のR部に相当する領域の拡大平面図と、
図13に示すテスト用チップ52の模式的な拡大平面図
である。図13及び図14を参照すると、例えばテスト
用チップ52aには製品チップ32aに含まれる第1の
ボンディング電極17aに接続する誤動作判定回路21
aと、製品チップ32dに含まれる第1のボンディング
電極17dに接続する誤動作判定回路21dとを搭載
し、同様に、テスト用チップ52bには製品チップ32
bに含まれる第1のボンディング電極17bに接続する
誤動作判定回路21bと、製品チップ32cに含まれる
第1のボンディング電極17cに接続する誤動作判定回
路21cとを搭載している。このように製品チップが、
対向する辺上に多数の第1のボンディング電極17を備
えている場合には、テスト用チップを用いるのが効果的
である。
【0031】次に、本発明の第3の実施形態について説
明する。
明する。
【0032】本実施形態のウェハは、第1の実施形態の
ウェハ1又は第2の実施形態のウェハ3に、誤動作判定
回路21を動作させるための電源を供給する昇圧回路4
0を更に設けた構成となっている。
ウェハ1又は第2の実施形態のウェハ3に、誤動作判定
回路21を動作させるための電源を供給する昇圧回路4
0を更に設けた構成となっている。
【0033】図15は、第1の実施形態のウェハ1に昇
圧回路40を更に設けたときの図1のP部の一例の模式
的な拡大平面図である。図15を参照すると、本実施形
態では、誤動作判定回路21を動作させるための電源は
昇圧回路40から供給される。この昇圧回路40の一次
電源及び接地は、それぞれ電源を供給する誤動作判定回
路21の出力端と接続する第1のボンディング電極17
を含む製品チップ10の電源(Vdd)及び接地(GN
D)に接続され、電圧V2(=2×Vs1)と必要に応じ
て基準電位Vref(=Vs1)を発生し、それぞれを誤
動作判定回路21に供給する。従って、本実施形態では
昇圧回路40を設ける領域は必要になるが、電源供給用
電極43,44及び基準電位供給用電極46は不要であ
り、プローブピン接続用の電極としては誤動作判定回路
21の出力端と接続する外部接続電極41のみ設ければ
よい。しかも、昇圧回路40を設ける領域は、高々50
μm×50μm(ほぼ、スクライブ領域27上に設ける
電極1個分の面積に相当)も有れば十分であり、誤動作
判定部20の所要面積としては削減できる。また、ウェ
ハ状態での試験に必要なプローブカードに追加するプロ
ーブピンも第1の実施形態の場合に比べると削減できる
という利点がある。本実施形態においても誤動作判定回
路21の作用効果は、第1の実施形態と全く同様であ
り、説明は省略する。尚、昇圧回路40の一次電源及び
接地と、製品チップ10の電源及び接地とをそれぞれ接
続する配線も、スクライブ領域27の中心線を必ず横断
させるようにするのが好ましい。
圧回路40を更に設けたときの図1のP部の一例の模式
的な拡大平面図である。図15を参照すると、本実施形
態では、誤動作判定回路21を動作させるための電源は
昇圧回路40から供給される。この昇圧回路40の一次
電源及び接地は、それぞれ電源を供給する誤動作判定回
路21の出力端と接続する第1のボンディング電極17
を含む製品チップ10の電源(Vdd)及び接地(GN
D)に接続され、電圧V2(=2×Vs1)と必要に応じ
て基準電位Vref(=Vs1)を発生し、それぞれを誤
動作判定回路21に供給する。従って、本実施形態では
昇圧回路40を設ける領域は必要になるが、電源供給用
電極43,44及び基準電位供給用電極46は不要であ
り、プローブピン接続用の電極としては誤動作判定回路
21の出力端と接続する外部接続電極41のみ設ければ
よい。しかも、昇圧回路40を設ける領域は、高々50
μm×50μm(ほぼ、スクライブ領域27上に設ける
電極1個分の面積に相当)も有れば十分であり、誤動作
判定部20の所要面積としては削減できる。また、ウェ
ハ状態での試験に必要なプローブカードに追加するプロ
ーブピンも第1の実施形態の場合に比べると削減できる
という利点がある。本実施形態においても誤動作判定回
路21の作用効果は、第1の実施形態と全く同様であ
り、説明は省略する。尚、昇圧回路40の一次電源及び
接地と、製品チップ10の電源及び接地とをそれぞれ接
続する配線も、スクライブ領域27の中心線を必ず横断
させるようにするのが好ましい。
【0034】尚、上記各実施形態は、第1のボンディン
グ電極17に接続する所定の回路ブロックを出力バッフ
ァ回路ブロックとして説明したが、所定の回路ブロック
が入出力兼用バッファ回路ブロックであってもよく、更
にこれらが混用されていてもよいことは言うまでもな
い。また、基準電位供給用電極46は、図5(c)のよ
うに誤動作判定回路21にCP221を用いる場合のみ
設ければよく、図5(a)のようにINV211を用い
る場合は省略できる。
グ電極17に接続する所定の回路ブロックを出力バッフ
ァ回路ブロックとして説明したが、所定の回路ブロック
が入出力兼用バッファ回路ブロックであってもよく、更
にこれらが混用されていてもよいことは言うまでもな
い。また、基準電位供給用電極46は、図5(c)のよ
うに誤動作判定回路21にCP221を用いる場合のみ
設ければよく、図5(a)のようにINV211を用い
る場合は省略できる。
【0035】本発明は、上記各実施形態の説明に限定さ
れるものでなく、その趣旨の範囲内で種々変形が可能で
ある。例えば必要に応じて第1の実施形態と第2の実施
形態とを同時に備える、すなわちテスト用チップを供え
ると共にスクライブ領域に配置された誤動作判定回路も
備えてウェハを構成することも出来る。また、誤動作判
定回路をスクライブ領域に配置したとき、その外部接続
用電極や電源供給用電極、更に存在する場合は基準電位
供給用電極についても、その配置位置はスクライブ領域
内で有れば、例えば各電極へのプローブピンの接触の容
易性を考慮して適宜定めればよい。
れるものでなく、その趣旨の範囲内で種々変形が可能で
ある。例えば必要に応じて第1の実施形態と第2の実施
形態とを同時に備える、すなわちテスト用チップを供え
ると共にスクライブ領域に配置された誤動作判定回路も
備えてウェハを構成することも出来る。また、誤動作判
定回路をスクライブ領域に配置したとき、その外部接続
用電極や電源供給用電極、更に存在する場合は基準電位
供給用電極についても、その配置位置はスクライブ領域
内で有れば、例えば各電極へのプローブピンの接触の容
易性を考慮して適宜定めればよい。
【0036】更に、誤動作判定回路21の判定方法は、
T−F/F213の出力信号が変化する否かで判定して
いるが、例えば誤動作判定回路21に入力する所定の回
路ブロックからの出力信号及びT−F/F213から出
力される信号の周波数或いは単位時間当たりのパルス数
をそれぞれ計測し、その比の大小により判定(T−F/
F213から出力される信号の周波数或いは単位時間当
たりのパルス数が十分小さければ良品)するようにする
こともできる。これにより、判定基準を適切に定めれ
ば、信号のオーバシュート以外の要因、例えば外部ノイ
ズ等によりT−F/F213の出力が変化しただけで、
製品チップ自体には問題がないものを、誤って不良判定
することを抑制することが出来る。
T−F/F213の出力信号が変化する否かで判定して
いるが、例えば誤動作判定回路21に入力する所定の回
路ブロックからの出力信号及びT−F/F213から出
力される信号の周波数或いは単位時間当たりのパルス数
をそれぞれ計測し、その比の大小により判定(T−F/
F213から出力される信号の周波数或いは単位時間当
たりのパルス数が十分小さければ良品)するようにする
こともできる。これにより、判定基準を適切に定めれ
ば、信号のオーバシュート以外の要因、例えば外部ノイ
ズ等によりT−F/F213の出力が変化しただけで、
製品チップ自体には問題がないものを、誤って不良判定
することを抑制することが出来る。
【0037】以上説明したように、本発明のウェハは、
出力信号のオーバシュート量に規格が設けられた出力バ
ッファ回路ブロック及び入出力兼用バッファ回路ブロッ
クと接続する第1のボンディング電極に、所定の特性イ
ンピーダンス値を有する伝送線路を用いて出力信号のオ
ーバシュート量が規格値を超えているか否かを判定する
誤動作判定回路を接続した構成を有しており、LSIテ
スタによるウェハ状態での製品チップの機能及び特性試
験時に、出力信号のオーバシュート量が規格値を超えて
いるか否かも併せて試験することが出来るという果が得
られる。また、伝送線路は第1のボンディング電極の直
近でスクライブ領域の中心線を横断するようにしている
ので、ウェハを切断して製品チップを個片化したあと第
1のボンディング電極に接続したまま残る伝送線路の配
線片は最小化されており、製品チップの特性への影響も
最小限に抑制されており、無視できる。これにより、例
えばLSI製品毎に実装基板の特性インピーダンス値が
異なっていても、それぞれのLSI製品が実装される基
板の特性インピーダンス値に合わせて伝送線路を設計し
ておけば、ウェハ状態での試験時にオーバシュート量の
全数試験が容易に実施でき、LSI出荷品の品質向上を
図ることが出来る。従って、特にASICの場合、ユー
ザ側での実装基板の設計と、搭載するASICの開発を
平行して進めることが可能になり、装置の開発TATを
短縮することも出来る。
出力信号のオーバシュート量に規格が設けられた出力バ
ッファ回路ブロック及び入出力兼用バッファ回路ブロッ
クと接続する第1のボンディング電極に、所定の特性イ
ンピーダンス値を有する伝送線路を用いて出力信号のオ
ーバシュート量が規格値を超えているか否かを判定する
誤動作判定回路を接続した構成を有しており、LSIテ
スタによるウェハ状態での製品チップの機能及び特性試
験時に、出力信号のオーバシュート量が規格値を超えて
いるか否かも併せて試験することが出来るという果が得
られる。また、伝送線路は第1のボンディング電極の直
近でスクライブ領域の中心線を横断するようにしている
ので、ウェハを切断して製品チップを個片化したあと第
1のボンディング電極に接続したまま残る伝送線路の配
線片は最小化されており、製品チップの特性への影響も
最小限に抑制されており、無視できる。これにより、例
えばLSI製品毎に実装基板の特性インピーダンス値が
異なっていても、それぞれのLSI製品が実装される基
板の特性インピーダンス値に合わせて伝送線路を設計し
ておけば、ウェハ状態での試験時にオーバシュート量の
全数試験が容易に実施でき、LSI出荷品の品質向上を
図ることが出来る。従って、特にASICの場合、ユー
ザ側での実装基板の設計と、搭載するASICの開発を
平行して進めることが可能になり、装置の開発TATを
短縮することも出来る。
【0038】
【発明の効果】以上説明したように、本発明のウェハ
は、LSIテスタによるウェハ状態での製品チップの機
能及び特性試験時に、出力信号のオーバシュート量が規
格値を超えているか否かも併せて試験することが出来る
という果が得られる。これにより、例えばLSI製品毎
に実装基板の特性インピーダンス値が異なっていても、
それぞれのLSI製品が実装される基板の特性インピー
ダンス値に合わせて伝送線路を設計しておけば、ウェハ
状態での試験時にオーバシュート量の全数試験が容易に
実施でき、LSI出荷品の品質向上を図ることが出来
る。
は、LSIテスタによるウェハ状態での製品チップの機
能及び特性試験時に、出力信号のオーバシュート量が規
格値を超えているか否かも併せて試験することが出来る
という果が得られる。これにより、例えばLSI製品毎
に実装基板の特性インピーダンス値が異なっていても、
それぞれのLSI製品が実装される基板の特性インピー
ダンス値に合わせて伝送線路を設計しておけば、ウェハ
状態での試験時にオーバシュート量の全数試験が容易に
実施でき、LSI出荷品の品質向上を図ることが出来
る。
【図1】本発明のウェハの第1の実施形態を説明するた
めの要部の模式的な平面図で、図2のQ部の拡大平面図
である。
めの要部の模式的な平面図で、図2のQ部の拡大平面図
である。
【図2】本発明のウェハの第1の実施形態を説明するた
めのウェハの模式的な全体平面図である。
めのウェハの模式的な全体平面図である。
【図3】図1のP部の拡大平面図である。
【図4】図3のA−A’線に沿った模式的な断面図であ
る。
る。
【図5】誤動作判定回路の構成の一例を示すブロック図
で、(a),(b)及び(c)はそれぞれインバータを
用いた例,インバータの構成例及び比較回路を用いた例
である。
で、(a),(b)及び(c)はそれぞれインバータを
用いた例,インバータの構成例及び比較回路を用いた例
である。
【図6】誤動作判定回路の動作を説明するための模式的
な波形図である。
な波形図である。
【図7】誤動作判定回路の配置例を示す平面図である。
【図8】誤動作判定回路の配置例を示す平面図である。
【図9】誤動作判定回路の配置例を示す平面図である。
【図10】本発明のウェハの第2の実施形態を説明する
ためのウェハの模式的な全体平面図である。
ためのウェハの模式的な全体平面図である。
【図11】図10のR部の拡大平面図である。
【図12】テスト用チップの模式的な拡大平面図であ
る。
る。
【図13】図10のR部に相当する部分の他の例の拡大
平面図である。
平面図である。
【図14】テスト用チップの模式的な拡大平面図であ
る。
る。
【図15】本発明のウェハの第3の実施形態を説明する
ための図で、要部の模式的な平面図である。
ための図で、要部の模式的な平面図である。
1,3 ウェハ 5 基板 7 絶縁膜 10,10a,10b,10c,10d,30,32
A,32B,32C,32D 製品チップ 11 内部回路部 12 ボンディング電極 15 出力バッファ回路ブロック 17,17a,17b,17c,17d 第1のボン
ディング電極 20 誤動作判定部 21,21a,21b,21c,21d 誤動作判定
回路 25 伝送線路 27,27a,27b スクライブ領域 28H,28V 中心線 35 複合チップ 40 昇圧回路 41 外部接続電極 43,44 電源供給用電極 46 基準電位供給用電極 50,52a,52b テスト用チップ 211 INV 213 T−F/F 221 CP
A,32B,32C,32D 製品チップ 11 内部回路部 12 ボンディング電極 15 出力バッファ回路ブロック 17,17a,17b,17c,17d 第1のボン
ディング電極 20 誤動作判定部 21,21a,21b,21c,21d 誤動作判定
回路 25 伝送線路 27,27a,27b スクライブ領域 28H,28V 中心線 35 複合チップ 40 昇圧回路 41 外部接続電極 43,44 電源供給用電極 46 基準電位供給用電極 50,52a,52b テスト用チップ 211 INV 213 T−F/F 221 CP
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高増 広司 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Fターム(参考) 2G132 AB00 AD01 AH00 AK03 AK07 AK09 4M106 AA08 AC05 DJ18
Claims (9)
- 【請求項1】 複数の回路ブロックを含んで構成された
内部回路部,及びこの内部回路部と外部を接続するボン
ディング電極を備える複数のチップと、入力される信号
が所定の規格を満足しているか判定する誤動作判定回路
と、この誤動作判定回路の出力端と接続する外部接続電
極と、所定の特性インピーダンス値を有する伝送線路
と、を少なくとも有し、複数の前記チップが、スクライ
ブ領域を介してマトリックス状に配列され、前記誤動作
判定回路,前記外部接続電極,及び前記伝送線路が、前
記スクライブ領域上に設けられ、前記伝送線路が、前記
ボンディング電極の中の所定の前記回路ブロックと接続
された第1のボンディング電極と前記誤動作判定回路の
入力端とを接続していることを特徴とする半導体ウェ
ハ。 - 【請求項2】 前記伝送線路の一部が、隣接する前記製
品チップ間の中心を横断するように配置された請求項1
に記載の半導体ウェハ。 - 【請求項3】 複数の回路ブロックを含んで構成された
内部回路部,及びこの内部回路部と外部を接続するボン
ディング電極を備える複数の製品チップと、前記製品チ
ップの所定の辺とスクライブ領域を介して隣接するテス
ト用チップと、を少なくとも有し、前記製品チップと隣
接する前記テスト用チップの組からなる複合チップが、
スクライブ領域を介してマトリックス状に配列され、前
記テスト用チップは、少なくとも入力される信号が所定
の規格を満足しているか判定する誤動作判定回路と、こ
の誤動作判定回路の出力端と接続する外部接続電極と、
を含み、更に、前記ボンディング電極の中の所定の前記
回路ブロックと接続された第1のボンディング電極と前
記誤動作判定回路の入力端とを接続する所定の特性イン
ピーダンス値を有する伝送線路を備えることを特徴とす
る半導体ウェハ。 - 【請求項4】 前記誤動作判定回路が、比較回路を含
み、この比較回路の入力端に前記伝送線路の一端を接続
した請求項1乃至3いずれか1項に記載の半導体ウェ
ハ。 - 【請求項5】 前記内部回路部を動作させる電源電圧を
V1、前記誤動作判定回路を動作させる電源電圧をV2
としたとき、|V1|<|V2|である請求項1乃至4
いずれか1項に記載の半導体ウェハ。 - 【請求項6】 前記所定の回路ブロックが、出力バッフ
ァ回路ブロック又は入出力兼用バッファ回路ブロックの
いずれかである請求項1乃至5いずれか1項に記載の半
導体ウェハ。 - 【請求項7】 前記誤動作判定回路が、前記出力バッフ
ァ回路ブロック又は前記入出力兼用バッファ回路ブロッ
クのいずれかから前記第1のボンディング電極を介して
外部に出力される出力信号のオーバシュート量が、所定
の規格値を超えていないか判定するものである請求項1
乃至6いずれか1項に記載の半導体ウェハ。 - 【請求項8】 前記伝送線路が、マイクロストリップ線
路である請求項1乃至7いずれか1項に記載の半導体ウ
ェハ。 - 【請求項9】 請求項1乃至8いずれか1項に記載の半
導体ウェハを予め製造した後、前記半導体ウェハ上の複
数の製品チップの電気的特性を試験する際に、少なくと
も誤動作判定回路の出力信号を試験するステップを有す
ることを特徴とする半導体ウェハの試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001020928A JP2002231776A (ja) | 2001-01-30 | 2001-01-30 | 半導体ウェハ及びその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001020928A JP2002231776A (ja) | 2001-01-30 | 2001-01-30 | 半導体ウェハ及びその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002231776A true JP2002231776A (ja) | 2002-08-16 |
Family
ID=18886561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001020928A Pending JP2002231776A (ja) | 2001-01-30 | 2001-01-30 | 半導体ウェハ及びその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002231776A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109633302A (zh) * | 2018-12-05 | 2019-04-16 | 武汉华星光电半导体显示技术有限公司 | 阻抗测试结构 |
KR102380338B1 (ko) * | 2020-10-29 | 2022-03-29 | 광운대학교 산학협력단 | 전력증폭기 칩의 웨이퍼 레벨 테스트 방법 및 장치 |
-
2001
- 2001-01-30 JP JP2001020928A patent/JP2002231776A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109633302A (zh) * | 2018-12-05 | 2019-04-16 | 武汉华星光电半导体显示技术有限公司 | 阻抗测试结构 |
KR102380338B1 (ko) * | 2020-10-29 | 2022-03-29 | 광운대학교 산학협력단 | 전력증폭기 칩의 웨이퍼 레벨 테스트 방법 및 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |