JP2002217881A - ゲーテッドクロック回復回路 - Google Patents
ゲーテッドクロック回復回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
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- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/0004—Initialisation of the receiver
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 バーストモード入力におけるクロック回復の
高速化を行う。 【解決手段】 このクロック回復回路は、第１のＰＬＬ
回路３１０と第２のＰＬＬ回路３５０を備える。第１の
ＰＬＬ回路３１０は入力周波数に同調させ、生成された
バイアス電圧ＣＡＰ１を第２のＰＬＬ回路３５０に供給
する。このバイアス電圧ＣＡＰ１は、最初は短絡状態の
伝送ゲート３４０を通じて第２のＰＬＬ回路３５０に加
えられる。その後、受信入力データに基づき伝送ゲート
３４０が開かれ、第２のＰＬＬ回路３５０は、第１のＰ
ＬＬ回路３１０による制御なしに動作し、第２のＰＬＬ
回路３５０は受信されたデータと同一の位相関係を維持
する。
高速化を行う。 【解決手段】 このクロック回復回路は、第１のＰＬＬ
回路３１０と第２のＰＬＬ回路３５０を備える。第１の
ＰＬＬ回路３１０は入力周波数に同調させ、生成された
バイアス電圧ＣＡＰ１を第２のＰＬＬ回路３５０に供給
する。このバイアス電圧ＣＡＰ１は、最初は短絡状態の
伝送ゲート３４０を通じて第２のＰＬＬ回路３５０に加
えられる。その後、受信入力データに基づき伝送ゲート
３４０が開かれ、第２のＰＬＬ回路３５０は、第１のＰ
ＬＬ回路３１０による制御なしに動作し、第２のＰＬＬ
回路３５０は受信されたデータと同一の位相関係を維持
する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック回復回路、
より詳細には、バーストモードにて動作し、入りデータ
の前のビットからクロック信号を回復する回路に関す
る。
より詳細には、バーストモードにて動作し、入りデータ
の前のビットからクロック信号を回復する回路に関す
る。
【０００２】
【従来の技術】通信システムにおいて、送信機は通信媒
体を介してデータが送信される速度を制御するクロック
回路を備える。受信機も通信媒体から受信されるデータ
が処理される速度を制御するクロック回路を備える。理
想的には、受信機のクロックと送信機のクロックは完全
に同一の周波数にて動作し、位相も適切に整合される。
ただし、送信機のクロックと受信機のクロックの周波数
は、典型的には、近いが、ただし、同一ではなく、結果
として周波数の不一致が起こる。
体を介してデータが送信される速度を制御するクロック
回路を備える。受信機も通信媒体から受信されるデータ
が処理される速度を制御するクロック回路を備える。理
想的には、受信機のクロックと送信機のクロックは完全
に同一の周波数にて動作し、位相も適切に整合される。
ただし、送信機のクロックと受信機のクロックの周波数
は、典型的には、近いが、ただし、同一ではなく、結果
として周波数の不一致が起こる。
【０００３】多くのデジタル通信システムにいて、受信
機はクロック信号を入りデータ系列から直接、典型的に
は位相固定ループ（ＰＬＬ）回路を用いて回復する。こ
のような実現においては、ＰＬＬ回路は、入り参照信号
と位相が整合されたローカルクロック信号を生成する。
位相が整合されたローカルクロック信号は、通信システ
ム内の送信機によって送信された同期データの受信およ
び処理を助ける。
機はクロック信号を入りデータ系列から直接、典型的に
は位相固定ループ（ＰＬＬ）回路を用いて回復する。こ
のような実現においては、ＰＬＬ回路は、入り参照信号
と位相が整合されたローカルクロック信号を生成する。
位相が整合されたローカルクロック信号は、通信システ
ム内の送信機によって送信された同期データの受信およ
び処理を助ける。
【０００４】典型的には、従来のＰＬＬ回路は、位相検
出器、フィルタおよび電圧制御発振器（ＶＣＯ）を備え
る。従来のＰＬＬ回路においては、位相検出器は、入り
参照信号（ＤＡＴＡ）と電圧制御発振器（ＶＣＯ）の出
力を比較する。位相検出器は、参照信号と電圧制御発振
器（ＶＣＯ）の出力の位相差を表す誤り信号を生成す
る。誤り信号がフィルタリングされ、これを電圧制御発
振器（ＶＣＯ）の制御入力に加えることで、参照信号の
位相を追跡する出力信号が生成される。
出器、フィルタおよび電圧制御発振器（ＶＣＯ）を備え
る。従来のＰＬＬ回路においては、位相検出器は、入り
参照信号（ＤＡＴＡ）と電圧制御発振器（ＶＣＯ）の出
力を比較する。位相検出器は、参照信号と電圧制御発振
器（ＶＣＯ）の出力の位相差を表す誤り信号を生成す
る。誤り信号がフィルタリングされ、これを電圧制御発
振器（ＶＣＯ）の制御入力に加えることで、参照信号の
位相を追跡する出力信号が生成される。
【０００５】多くのクロック回復回路は連続モードにて
動作する。この連続モードにおいては送信機と受信機は
絶えず動作し、データが到着しないか通信ポートを監視
する。ただし、このような連続モードでは、多量の電力
が要求され、このことは、とりわけ、蓄電池を電源とす
る受信機、例えば、無線あるいは光通信システムにおい
て採用される受信機では問題となる。このため、このよ
うな受信機では、電力を節約するために、処理されるべ
きデータが存在するときに動作するようにすることが必
要となる。こうして、バーストモードにて動作し、通信
媒体から来るデータ内の位相変化に迅速に自身を合わせ
る様々なクロック回復回路が提出あるいは提案されてい
る。これらに関しては、例えば、本発明の譲受人に譲渡
された”Clock Recovery Circuit（クロック回復回
路）”なる名称の合衆国特許第５，５７５，８７２号を
参照されたい。
動作する。この連続モードにおいては送信機と受信機は
絶えず動作し、データが到着しないか通信ポートを監視
する。ただし、このような連続モードでは、多量の電力
が要求され、このことは、とりわけ、蓄電池を電源とす
る受信機、例えば、無線あるいは光通信システムにおい
て採用される受信機では問題となる。このため、このよ
うな受信機では、電力を節約するために、処理されるべ
きデータが存在するときに動作するようにすることが必
要となる。こうして、バーストモードにて動作し、通信
媒体から来るデータ内の位相変化に迅速に自身を合わせ
る様々なクロック回復回路が提出あるいは提案されてい
る。これらに関しては、例えば、本発明の譲受人に譲渡
された”Clock Recovery Circuit（クロック回復回
路）”なる名称の合衆国特許第５，５７５，８７２号を
参照されたい。
【０００６】このようなバーストモードクロック回復回
路は、電力消費特性を向上できることに加えて、入りデ
ータと同一の周波数および適切な位相整合を持つクロッ
ク信号を生成するために、２進遷移の長いストリングを
必要としない。
路は、電力消費特性を向上できることに加えて、入りデ
ータと同一の周波数および適切な位相整合を持つクロッ
ク信号を生成するために、２進遷移の長いストリングを
必要としない。
【０００７】
【発明が解決しようとする課題】このようなバーストモ
ードクロック回復回路は、連続モードクロック回復回路
と比較すると性能が改善されるが、様々な制約を持ち、
これらを克服することができれば、バーストモードクロ
ック回復回路の効用および効率は大幅に拡大する。例え
ば、殆どのバーストモードクロック回復回路では、発振
器間の不一致が見られ、周波数オフセットを引き起こ
す。従って、入り参照信号からクロック信号を回復する
ための、発振器がマッチングされ周波数オフセットのな
い、方法および装置に対する必要性が存在する。
ードクロック回復回路は、連続モードクロック回復回路
と比較すると性能が改善されるが、様々な制約を持ち、
これらを克服することができれば、バーストモードクロ
ック回復回路の効用および効率は大幅に拡大する。例え
ば、殆どのバーストモードクロック回復回路では、発振
器間の不一致が見られ、周波数オフセットを引き起こ
す。従って、入り参照信号からクロック信号を回復する
ための、発振器がマッチングされ周波数オフセットのな
い、方法および装置に対する必要性が存在する。
【０００８】
【課題を解決するための手段】入力データ流を受信し、
周波数および位相が整合されたクロック出力を生成する
ゲーティッドクロック回復回路（gated clock recovery
circuit）が開示される。このゲーティッドクロック回
復回路は、生成されるクロック出力を実質的に瞬間的に
入りデータ流の位相変化に合わせる。加えて、このゲー
ティッドクロック回復回路はクロック出力信号を送信さ
れた予め定められてないデータ(transmitted non-prede
termined data)のみを用いて生成する。換言すれば、本
発明のゲーティッドクロック回復回路は、送信機のクロ
ックと実質的に整合された周波数および位相を持つクロ
ック信号を、２進”１”あるいは”０”の任意の特定の
遷移パターンあるいは一連のストリングを必要とするこ
となく、生成することができる。
周波数および位相が整合されたクロック出力を生成する
ゲーティッドクロック回復回路（gated clock recovery
circuit）が開示される。このゲーティッドクロック回
復回路は、生成されるクロック出力を実質的に瞬間的に
入りデータ流の位相変化に合わせる。加えて、このゲー
ティッドクロック回復回路はクロック出力信号を送信さ
れた予め定められてないデータ(transmitted non-prede
termined data)のみを用いて生成する。換言すれば、本
発明のゲーティッドクロック回復回路は、送信機のクロ
ックと実質的に整合された周波数および位相を持つクロ
ック信号を、２進”１”あるいは”０”の任意の特定の
遷移パターンあるいは一連のストリングを必要とするこ
となく、生成することができる。
【０００９】本発明の一面によると、ゲーティッドクロ
ック回復回路は２つのＰＰＬ回路を備える。第一のＰＰ
Ｌ（ＰＰＬ１）は、最初、（自身を）ローカルクロック
参照の周波数に合わせ、第二のＰＰＬ（ＰＰＬ２）を間
接的にチューニング（同調）する。このやり方で、第二
のＰＬＬ（ＰＬＬ２）は、いったん入りデータが受信さ
れると、直ちに（自身を）受信されたデータの位相に合
わせ、第二の発振器と受信されたデータとの間のこの位
相関係を維持する。
ック回復回路は２つのＰＰＬ回路を備える。第一のＰＰ
Ｌ（ＰＰＬ１）は、最初、（自身を）ローカルクロック
参照の周波数に合わせ、第二のＰＰＬ（ＰＰＬ２）を間
接的にチューニング（同調）する。このやり方で、第二
のＰＬＬ（ＰＬＬ２）は、いったん入りデータが受信さ
れると、直ちに（自身を）受信されたデータの位相に合
わせ、第二の発振器と受信されたデータとの間のこの位
相関係を維持する。
【００１０】
【発明の実施の形態】図１は本発明による通信システム
１００を示す。図１に示すように、通信システム１００
は、送信機１０２、通信媒体１０４および受信機２００
から構成される。これらは、図１に示されるように接続
され、図２との関連で後により詳細に説明される。デー
タ１０８は送信機１０２によって出力され、通信媒体１
０４によって運ばれ、入力データ流１０７として受信機
２００の所に到着する。受信機２００はデータ信号を復
号して出力データ流１１０を生成する。
１００を示す。図１に示すように、通信システム１００
は、送信機１０２、通信媒体１０４および受信機２００
から構成される。これらは、図１に示されるように接続
され、図２との関連で後により詳細に説明される。デー
タ１０８は送信機１０２によって出力され、通信媒体１
０４によって運ばれ、入力データ流１０７として受信機
２００の所に到着する。受信機２００はデータ信号を復
号して出力データ流１１０を生成する。
【００１１】図２は、図１の受信機２００をより詳細に
示す。図２に示すように受信機２００は、入力データ流
１０７を処理し、データ信号２０４を生成する前処理回
路２０２を含む。データ信号２０４は、本発明によるク
ロック回復回路３００に入力される。図３との関連で後
に詳細に説明するが、クロック回復回路３００は、デー
タ信号２０４を用いてデータ信号２０４と適切な位相関
係を持つクロック信号２０８を生成する。ジッタの低減
のためにオプションとしてのエラスティックメモリ回路
２１０を設けることもできる。エラスティックメモリ回
路２１０は、例えばエラスティックメモリ回路、例えば
（ｉ）デマルチプレクサ；あるいは(ii)先入れ先出し回
路として動作するように相互接続されたセットのセット
のメモリ素子およびセットの論理素子を用いて実現され
る。これに関しては、本発明の譲受人に譲渡された”Cl
ock Recovery Circuit（クロック回復回路）”なる名称
の合衆国特許第５，７５７，８７２号において開示され
ているため、これを参照されたい。
示す。図２に示すように受信機２００は、入力データ流
１０７を処理し、データ信号２０４を生成する前処理回
路２０２を含む。データ信号２０４は、本発明によるク
ロック回復回路３００に入力される。図３との関連で後
に詳細に説明するが、クロック回復回路３００は、デー
タ信号２０４を用いてデータ信号２０４と適切な位相関
係を持つクロック信号２０８を生成する。ジッタの低減
のためにオプションとしてのエラスティックメモリ回路
２１０を設けることもできる。エラスティックメモリ回
路２１０は、例えばエラスティックメモリ回路、例えば
（ｉ）デマルチプレクサ；あるいは(ii)先入れ先出し回
路として動作するように相互接続されたセットのセット
のメモリ素子およびセットの論理素子を用いて実現され
る。これに関しては、本発明の譲受人に譲渡された”Cl
ock Recovery Circuit（クロック回復回路）”なる名称
の合衆国特許第５，７５７，８７２号において開示され
ているため、これを参照されたい。
【００１２】オプションとしてのエラスティックメモリ
回路２１０は、クロック信号２０８を受信する第一の入
力２０９と、出力データ流１１０を出力する出力２１１
を持つ。エラスティックメモリ回路２１０は、さらに、
第二の入力２１２と第三の入力２１３を持つ。第二の入
力２１２は、入力データ流１０７を表すデータ信号２０
４を受信する。この実施例においてはデータ信号２０４
は第二の入力に直接に入力される。ただし、当業者にお
いては明らかなように、クロック信号２０８とデータ信
号２０４の間の適切な関係が保てるように遅延および／
あるいは同期を提供するフリップフロップを用いること
もできる。第三の入力２１３はローカルクロック信号２
１４を受信する。
回路２１０は、クロック信号２０８を受信する第一の入
力２０９と、出力データ流１１０を出力する出力２１１
を持つ。エラスティックメモリ回路２１０は、さらに、
第二の入力２１２と第三の入力２１３を持つ。第二の入
力２１２は、入力データ流１０７を表すデータ信号２０
４を受信する。この実施例においてはデータ信号２０４
は第二の入力に直接に入力される。ただし、当業者にお
いては明らかなように、クロック信号２０８とデータ信
号２０４の間の適切な関係が保てるように遅延および／
あるいは同期を提供するフリップフロップを用いること
もできる。第三の入力２１３はローカルクロック信号２
１４を受信する。
【００１３】図３は、図２のクロック回復回路３００を
さらに詳細に示す略ブロック図である。図３に示すよう
に、クロック回復回路３００は２つのＰＬＬ回路３１０
と３５０を備える。本発明のもう一面によると、クロッ
ク回復回路３００は、２進”１”あるいは”０”の任意
の特定の遷移パターンあるいはストリングを必要とする
ことなく、入りデータ３２８と同一の周波数と適切な位
相整合を持つクロック信号を生成することが可能であ
る。後に説明するように、第一のＰＬＬ３１０（ＰＬＬ
１）が最初に送信機の周波数に自身合わせ（同調し）、
第二のＰＬＬ３５０（ＰＬＬ２）を直接にチューニング
（同調）する。こうして、第二のＰＬＬ３５０（ＰＬＬ
２）は、いったん入りデータが受信されると、直ちに送
信機の位相に合わせる（同調する）ことが可能となる。
さらに詳細に示す略ブロック図である。図３に示すよう
に、クロック回復回路３００は２つのＰＬＬ回路３１０
と３５０を備える。本発明のもう一面によると、クロッ
ク回復回路３００は、２進”１”あるいは”０”の任意
の特定の遷移パターンあるいはストリングを必要とする
ことなく、入りデータ３２８と同一の周波数と適切な位
相整合を持つクロック信号を生成することが可能であ
る。後に説明するように、第一のＰＬＬ３１０（ＰＬＬ
１）が最初に送信機の周波数に自身合わせ（同調し）、
第二のＰＬＬ３５０（ＰＬＬ２）を直接にチューニング
（同調）する。こうして、第二のＰＬＬ３５０（ＰＬＬ
２）は、いったん入りデータが受信されると、直ちに送
信機の位相に合わせる（同調する）ことが可能となる。
【００１４】より具体的には、第一のＰＬＬ３１０（Ｐ
ＬＬ１）は、入りデータの周波数に（自身を）合わせ、
最初第二のＰＬＬ３５０（ＰＬＬ２）を間接的にチュー
ニングするために、第二のＰＬＬ３５０（ＰＬＬ２）に
バイアス電圧ＣＡＰ１を供給する。バイアス電圧ＣＡＰ
１３２５は、第二のＰＬＬ３５０（ＰＬＬ２）に２位置
伝送ゲート（あるいはスイッチ）３４０（短絡あるいは
開）を通じて加えられる。この伝送ゲート（あるいはス
イッチ）は、最初は、ＤＲＥＳＥＴライン３２７上にリ
セット信号が受信されるまで、閉（短絡）位置にある。
この伝送ゲート（あるいはスイッチ）３４０は、第一の
ＰＬＬ３１０のバイアス（あるいは電流）を第二のＰＬ
Ｌ３５０に加えることができる任意のデバイスにて実現
することができる。一つの実施例においては、伝送ゲー
ト３４０は、いったんＤＡＴＡライン３２８上にデータ
が検出されると、開位置に切り替えられる。こうして第
一のＰＬＬ３１０（ＰＬＬ１）は、周波数を入りデータ
と整合させるために第二のＰＬＬ３５０（ＰＬＬ２）の
バイアス電圧ＣＡＰ２を、受信データによって伝送ゲー
ト３４０が開かれるまで駆動する。その後（ゲートが開
かれた時点で）、バイアス電圧ＣＡＰ１は除去され、第
二のＰＬＬ３５０（ＰＬＬ２）は、ＰＬＬ１３１０によ
る制御なしに動作することが可能となる。その後、第二
のＰＬＬ３５０（ＰＬＬ２）は、受信されたデータと同
一の位相にて発振する。
ＬＬ１）は、入りデータの周波数に（自身を）合わせ、
最初第二のＰＬＬ３５０（ＰＬＬ２）を間接的にチュー
ニングするために、第二のＰＬＬ３５０（ＰＬＬ２）に
バイアス電圧ＣＡＰ１を供給する。バイアス電圧ＣＡＰ
１３２５は、第二のＰＬＬ３５０（ＰＬＬ２）に２位置
伝送ゲート（あるいはスイッチ）３４０（短絡あるいは
開）を通じて加えられる。この伝送ゲート（あるいはス
イッチ）は、最初は、ＤＲＥＳＥＴライン３２７上にリ
セット信号が受信されるまで、閉（短絡）位置にある。
この伝送ゲート（あるいはスイッチ）３４０は、第一の
ＰＬＬ３１０のバイアス（あるいは電流）を第二のＰＬ
Ｌ３５０に加えることができる任意のデバイスにて実現
することができる。一つの実施例においては、伝送ゲー
ト３４０は、いったんＤＡＴＡライン３２８上にデータ
が検出されると、開位置に切り替えられる。こうして第
一のＰＬＬ３１０（ＰＬＬ１）は、周波数を入りデータ
と整合させるために第二のＰＬＬ３５０（ＰＬＬ２）の
バイアス電圧ＣＡＰ２を、受信データによって伝送ゲー
ト３４０が開かれるまで駆動する。その後（ゲートが開
かれた時点で）、バイアス電圧ＣＡＰ１は除去され、第
二のＰＬＬ３５０（ＰＬＬ２）は、ＰＬＬ１３１０によ
る制御なしに動作することが可能となる。その後、第二
のＰＬＬ３５０（ＰＬＬ２）は、受信されたデータと同
一の位相にて発振する。
【００１５】図３に示すように、第一のＰＬＬ３１０
（ＰＬＬ１）は、周波数検出器３１２、フィルタ３１
４、および発振器３１８、例えば、電圧制御発振器（Ｖ
ＣＯ）を備える。周波数検出器３１２は、ローカル参照
信号（ＣＬＯＣＫ）の位相と発振器３１８の出力（ＰＨ
ＡＣＬＫ）を比較する。ローカル参照信号（ＣＬＯＣ
Ｋ）は送信機と同一の公称周波数にて動作することに注
意する。こうして、周波数検出器３１２は参照信号と発
振器出力との位相差を表す誤り信号（ＦＤＥＴＯＵＴ
１）を生成する。この誤り信号はフィルタ３１４によっ
てフィルタされ、バイアス信号（ＢＩＡＳＰ１およびＢ
ＩＡＳＮ２）は発振器３１８の周波数を、（この誤り信
号に基づいて）それぞれ上あるいは下方向に調節する機
能を持ち、これらバイアス信号（ＢＩＡＳＰ１およびＢ
ＩＡＳＮ２）が時間に渡って積分され、これに対応して
発振器出力の位相が調節される。これらバイアス信号
（ＢＩＡＳＰ１およびＢＩＡＳＮ２）は発振器の対応す
る制御入力に加えられ、この結果として参照信号の位相
を追跡する出力信号（ＰＨＡＣＬＫ）が生成される。説
明の実施例においては２つのバイアス信号（ＢＩＡＳＰ
１およびＢＩＡＳＮ２）が用いられるが、当業者におい
ては明らかなように１つもしくは複数を用いることもで
きる。
（ＰＬＬ１）は、周波数検出器３１２、フィルタ３１
４、および発振器３１８、例えば、電圧制御発振器（Ｖ
ＣＯ）を備える。周波数検出器３１２は、ローカル参照
信号（ＣＬＯＣＫ）の位相と発振器３１８の出力（ＰＨ
ＡＣＬＫ）を比較する。ローカル参照信号（ＣＬＯＣ
Ｋ）は送信機と同一の公称周波数にて動作することに注
意する。こうして、周波数検出器３１２は参照信号と発
振器出力との位相差を表す誤り信号（ＦＤＥＴＯＵＴ
１）を生成する。この誤り信号はフィルタ３１４によっ
てフィルタされ、バイアス信号（ＢＩＡＳＰ１およびＢ
ＩＡＳＮ２）は発振器３１８の周波数を、（この誤り信
号に基づいて）それぞれ上あるいは下方向に調節する機
能を持ち、これらバイアス信号（ＢＩＡＳＰ１およびＢ
ＩＡＳＮ２）が時間に渡って積分され、これに対応して
発振器出力の位相が調節される。これらバイアス信号
（ＢＩＡＳＰ１およびＢＩＡＳＮ２）は発振器の対応す
る制御入力に加えられ、この結果として参照信号の位相
を追跡する出力信号（ＰＨＡＣＬＫ）が生成される。説
明の実施例においては２つのバイアス信号（ＢＩＡＳＰ
１およびＢＩＡＳＮ２）が用いられるが、当業者におい
ては明らかなように１つもしくは複数を用いることもで
きる。
【００１６】同様にして、図３に示すように、第二のＰ
ＬＬ３５０（ＰＬＬ２）は、位相検出器４００、フィル
タ３５４および発振器３５８、例えば電圧制御発振器
（ＶＣＯ）を備える。位相検出器４００は、データマッ
チング遅延段（matching datadelay stage）３６０によ
って適当に遅延された入り参照信号（ＤＡＴＡ）の位相
と発振器３５８の出力（ＯＳＣ）を比較する。データマ
ッチング遅延段３６０は、後に説明するＲＵＮＧＥＮ３
０５と発振器３５８によって導入されたのと同一の遅延
を、入り参照信号（ＤＡＴＡ）に導入することに注意す
る。位相検出器４００は、参照信号ＩＤＡＴＤＥＬと発
振器出力（ＯＳＣ）の位相差を表す誤り信号（ＦＤＥＴ
ＯＵＴ２）を生成する。この誤り信号がフィルタ３５４
によってフィルタされ、バイアス信号（ＢＩＡＳＰ１お
よびＢＩＡＳＮ２）が発振器３５８の対応する制御入力
に加えられ、結果として参照信号の位相を追跡する出力
信号（ＯＳＣ）が生成される。ここでも、伝送ゲート３
４０が閉（短絡）位置にあるときは、第二のＰＬＬ３５
０（ＰＬＬ２）は、第一のＰＬＬ３１０（ＰＬＬ１）に
よって生成されるバイアス信号（ＣＡＰ１）によって制
御され、ＶＣＯ３５８はターンオフされ、ＦＤＥＴＯＵ
Ｔ２ （誤り信号）は生成されないことに注意する。
ＬＬ３５０（ＰＬＬ２）は、位相検出器４００、フィル
タ３５４および発振器３５８、例えば電圧制御発振器
（ＶＣＯ）を備える。位相検出器４００は、データマッ
チング遅延段（matching datadelay stage）３６０によ
って適当に遅延された入り参照信号（ＤＡＴＡ）の位相
と発振器３５８の出力（ＯＳＣ）を比較する。データマ
ッチング遅延段３６０は、後に説明するＲＵＮＧＥＮ３
０５と発振器３５８によって導入されたのと同一の遅延
を、入り参照信号（ＤＡＴＡ）に導入することに注意す
る。位相検出器４００は、参照信号ＩＤＡＴＤＥＬと発
振器出力（ＯＳＣ）の位相差を表す誤り信号（ＦＤＥＴ
ＯＵＴ２）を生成する。この誤り信号がフィルタ３５４
によってフィルタされ、バイアス信号（ＢＩＡＳＰ１お
よびＢＩＡＳＮ２）が発振器３５８の対応する制御入力
に加えられ、結果として参照信号の位相を追跡する出力
信号（ＯＳＣ）が生成される。ここでも、伝送ゲート３
４０が閉（短絡）位置にあるときは、第二のＰＬＬ３５
０（ＰＬＬ２）は、第一のＰＬＬ３１０（ＰＬＬ１）に
よって生成されるバイアス信号（ＣＡＰ１）によって制
御され、ＶＣＯ３５８はターンオフされ、ＦＤＥＴＯＵ
Ｔ２ （誤り信号）は生成されないことに注意する。
【００１７】第一のＰＬＬ３１０（ＰＬＬ１）と第二の
ＰＬＬ３５０（ＰＬＬ２）は実質的に特性が一致するよ
うに設計されるべきである。従って、発振器ＯＳＣ１３
１８と発振器ＯＳＣ２３５８並びにフィルタ３１４のコ
ンデンサＣＡＰ１とフィルタ３５４内のコンデンサＣＡ
Ｐ２上の電圧は一致すべきである。先入れ先出し（ＦＩ
ＦＯ）３８０は、ジッタを低減するための、上述のエラ
スティックメモリ回路２１０の実現である。ただし、第
一のＰＬＬ３１０（ＰＬＬ１）と第二のＰＬＬ３５０
（ＰＬＬ２）は、例えば、クロック信号とのオフセット
を許すために、周波数の点で異なるように設計すること
もできる。例えば、ＰＬＬ３１０、３５０は、各々が奇
数の、ただし、等しくない数のインバータを持つリング
発振器として実現することもできる。このような実現に
おいても、フィルタ３１４内のコンデンサＣＡＰ１とフ
ィルタ３５４内のＣＡＰ２上の電圧を一致させることは
可能である。さらに、例えば、所望のクロックが５０Ｍ
Ｈｚにて動作する場合、クロック回復回路３００は、Ｐ
ＬＬ１３１０がＰＬＬ２３５０より１０倍長い遅延ライ
ンを持つようにすることで、５００ＭＨｚにて動作でき
る。
ＰＬＬ３５０（ＰＬＬ２）は実質的に特性が一致するよ
うに設計されるべきである。従って、発振器ＯＳＣ１３
１８と発振器ＯＳＣ２３５８並びにフィルタ３１４のコ
ンデンサＣＡＰ１とフィルタ３５４内のコンデンサＣＡ
Ｐ２上の電圧は一致すべきである。先入れ先出し（ＦＩ
ＦＯ）３８０は、ジッタを低減するための、上述のエラ
スティックメモリ回路２１０の実現である。ただし、第
一のＰＬＬ３１０（ＰＬＬ１）と第二のＰＬＬ３５０
（ＰＬＬ２）は、例えば、クロック信号とのオフセット
を許すために、周波数の点で異なるように設計すること
もできる。例えば、ＰＬＬ３１０、３５０は、各々が奇
数の、ただし、等しくない数のインバータを持つリング
発振器として実現することもできる。このような実現に
おいても、フィルタ３１４内のコンデンサＣＡＰ１とフ
ィルタ３５４内のＣＡＰ２上の電圧を一致させることは
可能である。さらに、例えば、所望のクロックが５０Ｍ
Ｈｚにて動作する場合、クロック回復回路３００は、Ｐ
ＬＬ１３１０がＰＬＬ２３５０より１０倍長い遅延ライ
ンを持つようにすることで、５００ＭＨｚにて動作でき
る。
【００１８】ＲＵＮＧＥＮ３０５はＤＡＴＡ３２８とＤ
ＲＥＳＥＴ３２７を受信する制御回路である。出力ＩＲ
ＵＮＤＥＬは、伝送ゲート３４０の両側に接続され、Ｄ
ＲＥＳＥＴ３２７が受信されると、ＯＳＣ２３５８を停
止する。ＤＲＥＳＥＴ信号３２７が消えた後、次にデー
タが受信されると、ＩＲＵＮＤＥＬを介して伝送ゲート
３４０が開かれ、ＯＳＣ２３５８はＩＤＡＴＤＥＬと同
一の位相にて動作を開始する。
ＲＥＳＥＴ３２７を受信する制御回路である。出力ＩＲ
ＵＮＤＥＬは、伝送ゲート３４０の両側に接続され、Ｄ
ＲＥＳＥＴ３２７が受信されると、ＯＳＣ２３５８を停
止する。ＤＲＥＳＥＴ信号３２７が消えた後、次にデー
タが受信されると、ＩＲＵＮＤＥＬを介して伝送ゲート
３４０が開かれ、ＯＳＣ２３５８はＩＤＡＴＤＥＬと同
一の位相にて動作を開始する。
【００１９】ここに説明された様々な実施例およびバリ
エーションは、単に本発明の原理を解説するものであ
り、当業者においては本発明の範囲および精神から逸脱
することなく様々な修正が可能である。
エーションは、単に本発明の原理を解説するものであ
り、当業者においては本発明の範囲および精神から逸脱
することなく様々な修正が可能である。
【図１】本発明が内部に用いられる通信システムを図解
する略ブロック図である。
する略ブロック図である。
【図２】図１の受信機をさらに詳細に図解する略ブロッ
ク図である。
ク図である。
【図３】本発明による図２のクロック回復回路をさらに
詳細に図解する略ブロック図である。
詳細に図解する略ブロック図である。
１００ 通信システム １０２ 送信機 １０４ 通信媒体 １０７ 入力データ流 １０８ データ １１０ 出力データ流 ２００ 受信機 ２０２ 前処理回路 ２０４ データ信号 ２０８ クロック信号 ２０９ 第一の入力 ２１０ エラスティックメモリ回路 ２１１ 出力 ２１２ 第二の入力 ２１３ 第三の入力 ２１４ ローカルクロック信号 ３００ クロック回復回路 ３０５ ＲＵＮＧＥＮ ３１０ 第一のＰＬＬ回路 ３１２ 周波数検出器 ３１４ フィルタ ３１８ 発振器 ３２５ バイアス電圧ＣＡＰ１ ３２７ ＤＲＥＳＥＴライン ３２８ ＤＡＴＡ ３５０ 第二のＰＬＬ回路 ３５４ フィルタ ３５８ 発振器 ３６０ データマッチング遅延 ３８０ 先入れ先出し（ＦＩＦＯ） ４００ 位相検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレッド アール ダンロップ アメリカ合衆国 07974 ニュージャーシ ィ，ニュープロヴィデンス，ハンタードン ブウルヴァード 91 (72)発明者 ウィルヘルム カール フィッシャー アメリカ合衆国 07090 ニュージャーシ ィ，ウエストフィールド，ハリソン アヴ ェニュー 126 Ｆターム(参考） 5J106 AA04 BB01 CC01 CC20 CC24 CC31 CC41 CC58 DD08 DD43 DD48 FF02 FF05 FF07 GG01 HH01 KK03 5K047 GG03 GG09 GG10 GG11 MM47
Claims (36)
- 【請求項１】 クロック回復回路であって、 送信機クロックと実質的に同一の周波数を持つ発振器信
号を生成するため、およびバイアス信号を生成するため
の第一の位相固定ループ（ＰＬＬ）回路；およびクロッ
ク出力信号を生成するための第二のＰＬＬ回路を備え、
この第二のＰＬＬ回路が第一のモードにおいては前記第
一のＰＬＬ回路によって生成される前記バイアス信号に
よって制御され、前記第二のＰＬＬ回路が第二のモード
を持ち、前記第二のＰＬＬが前記バイアス信号によって
決定された初期周波数を持ち、前記第二のＰＬＬが前記
クロック出力信号を入力データ流内のデータの位相変化
に実質的に瞬間に合わせることを特徴とするクロック回
復回路。 - 【請求項２】 前記第一と第二のモード間の遷移が伝送
ゲートによって制御されることを特徴とする請求項１記
載のクロック回復回路。 - 【請求項３】 前記第一と第二のモード間の遷移がスイ
ッチによって制御されることを特徴とする請求項１記載
のクロック回復回路。 - 【請求項４】 前記第一と第二のモード間の遷移が前記
第一のＰＬＬからのバイアス電流を前記第二のＰＬＬに
選択的に加えるデバイスによって制御されることを特徴
とする請求項１記載のクロック回復回路。 - 【請求項５】 前記第一と第二のモード間の遷移が前記
第一のＰＬＬからのバイアス電圧を前記第二のＰＬＬに
選択的に加えるデバイスによって制御されることを特徴
とする請求項１記載のクロック回復回路。 - 【請求項６】 前記第一のＰＬＬ回路が送信機クロック
と実質的に同一周波数にて動作するローカルクロックに
同調されることを特徴とする請求項１記載のクロック回
復回路。 - 【請求項７】 さらに、ジッタを補償されたクロックお
よびデータ出力を生成するためのエラスティックメモリ
回路を備えることを特徴とする請求項１記載のクロック
回復回路。 - 【請求項８】 前記第二のモードが入りデータが受信さ
れた時点で起動されることを特徴とする請求項１記載の
クロック回復回路。 - 【請求項９】 前記入りデータの受信が受信された時点
で前記第二のＰＬＬが実質的に瞬間的に前記受信された
入りデータと位相が整合された状態で動作（発振）を開
始することを特徴とする請求項１記載のクロック回復回
路。 - 【請求項１０】 前記入力データ流が非同期転送モード
（ＡＴＭ）フォーマットのビットパケットから成ること
を特徴とする請求項１記載のクロック回復回路。 - 【請求項１１】 前記第一と第二のＰＬＬが一つあるい
は複数の予め定義された比に従って異なる周波数にて動
作することを特徴とする請求項１記載のクロック回復回
路。 - 【請求項１２】 前記第二のＰＬＬ回路が送信された予
め決定されてないデータを用いて前記クロック出力信号
を生成することを特徴とする請求項１記載のクロック回
復回路。 - 【請求項１３】 入りデータ流からクロック信号を回復
するための方法であって、 第一の位相固定ループ（ＰＬＬ）回路を送信機クロック
と実質的に同一の周波数にて動作するローカルクロック
信号に同調するステップを含み、前記第一のＰＬＬ回路
がバイアス信号を生成し；この方法がさらに第一のモー
ドにおいて前記バイアス信号を第二のＰＬＬ回路に加え
るステップを含み、前記第二のＰＬＬ回路が前記第一の
モードにおいては前記バイアス信号にて決定される周波
数を持つクロック出力信号を生成し；この方法がさらに
第二のモードにおいて前記バイアス信号を前記第二のＰ
ＬＬ回路から除去するステップを含み、前記第二のＰＬ
Ｌ回路が前記第二のモードにおいて前記バイアス信号に
よって決定された初期周波数を持ち、前記第二のＰＬＬ
が前記第二のモードにおいて前記クロック出力信号を前
記入りデータ流のデータの位相変化に実質的に瞬間に合
わせることを特徴とする方法。 - 【請求項１４】 前記第一と第二のモード間の遷移が伝
送ゲートによって制御されることを特徴とする請求項１
３記載の方法。 - 【請求項１５】 前記第一と第二のモード間の遷移がス
イッチによって制御されることを特徴とする請求項１３
記載の方法。 - 【請求項１６】 前記第一と第二のモード間の遷移が前
記第一のＰＬＬからのバイアス電流を前記第二のＰＬＬ
に選択的に加えるデバイスによって制御されることを特
徴とする請求項１３記載の方法。 - 【請求項１７】 前記第一と第二のモード間の遷移が前
記第一のＰＬＬからのバイアス電圧を前記第二のＰＬＬ
に選択的に加えるデバイスによって制御されることを特
徴とする請求項１３記載の方法。 - 【請求項１８】 前記第一のＰＬＬ回路が送信機クロッ
クと実質的に同一の周波数にて動作するローカルクロッ
クに同調されることを特徴とする請求項１３記載の方
法。 - 【請求項１９】 さらに、ジッタを補償されたクロック
およびデータ出力を生成するためのエラスティックメモ
リ回路を備えることを特徴とする請求項１３記載の方
法。 - 【請求項２０】 前記第二のモードが入りデータが受信
された時点で起動されることを特徴とする請求項１３記
載の方法。 - 【請求項２１】 前記入りデータの受信が受信された時
点で前記第二のＰＬＬが実質的 に瞬間的に前記受信さ
れた入りデータと位相が整合された状態で動作（発振）
を開始することを特徴とする請求項１３記載の方法。 - 【請求項２２】 前記入力データ流が非同期転送モード
（ＡＴＭ）フォーマットのビットパケットから成ること
を特徴とする請求項１３記載の方法。 - 【請求項２３】 前記第一と第二のＰＬＬが一つあるい
は複数の予め定義された比に従って異なる周波数にて動
作することを特徴とする請求項１３記載の方法。 - 【請求項２４】 前記第二のＰＬＬ回路が送信された予
め決定されてないデータを用いて前記クロック出力信号
を生成することを特徴とする請求項１３記載の方法。 - 【請求項２５】 クロック回復回路であって、この回路
が：送信機クロックと実質的に同一の周波数を持つ発振
器信号を生成するため、およびバイアス信号を生成する
ための第一の位相固定ループ（ＰＬＬ）回路；およびク
ロック出力信号を生成するための第二のＰＬＬ回路を備
え、前記第二のＰＬＬが最初は前記バイアス信号によっ
て決定される周波数を持ち、前記第二のＰＬＬ回路が前
記入力データ流が受信された時点で前記クロック出力信
号を入力データ流のデータの位相変化に実質的に瞬間に
あわせることを特徴とするクロック回復回路。 - 【請求項２６】 クロック回復回路であって、 送信機クロックと実質的に同一の周波数を持つ発振器信
号を生成するための第一の手段；バイアス信号を生成す
るための手段；最初は前記バイアス信号によって決定さ
れる周波数を持つクロック出力信号を生成し、前記クロ
ック信号出力信号を入力データ流内のデータの位相変化
に実質的に瞬間的に合わせるための第二の手段；および
前記第一の手段からの前記バイアス信号を前記第二の手
段に選択的に加えるための手段を備えることを特徴とす
るクロック回復回路。 - 【請求項２７】 前記バイアス信号を選択的に加えるた
めの手段が伝送ゲートから成ることを特徴とする請求項
２６記載のクロック回復回路。 - 【請求項２８】 前記バイアス信号を選択的に加えるた
めの手段がスイッチから成ることを特徴とする請求項２
６記載のクロック回復回路。 - 【請求項２９】 前記バイアス信号を選択的に加えるた
めの手段が前記第一の手段からのバイアス電流を前記第
二の手段に選択的に加えるデバイスから成ることを特徴
とする請求項２６記載のクロック回復回路。 - 【請求項３０】 前記バイアス信号を選択的に加えるた
めの手段が前記第一の手段からのバイアス電圧を前記第
二の手段に選択的に加えるデバイスから成ることを特徴
とする請求項２６記載のクロック回復回路。 - 【請求項３１】 前記バイアス信号を選択的に加えるた
めの手段がマルチプレクサから成ることを特徴とする請
求項２６記載のクロック回復回路。 - 【請求項３２】 さらに、ジッタを補償されたクロック
およびデータ出力を生成するための手段を備えることを
特徴とする請求項２６記載のクロック回復回路。 - 【請求項３３】 クロック回復回路であって、 送信機クロックと実質的に同一の周波数を持つ発振器信
号を生成するため、およびバイアス信号を生成するため
の第一の位相固定ループ（ＰＬＬ）回路；制御入力に従
ってクロック出力信号を生成するための第二のＰＬＬ回
路；入り参照信号と前記クロック出力信号間の位相差を
示す誤り信号を生成するための位相検出器；および前記
制御入力に前記バイアス信号と前記誤り信号のいずれを
加えるかを選択するためのマルチプレクサを備えること
を特徴とするクロック回復回路。 - 【請求項３４】 前記クロック出力信号が第二のモード
において、前記データ流が受信された時点で、入力デー
タ流のデータの位相変化に合わせられることを特徴とす
る請求項３３記載のクロック回復回路。 - 【請求項３５】 前記マルチプレクサが第一のモードに
おいて前記バイアス信号を選択し、前記第二のＰＬＬが
前記バイアス信号にて決定される初期周波数を持つこと
を特徴とする請求項３３記載のクロック回復回路。 - 【請求項３６】 前記マルチプレクサが第二のモードに
おいて前記誤り信号を選択し、前記第二のＰＬＬが前記
クロック出力信号を入力データ流内のデータの位相変化
に実質的に瞬間的に合わせることを特徴とする請求項３
３記載のクロック回復回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/716,977 US7010077B1 (en) | 2000-11-20 | 2000-11-20 | Gated clock recovery circuit |
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|---|---|
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|---|---|---|---|
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| JP (1) | JP2002217881A (ja) |
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