JP3966024B2 - 薄膜半導体装置の製造方法、及び電気光学装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置の製造方法、電気光学装置、並びに電子機器に係り、特に、ＬＤＤ（Lightly Doped Drain）構造の薄膜半導体装置を製造する技術に関するものである。
【０００２】
【従来の技術】
液晶装置、エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるＴＦＴを設けたアクティブマトリクス型の電気光学装置が知られている。また、かかる用途に用いられるＴＦＴとして、ソース領域とドレイン領域に、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域（ＬＤＤ領域）とが形成されたＬＤＤ構造のＴＦＴが知られているが、ＬＤＤ構造のＴＦＴでは、ＬＤＤ長（低濃度領域の形成幅）を精度良く制御することが重要である。
【０００３】
ここで、ＩＣ等の半導体素子の技術分野では、ゲート電極にサイドウォールを形成することにより、ＬＤＤ長を制御する技術が知られている。以下、ｎチャネルＭＯＳトランジスタを製造する場合を例として、この技術について簡単に説明する。
【０００４】
はじめに、図１２（ａ）に示すように、シリコンウエハ２００にｐウェル２１０を形成した後、所定のパターンのゲート絶縁膜２０１と金属からなるゲート電極２０２とを順次形成する。次に、ゲート電極２０２をマスクとして、低濃度のｎ型不純物イオン３００を注入し、低濃度のソース領域２０３とドレイン領域２０４を形成する。
次に、図１２（ｂ）に示すように、シリコンウエハ２００の全面に絶縁膜２０５を形成した後、図１２（ｃ）に示すように、エッチバックにより、ゲート絶縁膜２０１及びゲート電極２０２の側面にのみ絶縁膜２０５を残し、ゲート絶縁膜２０１及びゲート電極２０２にサイドウォール２０５ａを形成する。最後に、図１２（ｄ）に示すように、ゲート電極２０２及びサイドウォール２０５ａをマスクとして、高濃度のｎ型不純物イオン３０１を注入することにより、ソース領域２０３、ドレイン領域２０４において、サイドウォール２０５ａの直下に位置する部分に低濃度領域２０３ａ、２０４ａを残したまま、高濃度領域２０３ｂ、２０４ｂを形成することができる。
【０００５】
以上の方法によれば、ゲート絶縁膜２０１及びゲート電極２０２に、シリコンウエハ２００の全面に形成した絶縁膜２０５の膜厚に略等しい幅のサイドウォール２０５ａを形成することができ、このサイドウォール２０５ａの形成幅に略等しい低濃度領域（ＬＤＤ領域）２０３ａ、２０４ａを形成することができるので、形成する絶縁膜２０５の膜厚によりＬＤＤ長を制御することができ、ＬＤＤ長を精度良く制御することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、以下に詳述するように、ＩＣ等の半導体素子の技術分野における上述の技術を電気光学装置の技術分野に適用することは極めて困難であり、実用化には到っていないのが現状である。
【０００７】
ＩＣ等の半導体素子では、ゲート電極の側面がゲート絶縁膜の表面に対して略垂直であるため、エッチバックにより、ゲート電極の側面に絶縁膜を残し、サイドウォールを形成することができる。
ここで、ＩＣ等の半導体素子では、ゲート電極の膜厚が０．３μｍ程度、ＬＤＤ長が０．２μｍ程度のトランジスタを形成すれば良いのに対し、電気光学装置では、ゲート電極の膜厚が０．３〜０．８μｍ程度、ＬＤＤ長が１．０μｍ程度とスケールの大きいＴＦＴを形成する必要があるため、ゲート電極の側面を略垂直形状に加工すること自体難しく、また、ゲート電極の側面を略垂直形状に加工できたとしても、後に形成する層間絶縁膜がゲート電極の側面に形成されにくくなるため、データ線やソース線等の配線が断線する恐れがある。そこで、電気光学装置では一般に、ゲート電極はテーパー状とされ、そのテーパー角は３０〜７０°程度となっている。
【０００８】
そして、このように、テーパー状のゲート電極を形成した場合、ゲート電極を形成した基板上の全面に絶縁膜を形成し、エッチバックをかけても、絶縁膜がすべてエッチングされて残らないため、サイドウォールを形成することができない。また、仮に、ゲート電極の側面を略垂直形状に加工できたとしても、ＩＣ等の半導体素子における従来の技術では、形成する絶縁膜の膜厚がＬＤＤ長に略等しくなるため、１μｍ程度のＬＤＤ長を実現するためには、１μｍ程度の膜厚の絶縁膜を形成する必要がある。しかしながら、１μｍ程度と厚い絶縁膜を均一に成膜することや、そのように厚い絶縁膜を精度良くエッチングすることは極めて困難であり、所望の形状のサイドウォールを精度良く形成することは極めて難しい。
【０００９】
そこで、本発明はかかる事情に鑑みてなされたものであり、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することが可能な手段を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００１１】
すなわち、本発明の薄膜半導体装置の製造方法では、（１）ゲート電極を形成した後、該ゲート電極をマスクとして、半導体膜に低濃度の不純物を注入することにより、半導体膜に低濃度のソース領域とドレイン領域を形成する構成としている。また、（２）このように半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した透光性基板上に絶縁膜を形成し、さらにその上にポジ型のフォトレジストを塗布し、該フォトレジストの露光、現像を行うことにより、フォトレジストを所定のパターンに形成する構成としている。また、（３）所定のパターンに形成したフォトレジストをマスクとして、絶縁膜をエッチングすることにより、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンに形成する構成としている。そして、（４）所定のパターンに形成した絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入することにより、ソース領域とドレイン領域において、各々、絶縁膜の直下に位置する部分に低濃度領域を残したまま、絶縁膜の直下に位置しない部分に高濃度領域を形成することを特徴としている。
【００１２】
このように、本発明の薄膜半導体装置の製造方法では、半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した透光性基板上に、ゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成し、該絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入する構成を採用しているので、ソース領域とドレイン領域において、各々、所定のパターンに形成した絶縁膜のゲート電極より幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤＤ長を精度良く制御することができる。
【００１３】
また、本発明の薄膜半導体装置の製造方法では、絶縁膜上に所定のパターンのフォトレジストを形成し、該フォトレジストをマスクとして絶縁膜をエッチングすることにより、絶縁膜のパターニングを制御する構成としているが、（５）絶縁膜上に形成したフォトレジストをパターニングする際に、ゲート電極をマスクとして、透光性基板の裏面側（ゲート電極と反対側）からフォトレジストの露光を行う裏面露光を採用しているので、露光条件を同一とすれば、フォトレジストの露光領域は、ゲート電極の下面（半導体膜側の面）の形状のみにより規定されることになる。このように、本発明の薄膜半導体装置の製造方法によれば、ゲート電極の側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジストの露光領域を制御することができ、フォトレジスト及び絶縁膜のパターニングを精度良く制御することができるので、ゲート電極の側面形状にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００１４】
また、本発明の薄膜半導体装置の製造方法では、絶縁膜の膜厚、絶縁膜上に形成するフォトレジストの露光条件、現像条件、絶縁膜のエッチング条件等を制御することにより、絶縁膜のパターニングを制御し、これによってＬＤＤ長を制御することができる。すなわち、本発明の薄膜半導体装置の製造方法では、絶縁膜の膜厚、絶縁膜上に形成するフォトレジストの露光条件、現像条件、絶縁膜のエッチング条件等の複数の条件により、ＬＤＤ長を制御することができるので、絶縁膜の膜厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜の膜厚と略等しくなるＩＣ等の半導体素子における従来の技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現することができる。したがって、例えば、ＬＤＤ長を１μｍ程度と長く設定しても、絶縁膜の膜厚は０．２〜０．５μｍ程度と薄く設定すれば良く、絶縁膜の成膜やエッチングが容易になるので、複雑なプロセスを経ることなく、簡易にかつ精度良く１μｍ程度と長いＬＤＤ長を実現することができる。このように、本発明の薄膜半導体装置の製造方法によれば、ＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００１５】
本発明の薄膜半導体装置の製造方法では、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンに形成することにより、ＬＤＤ長を制御することを述べたが、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成するには、例えば、前記絶縁膜を所定のパターンに形成する工程において、現像後に前記フォトレジストが前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して異方性エッチングを行えば良い。
【００１６】
また、前記絶縁膜を所定のパターンに形成する工程において、現像後に前記フォトレジストが前記ゲート電極と同一幅若しくは前記ゲート電極より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して等方性エッチングを行うことによっても、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成することができる。
【００１７】
以上の本発明の薄膜半導体装置の製造方法は、エッチバックを採用した従来の技術ではサイドウォールを形成することができず、ＬＤＤ長を制御することができない、テーパー状のゲート電極を有する薄膜半導体装置に対して、特に有効である。なお、本明細書において、フォトレジストや絶縁膜の「幅」とは、ＬＤＤ長方向の長さを意味しているものとする。
【００１８】
本発明の薄膜半導体装置は、以上の本発明の薄膜半導体装置の製造方法により製造された薄膜半導体装置であって、少なくとも前記ゲート電極の上面及び側面に沿って、前記絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の薄膜半導体装置は、本発明の薄膜半導体装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００１９】
また、本発明の薄膜半導体装置の製造方法は、ＩＣ等の半導体素子に比較してスケールの大きい薄膜半導体装置を形成する必要のある電気光学装置に対して、特に有効である。
本発明の電気光学装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置を備えた電気光学装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００２０】
本発明の電気光学装置の製造方法は、上記の本発明の薄膜半導体装置の製造方法を電気光学装置に適用したものであるから、本発明の電気光学装置の製造方法によれば、薄膜半導体装置を製造する際に、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００２１】
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造された電気光学装置であって、少なくとも前記ゲート電極の上面及び側面に沿って、前記絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、性能に優れた薄膜半導体装置を備えたものとなる。また、本発明の電気光学装置を備えることにより、性能に優れた電子機器を提供することができる。
【００２２】
【発明の実施の形態】
次に、本発明に係る実施形態について詳細に説明する。
（電気光学装置の構造）
図１〜図３に基づいて、本発明に係る実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。
図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す平面図、図３は本実施形態の液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２３】
本実施形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（薄膜半導体装置）３０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００２４】
また、走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２５】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量６０が付加されている。
【００２６】
図３に示すように、本実施形態の液晶装置は、液晶層５０を挟持して対向配置され、ＴＦＴ３０や画素電極９が形成されたＴＦＴアレイ基板１０と、共通電極２１が形成された対向基板２０とを具備して概略構成されている。
【００２７】
以下、図２に基づいて、ＴＦＴアレイ基板１０の平面構造について説明する。ＴＦＴアレイ基板１０には、矩形状の画素電極９が複数、マトリクス状に設けられており、図２に示すように、各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１ドットとなっている。
【００２８】
データ線６ａは、ＴＦＴ３０を構成する多結晶半導体膜１のうちソース領域１ｘに、コンタクトホール１３を介して電気的に接続されており、画素電極９は、多結晶半導体膜１のうちドレイン領域１ｙに、コンタクトホール１５、ソース線６ｂ、コンタクトホール１４を介して電気的に接続されている。また、走査線３ａの一部が、多結晶半導体膜１のうちチャネル領域１ａに対向するように拡幅されており、走査線３ａの拡幅された部分が、ゲート電極として機能する。以下、走査線３ａにおいて、ゲート電極として機能する部分を単に「ゲート電極」と称し、符号３ｃで示す。また、ＴＦＴ３０を構成する多結晶半導体膜１は、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）６０が形成されている。
【００２９】
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。ＴＦＴアレイ基板１０は、ガラス等の透光性材料からなる基板本体（透光性基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０、配向膜１２を主体として構成されており、対向基板２０はガラス等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜２２とを主体として構成されている。
【００３０】
詳細には、ＴＦＴアレイ基板１０において、基板本体１０Ａの直上に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１が形成されている。また、基板本体１０Ａの液晶層５０側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性薄膜からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。なお、本実施形態では、透過型液晶装置を例としたので、画素電極９はＩＴＯ等の透明導電性薄膜からなるが、反射型液晶装置では、画素電極９はＡｌ等の金属薄膜からなり、反射半透過型液晶装置では、ＩＴＯ等の透明導電性薄膜とＡｌ等の金属薄膜の積層構造からなる。
【００３１】
下地保護膜１１上には、多結晶シリコンからなる多結晶半導体膜１が所定のパターンで形成されており、この多結晶半導体膜１上に、シリコン酸化膜等からなるゲート絶縁膜２が形成され、このゲート絶縁膜２上に、走査線３ａ（ゲート電極３ｃ）が形成されている。本実施形態では、ゲート電極３ｃの側面はゲート絶縁膜２の表面に対して略垂直となっている。また、多結晶半導体膜１のうち、ゲート絶縁膜２を介してゲート電極３ｃと対向する領域が、ゲート電極３ｃからの電界によりチャネルが形成されるチャネル領域１ａとなっている。また、多結晶半導体膜１において、チャネル領域１ａの一方側（図示左側）には、ソース領域１ｘが形成され、他方側（図示右側）にはドレイン領域１ｙが形成されている。そして、ゲート電極３ｃ、ゲート絶縁膜２、後述するデータ線６ａ、ソース線６ｂ、多結晶半導体膜１のソース領域１ｘ、チャネル領域１ａ、ドレイン領域１ｙ等により、画素スイッチング用ＴＦＴ３０が構成されている。
【００３２】
本実施形態において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有するものとなっており、ソース領域１ｘ及びドレイン領域１ｙには、各々、不純物濃度が相対的に高い高濃度領域（高濃度ソース領域、高濃度ドレイン領域）と、相対的に低い低濃度領域（ＬＤＤ領域（低濃度ソース領域、低濃度ドレイン領域））が形成されている。以下、高濃度ソース領域、低濃度ソース領域を、符号１ｄ、１ｂで表し、高濃度ドレイン領域、低濃度ドレイン領域を、各々、符号１ｅ、１ｃで表す。
【００３３】
また、ゲート電極３ｃを形成したゲート絶縁膜２上には、少なくともゲート電極３ｃの上面（ゲート絶縁膜と反対側の面）及び側面に沿って、ゲート電極３ｃより幅広の絶縁膜８が形成されており、ソース領域１ｘとドレイン領域１ｙには、各々、絶縁膜８のゲート電極３ｃより幅広に形成された部分に対応して、低濃度領域（ＬＤＤ領域）１ｂ、１ｃが形成されている。絶縁膜８は、シリコン窒化膜やシリコン酸化膜等からなるが、ゲート絶縁膜２とは異なる絶縁性材料により構成されていることが好ましい。
【００３４】
また、走査線３ａ（ゲート電極３ｃ）が形成された基板本体１０Ａ上には、シリコン酸化膜等からなる第１層間絶縁膜４が形成されており、この第１層間絶縁膜４上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁膜４に形成されたコンタクトホール１３を介して、多結晶半導体膜１の高濃度ソース領域１ｄに電気的に接続されており、ソース線６ｂは、第１層間絶縁膜４に形成されたコンタクトホール１４を介して、多結晶半導体膜１の高濃度ドレイン領域１ｅに電気的に接続されている。
【００３５】
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁膜４上には、シリコン窒化膜等からなる第２層間絶縁膜５が形成されており、第２層間絶縁膜５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール１５を介して、ソース線６ｂに電気的に接続されている。
また、多結晶半導体膜１の高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対して、ゲート絶縁膜２と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量６０が形成されている。
また、ＴＦＴアレイ基板１０の液晶層５０側最表面には、液晶層５０内の液晶分子の配列を制御するための配向膜１２が形成されている。
【００３６】
他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、液晶装置に入射した光が、少なくとも、多結晶半導体膜１のチャネル領域１ａ及び低濃度領域１ｂ、１ｃに入射することを防止するための遮光膜２３が形成されている。また、遮光膜２３が形成された基板本体２０Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、液晶層５０内の液晶分子の配列を制御するための配向膜２２が形成されている。
【００３７】
本実施形態の液晶装置は以上のように構成されており、本実施形態では、ＴＦＴ３０において、少なくともゲート電極３ｃの上面及び側面に沿って、所定のパターンの絶縁膜８が形成されている点が特徴的なものとなっている。
【００３８】
（薄膜半導体装置の製造方法）
次に、図４〜図８に基づいて、本実施形態の液晶装置に備えられたＴＦＴ（薄膜半導体装置）３０の製造方法について説明する。なお、ｎチャネル型のＴＦＴを製造する場合を例として説明する。図４〜図８はいずれも、本実施形態のＴＦＴの製造方法を工程順に示す概略断面図である。
【００３９】
はじめに、図４（ａ）に示すように、基板本体１０Ａとして、超音波洗浄等により清浄化したガラス基板等の透光性基板を用意した後、基板温度が１５０〜４５０℃となる条件下で、基板本体１０Ａの全面に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１をプラズマＣＶＤ法等により１００〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適である。
【００４０】
次に、図４（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成した基板本体１０Ａの全面に、非晶質シリコンからなる非晶質半導体膜１０１をプラズマＣＶＤ法等により３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、図４（ｃ）に示すように、非晶質半導体膜１０１に対して、レーザーアニールを施すなどして、非晶質半導体膜１０１を多結晶化し、多結晶シリコンからなる多結晶半導体膜を形成した後、該多結晶半導体膜をフォトリソグラフィー法によりパターニングし、島状の多結晶半導体膜１を形成する。
【００４１】
次に、図５（ａ）に示すように、３５０℃以下の温度条件下で、多結晶半導体膜１を形成した基板本体１０Ａ上に、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜２を３０〜１５０ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
次に、図５（ｂ）に示すように、ゲート絶縁膜２を形成した基板本体１０Ａの全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる遮光性を有する導電膜を成膜した後、フォトリソグラフィー法によりパターニングし、１００〜８００ｎｍの厚さの走査線３ａ（ゲート電極３ｃ）を形成する。
【００４２】
次に、図５（ｃ）に示すように、ゲート電極３ｃをマスクとして、約０．１×１０13〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオン）３１を注入し、ゲート電極３ｃに対して自己整合的に低濃度のソース領域１ｘとドレイン領域１ｙを形成する。この時、ゲート電極３ｃの直下に位置し、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。
【００４３】
次に、図６（ａ）に示すように、ゲート電極３ｃを形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン窒化膜、シリコン酸化膜等からなる絶縁膜１０８を２００〜５００ｎｍの厚さに成膜する。この工程において、ゲート絶縁膜２とは異なる絶縁性材料からなる絶縁膜１０８を形成することが好ましい。次に、図６（ｂ）に示すように、絶縁膜１０８上に、ポジ型のフォトレジスト１０９を塗布した後、ゲート電極３ｃをマスクとして、基板本体１０Ａの裏面側（ゲート電極と反対側）から光Ｌを照射し、フォトレジスト１０９を露光した後、図６（ｃ）に示すように、フォトレジスト１０９を現像することにより、フォトレジスト１０９を、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンに形成する。
【００４４】
なお、露光条件（露光量等）や現像条件（現像時間、現像方法等）を制御することにより、露光時にマスクとして機能させるゲート電極３ｃより幅広のフォトレジスト１０９を現像後に残存させることができる。
例えば、アンダー露光又はオーバー現像となるように、露光、現像を行えば良い。ここで、「アンダー露光」とは、露光量を下げるなどして、マスクとして機能させるゲート電極３ｃと同一幅で露光するジャスト露光より、狭い範囲の露光を行うことを言う。また、「オーバー現像」とは、現像時間を長くするなどして、露光領域と同一幅のフォトレジストを残存させるジャスト現像より、狭い範囲のフォトレジストを残存させる現像のことを言う。
【００４５】
次に、図７（ａ）に示すように、所定のパターンに形成したフォトレジスト１０９をマスクとして、絶縁膜１０８に対して、ドライエッチング等の異方性エッチングを行った後、フォトレジスト１０９を剥離することにより、図３に示した所定のパターンの絶縁膜８、すなわち、少なくともゲート電極３ｃの上面及び側面に沿って形成され、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成することができる。なお、異方性エッチングを行った場合、図示するように、所定のパターンに形成したフォトレジスト１０９と略同一幅の絶縁膜８を形成することができる。また、絶縁膜８をゲート絶縁膜２と異なる材料により構成した場合には、絶縁膜８のエッチングの終点が明確となり、オーバーエッチングする恐れがないため、好適である。
【００４６】
次に、図７（ｂ）に示すように、所定のパターンに形成した絶縁膜８をマスクとして、多結晶半導体膜１に対して、高濃度の不純物イオン（リンイオン）３２を約０．１×１０15〜約１０×１０15／ｃｍ2のドーズ量で注入する。これによって、ソース領域１ｘとドレイン領域１ｙにおいて、各々、絶縁膜８の直下に位置する部分に低濃度領域１ｂ、１ｃを残したまま、高濃度領域１ｄ、１ｅを形成することができる。すなわち、ソース領域１ｘとドレイン領域１ｙにおいて、各々、所定のパターンに形成した絶縁膜８のゲート電極３ｃより幅広に形成された部分の長さに略等しいＬＤＤ長を有する低濃度領域（ＬＤＤ領域）１ｂ、１ｃを自己整合的に形成することができる。
【００４７】
次に、図７（ｃ）に示すように、絶縁膜８を形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン酸化膜等からなる第１層間絶縁膜４を３００〜８００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。次に、レーザーアニール、炉アニール等によりアニールを行うことにより、ソース領域１ｘ（高濃度ソース領域１ｄ、低濃度ソース領域１ｂ）及びドレイン領域１ｙ（高濃度ドレイン領域１ｅ、低濃度ドレイン領域１ｃ）に注入された不純物の活性化を行う。
【００４８】
次に、図８（ａ）に示すように、所定のパターンのフォトレジスト（図示略）を形成した後、該レジストをマスクとして第１層間絶縁膜４のドライエッチングを行い、第１層間絶縁膜４において高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対応する部分にコンタクトホール１３、１４をそれぞれ形成する。
最後に、図８（ｂ）に示すように、第１層間絶縁膜４の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる金属膜を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、４００〜８００ｎｍの厚さのデータ線６ａ及びソース線６ｂを形成し、ｎチャネル型のＴＦＴ３０を製造することができる。
【００４９】
なお、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成する際に、現像後にフォトレジスト１０９がゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンで残存するように、フォトレジスト１０９の露光、現像を行うと共に、絶縁膜１０８に対して異方性エッチングを行う代わりに、以下のようにしても、所定のパターンの絶縁膜８を形成することができる。
【００５０】
すなわち、図９（ａ）に示すように、フォトレジスト１０９がゲート電極３ｃと同一幅若しくはゲート電極３ｃより幅狭の所定のパターンとなるように、フォトレジスト１０９の露光、現像を行った後、図９（ｂ）に示すように、絶縁膜１０８に対してウエットエッチング等の等方性エッチングを行い、図９（ｃ）に示すように、フォトレジスト１０９を剥離しても良い。
このように、絶縁膜１０８に対してウエットエッチング等の等方性エッチングを行う場合には、フォトレジスト１０９をゲート電極３ｃと同一幅若しくはゲート電極３ｃより幅狭にパターニングしても、絶縁膜１０８のエッチング後に、フォトレジスト１０９より外側の領域にも絶縁膜１０８を残存させることができるので、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成することができる。
【００５１】
以上説明したように、本実施形態のＴＦＴの製造方法では、多結晶半導体膜１に低濃度のソース領域１ｘとドレイン領域１ｙを形成した後、ゲート電極３ｃを形成した基板本体１０Ａ上に、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成し、該絶縁膜８をマスクとして、多結晶半導体膜１に高濃度の不純物を注入する構成を採用しているので、ソース領域１ｘとドレイン領域１ｙにおいて、各々、所定のパターンに形成した絶縁膜８のゲート電極３ｃより幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤＤ長を精度良く制御することができる。
【００５２】
また、本実施形態のＴＦＴの製造方法では、絶縁膜１０８上に所定のパターンのフォトレジスト１０９を形成し、該フォトレジスト１０９をマスクとして絶縁膜１０８をエッチングすることにより、絶縁膜１０８のパターニングを制御する構成としているが、絶縁膜１０８上に形成したフォトレジスト１０９をパターニングする際に、ゲート電極３ｃをマスクとして基板本体１０Ａの裏面側（ゲート電極と反対側）からフォトレジスト１０９の露光を行う裏面露光を採用している。
【００５３】
したがって、テーパー状のゲート電極３ｃを形成する場合においても全く同様に、絶縁膜１０８のパターニングを制御することができる。すなわち、図１０（ａ）に示すように、テーパー状のゲート電極３ｃを形成しても、本実施形態と同様に、ゲート電極３ｃを形成した基板本体１０Ａ上の全面に、絶縁膜１０８を形成し、さらにその上に、ポジ型のフォトレジスト１０９を塗布し、フォトレジスト１０９に対して露光条件を同一として裏面露光を行えば、フォトレジスト１０９の露光領域は、ゲート電極３ｃの下面（ゲート絶縁膜側の面）の形状のみにより規定される。したがって、フォトレジスト１０９の露光後、現像を行えば、図１０（ｂ）に示すように、ゲート電極３ｃの側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジスト１０９を所定のパターンに形成することができる。
【００５４】
このように、本実施形態形態のＴＦＴの製造方法によれば、ゲート電極３ｃの側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジスト１０９の露光領域を制御することができ、フォトレジスト１０９及び絶縁膜１０８のパターニングを精度良く制御することができるので、ゲート電極３ｃの側面形状にかかわらず、ＬＤＤ長を精度良く制御することができる。また、本実施形態のＴＦＴの製造方法は、エッチバックを採用した従来の技術ではサイドウォールを形成することができず、ＬＤＤ長を制御することができない、テーパー状のゲート電極を有するＴＦＴに対して、特に有効である。
【００５５】
また、本実施形態のＴＦＴの製造方法では、絶縁膜１０８の膜厚、フォトレジスト１０９の露光条件、現像条件、絶縁膜１０８のエッチング条件等を制御することにより、絶縁膜１０８のパターニングを制御し、これによってＬＤＤ長を制御することができる。すなわち、本実施形態のＴＦＴの製造方法では、絶縁膜１０８の膜厚、フォトレジスト１０９の露光条件、現像条件、絶縁膜１０８のエッチング条件等の複数の条件により、ＬＤＤ長を制御する構成としているので、絶縁膜の膜厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜の膜厚と略等しくなるＩＣ等の半導体素子における従来の技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現することができる。
【００５６】
したがって、例えば、ＬＤＤ長を１μｍ程度と長く設定しても、絶縁膜１０８の膜厚は０．２〜０．５μｍ程度と薄く設定すれば良く、絶縁膜１０８の成膜やエッチングが容易になるので、複雑なプロセスを経ることなく、簡易にかつ精度良く１μｍ程度と長いＬＤＤ長を実現することができる。このように、本実施形態のＴＦＴの製造方法によれば、ＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００５７】
また、以上の製造方法により製造された本実施形態のＴＦＴ３０は、ゲート電極３ｃの側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００５８】
以上、ＴＦＴ３０の製造方法についてのみ説明したが、本実施形態の液晶装置は、ＴＦＴ３０の製造プロセスを上述のものとする以外は、公知の製造方法と同様に製造することができるので、その他の製造プロセスについては説明を省略する。
【００５９】
なお、本実施形態においては、多結晶シリコンからなる多結晶半導体膜を備えたＴＦＴについてのみ説明したが、本発明はシリコン以外の多結晶半導体膜を備えたＴＦＴにも適用可能である。また、多結晶半導体膜に限らず、非晶質半導体膜を備えたＴＦＴにも適用可能である。また、ｎチャネル型のＴＦＴについてのみ説明したが、本発明はｐチャネル型のＴＦＴにも適用可能である。また、本実施形態では、電気光学装置として液晶装置を取り上げて説明したが、本発明は、ＥＬ装置、プラズマディスプレイなど、ＴＦＴを備えたものであれば、いかなる電気光学装置にも適用可能である。
【００６０】
［電子機器］
次に、本発明の上記実施形態の液晶装置（電気光学装置）を備えた電子機器の具体例について説明する。
図１１（ａ）は、携帯電話の一例を示した斜視図である。図１１（ａ）において、５００は携帯電話本体を示し、５０１は前記の液晶装置を備えた液晶表示部を示している。
図１１（ｂ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１１（ｂ）において、６００は情報処理装置、６０１はキーボードなどの入力部、６０３は情報処理本体、６０２は前記の液晶装置を備えた液晶表示部を示している。
図１１（ｃ）は、腕時計型電子機器の一例を示した斜視図である。図１１（ｃ）において、７００は時計本体を示し、７０１は前記の液晶装置を備えた液晶表示部を示している。
図１１（ａ）〜（ｃ）に示す電子機器は、上記実施形態の液晶装置を備えたものであるので、性能に優れたものとなる。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することが可能な手段を提供することができる。
【図面の簡単な説明】
【図１】 図１は、本発明に係る実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図である。
【図２】 図２は、本発明に係る実施形態の液晶装置のＴＦＴアレイ基板の１ドットを拡大して示す平面図である。
【図３】 図３は、本発明に係る実施形態の液晶装置の構造を示す断面図である。
【図４】 図４（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図５】 図５（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図６】 図６（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図７】 図７（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図８】 図８（ａ）、（ｂ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図９】 図９（ａ）〜（ｃ）は、本発明に係るその他の実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図１０】 図１０（ａ）、（ｂ）は、本発明に係るその他の実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図１１】 図１１（ａ）は、上記実施形態の液晶装置を備えた携帯電話の一例を示す図、図１１（ｂ）は、上記実施形態の液晶装置を備えた携帯型情報処理装置の一例を示す図、図１１（ｃ）は、上記実施形態の液晶装置を備えた腕時計型電子機器の一例を示す図である。
【図１２】 図１２（ａ）〜（ｄ）は、ＩＣ等の半導体素子の技術分野において、ＬＤＤ長を制御することが可能な従来の技術を説明するための図である。
【符号の説明】
３０ ＴＦＴ（薄膜半導体装置）
１０Ａ 基板本体（透光性基板）
１０１ 非晶質半導体膜
１ 多結晶半導体膜
１ｘ ソース領域
１ｙ ドレイン領域
１ａ チャネル領域
１ｂ 低濃度ソース領域（ＬＤＤ領域）
１ｃ 低濃度ドレイン領域（ＬＤＤ領域）
１ｄ 高濃度ソース領域
１ｅ 高濃度ドレイン領域
２ ゲート絶縁膜
３ａ 走査線
３ｃ ゲート電極
６ａ データ線
６ｂ ソース線
８、１０８ 絶縁膜
１０９ フォトレジスト
【発明の属する技術分野】
本発明は、薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置の製造方法、電気光学装置、並びに電子機器に係り、特に、ＬＤＤ（Lightly Doped Drain）構造の薄膜半導体装置を製造する技術に関するものである。
【０００２】
【従来の技術】
液晶装置、エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるＴＦＴを設けたアクティブマトリクス型の電気光学装置が知られている。また、かかる用途に用いられるＴＦＴとして、ソース領域とドレイン領域に、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域（ＬＤＤ領域）とが形成されたＬＤＤ構造のＴＦＴが知られているが、ＬＤＤ構造のＴＦＴでは、ＬＤＤ長（低濃度領域の形成幅）を精度良く制御することが重要である。
【０００３】
ここで、ＩＣ等の半導体素子の技術分野では、ゲート電極にサイドウォールを形成することにより、ＬＤＤ長を制御する技術が知られている。以下、ｎチャネルＭＯＳトランジスタを製造する場合を例として、この技術について簡単に説明する。
【０００４】
はじめに、図１２（ａ）に示すように、シリコンウエハ２００にｐウェル２１０を形成した後、所定のパターンのゲート絶縁膜２０１と金属からなるゲート電極２０２とを順次形成する。次に、ゲート電極２０２をマスクとして、低濃度のｎ型不純物イオン３００を注入し、低濃度のソース領域２０３とドレイン領域２０４を形成する。
次に、図１２（ｂ）に示すように、シリコンウエハ２００の全面に絶縁膜２０５を形成した後、図１２（ｃ）に示すように、エッチバックにより、ゲート絶縁膜２０１及びゲート電極２０２の側面にのみ絶縁膜２０５を残し、ゲート絶縁膜２０１及びゲート電極２０２にサイドウォール２０５ａを形成する。最後に、図１２（ｄ）に示すように、ゲート電極２０２及びサイドウォール２０５ａをマスクとして、高濃度のｎ型不純物イオン３０１を注入することにより、ソース領域２０３、ドレイン領域２０４において、サイドウォール２０５ａの直下に位置する部分に低濃度領域２０３ａ、２０４ａを残したまま、高濃度領域２０３ｂ、２０４ｂを形成することができる。
【０００５】
以上の方法によれば、ゲート絶縁膜２０１及びゲート電極２０２に、シリコンウエハ２００の全面に形成した絶縁膜２０５の膜厚に略等しい幅のサイドウォール２０５ａを形成することができ、このサイドウォール２０５ａの形成幅に略等しい低濃度領域（ＬＤＤ領域）２０３ａ、２０４ａを形成することができるので、形成する絶縁膜２０５の膜厚によりＬＤＤ長を制御することができ、ＬＤＤ長を精度良く制御することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、以下に詳述するように、ＩＣ等の半導体素子の技術分野における上述の技術を電気光学装置の技術分野に適用することは極めて困難であり、実用化には到っていないのが現状である。
【０００７】
ＩＣ等の半導体素子では、ゲート電極の側面がゲート絶縁膜の表面に対して略垂直であるため、エッチバックにより、ゲート電極の側面に絶縁膜を残し、サイドウォールを形成することができる。
ここで、ＩＣ等の半導体素子では、ゲート電極の膜厚が０．３μｍ程度、ＬＤＤ長が０．２μｍ程度のトランジスタを形成すれば良いのに対し、電気光学装置では、ゲート電極の膜厚が０．３〜０．８μｍ程度、ＬＤＤ長が１．０μｍ程度とスケールの大きいＴＦＴを形成する必要があるため、ゲート電極の側面を略垂直形状に加工すること自体難しく、また、ゲート電極の側面を略垂直形状に加工できたとしても、後に形成する層間絶縁膜がゲート電極の側面に形成されにくくなるため、データ線やソース線等の配線が断線する恐れがある。そこで、電気光学装置では一般に、ゲート電極はテーパー状とされ、そのテーパー角は３０〜７０°程度となっている。
【０００８】
そして、このように、テーパー状のゲート電極を形成した場合、ゲート電極を形成した基板上の全面に絶縁膜を形成し、エッチバックをかけても、絶縁膜がすべてエッチングされて残らないため、サイドウォールを形成することができない。また、仮に、ゲート電極の側面を略垂直形状に加工できたとしても、ＩＣ等の半導体素子における従来の技術では、形成する絶縁膜の膜厚がＬＤＤ長に略等しくなるため、１μｍ程度のＬＤＤ長を実現するためには、１μｍ程度の膜厚の絶縁膜を形成する必要がある。しかしながら、１μｍ程度と厚い絶縁膜を均一に成膜することや、そのように厚い絶縁膜を精度良くエッチングすることは極めて困難であり、所望の形状のサイドウォールを精度良く形成することは極めて難しい。
【０００９】
そこで、本発明はかかる事情に鑑みてなされたものであり、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することが可能な手段を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００１１】
すなわち、本発明の薄膜半導体装置の製造方法では、（１）ゲート電極を形成した後、該ゲート電極をマスクとして、半導体膜に低濃度の不純物を注入することにより、半導体膜に低濃度のソース領域とドレイン領域を形成する構成としている。また、（２）このように半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した透光性基板上に絶縁膜を形成し、さらにその上にポジ型のフォトレジストを塗布し、該フォトレジストの露光、現像を行うことにより、フォトレジストを所定のパターンに形成する構成としている。また、（３）所定のパターンに形成したフォトレジストをマスクとして、絶縁膜をエッチングすることにより、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンに形成する構成としている。そして、（４）所定のパターンに形成した絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入することにより、ソース領域とドレイン領域において、各々、絶縁膜の直下に位置する部分に低濃度領域を残したまま、絶縁膜の直下に位置しない部分に高濃度領域を形成することを特徴としている。
【００１２】
このように、本発明の薄膜半導体装置の製造方法では、半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した透光性基板上に、ゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成し、該絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入する構成を採用しているので、ソース領域とドレイン領域において、各々、所定のパターンに形成した絶縁膜のゲート電極より幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤＤ長を精度良く制御することができる。
【００１３】
また、本発明の薄膜半導体装置の製造方法では、絶縁膜上に所定のパターンのフォトレジストを形成し、該フォトレジストをマスクとして絶縁膜をエッチングすることにより、絶縁膜のパターニングを制御する構成としているが、（５）絶縁膜上に形成したフォトレジストをパターニングする際に、ゲート電極をマスクとして、透光性基板の裏面側（ゲート電極と反対側）からフォトレジストの露光を行う裏面露光を採用しているので、露光条件を同一とすれば、フォトレジストの露光領域は、ゲート電極の下面（半導体膜側の面）の形状のみにより規定されることになる。このように、本発明の薄膜半導体装置の製造方法によれば、ゲート電極の側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジストの露光領域を制御することができ、フォトレジスト及び絶縁膜のパターニングを精度良く制御することができるので、ゲート電極の側面形状にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００１４】
また、本発明の薄膜半導体装置の製造方法では、絶縁膜の膜厚、絶縁膜上に形成するフォトレジストの露光条件、現像条件、絶縁膜のエッチング条件等を制御することにより、絶縁膜のパターニングを制御し、これによってＬＤＤ長を制御することができる。すなわち、本発明の薄膜半導体装置の製造方法では、絶縁膜の膜厚、絶縁膜上に形成するフォトレジストの露光条件、現像条件、絶縁膜のエッチング条件等の複数の条件により、ＬＤＤ長を制御することができるので、絶縁膜の膜厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜の膜厚と略等しくなるＩＣ等の半導体素子における従来の技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現することができる。したがって、例えば、ＬＤＤ長を１μｍ程度と長く設定しても、絶縁膜の膜厚は０．２〜０．５μｍ程度と薄く設定すれば良く、絶縁膜の成膜やエッチングが容易になるので、複雑なプロセスを経ることなく、簡易にかつ精度良く１μｍ程度と長いＬＤＤ長を実現することができる。このように、本発明の薄膜半導体装置の製造方法によれば、ＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００１５】
本発明の薄膜半導体装置の製造方法では、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンに形成することにより、ＬＤＤ長を制御することを述べたが、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成するには、例えば、前記絶縁膜を所定のパターンに形成する工程において、現像後に前記フォトレジストが前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して異方性エッチングを行えば良い。
【００１６】
また、前記絶縁膜を所定のパターンに形成する工程において、現像後に前記フォトレジストが前記ゲート電極と同一幅若しくは前記ゲート電極より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して等方性エッチングを行うことによっても、絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成することができる。
【００１７】
以上の本発明の薄膜半導体装置の製造方法は、エッチバックを採用した従来の技術ではサイドウォールを形成することができず、ＬＤＤ長を制御することができない、テーパー状のゲート電極を有する薄膜半導体装置に対して、特に有効である。なお、本明細書において、フォトレジストや絶縁膜の「幅」とは、ＬＤＤ長方向の長さを意味しているものとする。
【００１８】
本発明の薄膜半導体装置は、以上の本発明の薄膜半導体装置の製造方法により製造された薄膜半導体装置であって、少なくとも前記ゲート電極の上面及び側面に沿って、前記絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の薄膜半導体装置は、本発明の薄膜半導体装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００１９】
また、本発明の薄膜半導体装置の製造方法は、ＩＣ等の半導体素子に比較してスケールの大きい薄膜半導体装置を形成する必要のある電気光学装置に対して、特に有効である。
本発明の電気光学装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置を備えた電気光学装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００２０】
本発明の電気光学装置の製造方法は、上記の本発明の薄膜半導体装置の製造方法を電気光学装置に適用したものであるから、本発明の電気光学装置の製造方法によれば、薄膜半導体装置を製造する際に、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００２１】
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造された電気光学装置であって、少なくとも前記ゲート電極の上面及び側面に沿って、前記絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、性能に優れた薄膜半導体装置を備えたものとなる。また、本発明の電気光学装置を備えることにより、性能に優れた電子機器を提供することができる。
【００２２】
【発明の実施の形態】
次に、本発明に係る実施形態について詳細に説明する。
（電気光学装置の構造）
図１〜図３に基づいて、本発明に係る実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。
図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す平面図、図３は本実施形態の液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２３】
本実施形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（薄膜半導体装置）３０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００２４】
また、走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２５】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量６０が付加されている。
【００２６】
図３に示すように、本実施形態の液晶装置は、液晶層５０を挟持して対向配置され、ＴＦＴ３０や画素電極９が形成されたＴＦＴアレイ基板１０と、共通電極２１が形成された対向基板２０とを具備して概略構成されている。
【００２７】
以下、図２に基づいて、ＴＦＴアレイ基板１０の平面構造について説明する。ＴＦＴアレイ基板１０には、矩形状の画素電極９が複数、マトリクス状に設けられており、図２に示すように、各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１ドットとなっている。
【００２８】
データ線６ａは、ＴＦＴ３０を構成する多結晶半導体膜１のうちソース領域１ｘに、コンタクトホール１３を介して電気的に接続されており、画素電極９は、多結晶半導体膜１のうちドレイン領域１ｙに、コンタクトホール１５、ソース線６ｂ、コンタクトホール１４を介して電気的に接続されている。また、走査線３ａの一部が、多結晶半導体膜１のうちチャネル領域１ａに対向するように拡幅されており、走査線３ａの拡幅された部分が、ゲート電極として機能する。以下、走査線３ａにおいて、ゲート電極として機能する部分を単に「ゲート電極」と称し、符号３ｃで示す。また、ＴＦＴ３０を構成する多結晶半導体膜１は、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）６０が形成されている。
【００２９】
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。ＴＦＴアレイ基板１０は、ガラス等の透光性材料からなる基板本体（透光性基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０、配向膜１２を主体として構成されており、対向基板２０はガラス等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜２２とを主体として構成されている。
【００３０】
詳細には、ＴＦＴアレイ基板１０において、基板本体１０Ａの直上に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１が形成されている。また、基板本体１０Ａの液晶層５０側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性薄膜からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。なお、本実施形態では、透過型液晶装置を例としたので、画素電極９はＩＴＯ等の透明導電性薄膜からなるが、反射型液晶装置では、画素電極９はＡｌ等の金属薄膜からなり、反射半透過型液晶装置では、ＩＴＯ等の透明導電性薄膜とＡｌ等の金属薄膜の積層構造からなる。
【００３１】
下地保護膜１１上には、多結晶シリコンからなる多結晶半導体膜１が所定のパターンで形成されており、この多結晶半導体膜１上に、シリコン酸化膜等からなるゲート絶縁膜２が形成され、このゲート絶縁膜２上に、走査線３ａ（ゲート電極３ｃ）が形成されている。本実施形態では、ゲート電極３ｃの側面はゲート絶縁膜２の表面に対して略垂直となっている。また、多結晶半導体膜１のうち、ゲート絶縁膜２を介してゲート電極３ｃと対向する領域が、ゲート電極３ｃからの電界によりチャネルが形成されるチャネル領域１ａとなっている。また、多結晶半導体膜１において、チャネル領域１ａの一方側（図示左側）には、ソース領域１ｘが形成され、他方側（図示右側）にはドレイン領域１ｙが形成されている。そして、ゲート電極３ｃ、ゲート絶縁膜２、後述するデータ線６ａ、ソース線６ｂ、多結晶半導体膜１のソース領域１ｘ、チャネル領域１ａ、ドレイン領域１ｙ等により、画素スイッチング用ＴＦＴ３０が構成されている。
【００３２】
本実施形態において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有するものとなっており、ソース領域１ｘ及びドレイン領域１ｙには、各々、不純物濃度が相対的に高い高濃度領域（高濃度ソース領域、高濃度ドレイン領域）と、相対的に低い低濃度領域（ＬＤＤ領域（低濃度ソース領域、低濃度ドレイン領域））が形成されている。以下、高濃度ソース領域、低濃度ソース領域を、符号１ｄ、１ｂで表し、高濃度ドレイン領域、低濃度ドレイン領域を、各々、符号１ｅ、１ｃで表す。
【００３３】
また、ゲート電極３ｃを形成したゲート絶縁膜２上には、少なくともゲート電極３ｃの上面（ゲート絶縁膜と反対側の面）及び側面に沿って、ゲート電極３ｃより幅広の絶縁膜８が形成されており、ソース領域１ｘとドレイン領域１ｙには、各々、絶縁膜８のゲート電極３ｃより幅広に形成された部分に対応して、低濃度領域（ＬＤＤ領域）１ｂ、１ｃが形成されている。絶縁膜８は、シリコン窒化膜やシリコン酸化膜等からなるが、ゲート絶縁膜２とは異なる絶縁性材料により構成されていることが好ましい。
【００３４】
また、走査線３ａ（ゲート電極３ｃ）が形成された基板本体１０Ａ上には、シリコン酸化膜等からなる第１層間絶縁膜４が形成されており、この第１層間絶縁膜４上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁膜４に形成されたコンタクトホール１３を介して、多結晶半導体膜１の高濃度ソース領域１ｄに電気的に接続されており、ソース線６ｂは、第１層間絶縁膜４に形成されたコンタクトホール１４を介して、多結晶半導体膜１の高濃度ドレイン領域１ｅに電気的に接続されている。
【００３５】
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁膜４上には、シリコン窒化膜等からなる第２層間絶縁膜５が形成されており、第２層間絶縁膜５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール１５を介して、ソース線６ｂに電気的に接続されている。
また、多結晶半導体膜１の高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対して、ゲート絶縁膜２と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量６０が形成されている。
また、ＴＦＴアレイ基板１０の液晶層５０側最表面には、液晶層５０内の液晶分子の配列を制御するための配向膜１２が形成されている。
【００３６】
他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、液晶装置に入射した光が、少なくとも、多結晶半導体膜１のチャネル領域１ａ及び低濃度領域１ｂ、１ｃに入射することを防止するための遮光膜２３が形成されている。また、遮光膜２３が形成された基板本体２０Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、液晶層５０内の液晶分子の配列を制御するための配向膜２２が形成されている。
【００３７】
本実施形態の液晶装置は以上のように構成されており、本実施形態では、ＴＦＴ３０において、少なくともゲート電極３ｃの上面及び側面に沿って、所定のパターンの絶縁膜８が形成されている点が特徴的なものとなっている。
【００３８】
（薄膜半導体装置の製造方法）
次に、図４〜図８に基づいて、本実施形態の液晶装置に備えられたＴＦＴ（薄膜半導体装置）３０の製造方法について説明する。なお、ｎチャネル型のＴＦＴを製造する場合を例として説明する。図４〜図８はいずれも、本実施形態のＴＦＴの製造方法を工程順に示す概略断面図である。
【００３９】
はじめに、図４（ａ）に示すように、基板本体１０Ａとして、超音波洗浄等により清浄化したガラス基板等の透光性基板を用意した後、基板温度が１５０〜４５０℃となる条件下で、基板本体１０Ａの全面に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１をプラズマＣＶＤ法等により１００〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適である。
【００４０】
次に、図４（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成した基板本体１０Ａの全面に、非晶質シリコンからなる非晶質半導体膜１０１をプラズマＣＶＤ法等により３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、図４（ｃ）に示すように、非晶質半導体膜１０１に対して、レーザーアニールを施すなどして、非晶質半導体膜１０１を多結晶化し、多結晶シリコンからなる多結晶半導体膜を形成した後、該多結晶半導体膜をフォトリソグラフィー法によりパターニングし、島状の多結晶半導体膜１を形成する。
【００４１】
次に、図５（ａ）に示すように、３５０℃以下の温度条件下で、多結晶半導体膜１を形成した基板本体１０Ａ上に、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜２を３０〜１５０ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
次に、図５（ｂ）に示すように、ゲート絶縁膜２を形成した基板本体１０Ａの全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる遮光性を有する導電膜を成膜した後、フォトリソグラフィー法によりパターニングし、１００〜８００ｎｍの厚さの走査線３ａ（ゲート電極３ｃ）を形成する。
【００４２】
次に、図５（ｃ）に示すように、ゲート電極３ｃをマスクとして、約０．１×１０13〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオン）３１を注入し、ゲート電極３ｃに対して自己整合的に低濃度のソース領域１ｘとドレイン領域１ｙを形成する。この時、ゲート電極３ｃの直下に位置し、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。
【００４３】
次に、図６（ａ）に示すように、ゲート電極３ｃを形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン窒化膜、シリコン酸化膜等からなる絶縁膜１０８を２００〜５００ｎｍの厚さに成膜する。この工程において、ゲート絶縁膜２とは異なる絶縁性材料からなる絶縁膜１０８を形成することが好ましい。次に、図６（ｂ）に示すように、絶縁膜１０８上に、ポジ型のフォトレジスト１０９を塗布した後、ゲート電極３ｃをマスクとして、基板本体１０Ａの裏面側（ゲート電極と反対側）から光Ｌを照射し、フォトレジスト１０９を露光した後、図６（ｃ）に示すように、フォトレジスト１０９を現像することにより、フォトレジスト１０９を、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンに形成する。
【００４４】
なお、露光条件（露光量等）や現像条件（現像時間、現像方法等）を制御することにより、露光時にマスクとして機能させるゲート電極３ｃより幅広のフォトレジスト１０９を現像後に残存させることができる。
例えば、アンダー露光又はオーバー現像となるように、露光、現像を行えば良い。ここで、「アンダー露光」とは、露光量を下げるなどして、マスクとして機能させるゲート電極３ｃと同一幅で露光するジャスト露光より、狭い範囲の露光を行うことを言う。また、「オーバー現像」とは、現像時間を長くするなどして、露光領域と同一幅のフォトレジストを残存させるジャスト現像より、狭い範囲のフォトレジストを残存させる現像のことを言う。
【００４５】
次に、図７（ａ）に示すように、所定のパターンに形成したフォトレジスト１０９をマスクとして、絶縁膜１０８に対して、ドライエッチング等の異方性エッチングを行った後、フォトレジスト１０９を剥離することにより、図３に示した所定のパターンの絶縁膜８、すなわち、少なくともゲート電極３ｃの上面及び側面に沿って形成され、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成することができる。なお、異方性エッチングを行った場合、図示するように、所定のパターンに形成したフォトレジスト１０９と略同一幅の絶縁膜８を形成することができる。また、絶縁膜８をゲート絶縁膜２と異なる材料により構成した場合には、絶縁膜８のエッチングの終点が明確となり、オーバーエッチングする恐れがないため、好適である。
【００４６】
次に、図７（ｂ）に示すように、所定のパターンに形成した絶縁膜８をマスクとして、多結晶半導体膜１に対して、高濃度の不純物イオン（リンイオン）３２を約０．１×１０15〜約１０×１０15／ｃｍ2のドーズ量で注入する。これによって、ソース領域１ｘとドレイン領域１ｙにおいて、各々、絶縁膜８の直下に位置する部分に低濃度領域１ｂ、１ｃを残したまま、高濃度領域１ｄ、１ｅを形成することができる。すなわち、ソース領域１ｘとドレイン領域１ｙにおいて、各々、所定のパターンに形成した絶縁膜８のゲート電極３ｃより幅広に形成された部分の長さに略等しいＬＤＤ長を有する低濃度領域（ＬＤＤ領域）１ｂ、１ｃを自己整合的に形成することができる。
【００４７】
次に、図７（ｃ）に示すように、絶縁膜８を形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン酸化膜等からなる第１層間絶縁膜４を３００〜８００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。次に、レーザーアニール、炉アニール等によりアニールを行うことにより、ソース領域１ｘ（高濃度ソース領域１ｄ、低濃度ソース領域１ｂ）及びドレイン領域１ｙ（高濃度ドレイン領域１ｅ、低濃度ドレイン領域１ｃ）に注入された不純物の活性化を行う。
【００４８】
次に、図８（ａ）に示すように、所定のパターンのフォトレジスト（図示略）を形成した後、該レジストをマスクとして第１層間絶縁膜４のドライエッチングを行い、第１層間絶縁膜４において高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対応する部分にコンタクトホール１３、１４をそれぞれ形成する。
最後に、図８（ｂ）に示すように、第１層間絶縁膜４の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる金属膜を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、４００〜８００ｎｍの厚さのデータ線６ａ及びソース線６ｂを形成し、ｎチャネル型のＴＦＴ３０を製造することができる。
【００４９】
なお、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成する際に、現像後にフォトレジスト１０９がゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンで残存するように、フォトレジスト１０９の露光、現像を行うと共に、絶縁膜１０８に対して異方性エッチングを行う代わりに、以下のようにしても、所定のパターンの絶縁膜８を形成することができる。
【００５０】
すなわち、図９（ａ）に示すように、フォトレジスト１０９がゲート電極３ｃと同一幅若しくはゲート電極３ｃより幅狭の所定のパターンとなるように、フォトレジスト１０９の露光、現像を行った後、図９（ｂ）に示すように、絶縁膜１０８に対してウエットエッチング等の等方性エッチングを行い、図９（ｃ）に示すように、フォトレジスト１０９を剥離しても良い。
このように、絶縁膜１０８に対してウエットエッチング等の等方性エッチングを行う場合には、フォトレジスト１０９をゲート電極３ｃと同一幅若しくはゲート電極３ｃより幅狭にパターニングしても、絶縁膜１０８のエッチング後に、フォトレジスト１０９より外側の領域にも絶縁膜１０８を残存させることができるので、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成することができる。
【００５１】
以上説明したように、本実施形態のＴＦＴの製造方法では、多結晶半導体膜１に低濃度のソース領域１ｘとドレイン領域１ｙを形成した後、ゲート電極３ｃを形成した基板本体１０Ａ上に、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンの絶縁膜８を形成し、該絶縁膜８をマスクとして、多結晶半導体膜１に高濃度の不純物を注入する構成を採用しているので、ソース領域１ｘとドレイン領域１ｙにおいて、各々、所定のパターンに形成した絶縁膜８のゲート電極３ｃより幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤＤ長を精度良く制御することができる。
【００５２】
また、本実施形態のＴＦＴの製造方法では、絶縁膜１０８上に所定のパターンのフォトレジスト１０９を形成し、該フォトレジスト１０９をマスクとして絶縁膜１０８をエッチングすることにより、絶縁膜１０８のパターニングを制御する構成としているが、絶縁膜１０８上に形成したフォトレジスト１０９をパターニングする際に、ゲート電極３ｃをマスクとして基板本体１０Ａの裏面側（ゲート電極と反対側）からフォトレジスト１０９の露光を行う裏面露光を採用している。
【００５３】
したがって、テーパー状のゲート電極３ｃを形成する場合においても全く同様に、絶縁膜１０８のパターニングを制御することができる。すなわち、図１０（ａ）に示すように、テーパー状のゲート電極３ｃを形成しても、本実施形態と同様に、ゲート電極３ｃを形成した基板本体１０Ａ上の全面に、絶縁膜１０８を形成し、さらにその上に、ポジ型のフォトレジスト１０９を塗布し、フォトレジスト１０９に対して露光条件を同一として裏面露光を行えば、フォトレジスト１０９の露光領域は、ゲート電極３ｃの下面（ゲート絶縁膜側の面）の形状のみにより規定される。したがって、フォトレジスト１０９の露光後、現像を行えば、図１０（ｂ）に示すように、ゲート電極３ｃの側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジスト１０９を所定のパターンに形成することができる。
【００５４】
このように、本実施形態形態のＴＦＴの製造方法によれば、ゲート電極３ｃの側面形状（ゲート電極のテーパー角等）に関係なく、フォトレジスト１０９の露光領域を制御することができ、フォトレジスト１０９及び絶縁膜１０８のパターニングを精度良く制御することができるので、ゲート電極３ｃの側面形状にかかわらず、ＬＤＤ長を精度良く制御することができる。また、本実施形態のＴＦＴの製造方法は、エッチバックを採用した従来の技術ではサイドウォールを形成することができず、ＬＤＤ長を制御することができない、テーパー状のゲート電極を有するＴＦＴに対して、特に有効である。
【００５５】
また、本実施形態のＴＦＴの製造方法では、絶縁膜１０８の膜厚、フォトレジスト１０９の露光条件、現像条件、絶縁膜１０８のエッチング条件等を制御することにより、絶縁膜１０８のパターニングを制御し、これによってＬＤＤ長を制御することができる。すなわち、本実施形態のＴＦＴの製造方法では、絶縁膜１０８の膜厚、フォトレジスト１０９の露光条件、現像条件、絶縁膜１０８のエッチング条件等の複数の条件により、ＬＤＤ長を制御する構成としているので、絶縁膜の膜厚によってのみＬＤＤ長を制御し、ＬＤＤ長が絶縁膜の膜厚と略等しくなるＩＣ等の半導体素子における従来の技術と異なり、絶縁膜の膜厚以上のＬＤＤ長を実現することができる。
【００５６】
したがって、例えば、ＬＤＤ長を１μｍ程度と長く設定しても、絶縁膜１０８の膜厚は０．２〜０．５μｍ程度と薄く設定すれば良く、絶縁膜１０８の成膜やエッチングが容易になるので、複雑なプロセスを経ることなく、簡易にかつ精度良く１μｍ程度と長いＬＤＤ長を実現することができる。このように、本実施形態のＴＦＴの製造方法によれば、ＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００５７】
また、以上の製造方法により製造された本実施形態のＴＦＴ３０は、ゲート電極３ｃの側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００５８】
以上、ＴＦＴ３０の製造方法についてのみ説明したが、本実施形態の液晶装置は、ＴＦＴ３０の製造プロセスを上述のものとする以外は、公知の製造方法と同様に製造することができるので、その他の製造プロセスについては説明を省略する。
【００５９】
なお、本実施形態においては、多結晶シリコンからなる多結晶半導体膜を備えたＴＦＴについてのみ説明したが、本発明はシリコン以外の多結晶半導体膜を備えたＴＦＴにも適用可能である。また、多結晶半導体膜に限らず、非晶質半導体膜を備えたＴＦＴにも適用可能である。また、ｎチャネル型のＴＦＴについてのみ説明したが、本発明はｐチャネル型のＴＦＴにも適用可能である。また、本実施形態では、電気光学装置として液晶装置を取り上げて説明したが、本発明は、ＥＬ装置、プラズマディスプレイなど、ＴＦＴを備えたものであれば、いかなる電気光学装置にも適用可能である。
【００６０】
［電子機器］
次に、本発明の上記実施形態の液晶装置（電気光学装置）を備えた電子機器の具体例について説明する。
図１１（ａ）は、携帯電話の一例を示した斜視図である。図１１（ａ）において、５００は携帯電話本体を示し、５０１は前記の液晶装置を備えた液晶表示部を示している。
図１１（ｂ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１１（ｂ）において、６００は情報処理装置、６０１はキーボードなどの入力部、６０３は情報処理本体、６０２は前記の液晶装置を備えた液晶表示部を示している。
図１１（ｃ）は、腕時計型電子機器の一例を示した斜視図である。図１１（ｃ）において、７００は時計本体を示し、７０１は前記の液晶装置を備えた液晶表示部を示している。
図１１（ａ）〜（ｃ）に示す電子機器は、上記実施形態の液晶装置を備えたものであるので、性能に優れたものとなる。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することが可能な手段を提供することができる。
【図面の簡単な説明】
【図１】 図１は、本発明に係る実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図である。
【図２】 図２は、本発明に係る実施形態の液晶装置のＴＦＴアレイ基板の１ドットを拡大して示す平面図である。
【図３】 図３は、本発明に係る実施形態の液晶装置の構造を示す断面図である。
【図４】 図４（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図５】 図５（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図６】 図６（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図７】 図７（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図８】 図８（ａ）、（ｂ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図９】 図９（ａ）〜（ｃ）は、本発明に係るその他の実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図１０】 図１０（ａ）、（ｂ）は、本発明に係るその他の実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図１１】 図１１（ａ）は、上記実施形態の液晶装置を備えた携帯電話の一例を示す図、図１１（ｂ）は、上記実施形態の液晶装置を備えた携帯型情報処理装置の一例を示す図、図１１（ｃ）は、上記実施形態の液晶装置を備えた腕時計型電子機器の一例を示す図である。
【図１２】 図１２（ａ）〜（ｄ）は、ＩＣ等の半導体素子の技術分野において、ＬＤＤ長を制御することが可能な従来の技術を説明するための図である。
【符号の説明】
３０ ＴＦＴ（薄膜半導体装置）
１０Ａ 基板本体（透光性基板）
１０１ 非晶質半導体膜
１ 多結晶半導体膜
１ｘ ソース領域
１ｙ ドレイン領域
１ａ チャネル領域
１ｂ 低濃度ソース領域（ＬＤＤ領域）
１ｃ 低濃度ドレイン領域（ＬＤＤ領域）
１ｄ 高濃度ソース領域
１ｅ 高濃度ドレイン領域
２ ゲート絶縁膜
３ａ 走査線
３ｃ ゲート電極
６ａ データ線
６ｂ ソース線
８、１０８ 絶縁膜
１０９ フォトレジスト
Claims (2)
- ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有し、
前記絶縁膜を所定のパターンに形成する工程において、
現像後に前記フォトレジストが前記ゲート電極と同一幅若しくは前記ゲート電極より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して等方性エッチングを行うことを特徴とする薄膜半導体装置の製造方法。 - ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置を備えた電気光学装置の製造方法において、
透光性基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、遮光性を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記透光性基板上に、絶縁膜を形成する工程と、
前記絶縁膜上にポジ型のフォトレジストを塗布する工程と、
前記透光性基板の裏面側から前記フォトレジストを露光した後、該フォトレジストの現像、前記絶縁膜のエッチングを順次行い、前記絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有し、
前記絶縁膜を所定のパターンに形成する工程において、
現像後に前記フォトレジストが前記ゲート電極と同一幅若しくは前記ゲート電極より幅狭の所定のパターンで残存するように、前記フォトレジストの露光、現像を行うと共に、前記絶縁膜に対して等方性エッチングを行うことを特徴とする電気光学装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002057513A JP3966024B2 (ja) | 2002-03-04 | 2002-03-04 | 薄膜半導体装置の製造方法、及び電気光学装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002057513A JP3966024B2 (ja) | 2002-03-04 | 2002-03-04 | 薄膜半導体装置の製造方法、及び電気光学装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2003257990A JP2003257990A (ja) | 2003-09-12 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002057513A Expired - Fee Related JP3966024B2 (ja) | 2002-03-04 | 2002-03-04 | 薄膜半導体装置の製造方法、及び電気光学装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3966024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278358A (ja) | 2005-03-28 | 2006-10-12 | Seiko Epson Corp | トランジスタ、その製造方法、及び電気光学装置用基板 |
-
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| Publication number | Publication date |
|---|---|
| JP2003257990A (ja) | 2003-09-12 |
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