JP2002164245A - 電子部品の実装構造 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＳＬを大幅に低減して電源電圧の振動を抑
制する。 【解決手段】 電源１０２に対して多端子型積層コンデ
ンサ１０とＬＳＩ１０４が並列的に配線１０６、１０８
により接続される。つまり、側面１２Ｂに配置された端
子電極３１、３５が、電源１０２の＋極側及びＬＳＩ１
０４の一端側の電極部分に、配線１０６で接続される。
端子電極３１、３５と隣合って同一の側面１２Ｂ内に配
置された端子電極３３、３７が、電源１０２の−極側及
びＬＳＩ１０４の他端側の電極部分に、配線１０８で接
続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、等価直列インタク
タンス（ＥＳＬ）を大幅に低減して電源電圧の振動を抑
制した電子部品の実装構造に係り、特に積層セラミック
コンデンサをデカップリングコンデンサとして用いた回
路に好適なものである。

【０００２】

【従来の技術】近年、ＬＳＩなどの集積回路に供給用の
電源においては低電圧化が進む一方で負荷電流は増大し
ている。従って、負荷電流の急激な変化に対して電源電
圧の変動を許容値内に抑えることが非常に困難になった
為、図１５に示すように、デカップリングコンデンサと
呼ばれる例えば２端子構造の積層セラミックコンデンサ
１００が電源１０２に接続されるようになった。そし
て、負荷電流の過渡的な変動時にこの積層セラミックコ
ンデンサ１００からＣＰＵ等のＬＳＩ１０４に電流を供
給して、電源電圧の変動を抑えるようにしている。

【０００３】

【発明が解決しようとする課題】しかし、今日のＣＰＵ
の動作周波数の一層の高周波数化に伴って、負荷電流は
高速でより大きなものとなっており、図１５に示す積層
セラミックコンデンサ１００自身が有している等価直列
インタクタンス（ＥＳＬ）が、電源電圧の変動に大きく
影響するようになった。

【０００４】つまり、従来の積層セラミックコンデンサ
１００ではＥＳＬが高いことから、図１６に示す負荷電
流ｉの変動に伴って、上記と同様に電源電圧Ｖの変動が
大きくなり易かった。これは、負荷電流の過渡時におけ
るＥＳＬによる電圧変動が、下記の式１で近似されるの
で、ＥＳＬの低減が電源電圧の安定化に繋がるからであ
る。 ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１ ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電
流変動量（Ａ）であり、ｔは変動時間（秒）である。

【０００５】以上より、コンデンサの実装コストを下げ
つつＥＳＬを低減する為に、複数のコンデンサを並列し
た形の多端子化したアレイ構造が採用される傾向にあっ
た。そして、この低ＥＳＬ化が図られた多端子型コンデ
ンサ１１０を電源１０２とＬＳＩ１０４との間に配置し
たものの等価回路を図１７に示す。この等価回路のごと
く隣り合った端子電極の極性が相互に同じとなるよう
に、ＬＳＩ１０４の一端側にそれぞれ同一側面に配置さ
れた４つの端子電極１１８が接続されると共に、ＬＳＩ
１０４の他端側にそれぞれ同一側面に配置された４つの
端子電極１２０が接続されている。これに伴って、隣り
合う４つの内部電極１１４間の極性が相互に同一とな
り、同じく隣り合う４つの内部電極１１６間の極性が相
互に同一となっている。

【０００６】この為、端子電極１１８、１２０から流れ
込む例えば高周波電流によってそれぞれ磁束が発生し、
隣り合う内部電極１１４同士で大きなＥＳＬが生じると
共に、内部電極１１６同士で大きなＥＳＬが生じるだけ
でなく、このコンデンサの周辺の配線で大きなＥＳＬが
生じるようになっていた。本発明は上記事実を考慮し、
ＥＳＬを大幅に低減して電源電圧の振動を抑制し得る電
子部品の実装構造を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１による電子部品
の実装構造は、複数の端子電極が同一面内に並んで配置
された電子部品が、被接続部材とこれらの端子電極で接
続される電子部品の実装構造であって、これら端子電極
の少なくとも一つの端子電極が、被接続部材の一端側に
接続され、被接続部材の一端側に接続された端子電極と
隣合って同一面内に配置された端子電極が、被接続部材
の他端側に接続されることを特徴とする。

【０００８】請求項１に係る電子部品の実装構造によれ
ば、同一面内に複数の端子電極が並んで配置された電子
部品が、これらの端子電極で被接続部材と接続される形
となっている。但し、これら端子電極の少なくとも一つ
の端子電極が、被接続部材の一端側に接続されていると
共に、被接続部材の一端側に接続されたこの端子電極と
隣合って同一面内に配置された端子電極が、被接続部材
の他端側に接続されている。そして、上記複数の端子電
極に繋がる電子部品内の内部電極が、例えば相互に対向
しつつ並列に配置されるコンデンサの電極とされてい
る。

【０００９】従って、電子部品の同一面内で隣り合う端
子電極同士が、被接続部材の相互に異なる端部の電極に
接続される形となるので、電源から被接続部材への通電
の際に、隣り合う端子電極の極性が相互に異なって例え
ば交互に正負極に順次なる形で、電流が流れるようにな
る。この結果、電子部品内に例えば相互に逆向きに流れ
る高周波電流によって、複数の端子電極及び端子電極に
繋がる内部電極だけでなく、これら端子電極の周辺の配
線でそれぞれ発生する磁束が互いに打ち消し合うように
相殺されることになる。これに伴って、電子部品自体や
周辺の配線自体が持つ寄生インダクタンスを少なくで
き、等価直列インダクタンスを低減する効果が生じるよ
うになる。以上より、本請求項に係る電子部品の実装構
造によれば、デカップリングコンデンサとして好適なよ
うに電子部品等の大幅な低ＥＳＬ化が図られて、電源電
圧の振動を抑制できるようになる。

【００１０】請求項２に係る電子部品の実装構造によれ
ば、請求項１の電子部品の実装構造と同様の構成の他
に、複数の端子電極が並んで配置される面を少なくとも
二以上有するという構成を有している。従って、請求項
１と同様の作用が電子部品の少なくとも二以上の面で生
じるので、電子部品の小型化を図りつつ、より一層大幅
な低ＥＳＬ化が図られて電源電圧の振動をより確実に抑
制できるようになる。

【００１１】請求項３に係る電子部品の実装構造によれ
ば、請求項１及び請求項２の電子部品の実装構造と同様
の構成の他に、電子部品内に内部電極が複数配置され、
複数の端子電極がこれら内部電極に一つづつ個々に接続
されるという構成を有している。従って、端子電極が増
えるのに伴って内部電極の積層数及び素子数が増える結
果として、より一層低ＥＳＬ化が図られるようになる。

【００１２】請求項４による電子部品の実装構造は、二
種類の端子電極が同一面内に並んで配置された電子部品
が、被接続部材とこれらの端子電極で接続される電子部
品の実装構造であって、二種類の端子電極の内の一方の
種類の端子電極が被接続部材の一端側に接続され、他方
の種類の端子電極が被接続部材の他端側に接続されるこ
とを特徴とする。

【００１３】請求項４に係る電子部品の実装構造によれ
ば、同一面内に二種類の端子電極が並んで配置された電
子部品が被接続部材とこれらの端子電極で接続される形
となっている。但し、二種類の端子電極の内の一方の種
類の端子電極が被接続部材の一端側に接続されていると
共に、他方の種類の端子電極が被接続部材の他端側に接
続されている。そして、上記二種類の端子電極に繋がる
電子部品内の二種類の内部電極が、例えば相互に対向し
つつ並列に配置されるコンデンサの電極とされている。

【００１４】従って、請求項１と同様に、電子部品の同
一面内で隣り合う端子電極同士が、被接続部材の相互に
異なる端部の電極に接続される形となるので、隣り合う
端子電極の極性が相互に異なるのに伴って、電子部品内
に相互に逆向きに例えば高周波電流が流れて、複数の端
子電極及び端子電極に繋がる内部電極だけでなく、これ
ら端子電極の周辺の配線でそれぞれ発生する磁束が、互
いに打ち消し合うように相殺され、等価直列インダクタ
ンスを低減する効果が生じるようになる。以上より、本
請求項に係る電子部品の実装構造によれば、請求項１と
同様に、デカップリングコンデンサとして好適なように
電子部品等の大幅な低ＥＳＬ化が図られて、電源電圧の
振動を抑制できるようになる。

【００１５】請求項５に係る電子部品の実装構造によれ
ば、請求項４の電子部品の実装構造と同様の構成の他
に、二種類の端子電極が並んで配置される面が少なくと
も二以上有するという構成を有している。従って、請求
項４と同様の作用が電子部品の少なくとも二以上の面で
生じるので、請求項２と同様に、電子部品の小型化を図
りつつ、より一層大幅な低ＥＳＬ化が図られて電源電圧
の振動をより確実に抑制できるようになる。

【００１６】請求項６に係る電子部品の実装構造によれ
ば、請求項４及び請求項５の電子部品の実装構造と同様
の構成の他に、電子部品内に内部電極が複数配置され、
複数の端子電極がこれら内部電極に一つづつ個々に接続
されるという構成を有している。従って、請求項３と同
様に、より一層低ＥＳＬ化が図られることになる。

【００１７】

【発明の実施の形態】以下、本発明に係る電子部品の実
装構造の実施の形態を図面に基づき説明する。本発明の
一実施の形態に適用される電子部品であるアレイ型の多
端子型積層コンデンサ１０を図２から図４に示す。これ
らの図に示すように、セラミックグリーンシートを複数
枚積層した積層体を焼成することで得られた直方体状の
焼結体である誘電体素体１２を主要部として、多端子型
積層コンデンサ１０が構成されている。

【００１８】この誘電体素体１２内の所定の高さ位置に
は、誘電体素体１２の手前側と奥側との間でそれぞれ細
長く延びる内部電極２１、内部電極２３、内部電極２５
及び内部電極２７が左側から順に配置されている。ま
た、誘電体素体１２内において誘電体層とされるセラミ
ック層１２Ａを隔てたこれら内部電極２１、２３、２
５、２７の下方には、同じく誘電体素体１２の手前側と
奥側との間でそれぞれ細長く延びる内部電極２２、内部
電極２４、内部電極２６及び内部電極２８が左側から順
に配置されている。尚、これら内部電極を有したセラミ
ック層１２Ａは単に２層だけでなく、交互に多数層配置
しても良い。そして、これら内部電極２１〜２８の材質
としては、卑金属材料であるニッケル、ニッケル合金、
銅或いは、銅合金が考えられるだけでなく、これらの金
属を主成分とする材料が考えられる。

【００１９】以上より、内部電極２１の直下に内部電極
２２が位置して、これら内部電極２１、２２がコンデン
サを構成すると共に、内部電極２３の直下に内部電極２
４が位置して、これら内部電極２３、２４がコンデンサ
を構成する形とされる。また、内部電極２５の直下に内
部電極２６が位置して、これら内部電極２５、２６がコ
ンデンサを構成すると共に、内部電極２７の直下に内部
電極２８が位置して、これら内部電極２７、２８がコン
デンサを構成する形になっている。

【００２０】この為、これら内部電極２１から内部電極
２８までの４つづつの内部電極が誘電体素体１２内にお
いてセラミック層１２Ａで隔てられつつ相互に対向して
配置されて、４つのコンデンサである４素子を構成する
ことになる。

【００２１】さらに、図２に示すように、内部電極２
１、２３、２５、２７の奥側の端部から図３の誘電体素
体１２の奥側の側面１２Ｂに向かって電極がそれぞれ１
箇所づつ引き出されることで、内部電極２１、２３、２
５、２７に１つづつの引出部２１Ａ、２３Ａ、２５Ａ、
２７Ａが形成されている。また、内部電極２２、２４、
２６、２８の手前側の端部から誘電体素体１２の手前側
の側面１２Ｂに向かって電極がそれぞれ１箇所づつ引き
出されることで、内部電極２２、２４、２６、２８に１
つづつの引出部２２Ａ、２４Ａ、２６Ａ、２８Ａが形成
されている。以上より、引出部２１Ａ〜２８Ａまでの計
８ヵ所の引出部分が相互に重ならない形で内部電極２１
〜２８からそれぞれ引き出されている。

【００２２】さらに、図３及び図４に示すように、内部
電極２１の引出部２１Ａに接続される端子電極３１、内
部電極２３の引出部２３Ａに接続される端子電極３３、
内部電極２５の引出部２５Ａに接続される端子電極３５
及び、内部電極２７の引出部２７Ａに接続される端子電
極３７が、誘電体素体１２の奥側の側面１２Ｂにそれぞ
れ配置されている。

【００２３】また、図３及び図４に示すように、内部電
極２２の引出部２２Ａに接続される端子電極３２、内部
電極２４の引出部２４Ａに接続される端子電極３４、内
部電極２６の引出部２６Ａに接続される端子電極３６及
び、内部電極２８の引出部２８Ａに接続される端子電極
３８が、誘電体素体１２の手前側の側面１２Ｂにそれぞ
れ配置されている。

【００２４】以上より、本実施の形態では、多端子型積
層コンデンサ１０の奥側の側面１２Ｂに端子電極３１、
３３、３５、３７がそれぞれ配置され、手前側の側面１
２Ｂに端子電極３２、３４、３６、３８がそれぞれ配置
されることで、直方体である六面体形状とされる誘電体
素体１２の４つの側面１２Ｂ、１２Ｃの内の２つの側面
１２Ｂに端子電極３１〜３８がそれぞれ配置される８端
子の構造になっている。

【００２５】一方、本実施の形態では、電源１０２に対
してこの多端子型積層コンデンサ１０とＣＰＵ等の被接
続部材であるＬＳＩ１０４が並列的に配線１０６、１０
８により接続されている。具体的には、図３の誘電体素
体１２の奥側の側面１２Ｂに配置された端子電極３１、
３３、３５、３７の内の端子電極３１、３５が、電源１
０２の＋極側及びＬＳＩ１０４の一端側である図１にお
いて上側の電極部分に、配線１０６で接続されている。
そして、これら端子電極３１、３５と隣合って誘電体素
体１２の同一の側面１２Ｂ内に配置された端子電極３
３、３７が、電源１０２の接地側である−極側及び、Ｌ
ＳＩ１０４の他端側である図１において下側の電極部分
に、配線１０８で接続されている。

【００２６】他方、図３の誘電体素体１２の手前側の側
面１２Ｂに配置された端子電極３２、３４、３６、３８
の内の端子電極３４、３８が、電源１０２の＋極側及び
ＬＳＩ１０４の一端側の電極部分に、同じく配線１０６
で接続されている。そして、これら端子電極３４、３８
と隣合って誘電体素体１２の同一の側面１２Ｂ内に配置
された端子電極３２、３６が、電源１０２の−極側及び
ＬＳＩ１０４の他端側の電極に、同じく配線１０８で接
続されている。つまり、端子電極３１、３５、３４、３
８が同極になって同一種類の端子電極となり、端子電極
３３、３７、３２、３６が同じく同極になってもう一種
類の端子電極となる。

【００２７】これに伴って、図２に示すように、内部電
極２１〜２８の内の例えば内部電極２１、２４、２５、
２８が＋極になると同時に内部電極２２、２３、２６、
２７が−極になるときには、内部電極２１、２２、２
５、２６では奥側から手前側に向かって電流が流れ、内
部電極２３、２４、２７、２８では手前側から奥側に向
かって電流が流れるので、隣り合った内部電極間で電流
が相互に逆方向に流れることになる。

【００２８】次に、本実施の形態に係る電子部品の実装
構造の作用を説明する。セラミック等の誘電体層を積層
して形成された誘電体素体１２内に、セラミック層１２
Ａを介して隔てられつつ４つづつの計８枚の内部電極２
１〜２８がそれぞれ配置されており、これら８枚の内部
電極２１〜２８が、相互に対向しつつ並列に配置される
コンデンサの電極とされるように、それぞれ端子電極３
１〜３８に繋がっている。そして、それぞれ４つづつの
端子電極が並んで配置された一対の側面１２Ｂを有する
この多端子型積層コンデンサ１０が、これらの端子電極
３１〜３８でＬＳＩ１０４と接続される形となってい
る。

【００２９】但し、誘電体素体１２の奥側の４つの端子
電極３１、３３、３５、３７の内の一つおきの端子電極
３１、３５が、ＬＳＩ１０４の上側の電極部分に接続さ
れると共に、これら端子電極３１、３５と隣合って同一
の側面１２Ｂ内に配置された端子電極３３、３７が、Ｌ
ＳＩ１０４の下側の電極部分に接続されている。さら
に、誘電体素体１２の手前側の４つの端子電極３２、３
４、３６、３８の内の一つおきの端子電極３４、３８
が、ＬＳＩ１０４の上側の電極部分に接続されると共
に、これら端子電極３４、３８と隣合って同一の側面１
２Ｂ内に配置された端子電極３２、３６が、ＬＳＩ１０
４の下側の電極部分に接続されている。

【００３０】従って、図１において多端子型積層コンデ
ンサ１０の上側の側面１２Ｂ内及び下側の側面１２Ｂ内
でそれぞれ隣り合う端子電極同士が、ＬＳＩ１０４の相
互に異なる端部の電極部分に接続される形となるので、
電源１０２からＬＳＩ１０４への通電の際に、隣り合う
端子電極の極性が相互に異なって例えば交互に正負極に
順次なる形で、電流が流れるようになる。この結果、多
端子型積層コンデンサ１０内に相互に逆向きに流れる電
流によって、複数の端子電極３１〜３８に繋がる端子電
極３１〜３８の周辺の配線１０６、１０８でそれぞれ発
生する磁束が互いに打ち消し合うように相殺されること
になる。

【００３１】さらに、端子電極３１〜３８から多端子型
積層コンデンサ１０内に電流が流れ込むのに合わせて、
本実施の形態では、前述のようにこの多端子型積層コン
デンサ１０の隣り合った内部電極間で電流が相互に逆方
向に流れるようになるので、内部電極２１〜２８に流れ
る電流により発生する磁束が互いに打ち消し合わされる
ように相殺されることにもなる。

【００３２】そして、磁束が互いに打ち消し合わされる
ように相殺されるのに伴って、多端子型積層コンデンサ
１０自体や周辺の配線自体が持つ寄生インダクタンスを
少なくできる為、等価直列インダクタンスを低減する効
果が生じるようになる。以上より、本実施の形態に係る
電子部品の実装構造によれば、デカップリングコンデン
サとして好適なように多端子型積層コンデンサ１０等の
大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制で
きるようになる。

【００３３】他方、本実施の形態では、複数の端子電極
が並んで配置される面が二つ存在するので、多端子型積
層コンデンサ１０の小型化を図りつつ、より一層大幅な
低ＥＳＬ化が図られて電源電圧の振動をより確実に抑制
できるようにもなる。さらに、内部電極２１〜２８の材
質として、ニッケル、ニッケル合金、銅或いは、銅合金
や、これらの金属を主成分とする材料を用いることで、
従来のパラジウム、パラジウム−銀等を内部電極に用い
た場合と比較して、多端子型積層コンデンサ１０の製造
コストが低減されると共に、より一層の低ＥＳＬ化を図
ることが可能となる。

【００３４】次に、ネットワークアナライザにより以下
の各試料のＥＳＬを測定した。コンデンサとして一般的
な２端子型積層コンデンサをＬＳＩ１０４に接続したも
の、８端子有する多端子型積層コンデンサで図１７に示
す従来例のように接続した実装構造としたもの、同じく
８端子有する多端子型積層コンデンサで図１に示す実施
の形態のように接続した実装構造としたもののＥＳＬ
を、それぞれ測定した。

【００３５】そして、この測定の結果として、２端子型
積層コンデンサを接続したものではＥＳＬが１４２０ｐ
Ｈであり、図１７に示す実装構造ではＥＳＬが４１５ｐ
Ｈであるのに対して、図１に示す実施の形態の実装構造
ではＥＳＬが１７８ｐＨであった。尚、このＥＳＬは２
πｆ₀ ＝１／√（ＥＳＬ・Ｃ）の式より求められるもの
であり、ｆ₀ は自己共振周波数でＣは静電容量である。
また、自己共振周波数ｆ₀ における等価直列抵抗（ＥＳ
Ｒ）との関係が図５に示されている。

【００３６】つまり、本発明の実施の形態による実装構
造により、ＥＳＬが大幅に低減されることが確認され
た。尚、ここで用いた各試料の寸法としては、縦が３．
２ｍｍで横が１．６ｍｍとされ、静電容量としては、２
端子型積層コンデンサが１．０６μＦであり、図１７に
示す実装構造に用いた多端子型積層コンデンサが１．０
２μＦであり、図１に示す実装構造に用いた多端子型積
層コンデンサが１．０５μＦであった。

【００３７】次に、本発明に係る電子部品の実装構造に
よる等価直列インダクタンスのデータを従来例の実装構
造と比較して説明する。図６から図８までに示す４端子
有した２素子構造の多端子型積層コンデンサ４０を例と
して用いる。具体的には、図６及び図７に示すように、
誘電体素体１２内においてセラミック層１２Ａの手前側
と奥側との間でそれぞれ延びる内部電極４１及び内部電
極４３が、左側から順に配置されている。また、誘電体
素体１２内においてセラミック層１２Ａを隔てたこれら
内部電極４１、４３の上方には、同じくセラミック層１
２Ａの手前側と奥側との間でそれぞれ延びる内部電極４
２及び内部電極４４が、左側から順に配置されている。

【００３８】さらに、図８に示す誘電体素体１２の上側
において、端子電極４５が内部電極４１の引き出された
部分に接続されると共に、端子電極４７が内部電極４３
の引き出された部分に接続されている。また、図８に示
す誘電体素体１２の下側において、端子電極４６が内部
電極４２の引き出された部分に接続されると共に、端子
電極４８が内部電極４４の引き出された部分に接続され
ている。

【００３９】従って、この構造の多端子型積層コンデン
サ４０では、上記の実施の形態と同様に、図８（Ａ）に
示すように、同一の側面１２Ｂ内に隣合って配置された
端子電極同士が、相互に異なる極性を有する形でＬＳＩ
等に接続された場合には、等価直列インダクタンスが３
００〜３５０ｐＨとなる。これに対して、図８（Ｂ）に
示す従来の実装構造と同様の形でＬＳＩ等に接続された
場合には、等価直列インダクタンスが５００〜６００ｐ
Ｈとなる。

【００４０】この結果、図８（Ａ）に示す実装構造の等
価直列インダクタンスの値が図８（Ｂ）に示す従来例の
実装構造と比較して低くなって、電源電圧の振動をより
確実に抑制できることが理解できる。尚、ここでサンプ
ルとして用いた多端子型積層コンデンサ４０の縦寸法Ｈ
は１．２５ｍｍであり、横寸法Ｗは１．０ｍｍであり、
端子間寸法Ｐは０．５ｍｍであり、内部電極が重なる数
である層数は５８層であった。

【００４１】次に、本発明の実施の形態に係る電子部品
の実装構造による等価直列インダクタンス及び端子間浮
遊容量のデータを説明する。図９（Ａ）に示すように、
誘電体素体１２内においてセラミック層の左側寄りの部
分に内部電極５１が配置されており、また、誘電体素体
１２内においてセラミック層を隔てたこの内部電極５１
の下方には、セラミック層の右側寄りの部分に内部電極
５２が配置されている。さらに、誘電体素体１２内にお
いてセラミック層を隔てたこの内部電極５２の下方に
は、内部電極５１と同一形状であって内部電極５１と同
じ部分に内部電極５３が配置されている。また、誘電体
素体１２内においてセラミック層を隔てたこの内部電極
５３の下方には、内部電極５２と同一形状であって内部
電極５２と同じ部分に内部電極５４が配置されている。

【００４２】そして、図９（Ａ）の内部電極を相互に中
央寄りに延ばして内部電極間の重なり寸法Ｇを変化させ
た場合の等価直列インダクタンスのデータを図１０に示
すと共に、端子間浮遊容量のデータを図１１に示す。つ
まり、図１０に示すグラフより、内部電極が重ならずに
隙間を有する図９（Ａ）の状態では、ＥＳＬが３００ｐ
Ｈから４００ｐＨ程度となるのに対して、図９（Ｂ）に
示す内部電極間の重なり寸法Ｇが０の場合にはＥＳＬが
３００ｐＨ程度になり、図９（Ｃ）に示す内部電極が相
互に重なった場合にはＥＳＬが２５０ｐＨ以下になり、
図９（Ｄ）に示す内部電極が全く重なった重なり寸法Ｇ
が最大の場合には、ＥＳＬが１５０ｐＨ程度となった。

【００４３】また、図１１に示すグラフより、図９
（Ａ）に示す状態では端子間浮遊容量が１００ｐＦ程度
となるのに対して、図９（Ｂ）に示す状態では端子間浮
遊容量が１０００ｐＦ程度になり、図９（Ｃ）に示す状
態では端子間浮遊容量が１０００００ｐＦ程度になり、
図９（Ｄ）に示す状態では端子間浮遊容量が２００００
０ｐＦ程度となった。従って、内部電極間の重なり寸法
Ｇを変化させて重なり量を大きくするのに伴って、ＥＳ
Ｌが低減されると共に、内部の回路が実質的に図１２に
示すような状態になって静電容量が増加する傾向が確認
された。

【００４４】次に、本発明の実施の形態に係る電子部品
の実装構造による等価直列インダクタンスのデータを説
明する。図１４に示すグラフより、図１３（Ａ）に示す
内部電極及び端子電極が２つづつ存在する１素子構造の
場合にはＥＳＬが６００ｐＨであるのに対して、図１３
（Ｂ）に示す内部電極及び端子電極が４つづつ存在する
２素子構造の場合にはＥＳＬが１８０ｐＨであり、図１
３（Ｃ）に示す内部電極及び端子電極が６つづつ存在す
る３素子構造の場合にはＥＳＬが１５０ｐＨであり、図
１３（Ｄ）に示す内部電極及び端子電極が８つづつ存在
する４素子構造の場合にはＥＳＬが８０ｐＨであった。
尚、図１４に示す各コンデンサの端子間寸法は０．５ｍ
ｍであった。従って、素子数及び端子数が多くなると、
静電容量が増加するだけでなく、上記のことからＥＳＬ
が低減される傾向が確認され、積層数の大きなものほど
ＥＳＬを低減するのに有利なことが確認された。

【００４５】尚、上記一実施の形態に係る多端子型積層
コンデンサ１０は、２層で８枚の内部電極２１〜２８及
び８個の端子電極３１〜３８を有する構造とされている
ものの、層数、内部電極の枚数及び、端子電極の数は、
これらの数に限定されず、さらに多数としても良い。

【００４６】

【発明の効果】本発明によれば、ＥＳＬを大幅に低減し
て電源電圧の振動を抑制した電子部品の実装構造を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る多端子型積層コン
デンサを実装した実装構造を示す回路図である。

【図２】本発明の一実施の形態に係る多端子型積層コン
デンサの分解斜視図である。

【図３】本発明の一実施の形態に係る多端子型積層コン
デンサを示す斜視図である。

【図４】本発明の一実施の形態に係る多端子型積層コン
デンサを示す断面図であって、図３の４−４矢視線断面
に対応する図である。

【図５】コンデンサのインピーダンス特性を表すグラフ
を示した図である。

【図６】多端子型積層コンデンサの内部電極の配置を示
す図であって、（Ａ）は誘電体素体の透視した平面図で
あり、（Ｂ）は誘電体素体の側面図である。

【図７】図６の多端子型積層コンデンサの分解斜視図で
ある。

【図８】図６の多端子型積層コンデンサを実装した際の
電流の向き及び極性を示す回路図であって、（Ａ）は実
施の形態の実装構造における回路図であり、（Ｂ）は従
来例の実装構造における回路図である。

【図９】多端子型積層コンデンサの内部電極の重なり寸
法を変化させた説明図である。

【図１０】内部電極の重なり寸法とＥＳＬの関係を表す
グラフを示す図である。

【図１１】内部電極の重なり寸法と端子間浮遊容量の関
係を表すグラフを示す図である。

【図１２】内部電極が重なった状態でのコンデンサの回
路図を示す図である。

【図１３】多端子型積層コンデンサの素子数及び端子数
を変化させた説明図である。

【図１４】素子数及び端子数とＥＳＬの関係を表すグラ
フを示す図である。

【図１５】従来例の積層セラミックコンデンサを採用し
た回路図である。

【図１６】従来例の積層セラミックコンデンサを採用し
た回路における負荷電流と電源電圧との関係を表すグラ
フを示した図である。

【図１７】従来例の多端子型積層コンデンサを接続した
実装構造を示す回路図である。

【符号の説明】

１０ 多端子型積層コンデンサ（電子部品） １２ 誘電体素体 １２Ｂ 側面 ２１、２２、２３、２４、２５、２６、２７、２８
内部電極 ３１、３２、３３、３４、３５、３６、３７、３８
端子電極 １０４ ＬＳＩ（被接続部材）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石垣 高哉 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 Ｆターム(参考） 5E082 AA01 AB03 BB07 BC14 CC03 EE04 EE11 EE23 EE35 FF05 FG06 FG26 GG10 JJ03 KK07 LL13 PP08

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の端子電極が同一面内に並んで配置
   された電子部品が、被接続部材とこれらの端子電極で接
   続される電子部品の実装構造であって、 これら端子電極の少なくとも一つの端子電極が、被接続
   部材の一端側に接続され、 被接続部材の一端側に接続された端子電極と隣合って同
   一面内に配置された端子電極が、被接続部材の他端側に
   接続されることを特徴とする電子部品の実装構造。
2. 【請求項２】 複数の端子電極が並んで配置される面を
   少なくとも二以上有することを特徴とする請求項１記載
   の電子部品の実装構造。
3. 【請求項３】 電子部品内に内部電極が複数配置され、
   複数の端子電極がこれら内部電極に一つづつ個々に接続
   されることを特徴とする請求項１或いは請求項２記載の
   電子部品の実装構造。
4. 【請求項４】 二種類の端子電極が同一面内に並んで配
   置された電子部品が、被接続部材とこれらの端子電極で
   接続される電子部品の実装構造であって、 二種類の端子電極の内の一方の種類の端子電極が被接続
   部材の一端側に接続され、 他方の種類の端子電極が被接続部材の他端側に接続され
   ることを特徴とする電子部品の実装構造。
5. 【請求項５】 二種類の端子電極が並んで配置される面
   を少なくとも二以上有することを特徴とする請求項４記
   載の電子部品の実装構造。
6. 【請求項６】 電子部品内に内部電極が複数配置され、
   複数の端子電極がこれら内部電極に一つづつ個々に接続
   されることを特徴とする請求項４或いは請求項５記載の
   電子部品の実装構造。