JP2002158309A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 テープ基材による基板の加工の標準化を図
り、リード曲がりによる不良を低減して、狭パッドピッ
チの製品化を実現することができる半導体装置およびそ
の製造方法を提供する。 【解決手段】 ＣＯＦ構造を用いたＴ−ＴＦＢＧＡパッ
ケージの半導体装置であって、テープ基材上に配線層が
形成された基板１と、この基板１の表面上に搭載される
チップ２と、このチップ２と基板１との接続部分を封止
する封止材３と、基板１の裏面上に搭載される外部端子
４などから構成され、基板１のテープ基材５上の配線パ
ターン６およびこの基板１上に搭載されるチップ２とパ
ッケージの外部端子４は基板１のテープ基材５を挟んで
反対側に位置したパッケージ構造となり、テープ基材５
のデバイスホールを必要とせず、チップ２の電極部１１
と結線する基板１のリード部７がテープ基材５上に固定
されている。
り、リード曲がりによる不良を低減して、狭パッドピッ
チの製品化を実現することができる半導体装置およびそ
の製造方法を提供する。 【解決手段】 ＣＯＦ構造を用いたＴ−ＴＦＢＧＡパッ
ケージの半導体装置であって、テープ基材上に配線層が
形成された基板１と、この基板１の表面上に搭載される
チップ２と、このチップ２と基板１との接続部分を封止
する封止材３と、基板１の裏面上に搭載される外部端子
４などから構成され、基板１のテープ基材５上の配線パ
ターン６およびこの基板１上に搭載されるチップ２とパ
ッケージの外部端子４は基板１のテープ基材５を挟んで
反対側に位置したパッケージ構造となり、テープ基材５
のデバイスホールを必要とせず、チップ２の電極部１１
と結線する基板１のリード部７がテープ基材５上に固定
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、たとえばＣＯＦ（ＣｈｉｐＯｎ
Ｆｉｌｍ）構造を用いたＴ−ＴＦＢＧＡ（Ｔａｐｅ−Ｔ
ｈｉｎ Ｆｉｎｅｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａ
ｒｒａｙ）パッケージなどに好適な半導体装置およびそ
の製造方法に適用して有効な技術に関する。
その製造技術に関し、たとえばＣＯＦ（ＣｈｉｐＯｎ
Ｆｉｌｍ）構造を用いたＴ−ＴＦＢＧＡ（Ｔａｐｅ−Ｔ
ｈｉｎ Ｆｉｎｅｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａ
ｒｒａｙ）パッケージなどに好適な半導体装置およびそ
の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】本発明者が検討した技術として、たとえ
ばＴ−ＴＦＢＧＡパッケージは、ＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いてチッ
プを搭載し、搭載されるチップの外側にパッケージの外
部端子であるはんだボールが配設されたパッケージ構造
となっている。このＴＡＢ方式において、主要部材であ
るポリイミドテープは、（１）チップを搭載するための
デバイスホールを空けており、（２）チップと外部端子
間の配線はテープ上に施した銅箔をエッチングにより配
線パターンおよびはんだボールを搭載するランドを形成
している。
ばＴ−ＴＦＢＧＡパッケージは、ＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いてチッ
プを搭載し、搭載されるチップの外側にパッケージの外
部端子であるはんだボールが配設されたパッケージ構造
となっている。このＴＡＢ方式において、主要部材であ
るポリイミドテープは、（１）チップを搭載するための
デバイスホールを空けており、（２）チップと外部端子
間の配線はテープ上に施した銅箔をエッチングにより配
線パターンおよびはんだボールを搭載するランドを形成
している。
【０００３】なお、このようなＴＡＢ方式のパッケージ
に関する技術としては、たとえば２０００年７月２８
日、株式会社工業調査会発行、社団法人エレクトロニク
ス実装学会編の「エレクトロニクス実装大事典」Ｐ５９
１〜Ｐ５９４に記載される技術などが挙げられる。
に関する技術としては、たとえば２０００年７月２８
日、株式会社工業調査会発行、社団法人エレクトロニク
ス実装学会編の「エレクトロニクス実装大事典」Ｐ５９
１〜Ｐ５９４に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＴＡＢ方式のパッケージの技術について、本発明者が
検討した結果、以下のようなことが明らかとなった。
なＴＡＢ方式のパッケージの技術について、本発明者が
検討した結果、以下のようなことが明らかとなった。
【０００５】（１）ＴＡＢ構造を用いたＴ−ＴＦＢＧＡ
パッケージは、主要部材であるポリイミドテープに製品
チップサイズ毎に、製品を搭載するためのデバイスホー
ルを設ける必要があるため、製品毎にこのテープの打ち
抜き金型を製作する必要がある。
パッケージは、主要部材であるポリイミドテープに製品
チップサイズ毎に、製品を搭載するためのデバイスホー
ルを設ける必要があるため、製品毎にこのテープの打ち
抜き金型を製作する必要がある。
【０００６】（２）製品チップのパッドピッチが狭ピッ
チの場合、ＴＡＢ構造を用いたＴ−ＴＦＢＧＡパッケー
ジは、インナーリードがデバイスホール内に突出してい
るため、リード曲がりによる不良が発生し易くなる。
チの場合、ＴＡＢ構造を用いたＴ−ＴＦＢＧＡパッケー
ジは、インナーリードがデバイスホール内に突出してい
るため、リード曲がりによる不良が発生し易くなる。
【０００７】（３）ＴＡＢ構造を用いたＴ−ＴＦＢＧＡ
パッケージは、搭載チップの外側にしかパッケージの外
部端子を整列できないため、この外部端子の最大数に限
界がある。
パッケージは、搭載チップの外側にしかパッケージの外
部端子を整列できないため、この外部端子の最大数に限
界がある。
【０００８】そこで、本発明の目的は、たとえばＣＯＦ
構造を用いたＴ−ＴＦＢＧＡパッケージなどに適用し、
テープ基材による基板の加工の標準化を図り、リード曲
がりによる不良を低減して、狭パッドピッチの製品化を
実現することができる半導体装置およびその製造方法を
提供するものである。
構造を用いたＴ−ＴＦＢＧＡパッケージなどに適用し、
テープ基材による基板の加工の標準化を図り、リード曲
がりによる不良を低減して、狭パッドピッチの製品化を
実現することができる半導体装置およびその製造方法を
提供するものである。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明による半導体装置は、テ
ープ基材の表面上に配線層が形成され、この配線層の配
線パターンの両端にリード部とランド部が設けられ、こ
のランド部が裏面側に露出するようにテープ基材に開口
部が形成されている基板と、この基板の表面上にフェイ
スダウンで搭載され、表面上に所定の集積回路に接続さ
れた電極部が設けられ、この電極部がリード部に接続さ
れるチップと、このチップの電極部と基板のリード部と
の接続部分を封止する封止材と、基板の裏面上に搭載さ
れ、開口部を通じてランド部に接続される外部端子とを
有するものである。
ープ基材の表面上に配線層が形成され、この配線層の配
線パターンの両端にリード部とランド部が設けられ、こ
のランド部が裏面側に露出するようにテープ基材に開口
部が形成されている基板と、この基板の表面上にフェイ
スダウンで搭載され、表面上に所定の集積回路に接続さ
れた電極部が設けられ、この電極部がリード部に接続さ
れるチップと、このチップの電極部と基板のリード部と
の接続部分を封止する封止材と、基板の裏面上に搭載さ
れ、開口部を通じてランド部に接続される外部端子とを
有するものである。
【００１２】前記半導体装置において、外部端子は、基
板の裏面上の、チップの搭載領域の外側、あるいは外側
および内側に搭載されているものである。また、基板の
表面上には、複数のチップが搭載されているものであ
る。
板の裏面上の、チップの搭載領域の外側、あるいは外側
および内側に搭載されているものである。また、基板の
表面上には、複数のチップが搭載されているものであ
る。
【００１３】また、本発明による半導体装置の製造方法
は、テープ基材の表面上に配線層が形成され、この配線
層の配線パターンの両端にリード部とランド部が設けら
れ、このランド部が裏面側に露出するようにテープ基材
に開口部が形成されている基板の表面上に、表面上に所
定の集積回路に接続された電極部が設けられた１つまた
は複数のチップを、このチップの電極部がリード部に接
続されるようにフェイスダウンで搭載し、１つまたは複
数のチップの電極部と基板のリード部との接続部分を封
止材により封止し、基板の裏面上に、開口部を通じてラ
ンド部に接続されるように外部端子を搭載する、各工程
を有するものである。
は、テープ基材の表面上に配線層が形成され、この配線
層の配線パターンの両端にリード部とランド部が設けら
れ、このランド部が裏面側に露出するようにテープ基材
に開口部が形成されている基板の表面上に、表面上に所
定の集積回路に接続された電極部が設けられた１つまた
は複数のチップを、このチップの電極部がリード部に接
続されるようにフェイスダウンで搭載し、１つまたは複
数のチップの電極部と基板のリード部との接続部分を封
止材により封止し、基板の裏面上に、開口部を通じてラ
ンド部に接続されるように外部端子を搭載する、各工程
を有するものである。
【００１４】よって、前記半導体装置およびその製造方
法によれば、基板のテープ基材上の配線層およびこの基
板上に搭載されるチップとパッケージの外部端子は基板
のテープ基材を挟んで反対側に位置したパッケージ構造
となるので、テープ基材のデバイスホールを必要としな
いため、基板の加工の標準化を図ることができる。ま
た、チップの電極部と結線する基板のリード部がテープ
基材上に固定されているため、リード曲がりによる不良
を低減することができる。さらに、パッケージの外部端
子は、テープ基材を挟んでチップと反対側に位置してい
るため、搭載されるチップの内側領域にも外部端子を搭
載することができる。
法によれば、基板のテープ基材上の配線層およびこの基
板上に搭載されるチップとパッケージの外部端子は基板
のテープ基材を挟んで反対側に位置したパッケージ構造
となるので、テープ基材のデバイスホールを必要としな
いため、基板の加工の標準化を図ることができる。ま
た、チップの電極部と結線する基板のリード部がテープ
基材上に固定されているため、リード曲がりによる不良
を低減することができる。さらに、パッケージの外部端
子は、テープ基材を挟んでチップと反対側に位置してい
るため、搭載されるチップの内側領域にも外部端子を搭
載することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）まず、図１〜図４によ
り、本実施の形態の半導体装置の一例の構成を説明す
る。図１は本実施の形態の半導体装置を示す平面図、図
２は半導体装置を示す底面図、図３は半導体装置を示す
断面図、図４は図３の要部（Ｘ部）を示す拡大断面図で
ある。
り、本実施の形態の半導体装置の一例の構成を説明す
る。図１は本実施の形態の半導体装置を示す平面図、図
２は半導体装置を示す底面図、図３は半導体装置を示す
断面図、図４は図３の要部（Ｘ部）を示す拡大断面図で
ある。
【００１７】本実施の形態の半導体装置は、たとえばＣ
ＯＦ構造を用いたＴ−ＴＦＢＧＡパッケージの半導体装
置とされ、テープ基材上に配線層が形成された基板１
と、この基板１の表面上に搭載されるチップ２と、この
チップ２と基板１との接続部分を封止する封止材３と、
基板１の裏面上に搭載される外部端子４などから構成さ
れている。
ＯＦ構造を用いたＴ−ＴＦＢＧＡパッケージの半導体装
置とされ、テープ基材上に配線層が形成された基板１
と、この基板１の表面上に搭載されるチップ２と、この
チップ２と基板１との接続部分を封止する封止材３と、
基板１の裏面上に搭載される外部端子４などから構成さ
れている。
【００１８】基板１は、テープ基材５の表面上に配線層
が形成され、この配線層の各配線パターン６の両端にリ
ード部７とランド部８が設けられ、このランド部８が裏
面側に露出するようにテープ基材５に開口部９が形成さ
れている。この基板１の表面上の配線パターン６は、リ
ード部７を除いてソルダーレジスト１０で覆われてい
る。この基板１は、たとえばテープ基材５がポリイミド
樹脂、配線パターン６が銅（Ｃｕ）箔などからなる。
が形成され、この配線層の各配線パターン６の両端にリ
ード部７とランド部８が設けられ、このランド部８が裏
面側に露出するようにテープ基材５に開口部９が形成さ
れている。この基板１の表面上の配線パターン６は、リ
ード部７を除いてソルダーレジスト１０で覆われてい
る。この基板１は、たとえばテープ基材５がポリイミド
樹脂、配線パターン６が銅（Ｃｕ）箔などからなる。
【００１９】チップ２は、表面上に、たとえばＡＳＩ
Ｃ、マイクロコンピュータ、メモリなどの所定の集積回
路に接続された電極部１１が設けられている。このチッ
プ２は、基板１の表面上にフェイスダウンで搭載され、
電極部１１が基板１のリード部７に電気的に接続され
る。このチップ２は、たとえば電極部１１が金（Ａｕ）
バンプなどからなる。
Ｃ、マイクロコンピュータ、メモリなどの所定の集積回
路に接続された電極部１１が設けられている。このチッ
プ２は、基板１の表面上にフェイスダウンで搭載され、
電極部１１が基板１のリード部７に電気的に接続され
る。このチップ２は、たとえば電極部１１が金（Ａｕ）
バンプなどからなる。
【００２０】封止材３は、チップ２の電極部１１と基板
１のリード部７との接続部分を封止する、たとえばポリ
イミド樹脂などからなる。
１のリード部７との接続部分を封止する、たとえばポリ
イミド樹脂などからなる。
【００２１】外部端子４は、基板１の裏面上に搭載さ
れ、この基板１のテープ基材５の開口部９を通じてラン
ド部８に電気的に接続される、たとえばすず（Ｓｎ）／
鉛（Ｐｂ）や鉛フリーなどのはんだボールからなる。
れ、この基板１のテープ基材５の開口部９を通じてラン
ド部８に電気的に接続される、たとえばすず（Ｓｎ）／
鉛（Ｐｂ）や鉛フリーなどのはんだボールからなる。
【００２２】以上のように構成されるＴ−ＴＦＢＧＡパ
ッケージの半導体装置は、外部端子４がチップ２の搭載
領域の外側に２列で配列されている。また、テープ基材
５からなる基板１の変形を防ぐために、基板１の表面上
に補強枠１２が貼り付けられている。
ッケージの半導体装置は、外部端子４がチップ２の搭載
領域の外側に２列で配列されている。また、テープ基材
５からなる基板１の変形を防ぐために、基板１の表面上
に補強枠１２が貼り付けられている。
【００２３】次に、図５および図６により、前記基板の
材料となるテープ部材の一例を説明する。図５は基板の
テープ部材を示す平面図、図６は基板のテープ部材を示
す断面図（図５のａ−ａ’切断線）である。
材料となるテープ部材の一例を説明する。図５は基板の
テープ部材を示す平面図、図６は基板のテープ部材を示
す断面図（図５のａ−ａ’切断線）である。
【００２４】テープ部材は、たとえば複数のパッケージ
に対応するために一連につながれてリール状に巻かれて
いたり、あるいは複数個単位で短冊状に形成されてい
る。図５および図６は、１個のパッケージに相当する基
板１の部分を示している。
に対応するために一連につながれてリール状に巻かれて
いたり、あるいは複数個単位で短冊状に形成されてい
る。図５および図６は、１個のパッケージに相当する基
板１の部分を示している。
【００２５】このテープ部材は、主要部材が、たとえば
ポリイミド樹脂などのテープ基材５からなり、この表面
上に、たとえば銅（Ｃｕ）箔などからなる複数の配線パ
ターン６が形成されている。この各配線パターン６の両
端には、チップ２の電極部１１に接続されるリード部７
と、テープ基材５の開口部９を通じて外部端子４に接続
されるランド部８が設けられている。さらに、この各配
線パターン６は、リード部７を除いてソルダーレジスト
１０で覆われている。また、テープ部材の両側には、搬
送の際に挿入されるスプロケットホール１３が設けられ
ている。なお、このテープ部材にはデバイスホールが設
けられていない。
ポリイミド樹脂などのテープ基材５からなり、この表面
上に、たとえば銅（Ｃｕ）箔などからなる複数の配線パ
ターン６が形成されている。この各配線パターン６の両
端には、チップ２の電極部１１に接続されるリード部７
と、テープ基材５の開口部９を通じて外部端子４に接続
されるランド部８が設けられている。さらに、この各配
線パターン６は、リード部７を除いてソルダーレジスト
１０で覆われている。また、テープ部材の両側には、搬
送の際に挿入されるスプロケットホール１３が設けられ
ている。なお、このテープ部材にはデバイスホールが設
けられていない。
【００２６】次に、図７により、前記Ｔ−ＴＦＢＧＡパ
ッケージの半導体装置を実装基板に実装した場合の一例
を説明する。図７は半導体装置を実装基板に実装した状
態を示す側面図である。
ッケージの半導体装置を実装基板に実装した場合の一例
を説明する。図７は半導体装置を実装基板に実装した状
態を示す側面図である。
【００２７】Ｔ−ＴＦＢＧＡパッケージの半導体装置
は、たとえば多層配線層構造の実装基板１４に、他の半
導体装置、電子部品などとともに実装されて、たとえば
コンピュータなどの装置に収納されて使用される。
は、たとえば多層配線層構造の実装基板１４に、他の半
導体装置、電子部品などとともに実装されて、たとえば
コンピュータなどの装置に収納されて使用される。
【００２８】次に、図８および図９により、本実施の形
態のＴ−ＴＦＢＧＡパッケージの半導体装置の製造方法
を説明する。図８および図９において、左側の図は製造
方法の各製造工程を示すフロー図、右側の図は各製造工
程に対応する半導体装置を示す断面図である。
態のＴ−ＴＦＢＧＡパッケージの半導体装置の製造方法
を説明する。図８および図９において、左側の図は製造
方法の各製造工程を示すフロー図、右側の図は各製造工
程に対応する半導体装置を示す断面図である。
【００２９】この半導体装置の製造に先立って、まず準
備段階として、Ｔ−ＴＦＢＧＡパッケージの半導体装置
の製造に必要な、前述した基板１の材料となるテープ部
材、チップ２、封止材３、外部端子４となるはんだボー
ル、補強枠１２などを用意する。
備段階として、Ｔ−ＴＦＢＧＡパッケージの半導体装置
の製造に必要な、前述した基板１の材料となるテープ部
材、チップ２、封止材３、外部端子４となるはんだボー
ル、補強枠１２などを用意する。
【００３０】（１）チップ搭載工程（ステップＳ１）に
おいて、テープ部材の１個のパッケージに相当する基板
１の表面上に、各チップ２を、このチップ２の電極部１
１が基板１のリード部７に接続されるようにフェイスダ
ウンで搭載する。
おいて、テープ部材の１個のパッケージに相当する基板
１の表面上に、各チップ２を、このチップ２の電極部１
１が基板１のリード部７に接続されるようにフェイスダ
ウンで搭載する。
【００３１】（２）封止工程（ステップＳ２）におい
て、各チップ２の電極部１１と基板１のリード部７との
接続部分を封止材３により封止する。
て、各チップ２の電極部１１と基板１のリード部７との
接続部分を封止材３により封止する。
【００３２】（３）枠貼り付け工程（ステップＳ３）に
おいて、基板１の表面上に補強枠１２を貼り付ける。こ
の枠貼り付け工程は、チップ搭載工程の前に行うことも
可能である。
おいて、基板１の表面上に補強枠１２を貼り付ける。こ
の枠貼り付け工程は、チップ搭載工程の前に行うことも
可能である。
【００３３】（４）ボール搭載工程（ステップＳ４）に
おいて、基板１の裏面上に、この基板１のテープ基材５
の開口部９を通じてランド部８に接続されるように外部
端子４となるはんだボールを搭載する。
おいて、基板１の裏面上に、この基板１のテープ基材５
の開口部９を通じてランド部８に接続されるように外部
端子４となるはんだボールを搭載する。
【００３４】（５）テープ切断工程（ステップＳ５）に
おいて、チップ２が搭載され、封止材３により封止さ
れ、補強枠１２が貼り付けられ、外部端子４が搭載され
たテープ部材の基板１を、１個のパッケージ毎に切断す
る。
おいて、チップ２が搭載され、封止材３により封止さ
れ、補強枠１２が貼り付けられ、外部端子４が搭載され
たテープ部材の基板１を、１個のパッケージ毎に切断す
る。
【００３５】これにより、Ｔ−ＴＦＢＧＡパッケージの
半導体装置が完成する。この半導体装置は、チップ２の
内部の集積回路の各端子から電極部１１を通じ、さらに
基板１のリード部７、配線パターン６、ランド部８を通
じて、はんだボールの外部端子４まで電気的に導通され
る。
半導体装置が完成する。この半導体装置は、チップ２の
内部の集積回路の各端子から電極部１１を通じ、さらに
基板１のリード部７、配線パターン６、ランド部８を通
じて、はんだボールの外部端子４まで電気的に導通され
る。
【００３６】従って、本実施の形態の半導体装置によれ
ば、基板１のテープ基材５上の配線パターン６およびこ
の基板１上に搭載されるチップ２とパッケージの外部端
子４は基板１のテープ基材５を挟んで反対側に位置した
パッケージ構造となるので、テープ基材５のデバイスホ
ールを必要としないため、基板１の加工の標準化が図れ
る。また、チップ２の電極部１１と結線する基板１のリ
ード部７がテープ基材５上に固定されているため、リー
ド曲がりによる不良が低減できる。
ば、基板１のテープ基材５上の配線パターン６およびこ
の基板１上に搭載されるチップ２とパッケージの外部端
子４は基板１のテープ基材５を挟んで反対側に位置した
パッケージ構造となるので、テープ基材５のデバイスホ
ールを必要としないため、基板１の加工の標準化が図れ
る。また、チップ２の電極部１１と結線する基板１のリ
ード部７がテープ基材５上に固定されているため、リー
ド曲がりによる不良が低減できる。
【００３７】（実施の形態２）まず、図１０〜図１３に
より、本実施の形態の半導体装置の一例の構成を説明す
る。図１０は本実施の形態の半導体装置を示す平面図、
図１１は半導体装置を示す底面図、図１２は半導体装置
を示す断面図、図１３は図１２の要部（Ｙ部）を示す拡
大断面図である。
より、本実施の形態の半導体装置の一例の構成を説明す
る。図１０は本実施の形態の半導体装置を示す平面図、
図１１は半導体装置を示す底面図、図１２は半導体装置
を示す断面図、図１３は図１２の要部（Ｙ部）を示す拡
大断面図である。
【００３８】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばＣＯＦ構造を用いたＴ−ＴＦ
ＢＧＡパッケージの半導体装置とされ、前記実施の形態
１との相違点は、外部端子を基板の裏面上の、チップの
搭載領域の外側および内側に搭載するようにした点であ
る。
形態１と同様に、たとえばＣＯＦ構造を用いたＴ−ＴＦ
ＢＧＡパッケージの半導体装置とされ、前記実施の形態
１との相違点は、外部端子を基板の裏面上の、チップの
搭載領域の外側および内側に搭載するようにした点であ
る。
【００３９】すなわち、本実施の形態の半導体装置は、
テープ基材上に配線層が形成された基板１ａと、この基
板１ａの表面上に搭載されるチップ２と、このチップ２
と基板１ａとの接続部分を封止する封止材３と、基板１
ａの裏面上に搭載される外部端子４，４ａなどから構成
され、外部端子４が前記実施の形態１と同様にチップ２
の搭載領域の外側に２列で配列され、新たに外部端子４
ａがチップ２の搭載領域の内側に１列で配列されてい
る。
テープ基材上に配線層が形成された基板１ａと、この基
板１ａの表面上に搭載されるチップ２と、このチップ２
と基板１ａとの接続部分を封止する封止材３と、基板１
ａの裏面上に搭載される外部端子４，４ａなどから構成
され、外部端子４が前記実施の形態１と同様にチップ２
の搭載領域の外側に２列で配列され、新たに外部端子４
ａがチップ２の搭載領域の内側に１列で配列されてい
る。
【００４０】次に、図１４および図１５により、前記基
板の材料となるテープ部材の一例を説明する。図１４は
基板のテープ部材を示す平面図、図１５は基板のテープ
部材を示す断面図（図１４のｂ−ｂ’切断線）である。
板の材料となるテープ部材の一例を説明する。図１４は
基板のテープ部材を示す平面図、図１５は基板のテープ
部材を示す断面図（図１４のｂ−ｂ’切断線）である。
【００４１】テープ部材は、前記実施の形態１と同様
に、主要部材が、たとえばポリイミド樹脂などのテープ
基材５ａからなり、この表面上に、たとえば銅（Ｃｕ）
箔などからなる複数の配線パターン６，６ａが形成され
ている。この各配線パターン６，６ａの両端には、チッ
プ２の電極部１１に接続されるリード部７，７ａと、テ
ープ基材５ａの開口部９，９ａを通じて外部端子４，４
ａに接続されるランド部８，８ａが設けられている。
に、主要部材が、たとえばポリイミド樹脂などのテープ
基材５ａからなり、この表面上に、たとえば銅（Ｃｕ）
箔などからなる複数の配線パターン６，６ａが形成され
ている。この各配線パターン６，６ａの両端には、チッ
プ２の電極部１１に接続されるリード部７，７ａと、テ
ープ基材５ａの開口部９，９ａを通じて外部端子４，４
ａに接続されるランド部８，８ａが設けられている。
【００４２】特に、本実施の形態では、各配線パターン
６と、この両端に設けられるリード部７およびランド部
８は、前記実施の形態１と同様にチップ２の搭載領域の
外側に配設されている。新たに、各配線パターン６ａ
と、この両端に設けられるリード部７ａおよびランド部
８ａが追加され、これらの各配線パターン６ａ、リード
部７ａおよびランド部８ａはチップ２の搭載領域の内側
に配設されている。
６と、この両端に設けられるリード部７およびランド部
８は、前記実施の形態１と同様にチップ２の搭載領域の
外側に配設されている。新たに、各配線パターン６ａ
と、この両端に設けられるリード部７ａおよびランド部
８ａが追加され、これらの各配線パターン６ａ、リード
部７ａおよびランド部８ａはチップ２の搭載領域の内側
に配設されている。
【００４３】なお、Ｔ−ＴＦＢＧＡパッケージの半導体
装置を構成する他の要素の構造や、製造方法などは、前
記実施の形態１と同様であるので、ここでの詳細な説明
は省略する。
装置を構成する他の要素の構造や、製造方法などは、前
記実施の形態１と同様であるので、ここでの詳細な説明
は省略する。
【００４４】従って、本実施の形態の半導体装置によれ
ば、前記実施の形態１と同様に、基板１ａのテープ基材
５ａ上の配線パターン６，６ａおよびこの基板１ａ上に
搭載されるチップ２とパッケージの外部端子４，４ａは
基板１ａのテープ基材５ａを挟んで反対側に位置したパ
ッケージ構造となるので、テープ基材５ａのデバイスホ
ールを必要としないため、基板１ａの加工の標準化が図
れる。また、チップ２の電極部１１と結線する基板１ａ
のリード部７，７ａがテープ基材５ａ上に固定されてい
るため、リード曲がりによる不良が低減できる。
ば、前記実施の形態１と同様に、基板１ａのテープ基材
５ａ上の配線パターン６，６ａおよびこの基板１ａ上に
搭載されるチップ２とパッケージの外部端子４，４ａは
基板１ａのテープ基材５ａを挟んで反対側に位置したパ
ッケージ構造となるので、テープ基材５ａのデバイスホ
ールを必要としないため、基板１ａの加工の標準化が図
れる。また、チップ２の電極部１１と結線する基板１ａ
のリード部７，７ａがテープ基材５ａ上に固定されてい
るため、リード曲がりによる不良が低減できる。
【００４５】さらに、本実施の形態では、パッケージの
外部端子４，４ａは、テープ基材５ａを挟んでチップ２
と反対側に位置しているため、搭載されるチップ２の内
側領域にも外部端子４ａを搭載できる。
外部端子４，４ａは、テープ基材５ａを挟んでチップ２
と反対側に位置しているため、搭載されるチップ２の内
側領域にも外部端子４ａを搭載できる。
【００４６】なお、本実施の形態のように、チップ２の
搭載領域の内側に外部端子４ａを搭載する場合には、た
とえば図１４に破線で示すように、外部端子４ａを電源
（ＶＤＤ）、グランド（ＶＳＳ）などの端子に適用し
て、２個あるいはそれ以上のランド部８ａ間を配線パタ
ーンで接続することも可能である。
搭載領域の内側に外部端子４ａを搭載する場合には、た
とえば図１４に破線で示すように、外部端子４ａを電源
（ＶＤＤ）、グランド（ＶＳＳ）などの端子に適用し
て、２個あるいはそれ以上のランド部８ａ間を配線パタ
ーンで接続することも可能である。
【００４７】（実施の形態３）図１６により、本実施の
形態の半導体装置の一例の構成を説明する。図１６は本
実施の形態の半導体装置を示す断面図である。
形態の半導体装置の一例の構成を説明する。図１６は本
実施の形態の半導体装置を示す断面図である。
【００４８】本実施の形態の半導体装置は、前記実施の
形態１および２と同様に、たとえばＣＯＦ構造を用いた
Ｔ−ＴＦＢＧＡパッケージの半導体装置とされ、前記実
施の形態１および２との相違点は、基板の表面上に複数
のチップを搭載するようにした点である。
形態１および２と同様に、たとえばＣＯＦ構造を用いた
Ｔ−ＴＦＢＧＡパッケージの半導体装置とされ、前記実
施の形態１および２との相違点は、基板の表面上に複数
のチップを搭載するようにした点である。
【００４９】すなわち、本実施の形態の半導体装置は、
テープ基材上に配線層が形成された基板１ｂと、この基
板１ｂの表面上に搭載される、たとえば２個のチップ２
ａ，２ｂと、このチップ２ａ，２ｂと基板１ｂとの接続
部分を封止する封止材３と、基板１ｂの裏面上に搭載さ
れる外部端子４などから構成され、たとえばチップ２ａ
にはマイクロコンピュータ、チップ２ｂにはメモリなど
の所定の集積回路が形成されている。
テープ基材上に配線層が形成された基板１ｂと、この基
板１ｂの表面上に搭載される、たとえば２個のチップ２
ａ，２ｂと、このチップ２ａ，２ｂと基板１ｂとの接続
部分を封止する封止材３と、基板１ｂの裏面上に搭載さ
れる外部端子４などから構成され、たとえばチップ２ａ
にはマイクロコンピュータ、チップ２ｂにはメモリなど
の所定の集積回路が形成されている。
【００５０】なお、Ｔ−ＴＦＢＧＡパッケージの半導体
装置を構成する他の要素の構造や、製造方法などは、前
記実施の形態１と同様であるので、ここでの詳細な説明
は省略する。
装置を構成する他の要素の構造や、製造方法などは、前
記実施の形態１と同様であるので、ここでの詳細な説明
は省略する。
【００５１】従って、本実施の形態の半導体装置によれ
ば、前記実施の形態１および２と同様に、基板１ｂのテ
ープ基材５ｂ上の配線パターン６ｂおよびこの基板１ｂ
上に搭載されるチップ２ａ，２ｂとパッケージの外部端
子４は基板１ｂのテープ基材５ｂを挟んで反対側に位置
したパッケージ構造となるので、テープ基材５ｂのデバ
イスホールを必要としないため、基板１ｂの加工の標準
化が図れる。また、チップ２ａ，２ｂの電極部と結線す
る基板１ｂのリード部がテープ基材５ｂ上に固定されて
いるため、リード曲がりによる不良が低減できる。
ば、前記実施の形態１および２と同様に、基板１ｂのテ
ープ基材５ｂ上の配線パターン６ｂおよびこの基板１ｂ
上に搭載されるチップ２ａ，２ｂとパッケージの外部端
子４は基板１ｂのテープ基材５ｂを挟んで反対側に位置
したパッケージ構造となるので、テープ基材５ｂのデバ
イスホールを必要としないため、基板１ｂの加工の標準
化が図れる。また、チップ２ａ，２ｂの電極部と結線す
る基板１ｂのリード部がテープ基材５ｂ上に固定されて
いるため、リード曲がりによる不良が低減できる。
【００５２】なお、本実施の形態においても、前記実施
の形態２と同様に、パッケージの外部端子４は、テープ
基材５ｂを挟んでチップ２ａ，２ｂと反対側に位置して
いるため、搭載されるチップ２ａ，２ｂの内側領域にも
外部端子を搭載することが可能である。
の形態２と同様に、パッケージの外部端子４は、テープ
基材５ｂを挟んでチップ２ａ，２ｂと反対側に位置して
いるため、搭載されるチップ２ａ，２ｂの内側領域にも
外部端子を搭載することが可能である。
【００５３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５４】たとえば、前記実施の形態においては、Ｃ
ＯＦ構造を用いたＴ−ＴＦＢＧＡパッケージの半導体装
置を例に説明したが、これに限定されるものではなく、
テープ基材からなる基板を用いたＣＯＦ構造のパッケー
ジ全般に広く適用可能であり、基板のテープ基材上の配
線パターンおよびこの基板上に搭載されるチップとパッ
ケージの外部端子が基板のテープ基材を挟んで反対側に
位置したパッケージ構造であればよい。
ＯＦ構造を用いたＴ−ＴＦＢＧＡパッケージの半導体装
置を例に説明したが、これに限定されるものではなく、
テープ基材からなる基板を用いたＣＯＦ構造のパッケー
ジ全般に広く適用可能であり、基板のテープ基材上の配
線パターンおよびこの基板上に搭載されるチップとパッ
ケージの外部端子が基板のテープ基材を挟んで反対側に
位置したパッケージ構造であればよい。
【００５５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５６】（１）基板のテープ基材上の配線パターン
およびこの基板上に搭載されるチップと半導体装置の外
部端子は基板のテープ基材を挟んで反対側に位置した構
造となり、テープ基材のデバイスホールを必要としない
ので、基板の加工の標準化を図ることが可能となる。
およびこの基板上に搭載されるチップと半導体装置の外
部端子は基板のテープ基材を挟んで反対側に位置した構
造となり、テープ基材のデバイスホールを必要としない
ので、基板の加工の標準化を図ることが可能となる。
【００５７】（２）チップの電極部と結線する基板のリ
ード部がテープ基材上に固定されているので、リード曲
がりによる不良を低減することが可能となる。
ード部がテープ基材上に固定されているので、リード曲
がりによる不良を低減することが可能となる。
【００５８】（３）半導体装置の外部端子は、テープ基
材を挟んでチップと反対側に位置しているので、搭載さ
れるチップの内側領域にも外部端子を搭載することが可
能となる。
材を挟んでチップと反対側に位置しているので、搭載さ
れるチップの内側領域にも外部端子を搭載することが可
能となる。
【００５９】（４）前記（１）により、テープの加工の
標準化を図ることができるので、テープ加工費の低減が
可能となる。
標準化を図ることができるので、テープ加工費の低減が
可能となる。
【００６０】（５）前記（２）により、リード曲がりに
よる不良を低減することができるので、テープ歩留まり
および組み立て歩留まりの向上が可能となる。
よる不良を低減することができるので、テープ歩留まり
および組み立て歩留まりの向上が可能となる。
【００６１】（６）前記（２）により、リード曲がりに
よる不良を低減することができるので、狭パッドピッチ
の製品化が可能となる。
よる不良を低減することができるので、狭パッドピッチ
の製品化が可能となる。
【図１】本発明の実施の形態１の半導体装置を示す平面
図である。
図である。
【図２】本発明の実施の形態１の半導体装置を示す底面
図である。
図である。
【図３】本発明の実施の形態１の半導体装置を示す断面
図である。
図である。
【図４】本発明の実施の形態１の半導体装置において、
図３の要部（Ｘ部）を示す拡大断面図である。
図３の要部（Ｘ部）を示す拡大断面図である。
【図５】本発明の実施の形態１の半導体装置において、
基板のテープ部材を示す平面図である。
基板のテープ部材を示す平面図である。
【図６】本発明の実施の形態１の半導体装置において、
図５のａ−ａ’切断線に沿って切断した基板のテープ部
材を示す断面図である。
図５のａ−ａ’切断線に沿って切断した基板のテープ部
材を示す断面図である。
【図７】本発明の実施の形態１の半導体装置を実装基板
に実装した状態を示す側面図である。
に実装した状態を示す側面図である。
【図８】本発明の実施の形態１の半導体装置の製造方法
を示すフロー図である。
を示すフロー図である。
【図９】本発明の実施の形態１の半導体装置の製造方法
（図８に続く）を示すフロー図である。
（図８に続く）を示すフロー図である。
【図１０】本発明の実施の形態２の半導体装置を示す平
面図である。
面図である。
【図１１】本発明の実施の形態２の半導体装置を示す底
面図である。
面図である。
【図１２】本発明の実施の形態２の半導体装置を示す断
面図である。
面図である。
【図１３】本発明の実施の形態２の半導体装置におい
て、図１２の要部（Ｙ部）を示す拡大断面図である。
て、図１２の要部（Ｙ部）を示す拡大断面図である。
【図１４】本発明の実施の形態２の半導体装置におい
て、基板のテープ部材を示す平面図である。
て、基板のテープ部材を示す平面図である。
【図１５】本発明の実施の形態２の半導体装置におい
て、図１４のｂ−ｂ’切断線に沿って切断した基板のテ
ープ部材を示す断面図である。
て、図１４のｂ−ｂ’切断線に沿って切断した基板のテ
ープ部材を示す断面図である。
【図１６】本発明の実施の形態３の半導体装置を示す断
面図である。
面図である。
１，１ａ，１ｂ 基板 ２，２ａ，２ｂ チップ ３ 封止材 ４，４ａ 外部端子 ５，５ａ，５ｂ テープ基材 ６，６ａ，６ｂ 配線パターン ７，７ａ リード部 ８，８ａ ランド部 ９，９ａ 開口部 １０ ソルダーレジスト １１ 電極部 １２ 補強枠 １３ スプロケットホール １４ 実装基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市原 誠一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F044 KK03 LL00 MM03 MM08 MM16 MM48 RR18
Claims (5)
- 【請求項１】 テープ基材の表面上に配線層が形成さ
れ、この配線層の配線パターンの両端にリード部とラン
ド部が設けられ、このランド部が裏面側に露出するよう
に前記テープ基材に開口部が形成されている基板と、 前記基板の表面上にフェイスダウンで搭載され、表面上
に所定の集積回路に接続された電極部が設けられ、この
電極部が前記リード部に接続されるチップと、 前記チップの電極部と前記基板のリード部との接続部分
を封止する封止材と、 前記基板の裏面上に搭載され、前記開口部を通じて前記
ランド部に接続される外部端子とを有することを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記外部端子は、前記基板の裏面上の、前記チップの搭
載領域の外側に搭載されていることを特徴とする半導体
装置。 - 【請求項３】 請求項１記載の半導体装置であって、 前記外部端子は、前記基板の裏面上の、前記チップの搭
載領域の外側および内側に搭載されていることを特徴と
する半導体装置。 - 【請求項４】 請求項１記載の半導体装置であって、 前記基板の表面上には、複数のチップが搭載されている
ことを特徴とする半導体装置。 - 【請求項５】 テープ基材の表面上に配線層が形成さ
れ、この配線層の配線パターンの両端にリード部とラン
ド部が設けられ、このランド部が裏面側に露出するよう
に前記テープ基材に開口部が形成されている基板の表面
上に、表面上に所定の集積回路に接続された電極部が設
けられた１つまたは複数のチップを、このチップの電極
部が前記リード部に接続されるようにフェイスダウンで
搭載する工程と、 前記１つまたは複数のチップの電極部と前記基板のリー
ド部との接続部分を封止材により封止する工程と、 前記基板の裏面上に、前記開口部を通じて前記ランド部
に接続されるように外部端子を搭載する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353065A JP2002158309A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353065A JP2002158309A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158309A true JP2002158309A (ja) | 2002-05-31 |
Family
ID=18825883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353065A Withdrawn JP2002158309A (ja) | 2000-11-20 | 2000-11-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002158309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004127974A (ja) * | 2002-09-30 | 2004-04-22 | Oki Electric Ind Co Ltd | Ｃｏｆテープキャリア、半導体素子、半導体装置 |
| WO2019174043A1 (zh) * | 2018-03-16 | 2019-09-19 | 深圳市柔宇科技有限公司 | Cof载带及其加工方法、cof载带加工设备 |
-
2000
- 2000-11-20 JP JP2000353065A patent/JP2002158309A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004127974A (ja) * | 2002-09-30 | 2004-04-22 | Oki Electric Ind Co Ltd | Ｃｏｆテープキャリア、半導体素子、半導体装置 |
| US6809406B2 (en) | 2002-09-30 | 2004-10-26 | Oki Electric Industry Co., Ltd. | COF tape carrier, semiconductor element, COF semiconductor device, and method for manufacturing of COF semiconductor device |
| WO2019174043A1 (zh) * | 2018-03-16 | 2019-09-19 | 深圳市柔宇科技有限公司 | Cof载带及其加工方法、cof载带加工设备 |
| CN111788516A (zh) * | 2018-03-16 | 2020-10-16 | 深圳市柔宇科技股份有限公司 | Cof载带及其加工方法、cof载带加工设备 |
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