JP2002157898A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】実デバイスで容易にＤＲＡＭリフレッシュ時間
のモニタができ、消費電力、デバイスの動作上に最適な
リフレッシュ時間を設定できるとともに、リフレッシュ
不良発生の早期発見が可能な半導体集積回路を得る。 【解決手段】 半導体集積回路がチップ内に内蔵するＤ
ＲＡＭ１２１に、実際のデータをストアする正規メモリ
セルアレイ１２２以外にリフレッシュ時間をモニタする
ための冗長メモリセルアレイ１２３を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミックラ
ンダムアクセスメモリ（リフレッシュ動作が必要な揮発
性メモリ：以下、ＤＲＡＭという）、およびディジタル
信号処理プロセッサ（以下、ＤＳＰという）をチップ内
に内蔵する半導体集積回路（以下、システムＬＳＩとい
う）に関するものである。

【０００２】

【従来の技術】半導体プロセス技術の進歩にともない、
プロセッサやメモリ、その他の回路を１チップに集積し
たシステムＬＳＩが開発され、半導体チップの主力品種
になろうとしている。このようなシステムＬＳＩの内蔵
するメモリには、記憶素子（メモリセル）が１つのトラ
ンジスタと１つのキャパシタ（コンデンサ）よりなるＤ
ＲＡＭを採用するのが、チップ面積削減上得策である。
このような１つのトランジスタと１つのキャパシタによ
るＤＲＡＭでは、データをメモリセルの記憶部であるコ
ンデンサの充電電圧としている。このコンデンサの電荷
は時間の経過とともに放電されてゆくため、記憶データ
としての充電電圧が低下し、記憶データの破壊が起こ
る。すなわち、データ的にはハイレベル（Ｈｉｇｈ Ｌ
ｅｖｅｌ：以下、Ｈレベルという）のデータがローレベ
ル（Ｌｏｗ Ｌｅｖｅｌ：以下、Ｌレベルという）のデ
ータに化けてしまう。

【０００３】ＤＲＡＭではこのようなデータ破壊、デー
タ化けの前に所望のデータを再書き込みすることによ
り、そのようなデータ破壊、データ化けを防いでいる。
このデータの再書き込み動作をリフレッシュ動作と呼ん
でいる。なお、このリフレッシュ動作は、ＤＲＡＭのデ
ータ保持のためにはが不可欠なものである。

【０００４】以下にシステムＬＳＩにおけるＤＲＡＭ動
作、リフレッシュ動作の詳細を説明する。図３は“ＩＥ
ＥＥ ２０００ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ”Ｐ．２７
１に掲載されたＦｉｇ．１をベースに作成した、この発
明および従来の半導体集積回路に用いられるＤＲＡＭの
構成を示すブロック図であり、図４はそのようなＤＲＡ
Ｍに用いられるメモリセルの構成を示す回路図である。
図３において、１０１はワード線、１０２はビット線、
１０３はメモリセルであり、１０４はコントロール信号
発生部、１０５はロウアドレスバッファ、１０６はロウ
デコーダ、１０７はビット線イコライズ回路、１０８は
センスアンプ、１０９はコラムアドレスバッファ、１１
０はコラムデコーダ、１１１はビット線選択スイッチ、
１１２は入出力バッファ、１１３はＩＯ線である。ま
た、図４において、１１４はＭＯＳトランジスタ、１１
５はコンデンサである。

【０００５】次に動作について説明する。ロウアドレス
バッファ１０５によって行アドレス（ＲＡ）が確定され
ると、ロウデコーダ１０６を介して一本のワード線１０
１が活性化され、それに接続されているメモリセル１０
３よりビット線１０２にデータが読み出される。ここ
で、そのデータがＨレベルであればビット線１０２の電
位は微増する。センスアンプイネーブル（ＳＡＥ）信号
によってセンスアンプ１０８を活性にすると、ビット線
１０２のレベルは電源電圧レベルに充電される。このビ
ット線１０２のＨレベルは、コラムアドレスストローブ
（／ＣＡＳ）信号によるコラムアドレス確定後に、コラ
ムデコーダ１１０を通して発生されるデコード信号によ
り、該当ビット線がＩＯ線に接続され、入出力バッファ
１１２を介して外部ピンにデータ出力される。この一連
の動作がＤＲＡＭのリード動作である。

【０００６】また、図４に示すように、メモリセル１０
３は記憶部としてコンデンサ１１５が用いられており、
このコンデンサ１１５の電荷は時間経過に伴って放電す
るため、メモリセル１０３の再書き込みが必要となる。
このメモリセル１０３の再書き込みがリフレッシュ動作
であり、同一ワード線１０１に対する活性化周期がリフ
レッシュ時間である。

【０００７】なお、このメモリセル１０３のリフレッシ
ュ時間は、その半導体ウエハプロセス技術、微細化技
術、あるいはシステムＬＳＩの動作電圧、温度に大きく
依存してばらつく。カタログ値等、リフレッシュ時間の
下限値の目安となるものはあるが、リフレッシュ時間の
実力値は、通常、大きなマージンがとられており、この
カタログ値よりもはるかに短く設定されている場合が多
い。そのため、メモリセル１０３のリフレッシュ時間
は、システムＬＳＩの動作環境を考慮して実デバイスを
評価してみないとわからない。ここで、カタログ値を遵
守して、頻繁にリフレッシュすればよいという考え方も
あり、むろん、動作的にはそのようにした方が安全であ
る。従って、システムＬＳＩは通常、そのようなカタロ
グのスペックに準拠したリフレッシュ周期によりリフレ
ッシュ動作を繰り返している。

【０００８】しかしながら、リフレッシュ動作には前述
のように、ロウデコーダ１０６やセンスアンプ１０８の
動作が伴うものである。よって、リフレッシュ時間を短
くすると、その都度内蔵するＤＲＡＭの容量に応じて、
再書き込みのための膨大な電流が流れることとなる。こ
のリフレッシュ周期をそのデバイスの実力に応じてでき
るだけ長く最適化することは、リフレッシュ電流の軽減
につながり、低消費電力化が要求されるシステムＬＳＩ
の、携帯端末市場等の分野への参入にとって必要不可欠
である。

【０００９】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、内蔵するＤＲＡＭ
のリフレッシュ時間の設定は、およそのカタログスペッ
クでファームウェア等によって決定されており、これで
は、デバイス完成後のそのチップのリフレッシュ実力値
等を手軽に知る手段もなく、システムＬＳＩに対する低
消費電力化に対するアプローチ、リフレッシュ不良モニ
タのアプローチがとられていないなどの課題があった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、実デバイスで容易にリフレッシュ
時間が測定でき、消費電力およびデバイスの動作上で最
適なリフレッシュ時間の設定、システム動作中のリフレ
ッシュ時間の妥当性のモニタ（監視）が可能な半導体集
積回路を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体集
積回路は、リフレッシュ時間モニタ用の冗長メモリセル
アレイを、ＤＲＡＭの実際のデータをストアする正規メ
モリセルアレイとは別に設けたものである。

【００１２】この発明に係る半導体集積回路は、冗長メ
モリセルアレイのメモリセルと、正規メモリセルアレイ
のメモリセルとを同一の構造としたものである。

【００１３】この発明に係る半導体集積回路は、冗長メ
モリセルアレイのメモリセルの蓄積容量を、正規メモリ
セルアレイのメモリセルの蓄積容量よりも小さくしたも
のである。

【００１４】この発明に係る半導体集積回路は、正規メ
モリセルアレイで発生したメモリセルの不良を救済する
ための不良救済メモリセルアレイを、リフレッシュ時間
モニタ用の冗長メモリセルアレイとして使用するように
したものである。

【００１５】この発明に係る半導体集積回路は、冗長メ
モリセルアレイに対するデータの書き込み、読み出し
を、それが接続されているＤＳＰによって行うようにし
たものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の構成を示すブロック図である。図におい
て、１２１は当該半導体集積回路に内蔵されているＤＲ
ＡＭである。１２２はこのＤＲＡＭ１２１内で、実際の
データをストアする正規メモリセルアレイである。１２
３はこのＤＲＡＭ１２１内に正規メモリセルアレイ１２
２とは別に設けられ、当該ＤＲＡＭ１２１のリフレッシ
ュ時間のモニタに用いられる冗長メモリセルアレイであ
る。１２４は当該システムＬＳＩにおけるディジタル信
号処理を行い、ＤＲＡＭ１２１内のリフレッシュ時間モ
ニタ用の冗長メモリセルアレイ１２３に対する書き込み
および読み出しを行うＤＳＰである。１２５はこのＤＳ
Ｐ１２４と冗長メモリセルアレイ１２３との間を接続
し、ＤＳＰ１２４の指示に従って冗長メモリセルアレイ
１２３を制御する冗長メモリセルコントロール回路であ
る。

【００１７】なお、図２は図１に示したＤＲＡＭ１２１
の正規メモリセルアレイ１２２以外の部分の回路構成を
示すブロック図である。図において、１０１はこの冗長
メモリセルアレイ１２３のワード線であり、１０２はビ
ット線である。１０３はそれらワード線１０１とビット
線１０２との交点に配置されたメモリセルである。１０
７は対となるビット線１０２の等化用のビット線イコラ
イズ回路であり、１０８はリードデータを増幅するセン
スアンプである。

【００１８】１２４は図１に示したディジタル信号処理
用のＤＳＰである。１２６ａはリード／ライトのイネー
ブル信号を受けるＤフリップフロップ（以下、Ｄ−ＦＦ
という）であり、１２６ｂはライトデータ（ＷＤＡＴ
Ａ）を受けるＤ−ＦＦ、１２６ｃはリードデータ（ＲＤ
ＡＴＡ）を受けるＤ−ＦＦである。１２７ａはライトイ
ネーブル信号を遅延させる遅延ユニットであり、１２７
ｂはワード線１０１のレベル変化よりセンスアンプ１０
８へのトリガとなる遅延信号（ＳＡＥ）を生成する遅延
ユニットである。

【００１９】また、図３において、１０１はＤＲＡＭ１
２１の正規メモリセルアレイ１２２のワード線であり、
１０２はビット線である。１０３はそれらワード線１０
１とビット線１０２との交点に配置された正規メモリセ
ルアレイ１２２のメモリセルである。１０４はこのＤＲ
ＡＭ１２１の制御に必要なコントロール信号を発生する
コントロール信号発生部である。

【００２０】１０５はワード線１０１を選択するための
ＲＡを保持するロウアドレスバッファであり、１０６は
このＲＡのデコードを行うロウデコーダである。１０７
は対となるビット線１０２の等化用のビット線イコライ
ズ回路であり、１０８はリードデータを増幅するセンス
アンプである。１０９は列アドレス（ＣＡ）を保持する
コラムアドレスバッファであり、１１０はそのＣＡをデ
コードするコラムデコーダである。１１１はコラムデコ
ーダ１１０の出力に応じてこの正規メモリセルアレイ１
２２のビット線１０２を選択するビット線選択スイッチ
である。１１２は入出力データを保持する入出力バッフ
ァであり、１１３はビット線選択スイッチ１１１で選択
されたビット線１０２を入出力バッファ１１２に接続す
るＩＯ線である。

【００２１】また、図４はこのようなＤＲＡＭで用いら
れるメモリセル１０３の構成を示す回路図である。図に
おいて、１１４はワード線１０１とビット線１０２の交
点に接続されたＭＯＳトランジスタであり、１１５はこ
のＭＯＳトランジスタ１１４に接続された記憶部として
のコンデンサである。なお、図２に示した冗長メモリセ
ルアレイ１２３で用いられるメモリセル１０３と、図３
に示した正規メモリセルアレイ１２２で用いられるメモ
リセル１０３は、図４に示す同一構造にて形成されてい
る。

【００２２】次に動作について説明する。ここでは、ま
ず、ＤＲＡＭ１２１のリード動作について図３および図
４を用いて説明する。図３において、コントロール信号
発生部１０４がまず、ロウアドレスストローブ（／ＲＡ
Ｓ）信号をラッチして、ロウアドレスラッチ（ＲＡＬ）
信号を出力する。このＲＡＬ信号を受けたロウアドレス
バッファ１０５は、その時のロウアドレスの値を保持す
る。一旦、ＲＡが確定されると、ビット線イコライズ回
路１０７によってショートされていたビット線１０２の
ペアは、コントロール信号発生部１０４の発生するビッ
トラインイコライズ（ＢＬＥＱ）信号によって互いに切
り離される。その後、ロウデコーダ１０６を介してワー
ド線１０１一本の、例えばＷＬ１が活性化されると、そ
れに接続されているメモリセル１０３よりビット線１０
２にデータが読み出される。

【００２３】ここで、当該データがＨレベルの場合に
は、ビット線１０２の電位は読み出し前のリファレンス
レベルに比べて微増する。ワード線１０１（ＷＬ１）の
活性後、所定の遅延を経てコントロール信号発生部１０
４より発生するＳＡＥ信号をアクティブにし、センスア
ンプ１０８を活性化する。これにより、ビット線１０２
のレベルは電源電圧レベルに充電される。その後、／Ｃ
ＡＳ信号によるコラムアドレス確定すると、コラムデコ
ーダ１１０を通して発生されるデコード信号によりビッ
ト線選択スイッチ１１１が動作して、該当ビット線１０
２がＩＯ線１１３に接続される。これにより、ビット線
１０２のＨレベルは、入出力バッファ１１２を介して外
部ピンにデータ出力される。この一連のＤＲＡＭのリー
ド動作は従来の場合と同様である。

【００２４】また、ＤＲＡＭ１２１の正規メモリセルア
レイ１２２および冗長メモリセルアレイ１２３のメモリ
セル１０３は、図４に示すように、その記憶部としてコ
ンデンサ１１５が用いられている。ここで、記憶データ
としてのコンデンサ１１５に充電された電荷は時間が経
過するにつれて放電（リーク）するため、記憶データの
破壊が起こる。従って、定期的にワード線１０１を活性
化させ、センスアンプ１０８を活性化させて、電源電圧
レベルに充電された電位をメモリセル１０３に再書き込
みする必要が生じる。このＤＲＡＭ１２１のメモリセル
１０３の再書き込みがリフレッシュ動作であり、同一ワ
ード線１０１に対する活性化の周期がリフレッシュ時間
である。

【００２５】このリフレッシュ周期を、そのデバイスの
実力に応じてできるだけ長く最適化し、リフレッシュ電
流を軽減するために、この発明の実施の形態１では図１
に示すように、ＤＲＡＭ１２１内に、実際のデータをス
トアする正規メモリセルアレイ１２２とは別に、リフレ
ッシュ時間をモニタするための冗長メモリセルアレイ１
２３を併設している。この冗長メモリセルアレイ１２３
は、レイアウト面積を削減するため、図２に示すよう
に、１本のワード線１０１による１行だけの構成として
いる。ただし、そのメモリセル１０３の構造について
は、正規メモリセルアレイ１２２とまったく同一構造と
する。なお、このように形成された冗長メモリセルアレ
イ１２３は、冗長メモリセルコントロール回路１２５を
介してＤＳＰ１２４と接続され、データのライト、リー
ドが容易に可能なような構成になっている。

【００２６】すなわち、ＤＳＰ１２４はそれ自身にプロ
グラムされたソフトウェアであるファームウェア上で、
データのライト、リードのインターバル時間を設定し、
データを書き込んだ後、設定されたインターバル時間が
経過してからそのデータを読み出すことにより、書き込
んだデータが読み出せるか、どこまでのインターバル時
間であればデータが問題なく読み出せるかについて、実
システム動作中におけるＤＲＡＭ１２１のリフレッシュ
時間の測定、および定期的なモニタを行うことができ
る。そして、最適なリフレッシュ時間をＤＳＰ１２４の
ファームウェア上に設定する。

【００２７】以下、図２を使って詳細に説明する。ここ
で、図２は図１に示したシステムＬＳＩの、正規メモリ
セルアレイ１２２以外の部分を示す回路ブロック図であ
り、リフレッシュ実力値測定用の簡易擬似ＤＲＡＭを形
成している。

【００２８】データの書き込み時においては、ＤＳＰ１
２４の発生したライトイネーブル信号がＤ−ＦＦ１２６
ａを介して遅延ユニット１２７ａに送られる。このライ
トイネーブル信号は所定の遅延時間を経てワード線１０
１（ＷＬ０）に伝達され、そのワード線１０１（ＷＬ
０）を活性化する。一方、このライトイネーブル信号の
発生により、ＤＳＰ１２４からのＷＤＡＴＡがＤ−ＦＦ
１２６ｂを介してビット線１０２、例えばビット線ＢＬ
０に伝達される。これによって、ワード線１０１が開い
ている該当メモリセル１０３にデータの書き込みが行わ
れる。

【００２９】また、データの読み出し時には、ＤＳＰ１
２４よりリードイネーブル信号が発生すると、ビット線
イコライズ回路１０７によってショートされていたビッ
ト線１０２のペア（ＢＬ０，／ＢＬ０）が切り離され
る。その後、データの書き込み時と同様に、遅延ユニッ
ト１２７ａによる所定の遅延時間を経てワード線１０１
（ＷＬ０）が活性化される。そして、ビット線１０２
（ＢＬ０）の電位は、ワード線１０１（ＷＬ０）の活性
化前に比べて微少量だけ変化する。その微少変位分を、
遅延ユニット１２７ｂで所定時間だけ遅延させたワード
線１０１（ＷＬ０）のＳＡＥをトリガ信号として、セン
スアンプ１０８で増幅させる。このセンスアンプ１０８
で増幅されたレベルのＲＤＡＴＡをＤＳＰ１２４で読み
込む。

【００３０】ＤＳＰ１２４は読み込んだＲＤＡＴＡと、
ライト時に書き込んだＷＤＡＴＡとを比較し、両者が一
致していれば、書き込み動作、読み出し動作のインター
バル時間が、当該ＤＲＡＭ１２１のリフレッシュ実力値
以内にある、つまり、ＤＲＡＭ１２１のリフレッシュ実
力値は、このインターバル時間をクリアして、それ以上
あるということになる。

【００３１】このように、上記の方法によってＤＲＡＭ
１２１のリフレッシュ実力の限界時間を求め、ＤＳＰ１
２４に搭載されたファームウェアのリフレッシュ時間と
してこの値を使えば、リフレッシュ周期をそのデバイス
の実力に応じてできるだけ長く最適化することが可能と
なって、フレッシュ電流が軽減され、システムＬＳＩの
低消費電力化をはかることができる。

【００３２】また、システム動作中に、上記の方法によ
ってＤＲＡＭ１２１のリフレッシュ実力の限界時間を定
期的に求めることにより、ＤＳＰ１２４上のファームウ
ェアに記述しているリフレッシュ時間に問題がないか、
リフレッシュ不良を起こしていないかをモニタすること
ができる。もし、冗長メモリセルアレイ１２３のモニタ
によってエラーの発生が検出された場合には、正規メモ
リセルアレイ１２２でもリフレッシュ不良の恐れがある
ものと判断して、ＤＳＰ１２４に割り込み等を出力する
ことによってそれをシステムに反映させる。

【００３３】以上のように、この実施の形態１によれ
ば、システムＬＳＩに内蔵されるＤＲＡＭ１２１のリフ
レッシュ時間の設定を、実デバイスの測定により決定し
ているので、デバイス完成後においても、そのチップの
リフレッシュ実力値等を手軽に知ることができるように
なって、低消費電力化、デバイスの動作における最適な
リフレッシュ時間の設定が可能になるという効果が得ら
れ、また、ＤＲＡＭ１２１のリフレッシュ実力の限界時
間を定期的に求めることにより、システム動作中のリフ
レッシュ時間の妥当性をモニタ（監視）することも可能
になるという効果も得られる。

【００３４】実施形態２．なお、上記実施の形態１で
は、リフレッシュ時間をモニタするための冗長メモリセ
ルアレイ１２３を構成しているメモリセル１０３の構造
を、実際のデータをストアする正規メモリセルアレイ１
２２のメモリセル１０３の構造とまったく同一であるも
のとしたが、それらの構造を互いに異なるようにしても
よい。この発明の実施の形態２は、そのような冗長メモ
リセルアレイ１２３のメモリセル１０３と正規メモリセ
ルアレイ１２２のメモリセル１０３とでその構造が異な
る場合の一例として、正規メモリセルアレイ１２２のメ
モリセル１０３におけるコンデンサ１１５の蓄積容量よ
りも、冗長メモリセルアレイ１２３のメモリセル１０３
におけるコンデンサ１１５の蓄積容量を小さくしたもの
である。

【００３５】ここでは、リフレッシュ時間モニタ用の冗
長メモリセルアレイ１２３のメモリセル１０３は、正規
メモリセルアレイ１２２のメモリセル１０３の代表とい
う位置付けである。しかしながら、システムＬＳＩの集
積度を高くした場合、正規メモリセルアレイ１２２中の
ワーストメモリセルのリフレッシュ時間を、冗長メモリ
セルアレイ１２３中の数少ないメモリセル１０３でモデ
ィファイするのは困難である。そのため、リフレッシュ
時間モニタ用の冗長メモリセルアレイ１２３のメモリセ
ル１０３では、そのコンデンサ１１５の蓄積容量を、正
規メモリセルアレイ１２２のメモリセル１０３のコンデ
ンサ１１５の蓄積容量よりも小さい構造としている。こ
れによって、リフレッシュ不良が加速され、正規メモリ
セルアレイ１２２の中のワーストメモリセルのリフレッ
シュ時間に近づけることが可能となる。

【００３６】以上のように、この実施の形態２によれ
ば、正規メモリセルアレイ１２２のメモリセル１０３よ
りも、冗長メモリセルアレイ１２３のメモリセル１０３
の方が、コンデンサ１１５の蓄積容量が小さくなってい
るので、集積度の高いシステムＬＳＩにおいても、正規
メモリセルアレイ１２２中のワーストメモリセルのリフ
レッシュ時間を、冗長メモリセルアレイ１２３中の数少
ないメモリセル１０３にてモディファイすることが可能
になるという効果が得られる。

【００３７】実施形態３．また、上記実施の形態１で
は、ＤＲＡＭ１２１の正規メモリセルアレイ１２２に、
別途用意した冗長メモリセルアレイ１２３を付加したも
のについて説明したが、この発明による半導体集積回路
はこれにのみ限られるものではない。通常、ＤＲＡＭ１
２１の正規メモリセルアレイ１２２には、そのメモリセ
ル１０３の不良救済、不良置換のための不良救済メモリ
セルアレイが備えられている場合が多い。この発明の実
施の形態３はそのような不良救済メモリセルアレイを、
リフレッシュ時間をモニタするための冗長メモリセルア
レイ１２３として利用したものである。

【００３８】メモリセル１０３に不良が発生した場合
に、その不良救済、不良置換を行うための不良救済メモ
リセルアレイが備えられているＤＲＡＭ１２１の正規メ
モリセルアレイ１２２において、もし、正規メモリセル
アレイ１２２のメモリセル１０３に不良がない場合に
は、備えられている不良救済メモリセルアレイが未使用
状態となっている。そのような場合、リフレッシュ時間
モニタ用の冗長メモリセルアレイ１２３として、この不
良救済メモリセルアレイを利用する。すなわち、ＤＲＡ
Ｍ１２１が不良となったメモリセル１０３の不良救済、
不良置換を行うために備えている不良救済メモリセルア
レイの、ワード線１０１の１本分をリフレッシュ時間モ
ニタ用の冗長メモリセルアレイ１２３として流用すれ
ば、実施の形態１の場合と同様に、リフレッシュ時間の
測定により、消費電力の削減、リフレッシュ不良のモニ
タを行うことができる。

【００３９】以上のように、この実施形態３によれば、
フレッシュ時間モニタ用の冗長メモリセルアレイ１２３
として、不良救済メモリセルアレイを使用しているの
で、ＤＲＡＭ１２１に正規メモリセルアレイ１２２とは
別の冗長メモリセルアレイ１２３を設ける必要がなくな
って、システムＬＳＩのチップ面積を削減することがで
きるという効果が得られる。

【００４０】

【発明の効果】以上のように、この発明によれば、正規
メモリセルアレイに、それとは別に設けたリフレッシュ
時間モニタ用の冗長メモリセルアレイを接続するように
構成したので、実デバイスで容易にＤＲＡＭのリフレッ
シュ時間をモニタすることができ、消費電力、デバイス
の動作に最適なリフレッシュ時間を設定することが可能
となって、リフレッシュ不良の発生を早期に発見できる
などの半導体集積回路が得られる効果がある。

【００４１】この発明によれば、冗長メモリセルと正規
メモリセルのメモリセルの構造が同一になるように構成
したので、冗長メモリセルアレイと正規メモリセルアレ
イとを別々に設計する必要がなくなり、システムＬＳＩ
の設計、製造が容易になるという効果がある。

【００４２】この発明によれば、メモリセルの蓄積容量
を、正規メモリセルアレイよりも冗長メモリセルアレイ
の方が小さくなるように構成したので、正規メモリセル
アレイの中のワーストメモリセルのリフレッシュ時間の
モディファイを、冗長メモリセルアレイ中の数少ないメ
モリセルによって行うことが可能になるという効果があ
る。

【００４３】この発明によれば、冗長メモリセルアレイ
として、不良救済メモリセルアレイを使用するように構
成したので、別途リフレッシュ時間モニタ用の冗長メモ
リセルアレイを設ける必要がなくなり、ＤＲＡＭのチッ
プ面積を削減できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路を示すブロック図である。

【図２】 実施の形態１における冗長メモリセルアレイ
を示すブロック図である。

【図３】 この発明および従来の半導体集積回路で用い
られるＤＲＡＭを示すブロック図である。

【図４】 この発明および従来のＤＲＡＭで用いられる
メモリセルの構成を示す回路図である。

【符号の説明】

１０１ ワード線、１０２ ビット線、１０３ メモリ
セル、１０４ コントロール信号発生部、１０５ ロウ
アドレスバッファ、１０６ ロウデコーダ、１０７ ビ
ット線イコライズ回路、１０８ センスアンプ、 １０
９ コラムアドレスバッファ、１１０ コラムデコー
ダ、１１１ ビット線選択スイッチ、１１２ 入出力バ
ッファ、１１３ ＩＯ線、１１４ ＭＯＳトランジス
タ、１１５コンデンサ、１２１ ＤＲＡＭ、１２２ 正
規メモリセルアレイ、１２３ 冗長メモリセルアレイ、
１２４ ＤＳＰ、１２５ 冗長メモリセルコントロール
回路、１２６ａ，１２６ｂ，１２６ｃ Ｄ−ＦＦ、１２
７ａ，１２７ｂ 遅延ユニット。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ａ ３７１Ｄ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ダイナミックランダムアクセスメモリを
   チップ内に内蔵する半導体集積回路において、 前記ダイナミックランダムアクセスメモリ内に、実際の
   データをストアする正規メモリセルアレイとは別に、リ
   フレッシュ時間をモニタするための冗長メモリセルアレ
   イを設けたことを特徴とする半導体集積回路。
2. 【請求項２】 リフレッシュ時間をモニタするための冗
   長メモリセルアレイのメモリセルの構造を、実際のデー
   タをストアする正規メモリセルアレイのメモリセルの構
   造と同一にしたことを特徴とする請求項１記載の半導体
   集積回路。
3. 【請求項３】 リフレッシュ時間をモニタするための冗
   長メモリセルアレイのメモリセルの蓄積容量を、実際の
   データをストアする正規メモリセルアレイのメモリセル
   の蓄積容量よりも小さくしたことを特徴とする請求項１
   記載の半導体集積回路。
4. 【請求項４】 ダイナミックランダムアクセスメモリを
   チップ内に内蔵する半導体集積回路において、 前記ダイナミックランダムアクセスメモリ内に、実際の
   データをストアする正規メモリセルアレイのメモリセル
   に不良が発生した場合に、その不良を救済するための不
   良救済メモリセルアレイを設け、 前記不良救済メモリセルアレイを、リフレッシュ時間を
   モニタするための冗長メモリセルアレイとして利用する
   ことを特徴とする半導体集積回路。
5. 【請求項５】 チップ内に、半導体集積回路内の信号を
   ディジタル処理するためのディジタル信号処理プロセッ
   サを設け、 前記ディジタル信号プロセッサと、リフレッシュ時間を
   モニタするための冗長メモリセルアレイとを接続し、 前記冗長メモリセルアレイに対するデータの書き込み、
   読み出しを、前記ディジタル信号処理プロセッサにて行
   うことを特徴とする請求項１または請求項４記載の半導
   体集積回路。