JP2002150718A

JP2002150718A - 内挿装置

Info

Publication number: JP2002150718A
Application number: JP2000341772A
Authority: JP
Inventors: Takeyuki Takayama; 強之高山; Hiroshi Yasuda; 博安田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-11-09
Filing date: 2000-11-09
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】フェーズエンコード変調信号入力にノイズによ
る「偽のパルス」が重畳されたり、ディスク上のディフ
ェクト等によりパルスが欠落した場合に復調信号のビッ
トずれをなくすことができる内挿装置を提供する。【解決手段】前回の復調出力６を遅延させるための遅延
レジスタ７と、遅延レジスタ７の値と周期検出信号３１
の値に応じて復調信号６を出力する内挿デコーダ８と、
「偽のパルス」が検出された時に次の周期検出信号３１
に対して「＋１」演算を行うための周期検出値加算レジ
スタ９とを有し、前回の復調出力６と周期検出信号３２
のパターンに応じて通常出力、出力禁止、出力内挿の判
断を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェーズエンコー
ド変調された信号を復調し、復調後に誤り訂正等の処理
を行い、誤ったデータを訂正するシステムにおける内挿
装置に関するものである。例えばＤＶＤディスクにおけ
るＢＣＡ領域に記録されたデータを再生する際に本発明
を用いる事ができる。

【０００２】

【従来の技術】従来のフェーズエンコード復調回路の構
成を図６に示し、その動作タイミングを図７に示す。ま
ず図６における、２はエッジ検出回路であり、フェーズ
エンコード変調信号入力１の立ち上がりエッジを検出す
る。そして、３はエッジ周期検出回路であり、エッジ検
出回路２から出力されたエッジ検出信号２１の周期を基
準クロック信号５により検出し、周期検出信号３１を出
力する。さらに、４はデコーダであり、周期検出信号３
１の図６に示す値に基づいて復調信号６を出力する。

【０００３】以上の様に構成された従来のフェーズエン
コード復調回路に以下図７を参考にその動作を説明す
る。まず図７に示した様にフェーズエンコード変調とは
一定周期のサンプル期間においてパルスの位相が前半に
あるか後半にあるかで「０」「１」を識別する方式であ
る。図７における従来例ではパルスの位相が前半にある
場合を「０」としている。フェーズエンコード変調にお
いては、エンコードすべき値が「０」→「１」または
「１」→「０」に変化した場合は、そのパルス出力が特
有のパターンとなるため容易に識別できるが、同じ値が
続いた場合はそれが「０」の場合も「１」の場合も同じ
パルス列となるため、識別出来ない。従ってこの場合は
過去の出力値を「前値ホールド」して出力する事とな
る。

【０００４】図６に示した従来例では、エッジ検出回路
２によりフェーズエンコード変調信号入力１の立ち上が
りエッジが検出され、図７に示すエッジ検出信号２１が
得られる。このエッジ検出信号２１の周期を基準クロッ
ク信号５により検出する事で、周期検出信号３１が得ら
れる。そしてデコーダ４では周期検出信号３１の個々の
値に応じて「０」出力、「１」出力、もしくは「前値ホ
ールド」のいずれかを切換えて、復調信号６を出力す
る。

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
た従来のフェーズエンコード復調回路ではフェーズエン
コード変調信号入力１にノイズによる「偽のパルス」が
付加されたり、ディスク上のディフェクト等によりパル
スが欠落した場合に、復調信号６がビットずれを起こ
し、以降のデータが全て誤ったデータに変化してしまう
といった問題があった。

【０００６】これを図８及び図９を用いて説明する。ま
ず図８にフェーズエンコード変調信号入力１にノイズに
よる「偽のパルス」Ｐが付加された場合のタイミングを
示す。この場合、エッジ検出回路２は間違ったエッジ検
出信号２１を余計に出力する。しかしエッジ周期検出回
路３では、間違ったパルスが付加された状態であっても
パルスの周期がＴであるため、エッジ検出信号２１がノ
イズによる間違ったパルスなのか正規の状態なのか識別
する事が出来ない。従って周期検出信号３１が図７に示
すように「３」→「１」→「２」→「３」となるところ
を、「３」→「１」→「１」→「１」→「３」として出
力してしまい、復調信号６もこれに応じて「１」→
「０」→「０」→「０」→「１」といった５ビットの値
を出力する。ところがこの時の復調信号６の正規の出力
値は図７に示すように「１」→「０」→「０」→「１」
の４ビットであり、１ビット余計なデータを出力してし
まった事になる。

【０００７】また図９にフェーズエンコード変調信号入
力１からパルス（破線で示す）が欠落した場合のタイミ
ングを示す。この場合エッジ検出回路２は１個分のパル
スが欠落した状態でエッジ検出信号２１を出力する。し
かしエッジ周期検出回路３では、１個分のパルスが欠落
した状態であっても、パルスの周期が３Ｔであるため、
エッジ検出信号２１がパルスが欠落したものなのか正規
の状態なのか識別する事が出来ない。従って周期検出信
号３１は、「３」→「１」→「２」→「３」となるとこ
ろが、「３」→「３」→「３」として出力してしまい、
復調信号６もこれに応じて「１」→「１」→「１」とい
った３ビットの値を出力する。ところがこの時の復調信
号６の正規の出力値は「１」→「０」→「０」→「１」
の４ビットであり、１ビット分のデータが欠落してしま
った事になる。

【０００８】この様にビットずれが起こると、ただ単に
ディフェクトが発生した部分のデータが間違うだけでな
く、ディフェクト以降の全てのデータが間違ってしまう
といった問題点がある。この場合、復調処理の後に誤り
訂正を施しても、誤ったデータの数が多すぎて訂正不能
となってしまう。

【０００９】本発明の目的は、この様な問題を解決する
ためになされたもので、フェーズエンコード変調信号入
力１にノイズによる「偽のパルス」が付加されたり、デ
ィスク上のディフェクト等によりパルスが欠落した場合
であっても、復調信号６がビットずれを起こさない様に
構成されたフェーズエンコード復調回路における内挿装
置を提供するものである。

【００１０】

【課題を解決するための手段】請求項１記載の内挿装置
は、入力信号の立ち上がり又は立下りのいずれかを検出
するエッジ検出回路と、エッジ検出回路が出力するエッ
ジ検出信号を入力とし、エッジ検出信号間の周期を検出
するエッジ周期検出回路と、前回の復調信号を遅延させ
るための遅延レジスタと、エッジ周期検出回路の周期検
出信号と遅延レジスタの値をデコードし、内挿値もしく
は復調信号を出力する内挿デコーダとを備え、内挿デコ
ーダは、入力信号のパターンが予め決められた所定のパ
ターン以外である場合に、周期検出信号と遅延レジスタ
の値に応じて予め決められた手順に従って内挿すること
を特徴とするものである。

【００１１】請求項１記載の内挿装置によれば、例えば
フェーズエンコード変調信号入力にノイズによる「偽の
パルス」が付加されたり、ディスク上のディフェクト等
によりパルスが欠落した場合であっても、復調信号がビ
ットずれを起こさないようにすることができる。

【００１２】請求項２記載の内挿装置は、請求項１にお
いて、内挿デコーダが、入力信号が予め決められた所定
のパターンに対して、不要な信号を付加されたこと検出
し、不要な信号が付加されたデータを、予め決められた
手順に従って出力禁止するものである。

【００１３】請求項２記載の内挿装置によれば、請求項
１と同様に、フェーズエンコード変調信号入力に「偽の
パルス」が発生した場合はそれを排除することでビット
ずれをなくす事が出来る。

【００１４】請求項３記載の内挿装置は、請求項１にお
いて、内挿デコーダが、入力信号が予め決められた所定
のパターンに対して、特定のパルスが欠落したことを検
出し、必要なパルスが欠落したデータを、予め決められ
た手順に従って出力内挿するものである。

【００１５】請求項３記載の内挿装置によれば、請求項
１と同様に、フェーズエンコード変調信号入力のパルス
が欠落した場合には必要な分のデータを内挿する事でビ
ットずれをなくす事が出来る。

【００１６】請求項４記載の内挿装置は、請求項２にお
いて、エッジ検出回路における基準周期をＴとした場
合、遅延レジスタの値が「０」であり、エッジ周期検出
回路の出力である周期検出信号の値がＴであった場合
に、入力信号に不要な信号が付加されたと判断して、内
挿デコーダにより不要な信号が付加されたデータを、予
め決められた手順に従って出力禁止するものである。

【００１７】請求項４記載の内挿装置によれば、請求項
２と同様な効果がある。

【００１８】請求項５記載の内挿装置は、請求項２にお
いて、エッジ検出回路における基準周期をＴとした場
合、遅延レジスタの値が「１」であり、エッジ周期検出
回路の出力である周期検出信号の値がＴであった場合
に、入力信号に不要な信号が付加されたと判断して、内
挿デコーダにより不要な信号が付加されたデータを、予
め決められた手順に従って出力禁止するものである。

【００１９】請求項５記載の内挿装置によれば、請求項
２と同様な効果がある。

【００２０】請求項６記載の内挿装置は、請求項４にお
いて、エッジ周期検出回路の出力に加算する値を保持す
る周期検出値加算レジスタを有し、内挿デコーダは周期
検出値加算レジスタの出力をエッジ周期検出回路の周期
検出信号に加算した信号と遅延レジスタの値により復調
出力を決定するものであり、入力信号に不要な信号が付
加されたと判断した場合に周期検出値加算レジスタの値
を「１」とし、それ以外の場合は「０」とするものであ
る。

【００２１】請求項６記載の内挿装置によれば、請求項
４と同様な効果がある。

【００２２】請求項７記載の内挿装置は、請求項５にお
いて、エッジ周期検出回路の出力に加算する値を保持す
る周期検出値加算レジスタを有し、内挿デコーダは周期
検出値加算レジスタの出力をエッジ周期検出回路の周期
検出信号に加算した信号と遅延レジスタの値により、復
調出力を決定するものであり、入力信号に不要な信号が
付加されたと判断した場合に周期検出値加算レジスタの
値を「１」とし、それ以外の場合は「０」とするもので
ある。

【００２３】請求項７記載の内挿装置によれば、請求項
５と同様な効果がある。

【００２４】請求項８記載の内挿装置は、請求項３にお
いて、エッジ検出回路における基準周期をＴとした場
合、遅延レジスタの値が「０」であり、エッジ周期検出
回路の出力である周期検出信号の値が４Ｔ以上であった
場合及び、遅延レジスタの値が「１」であり、エッジ周
期検出回路の出力である周期検出信号の値が３Ｔ以上で
あった場合に、入力信号から特定のパルスが欠落したと
判断して、内挿デコーダにより欠落したデータを、予め
決められた手順に従って出力内挿するものである。

【００２５】請求項８記載の内挿装置によれば、請求項
３と同様な効果がある。

【００２６】請求項９記載の内挿装置は、請求項３にお
いて、エッジ検出回路における基準周期をＴとした場
合、遅延レジスタの値が「１」であり、エッジ周期検出
回路の出力である周期検出信号の値が４Ｔ以上であった
場合及び、遅延レジスタの値が「０」であり、エッジ周
期検出回路の出力である周期検出信号の値が３Ｔ以上で
あった場合に、入力信号から特定のパルスが欠落したと
判断して、内挿デコーダにより欠落したデータを、予め
決められた手順に従って出力内挿するものである。

【００２７】請求項９記載の内挿装置によれば、請求項
３と同様な効果がある。

【００２８】請求項１０記載の内挿装置は、請求項３、
請求項８または請求項９において、入力信号のパターン
が予め決められた所定のパターン以外である事を内挿デ
コーダにより検出した場合、出力内挿の内挿値を常に
「０」データとするものである。

【００２９】請求項１０記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００３０】請求項１１記載の内挿装置は、請求項３、
請求項８または請求項９において、入力信号のパターン
が予め決められた所定のパターン以外である事を内挿デ
コーダにより検出した場合、出力内挿の内挿値を常に
「１」データとするものである。

【００３１】請求項１１記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００３２】請求項１２記載の内挿装置は、請求項３、
請求項８または請求項９において、入力信号のパターン
が予め決められた所定のパターン以外である事を内挿デ
コーダにより検出した場合、出力内挿の内挿値を「０」
データによる内挿と「１」データによる内挿を交互に繰
り返すものである。

【００３３】請求項１２記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００３４】請求項１３記載の内挿装置は、請求項３、
請求項８または請求項９において、入力信号のパターン
が予め決められた所定のパターン以外である事を内挿デ
コーダにより検出した場合、出力内挿の内挿値を「０」
データによる内挿と「１」データによる内挿をランダム
に行うものである。

【００３５】請求項１３記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００３６】請求項１４記載の内挿装置は、請求項３、
請求項８または請求項９において、入力信号のパターン
が予め決められた所定のパターン以外である事を内挿デ
コーダにより検出した場合、出力内挿の内挿値を遅延レ
ジスタの値によるデータとするものである。

【００３７】請求項１４記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００３８】

【発明の実施の形態】以下本発明の一実施の形態につい
て、図１を用いて説明する。まず図１に示したフェーズ
エンコード変調信号入力１、エッジ検出回路２、エッジ
検出信号２１、エッジ周期検出回路３、周期検出信号３
１に関しては図６に示した従来例と同じである。そして
７は、前回の復調出力を遅延させるための遅延レジスタ
であり、１クロック前のデコード出力データを保持す
る。８は遅延レジスタ７の値と周期検出信号３１の値に
応じて復調信号６を出力する内挿デコーダであり、エッ
ジ周期検出回路３の周期検出信号３１と遅延レジスタ７
の値をデコードし、内挿値もしくは復調信号を出力す
る。この内挿デコーダ８は図２に示された変換テーブル
に基づき復調信号６を出力する。そして最後に、９は
「偽のパルス」が検出された時に、次の周期検出信号３
１に対して「＋１」演算を行うための周期検出値加算レ
ジスタである。

【００３９】この様に構成された本発明による内挿装置
の回路について以下図４及び図５に示したタイミングチ
ャートを用いて説明する。まず図４にフェーズエンコー
ド変調信号入力１にノイズすなわち偽せパルスＰが付加
された場合のタイミングを示す。この場合エッジ検出回
路２は図８に示した従来例と同様に間違ったエッジ検出
信号２１を余計に出力する。そしてエッジ周期検出回路
３でも、図８と同じ周期検出信号３１を「３」→「１」
→「１」→「１」→「３」として出力する。しかしこの
場合、本発明による内挿回路では直前の復調信号６の値
に応じて復調信号６の出力を決定する事により上記ノイ
ズの影響を排除する事が出来る。まず図４の場合直前の
復調信号６は、「０」である。従って図２の関係式によ
り、遅延レジスタ７の値が「０」で、周期検出信号３１
が「３」であるので、復調信号６を「１」として出力す
る。次に周期検出信号３１が「１」となった時点で遅延
レジスタ７の値は「１」が格納される。そして図２の関
係式により、遅延レジスタ７の値が「１」で、周期検出
信号３１が「１」であるので、復調信号６を「０」とし
て出力する。そして次に周期検出信号３１が「１」とな
った時点で遅延レジスタ７の値には前回出力された
「０」が格納される。この場合、図２に示した関係図で
は「出力禁止」の条件を検出したこととなり、かつ加算
レジスタ９により周期検出値に「１」を加算することと
なっている。従ってこの時の周期検出信号３１の値は
「偽のパルス」として無視され、復調信号６は出力され
ない。さらにその次の周期検出信号３１が「１」となっ
た時点では、遅延レジスタの値は「０」のままとなり、
周期検出値加算レジスタ９の値が「１」となる。このた
め内挿デコーダ８には周期検出値として「２」が入力さ
れ、図２の関係図に従い復調信号６として「０」が出力
される。そしてこの様な動作により、結果的に復調信号
６には「１」→「０」→「０」→「１」の４ビットが出
力され、「偽のパルス」をキャンセルする事が出来る。

【００４０】また図５に本発明による内挿回路において
フェーズエンコード変調信号入力１からパルスが欠落し
た場合のタイミングを示す。この場合エッジ検出回路２
は１個分のパルスが欠落した状態でエッジ検出信号２１
を出力する。そしてエッジ周期検出回路３でも、図９と
同じ周期検出信号３１を「３」→「３」→「３」として
出力する。しかしこの場合、本発明による内挿回路では
直前の復調信号６の値に応じて復調信号６の出力を決定
する事によりパルス欠落による影響を最小限に抑える事
が出来る。まず図５の場合直前の復調信号６は、「０」
である。従って図２の関係式により、遅延レジスタ７の
値が「０」で、周期検出信号３１が「３」であるので、
復調信号６を「１」として出力する。次に周期検出信号
３１が「３」となった時点で遅延レジスタ７の値は
「１」が格納される。この場合図２の関係式により、遅
延レジスタ７の値が「１」で、周期検出信号３１が
「３」であるので、復調信号６を内挿値＋「０」として
２bit分のデータを出力する。そして次に周期検出信号
３１が「３」となった時点で遅延レジスタ７の値には前
回出力された「０」が格納されているため、復調信号６
は「１」となる。この様な動作により、復調信号６には
「１」→「内挿値」→「０」→「１」の４ビットが出力
され、ビット（bit）ずれが発生しない。

【００４１】この場合の「内挿値」として何が適切であ
るかに関しては、復調信号６におけるデータの発生確率
により決定される。比較的「０」データの発生確率が高
い場合には内挿値として「０」が適切であり、「１」デ
ータの発生確率が高い場合には「１」が適切であると言
える。さらにデータとしての発生確率は同等であるが、
一つ前のデータを前値ホールドする確立が高い場合は、
内挿値として直前の復調信号６の値すなわち遅延レジス
タ７の値を用いるのが望ましく、いずれの傾向もない場
合は、「０」データと「１」データを交互に繰り返す
か、または全くランダムに内挿値を決定する事が有効で
ある。いずれの場合も「内挿値」が偶然に正規の値と一
致する確率を上げて、フェーズエンコード変調信号入力
１にノイズによる「偽のパルス」が付加されたり、ディ
スク上のディフェクト等によりパルスが欠落した場合で
も最終的に訂正処理により完全訂正する事が出来る頻度
を上げるという効果がある。

【００４２】また上記実施の形態では１ビット分のデー
タを内挿する場合に関して説明したが、図２に示した関
係式を図３の様に拡張する事により、２ビット以上のデ
ータを内挿する事も可能である。この時に何ビット分の
データまで内挿する必要があるかは、後段の訂正処理に
より何ビット分のデータまで訂正可能であるかにより決
定される。

【００４３】また上記実施の形態では１サンプル期間の
前半にパルスがある場合を「０」にし、後半にパルスが
ある場合を「１」にエンコードした場合のフェーズエン
コード変調信号を復調する場合に関して説明したが、１
サンプル期間の前半にパルスがある場合を「１」にし、
後半にパルスがある場合を「０」にエンコードした場合
のフェーズエンコード変調信号に対しても同様の手法で
復調する事も可能である。この場合は図２及び図３に示
した内挿デコーダ８の入出力関係において、復調出力値
の「０出力」と「１出力」が逆転する事になる。

【００４４】以上のように本発明の内挿装置は、前回の
復調信号６の出力を遅延させるための遅延レジスタ７
と、遅延レジスタ７の値と周期検出信号３１の値に応じ
て復調信号６を出力する内挿デコーダ８と、「偽のパル
ス」が検出された時に次の周期検出信号３１に対して
「＋１」演算を行うための周期検出値加算レジスタ９と
を有し、前回の復調出力６と周期検出信号３２のパター
ンに応じて通常出力、出力禁止、出力内挿の判断を行
う。これによりフェーズエンコード変調信号入力１に
「偽のパルス」が発生した場合はそれを排除し、パルス
が欠落した場合には必要な分のデータを内挿する事でビ
ットずれをなくす事が出来る。

【００４５】

【発明の効果】請求項１記載の内挿装置によれば、例え
ばフェーズエンコード変調信号入力にノイズによる「偽
のパルス」が付加されたり、ディスク上のディフェクト
等によりパルスが欠落した場合であっても、復調信号が
ビットずれを起こさないようにすることができる。

【００４６】請求項２記載の内挿装置によれば、請求項
１と同様に、フェーズエンコード変調信号入力に「偽の
パルス」が発生した場合はそれを排除することでビット
ずれをなくす事が出来る。

【００４７】請求項３記載の内挿装置によれば、請求項
１と同様に、フェーズエンコード変調信号入力のパルス
が欠落した場合には必要な分のデータを内挿する事でビ
ットずれをなくす事が出来る。

【００４８】請求項４記載の内挿装置によれば、請求項
２と同様な効果がある。

【００４９】請求項５記載の内挿装置によれば、請求項
２と同様な効果がある。

【００５０】請求項６記載の内挿装置によれば、請求項
４と同様な効果がある。

【００５１】請求項７記載の内挿装置によれば、請求項
５と同様な効果がある。

【００５２】請求項８記載の内挿装置によれば、請求項
３と同様な効果がある。

【００５３】請求項９記載の内挿装置によれば、請求項
３と同様な効果がある。

【００５４】請求項１０記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００５５】請求項１１記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００５６】請求項１２記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００５７】請求項１３記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【００５８】請求項１４記載の内挿装置によれば、請求
項３、請求項８または請求項９と同様な効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態の内挿装置のブロック図
である。

【図２】内挿デコーダの入出力関係を示す変換テーブル
の説明図である。

【図３】内挿デコーダの入出力関係を示す別の変換テー
ブルの説明図である。

【図４】本発明の一実施の形態において「偽のパルス」
入力時のタイミングを示す図である。

【図５】一の実施の形態において「パルス欠落」時のタ
イミングを示す図である。

【図６】従来のフェーズエンコード復調回路のブロック
図である。

【図７】従来のフェーズエンコード復調回路において正
規信号入力時のタイミングを示す図である。

【図８】従来のフェーズエンコード復調回路において
「偽のパルス」入力時のタイミングを示す図である。

【図９】従来のフェーズエンコード復調回路において
「パルス欠落」時のタイミングを示す図である。

【符号の説明】

１フェーズエンコード変調信号入力２エッジ検出回路３エッジ周期検出回路４デコーダ５基準クロック信号６復調信号７遅延レジスタ８内挿デコーダ９周期検出値加算レジスタ２１エッジ検出信号３１周期検出信号３２周期検出値

Claims

【特許請求の範囲】

【請求項１】入力信号の立ち上がり又は立下りのいず
れかを検出するエッジ検出回路と、前記エッジ検出回路
が出力するエッジ検出信号を入力とし、前記エッジ検出
信号間の周期を検出するエッジ周期検出回路と、前回の
復調信号を遅延させるための遅延レジスタと、前記エッ
ジ周期検出回路の周期検出信号と前記遅延レジスタの値
をデコードし、内挿値もしくは復調信号を出力する内挿
デコーダとを備え、前記内挿デコーダは、前記入力信号
のパターンが予め決められた所定のパターン以外である
場合に、前記周期検出信号と前記遅延レジスタの値に応
じて予め決められた手順に従って内挿することを特徴と
する内挿装置。
【請求項２】内挿デコーダは、入力信号が予め決めら
れた所定のパターンに対して、不要な信号を付加された
ことを検出し、不要な信号が付加されたデータを、予め
決められた手順に従って出力禁止する請求項１記載の内
挿装置。
【請求項３】内挿デコーダは、入力信号が予め決めら
れた所定のパターンに対して、特定のパルスが欠落した
ことを検出し、必要なパルスが欠落したデータを、予め
決められた手順に従って出力内挿する請求項１記載の内
挿装置。
【請求項４】エッジ検出回路における基準周期をＴと
した場合、遅延レジスタの値が「０」であり、エッジ周
期検出回路の出力である周期検出信号の値がＴであった
場合に、入力信号に不要な信号が付加されたと判断し
て、内挿デコーダにより不要な信号が付加されたデータ
を、予め決められた手順に従って出力禁止する請求項２
記載の内挿装置。
【請求項５】エッジ検出回路における基準周期をＴと
した場合、遅延レジスタの値が「１」であり、エッジ周
期検出回路の出力である周期検出信号の値がＴであった
場合に、入力信号に不要な信号が付加されたと判断し
て、内挿デコーダにより不要な信号が付加されたデータ
を、予め決められた手順に従って出力禁止する請求項２
記載の内挿装置。
【請求項６】エッジ周期検出回路の出力に加算する値
を保持する周期検出値加算レジスタを有し、内挿デコー
ダは前記周期検出値加算レジスタの出力を前記エッジ周
期検出回路の周期検出信号に加算した信号と遅延レジス
タの値により復調出力を決定するものであり、入力信号
に不要な信号が付加されたと判断した場合に前記周期検
出値加算レジスタの値を「１」とし、それ以外の場合は
「０」とする請求項４記載の内挿装置。
【請求項７】エッジ周期検出回路の出力に加算する値
を保持する周期検出値加算レジスタを有し、内挿デコー
ダは前記周期検出値加算レジスタの出力を前記エッジ周
期検出回路の周期検出信号に加算した信号と前記遅延レ
ジスタの値により、復調出力を決定するものであり、入
力信号に不要な信号が付加されたと判断した場合に前記
周期検出値加算レジスタの値を「１」とし、それ以外の
場合は「０」とする請求項５記載の内挿装置。
【請求項８】エッジ検出回路における基準周期をＴと
した場合、遅延レジスタの値が「０」であり、エッジ周
期検出回路の出力である周期検出信号の値が４Ｔ以上で
あった場合及び、前記遅延レジスタの値が「１」であ
り、前記エッジ周期検出回路の出力である周期検出信号
の値が３Ｔ以上であった場合に、入力信号から特定のパ
ルスが欠落したと判断して、内挿デコーダにより欠落し
たデータを、予め決められた手順に従って出力内挿する
請求項３記載の内挿装置。
【請求項９】エッジ検出回路における基準周期をＴと
した場合、遅延レジスタの値が「１」であり、エッジ周
期検出回路の出力である周期検出信号の値が４Ｔ以上で
あった場合及び、前記遅延レジスタの値が「０」であ
り、前記エッジ周期検出回路の出力である周期検出信号
の値が３Ｔ以上であった場合に、入力信号から特定のパ
ルスが欠落したと判断して、内挿デコーダにより欠落し
たデータを、予め決められた手順に従って出力内挿する
請求項３記載の内挿装置。
【請求項１０】入力信号のパターンが予め決められた
所定のパターン以外である事を内挿デコーダにより検出
した場合、出力内挿の内挿値を常に「０」データとする
請求項３、請求項８または請求項９記載の内挿装置。
【請求項１１】入力信号のパターンが予め決められた
所定のパターン以外である事を内挿デコーダにより検出
した場合、出力内挿の内挿値を常に「１」データとする
請求項３、請求項８または請求項９記載の内挿装置。
【請求項１２】入力信号のパターンが予め決められた
所定のパターン以外である事を内挿デコーダにより検出
した場合、出力内挿の内挿値を「０」データによる内挿
と「１」データによる内挿を交互に繰り返す請求項３、
請求項８または請求項９記載の内挿装置。
【請求項１３】入力信号のパターンが予め決められた
所定のパターン以外である事を内挿デコーダにより検出
した場合、出力内挿の内挿値を「０」データによる内挿
と「１」データによる内挿をランダムに行う請求項３、
請求項８または請求項９記載の内挿装置。
【請求項１４】入力信号のパターンが予め決められた
所定のパターン以外である事を内挿デコーダにより検出
した場合、出力内挿の内挿値を遅延レジスタの値による
データとする請求項３、請求項８または請求項９記載の
内挿装置。