JP3561595B2 - Rds受信装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、RDS放送信号中に含まれるRDSデータを復調して、誤り訂正処理を実行するRDS受信装置に係わり、特に、信頼度データを用いた軟判定誤り訂正方式を行う同装置に関する。
【0002】
【従来の技術】
RDS受信装置において、一般に、受信信号は、伝送路上で発生したフェージングなどの影響によりノイズ成分を多く含んでおり、復調回路で受信信号を正確に1か0か判定できない場合がある。従来は、適当な閾値との比較により0,1を判定して復号し、その後の同期再生回路や誤り訂正回路に入力していたが、上記復号されたデジタル信号の信頼度を表すデータ(以下、これを信頼度データと呼ぶ)を受信信号レベルに応じて新たに出力し、後段の誤り訂正等においてこの信頼度データを用いることで、受信システムの精度を向上することが可能である。そして、本願出願人は、このような軟判定誤り訂正方式については特願平7−134514号に、また、信頼度データの生成方式については特願平8−100367号において出願済みである。
【0003】
そこで、これらの出願に記載した従来のRDS受信装置について、図7を参照して説明する。
まず、RDS信号は、RDSデータが差動符号化され、この差動符号化データが更にバイフェーズシンボルデータに符号化され、その後、57KHzのキャリア信号により振幅変調されて伝送される。従って、受信装置側では、入力されたRDS信号をデジタルデータに変換した後、バイフェーズデコードして差動符号化データを得、次に、この差動符号化データを差動デコードすることで元のRDSデータを得ることができる。
【0004】
即ち、図7に示すように、RDS信号は、57KHzバンドパスフィルター1によりFM音声信号より分離され、復調回路2に入力される。復調回路2においては、同期検波回路3でRDS信号の同期検波が行われ、続いて、バイフェーズデコード回路4でバイフェーズデコード処理が実行され、差動符号化データaとその信頼度を示す信頼度データbが出力される。差動符号化データaは、差動デコード回路5に入力され、ここで、連続する差動符号化データがEXOR処理されることにより差動デコードされ、RDSデータcが得られる。一方、信頼度データbは、Dフリップフロップ6及び選択回路7に入力され、連続する差動符号化データに対応する信頼度データのうちどちらか低い信頼度データが選択され、選択された信頼度データが差動デコード回路5からのRDSデータに対応する信頼度データとして出力される。
【0005】
例えば、バイフェーズデコード回路4の差動符号化データ出力aが図8ア、その対応する信頼度データ出力bが図8イに示すようであるとすると、差動デコード回路5では直前の差動符号化データとのEXOR処理が行われるため、RDSデータ出力cは図8ウに示すようになり、また、選択回路7では信頼度の低いデータが選択されるので、信頼度データ出力dは図8エに示すようになる。
【0006】
また、差動デコード回路5から出力されるRDSデータcは、同期再生回路8に入力され、RDSデータの同期再生が行われ、軟判定誤り訂正処理回路9に所定のタイミング信号を出力する。軟判定誤り訂正処理回路9には、差動デコード回路5からのRDSデータcと選択回路7からの信頼度データdが入力され、同期再生回路8からのタイミング信号に基づいて、軟判定誤り訂正を実行する。
【0007】
軟判定誤り訂正については、上記の特願平7−134514号に示したように、信頼度データのうち低い信頼度を示すRDSデータ、つまり、信頼度データが「0」であるRDSデータについて、軟判定制御を行う。即ち、信頼度データが「0」であるRDSデータは、その信頼度が低いので「1」の場合は「0」、「0」の場合は「1」というように、本来のデータは差動デコード回路5から出力されたデータの逆であるかもしれない。そこで、軟判定誤り訂正処理回路9では、信頼度データが「0」であるRDSデータについて、取り得る可能性のある全ての組み合わせのRDSデータパターンを生成して、これらの全ての組み合わせについて内部の誤り訂正回路で誤り訂正を行う。図8ウ,エに示すデータc,dの例では、第3ビットと第4ビットの信頼度データが「0」であるので、第3ビットと第4ビットのRDSデータが取り得る全ての組み合わせは、図8オ〜クに示すe1〜e4の4通りであり、この4通りのパターンについて誤り訂正が実行される。
【0008】
【発明が解決しようとする課題】
上述したように、従来は、差動デコード処理後のRDSデータに対して、信頼度データを用いた軟判定誤り訂正が行われていた。しかし、もともと信頼度データは差動デコード処理前のバイフェーズデコード回路で生成され出力されているものである。このため、図8の例では、差動符号化データa中で、信頼度が低い「0」と判定されているのは第4ビットだけなので、取り得る差動符号化データパターンとしては、本来、第4ビットが「0」か「1」となる2通りの場合しか考えられないはずである。ところが、従来では、差動デコードする際に隣り合うデータとの間でEXOR処理し、これに伴って、信頼度データとしては隣り合う信頼度データのうち信頼度が低いデータを選択するため、信頼度の低いデータがひとつあると相前後する差動符号化データの信頼度に影響を及ぼしてしまう。この結果、差動デコード出力であるRDSデータcの信頼度データdは、第3ビットだけでなく、第4ビットも「0」となり、誤り訂正回路では合計4通りのデータパターンについて誤り訂正を行わなければならなくなる。つまり、結果として信頼度の低いデータを増やすことになっていた。
【0009】
そして、信頼度の低いデータが多くあればあるほど、組み合わせの数が多くなり、誤り訂正が成功する確率が高くなる一方で、誤って誤り訂正が成功してしまう確率も高くなる。特にRDS信号の場合、CRCなどのチェックビットが付加されていないため、このような誤訂正を避けることが難しい。
そこで、信頼度の低いデータの数が一定の閾値以上ある場合は軟判定誤り訂正を実行しないようにすることが考えられるが、従来では、上述したように信頼度の低いデータを増やす構成であったため、誤り訂正を実行できない場合が増加することとなってしまう。
【0010】
【課題を解決するための手段】
本発明は、RDSデータを差動符号化し、更にバイフェーズ符号化した後変調して得られるRDS信号を受信するRDS受信装置において、バイフェーズデコード回路を含み、入力されるRDS信号に基づいてバイフェーズデコード後の差動符号化データ及び該差動符号化データの信頼度を示す信頼度データを出力する復調回路と、前記信頼度データに従って前記差動符号化データが取り得る可能性のある全ての組み合わせの差動符号化データパターンを生成するパターン生成回路と、該生成した差動符号化データパターン中の差動符号化データをデコードしてRDSデータを出力する差動デコード回路と、前記RDSデータを誤り訂正する誤り訂正回路とを備えたことを特徴とする。
【0011】
本発明では、差動デコード前、即ちバイフェーズデコード後の差動符号化データについて、信頼度データに従って軟判定するデータの組み合わせを決定し、その後差動デコードして誤り訂正が実行されるので、誤り訂正する組み合わせの数が少なくなる。
【0012】
【発明の実施の形態】
図1に、本発明によるRDS受信装置のブロック図を示す。
図において、RDS信号は、57KHzバンドパスフィルター1によりFM音声信号より分離され復調回路2に入力される。復調回路2中では、同期検波回路3によりRDS信号が検波された後、バイフェーズデコード回路4により差動符号化データaとそれに対応する信頼度データbが出力される。この差動符号化データaは差動デコード回路5に入力され、連続する差動データをEXOR処理することにより差動デコードされ、RDSデータが得られる。このRDSデータは同期再生回路5に入力され、RDSデータのブロック・グループ同期が検出再生され、ここから、各ブロックデータ毎に誤り訂正を実行するように、誤り訂正制御回路105にタイミング制御信号が出力される。以上は、従来と同様の動作である。
【0013】
しかしながら、本実施形態においては、バイフェーズデコード回路4からの差動符号化データa及びそれに対応する信頼度データbは軟判定誤り訂正処理回路10に入力される。具体的には、差動符号化データa及びそれに対応する信頼度データbは、スイッチ103,104を各々介して、それぞれシフトレジスタ101,102に入力される。この時、スイッチ103,104は上側に接続される。そして、同期再生回路8から誤り訂正タイミング信号が誤り訂正制御回路105に入力されると、まず、ビット数判定回路106によりシフトレジスタ102に入力された信頼度データ「0」の数を検出し、その数が所定の閾値よりも少ないかどうか判定する。少ない場合、軟判定誤り制御を実行し、超える場合は通常の硬判定誤り訂正を実行する。
【0014】
軟判定誤り訂正を実行する場合、スイッチ103,104は下側に接続され、シフトレジスタ101,102の各データを繰り返し循環させて、信頼度データに応じて差動符号化データが取り得る可能性のある全ての差動符号化データパターンgを生成する。即ち、誤り訂正制御回路105はシフトレジスタ102から信頼度データを受け取り、その信頼度データが「1」のときに「0」レベルの差動データ制御信号fをEXOR回路107に出力し、信頼度データが「0」のときには「0」レベルと「1」レベルの差動データ制御信号fをシフトレジスタ101、102の循環毎に順次変更してEXOR回路107に出力する。このEXOR回路107の他方の入力にはシフトレジスタ101から差動符号化データが順次入力されおり、従って、この差動データ制御信号fは、差動符号化データの信頼度が「0」を示すタイミングにおいて、シフトレジスタ101からの差動符号化データを反転・非反転制御する働きをする。
【0015】
この差動データ制御信号fの働きを図2に基づき説明する。例えば、シフトレジスタ101,102の差動符号化データa及び信頼度データbが各々図2ア,イに示す状態であるとする。尚、本来のRDSデータは26ビットをひとつのブロックとして構成されているため、シフトレジスタには差動符号化データとしては27ビット分のデータがあるわけであるが、ここでは説明を簡単にするため、10ビットとしている。この場合、信頼度データbは第4ビットと第8ビットにおいて信頼度が低い値「0」となっている。そこで、誤り訂正制御回路105は差動データ制御信号fとして、図2ウ〜カに示すように、シフトレジスタ101から第4ビット目と第8ビット目が出力されるタイミングで、シフトレジスタ101の1循環毎に、順次、「0,0」「0,1」「1,0」「1,1」となり、他のビットが出力されるときは「0」となるf1〜f4の4通りの差動データ制御信号パターンを出力する。その結果、EXOR回路107からは図2キ〜コに示すような4通りの差動符号化データパターンg1〜g4が順次発生する。これらの4つの差動符号化データパターンは差動デコード回路108に入力されてRDSデータhにデコードされ、このRDSデータが誤り訂正回路109に入力される。従って、誤り訂正回路109では、差動符号化データパターンの4通りの組み合わせについて、各々誤り訂正が実行される。
【0016】
尚、従来例において説明したように、バイフェーズデコード回路4からの差動符号化データaとその信頼度データbが、各々、図8ア,イ(図3ア,イ)に示すような場合、図1の構成では、図3ウ,エに示すように、EXOR回路107から、信頼度データが「0」である第4ビット目の差動符号化データが「0」と「1」となる2通りの差動符号化データパターンg1,g2が生成されて順次出力され、その差動デコード結果として図3オ,カに示すRDSデータh1,h2が得られる。よって、従来4通りのRDSデータを誤り訂正しなければならなかったのに対し、図1の構成では2通りのRDSデータについて誤り訂正を実行するだけでよくなる。
【0017】
また、誤訂正を防ぐために、ビット数判定回路106において信頼度の低いデータの数が一定の閾値以上か判定し、閾値以上の場合軟判定誤り訂正を行わないようにしている。例えば、閾値が4ビットであるとすると、バイフェーズデコード出力に信頼度の低いデータが2ビットあれば、差動デコード出力に信頼度の低いデータが4ビット生じることになり、従来方式では軟判定誤り訂正は行われない。しかし、本実施形態では、差動デコード前の差動符号化データに対する信頼度データにより軟判定誤り訂正が制御されるため、信頼度の低いデータが2ビットあっても閾値以下となり、軟判定誤り訂正が実行される。つまり、本実施形態では、従来方式では軟判定誤り訂正が行われなかったような場合でも軟判定誤り訂正が可能となる。
【0018】
ところで、復調回路2の構成としては、上述した特願平8−100367号に示す構成を用いればよい。即ち、復調回路2中の同期検波回路2及びバイフェーズデコード回路4を、図4に示すように構成する。
この構成では、57KHzバンドパスフィルター1でFMコンポジット信号から分離されたRDS信号がコンパレータ20に入力され、0,1のデジタル信号に2値化される。コンパレータ出力は、キャリア再生回路21及びDフリップフロップ(以下、D−FFという)22に入力され、キャリア再生回路21で57KHzのキャリアに同期したクロック信号が再生され、この再生クロック信号に基づきD−FF22により、コンパレータ出力がサンプリングされる。
【0019】
図6に信号波形を示して説明すると、バンドパスフィルター1から図6アに示すようなRDS信号iが出力され、コンパレータ出力には図6イに示すデジタル信号jが得られる。キャリア再生回路21により再生される57KHzの再生クロックkは図6ウに示すタイミング(キャリア信号に対して90度の位相)で、D−FF22にクロック信号として入力される。この結果、D−FF22のサンプリング出力として図6エに示す信号lが得られ、この信号がバイフェーズクロック再生回路23と加算器24に入力される。バイフェーズクロック再生回路23では、バイフェーズシンボルレートのクロックパルスmを再生し、加算器24においては、加算器24の出力を入力するD−FF25の出力とD−FF22の出力とを加算する。そして、D−FF25は、バイフェーズシンボルレートのクロックパルスmによりリセットされるので、このD−FF25と加算器24により累算器が構成され、D−FF22からのサンプリング出力データは、1シンボル期間にわたり累算される。より具体的には、サンプリング出力データの「1」の数が累算される。
【0020】
ここで、サンプリングデータが理想的なデータであれば、RDS信号の場合、1シンボル期間に24キャリアの信号が入力されるので、この加算器における積算値nは24または0となるはずである(この実施形態では6または0)。そして、D−FF26にはバイフェーズシンボルレートのクロックパルスmにより累算結果がラッチされ、バイフェーズデコード回路4に入力される。
【0021】
バイフェーズデコード回路4は、D−FF26の出力をバイフェーズシンボルレートのクロックパルスmにより更にラッチするD−FF40と、このD−FF40の出力データからD−FF26の出力データを減算する減算回路41と、減算結果を判定して信頼度データを生成する信頼度判定回路42と、データクロック再生回路45を備え、隣り合うバイフェーズシンボルデータ間での減算を行う。そして、減算結果の符号ビットを差動符号化データとしてD−FF43を介して出力する。また、減算結果は、信頼度判定回路42にも入力される。理想的なノイズのないRDS信号が入力されていれば、減算結果は、24−0=+24または0−24=−24となるが、ノイズなどの影響でこの減算結果が、0近傍の値となることがある。そこで、信頼度判定回路42では、例えば+−5を閾値として、この減算結果が+−5以下となればデコードされた差動符号化データの信頼度は低いものとして判断してその信頼度データを0に設定し、+−5を越えるようであれば信頼度データを1とする。
【0022】
尚、データクロック再生回路45は、D−FF26の出力に基づいてバイフェーズシンボルデータのペアを判定し、シンボル毎のバイフェーズクロックmからペアとなる1シンボル置きのタイミングでのクロックを分離し、これをデータクロックpとしてD−FF43,44に出力している。よって、D−FF43,44には、ペアを構成する2つのバイフェーズシンボルデータからバイフェースデコードされた差動符号化データとその信頼度データがラッチされる。
【0023】
図2に示す具体回路においては、サンプリング出力の積算結果を得るのに、サンプリングデータを1シンボル期間にわたり単純に累算する累算器(加算器24及びD−FF25)を用いたが、その代わりにローパスフィルタを用いることもできる。
即ち、図3に示すように、加算器24およびD−FF25の代わりにRDSバイフェーズシンボルレートである2.375KHzを通過帯域とするデジタルローパスフィルタ27を設け、このフィルタ27にD−FF22からのサンプリング出力を入力する。また、バイフェーズクロック再生回路28においては、図6クに示すように1シンボル期間のほぼ中点でバイフェーズシンボルレートのクロックqを発生するよう構成し、このバイフェーズクロックqをD−FF26のクロック端子に印加してデジタルローパスフィルタ27の出力をラッチする。このラッチ出力にはフィルタ演算による小数点以下のレベルも出力すれば複数ビットの結果が得られる。即ち、入力信号がノイズのない理想的な信号であれば、このラッチ出力には1.00または0.00の出力が得られるが、ノイズ等により波形が歪んでいれば0.50近傍の出力が得られることになる。このラッチ出力は、前述の実施形態と同様にバイフェーズデコード回路4に入力され、バイフェーズデコード回路4においてペアを構成しているバイフェーズシンボルデータ間で減算が行われ、減算結果が正となれば差動符号化データは1となり、負となれば0となる。この時、理想的なノイズのないRDS信号が入力されておれば、減算結果は1.00−0.00=+1または0.00−1.00=−1となるが、ノイズ成分を含む場合±0近傍の値となる。そこで、この減算結果が例えば±0.3以下となればデコードされた差動符号化データの信頼度は低いものと判断して信頼度データを0に設定し、±0.3を越えるようであれば信頼度データを1とする。
【0024】
尚、RDSデータの再生は、必ずしも積算結果に基づいて行う必要はなく、サンプリングデータそのものから再生しても良い。
【0025】
【発明の効果】
本発明によれば、誤り訂正回路に入力される信頼度の低いデータ量を従来の半分に押さえることができ、従って、誤訂正の発生を押さえることが可能となる。また、信頼度の低いデータ数が一定の閾値より多いときには軟判定誤り訂正を実行しないようなシステムにおいては、従来より多くの場合において軟判定誤り訂正が適用できるようになる。
【図面の簡単な説明】
【図1】本発明の実施形態としてのRDS受信装置の構成を示すブロック図である。
【図2】本実施形態の動作を説明するためのデータパターンを示す説明図である。
【図3】本実施形態の動作を説明するための他のデータパターンを示す説明図である。
【図4】本実施形態における復調回路の具体構成を示すブロック図である。
【図5】本実施形態における復調回路の他の具体構成を示すブロック図である。
【図6】本実施形態の復調回路の動作を説明するためのタイミングチャートである。
【図7】従来のRDS受信装置の構成を示すブロック図である。
【図8】従来のRDS受信装置の動作を説明するためのデータパターンを示す説明図である。
【符号の説明】
1 バンドパスフィルター
2 復調回路
3 同期検波回路
4 バイフェーズデコード回路
5 差動デコード回路
7 選択回路
8 同期再生回路
9、10 軟判定誤り訂正処理回路
20 コンパレータ
21 キャリア再生回路
22、25、26、40、43、44 Dフリップフロップ
23、28 バイフェーズクロック再生回路
24 加算器
27 ローパスフィルタ
41 減算器
42 信頼度判定回路
45 データクロック再生回路
101、102 シフトレジスタ
105 誤り訂正制御回路
106 ビット数判定回路
107 EXOR回路
108 差動デコード回路
109 誤り訂正回路
Claims (3)
- RDSデータを差動符号化し、更にバイフェーズ符号化した後変調して得られるRDS信号を受信するRDS受信装置において、バイフェーズデコード回路を含み、入力されるRDS信号に基づいてバイフェーズデコード後の差動符号化データ及び該差動符号化データの信頼度を示す信頼度データを出力する復調回路と、前記信頼度データに従って前記差動符号化データが取り得る可能性のある全ての組み合わせの差動符号化データパターンを生成するパターン生成回路と、該生成した差動符号化データパターン中の差動符号化データをデコードしてRDSデータを出力する差動デコード回路と、前記RDSデータを誤り訂正する誤り訂正回路とを備えたことを特徴とするRDS受信装置。
- 前記復調回路は、入力されるRDS信号をデジタル化した信号のサンプリング出力を積算する積算回路と、該積算結果に基づいて前記信頼度データを生成する信頼度データ生成回路とを有することを特徴とする請求項1記載のRDS受信装置。
- 前記パターン生成回路は、前記信頼度データが所定レベルである差動符号化データを取り得る可能性のある全ての差動符号化データに置き換えて、前記差動符号化パターンを生成することを特徴とする請求項1記載のRDS受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31659996A JP3561595B2 (ja) | 1996-11-27 | 1996-11-27 | Rds受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP31659996A JP3561595B2 (ja) | 1996-11-27 | 1996-11-27 | Rds受信装置 |
Publications (2)
Publication Number | Publication Date |
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JPH10163901A JPH10163901A (ja) | 1998-06-19 |
JP3561595B2 true JP3561595B2 (ja) | 2004-09-02 |
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ID=18078879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP31659996A Expired - Lifetime JP3561595B2 (ja) | 1996-11-27 | 1996-11-27 | Rds受信装置 |
Country Status (1)
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Families Citing this family (1)
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---|---|---|---|---|
KR101037141B1 (ko) * | 2006-10-20 | 2011-05-26 | 슈레이더 일렉트로닉스 리미티드 | Rf 데이터 링크 내의 데이터 에러 검출 및 보정 방법 |
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1996
- 1996-11-27 JP JP31659996A patent/JP3561595B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH10163901A (ja) | 1998-06-19 |
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