JP4021113B2 - ディジタルオーディオインターフェース信号復調装置 - Google Patents
ディジタルオーディオインターフェース信号復調装置 Download PDFInfo
- Publication number
- JP4021113B2 JP4021113B2 JP2000056082A JP2000056082A JP4021113B2 JP 4021113 B2 JP4021113 B2 JP 4021113B2 JP 2000056082 A JP2000056082 A JP 2000056082A JP 2000056082 A JP2000056082 A JP 2000056082A JP 4021113 B2 JP4021113 B2 JP 4021113B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital audio
- audio interface
- detection signal
- approximate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルオーディオ機器間でデータの伝送に使用されるディジタルオーディオインターフェース信号を受信し、ディジタルオーディオ信号を復調するディジタルオーディオインターフェース信号復調装置に関するものである。
【０００２】
【従来の技術】
コンパクトディスク（ＣＤ）、ディジタルオーディオテープレコーダ（ＤＡＴ）およびミニディスク（ＭＤ）などのディジタルオーディオ機器間でディジタルオーディオ信号の伝送を行う規格としてＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｍｍｉｓｓｉｏｎ）−９５８「ディジタルオーディオインターフェース」およびＥＩＡＪ（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｊａｐａｎ）−ＣＰ−１２０１「ディジタルオーディオインターフェース」等がある。
【０００３】
図１０に、これらの規格に基づくディジタルオーディオインターフェースの概要を示す。オーディオサンプルはＣＤ、ＤＡＴおよびＭＤなどの場合には、左チャンネル、右チャンネルの２チャンネルからなり、サブフレームと呼ばれるデータの単位が２つでチャンネル１、チャンネル２を表し、２つが組になって１サンプルを構成していて、この１サンプル分の周期がちょうどサンプリング周波数ＦＳ分の１の期間に相当する。また、１９２サンプルで１ブロックを構成する。
【０００４】
１サブフレームは、サンプリング周期の１／１２８の時間をＴとして、６４Ｔの期間で構成され、３２ビット分のデータを表す。このＴは、ディジタルオーディオインターフェース信号の最小反転周期である。１サブフレームの内容は、８Ｔ分（４ビット）のプリアンブル、８Ｔ分（４ビット）の予備データ、４０Ｔ分（２０ビット）のオーディオサンプルデータ、８Ｔ分（４ビット分）の付加情報から成り立っている。付加情報はバリディティフラグＶ、ユーザーズビットＵ、チャンネルステータスＣ、およびパリティＰからなる。
【０００５】
プリアンブル以外の予備データ、オーディオサンプルデータ、および、付加情報はバイフェーズマーク変調されている。これらは、０ならば２Ｔ、１ならば１Ｔの連続で示され、直前の論理によってそれぞれ２つのパターンを有している。
【０００６】
プリアンブルは、伝送時のサブフレームの同期を示すためのもので、ユニークな周期パターンとするためにバイフェーズマーク変調では使用されない３Ｔを先頭に含むように構成し、Ｂ、ＭおよびＷの３つの周期パターンを用いて、１９２個の各フレームのブロック先頭と、チャンネル１およびチャンネル２の区別ができるように構成されている。以降、プリアンブルをＰＡ、Ｂの周期パターンを有するプリアンブルをプリアンブルＰＡｂ、Ｂの周期パターンを有するプリアンブルをプリアンブルＰＡｍ、そしてＭの周期パターンを有するプリアンブルＰＡｍと称する。
【０００７】
図１１に、上述のディジタルオーディオインターフェース信号を復調する従来の復調装置を示す。従来のディジタルオーディオインターフェース信号復調装置ＤＤＡｃは、プリアンブル検出回路１０１、アナログのＰＬＬ回路１０２、およびバイフェーズ復調回路１０３を含む。
【０００８】
プリアンブル検出回路１０１は、ディジタルオーディオインターフェース信号Ｓｄａｉの中の３Ｔ検出信号を検出しプリアンブル検出信号Ｓｐｄを出力する。ＰＬＬ回路１０２はプリアンブル検出信号Ｓｐｄに位相がロックされると共に、３２倍の周波数を有する同期クロックＳｓｃを出力する。
【０００９】
バイフェーズ復調回路１０３は同期クロックＳｓｃを用いてディジタルオーディオインターフェース信号Ｓｄａｉのバイフェーズ復調を行い、ディジタルオーディオ信号Ｓｄａを出力する。
【００１０】
図１２に、ディジタルオーディオインターフェース信号復調装置ＤＤＡｃの動作 タイミングを示す。図１２に示すように、プリアンブル検出回路１０１は、ディジタルオーディオインターフェース信号Ｓｄａｉの最小反転間隔より短い周期を有する基準クロックＳｓｃに基づいて、２．５Ｔ以上の反転間隔を検出し、プリアンブル信号Ｓｐｄを出力する。
【００１１】
ＰＬＬ回路１０２はＶＣＯを用いてアナログフェーズロックドループ（ＰＬＬ）を構成し、ＶＣＯの３２分周とプリアンブル検出信号Ｓｐｄとを位相比較して３２倍の周波数の同期クロックＳｓｃを出力する。
【００１２】
バイフェーズ復調回路１０３は、同期クロックＳｓｃでディジタルオーディオインターフェース信号Ｓｄａｉを打ち抜いて、直前と異なるなら１、一致するなら０を出力することでディジタルオーディオ信号Ｓｄａを出力する。
【００１３】
上述のように、従来のディジタルオーディオインターフェース信号復調装置は、ディジタルオーディオインターフェース信号のプリアンブルを検出し、アナログＰＬＬを用いてディジタルオーディオインターフェース信号に同期したクロックを生成して、バイフェーズマーク信号であるディジタルオーディオインターフェース信号Ｓｄａｉを復調する。
【００１４】
【発明が解決しようとする課題】
しかしながら、ディジタルオーディオインターフェース信号復調装置には、アナログのＰＬＬ回路に起因する以下に述べるような問題がある。ＬＳＩ化する際に、アナログＰＬＬはディジタル回路に比べてＬＳＩ上の面積サイズが大きくなり、ＬＳＩコストを押し上げる。
【００１５】
アナログＰＬＬ回路を構成するためには、ＶＣＯやローパスフィルタなどのアナログ回路を必要とし、部品点数が多くなる。結果、ＰＬＬ回路およびディジタルオーディオインターフェース信号復調装置の集積度を上げることができずに、生産コストを押し上げる。
【００１６】
アナログＰＬＬ回路は消費電力が大きく、ディジタルオーディオインターフェース信号復調装置の消費電力が大きく省エネルギーの観点から問題がある。特に、消費電力は携帯機器における電池寿命に大きな影響を与える。
【００１７】
アナログＰＬＬ回路は、運転時間の経過と共にその性能あるいは特性が変動する経年変化が無視できないほどに大きい。結果、オーディオ機器に組み込まれて発売された後に生じる経年変化に対する対策が要求される。
【００１８】
さらに、従来のディジタルオーディオ信号復調装置では、基準クロックとＰＬＬクロックと２つの非同期クロックを必要とする。
【００１９】
これらの問題は、特にディジタルオーディオ信号復調装置のＬＳＩ化に際して、その安定性や信頼性の確保、小型化、テストの容易性などに対する障害となる。なお、単にＬＳＩ化に適した回路にするのみでは、入力のディジタルオーディオインターフェース信号の広い周波数範囲に適応できないという課題があった。
【００２０】
本発明は上記従来の課題を解決するものであり、フルディジタル化することによってアナログＰＬＬ回路を用いずに、入力されるディジタルオーディオインターフェース信号とは必ずしも同期させる必要のない比較的低い周波数の基準クロックでディジタルオーディオインターフェース信号を復調することのできると共に、広い周波数範囲にも適応可能なディジタルオーディオ信号復調装置を提供することを目的とする。
【００２１】
【課題を解決するための手段および発明の効果】
本発明は、上記のような目的を達成するために、以下に述べるような特徴を有している。
【００２２】
第１の本発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出器と、
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、カウント値が所定の範囲内に入る値を検出して第１の概３Ｔ検出信号を生成する概３Ｔ検出器と、
第１の概３Ｔ検出信号の周期を基準クロックでカウントして第１の慨３Ｔ周期情報を生成する概３Ｔ周期検出器と、
半クロックカウント値を第１の概３Ｔ検出信号に対応して予め定めたテーブルと比較してディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【００２３】
上述のように、第１の発明においては、エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値から予め定められたある範囲内の値を検出して概３Ｔを検出し、この概３Ｔの周期を計測し、その概３Ｔの周期から定めたテーブル判定によって復調出力を得ることができ、それにより、ＰＬＬを使わずに低い周波数の基準クロックだけで広い周波数範囲にも適応できる。
【００２４】
本発明の第２の発明は、第１の発明において、エッジ検出器は、
基準クロックでディジタルオーディオインターフェース信号を打ち抜いて第１の打ち抜き信号を生成し、
基準クロックの反転クロックでディジタルオーディオインターフェース信号を打ち抜き、さらに基準クロックで打ち抜いて第１の反転打ち抜き信号を生成し、そして、
第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとり後半検出信号を生成することを特徴とする。
【００２５】
本発明の第３の発明は、第１の発明において、第１の慨３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタをさらに備え、
判定器は、第２の概３Ｔ周期情報に対応して、半クロックカウント値を所定のテーブルと比較して判定信号を生成することを特徴とする。
上述のように、第３の発明において、第１の概３Ｔ周期情報がノイズ等によって誤検出されてゆらいでも、安定した概３Ｔ周期情報を得ることができ、また概３Ｔ周期情報のゆっくりとした変動には追従することができるので、判定器において周期の判定を正確に行うことができる。
【００２６】
本発明の第４の発明は、第１の発明において、第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミッタをさらに備え、
概３Ｔ周期検出器は、第２の概３Ｔ検出信号の周期を基準クロックでカウントすることを特徴とする。
【００２７】
上述のように、第４の発明においては、概３Ｔ検出器と概３Ｔ周期検出器との間に設けられたリミッタが、プリアンブルの３Ｔ同士が近接していても最初の概３Ｔを検出してその概３Ｔ検出信号の立ち下がりから予め定められた期間は概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ周期情報をリミットすることにより、より正確な概３Ｔ周期情報を出力することができる。
【００２８】
本発明の第５の発明は、第１の発明において、第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミッタと、
第１の概３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタとをさらに備え、
概３Ｔ周期検出器は、第２の概３Ｔ検出信号の周期を基準クロックでカウントし、
判定器は、半クロックカウント値を、第２の概３Ｔ周期情報に対応する所定のテーブルとを比較することでディジタルオーディオインターフェース信号の変調周期を示す判定信号を生成することを特徴とする。
上述のように、第５の発明においては、上記第３および第４の発明における効果を同時に得ることができる。
【００２９】
本発明の第６の発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出器と、
半クロックカウント値が所定の範囲内に入る値を検出すして第３の概３Ｔ検出信号を生成する概３Ｔ検出器を備え、
第３の概３Ｔ検出信号の周期を基準クロックでカウントして第１の概３Ｔ周期情報を生成する概３Ｔ周期検出器と、
半クロックカウント値を第１の概３Ｔ検出信号に対応する所定のテーブルと比較することでディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【００３０】
上述のように、第６の発明においては、基準クロックの正負両方のエッジでディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、より正確な概３Ｔ検出できるので、より正確な概３Ｔ周期情報を出力できる。
【００３１】
本発明の第７の発明は、第１の発明において、半クロックカウント値を、第１の概３Ｔ周期情報に対応する所定の複数のテーブルを第１の概３Ｔ周期情報に基づいて切り換える切り換え器を備える。
【００３２】
上述のように第７の発明においては、概３Ｔ周期検出器のカウント値出力により自動的に判定基準を変更するように作用し、広い周波数範囲にも適応可能な復調装置を提供することができる。
本発明の第８の発明は、第１の発明において、変調周期は、最小反転周波数の逆数の１倍、２倍、および３倍の何れかであることを特徴とする。
【００３３】
【発明の実施の形態】
先ず、本発明にかかるディジタルオーディオインターフェース信号復調装置の基本的な概念について説明する。上述したように、本発明はディジタルオーディオインターフェース信号復調装置をフルディジタルで構成することによって、アナログＰＬＬ回路に起因する上述の問題の解消をはかるものである。しかしながら、フルディジタル化に際しては以下に述べるような新たな問題の発生が予期される。
【００３４】
先ず、制御精度を確保するためには基準クロックの周波数をアナログＰＬＬを用いた場合よりも高く設定しなければならない。結果、高周波数のために、消費電力が増大すると共に、高周波数に対応した高速プロセスを必要とするためプロセスコストが増大する。
【００３５】
さらに、基準クロックの周波数に対してある一定の範囲内の周波数を有する信号しか受信できない。それゆえ、複数の異なる周波数のディジタルオーディオインターフェース信号を復調するために、復調する信号の周波数に対応した異なる周波数を有する複数の基準クロックを切り換えて用いる必要がある。結果、装置の複雑化およびコスト増を招く。
【００３６】
本発明は、フルディジタル化により発生が予期される問題を未然に防止し、従来のアナログＰＬＬを有するディジタルオーディオインターフェース信号復調装置に固有の問題を解決したディジタルオーディオインターフェース信号復調装置を提供することを目的とする。
本発明をより詳細に説述するために、添付の図面にしたがってってこれを説明する。
【００３７】
（第１の実施形態）
以下に、図１、図２、図３、および図４を参照して、本発明の第１実施形態にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１について説明する。
図１に示すように、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１は、エッジ検出器１、カウント値算出器２、概３Ｔ検出器３、概３Ｔ周期検出器４、ｎＴ判定器５、プリアンブル検出器６、およびバイフェーズ復調器７を含む。
【００３８】
エッジ検出器１は、基準クロックＳｒｃの正エッジに基づいて、入力されるディジタルオーディオインターフェース信号Ｓｄａｉのエッジを検出する毎にパルス状のエッジ検出信号Ｓｅｄを出力すると共に、基準クロックＳｒｃの後半にディジタルオーディオインターフェース信号Ｓｄａｉのエッジがあったことを示す後半検出信号Ｓｆｄを出力する。
【００３９】
カウント値算出器２は、エッジ検出信号Ｓｅｄが入力される毎に基準クロックＳｒｃに基づいてエッジ検出信号Ｓｅｄの間隔をカウントしてエッジ間隔カウント値Ｃｅｉを求める。さらに、カウント値算出器２はエッジ間隔カウント値Ｃｅｉを２倍した値に対し、後半検出信号Ｓｆｄが入力されていれば１を加え、一方、直前の後半検出信号Ｓｆｄが入力されていれば１を引いた値を有する半クロックカウント値Ｓｈｃを出力する。
【００４０】
概３Ｔ検出器３は、エッジ検出信号Ｓｅｄが入力される毎に、基準クロックＳｒｃに基づいてエッジ検出信号Ｓｅｄの間隔をカウントしてエッジ間隔カウント値Ｃｅｉ（図示せず）を求め、予め定められた値の範囲内にカウント値が入っていれば、概３Ｔとして検出し、概３Ｔ検出信号Ｓ３Ｔを出力する。なお、この予め定められた値とは、成就の規格や、製品を製造する行程能力、さらに伝送路に入るノイズに基づいて、実験的に最適な値が定められるものである。
【００４１】
概３Ｔ周期検出器４は、概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔの周期をカウントして概３Ｔ間隔カウント値Ｃ３ｔａを求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００４２】
ｎＴ判定器５は、カウント値算出器２から入力される半クロックカウント値Ｓｈｃと、概３Ｔ周期検出器４から入力される概３Ｔ周期情報Ｉ３Ｔに基づいて、Ｔのｎ倍（ｎは任意の整数）のパルス境界の有無を判定して、それぞれ判定されたパルス幅ｎＴを示す判定信号Ｓｊを生成する。なお、本実施例においては、上述のディジタルオーディオインターフェース信号の規格に沿って、１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を判定する。
【００４３】
プリアンブル検出器６は、ｎＴ判定器５から入力される判定信号Ｓｊに基づいて、３Ｔ、１Ｔ、１Ｔおよび３Ｔ配列、若しくは、３Ｔ、３Ｔ、１Ｔ、および１Ｔ配列、若しくは、３Ｔ、２Ｔ、１Ｔ、および２Ｔ配列の何れかを検出し、プリアンブル信号Ｓｐａとして出力する。
【００４４】
バイフェーズ復調器７は、ｎＴ判定器５から入力される判定信号Ｓｊに基づいて、プリアンブル検出器６から入力されるプリアンブル検出信号Ｓｐが、”Ｌ”になったところから、ディジタルオーディオインターフェース信号Ｓｄａｉが２Ｔである場合は”０”を出力し、一方１Ｔ、１Ｔの連続である場合は”１”を出力して復調データを得る。バイフェーズ復調器７は、さらに得られた復調データからオーディオデータを分離してディジタルオーディオ信号Ｓｄａを出力する。
【００４５】
なお、基準クロックＳｒｃは、ディジタルオーディオインターフェース信号Ｓｄａｉの最小反転周期（１Ｔ）の半分より短い周期のもの、すなわちディジタルオーディオインターフェース信号Ｓｄａｉの最小反転周波数の２倍より高い任意の周波数で、かつ入力されるディジタルオーディオインターフェース信号Ｓｄａｉとは必ずしも同期しなくてもよい。例えば１６．９３４４ＭＨｚのようなクロックを使うことができる。
【００４６】
次に、図２を参照して、エッジ検出器１の動作について詳細に説明する。エッジ検出器１は、フリップフロップ１＿０１、フリップフロップ１＿０２、フリップフロップ１＿０３、フリップフロップ１＿０４、排他的論理和素子１＿０５、および排他的論理和素子１＿０６を含む。
【００４７】
フリップフロップ１＿０１は、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を１次正エッジ信号ｑ１として出力する。
【００４８】
フリップフロップ１＿０３は、フリップフロップ１＿０１から出力された１次正エッジ信号ｑ１を、基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を２次正エッジ信号ｑ２とする。
【００４９】
フリップフロップ１＿０２は、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの負エッジで打ち抜いて得られる信号を０次負エッジ信号ｎｑ０として出力する。
【００５０】
フリップフロップ１＿０４は、フリップフロップ１＿０２から出力された０次負エッジ信号ｎｑ０をさらに基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を０次正エッジ信号ｎｑ１として出力する。
【００５１】
排他的論理和素子１＿０５は、フリップフロップ１＿０１から入力される１次正エッジ信号ｑ１とフリップフロップ１＿０３から入力される２次正エッジ信号ｑ２の排他的論理和を求めてエッジ検出信号Ｓｅｄとして出力する。
【００５２】
排他的論理和素子１＿０６は、フリップフロップ１＿０１から出力される１次正エッジ信号ｑ１とフリップフロップ１＿０４から出力される０次正エッジ信号ｎｑ１の排他的論理和を求めて後半検出信号Ｓｆｄとして出力する。
【００５３】
次に図３に示すタイミングチャートを参照して、エッジ検出器１の動作について、さらに詳しく説明する。先ず、図示されるような所定周期を有するパルス信号である基準クロックＳｒｃがエッジ検出器１およびカウント値算出器２に入力される。
【００５４】
図中、それぞれＡ、Ｂ、Ｃ、Ｄ、およびＥで示されるようなハイレベル部およびローレベル部を有するディジタルオーディオインターフェース信号Ｓｄａｉがエッジ検出器１に入力される。以降、ハイレベルＡ部、ローレベルＢ部、ハイレベルＣ部、ローレベルＤ部、およびハイレベルＥ部と称する。
【００５５】
ハイレベルＡ部は、基準クロックＳｒｃの半クロックで数えて約６Ｈｃ（６Ｈｃｐ又は６Ｈｃｆ）のパルスの幅を有する。同様に、ローレベルＢ部は約７Ｈｃ、ハイレベルＣ部は約６Ｈｃ、ローレベルＤ部は約７Ｈｃ、およびハイレベルＥ部は約１２Ｈｃのパルス幅を有する。なお、パルス幅は、必ずしも、基準クロックの半クロック幅の整数倍とはならない。
【００５６】
エッジ検出器１において、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの正エッジで打ち抜いて得られる１次正エッジ信号ｑ１は、基準クロックＳｒｃの正エッジで立ち上がり、ディジタルオーディオインターフェース信号Ｓｄａｉがハイレベルである、基準クロックＳｒｃの連続する３クロック間はハイレベルである。ステップＳｃｒの次（４つの目）のクロックの立ち上がりエッジにおいては、ディジタルオーディオインターフェース信号Ｓｄａｉはローレベルであるので、１次正エッジ信号ｑ１はローレベルになる。同様に、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの負エッジで打ち抜いて得られる０次負エッジ信号ｎｑ０、０次負エッジ信号ｎｑ０を基準クロックＳｒｃの正エッジで打ち抜き直して得られる０次正エッジ信号ｎｑ１、および１次正エッジ信号ｑ１をさらに基準クロックＳｒｃの正エッジで打ち抜いて得られる２次正エッジ信号ｑ２は、それぞれ図３に示すような波形を有する。
【００５７】
１次正エッジ信号ｑ１のエッジを検出したエッジ検出信号Ｓｅｄは、１次正エッジ信号ｑ１のエッジ毎に出力される。
【００５８】
１次正エッジ信号ｑ１と０次正エッジ信号ｎｑ１の排他的論理和である後半検出信号Ｓｆｄは、ローレベルＢ部とハイレベルＣ部の間のエッジ、ハイレベルＣ部とローレベルＤ部の間のエッジのように、基準クロックＳｒｃの後半部（基準クロックＳｒｃのＨｃｆに対応する時間内）にディジタルオーディオインターフェース信号Ｓｄａｉの遷移がある場合に出力される。
【００５９】
カウント値算出器２では、エッジ検出信号Ｓｅｄのエッジ間隔カウント値Ｃｅｉと後半検出信号Ｓｆｄの値ｐ（ｔ）と、カウントされているエッジ検出信号Ｓｅｄのエッジの直前の後半検出信号ｐ（ｔ−１）から、半クロックカウント値Ｎ（ｔ）は、次式（１）で与えられる。ｔは、エッジ検出信号Ｓｅｄとディジタルオーディオインターフェース信号Ｓｄａｉの遷移を検出した時の時刻である。
【００６０】
Ｎ（ｔ）＝−ｐ（ｔ−１）＋２×Ｃｅｉ＋ｐ（ｔ）・・・・（１）
【００６１】
なお、ｐ（ｔ）はカウントクロックのエッジ間の後半にディジタルオーディオインターフェース信号Ｓｄａｉの遷移があることを示す信号である。
この（１）式における考え方を簡単に説明すると、算出時の直前クロックのエッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ｃｅｉよりも実際の信号が長いことを意味する。また、算出時の１サンプル前に、エッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ｃｅｉより実際の信号が短いことを意味する。
【００６２】
先ずエッジ間隔カウント値Ｃｅｉを２倍し、エッジ間隔カウント値Ｃｅｉを算出時点のｐ（ｔ）と、エッジ検出信号Ｓｅｄで検出されたエッジの直前にｐ（ｔ−１）を使用して、上記（１）式に基づいて、Ｎ（ｔ）を算出する。
【００６３】
ただし、ｐ（ｔ−１）およびｐ（ｔ）は１又は０である。したがって、基準クロックＳｒｃのハイレベルＡ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄは立ち上がっていないのでＮ（ｔ）の値は６である。
【００６４】
基準クロックＳｒｃのローレベルＢ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄは立ち上がっているのでＮ（ｔ）の値は７である。
【００６５】
基準クロックＳｒｃのハイレベルＣ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄが直前から引き続き立上っているのでＮ（ｔ）の値は６である。
【００６６】
ローレベルＤ部に対しては、Ｎ（ｔ）の値は７である。 そして、ローレベルＤ部ではＮ（ｔ）の値は１２である。
これらのＮ（ｔ）の値が半クロックカウント値Ｓｈｃとして、カウント値算出器２から出力される。
【００６７】
次に図４を参照して、概３Ｔ検出器３および概３Ｔ周期検出器４の動作について説明する。
先ず、図４（ａ）に示すように、プリアンブル信号は、３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターンを有するプリアンブルＰＡｂ、３Ｔ、３Ｔ、１Ｔ、および１Ｔの周期パターンを有するプリアンブルＰＡｍ、３Ｔ、２Ｔ、１Ｔ、および２Ｔの周期パターンを有するプリアンブルＰＡｗの３種類の何れかである。
【００６８】
それぞれの周期パターンを有するプリアンブルＰＡの入力に対して、概３Ｔ検出器３は図４（ｂ）、図４（ｃ）、および図４（ｄ）に示されているように、概ね３Ｔの周期幅のエッジ間隔カウント値Ｃｅｉが検出される場合には、概３Ｔ検出信号Ｓ３Ｔを出力する。
【００６９】
概３Ｔ検出器３は、エッジ検出信号Ｓｅｄのエッジ間隔カウント値Ｃｅｉに対し、概ね３Ｔの周期幅の概３Ｔ間隔カウント値Ｃ３ｔａを予め定めておき、その範囲にカウント値Ｃ３Ｔａがある場合には、概３Ｔ検出信号Ｓ３Ｔを出力する。
【００７０】
概３Ｔ周期検出器４は、概３Ｔ検出信号Ｓ３Ｔの立ち上がエッジ間の間隔をカウントした概３Ｔ周期情報Ｉ３Ｔを出力する。
【００７１】
次に、図５に示した判定テーブルを参照して、ｎＴ判定器５の動作について説明する。なお、図５（ａ）は標本周波数が３２ｋＨｚの場合のｎＴ判定テーブルＴ３ｋ、図５（ｂ）は標本周波数が４４．１ｋＨｚ／４８ｋＨｚの場合のｎＴ判定テーブルＴ４ｋを示す。
【００７２】
ｎＴ判定器５は、概３Ｔ周期情報Ｉ３Ｔのカウント値Ｃ３Ｔａに基づいて、ｎＴ判定テーブルＴ３ｋあるいはｎＴ判定テーブルＴ４ｋの何れかを参照して１Ｔ、２Ｔ、および３Ｔの何れの周期パターンであるかを判定して、判定信号Ｓｊを出力する。
【００７３】
なお、ディジタルオーディオインターフェース信号Ｓｄａｉの標本化周波数３２ｋＨｚのｎＴ判定テーブルＴ３ｋ）と、４４．１ｋＨｚおよび４８ｋＨｚの組のｎＴ判定テーブルＴ４ｋとの区別は、概３Ｔ周期情報Ｉ３Ｔのエッジ間隔カウント値Ｃｅｉに基づいて、ｎＴ判定テーブルＴ３ｋおよびｎＴ判定テーブルＴ４ｋを切り換えて用いる切り換え手段（図示せず）により切り換えることによって区別できる。
【００７４】
プリアンブル検出回路６は判定信号Ｓｊに基づいて、プリアンブルＰＡｂの３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターン、プリアンブルＰＡｍの３Ｔ、３Ｔ、１Ｔ、および１Ｔの周期パターン、そしてプリアンブルＰＡｗの３Ｔ、２Ｔ、１Ｔ、および２Ｔの周期パターンの３種類の何れかのパターンを検出してプリアンブル検出信号Ｓｐａを出力する。
【００７５】
プリアンブル検出回路６は、判定信号Ｓｊを４つ分だけ記憶しておく。つまり、プリアンブルＰＡはそれぞれ４種類の周期ユニットから構成されるので、４種類の周期ユニットそれぞれの振幅を検出した判定信号Ｓｊを４つ記憶しておく必要がある。上記３パターンのうち何れかのパターンを検出した時に”Ｈ”を出力する。このプリアンブル検出信号Ｓｐａの”Ｈ”の立ち下がりからディジタルオーディオインターフェース信号Ｓｄａｉの２８ビット分がバイフェーズマーク変調された部分になる。
【００７６】
バイフェーズ復調器７は、プリアンブル検出信号Ｓｐａの立ち下がりから、２Ｔなら”０”、１Ｔ、１Ｔの連続で”１”を出力することで復調データを得る。この復調データからオーディオデータを分離してディジタルオーディオ信号Ｓｄａを出力する。
【００７７】
上述のように、本実施形態においては、基準クロックＳｒｃの正負両方のエッジでディジタルオーディオインターフェース信号Ｓｄａｉのエッジ検出を行い、この出力から基準クロックＳｒｃの半クロックでのカウント値を求め、そのカウント値を概３Ｔの周期によって１Ｔ、２Ｔ、および３Ｔそれぞれの判定を行うことにより、アナログＰＬＬ回路を用いず、入力されるディジタルオーディオインターフェース信号Ｓｄａｉとは必ずしも同期しない比較的低い周波数の基準クロックＳｒｃで、ディジタルオーディオインターフェース信号Ｓｄａｉを復調できると共に、概３Ｔの周期を計測してテーブルからその周期に適した１Ｔ、２Ｔ、および３Ｔそれぞれの判定を行うことにより、広い周波数範囲にも適応可能なディジタルオーディオインターフェース信号復調装置が実現できる。
【００７８】
（第２の実施形態）
図６を参照して、本発明の第２の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ２は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、慨３Ｔ周期検出器４とｎＴ判定器５との間にディジタルフィルタ８を新たに設けた構成を有している。
【００７９】
ディジタルフィルタ８は慨３Ｔ周期検出器４から出力される概３Ｔ周期情報Ｉ３Ｔがノイズ等に起因する誤検出によってゆらいでも、安定した概３Ｔ周期情報Ｉ３Ｔｓを得るために設けられている。
【００８０】
つまり、ディジタルフィルタ８は、概３Ｔ周期検出器４から入力される概３Ｔ周期情報Ｉ３Ｔにディジタルフィルタ処理を付加し、安定した概３Ｔ周期情報Ｉ３Ｔｓを出力する。かつ、ディジタルフィルタ係数を適当に選択することにより、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従する安定した概３Ｔ周期情報Ｉ３Ｔｓを出力し、１Ｔ、２Ｔ、および３Ｔそれぞれの周期判定を正確に行うことができる。
【００８１】
ｎＴ判定器５では、半クロックカウント値Ｓｈｃを入力し、安定した概３Ｔ周期情報Ｉ３Ｔｓの値によって１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、３Ｔを判定して判定信号Ｓｊとして出力する。
【００８２】
このように本実施形態では、ディジタルフィルタ８を用いることにより、慨３Ｔ周期検出器４の出力の概３Ｔ周期情報Ｉ３Ｔがノイズ等によって誤検出されてゆらいでも、安定した概３Ｔ周期情報Ｉ３Ｔｓを得ることができる。さらに、概３Ｔ周期情報Ｉ３Ｔｓは、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従できるので、ｎＴ判定器５において１Ｔ、２Ｔ、および３Ｔの周期判定を正確に行うことができる。
【００８３】
（第３の実施形態）
図７を参照して、本発明の第３の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ３は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９を新たに設けた構成を有している。
【００８４】
以下に、前述の図４を参照して、リミッタ９の動作を説明する。プリアンブルＰＡｂの場合には３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターンとなるために、図４（ｂ）に示されるように３Ｔが近接しているので、概３Ｔ検出器３によって概３Ｔ検出信号Ｓ３Ｔが２回検出される。この場合にも正確な概３Ｔ検出信号Ｓ３ＴＬを得るために、リミッタ９は概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔを、図４（ｂ）、図４（ｃ）、および図４（ｄ）にそれぞれ示されるように、最初の概３Ｔを検出して概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけ概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを制限して、より正確な概３Ｔ検出信号Ｓ３ＴＬを出力する。
【００８５】
そして概３Ｔ周期検出器４では、リミッタ９から入力される正確な概３Ｔ検出信号Ｓ３ＴＬの周期をカウントして値を求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。ｎＴ判定器５では、半クロックカウント値Ｓｈｃを入力し、安定した概３Ｔ周期情報Ｉ３Ｔの値によって１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、および３Ｔのそれぞれを判定して判定信号Ｓｊとして出力する。
【００８６】
このように本実施形態では概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９を挿入し、プリアンブルＰＡの３Ｔ同士が近接している場合でも、最初の概３Ｔを検出して概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけ概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを制限して、より正確な概３Ｔ検出信号Ｓ３ＴＬを得て、さらに、より正確な概３Ｔ周期情報Ｉ３Ｔを出力することができる。
【００８７】
（第４の実施形態）
図８を参照して、本発明の第４の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４は、図６に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ２と、図７に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ３を組み合わせた構成を有している。
【００８８】
つまり、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４は、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９が新たに設けられると共に、概３Ｔ周期検出器４とｎＴ判定器５の間にディジタルフィルタ８を新たに設けられている。
【００８９】
以下に、図４参照して、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４の動作について説明する。
【００９０】
リミッタ９は、概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔを制限して、図４（ｂ）、図（ｃ）、図（ｄ）に示すように、最初の概３Ｔを検出した概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを限定し、より正確な概３Ｔ検出信号Ｓ３ＴＬを出力する。
【００９１】
概３Ｔ周期検出器４は、リミッタ９から入力される正確な概３Ｔ検出信号Ｓ３ＴＬを入力し、その周期をカウントしてカウント値を求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００９２】
ディジタルフィルタ８では、概３Ｔ検出信号Ｓ３Ｔがノイズ等に起因する誤検出によって、概３Ｔ周期情報Ｉ３Ｔがゆらいでも、ディジタルフィルタ処理により安定した概３Ｔ周期情報Ｉ３Ｔｓを出力する。概３Ｔ周期情報Ｉ３Ｔｓは、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従するので、ｎＴ判定器５は周期幅（１Ｔ、２Ｔ、３Ｔ）の判定を正確に行うことができる。
【００９３】
（第５の実施形態）
図９を参照して、本発明の第５の実施形態にかかるディジタルオーディオインターフェース信号復号装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ５は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１における概３Ｔ検出器３が概３Ｔ検出器３Ｒに置き換えられていると共に、概３Ｔ検出器３に入力されていた基準クロックＳｒｃおよびエッジ検出信号Ｓｅｄは概３Ｔ検出器３Ｒの代わりに半クロックカウント値Ｓｈｃが入力されるように構成されている。
【００９４】
概３Ｔ検出器３Ｒは、半クロックカウント値Ｓｈｃの値に対し、概ね３Ｔの幅のカウント値を予め定めておく。結果、その所定範囲にカウント値Ｎ（ｔ）が入る場合には、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１の場合の概３Ｔ検出信号Ｓ３Ｔよりも正確な概３Ｔ検出信号Ｓ３Ｔａを出力する。
【００９５】
そして概３Ｔ周期検出器４では、概３Ｔ検出器３Ｒから入力される概３Ｔ検出信号Ｓ３Ｔａの周期のカウントして値Ｃ３Ｔａを求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００９６】
ｎＴ判定器５は、カウント値算出器２から入力される半クロックカウント値Ｓｈｃと、概３Ｔ周期検出器４から入力される安定した概３Ｔ周期情報Ｉ３Ｔの値に基づいて、１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、３Ｔを判定して判定信号Ｓｊとして出力する。
【００９７】
このように、エッジ検出信号Ｓｅｄのエッジ間隔のエッジ間隔カウント値Ｃｅｉに対し、半クロックカウント値Ｓｈｃの値で概３Ｔ検出を行うことにより、より正確な概３Ｔ値検出信号Ｓ１１２を得てより正確な概３Ｔ周期情報Ｉ３Ｔを出力することができる。
【００９８】
なお上記各実施形態の各回路の具体例は特許請求の範囲を満たす範囲で任意に変形が可能である。
また例示の数値およびその組み合わせは一例であり、条件の変更に応じて変更されるべきものである。
さらに上記各実施形態はＬＳＩ化を念頭においているが、各回路の一部又は全部の機能をマイクロコンピュータのソフトウエア上で実現することも可能である。
【００９９】
以上説明したように本発明のディジタルオーディオインターフェース信号復調装置は、基準クロックの正負両方のエッジを使ってディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、また、ディジタルオーディオインターフェース信号のエッジ検出から概３Ｔ情報を検出しその周期を求めて、その周期の値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができ、かつ、広い範囲の周波数のディジタルオーディオインターフェース信号にも対応可能な復調装置を提供できる。
またＰＬＬやＬＰＦなどのアナログ回路が不要となることで、回路の小型化ができ、動作が安定な、かつ、広い範囲の周波数ディジタルオーディオインターフェース信号復調装置を実現できる。
また、本発明は、コンパクトディスク、ディジタルオーディオテープレコーダおよびミニディスク等の、ディジタルオーディオインターフェース信号の復調を行うディジタルオーディオ機器に適用できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図２】図２は、図１のエッジ検出器の構成を示すブロック図である。
【図３】図３は、図１のエッジ検出器とカウント値算出器で観察される各種信号のタイミングチャートである。
【図４】図４は、図１の概３Ｔ検出器と概３Ｔ周期検出器で観察される各種信号のタイミングチャートである。
【図５】図５は、図１のｎＴ判定器による１Ｔ、２Ｔ、および３Ｔ判定に用いられるテーブルである。
【図６】図６は、本発明の第２実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図７】図７は、本発明の第３実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図８】図８は、本発明の第４実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図９】図９は、本発明の第５実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図１０】図１０は、ディジタルオーディオインターフェース規格の概要を示す説明図である。
【図１１】図１１は、従来のディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図１２】図１２は、図１１に示したディジタルオーディオインターフェース信号復調装置で観察される各種信号のタイミングチャートである。
【符号の説明】
ＤＤＡｐ１〜ＤＤＡｐ５、ＤＤＡｃ ディジタルオーディオインターフェース信号復調装置
１ エッジ検出器
２ カウント値算出器
３ 概３Ｔ検出器
４ 概３Ｔ周期検出器
５ ｎＴ判定器
６ プリアンブル検出器
７ バイフェーズ復調器
８ ディジタルフィルタ
９ リミッタ
Ｓｒｃ 基準クロック
Ｓｄａｉ ディジタルオーディオインターフェース信号
Ｓｅｄ エッジ検出信号
Ｓｆｄ 後半検出信号
Ｓｈｃ 半クロックカウント値
Ｓ３Ｔ 概３Ｔ検出信号
Ｉ３Ｔ 概３Ｔ周期情報
Ｓｊ 判定信号
Ｓｐａ プリアンブル信号
Ｓｄａ ディジタルオーディオ信号
Ｉ３Ｔｓ 概３Ｔ周期情報
Ｓ３ＴＬ 概３Ｔ検出信号
Ｓ３Ｔａ 概３Ｔ検出信号
【発明の属する技術分野】
本発明は、ディジタルオーディオ機器間でデータの伝送に使用されるディジタルオーディオインターフェース信号を受信し、ディジタルオーディオ信号を復調するディジタルオーディオインターフェース信号復調装置に関するものである。
【０００２】
【従来の技術】
コンパクトディスク（ＣＤ）、ディジタルオーディオテープレコーダ（ＤＡＴ）およびミニディスク（ＭＤ）などのディジタルオーディオ機器間でディジタルオーディオ信号の伝送を行う規格としてＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｍｍｉｓｓｉｏｎ）−９５８「ディジタルオーディオインターフェース」およびＥＩＡＪ（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｊａｐａｎ）−ＣＰ−１２０１「ディジタルオーディオインターフェース」等がある。
【０００３】
図１０に、これらの規格に基づくディジタルオーディオインターフェースの概要を示す。オーディオサンプルはＣＤ、ＤＡＴおよびＭＤなどの場合には、左チャンネル、右チャンネルの２チャンネルからなり、サブフレームと呼ばれるデータの単位が２つでチャンネル１、チャンネル２を表し、２つが組になって１サンプルを構成していて、この１サンプル分の周期がちょうどサンプリング周波数ＦＳ分の１の期間に相当する。また、１９２サンプルで１ブロックを構成する。
【０００４】
１サブフレームは、サンプリング周期の１／１２８の時間をＴとして、６４Ｔの期間で構成され、３２ビット分のデータを表す。このＴは、ディジタルオーディオインターフェース信号の最小反転周期である。１サブフレームの内容は、８Ｔ分（４ビット）のプリアンブル、８Ｔ分（４ビット）の予備データ、４０Ｔ分（２０ビット）のオーディオサンプルデータ、８Ｔ分（４ビット分）の付加情報から成り立っている。付加情報はバリディティフラグＶ、ユーザーズビットＵ、チャンネルステータスＣ、およびパリティＰからなる。
【０００５】
プリアンブル以外の予備データ、オーディオサンプルデータ、および、付加情報はバイフェーズマーク変調されている。これらは、０ならば２Ｔ、１ならば１Ｔの連続で示され、直前の論理によってそれぞれ２つのパターンを有している。
【０００６】
プリアンブルは、伝送時のサブフレームの同期を示すためのもので、ユニークな周期パターンとするためにバイフェーズマーク変調では使用されない３Ｔを先頭に含むように構成し、Ｂ、ＭおよびＷの３つの周期パターンを用いて、１９２個の各フレームのブロック先頭と、チャンネル１およびチャンネル２の区別ができるように構成されている。以降、プリアンブルをＰＡ、Ｂの周期パターンを有するプリアンブルをプリアンブルＰＡｂ、Ｂの周期パターンを有するプリアンブルをプリアンブルＰＡｍ、そしてＭの周期パターンを有するプリアンブルＰＡｍと称する。
【０００７】
図１１に、上述のディジタルオーディオインターフェース信号を復調する従来の復調装置を示す。従来のディジタルオーディオインターフェース信号復調装置ＤＤＡｃは、プリアンブル検出回路１０１、アナログのＰＬＬ回路１０２、およびバイフェーズ復調回路１０３を含む。
【０００８】
プリアンブル検出回路１０１は、ディジタルオーディオインターフェース信号Ｓｄａｉの中の３Ｔ検出信号を検出しプリアンブル検出信号Ｓｐｄを出力する。ＰＬＬ回路１０２はプリアンブル検出信号Ｓｐｄに位相がロックされると共に、３２倍の周波数を有する同期クロックＳｓｃを出力する。
【０００９】
バイフェーズ復調回路１０３は同期クロックＳｓｃを用いてディジタルオーディオインターフェース信号Ｓｄａｉのバイフェーズ復調を行い、ディジタルオーディオ信号Ｓｄａを出力する。
【００１０】
図１２に、ディジタルオーディオインターフェース信号復調装置ＤＤＡｃの動作 タイミングを示す。図１２に示すように、プリアンブル検出回路１０１は、ディジタルオーディオインターフェース信号Ｓｄａｉの最小反転間隔より短い周期を有する基準クロックＳｓｃに基づいて、２．５Ｔ以上の反転間隔を検出し、プリアンブル信号Ｓｐｄを出力する。
【００１１】
ＰＬＬ回路１０２はＶＣＯを用いてアナログフェーズロックドループ（ＰＬＬ）を構成し、ＶＣＯの３２分周とプリアンブル検出信号Ｓｐｄとを位相比較して３２倍の周波数の同期クロックＳｓｃを出力する。
【００１２】
バイフェーズ復調回路１０３は、同期クロックＳｓｃでディジタルオーディオインターフェース信号Ｓｄａｉを打ち抜いて、直前と異なるなら１、一致するなら０を出力することでディジタルオーディオ信号Ｓｄａを出力する。
【００１３】
上述のように、従来のディジタルオーディオインターフェース信号復調装置は、ディジタルオーディオインターフェース信号のプリアンブルを検出し、アナログＰＬＬを用いてディジタルオーディオインターフェース信号に同期したクロックを生成して、バイフェーズマーク信号であるディジタルオーディオインターフェース信号Ｓｄａｉを復調する。
【００１４】
【発明が解決しようとする課題】
しかしながら、ディジタルオーディオインターフェース信号復調装置には、アナログのＰＬＬ回路に起因する以下に述べるような問題がある。ＬＳＩ化する際に、アナログＰＬＬはディジタル回路に比べてＬＳＩ上の面積サイズが大きくなり、ＬＳＩコストを押し上げる。
【００１５】
アナログＰＬＬ回路を構成するためには、ＶＣＯやローパスフィルタなどのアナログ回路を必要とし、部品点数が多くなる。結果、ＰＬＬ回路およびディジタルオーディオインターフェース信号復調装置の集積度を上げることができずに、生産コストを押し上げる。
【００１６】
アナログＰＬＬ回路は消費電力が大きく、ディジタルオーディオインターフェース信号復調装置の消費電力が大きく省エネルギーの観点から問題がある。特に、消費電力は携帯機器における電池寿命に大きな影響を与える。
【００１７】
アナログＰＬＬ回路は、運転時間の経過と共にその性能あるいは特性が変動する経年変化が無視できないほどに大きい。結果、オーディオ機器に組み込まれて発売された後に生じる経年変化に対する対策が要求される。
【００１８】
さらに、従来のディジタルオーディオ信号復調装置では、基準クロックとＰＬＬクロックと２つの非同期クロックを必要とする。
【００１９】
これらの問題は、特にディジタルオーディオ信号復調装置のＬＳＩ化に際して、その安定性や信頼性の確保、小型化、テストの容易性などに対する障害となる。なお、単にＬＳＩ化に適した回路にするのみでは、入力のディジタルオーディオインターフェース信号の広い周波数範囲に適応できないという課題があった。
【００２０】
本発明は上記従来の課題を解決するものであり、フルディジタル化することによってアナログＰＬＬ回路を用いずに、入力されるディジタルオーディオインターフェース信号とは必ずしも同期させる必要のない比較的低い周波数の基準クロックでディジタルオーディオインターフェース信号を復調することのできると共に、広い周波数範囲にも適応可能なディジタルオーディオ信号復調装置を提供することを目的とする。
【００２１】
【課題を解決するための手段および発明の効果】
本発明は、上記のような目的を達成するために、以下に述べるような特徴を有している。
【００２２】
第１の本発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出器と、
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、カウント値が所定の範囲内に入る値を検出して第１の概３Ｔ検出信号を生成する概３Ｔ検出器と、
第１の概３Ｔ検出信号の周期を基準クロックでカウントして第１の慨３Ｔ周期情報を生成する概３Ｔ周期検出器と、
半クロックカウント値を第１の概３Ｔ検出信号に対応して予め定めたテーブルと比較してディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【００２３】
上述のように、第１の発明においては、エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値から予め定められたある範囲内の値を検出して概３Ｔを検出し、この概３Ｔの周期を計測し、その概３Ｔの周期から定めたテーブル判定によって復調出力を得ることができ、それにより、ＰＬＬを使わずに低い周波数の基準クロックだけで広い周波数範囲にも適応できる。
【００２４】
本発明の第２の発明は、第１の発明において、エッジ検出器は、
基準クロックでディジタルオーディオインターフェース信号を打ち抜いて第１の打ち抜き信号を生成し、
基準クロックの反転クロックでディジタルオーディオインターフェース信号を打ち抜き、さらに基準クロックで打ち抜いて第１の反転打ち抜き信号を生成し、そして、
第１の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第１の打ち抜き信号と第１の反転打ち抜き信号との排他的論理和をとり後半検出信号を生成することを特徴とする。
【００２５】
本発明の第３の発明は、第１の発明において、第１の慨３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタをさらに備え、
判定器は、第２の概３Ｔ周期情報に対応して、半クロックカウント値を所定のテーブルと比較して判定信号を生成することを特徴とする。
上述のように、第３の発明において、第１の概３Ｔ周期情報がノイズ等によって誤検出されてゆらいでも、安定した概３Ｔ周期情報を得ることができ、また概３Ｔ周期情報のゆっくりとした変動には追従することができるので、判定器において周期の判定を正確に行うことができる。
【００２６】
本発明の第４の発明は、第１の発明において、第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミッタをさらに備え、
概３Ｔ周期検出器は、第２の概３Ｔ検出信号の周期を基準クロックでカウントすることを特徴とする。
【００２７】
上述のように、第４の発明においては、概３Ｔ検出器と概３Ｔ周期検出器との間に設けられたリミッタが、プリアンブルの３Ｔ同士が近接していても最初の概３Ｔを検出してその概３Ｔ検出信号の立ち下がりから予め定められた期間は概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ周期情報をリミットすることにより、より正確な概３Ｔ周期情報を出力することができる。
【００２８】
本発明の第５の発明は、第１の発明において、第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミッタと、
第１の概３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタとをさらに備え、
概３Ｔ周期検出器は、第２の概３Ｔ検出信号の周期を基準クロックでカウントし、
判定器は、半クロックカウント値を、第２の概３Ｔ周期情報に対応する所定のテーブルとを比較することでディジタルオーディオインターフェース信号の変調周期を示す判定信号を生成することを特徴とする。
上述のように、第５の発明においては、上記第３および第４の発明における効果を同時に得ることができる。
【００２９】
本発明の第６の発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出器と、
半クロックカウント値が所定の範囲内に入る値を検出すして第３の概３Ｔ検出信号を生成する概３Ｔ検出器を備え、
第３の概３Ｔ検出信号の周期を基準クロックでカウントして第１の概３Ｔ周期情報を生成する概３Ｔ周期検出器と、
半クロックカウント値を第１の概３Ｔ検出信号に対応する所定のテーブルと比較することでディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【００３０】
上述のように、第６の発明においては、基準クロックの正負両方のエッジでディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、より正確な概３Ｔ検出できるので、より正確な概３Ｔ周期情報を出力できる。
【００３１】
本発明の第７の発明は、第１の発明において、半クロックカウント値を、第１の概３Ｔ周期情報に対応する所定の複数のテーブルを第１の概３Ｔ周期情報に基づいて切り換える切り換え器を備える。
【００３２】
上述のように第７の発明においては、概３Ｔ周期検出器のカウント値出力により自動的に判定基準を変更するように作用し、広い周波数範囲にも適応可能な復調装置を提供することができる。
本発明の第８の発明は、第１の発明において、変調周期は、最小反転周波数の逆数の１倍、２倍、および３倍の何れかであることを特徴とする。
【００３３】
【発明の実施の形態】
先ず、本発明にかかるディジタルオーディオインターフェース信号復調装置の基本的な概念について説明する。上述したように、本発明はディジタルオーディオインターフェース信号復調装置をフルディジタルで構成することによって、アナログＰＬＬ回路に起因する上述の問題の解消をはかるものである。しかしながら、フルディジタル化に際しては以下に述べるような新たな問題の発生が予期される。
【００３４】
先ず、制御精度を確保するためには基準クロックの周波数をアナログＰＬＬを用いた場合よりも高く設定しなければならない。結果、高周波数のために、消費電力が増大すると共に、高周波数に対応した高速プロセスを必要とするためプロセスコストが増大する。
【００３５】
さらに、基準クロックの周波数に対してある一定の範囲内の周波数を有する信号しか受信できない。それゆえ、複数の異なる周波数のディジタルオーディオインターフェース信号を復調するために、復調する信号の周波数に対応した異なる周波数を有する複数の基準クロックを切り換えて用いる必要がある。結果、装置の複雑化およびコスト増を招く。
【００３６】
本発明は、フルディジタル化により発生が予期される問題を未然に防止し、従来のアナログＰＬＬを有するディジタルオーディオインターフェース信号復調装置に固有の問題を解決したディジタルオーディオインターフェース信号復調装置を提供することを目的とする。
本発明をより詳細に説述するために、添付の図面にしたがってってこれを説明する。
【００３７】
（第１の実施形態）
以下に、図１、図２、図３、および図４を参照して、本発明の第１実施形態にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１について説明する。
図１に示すように、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１は、エッジ検出器１、カウント値算出器２、概３Ｔ検出器３、概３Ｔ周期検出器４、ｎＴ判定器５、プリアンブル検出器６、およびバイフェーズ復調器７を含む。
【００３８】
エッジ検出器１は、基準クロックＳｒｃの正エッジに基づいて、入力されるディジタルオーディオインターフェース信号Ｓｄａｉのエッジを検出する毎にパルス状のエッジ検出信号Ｓｅｄを出力すると共に、基準クロックＳｒｃの後半にディジタルオーディオインターフェース信号Ｓｄａｉのエッジがあったことを示す後半検出信号Ｓｆｄを出力する。
【００３９】
カウント値算出器２は、エッジ検出信号Ｓｅｄが入力される毎に基準クロックＳｒｃに基づいてエッジ検出信号Ｓｅｄの間隔をカウントしてエッジ間隔カウント値Ｃｅｉを求める。さらに、カウント値算出器２はエッジ間隔カウント値Ｃｅｉを２倍した値に対し、後半検出信号Ｓｆｄが入力されていれば１を加え、一方、直前の後半検出信号Ｓｆｄが入力されていれば１を引いた値を有する半クロックカウント値Ｓｈｃを出力する。
【００４０】
概３Ｔ検出器３は、エッジ検出信号Ｓｅｄが入力される毎に、基準クロックＳｒｃに基づいてエッジ検出信号Ｓｅｄの間隔をカウントしてエッジ間隔カウント値Ｃｅｉ（図示せず）を求め、予め定められた値の範囲内にカウント値が入っていれば、概３Ｔとして検出し、概３Ｔ検出信号Ｓ３Ｔを出力する。なお、この予め定められた値とは、成就の規格や、製品を製造する行程能力、さらに伝送路に入るノイズに基づいて、実験的に最適な値が定められるものである。
【００４１】
概３Ｔ周期検出器４は、概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔの周期をカウントして概３Ｔ間隔カウント値Ｃ３ｔａを求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００４２】
ｎＴ判定器５は、カウント値算出器２から入力される半クロックカウント値Ｓｈｃと、概３Ｔ周期検出器４から入力される概３Ｔ周期情報Ｉ３Ｔに基づいて、Ｔのｎ倍（ｎは任意の整数）のパルス境界の有無を判定して、それぞれ判定されたパルス幅ｎＴを示す判定信号Ｓｊを生成する。なお、本実施例においては、上述のディジタルオーディオインターフェース信号の規格に沿って、１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を判定する。
【００４３】
プリアンブル検出器６は、ｎＴ判定器５から入力される判定信号Ｓｊに基づいて、３Ｔ、１Ｔ、１Ｔおよび３Ｔ配列、若しくは、３Ｔ、３Ｔ、１Ｔ、および１Ｔ配列、若しくは、３Ｔ、２Ｔ、１Ｔ、および２Ｔ配列の何れかを検出し、プリアンブル信号Ｓｐａとして出力する。
【００４４】
バイフェーズ復調器７は、ｎＴ判定器５から入力される判定信号Ｓｊに基づいて、プリアンブル検出器６から入力されるプリアンブル検出信号Ｓｐが、”Ｌ”になったところから、ディジタルオーディオインターフェース信号Ｓｄａｉが２Ｔである場合は”０”を出力し、一方１Ｔ、１Ｔの連続である場合は”１”を出力して復調データを得る。バイフェーズ復調器７は、さらに得られた復調データからオーディオデータを分離してディジタルオーディオ信号Ｓｄａを出力する。
【００４５】
なお、基準クロックＳｒｃは、ディジタルオーディオインターフェース信号Ｓｄａｉの最小反転周期（１Ｔ）の半分より短い周期のもの、すなわちディジタルオーディオインターフェース信号Ｓｄａｉの最小反転周波数の２倍より高い任意の周波数で、かつ入力されるディジタルオーディオインターフェース信号Ｓｄａｉとは必ずしも同期しなくてもよい。例えば１６．９３４４ＭＨｚのようなクロックを使うことができる。
【００４６】
次に、図２を参照して、エッジ検出器１の動作について詳細に説明する。エッジ検出器１は、フリップフロップ１＿０１、フリップフロップ１＿０２、フリップフロップ１＿０３、フリップフロップ１＿０４、排他的論理和素子１＿０５、および排他的論理和素子１＿０６を含む。
【００４７】
フリップフロップ１＿０１は、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を１次正エッジ信号ｑ１として出力する。
【００４８】
フリップフロップ１＿０３は、フリップフロップ１＿０１から出力された１次正エッジ信号ｑ１を、基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を２次正エッジ信号ｑ２とする。
【００４９】
フリップフロップ１＿０２は、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの負エッジで打ち抜いて得られる信号を０次負エッジ信号ｎｑ０として出力する。
【００５０】
フリップフロップ１＿０４は、フリップフロップ１＿０２から出力された０次負エッジ信号ｎｑ０をさらに基準クロックＳｒｃの正エッジで打ち抜いて得られる信号を０次正エッジ信号ｎｑ１として出力する。
【００５１】
排他的論理和素子１＿０５は、フリップフロップ１＿０１から入力される１次正エッジ信号ｑ１とフリップフロップ１＿０３から入力される２次正エッジ信号ｑ２の排他的論理和を求めてエッジ検出信号Ｓｅｄとして出力する。
【００５２】
排他的論理和素子１＿０６は、フリップフロップ１＿０１から出力される１次正エッジ信号ｑ１とフリップフロップ１＿０４から出力される０次正エッジ信号ｎｑ１の排他的論理和を求めて後半検出信号Ｓｆｄとして出力する。
【００５３】
次に図３に示すタイミングチャートを参照して、エッジ検出器１の動作について、さらに詳しく説明する。先ず、図示されるような所定周期を有するパルス信号である基準クロックＳｒｃがエッジ検出器１およびカウント値算出器２に入力される。
【００５４】
図中、それぞれＡ、Ｂ、Ｃ、Ｄ、およびＥで示されるようなハイレベル部およびローレベル部を有するディジタルオーディオインターフェース信号Ｓｄａｉがエッジ検出器１に入力される。以降、ハイレベルＡ部、ローレベルＢ部、ハイレベルＣ部、ローレベルＤ部、およびハイレベルＥ部と称する。
【００５５】
ハイレベルＡ部は、基準クロックＳｒｃの半クロックで数えて約６Ｈｃ（６Ｈｃｐ又は６Ｈｃｆ）のパルスの幅を有する。同様に、ローレベルＢ部は約７Ｈｃ、ハイレベルＣ部は約６Ｈｃ、ローレベルＤ部は約７Ｈｃ、およびハイレベルＥ部は約１２Ｈｃのパルス幅を有する。なお、パルス幅は、必ずしも、基準クロックの半クロック幅の整数倍とはならない。
【００５６】
エッジ検出器１において、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの正エッジで打ち抜いて得られる１次正エッジ信号ｑ１は、基準クロックＳｒｃの正エッジで立ち上がり、ディジタルオーディオインターフェース信号Ｓｄａｉがハイレベルである、基準クロックＳｒｃの連続する３クロック間はハイレベルである。ステップＳｃｒの次（４つの目）のクロックの立ち上がりエッジにおいては、ディジタルオーディオインターフェース信号Ｓｄａｉはローレベルであるので、１次正エッジ信号ｑ１はローレベルになる。同様に、ディジタルオーディオインターフェース信号Ｓｄａｉを基準クロックＳｒｃの負エッジで打ち抜いて得られる０次負エッジ信号ｎｑ０、０次負エッジ信号ｎｑ０を基準クロックＳｒｃの正エッジで打ち抜き直して得られる０次正エッジ信号ｎｑ１、および１次正エッジ信号ｑ１をさらに基準クロックＳｒｃの正エッジで打ち抜いて得られる２次正エッジ信号ｑ２は、それぞれ図３に示すような波形を有する。
【００５７】
１次正エッジ信号ｑ１のエッジを検出したエッジ検出信号Ｓｅｄは、１次正エッジ信号ｑ１のエッジ毎に出力される。
【００５８】
１次正エッジ信号ｑ１と０次正エッジ信号ｎｑ１の排他的論理和である後半検出信号Ｓｆｄは、ローレベルＢ部とハイレベルＣ部の間のエッジ、ハイレベルＣ部とローレベルＤ部の間のエッジのように、基準クロックＳｒｃの後半部（基準クロックＳｒｃのＨｃｆに対応する時間内）にディジタルオーディオインターフェース信号Ｓｄａｉの遷移がある場合に出力される。
【００５９】
カウント値算出器２では、エッジ検出信号Ｓｅｄのエッジ間隔カウント値Ｃｅｉと後半検出信号Ｓｆｄの値ｐ（ｔ）と、カウントされているエッジ検出信号Ｓｅｄのエッジの直前の後半検出信号ｐ（ｔ−１）から、半クロックカウント値Ｎ（ｔ）は、次式（１）で与えられる。ｔは、エッジ検出信号Ｓｅｄとディジタルオーディオインターフェース信号Ｓｄａｉの遷移を検出した時の時刻である。
【００６０】
Ｎ（ｔ）＝−ｐ（ｔ−１）＋２×Ｃｅｉ＋ｐ（ｔ）・・・・（１）
【００６１】
なお、ｐ（ｔ）はカウントクロックのエッジ間の後半にディジタルオーディオインターフェース信号Ｓｄａｉの遷移があることを示す信号である。
この（１）式における考え方を簡単に説明すると、算出時の直前クロックのエッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ｃｅｉよりも実際の信号が長いことを意味する。また、算出時の１サンプル前に、エッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ｃｅｉより実際の信号が短いことを意味する。
【００６２】
先ずエッジ間隔カウント値Ｃｅｉを２倍し、エッジ間隔カウント値Ｃｅｉを算出時点のｐ（ｔ）と、エッジ検出信号Ｓｅｄで検出されたエッジの直前にｐ（ｔ−１）を使用して、上記（１）式に基づいて、Ｎ（ｔ）を算出する。
【００６３】
ただし、ｐ（ｔ−１）およびｐ（ｔ）は１又は０である。したがって、基準クロックＳｒｃのハイレベルＡ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄは立ち上がっていないのでＮ（ｔ）の値は６である。
【００６４】
基準クロックＳｒｃのローレベルＢ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄは立ち上がっているのでＮ（ｔ）の値は７である。
【００６５】
基準クロックＳｒｃのハイレベルＣ部に対しては、エッジ間隔カウント値Ｃｅｉが３であると共に、後半検出信号Ｓｆｄが直前から引き続き立上っているのでＮ（ｔ）の値は６である。
【００６６】
ローレベルＤ部に対しては、Ｎ（ｔ）の値は７である。 そして、ローレベルＤ部ではＮ（ｔ）の値は１２である。
これらのＮ（ｔ）の値が半クロックカウント値Ｓｈｃとして、カウント値算出器２から出力される。
【００６７】
次に図４を参照して、概３Ｔ検出器３および概３Ｔ周期検出器４の動作について説明する。
先ず、図４（ａ）に示すように、プリアンブル信号は、３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターンを有するプリアンブルＰＡｂ、３Ｔ、３Ｔ、１Ｔ、および１Ｔの周期パターンを有するプリアンブルＰＡｍ、３Ｔ、２Ｔ、１Ｔ、および２Ｔの周期パターンを有するプリアンブルＰＡｗの３種類の何れかである。
【００６８】
それぞれの周期パターンを有するプリアンブルＰＡの入力に対して、概３Ｔ検出器３は図４（ｂ）、図４（ｃ）、および図４（ｄ）に示されているように、概ね３Ｔの周期幅のエッジ間隔カウント値Ｃｅｉが検出される場合には、概３Ｔ検出信号Ｓ３Ｔを出力する。
【００６９】
概３Ｔ検出器３は、エッジ検出信号Ｓｅｄのエッジ間隔カウント値Ｃｅｉに対し、概ね３Ｔの周期幅の概３Ｔ間隔カウント値Ｃ３ｔａを予め定めておき、その範囲にカウント値Ｃ３Ｔａがある場合には、概３Ｔ検出信号Ｓ３Ｔを出力する。
【００７０】
概３Ｔ周期検出器４は、概３Ｔ検出信号Ｓ３Ｔの立ち上がエッジ間の間隔をカウントした概３Ｔ周期情報Ｉ３Ｔを出力する。
【００７１】
次に、図５に示した判定テーブルを参照して、ｎＴ判定器５の動作について説明する。なお、図５（ａ）は標本周波数が３２ｋＨｚの場合のｎＴ判定テーブルＴ３ｋ、図５（ｂ）は標本周波数が４４．１ｋＨｚ／４８ｋＨｚの場合のｎＴ判定テーブルＴ４ｋを示す。
【００７２】
ｎＴ判定器５は、概３Ｔ周期情報Ｉ３Ｔのカウント値Ｃ３Ｔａに基づいて、ｎＴ判定テーブルＴ３ｋあるいはｎＴ判定テーブルＴ４ｋの何れかを参照して１Ｔ、２Ｔ、および３Ｔの何れの周期パターンであるかを判定して、判定信号Ｓｊを出力する。
【００７３】
なお、ディジタルオーディオインターフェース信号Ｓｄａｉの標本化周波数３２ｋＨｚのｎＴ判定テーブルＴ３ｋ）と、４４．１ｋＨｚおよび４８ｋＨｚの組のｎＴ判定テーブルＴ４ｋとの区別は、概３Ｔ周期情報Ｉ３Ｔのエッジ間隔カウント値Ｃｅｉに基づいて、ｎＴ判定テーブルＴ３ｋおよびｎＴ判定テーブルＴ４ｋを切り換えて用いる切り換え手段（図示せず）により切り換えることによって区別できる。
【００７４】
プリアンブル検出回路６は判定信号Ｓｊに基づいて、プリアンブルＰＡｂの３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターン、プリアンブルＰＡｍの３Ｔ、３Ｔ、１Ｔ、および１Ｔの周期パターン、そしてプリアンブルＰＡｗの３Ｔ、２Ｔ、１Ｔ、および２Ｔの周期パターンの３種類の何れかのパターンを検出してプリアンブル検出信号Ｓｐａを出力する。
【００７５】
プリアンブル検出回路６は、判定信号Ｓｊを４つ分だけ記憶しておく。つまり、プリアンブルＰＡはそれぞれ４種類の周期ユニットから構成されるので、４種類の周期ユニットそれぞれの振幅を検出した判定信号Ｓｊを４つ記憶しておく必要がある。上記３パターンのうち何れかのパターンを検出した時に”Ｈ”を出力する。このプリアンブル検出信号Ｓｐａの”Ｈ”の立ち下がりからディジタルオーディオインターフェース信号Ｓｄａｉの２８ビット分がバイフェーズマーク変調された部分になる。
【００７６】
バイフェーズ復調器７は、プリアンブル検出信号Ｓｐａの立ち下がりから、２Ｔなら”０”、１Ｔ、１Ｔの連続で”１”を出力することで復調データを得る。この復調データからオーディオデータを分離してディジタルオーディオ信号Ｓｄａを出力する。
【００７７】
上述のように、本実施形態においては、基準クロックＳｒｃの正負両方のエッジでディジタルオーディオインターフェース信号Ｓｄａｉのエッジ検出を行い、この出力から基準クロックＳｒｃの半クロックでのカウント値を求め、そのカウント値を概３Ｔの周期によって１Ｔ、２Ｔ、および３Ｔそれぞれの判定を行うことにより、アナログＰＬＬ回路を用いず、入力されるディジタルオーディオインターフェース信号Ｓｄａｉとは必ずしも同期しない比較的低い周波数の基準クロックＳｒｃで、ディジタルオーディオインターフェース信号Ｓｄａｉを復調できると共に、概３Ｔの周期を計測してテーブルからその周期に適した１Ｔ、２Ｔ、および３Ｔそれぞれの判定を行うことにより、広い周波数範囲にも適応可能なディジタルオーディオインターフェース信号復調装置が実現できる。
【００７８】
（第２の実施形態）
図６を参照して、本発明の第２の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ２は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、慨３Ｔ周期検出器４とｎＴ判定器５との間にディジタルフィルタ８を新たに設けた構成を有している。
【００７９】
ディジタルフィルタ８は慨３Ｔ周期検出器４から出力される概３Ｔ周期情報Ｉ３Ｔがノイズ等に起因する誤検出によってゆらいでも、安定した概３Ｔ周期情報Ｉ３Ｔｓを得るために設けられている。
【００８０】
つまり、ディジタルフィルタ８は、概３Ｔ周期検出器４から入力される概３Ｔ周期情報Ｉ３Ｔにディジタルフィルタ処理を付加し、安定した概３Ｔ周期情報Ｉ３Ｔｓを出力する。かつ、ディジタルフィルタ係数を適当に選択することにより、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従する安定した概３Ｔ周期情報Ｉ３Ｔｓを出力し、１Ｔ、２Ｔ、および３Ｔそれぞれの周期判定を正確に行うことができる。
【００８１】
ｎＴ判定器５では、半クロックカウント値Ｓｈｃを入力し、安定した概３Ｔ周期情報Ｉ３Ｔｓの値によって１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、３Ｔを判定して判定信号Ｓｊとして出力する。
【００８２】
このように本実施形態では、ディジタルフィルタ８を用いることにより、慨３Ｔ周期検出器４の出力の概３Ｔ周期情報Ｉ３Ｔがノイズ等によって誤検出されてゆらいでも、安定した概３Ｔ周期情報Ｉ３Ｔｓを得ることができる。さらに、概３Ｔ周期情報Ｉ３Ｔｓは、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従できるので、ｎＴ判定器５において１Ｔ、２Ｔ、および３Ｔの周期判定を正確に行うことができる。
【００８３】
（第３の実施形態）
図７を参照して、本発明の第３の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ３は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９を新たに設けた構成を有している。
【００８４】
以下に、前述の図４を参照して、リミッタ９の動作を説明する。プリアンブルＰＡｂの場合には３Ｔ、１Ｔ、１Ｔ、および３Ｔの周期パターンとなるために、図４（ｂ）に示されるように３Ｔが近接しているので、概３Ｔ検出器３によって概３Ｔ検出信号Ｓ３Ｔが２回検出される。この場合にも正確な概３Ｔ検出信号Ｓ３ＴＬを得るために、リミッタ９は概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔを、図４（ｂ）、図４（ｃ）、および図４（ｄ）にそれぞれ示されるように、最初の概３Ｔを検出して概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけ概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを制限して、より正確な概３Ｔ検出信号Ｓ３ＴＬを出力する。
【００８５】
そして概３Ｔ周期検出器４では、リミッタ９から入力される正確な概３Ｔ検出信号Ｓ３ＴＬの周期をカウントして値を求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。ｎＴ判定器５では、半クロックカウント値Ｓｈｃを入力し、安定した概３Ｔ周期情報Ｉ３Ｔの値によって１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、および３Ｔのそれぞれを判定して判定信号Ｓｊとして出力する。
【００８６】
このように本実施形態では概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９を挿入し、プリアンブルＰＡの３Ｔ同士が近接している場合でも、最初の概３Ｔを検出して概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけ概３Ｔ検出信号を出力しないようにリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを制限して、より正確な概３Ｔ検出信号Ｓ３ＴＬを得て、さらに、より正確な概３Ｔ周期情報Ｉ３Ｔを出力することができる。
【００８７】
（第４の実施形態）
図８を参照して、本発明の第４の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４は、図６に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ２と、図７に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ３を組み合わせた構成を有している。
【００８８】
つまり、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４は、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１において、概３Ｔ検出器３と概３Ｔ周期検出器４との間にリミッタ９が新たに設けられると共に、概３Ｔ周期検出器４とｎＴ判定器５の間にディジタルフィルタ８を新たに設けられている。
【００８９】
以下に、図４参照して、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ４の動作について説明する。
【００９０】
リミッタ９は、概３Ｔ検出器３から入力される概３Ｔ検出信号Ｓ３Ｔを制限して、図４（ｂ）、図（ｃ）、図（ｄ）に示すように、最初の概３Ｔを検出した概３Ｔ検出信号Ｓ３Ｔの立ち下がりから予め定められた期間だけリミット信号を付加して概３Ｔ検出信号Ｓ３Ｔを限定し、より正確な概３Ｔ検出信号Ｓ３ＴＬを出力する。
【００９１】
概３Ｔ周期検出器４は、リミッタ９から入力される正確な概３Ｔ検出信号Ｓ３ＴＬを入力し、その周期をカウントしてカウント値を求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００９２】
ディジタルフィルタ８では、概３Ｔ検出信号Ｓ３Ｔがノイズ等に起因する誤検出によって、概３Ｔ周期情報Ｉ３Ｔがゆらいでも、ディジタルフィルタ処理により安定した概３Ｔ周期情報Ｉ３Ｔｓを出力する。概３Ｔ周期情報Ｉ３Ｔｓは、概３Ｔ周期情報Ｉ３Ｔのゆっくりとした変動には追従するので、ｎＴ判定器５は周期幅（１Ｔ、２Ｔ、３Ｔ）の判定を正確に行うことができる。
【００９３】
（第５の実施形態）
図９を参照して、本発明の第５の実施形態にかかるディジタルオーディオインターフェース信号復号装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置ＤＤＡｐ５は、図１に示したディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１における概３Ｔ検出器３が概３Ｔ検出器３Ｒに置き換えられていると共に、概３Ｔ検出器３に入力されていた基準クロックＳｒｃおよびエッジ検出信号Ｓｅｄは概３Ｔ検出器３Ｒの代わりに半クロックカウント値Ｓｈｃが入力されるように構成されている。
【００９４】
概３Ｔ検出器３Ｒは、半クロックカウント値Ｓｈｃの値に対し、概ね３Ｔの幅のカウント値を予め定めておく。結果、その所定範囲にカウント値Ｎ（ｔ）が入る場合には、ディジタルオーディオインターフェース信号復調装置ＤＤＡｐ１の場合の概３Ｔ検出信号Ｓ３Ｔよりも正確な概３Ｔ検出信号Ｓ３Ｔａを出力する。
【００９５】
そして概３Ｔ周期検出器４では、概３Ｔ検出器３Ｒから入力される概３Ｔ検出信号Ｓ３Ｔａの周期のカウントして値Ｃ３Ｔａを求め、概３Ｔ周期情報Ｉ３Ｔとして出力する。
【００９６】
ｎＴ判定器５は、カウント値算出器２から入力される半クロックカウント値Ｓｈｃと、概３Ｔ周期検出器４から入力される安定した概３Ｔ周期情報Ｉ３Ｔの値に基づいて、１Ｔと２Ｔの境界、２Ｔと３Ｔの境界を決定し、１Ｔ、２Ｔ、３Ｔを判定して判定信号Ｓｊとして出力する。
【００９７】
このように、エッジ検出信号Ｓｅｄのエッジ間隔のエッジ間隔カウント値Ｃｅｉに対し、半クロックカウント値Ｓｈｃの値で概３Ｔ検出を行うことにより、より正確な概３Ｔ値検出信号Ｓ１１２を得てより正確な概３Ｔ周期情報Ｉ３Ｔを出力することができる。
【００９８】
なお上記各実施形態の各回路の具体例は特許請求の範囲を満たす範囲で任意に変形が可能である。
また例示の数値およびその組み合わせは一例であり、条件の変更に応じて変更されるべきものである。
さらに上記各実施形態はＬＳＩ化を念頭においているが、各回路の一部又は全部の機能をマイクロコンピュータのソフトウエア上で実現することも可能である。
【００９９】
以上説明したように本発明のディジタルオーディオインターフェース信号復調装置は、基準クロックの正負両方のエッジを使ってディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、また、ディジタルオーディオインターフェース信号のエッジ検出から概３Ｔ情報を検出しその周期を求めて、その周期の値からテーブル判定によって復調出力を得る構成とすることにより、ＰＬＬを使わずに低い周波数の基準クロックだけで復調を行うことができ、かつ、広い範囲の周波数のディジタルオーディオインターフェース信号にも対応可能な復調装置を提供できる。
またＰＬＬやＬＰＦなどのアナログ回路が不要となることで、回路の小型化ができ、動作が安定な、かつ、広い範囲の周波数ディジタルオーディオインターフェース信号復調装置を実現できる。
また、本発明は、コンパクトディスク、ディジタルオーディオテープレコーダおよびミニディスク等の、ディジタルオーディオインターフェース信号の復調を行うディジタルオーディオ機器に適用できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図２】図２は、図１のエッジ検出器の構成を示すブロック図である。
【図３】図３は、図１のエッジ検出器とカウント値算出器で観察される各種信号のタイミングチャートである。
【図４】図４は、図１の概３Ｔ検出器と概３Ｔ周期検出器で観察される各種信号のタイミングチャートである。
【図５】図５は、図１のｎＴ判定器による１Ｔ、２Ｔ、および３Ｔ判定に用いられるテーブルである。
【図６】図６は、本発明の第２実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図７】図７は、本発明の第３実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図８】図８は、本発明の第４実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図９】図９は、本発明の第５実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図１０】図１０は、ディジタルオーディオインターフェース規格の概要を示す説明図である。
【図１１】図１１は、従来のディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図１２】図１２は、図１１に示したディジタルオーディオインターフェース信号復調装置で観察される各種信号のタイミングチャートである。
【符号の説明】
ＤＤＡｐ１〜ＤＤＡｐ５、ＤＤＡｃ ディジタルオーディオインターフェース信号復調装置
１ エッジ検出器
２ カウント値算出器
３ 概３Ｔ検出器
４ 概３Ｔ周期検出器
５ ｎＴ判定器
６ プリアンブル検出器
７ バイフェーズ復調器
８ ディジタルフィルタ
９ リミッタ
Ｓｒｃ 基準クロック
Ｓｄａｉ ディジタルオーディオインターフェース信号
Ｓｅｄ エッジ検出信号
Ｓｆｄ 後半検出信号
Ｓｈｃ 半クロックカウント値
Ｓ３Ｔ 概３Ｔ検出信号
Ｉ３Ｔ 概３Ｔ周期情報
Ｓｊ 判定信号
Ｓｐａ プリアンブル信号
Ｓｄａ ディジタルオーディオ信号
Ｉ３Ｔｓ 概３Ｔ周期情報
Ｓ３ＴＬ 概３Ｔ検出信号
Ｓ３Ｔａ 概３Ｔ検出信号
Claims (8)
- ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
前記ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共に前記ディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、前記ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、前記基準クロックの後半に前記ディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出手段と
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出手段と、
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、前記カウント値が所定の範囲内に入る値を検出して第１の概３Ｔ検出信号を生成する概３Ｔ検出手段と、
前記第１の概３Ｔ検出信号の周期を前記基準クロックでカウントして第１の慨３Ｔ周期情報を生成する概３Ｔ周期検出手段と、
前記半クロックカウント値を前記第１の概３Ｔ検出信号に対応して予め定めたテーブルと比較して前記ディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定手段と、
前記判定信号に基づいて、前記プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出手段と、
前記プリアンブル検出信号をタイミング基準にして、前記判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調手段とを備える、ディジタルオーディオインターフェース信号復調装置。 - 前記エッジ検出手段は、
前記基準クロックで前記ディジタルオーディオインターフェース信号を打ち抜いて第１の打ち抜き信号を生成し、
前記基準クロックの反転クロックで前記ディジタルオーディオインターフェース信号を打ち抜き、さらに前記基準クロックで打ち抜いて第１の反転打ち抜き信号を生成し、そして、
前記第１の打ち抜き信号のエッジを検出して前記エッジ検出信号を出力し、前記第１の打ち抜き信号と前記第１の反転打ち抜き信号との排他的論理和をとり前記後半検出信号を生成することを特徴とする請求項１に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第１の慨３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタ手段をさらに備え、
前記判定手段は、前記第２の概３Ｔ周期情報に対応して、前記半クロックカウント値を所定のテーブルと比較して前記判定信号を生成することを特徴とする請求項１に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミット手段をさらに備え、
前記概３Ｔ周期検出手段は、前記第２の概３Ｔ検出信号の周期を前記基準クロックでカウントすることを特徴とする請求項１に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第１の概３Ｔ検出信号を所定期間だけ抑制した後に第２の概３Ｔ検出信号として出力するリミット手段と、
前記第１の概３Ｔ周期情報をフィルタリングして第２の概３Ｔ周期情報を生成するディジタルフィルタ手段とをさらに備え、
前記概３Ｔ周期検出手段は、前記第２の概３Ｔ検出信号の周期を前記基準クロックでカウントし、
前記判定手段は、前記半クロックカウント値を、前記第２の概３Ｔ周期情報に対応する所定のテーブルとを比較することで前記ディジタルオーディオインターフェース信号の変調周期を示す判定信号を生成することを特徴とする請求項１に記載のディジタルオーディオインターフェース信号復調装置。 - ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
前記ディジタルオーディオインターフェース信号の最小反転周波数の２倍より高い周波数を有すると共に前記ディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、前記ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、前記基準クロックの後半に前記ディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出手段と
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、この値を２倍した値に対し、後半検出信号が入力されていれば１を加え、一方、直前の後半検出信号が入力されていれば１を引いた半クロックカウント値を算出するカウント値算出手段と、
前記半クロックカウント値が所定の範囲内に入る値を検出すして第３の概３Ｔ検出信号を生成する概３Ｔ検出手段を備え、
前記第３の概３Ｔ検出信号の周期を前記基準クロックでカウントして第１の概３Ｔ周期情報を生成する概３Ｔ周期検出手段と、
前記半クロックカウント値を前記第１の概３Ｔ検出信号に対応する所定のテーブルと比較することでディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定手段と、
前記判定信号に基づいて、前記プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出手段と、
前記プリアンブル検出信号をタイミング基準にして、前記判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調手段とを備える、ディジタルオーディオインターフェース信号復調装置。 - 前記半クロックカウント値を、前記第１の概３Ｔ周期情報に対応する所定の複数のテーブルを前記第１の概３Ｔ周期情報に基づいて切り換える切り換え手段を備える、請求項１に記載のディジタルオーディオインターフェース信号復調装置。
- 変調周期は、前記最小反転周波数の逆数の１倍、２倍、および３倍の何れかであることを特徴とする請求項１に記載のディジタルオーディオインターフェース信号復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056082A JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5408899 | 1999-03-02 | ||
| JP11-54088 | 1999-03-02 | ||
| JP2000056082A JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315357A JP2000315357A (ja) | 2000-11-14 |
| JP4021113B2 true JP4021113B2 (ja) | 2007-12-12 |
Family
ID=26394827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000056082A Expired - Fee Related JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4021113B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7333209B2 (en) * | 2005-11-09 | 2008-02-19 | Honeywell International, Inc. | Fiber optic gyroscope asynchronous demodulation |
-
2000
- 2000-03-01 JP JP2000056082A patent/JP4021113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000315357A (ja) | 2000-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7433286B2 (en) | Jitter detection apparatus | |
| EP1918929A1 (en) | Frequency and phase control apparatus and maximum likelihood decoder | |
| US6888886B2 (en) | Interface apparatus and method for receiving serially-transmitted data | |
| JP3789423B2 (ja) | 光ディスクに記録されるウォブル信号をエンコーディングする装置及び方法と、その光ディスクで読み出されたウォブル信号をデコーディングする装置及び方法 | |
| US6933866B1 (en) | Variable data rate receiver | |
| US5777511A (en) | Data demodulation apparatus | |
| JP4021113B2 (ja) | ディジタルオーディオインターフェース信号復調装置 | |
| US6980500B2 (en) | ATIP bit data generator and method for generating ATIP bit data in optical discs | |
| JPH08161829A (ja) | デジタル情報再生装置及びデジタルｐｌｌ装置 | |
| US6757341B1 (en) | Digital audio interface signal demodulating device | |
| JP4314717B2 (ja) | 伝送レート判別方法及び回路 | |
| JP3668617B2 (ja) | デジタルオーディオインターフェース信号復調回路 | |
| EP1586095A1 (en) | Apparatus to generate a bit clock and a method of generating the bit clock | |
| CN100377219C (zh) | 光盘抖动信号的调制解调装置及方法 | |
| JP3956525B2 (ja) | 同期信号の検出保護回路 | |
| KR100545804B1 (ko) | 워블 위상 동기 루프에서의 워블신호 검출장치 및 방법 | |
| CN108564957B (zh) | 码流的解码方法、装置、存储介质和处理器 | |
| JP3171205B2 (ja) | 変調周波数検出回路 | |
| JP2004022106A (ja) | デジタルオーディオインターフェース信号復調装置 | |
| JPH0738535A (ja) | ノイズ除去回路 | |
| JP4104274B2 (ja) | 復号装置 | |
| JPH1155078A (ja) | デジタルノイズフィルタ | |
| KR100793193B1 (ko) | 워블신호 검출장치 및 방법 | |
| JP2001126412A (ja) | 復号装置 | |
| JPH05244140A (ja) | 同期信号検出方法及びその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |