JP4021113B2 - ディジタルオーディオインターフェース信号復調装置 - Google Patents
ディジタルオーディオインターフェース信号復調装置 Download PDFInfo
- Publication number
- JP4021113B2 JP4021113B2 JP2000056082A JP2000056082A JP4021113B2 JP 4021113 B2 JP4021113 B2 JP 4021113B2 JP 2000056082 A JP2000056082 A JP 2000056082A JP 2000056082 A JP2000056082 A JP 2000056082A JP 4021113 B2 JP4021113 B2 JP 4021113B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital audio
- audio interface
- detection signal
- approximate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の属する技術分野】
本発明は、ディジタルオーディオ機器間でデータの伝送に使用されるディジタルオーディオインターフェース信号を受信し、ディジタルオーディオ信号を復調するディジタルオーディオインターフェース信号復調装置に関するものである。
【0002】
【従来の技術】
コンパクトディスク(CD)、ディジタルオーディオテープレコーダ(DAT)およびミニディスク(MD)などのディジタルオーディオ機器間でディジタルオーディオ信号の伝送を行う規格としてIEC(International Commission)−958「ディジタルオーディオインターフェース」およびEIAJ(Electronic Industries Association of Japan)−CP−1201「ディジタルオーディオインターフェース」等がある。
【0003】
図10に、これらの規格に基づくディジタルオーディオインターフェースの概要を示す。オーディオサンプルはCD、DATおよびMDなどの場合には、左チャンネル、右チャンネルの2チャンネルからなり、サブフレームと呼ばれるデータの単位が2つでチャンネル1、チャンネル2を表し、2つが組になって1サンプルを構成していて、この1サンプル分の周期がちょうどサンプリング周波数FS分の1の期間に相当する。また、192サンプルで1ブロックを構成する。
【0004】
1サブフレームは、サンプリング周期の1/128の時間をTとして、64Tの期間で構成され、32ビット分のデータを表す。このTは、ディジタルオーディオインターフェース信号の最小反転周期である。1サブフレームの内容は、8T分(4ビット)のプリアンブル、8T分(4ビット)の予備データ、40T分(20ビット)のオーディオサンプルデータ、8T分(4ビット分)の付加情報から成り立っている。付加情報はバリディティフラグV、ユーザーズビットU、チャンネルステータスC、およびパリティPからなる。
【0005】
プリアンブル以外の予備データ、オーディオサンプルデータ、および、付加情報はバイフェーズマーク変調されている。これらは、0ならば2T、1ならば1Tの連続で示され、直前の論理によってそれぞれ2つのパターンを有している。
【0006】
プリアンブルは、伝送時のサブフレームの同期を示すためのもので、ユニークな周期パターンとするためにバイフェーズマーク変調では使用されない3Tを先頭に含むように構成し、B、MおよびWの3つの周期パターンを用いて、192個の各フレームのブロック先頭と、チャンネル1およびチャンネル2の区別ができるように構成されている。以降、プリアンブルをPA、Bの周期パターンを有するプリアンブルをプリアンブルPAb、Bの周期パターンを有するプリアンブルをプリアンブルPAm、そしてMの周期パターンを有するプリアンブルPAmと称する。
【0007】
図11に、上述のディジタルオーディオインターフェース信号を復調する従来の復調装置を示す。従来のディジタルオーディオインターフェース信号復調装置DDAcは、プリアンブル検出回路101、アナログのPLL回路102、およびバイフェーズ復調回路103を含む。
【0008】
プリアンブル検出回路101は、ディジタルオーディオインターフェース信号Sdaiの中の3T検出信号を検出しプリアンブル検出信号Spdを出力する。PLL回路102はプリアンブル検出信号Spdに位相がロックされると共に、32倍の周波数を有する同期クロックSscを出力する。
【0009】
バイフェーズ復調回路103は同期クロックSscを用いてディジタルオーディオインターフェース信号Sdaiのバイフェーズ復調を行い、ディジタルオーディオ信号Sdaを出力する。
【0010】
図12に、ディジタルオーディオインターフェース信号復調装置DDAcの動作 タイミングを示す。図12に示すように、プリアンブル検出回路101は、ディジタルオーディオインターフェース信号Sdaiの最小反転間隔より短い周期を有する基準クロックSscに基づいて、2.5T以上の反転間隔を検出し、プリアンブル信号Spdを出力する。
【0011】
PLL回路102はVCOを用いてアナログフェーズロックドループ(PLL)を構成し、VCOの32分周とプリアンブル検出信号Spdとを位相比較して32倍の周波数の同期クロックSscを出力する。
【0012】
バイフェーズ復調回路103は、同期クロックSscでディジタルオーディオインターフェース信号Sdaiを打ち抜いて、直前と異なるなら1、一致するなら0を出力することでディジタルオーディオ信号Sdaを出力する。
【0013】
上述のように、従来のディジタルオーディオインターフェース信号復調装置は、ディジタルオーディオインターフェース信号のプリアンブルを検出し、アナログPLLを用いてディジタルオーディオインターフェース信号に同期したクロックを生成して、バイフェーズマーク信号であるディジタルオーディオインターフェース信号Sdaiを復調する。
【0014】
【発明が解決しようとする課題】
しかしながら、ディジタルオーディオインターフェース信号復調装置には、アナログのPLL回路に起因する以下に述べるような問題がある。LSI化する際に、アナログPLLはディジタル回路に比べてLSI上の面積サイズが大きくなり、LSIコストを押し上げる。
【0015】
アナログPLL回路を構成するためには、VCOやローパスフィルタなどのアナログ回路を必要とし、部品点数が多くなる。結果、PLL回路およびディジタルオーディオインターフェース信号復調装置の集積度を上げることができずに、生産コストを押し上げる。
【0016】
アナログPLL回路は消費電力が大きく、ディジタルオーディオインターフェース信号復調装置の消費電力が大きく省エネルギーの観点から問題がある。特に、消費電力は携帯機器における電池寿命に大きな影響を与える。
【0017】
アナログPLL回路は、運転時間の経過と共にその性能あるいは特性が変動する経年変化が無視できないほどに大きい。結果、オーディオ機器に組み込まれて発売された後に生じる経年変化に対する対策が要求される。
【0018】
さらに、従来のディジタルオーディオ信号復調装置では、基準クロックとPLLクロックと2つの非同期クロックを必要とする。
【0019】
これらの問題は、特にディジタルオーディオ信号復調装置のLSI化に際して、その安定性や信頼性の確保、小型化、テストの容易性などに対する障害となる。なお、単にLSI化に適した回路にするのみでは、入力のディジタルオーディオインターフェース信号の広い周波数範囲に適応できないという課題があった。
【0020】
本発明は上記従来の課題を解決するものであり、フルディジタル化することによってアナログPLL回路を用いずに、入力されるディジタルオーディオインターフェース信号とは必ずしも同期させる必要のない比較的低い周波数の基準クロックでディジタルオーディオインターフェース信号を復調することのできると共に、広い周波数範囲にも適応可能なディジタルオーディオ信号復調装置を提供することを目的とする。
【0021】
【課題を解決するための手段および発明の効果】
本発明は、上記のような目的を達成するために、以下に述べるような特徴を有している。
【0022】
第1の本発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の2倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を2倍した値に対し、後半検出信号が入力されていれば1を加え、一方、直前の後半検出信号が入力されていれば1を引いた半クロックカウント値を算出するカウント値算出器と、
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、カウント値が所定の範囲内に入る値を検出して第1の概3T検出信号を生成する概3T検出器と、
第1の概3T検出信号の周期を基準クロックでカウントして第1の慨3T周期情報を生成する概3T周期検出器と、
半クロックカウント値を第1の概3T検出信号に対応して予め定めたテーブルと比較してディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【0023】
上述のように、第1の発明においては、エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値から予め定められたある範囲内の値を検出して概3Tを検出し、この概3Tの周期を計測し、その概3Tの周期から定めたテーブル判定によって復調出力を得ることができ、それにより、PLLを使わずに低い周波数の基準クロックだけで広い周波数範囲にも適応できる。
【0024】
本発明の第2の発明は、第1の発明において、エッジ検出器は、
基準クロックでディジタルオーディオインターフェース信号を打ち抜いて第1の打ち抜き信号を生成し、
基準クロックの反転クロックでディジタルオーディオインターフェース信号を打ち抜き、さらに基準クロックで打ち抜いて第1の反転打ち抜き信号を生成し、そして、
第1の打ち抜き信号のエッジを検出してエッジ検出信号を出力し、第1の打ち抜き信号と第1の反転打ち抜き信号との排他的論理和をとり後半検出信号を生成することを特徴とする。
【0025】
本発明の第3の発明は、第1の発明において、第1の慨3T周期情報をフィルタリングして第2の概3T周期情報を生成するディジタルフィルタをさらに備え、
判定器は、第2の概3T周期情報に対応して、半クロックカウント値を所定のテーブルと比較して判定信号を生成することを特徴とする。
上述のように、第3の発明において、第1の概3T周期情報がノイズ等によって誤検出されてゆらいでも、安定した概3T周期情報を得ることができ、また概3T周期情報のゆっくりとした変動には追従することができるので、判定器において周期の判定を正確に行うことができる。
【0026】
本発明の第4の発明は、第1の発明において、第1の概3T検出信号を所定期間だけ抑制した後に第2の概3T検出信号として出力するリミッタをさらに備え、
概3T周期検出器は、第2の概3T検出信号の周期を基準クロックでカウントすることを特徴とする。
【0027】
上述のように、第4の発明においては、概3T検出器と概3T周期検出器との間に設けられたリミッタが、プリアンブルの3T同士が近接していても最初の概3Tを検出してその概3T検出信号の立ち下がりから予め定められた期間は概3T検出信号を出力しないようにリミット信号を付加して概3T周期情報をリミットすることにより、より正確な概3T周期情報を出力することができる。
【0028】
本発明の第5の発明は、第1の発明において、第1の概3T検出信号を所定期間だけ抑制した後に第2の概3T検出信号として出力するリミッタと、
第1の概3T周期情報をフィルタリングして第2の概3T周期情報を生成するディジタルフィルタとをさらに備え、
概3T周期検出器は、第2の概3T検出信号の周期を基準クロックでカウントし、
判定器は、半クロックカウント値を、第2の概3T周期情報に対応する所定のテーブルとを比較することでディジタルオーディオインターフェース信号の変調周期を示す判定信号を生成することを特徴とする。
上述のように、第5の発明においては、上記第3および第4の発明における効果を同時に得ることができる。
【0029】
本発明の第6の発明は、ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
ディジタルオーディオインターフェース信号の最小反転周波数の2倍より高い周波数を有すると共にディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、基準クロックの後半にディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出器と
エッジ検出信号が入力される毎に基準クロックでエッジ検出信号をカウントした値を求め、この値を2倍した値に対し、後半検出信号が入力されていれば1を加え、一方、直前の後半検出信号が入力されていれば1を引いた半クロックカウント値を算出するカウント値算出器と、
半クロックカウント値が所定の範囲内に入る値を検出すして第3の概3T検出信号を生成する概3T検出器を備え、
第3の概3T検出信号の周期を基準クロックでカウントして第1の概3T周期情報を生成する概3T周期検出器と、
半クロックカウント値を第1の概3T検出信号に対応する所定のテーブルと比較することでディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定器と、
判定信号に基づいて、プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出器と、
プリアンブル検出信号をタイミング基準にして、判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調器とを備える。
【0030】
上述のように、第6の発明においては、基準クロックの正負両方のエッジでディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、より正確な概3T検出できるので、より正確な概3T周期情報を出力できる。
【0031】
本発明の第7の発明は、第1の発明において、半クロックカウント値を、第1の概3T周期情報に対応する所定の複数のテーブルを第1の概3T周期情報に基づいて切り換える切り換え器を備える。
【0032】
上述のように第7の発明においては、概3T周期検出器のカウント値出力により自動的に判定基準を変更するように作用し、広い周波数範囲にも適応可能な復調装置を提供することができる。
本発明の第8の発明は、第1の発明において、変調周期は、最小反転周波数の逆数の1倍、2倍、および3倍の何れかであることを特徴とする。
【0033】
【発明の実施の形態】
先ず、本発明にかかるディジタルオーディオインターフェース信号復調装置の基本的な概念について説明する。上述したように、本発明はディジタルオーディオインターフェース信号復調装置をフルディジタルで構成することによって、アナログPLL回路に起因する上述の問題の解消をはかるものである。しかしながら、フルディジタル化に際しては以下に述べるような新たな問題の発生が予期される。
【0034】
先ず、制御精度を確保するためには基準クロックの周波数をアナログPLLを用いた場合よりも高く設定しなければならない。結果、高周波数のために、消費電力が増大すると共に、高周波数に対応した高速プロセスを必要とするためプロセスコストが増大する。
【0035】
さらに、基準クロックの周波数に対してある一定の範囲内の周波数を有する信号しか受信できない。それゆえ、複数の異なる周波数のディジタルオーディオインターフェース信号を復調するために、復調する信号の周波数に対応した異なる周波数を有する複数の基準クロックを切り換えて用いる必要がある。結果、装置の複雑化およびコスト増を招く。
【0036】
本発明は、フルディジタル化により発生が予期される問題を未然に防止し、従来のアナログPLLを有するディジタルオーディオインターフェース信号復調装置に固有の問題を解決したディジタルオーディオインターフェース信号復調装置を提供することを目的とする。
本発明をより詳細に説述するために、添付の図面にしたがってってこれを説明する。
【0037】
(第1の実施形態)
以下に、図1、図2、図3、および図4を参照して、本発明の第1実施形態にかかるディジタルオーディオインターフェース信号復調装置DDAp1について説明する。
図1に示すように、ディジタルオーディオインターフェース信号復調装置DDAp1は、エッジ検出器1、カウント値算出器2、概3T検出器3、概3T周期検出器4、nT判定器5、プリアンブル検出器6、およびバイフェーズ復調器7を含む。
【0038】
エッジ検出器1は、基準クロックSrcの正エッジに基づいて、入力されるディジタルオーディオインターフェース信号Sdaiのエッジを検出する毎にパルス状のエッジ検出信号Sedを出力すると共に、基準クロックSrcの後半にディジタルオーディオインターフェース信号Sdaiのエッジがあったことを示す後半検出信号Sfdを出力する。
【0039】
カウント値算出器2は、エッジ検出信号Sedが入力される毎に基準クロックSrcに基づいてエッジ検出信号Sedの間隔をカウントしてエッジ間隔カウント値Ceiを求める。さらに、カウント値算出器2はエッジ間隔カウント値Ceiを2倍した値に対し、後半検出信号Sfdが入力されていれば1を加え、一方、直前の後半検出信号Sfdが入力されていれば1を引いた値を有する半クロックカウント値Shcを出力する。
【0040】
概3T検出器3は、エッジ検出信号Sedが入力される毎に、基準クロックSrcに基づいてエッジ検出信号Sedの間隔をカウントしてエッジ間隔カウント値Cei(図示せず)を求め、予め定められた値の範囲内にカウント値が入っていれば、概3Tとして検出し、概3T検出信号S3Tを出力する。なお、この予め定められた値とは、成就の規格や、製品を製造する行程能力、さらに伝送路に入るノイズに基づいて、実験的に最適な値が定められるものである。
【0041】
概3T周期検出器4は、概3T検出器3から入力される概3T検出信号S3Tの周期をカウントして概3T間隔カウント値C3taを求め、概3T周期情報I3Tとして出力する。
【0042】
nT判定器5は、カウント値算出器2から入力される半クロックカウント値Shcと、概3T周期検出器4から入力される概3T周期情報I3Tに基づいて、Tのn倍(nは任意の整数)のパルス境界の有無を判定して、それぞれ判定されたパルス幅nTを示す判定信号Sjを生成する。なお、本実施例においては、上述のディジタルオーディオインターフェース信号の規格に沿って、1Tと2Tの境界、2Tと3Tの境界を判定する。
【0043】
プリアンブル検出器6は、nT判定器5から入力される判定信号Sjに基づいて、3T、1T、1Tおよび3T配列、若しくは、3T、3T、1T、および1T配列、若しくは、3T、2T、1T、および2T配列の何れかを検出し、プリアンブル信号Spaとして出力する。
【0044】
バイフェーズ復調器7は、nT判定器5から入力される判定信号Sjに基づいて、プリアンブル検出器6から入力されるプリアンブル検出信号Spが、”L”になったところから、ディジタルオーディオインターフェース信号Sdaiが2Tである場合は”0”を出力し、一方1T、1Tの連続である場合は”1”を出力して復調データを得る。バイフェーズ復調器7は、さらに得られた復調データからオーディオデータを分離してディジタルオーディオ信号Sdaを出力する。
【0045】
なお、基準クロックSrcは、ディジタルオーディオインターフェース信号Sdaiの最小反転周期(1T)の半分より短い周期のもの、すなわちディジタルオーディオインターフェース信号Sdaiの最小反転周波数の2倍より高い任意の周波数で、かつ入力されるディジタルオーディオインターフェース信号Sdaiとは必ずしも同期しなくてもよい。例えば16.9344MHzのようなクロックを使うことができる。
【0046】
次に、図2を参照して、エッジ検出器1の動作について詳細に説明する。エッジ検出器1は、フリップフロップ1_01、フリップフロップ1_02、フリップフロップ1_03、フリップフロップ1_04、排他的論理和素子1_05、および排他的論理和素子1_06を含む。
【0047】
フリップフロップ1_01は、ディジタルオーディオインターフェース信号Sdaiを基準クロックSrcの正エッジで打ち抜いて得られる信号を1次正エッジ信号q1として出力する。
【0048】
フリップフロップ1_03は、フリップフロップ1_01から出力された1次正エッジ信号q1を、基準クロックSrcの正エッジで打ち抜いて得られる信号を2次正エッジ信号q2とする。
【0049】
フリップフロップ1_02は、ディジタルオーディオインターフェース信号Sdaiを基準クロックSrcの負エッジで打ち抜いて得られる信号を0次負エッジ信号nq0として出力する。
【0050】
フリップフロップ1_04は、フリップフロップ1_02から出力された0次負エッジ信号nq0をさらに基準クロックSrcの正エッジで打ち抜いて得られる信号を0次正エッジ信号nq1として出力する。
【0051】
排他的論理和素子1_05は、フリップフロップ1_01から入力される1次正エッジ信号q1とフリップフロップ1_03から入力される2次正エッジ信号q2の排他的論理和を求めてエッジ検出信号Sedとして出力する。
【0052】
排他的論理和素子1_06は、フリップフロップ1_01から出力される1次正エッジ信号q1とフリップフロップ1_04から出力される0次正エッジ信号nq1の排他的論理和を求めて後半検出信号Sfdとして出力する。
【0053】
次に図3に示すタイミングチャートを参照して、エッジ検出器1の動作について、さらに詳しく説明する。先ず、図示されるような所定周期を有するパルス信号である基準クロックSrcがエッジ検出器1およびカウント値算出器2に入力される。
【0054】
図中、それぞれA、B、C、D、およびEで示されるようなハイレベル部およびローレベル部を有するディジタルオーディオインターフェース信号Sdaiがエッジ検出器1に入力される。以降、ハイレベルA部、ローレベルB部、ハイレベルC部、ローレベルD部、およびハイレベルE部と称する。
【0055】
ハイレベルA部は、基準クロックSrcの半クロックで数えて約6Hc(6Hcp又は6Hcf)のパルスの幅を有する。同様に、ローレベルB部は約7Hc、ハイレベルC部は約6Hc、ローレベルD部は約7Hc、およびハイレベルE部は約12Hcのパルス幅を有する。なお、パルス幅は、必ずしも、基準クロックの半クロック幅の整数倍とはならない。
【0056】
エッジ検出器1において、ディジタルオーディオインターフェース信号Sdaiを基準クロックSrcの正エッジで打ち抜いて得られる1次正エッジ信号q1は、基準クロックSrcの正エッジで立ち上がり、ディジタルオーディオインターフェース信号Sdaiがハイレベルである、基準クロックSrcの連続する3クロック間はハイレベルである。ステップScrの次(4つの目)のクロックの立ち上がりエッジにおいては、ディジタルオーディオインターフェース信号Sdaiはローレベルであるので、1次正エッジ信号q1はローレベルになる。同様に、ディジタルオーディオインターフェース信号Sdaiを基準クロックSrcの負エッジで打ち抜いて得られる0次負エッジ信号nq0、0次負エッジ信号nq0を基準クロックSrcの正エッジで打ち抜き直して得られる0次正エッジ信号nq1、および1次正エッジ信号q1をさらに基準クロックSrcの正エッジで打ち抜いて得られる2次正エッジ信号q2は、それぞれ図3に示すような波形を有する。
【0057】
1次正エッジ信号q1のエッジを検出したエッジ検出信号Sedは、1次正エッジ信号q1のエッジ毎に出力される。
【0058】
1次正エッジ信号q1と0次正エッジ信号nq1の排他的論理和である後半検出信号Sfdは、ローレベルB部とハイレベルC部の間のエッジ、ハイレベルC部とローレベルD部の間のエッジのように、基準クロックSrcの後半部(基準クロックSrcのHcfに対応する時間内)にディジタルオーディオインターフェース信号Sdaiの遷移がある場合に出力される。
【0059】
カウント値算出器2では、エッジ検出信号Sedのエッジ間隔カウント値Ceiと後半検出信号Sfdの値p(t)と、カウントされているエッジ検出信号Sedのエッジの直前の後半検出信号p(t−1)から、半クロックカウント値N(t)は、次式(1)で与えられる。tは、エッジ検出信号Sedとディジタルオーディオインターフェース信号Sdaiの遷移を検出した時の時刻である。
【0060】
N(t)=−p(t−1)+2×Cei+p(t)・・・・(1)
【0061】
なお、p(t)はカウントクロックのエッジ間の後半にディジタルオーディオインターフェース信号Sdaiの遷移があることを示す信号である。
この(1)式における考え方を簡単に説明すると、算出時の直前クロックのエッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ceiよりも実際の信号が長いことを意味する。また、算出時の1サンプル前に、エッジ間の後半にエッジがあるということは、エッジ間隔カウント値Ceiより実際の信号が短いことを意味する。
【0062】
先ずエッジ間隔カウント値Ceiを2倍し、エッジ間隔カウント値Ceiを算出時点のp(t)と、エッジ検出信号Sedで検出されたエッジの直前にp(t−1)を使用して、上記(1)式に基づいて、N(t)を算出する。
【0063】
ただし、p(t−1)およびp(t)は1又は0である。したがって、基準クロックSrcのハイレベルA部に対しては、エッジ間隔カウント値Ceiが3であると共に、後半検出信号Sfdは立ち上がっていないのでN(t)の値は6である。
【0064】
基準クロックSrcのローレベルB部に対しては、エッジ間隔カウント値Ceiが3であると共に、後半検出信号Sfdは立ち上がっているのでN(t)の値は7である。
【0065】
基準クロックSrcのハイレベルC部に対しては、エッジ間隔カウント値Ceiが3であると共に、後半検出信号Sfdが直前から引き続き立上っているのでN(t)の値は6である。
【0066】
ローレベルD部に対しては、N(t)の値は7である。 そして、ローレベルD部ではN(t)の値は12である。
これらのN(t)の値が半クロックカウント値Shcとして、カウント値算出器2から出力される。
【0067】
次に図4を参照して、概3T検出器3および概3T周期検出器4の動作について説明する。
先ず、図4(a)に示すように、プリアンブル信号は、3T、1T、1T、および3Tの周期パターンを有するプリアンブルPAb、3T、3T、1T、および1Tの周期パターンを有するプリアンブルPAm、3T、2T、1T、および2Tの周期パターンを有するプリアンブルPAwの3種類の何れかである。
【0068】
それぞれの周期パターンを有するプリアンブルPAの入力に対して、概3T検出器3は図4(b)、図4(c)、および図4(d)に示されているように、概ね3Tの周期幅のエッジ間隔カウント値Ceiが検出される場合には、概3T検出信号S3Tを出力する。
【0069】
概3T検出器3は、エッジ検出信号Sedのエッジ間隔カウント値Ceiに対し、概ね3Tの周期幅の概3T間隔カウント値C3taを予め定めておき、その範囲にカウント値C3Taがある場合には、概3T検出信号S3Tを出力する。
【0070】
概3T周期検出器4は、概3T検出信号S3Tの立ち上がエッジ間の間隔をカウントした概3T周期情報I3Tを出力する。
【0071】
次に、図5に示した判定テーブルを参照して、nT判定器5の動作について説明する。なお、図5(a)は標本周波数が32kHzの場合のnT判定テーブルT3k、図5(b)は標本周波数が44.1kHz/48kHzの場合のnT判定テーブルT4kを示す。
【0072】
nT判定器5は、概3T周期情報I3Tのカウント値C3Taに基づいて、nT判定テーブルT3kあるいはnT判定テーブルT4kの何れかを参照して1T、2T、および3Tの何れの周期パターンであるかを判定して、判定信号Sjを出力する。
【0073】
なお、ディジタルオーディオインターフェース信号Sdaiの標本化周波数32kHzのnT判定テーブルT3k)と、44.1kHzおよび48kHzの組のnT判定テーブルT4kとの区別は、概3T周期情報I3Tのエッジ間隔カウント値Ceiに基づいて、nT判定テーブルT3kおよびnT判定テーブルT4kを切り換えて用いる切り換え手段(図示せず)により切り換えることによって区別できる。
【0074】
プリアンブル検出回路6は判定信号Sjに基づいて、プリアンブルPAbの3T、1T、1T、および3Tの周期パターン、プリアンブルPAmの3T、3T、1T、および1Tの周期パターン、そしてプリアンブルPAwの3T、2T、1T、および2Tの周期パターンの3種類の何れかのパターンを検出してプリアンブル検出信号Spaを出力する。
【0075】
プリアンブル検出回路6は、判定信号Sjを4つ分だけ記憶しておく。つまり、プリアンブルPAはそれぞれ4種類の周期ユニットから構成されるので、4種類の周期ユニットそれぞれの振幅を検出した判定信号Sjを4つ記憶しておく必要がある。上記3パターンのうち何れかのパターンを検出した時に”H”を出力する。このプリアンブル検出信号Spaの”H”の立ち下がりからディジタルオーディオインターフェース信号Sdaiの28ビット分がバイフェーズマーク変調された部分になる。
【0076】
バイフェーズ復調器7は、プリアンブル検出信号Spaの立ち下がりから、2Tなら”0”、1T、1Tの連続で”1”を出力することで復調データを得る。この復調データからオーディオデータを分離してディジタルオーディオ信号Sdaを出力する。
【0077】
上述のように、本実施形態においては、基準クロックSrcの正負両方のエッジでディジタルオーディオインターフェース信号Sdaiのエッジ検出を行い、この出力から基準クロックSrcの半クロックでのカウント値を求め、そのカウント値を概3Tの周期によって1T、2T、および3Tそれぞれの判定を行うことにより、アナログPLL回路を用いず、入力されるディジタルオーディオインターフェース信号Sdaiとは必ずしも同期しない比較的低い周波数の基準クロックSrcで、ディジタルオーディオインターフェース信号Sdaiを復調できると共に、概3Tの周期を計測してテーブルからその周期に適した1T、2T、および3Tそれぞれの判定を行うことにより、広い周波数範囲にも適応可能なディジタルオーディオインターフェース信号復調装置が実現できる。
【0078】
(第2の実施形態)
図6を参照して、本発明の第2の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置DDAp2は、図1に示したディジタルオーディオインターフェース信号復調装置DDAp1において、慨3T周期検出器4とnT判定器5との間にディジタルフィルタ8を新たに設けた構成を有している。
【0079】
ディジタルフィルタ8は慨3T周期検出器4から出力される概3T周期情報I3Tがノイズ等に起因する誤検出によってゆらいでも、安定した概3T周期情報I3Tsを得るために設けられている。
【0080】
つまり、ディジタルフィルタ8は、概3T周期検出器4から入力される概3T周期情報I3Tにディジタルフィルタ処理を付加し、安定した概3T周期情報I3Tsを出力する。かつ、ディジタルフィルタ係数を適当に選択することにより、概3T周期情報I3Tのゆっくりとした変動には追従する安定した概3T周期情報I3Tsを出力し、1T、2T、および3Tそれぞれの周期判定を正確に行うことができる。
【0081】
nT判定器5では、半クロックカウント値Shcを入力し、安定した概3T周期情報I3Tsの値によって1Tと2Tの境界、2Tと3Tの境界を決定し、1T、2T、3Tを判定して判定信号Sjとして出力する。
【0082】
このように本実施形態では、ディジタルフィルタ8を用いることにより、慨3T周期検出器4の出力の概3T周期情報I3Tがノイズ等によって誤検出されてゆらいでも、安定した概3T周期情報I3Tsを得ることができる。さらに、概3T周期情報I3Tsは、概3T周期情報I3Tのゆっくりとした変動には追従できるので、nT判定器5において1T、2T、および3Tの周期判定を正確に行うことができる。
【0083】
(第3の実施形態)
図7を参照して、本発明の第3の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置DDAp3は、図1に示したディジタルオーディオインターフェース信号復調装置DDAp1において、概3T検出器3と概3T周期検出器4との間にリミッタ9を新たに設けた構成を有している。
【0084】
以下に、前述の図4を参照して、リミッタ9の動作を説明する。プリアンブルPAbの場合には3T、1T、1T、および3Tの周期パターンとなるために、図4(b)に示されるように3Tが近接しているので、概3T検出器3によって概3T検出信号S3Tが2回検出される。この場合にも正確な概3T検出信号S3TLを得るために、リミッタ9は概3T検出器3から入力される概3T検出信号S3Tを、図4(b)、図4(c)、および図4(d)にそれぞれ示されるように、最初の概3Tを検出して概3T検出信号S3Tの立ち下がりから予め定められた期間だけ概3T検出信号を出力しないようにリミット信号を付加して概3T検出信号S3Tを制限して、より正確な概3T検出信号S3TLを出力する。
【0085】
そして概3T周期検出器4では、リミッタ9から入力される正確な概3T検出信号S3TLの周期をカウントして値を求め、概3T周期情報I3Tとして出力する。nT判定器5では、半クロックカウント値Shcを入力し、安定した概3T周期情報I3Tの値によって1Tと2Tの境界、2Tと3Tの境界を決定し、1T、2T、および3Tのそれぞれを判定して判定信号Sjとして出力する。
【0086】
このように本実施形態では概3T検出器3と概3T周期検出器4との間にリミッタ9を挿入し、プリアンブルPAの3T同士が近接している場合でも、最初の概3Tを検出して概3T検出信号S3Tの立ち下がりから予め定められた期間だけ概3T検出信号を出力しないようにリミット信号を付加して概3T検出信号S3Tを制限して、より正確な概3T検出信号S3TLを得て、さらに、より正確な概3T周期情報I3Tを出力することができる。
【0087】
(第4の実施形態)
図8を参照して、本発明の第4の実施形態にかかるディジタルオーディオインターフェース信号復調装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置DDAp4は、図6に示したディジタルオーディオインターフェース信号復調装置DDAp2と、図7に示したディジタルオーディオインターフェース信号復調装置DDAp3を組み合わせた構成を有している。
【0088】
つまり、ディジタルオーディオインターフェース信号復調装置DDAp4は、ディジタルオーディオインターフェース信号復調装置DDAp1において、概3T検出器3と概3T周期検出器4との間にリミッタ9が新たに設けられると共に、概3T周期検出器4とnT判定器5の間にディジタルフィルタ8を新たに設けられている。
【0089】
以下に、図4参照して、ディジタルオーディオインターフェース信号復調装置DDAp4の動作について説明する。
【0090】
リミッタ9は、概3T検出器3から入力される概3T検出信号S3Tを制限して、図4(b)、図(c)、図(d)に示すように、最初の概3Tを検出した概3T検出信号S3Tの立ち下がりから予め定められた期間だけリミット信号を付加して概3T検出信号S3Tを限定し、より正確な概3T検出信号S3TLを出力する。
【0091】
概3T周期検出器4は、リミッタ9から入力される正確な概3T検出信号S3TLを入力し、その周期をカウントしてカウント値を求め、概3T周期情報I3Tとして出力する。
【0092】
ディジタルフィルタ8では、概3T検出信号S3Tがノイズ等に起因する誤検出によって、概3T周期情報I3Tがゆらいでも、ディジタルフィルタ処理により安定した概3T周期情報I3Tsを出力する。概3T周期情報I3Tsは、概3T周期情報I3Tのゆっくりとした変動には追従するので、nT判定器5は周期幅(1T、2T、3T)の判定を正確に行うことができる。
【0093】
(第5の実施形態)
図9を参照して、本発明の第5の実施形態にかかるディジタルオーディオインターフェース信号復号装置について説明する。本例にかかるディジタルオーディオインターフェース信号復調装置DDAp5は、図1に示したディジタルオーディオインターフェース信号復調装置DDAp1における概3T検出器3が概3T検出器3Rに置き換えられていると共に、概3T検出器3に入力されていた基準クロックSrcおよびエッジ検出信号Sedは概3T検出器3Rの代わりに半クロックカウント値Shcが入力されるように構成されている。
【0094】
概3T検出器3Rは、半クロックカウント値Shcの値に対し、概ね3Tの幅のカウント値を予め定めておく。結果、その所定範囲にカウント値N(t)が入る場合には、ディジタルオーディオインターフェース信号復調装置DDAp1の場合の概3T検出信号S3Tよりも正確な概3T検出信号S3Taを出力する。
【0095】
そして概3T周期検出器4では、概3T検出器3Rから入力される概3T検出信号S3Taの周期のカウントして値C3Taを求め、概3T周期情報I3Tとして出力する。
【0096】
nT判定器5は、カウント値算出器2から入力される半クロックカウント値Shcと、概3T周期検出器4から入力される安定した概3T周期情報I3Tの値に基づいて、1Tと2Tの境界、2Tと3Tの境界を決定し、1T、2T、3Tを判定して判定信号Sjとして出力する。
【0097】
このように、エッジ検出信号Sedのエッジ間隔のエッジ間隔カウント値Ceiに対し、半クロックカウント値Shcの値で概3T検出を行うことにより、より正確な概3T値検出信号S112を得てより正確な概3T周期情報I3Tを出力することができる。
【0098】
なお上記各実施形態の各回路の具体例は特許請求の範囲を満たす範囲で任意に変形が可能である。
また例示の数値およびその組み合わせは一例であり、条件の変更に応じて変更されるべきものである。
さらに上記各実施形態はLSI化を念頭においているが、各回路の一部又は全部の機能をマイクロコンピュータのソフトウエア上で実現することも可能である。
【0099】
以上説明したように本発明のディジタルオーディオインターフェース信号復調装置は、基準クロックの正負両方のエッジを使ってディジタルオーディオインターフェース信号のエッジ検出を行い、この出力から基準クロックの半クロックでのカウント値を求め、また、ディジタルオーディオインターフェース信号のエッジ検出から概3T情報を検出しその周期を求めて、その周期の値からテーブル判定によって復調出力を得る構成とすることにより、PLLを使わずに低い周波数の基準クロックだけで復調を行うことができ、かつ、広い範囲の周波数のディジタルオーディオインターフェース信号にも対応可能な復調装置を提供できる。
またPLLやLPFなどのアナログ回路が不要となることで、回路の小型化ができ、動作が安定な、かつ、広い範囲の周波数ディジタルオーディオインターフェース信号復調装置を実現できる。
また、本発明は、コンパクトディスク、ディジタルオーディオテープレコーダおよびミニディスク等の、ディジタルオーディオインターフェース信号の復調を行うディジタルオーディオ機器に適用できる。
【図面の簡単な説明】
【図1】図1は、本発明の第1実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図2】図2は、図1のエッジ検出器の構成を示すブロック図である。
【図3】図3は、図1のエッジ検出器とカウント値算出器で観察される各種信号のタイミングチャートである。
【図4】図4は、図1の概3T検出器と概3T周期検出器で観察される各種信号のタイミングチャートである。
【図5】図5は、図1のnT判定器による1T、2T、および3T判定に用いられるテーブルである。
【図6】図6は、本発明の第2実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図7】図7は、本発明の第3実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図8】図8は、本発明の第4実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図9】図9は、本発明の第5実施形態にかかるディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図10】図10は、ディジタルオーディオインターフェース規格の概要を示す説明図である。
【図11】図11は、従来のディジタルオーディオインターフェース信号復調装置の構成を示すブロック図である。
【図12】図12は、図11に示したディジタルオーディオインターフェース信号復調装置で観察される各種信号のタイミングチャートである。
【符号の説明】
DDAp1〜DDAp5、DDAc ディジタルオーディオインターフェース信号復調装置
1 エッジ検出器
2 カウント値算出器
3 概3T検出器
4 概3T周期検出器
5 nT判定器
6 プリアンブル検出器
7 バイフェーズ復調器
8 ディジタルフィルタ
9 リミッタ
Src 基準クロック
Sdai ディジタルオーディオインターフェース信号
Sed エッジ検出信号
Sfd 後半検出信号
Shc 半クロックカウント値
S3T 概3T検出信号
I3T 概3T周期情報
Sj 判定信号
Spa プリアンブル信号
Sda ディジタルオーディオ信号
I3Ts 概3T周期情報
S3TL 概3T検出信号
S3Ta 概3T検出信号
Claims (8)
- ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
前記ディジタルオーディオインターフェース信号の最小反転周波数の2倍より高い周波数を有すると共に前記ディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、前記ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、前記基準クロックの後半に前記ディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出手段と
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、この値を2倍した値に対し、後半検出信号が入力されていれば1を加え、一方、直前の後半検出信号が入力されていれば1を引いた半クロックカウント値を算出するカウント値算出手段と、
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、前記カウント値が所定の範囲内に入る値を検出して第1の概3T検出信号を生成する概3T検出手段と、
前記第1の概3T検出信号の周期を前記基準クロックでカウントして第1の慨3T周期情報を生成する概3T周期検出手段と、
前記半クロックカウント値を前記第1の概3T検出信号に対応して予め定めたテーブルと比較して前記ディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定手段と、
前記判定信号に基づいて、前記プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出手段と、
前記プリアンブル検出信号をタイミング基準にして、前記判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調手段とを備える、ディジタルオーディオインターフェース信号復調装置。 - 前記エッジ検出手段は、
前記基準クロックで前記ディジタルオーディオインターフェース信号を打ち抜いて第1の打ち抜き信号を生成し、
前記基準クロックの反転クロックで前記ディジタルオーディオインターフェース信号を打ち抜き、さらに前記基準クロックで打ち抜いて第1の反転打ち抜き信号を生成し、そして、
前記第1の打ち抜き信号のエッジを検出して前記エッジ検出信号を出力し、前記第1の打ち抜き信号と前記第1の反転打ち抜き信号との排他的論理和をとり前記後半検出信号を生成することを特徴とする請求項1に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第1の慨3T周期情報をフィルタリングして第2の概3T周期情報を生成するディジタルフィルタ手段をさらに備え、
前記判定手段は、前記第2の概3T周期情報に対応して、前記半クロックカウント値を所定のテーブルと比較して前記判定信号を生成することを特徴とする請求項1に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第1の概3T検出信号を所定期間だけ抑制した後に第2の概3T検出信号として出力するリミット手段をさらに備え、
前記概3T周期検出手段は、前記第2の概3T検出信号の周期を前記基準クロックでカウントすることを特徴とする請求項1に記載のディジタルオーディオインターフェース信号復調装置。 - 前記第1の概3T検出信号を所定期間だけ抑制した後に第2の概3T検出信号として出力するリミット手段と、
前記第1の概3T周期情報をフィルタリングして第2の概3T周期情報を生成するディジタルフィルタ手段とをさらに備え、
前記概3T周期検出手段は、前記第2の概3T検出信号の周期を前記基準クロックでカウントし、
前記判定手段は、前記半クロックカウント値を、前記第2の概3T周期情報に対応する所定のテーブルとを比較することで前記ディジタルオーディオインターフェース信号の変調周期を示す判定信号を生成することを特徴とする請求項1に記載のディジタルオーディオインターフェース信号復調装置。 - ディジタルオーディオ信号にプリアンブルおよび付加情報を付加し、バイフェーズ変調して伝送されるディジタルオーディオインターフェース信号の復調を行うディジタルオーディオインターフェース信号復調装置であって、
前記ディジタルオーディオインターフェース信号の最小反転周波数の2倍より高い周波数を有すると共に前記ディジタルオーディオインターフェース信号とは必ずしも同期しない基準クロックの正エッジに基づいて、前記ディジタルオーディオインターフェース信号のエッジを検出する毎にパルス状のエッジ検出信号と、前記基準クロックの後半に前記ディジタルオーディオインターフェース信号のエッジがあったことを示す後半検出信号とを生成するエッジ検出手段と
前記エッジ検出信号が入力される毎に前記基準クロックでエッジ検出信号をカウントした値を求め、この値を2倍した値に対し、後半検出信号が入力されていれば1を加え、一方、直前の後半検出信号が入力されていれば1を引いた半クロックカウント値を算出するカウント値算出手段と、
前記半クロックカウント値が所定の範囲内に入る値を検出すして第3の概3T検出信号を生成する概3T検出手段を備え、
前記第3の概3T検出信号の周期を前記基準クロックでカウントして第1の概3T周期情報を生成する概3T周期検出手段と、
前記半クロックカウント値を前記第1の概3T検出信号に対応する所定のテーブルと比較することでディジタルオーディオインターフェース信号の変調周期を判定して判定信号を生成する判定手段と、
前記判定信号に基づいて、前記プリアンブルを検出してプリアンブル検出信号を生成するプリアンブル検出手段と、
前記プリアンブル検出信号をタイミング基準にして、前記判定信号からディジタルオーディオ信号を復調して出力するバイフェーズ復調手段とを備える、ディジタルオーディオインターフェース信号復調装置。 - 前記半クロックカウント値を、前記第1の概3T周期情報に対応する所定の複数のテーブルを前記第1の概3T周期情報に基づいて切り換える切り換え手段を備える、請求項1に記載のディジタルオーディオインターフェース信号復調装置。
- 変調周期は、前記最小反転周波数の逆数の1倍、2倍、および3倍の何れかであることを特徴とする請求項1に記載のディジタルオーディオインターフェース信号復調装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000056082A JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5408899 | 1999-03-02 | ||
JP11-54088 | 1999-03-02 | ||
JP2000056082A JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315357A JP2000315357A (ja) | 2000-11-14 |
JP4021113B2 true JP4021113B2 (ja) | 2007-12-12 |
Family
ID=26394827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000056082A Expired - Fee Related JP4021113B2 (ja) | 1999-03-02 | 2000-03-01 | ディジタルオーディオインターフェース信号復調装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4021113B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7333209B2 (en) * | 2005-11-09 | 2008-02-19 | Honeywell International, Inc. | Fiber optic gyroscope asynchronous demodulation |
-
2000
- 2000-03-01 JP JP2000056082A patent/JP4021113B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000315357A (ja) | 2000-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7433286B2 (en) | Jitter detection apparatus | |
EP1918929A1 (en) | Frequency and phase control apparatus and maximum likelihood decoder | |
US6888886B2 (en) | Interface apparatus and method for receiving serially-transmitted data | |
JP3789423B2 (ja) | 光ディスクに記録されるウォブル信号をエンコーディングする装置及び方法と、その光ディスクで読み出されたウォブル信号をデコーディングする装置及び方法 | |
US6933866B1 (en) | Variable data rate receiver | |
US5777511A (en) | Data demodulation apparatus | |
JP4021113B2 (ja) | ディジタルオーディオインターフェース信号復調装置 | |
US6980500B2 (en) | ATIP bit data generator and method for generating ATIP bit data in optical discs | |
JPH08161829A (ja) | デジタル情報再生装置及びデジタルpll装置 | |
US6757341B1 (en) | Digital audio interface signal demodulating device | |
JP4314717B2 (ja) | 伝送レート判別方法及び回路 | |
JP3668617B2 (ja) | デジタルオーディオインターフェース信号復調回路 | |
EP1586095A1 (en) | Apparatus to generate a bit clock and a method of generating the bit clock | |
CN100377219C (zh) | 光盘抖动信号的调制解调装置及方法 | |
JP3956525B2 (ja) | 同期信号の検出保護回路 | |
KR100545804B1 (ko) | 워블 위상 동기 루프에서의 워블신호 검출장치 및 방법 | |
CN108564957B (zh) | 码流的解码方法、装置、存储介质和处理器 | |
JP3171205B2 (ja) | 変調周波数検出回路 | |
JP2004022106A (ja) | デジタルオーディオインターフェース信号復調装置 | |
JPH0738535A (ja) | ノイズ除去回路 | |
JP4104274B2 (ja) | 復号装置 | |
JPH1155078A (ja) | デジタルノイズフィルタ | |
KR100793193B1 (ko) | 워블신호 검출장치 및 방법 | |
JP2001126412A (ja) | 復号装置 | |
JPH05244140A (ja) | 同期信号検出方法及びその装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070830 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |