JP2002110727A - 縦型mosトランジスタの製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】従来、縦型MOSトランジスタは、半導体チッ
プのトランジスタ領域のソース電極群に対して単一のソ
ースパッドを設け、良品とされた半導体チップのソース
パッドをボンディングワイヤによりソース端子と接続し
て製品化していたが、チップ内で1箇所でも欠陥のある
トランジスタがあればそのチップは不良となるためチッ
プの歩留まり低下させ、製造コストの増大を招いてい
た。 【解決手段】半導体チップ100を2分割以上のトラン
ジスタ領域51、52に分割し、それぞれのトランジス
タ領域に対応するソースパッド1、2を設け、2つのト
ランジスタ領域の内一つでも良品があれば、そのトラン
ジスタ領域に対応するソースパッドをソース端子に接続
して製品化するので、半導体チップの不良による廃棄率
を減らすことができ、製品としての製造コストを下げる
ことが可能となった。
プのトランジスタ領域のソース電極群に対して単一のソ
ースパッドを設け、良品とされた半導体チップのソース
パッドをボンディングワイヤによりソース端子と接続し
て製品化していたが、チップ内で1箇所でも欠陥のある
トランジスタがあればそのチップは不良となるためチッ
プの歩留まり低下させ、製造コストの増大を招いてい
た。 【解決手段】半導体チップ100を2分割以上のトラン
ジスタ領域51、52に分割し、それぞれのトランジス
タ領域に対応するソースパッド1、2を設け、2つのト
ランジスタ領域の内一つでも良品があれば、そのトラン
ジスタ領域に対応するソースパッドをソース端子に接続
して製品化するので、半導体チップの不良による廃棄率
を減らすことができ、製品としての製造コストを下げる
ことが可能となった。
Description
【0001】
【発明の属する技術分野】本発明は、縦型MOSトラン
ジスタの製造方法に関し、特に、縦型MOSトランジス
タの製造コストを低減する製造方法に関する。
ジスタの製造方法に関し、特に、縦型MOSトランジス
タの製造コストを低減する製造方法に関する。
【0002】
【従来の技術】従来の縦型MOSトランジスタを搭載し
た半導体チップの平面図を図2に示す。図2に示すよう
に、半導体チップ200のトランジスタ領域251のソ
ース電極群に対して単一のソースパッド201を設け、
単一のソースパッド201を通して縦型MOSトランジ
スタの動作をテスターで確認し、良品とされた半導体チ
ップ200のソースパッド201をボンディングワイヤ
204により、ゲートパッド205をボンディングヤイ
ヤ206により、それぞれパッケージのソース端子及び
ゲート端子と接続して、製品化していた。
た半導体チップの平面図を図2に示す。図2に示すよう
に、半導体チップ200のトランジスタ領域251のソ
ース電極群に対して単一のソースパッド201を設け、
単一のソースパッド201を通して縦型MOSトランジ
スタの動作をテスターで確認し、良品とされた半導体チ
ップ200のソースパッド201をボンディングワイヤ
204により、ゲートパッド205をボンディングヤイ
ヤ206により、それぞれパッケージのソース端子及び
ゲート端子と接続して、製品化していた。
【0003】
【発明が解決しようとする課題】然るに、1チップ内で
1箇所でも欠陥のあるトランジスタがあればそのチップ
は不良となるためチップの歩留まり低下させ、結果とし
て製造コストの増大を招いていた。
1箇所でも欠陥のあるトランジスタがあればそのチップ
は不良となるためチップの歩留まり低下させ、結果とし
て製造コストの増大を招いていた。
【0004】本発明の目的は、縦型MOSトランジスタ
の製造方法において、チップ内に欠陥のあるトランジス
タを含む場合であっても、チップを良品として救済でき
る確率を高くし、結果として製造コストを低減できる縦
型MOSトランジスタの製造方法を提供することにあ
る。
の製造方法において、チップ内に欠陥のあるトランジス
タを含む場合であっても、チップを良品として救済でき
る確率を高くし、結果として製造コストを低減できる縦
型MOSトランジスタの製造方法を提供することにあ
る。
【0005】
【課題を解決するための手段】本発明の縦型MOSトラ
ンジスタの製造方法は、一導電型の半導体基板をドレイ
ン、前記半導体基板の表面に形成した複数の逆導電型領
域をベース、前記ベース内に形成した一導電型領域をソ
ース、前記半導体基板表面に形成した第1絶縁膜をゲー
ト絶縁膜、前記ゲート絶縁膜の上にあって前記ソース及
び前記半導体基板に横方向に挟まれたベースを覆うゲー
ト電極、前記ドレインを半導体基板の裏面から取り出す
ドレイン電極、前記ゲート電極を一括して外部へ取り出
すゲート用パッド、前記ソースを所定の数に区分して、
区分された領域に含まれるソースを一括して取り出すソ
ース用パッドを備える縦型MOSトランジスタのチップ
に対して、前記ソース用パッドに接続する縦型MOSト
ランジスタのうち、正常に動作する良品縦型MOSトラ
ンジスタのみを前記チップ内で選別し、前記ゲート用パ
ッドの他に、前記良品縦型MOSトランジスタに接続す
るソース用パッドに対してソースリード端子との間でボ
ンディングを行い、前記良品縦型MOSトランジスタ以
外の不良品縦型MOSトランジスタに接続するソース用
パッドに対してはボンディングを行わないことを特徴と
し、前記不良品縦型MOSトランジスタに接続するソー
ス用パッドには、不良であることを示す不良印が印され
ており、前記チップを、印されている不良印のモード毎
にグループ分けし、前記グループ毎にグループに対応し
たボンディングプログラムを用いてボンディングを行
う、というものである。
ンジスタの製造方法は、一導電型の半導体基板をドレイ
ン、前記半導体基板の表面に形成した複数の逆導電型領
域をベース、前記ベース内に形成した一導電型領域をソ
ース、前記半導体基板表面に形成した第1絶縁膜をゲー
ト絶縁膜、前記ゲート絶縁膜の上にあって前記ソース及
び前記半導体基板に横方向に挟まれたベースを覆うゲー
ト電極、前記ドレインを半導体基板の裏面から取り出す
ドレイン電極、前記ゲート電極を一括して外部へ取り出
すゲート用パッド、前記ソースを所定の数に区分して、
区分された領域に含まれるソースを一括して取り出すソ
ース用パッドを備える縦型MOSトランジスタのチップ
に対して、前記ソース用パッドに接続する縦型MOSト
ランジスタのうち、正常に動作する良品縦型MOSトラ
ンジスタのみを前記チップ内で選別し、前記ゲート用パ
ッドの他に、前記良品縦型MOSトランジスタに接続す
るソース用パッドに対してソースリード端子との間でボ
ンディングを行い、前記良品縦型MOSトランジスタ以
外の不良品縦型MOSトランジスタに接続するソース用
パッドに対してはボンディングを行わないことを特徴と
し、前記不良品縦型MOSトランジスタに接続するソー
ス用パッドには、不良であることを示す不良印が印され
ており、前記チップを、印されている不良印のモード毎
にグループ分けし、前記グループ毎にグループに対応し
たボンディングプログラムを用いてボンディングを行
う、というものである。
【0006】上記の縦型MOSトランジスタの製造方法
は、前記ドレイン電極は、チップを収容するパッケージ
のチップ搭載領域を通して外部に取り出され、また、前
記パッケージは、3端子のリード有するパッケージであ
り、前記パッケージは、放熱板を有するというものであ
る。
は、前記ドレイン電極は、チップを収容するパッケージ
のチップ搭載領域を通して外部に取り出され、また、前
記パッケージは、3端子のリード有するパッケージであ
り、前記パッケージは、放熱板を有するというものであ
る。
【0007】
【発明の実施の形態】本発明は、縦型MOSFETの製
造方法に関し、ソース電極を複数に分割し、選択的にワ
イヤボンディングを行って、従来不良となっていたチッ
プをグレード分けすることにより、良品として製品化す
ることができることを特徴とする。
造方法に関し、ソース電極を複数に分割し、選択的にワ
イヤボンディングを行って、従来不良となっていたチッ
プをグレード分けすることにより、良品として製品化す
ることができることを特徴とする。
【0008】次に、本発明の実施形態について、図1を
参照して説明する。図1(a)は、本実施形態の製造方
法を説明するための縦型MOSFETの平面図であり、
図1(b)は、図1(a)の切断線A−A’における断
面図である。
参照して説明する。図1(a)は、本実施形態の製造方
法を説明するための縦型MOSFETの平面図であり、
図1(b)は、図1(a)の切断線A−A’における断
面図である。
【0009】縦型MOSFETは、以下のような構造を
有している。
有している。
【0010】まず、図1(a)に示すように、縦型MO
SFETを搭載した半導体チップ100は、ソース電極
群を2分割して、それぞれ第1トランジスタ領域51及
び第2トランジスタ領域52とする。第1トランジスタ
領域51のソース電極群及び第2トランジスタ領域52
のソース電極群に対して、外部端子との接続用にそれぞ
れ第1ソースパッド1及び第2ソースパッド2が設けら
れる。図においては、第1トランジスタ領域51のソー
ス電極群の中に不良の個所が含まれているために、第1
ソースパッド1の上に不良印3がインクにより印されて
いる。
SFETを搭載した半導体チップ100は、ソース電極
群を2分割して、それぞれ第1トランジスタ領域51及
び第2トランジスタ領域52とする。第1トランジスタ
領域51のソース電極群及び第2トランジスタ領域52
のソース電極群に対して、外部端子との接続用にそれぞ
れ第1ソースパッド1及び第2ソースパッド2が設けら
れる。図においては、第1トランジスタ領域51のソー
ス電極群の中に不良の個所が含まれているために、第1
ソースパッド1の上に不良印3がインクにより印されて
いる。
【0011】従って、正常にトランジスタ動作する第2
トランジスタ領域52は、第2ソースパッド2にボンデ
ィングしてパッケージのソース端子とボンディングワイ
ヤ4により接続される。
トランジスタ領域52は、第2ソースパッド2にボンデ
ィングしてパッケージのソース端子とボンディングワイ
ヤ4により接続される。
【0012】半導体チップ100には、上記の第1ソー
スパッド1及び第2ソースパッド2の他に、ゲートパッ
ド5が設けられており、ゲートパッド5にボンディング
してパッケージのゲート端子とボンディングワイヤ6に
より接続される。
スパッド1及び第2ソースパッド2の他に、ゲートパッ
ド5が設けられており、ゲートパッド5にボンディング
してパッケージのゲート端子とボンディングワイヤ6に
より接続される。
【0013】以上の実施形態では、半導体チップ100
のうち、第2トランジスタ領域52のみが正常にトラン
ジスタ動作する例を説明したが、他に、半導体チップ1
00のうち第1トランジスタ領域51のみが正常にトラ
ンジスタ動作するケース、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作するケースがあり、合計で3つのケースがある。
のうち、第2トランジスタ領域52のみが正常にトラン
ジスタ動作する例を説明したが、他に、半導体チップ1
00のうち第1トランジスタ領域51のみが正常にトラ
ンジスタ動作するケース、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作するケースがあり、合計で3つのケースがある。
【0014】第1トランジスタ領域51のみが正常にト
ランジスタ動作するケースでは、第1ソースパッド1に
ボンディングしてパッケージのソース端子とボンディン
グワイヤにより接続され、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作するケースでは、第1ソースパッド1及び第2ソー
スパッド2共にボンディングしてパッケージのソース端
子とボンディングワイヤにより接続されることとなる。
ランジスタ動作するケースでは、第1ソースパッド1に
ボンディングしてパッケージのソース端子とボンディン
グワイヤにより接続され、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作するケースでは、第1ソースパッド1及び第2ソー
スパッド2共にボンディングしてパッケージのソース端
子とボンディングワイヤにより接続されることとなる。
【0015】上記のようにソースパッド及びゲートパッ
ドがボンディングによりそれぞれパッケージのソース端
子及びゲート端子に接続されるボンディング工程の前
に、半導体チップ100は、テスターによって3つの良
品グループに分けられる。ボンディング工程では、それ
らのグループ毎にボンディングプログラムを変えてボン
ディングを行い、例えば、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作する半導体チップは製品グループ1、第1トランジ
スタ領域51のみが正常にトランジスタ動作する半導体
チップは製品グループ2、第2トランジスタ領域52の
みが正常にトランジスタ動作する半導体チップは製品グ
ループ3にグループ分けされて製品出荷することとな
る。
ドがボンディングによりそれぞれパッケージのソース端
子及びゲート端子に接続されるボンディング工程の前
に、半導体チップ100は、テスターによって3つの良
品グループに分けられる。ボンディング工程では、それ
らのグループ毎にボンディングプログラムを変えてボン
ディングを行い、例えば、第1トランジスタ領域51及
び第2トランジスタ領域52が共に正常にトランジスタ
動作する半導体チップは製品グループ1、第1トランジ
スタ領域51のみが正常にトランジスタ動作する半導体
チップは製品グループ2、第2トランジスタ領域52の
みが正常にトランジスタ動作する半導体チップは製品グ
ループ3にグループ分けされて製品出荷することとな
る。
【0016】また、上述のパッケージは、具体的には、
例えば、3端子のリード有し、放熱板を有するパッケー
ジが挙げられる。
例えば、3端子のリード有し、放熱板を有するパッケー
ジが挙げられる。
【0017】図1(b)は、図1(a)の切断線A−
A’における断面図であり、縦型MOSFETの断面図
を示している。ここで、縦型MOSFETの構造を簡単
に説明しておく。
A’における断面図であり、縦型MOSFETの断面図
を示している。ここで、縦型MOSFETの構造を簡単
に説明しておく。
【0018】まず、n型エピタキシャル層を含むn型の
半導体基板21の表面にp型のベース層22を形成し、
ベース層22を貫通して半導体基板21に達するゲート
電極用の溝23を掘り、溝23の表面にはゲート酸化膜
24を形成する。溝23の両側のベース層22にはn型
のソース層25を形成する。溝23にはゲート電極26
が充填されてソース層25の上方にまで延在するように
形成され、さらに、半導体チップ100のゲートパッド
5に導出される。
半導体基板21の表面にp型のベース層22を形成し、
ベース層22を貫通して半導体基板21に達するゲート
電極用の溝23を掘り、溝23の表面にはゲート酸化膜
24を形成する。溝23の両側のベース層22にはn型
のソース層25を形成する。溝23にはゲート電極26
が充填されてソース層25の上方にまで延在するように
形成され、さらに、半導体チップ100のゲートパッド
5に導出される。
【0019】また、ソース電極27は層間絶縁膜28に
よりゲート電極26から絶縁され、ソース電極27を覆
う保護絶縁膜29を開口して第2ソースパッド2が形成
される。さらに、第2ソースパッド2は、ボンディング
ワイヤ4によりパッケージのソース端子に接続される。
よりゲート電極26から絶縁され、ソース電極27を覆
う保護絶縁膜29を開口して第2ソースパッド2が形成
される。さらに、第2ソースパッド2は、ボンディング
ワイヤ4によりパッケージのソース端子に接続される。
【0020】半導体チップ100の底面は半導体基板2
1の底面であり、縦型MOSFETのドレインとして機
能する。半導体基板21の底面は、パッケージの半導体
チップ搭載領域と接合金属により接続されており、さら
にパッケージのドレイン端子に導出される。
1の底面であり、縦型MOSFETのドレインとして機
能する。半導体基板21の底面は、パッケージの半導体
チップ搭載領域と接合金属により接続されており、さら
にパッケージのドレイン端子に導出される。
【0021】縦型MOSFETを上記のような方法で製
造することにより、半導体チップ全体のソース電極群に
対して、単一のソースパッドを設けて製造する場合に比
べて、半導体チップの不良による廃棄率を減らすことが
でき、製品としての製造コストを下げることが可能とな
った。
造することにより、半導体チップ全体のソース電極群に
対して、単一のソースパッドを設けて製造する場合に比
べて、半導体チップの不良による廃棄率を減らすことが
でき、製品としての製造コストを下げることが可能とな
った。
【0022】上記の実施形態においては、半導体チップ
を2分割して製造する方法を示したが、電流容量特性の
許す限りの範囲において、3分割以上に拡張することも
できる。
を2分割して製造する方法を示したが、電流容量特性の
許す限りの範囲において、3分割以上に拡張することも
できる。
【0023】
【発明の効果】本発明の縦型MOSFETの製造方法に
よれば、半導体チップを2分割以上のトランジスタ領域
に分割し、それぞれのトランジスタ領域に対応するソー
スパッドを設け、複数のトランジスタ領域の内一つでも
良品があれば、そのトランジスタ領域に対応するソース
パッドをソース端子に接続して製品化するので、半導体
チップの不良による廃棄率を減らすことができ、製品と
しての製造コストを下げることが可能となった。
よれば、半導体チップを2分割以上のトランジスタ領域
に分割し、それぞれのトランジスタ領域に対応するソー
スパッドを設け、複数のトランジスタ領域の内一つでも
良品があれば、そのトランジスタ領域に対応するソース
パッドをソース端子に接続して製品化するので、半導体
チップの不良による廃棄率を減らすことができ、製品と
しての製造コストを下げることが可能となった。
【図1】本発明による実施形態の縦型MOSFETの平
面図及び断面図である。
面図及び断面図である。
【図2】従来の縦型MOSFETの平面図である。
1 第1ソースパッド 2 第2ソースパッド 3 不良印 4、6、204、206 ボンディングワイヤ 5、205 ゲートパッド 21 半導体基板 22 ベース層 23 溝 24 ゲート酸化膜 25 ソース層 26 ゲート電極 27 ソース電極 28 層間絶縁膜 29 保護絶縁膜 51 第1トランジスタ領域 52 第2トランジスタ領域 100、200 半導体チップ 201 ソースパッド 251 トランジスタ領域
Claims (6)
- 【請求項1】 一導電型の半導体基板をドレイン、前記
半導体基板の表面に形成した複数の逆導電型領域をベー
ス、前記ベース内に形成した一導電型領域をソース、前
記半導体基板表面に形成した第1絶縁膜をゲート絶縁
膜、前記ゲート絶縁膜の上にあって前記ソース及び前記
半導体基板に横方向に挟まれたベースを覆うゲート電
極、前記ドレインを半導体基板の裏面から取り出すドレ
イン電極、前記ゲート電極を一括して外部へ取り出すゲ
ート用パッド、前記ソースを所定の数に区分して、区分
された領域に含まれるソースを一括して取り出すソース
用パッドを備える縦型MOSトランジスタのチップに対
して、前記ソース用パッドに接続する縦型MOSトラン
ジスタのうち、正常に動作する良品縦型MOSトランジ
スタのみを前記チップ内で選別し、前記ゲート用パッド
の他に、前記良品縦型MOSトランジスタに接続するソ
ース用パッドに対してソースリード端子との間でボンデ
ィングを行い、前記良品縦型MOSトランジスタ以外の
不良品縦型MOSトランジスタに接続するソース用パッ
ドに対してはボンディングを行わないことを特徴とする
縦型MOSトランジスタの製造方法。 - 【請求項2】 前記不良品縦型MOSトランジスタに接
続するソース用パッドには、不良であることを示す不良
印が印されている請求項1記載の縦型MOSトランジス
タの製造方法。 - 【請求項3】 前記チップを、印されている不良印のモ
ード毎にグループ分けし、前記グループ毎にグループに
対応したボンディングプログラムを用いてボンディング
を行う請求項2記載の縦型MOSトランジスタの製造方
法。 - 【請求項4】 前記ドレイン電極は、チップを収容する
パッケージのチップ搭載領域を通して外部に取り出され
る請求項1、2又は3記載の縦型MOSトランジスタの
製造方法。 - 【請求項5】 前記パッケージは、3端子のリード有す
るパッケージである請求項4記載の縦型MOSトランジ
スタの製造方法。 - 【請求項6】 前記パッケージは、放熱板を有する請求
項4又は5記載の縦型MOSトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000295899A JP2002110727A (ja) | 2000-09-28 | 2000-09-28 | 縦型mosトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000295899A JP2002110727A (ja) | 2000-09-28 | 2000-09-28 | 縦型mosトランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002110727A true JP2002110727A (ja) | 2002-04-12 |
Family
ID=18778253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000295899A Pending JP2002110727A (ja) | 2000-09-28 | 2000-09-28 | 縦型mosトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002110727A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2000
- 2000-09-28 JP JP2000295899A patent/JP2002110727A/ja active Pending
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