JP2002110542A - Method for manufacturing silicon semiconductor thin film and thin film transistor - Google Patents
Method for manufacturing silicon semiconductor thin film and thin film transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｓｉ系半導体薄膜
の製造方法、薄膜トランジスタに関する。The present invention relates to a method for manufacturing a Si-based semiconductor thin film and a thin film transistor.
【０００２】[0002]
【従来の技術】エレクトロルミネッセンス、プラズマ、
液晶等を用いた表示デバイスは、表示部の大型化が可能
である為、事務機器やコンピュータ等の表示装置、或い
は特殊な表示装置として要求が高まっている。これらの
中で、スイッチング素子として薄膜トランジスタのアク
ティブマトリックスアレイを用いた液晶表示装置は、表
示品位が高く低消費電力である為、その開発が盛んに行
われている。2. Description of the Related Art Electroluminescence, plasma,
Since a display device using liquid crystal or the like can have a large display portion, demand has been increasing as a display device of office equipment or a computer or a special display device. Among them, a liquid crystal display device using an active matrix array of thin film transistors as a switching element has been actively developed because of high display quality and low power consumption.
【０００３】ところで、アクティブマトリックスアレイ
を作成するには、ガラス等の基板上にアモルファスシリ
コン（ａ−Ｓｉ）等の薄膜を形成する必要がある。また
近年、トランジスタの活性層には従来用いられていたａ
−Ｓｉに代わって、多結晶シリコン（ｐｏｌｙ−Ｓｉ）
薄膜が用いられるようになってきている。In order to form an active matrix array, it is necessary to form a thin film of amorphous silicon (a-Si) on a substrate of glass or the like. In recent years, a conventionally used active layer has been used for an active layer of a transistor.
Polycrystalline silicon (poly-Si) instead of -Si
Thin films are being used.
【０００４】ｐｏｌｙ−Ｓｉ膜の利点は、ａ−Ｓｉ膜と
比較して膜中を担体（キャリア）が速く移動することが
可能な点である。キャリアが速く移動できることによ
り、スイッチング時間を短くする事が出来、また小さな
素子サイズでも高速で液晶を駆動することが出来る。An advantage of a poly-Si film is that a carrier can move faster in a film as compared with an a-Si film. Since the carrier can move quickly, the switching time can be shortened, and the liquid crystal can be driven at high speed even with a small element size.
【０００５】また、従来のａ−Ｓｉ膜を用いた液晶ディ
スプレイでは、画素のトランジスタを駆動する回路は高
速である必要性がある為に、駆動用回路は、画素とは別
に用意し、周辺に実装していた。しかしｐｏｌｙ−Ｓｉ
膜を用いれば、その高速性により画素のトランジスタと
駆動用回路は同工程で作成する事が可能となり、コスト
ダウンにもつながる。In a conventional liquid crystal display using an a-Si film, a circuit for driving a transistor of a pixel needs to be operated at a high speed. Was implemented. However, poly-Si
When a film is used, the transistor of the pixel and the driver circuit can be formed in the same process due to its high speed, which leads to cost reduction.
【０００６】近年、ガラス等の絶縁性基板上にｐｏｌｙ
−Ｓｉ膜を作成する技術が進歩し、例えば特開平７−１
６１６３５には新たな固相成長法が、また日経ＢＰ社発
行のフラットパネルディスプレイ９８，ｐ２１８（１９
９８）にはエキシマレーザを用いたアニール方法（ＥＬ
Ａ法）などが示されている。これらの方法によって、プ
ロセス温度を実質的に低下させる事が可能となり、安価
なガラス基板で表示装置を作成する事が出来るようにな
った。[0006] In recent years, poly has been placed on an insulating substrate such as glass.
-The technology for forming a Si film has been advanced.
No. 61635 describes a new solid phase growth method, and a flat panel display 98, p218 (19) issued by Nikkei BP.
98) includes an annealing method using an excimer laser (EL).
A method). With these methods, the process temperature can be substantially reduced, and a display device can be manufactured with an inexpensive glass substrate.
【０００７】しかしながら、これらの方法でｐｏｌｙ−
Ｓｉ膜を作成した場合、ｐｏｌｙ−Ｓｉの結晶の粒径が
小さく粒界が多い為移動度が低く、十分な膜電気特性が
得られなかった。[0007] However, in these methods, poly-
When a Si film was formed, the mobility of the poly-Si crystal was small due to the small grain size of the poly-Si crystal and many grain boundaries, and sufficient film electrical characteristics could not be obtained.
【０００８】また、これらの方法でｐｏｌｙ−Ｓｉ膜を
作成した際はこれらの粒界の位置も制御出来ないことか
ら、最終的に出来たデバイスの位置関係によっては、不
適切な位置にｐｏｌｙ−Ｓｉの粒界や良い結晶部分があ
るということも起こるため、素子間の特性のばらつきの
要因となっていた。In addition, when a poly-Si film is formed by these methods, the position of these grain boundaries cannot be controlled, and depending on the positional relationship of the finally formed device, the poly-Si film may be located at an inappropriate position. Since the occurrence of Si grain boundaries and good crystal parts also occur, this has been a factor of characteristic variations between devices.
【０００９】さらに、ＥＬＡ法によるｐｏｌｙ−Ｓｉ膜
の作成プロセスでは、ａ−Ｓｉ膜の表面に大気中で直接
ＥＬＡを行い、その後にゲート絶縁膜を成膜する為、ｐ
ｏｌｙ−Ｓｉ膜界面が汚染されて、所望のしきい電圧に
制御することが困難であるという問題があった。特に、
大気中等から混入する炭素は、出来たｐｏｌｙ−Ｓｉ膜
の特性を大きく変えてしまうことがわかっている。した
がって、トランジスタのしきい電圧のばらつきとして数
十ｍＶ程度が限界であるようなアナログ回路や、デジタ
ル−アナログ変換器等には適さない。すると、結局いく
つかのアナログ回路は別に実装する事が必要となる。Further, in the process of forming a poly-Si film by the ELA method, ELA is directly performed on the surface of the a-Si film in the air, and then a gate insulating film is formed.
There is a problem that the interface of the poly-Si film is contaminated, and it is difficult to control the threshold voltage to a desired value. In particular,
It has been known that carbon mixed in from the atmosphere or the like greatly changes the characteristics of the resulting poly-Si film. Therefore, it is not suitable for an analog circuit or a digital-analog converter or the like in which the variation of the threshold voltage of the transistor is limited to about several tens of mV. Then, after all, some analog circuits need to be mounted separately.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、従来
の方法でｐｏｌｙ−Ｓｉ膜を作成した場合、 ｐｏｌｙ
−Ｓｉの結晶の粒径が小さく粒界が多い為、移動度が低
く、十分な膜電気特性が得られなかった。As described above, when a poly-Si film is formed by a conventional method,
Since the crystal grain size of -Si was small and the number of grain boundaries was large, the mobility was low and sufficient film electric characteristics could not be obtained.
【００１１】また、これらの粒界の位置も制御出来ない
ことから、最終的に出来たデバイスの位置関係によって
は、不適切な位置にｐｏｌｙ−Ｓｉの粒界や良い結晶部
分があるということも起こるため、素子間の特性のばら
つきの要因となっていた。Further, since the positions of these grain boundaries cannot be controlled, the poly-Si grain boundaries and good crystal parts may be located at inappropriate positions depending on the positional relationship of the finally formed device. As a result, variations in characteristics between elements have been caused.
【００１２】さらに、 ＥＬＡ法によるｐｏｌｙ−Ｓｉ
膜の作成プロセスでは、ａ−Ｓｉ膜の表面に大気中で直
接ＥＬＡを行い、その後にゲート絶縁膜を成膜する為、
ｐｏｌｙ−Ｓｉ膜界面が汚染されて、所望のしきい電圧
に制御することが困難であるという問題があった。Further, poly-Si by ELA method
In the film forming process, ELA is directly performed on the surface of the a-Si film in the air, and then a gate insulating film is formed.
There is a problem that the interface between the poly-Si film is contaminated and it is difficult to control the polycrystalline silicon film to a desired threshold voltage.
【００１３】そこで、本発明はこれらのことに鑑み、移
動度などの膜電気特性がよく、膜の汚染を防ぐ事の可能
な、Ｓｉ系半導体薄膜の製造方法、このＳｉ系半導体薄
膜を用いた薄膜トランジスタの提供を目的とする。In view of the above, the present invention provides a method for manufacturing a Si-based semiconductor thin film, which has good film electrical characteristics such as mobility and can prevent the film from being contaminated. It is intended to provide a thin film transistor.
【００１４】[0014]
【課題を解決するための手段】そこで本発明の第１は、
絶縁性基板上にアモルファスのＳｉ系半導体層を形成す
る工程と、アモルファスのＳｉ系半導体層の上に絶縁性
層を形成してパターニングする工程と、Ｓｉ系半導体の
結晶化の臨界エネルギー以上のエネルギーのレーザーを
Ｓｉ系半導体層に間欠的に複数回照射するレーザー照射
工程とを具備することを特徴とするＳｉ系半導体薄膜の
製造方法を提供する。SUMMARY OF THE INVENTION Therefore, the first aspect of the present invention is as follows.
A step of forming an amorphous Si-based semiconductor layer on an insulating substrate, a step of forming an insulating layer on the amorphous Si-based semiconductor layer and patterning, and an energy higher than the critical energy of crystallization of the Si-based semiconductor. And a laser irradiation step of intermittently irradiating the Si-based semiconductor layer with the laser a plurality of times.
【００１５】本発明の第１では、レーザー照射工程を、
真空中または窒素雰囲気中において行っても良い。According to a first aspect of the present invention, the laser irradiation step includes:
It may be performed in a vacuum or a nitrogen atmosphere.
【００１６】また本発明の第１では、レーザー照射工程
を、絶縁性基板を２００℃以上に加熱しながら行っても
良い。In the first aspect of the present invention, the laser irradiation step may be performed while heating the insulating substrate to 200 ° C. or higher.
【００１７】本発明の第２は、絶縁性基板と、絶縁性基
板上に設けられるＳｉ系半導体層と、Ｓｉ系半導体層上
に設けられるゲート絶縁膜とを具備し、Ｓｉ系半導体層
のゲート絶縁膜の端部下で、Ｓｉ系半導体の結晶粒がゲ
ート絶縁膜中心部から端部方向へ端部を越えて延在し、
ゲート絶縁膜の外側のＳｉ系半導体層の結晶粒は、端部
下のＳｉ系半導体層の結晶粒より粒径が小さいことを特
徴とする薄膜トランジスタを提供する。According to a second aspect of the present invention, there is provided an insulating substrate, a Si-based semiconductor layer provided on the insulating substrate, and a gate insulating film provided on the Si-based semiconductor layer. Under the edge of the insulating film, the crystal grains of the Si-based semiconductor extend from the center of the gate insulating film to the edge and extend beyond the edge,
A thin film transistor is provided in which the crystal grains of the Si-based semiconductor layer outside the gate insulating film have a smaller particle size than the crystal grains of the Si-based semiconductor layer below the edge.
【００１８】本発明の第２では、ゲート絶縁膜として、
ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮまたはＴａ２Ｏ５の単
層膜、もしくはこれらの積層膜を用いても良い。According to a second aspect of the present invention, as the gate insulating film,
A single-layer film of SiO 2 , Si 3 N 4 , SiON, or Ta 2 O 5 , or a stacked film thereof may be used.
【００１９】[0019]
【発明の実施の形態】以下に本発明の実施形態を図面を
参照しつつ詳細に説明するが、本発明はこれらの実施形
態に限定されるものではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings, but the present invention is not limited to these embodiments.
【００２０】（第１の実施形態）本発明の第１の実施形
態のＳｉ薄膜の平面図を図１（ａ）に、図１（ａ）のＡ
−Ａ´に沿う断面図を図１（ｂ）に示す。本実施形態の
Ｓｉ薄膜は、図１に示すように、絶縁性基板１１とＳｉ
層１２、絶縁性層１３からなる。図１（ａ）は透視図と
し、絶縁性層１３下のＳｉ層１２も破線で示す。本実施
形態の半導体薄膜の製造方法を次に示す。(First Embodiment) FIG. 1A is a plan view of a Si thin film according to a first embodiment of the present invention, and FIG.
FIG. 1B is a cross-sectional view taken along the line -A ′. As shown in FIG. 1, the Si thin film of the present embodiment
It comprises a layer 12 and an insulating layer 13. FIG. 1A is a perspective view, and the broken line also shows the Si layer 12 below the insulating layer 13. The method for manufacturing the semiconductor thin film of the present embodiment will be described below.
【００２１】まず、絶縁性基板１１としてコーニング社
製１７３７を用い、この絶縁性基板１１の上にＣＶＤ法
またはスパッタリング法によって、Ｓｉ層１２としてａ
−Ｓｉ膜を約５０ｎｍの厚さとなるよう形成する。Ｓｉ
層１２の上にはＣＶＤ法またはスパッタリング法によっ
て、絶縁性層１３としてＳｉＯ２膜を約５０ｎｍの厚さ
となるよう形成し、約０．３μｍ〜約１０μｍの幅のス
トライプ状となるようパターニングを行う。図１では、
形成するＳｉ薄膜の一部を示しているが、実際には、絶
縁性基板１１の上にＳｉ層１２が形成され、その上にス
トライプ状の絶縁性層１３が複数本形成された構成とな
る。First, 1737 manufactured by Corning Incorporated was used as the insulating substrate 11, and an a-Si layer 12 was formed on the insulating substrate 11 by CVD or sputtering.
An Si film is formed to a thickness of about 50 nm; Si
An SiO 2 film is formed as an insulating layer 13 to have a thickness of about 50 nm on the layer 12 by a CVD method or a sputtering method, and is patterned into a stripe shape having a width of about 0.3 μm to about 10 μm. . In FIG.
Although a part of the Si thin film to be formed is shown, an actual configuration is such that a Si layer 12 is formed on an insulating substrate 11 and a plurality of striped insulating layers 13 are formed thereon. .
【００２２】パターニングされた絶縁性層１３を介して
Ｓｉ層１２にエキシマレーザーを多数回照射してアニー
ルを施す。エキシマレーザーは、エネルギーをＳｉの臨
界エネルギー以上として、パルス幅が約１０ｎｓ〜約２
００ｎｓのパルス状のものを多数回照射する。本実施形
態では、常圧窒素雰囲気中で、基板温度を約２００℃と
してＥＬＡを行い、多結晶化させる。An excimer laser is irradiated to the Si layer 12 many times via the patterned insulating layer 13 to perform annealing. An excimer laser has a pulse width of about 10 ns to about 2
A pulse of 00 ns is irradiated many times. In this embodiment, ELA is performed in a normal pressure nitrogen atmosphere at a substrate temperature of about 200 ° C. to perform polycrystallization.
【００２３】多結晶化させたＳｉ層１２をＳＥＭで観察
したところ、Ｓｉ層１２の結晶粒は、絶縁性層１３のス
トライプの長さ方向の端部に対応する部分以外は、図１
に示すように、絶縁性層１３のストライプ幅の中心部付
近に粒界を持ち、結晶粒はストライプ幅の中心部付近か
ら絶縁性層１３の端部を超えるように、絶縁性層１３の
ストライプ幅方向に伸びていた。そして、この絶縁性層
１３のストライプ幅の中心部付近からストライプ幅方向
に絶縁性層１３端部を越えた位置まで伸びる長い結晶
が、ストライプ幅の長さ方向に隙間なく並ぶ。絶縁性層
１３下からその端部を越えて伸びるＳｉ層１２の結晶粒
の粒径は、それより外側の、絶縁性層１３が上にない部
分の結晶粒の粒径よりも大きい。ここで粒径とは、結晶
粒の長手方向を結ぶ直線距離のことを示す。Observation of the polycrystallized Si layer 12 by SEM showed that the crystal grains of the Si layer 12 were the same as those shown in FIG.
As shown in FIG. 3, the stripes of the insulating layer 13 have a grain boundary near the center of the stripe width of the insulating layer 13 and the crystal grains extend from the vicinity of the center of the stripe width to the end of the insulating layer 13. It stretched in the width direction. Then, long crystals extending from near the center of the stripe width of the insulating layer 13 to a position beyond the end of the insulating layer 13 in the stripe width direction are arranged without gaps in the length direction of the stripe width. The grain size of the crystal grains of the Si layer 12 extending from below the insulating layer 13 to the end thereof is larger than the grain size of the crystal grains in the portion outside the insulating layer 13 but not above the insulating layer 13. Here, the particle size refers to a linear distance connecting the longitudinal directions of the crystal grains.
【００２４】本実施形態では、Ｓｉの結晶化の臨界エネ
ルギー以上のエネルギーのエキシマレーザーを、絶縁性
層１３を介して多数回照射することにより、エキシマレ
ーザーのエネルギーが十分にＳｉ層１２に透過し、Ｓｉ
層１２に加えられた熱の流れがＳｉ層１２の平面方向に
十分発生し、絶縁性層１３のストライプの外側の部分か
ら絶縁性層１３の中心付近に対応する部分までの結晶粒
の成長が起こるのである。また、このエキシマレーザー
を多数回照射することから結晶粒の粒径が大きくなる。In this embodiment, the energy of the excimer laser is sufficiently transmitted through the Si layer 12 by irradiating the excimer laser having an energy higher than the critical energy for crystallization of Si many times through the insulating layer 13. , Si
The flow of heat applied to the layer 12 is sufficiently generated in the plane direction of the Si layer 12, and the growth of crystal grains from a portion outside the stripe of the insulating layer 13 to a portion near the center of the insulating layer 13 is increased. It happens. Further, since the excimer laser is irradiated many times, the grain size of the crystal grains increases.
【００２５】また、本実施形態においてＳｉ層１２にＥ
ＬＡを行う際は、Ｓｉ層１２上に絶縁性層１３を形成し
てから行う為、Ｓｉ層１２に不純物が混入することを防
ぐことが出来る。従って、従来に比べ、格段に制御性が
向上する。In this embodiment, the Si layer 12 has E
Since LA is performed after forming the insulating layer 13 on the Si layer 12, it is possible to prevent impurities from being mixed into the Si layer 12. Therefore, controllability is remarkably improved as compared with the related art.
【００２６】さらに、絶縁性層１３としてＳｉＯ２を用
いた場合は、絶縁性層１３の膜厚は約２０ｎｍ以上約８
０ｎｍ以下であることが好ましい。このような膜厚とす
ることにより、エキシマレーザーを照射する際に、絶縁
性層１３が無い場合よりも、絶縁性層１３を介してエキ
シマレーザーを照射する方が、Ｓｉ層１２に対するエキ
シマレーザーの入射強度が大きくなり、Ｓｉ層１２に十
分な熱が加わる。そして、Ｓｉ層１２で、絶縁性層１３
のストライプの幅方向の熱の流れが十分に発生し、スト
ライプの幅の外側からの粒径成長が起こる。Further, when SiO 2 is used as the insulating layer 13, the thickness of the insulating layer 13 is about 20 nm or more and about 8 nm or more.
It is preferably 0 nm or less. With such a film thickness, when irradiating an excimer laser, irradiating the excimer laser through the insulating layer 13 is more effective for irradiating the excimer laser to the Si layer 12 than when the insulating layer 13 is not provided. The incident intensity increases, and sufficient heat is applied to the Si layer 12. Then, the insulating layer 13 is formed by the Si layer 12.
The heat flow in the width direction of the stripe is sufficiently generated, and the grain size grows from the outside of the stripe width.
【００２７】また、このような方法で結晶粒を成長させ
ることにより、Ｓｉ層１２では、約０．３μｍ以上約１
０μｍ以下の粒径の結晶粒が出来るため、絶縁性層１３
のストライプ幅方向では、その中心付近に粒界があり、
ストライプ幅方向に、２つの結晶粒が絶縁性層１３のな
い部分にも広がっている。従って、Ｓｉ層１２の、絶縁
性層１３の外側の部分にも粒径の大きな結晶粒が伸びて
いる為、絶縁性層１３を新たに加工しなくても、この部
分に直接電極を接続させることで、良好な位置に粒界の
ある半導体素子を形成できる。Also, by growing crystal grains by such a method, the Si layer 12 has a thickness of about 0.3 μm or more and about 1 μm or more.
Since crystal grains having a particle size of 0 μm or less are formed, the insulating layer 13
In the stripe width direction, there is a grain boundary near the center,
In the stripe width direction, two crystal grains also spread to a portion where the insulating layer 13 is not provided. Therefore, since crystal grains having a large grain size also extend to a portion of the Si layer 12 outside the insulating layer 13, an electrode is directly connected to this portion without newly processing the insulating layer 13. Thus, a semiconductor element having a grain boundary at a favorable position can be formed.
【００２８】本実施形態では、Ｓｉ層１２の膜厚はＥＬ
Ａによる再結晶化時のランダムな核発生を抑制する為
に、約１５０ｎｍ以下であることが望ましい。In this embodiment, the thickness of the Si layer 12 is EL
In order to suppress random nucleation at the time of recrystallization by A, the thickness is preferably about 150 nm or less.
【００２９】また、本実施形態では、ＥＬＡを行う際
に、常圧窒素雰囲気中としているが、これに限られるも
のではなく、例えば真空中で行っても良い。このよう
に、窒素雰囲気中または真空中で行うことにより、Ｓｉ
層１２への酸素の取り込み量を減らすことが出来る。Ｅ
ＬＡを行う際の雰囲気中の酸素濃度が増えると、約０．
１％を境として、Ｓｉ層１２の上に絶縁性層１３がのっ
ていない部分での結晶粒の粒界の凹凸が大きくなり、Ｍ
ＯＳ半導体の耐圧不良等の原因となる。従って、窒素雰
囲気中または真空中においてＥＬＡを行うことにより、
好ましい結晶粒が形成される。ここで、真空中とは約１
０−３ｔｏｒｒ以下のことを示し、窒素雰囲気中とは窒
素を約９９％以上、酸素を約０．１％以下とすることを
示す。In this embodiment, the ELA is performed in a normal pressure nitrogen atmosphere when performing the ELA. However, the present invention is not limited to this, and the ELA may be performed in a vacuum, for example. As described above, by performing in a nitrogen atmosphere or vacuum, Si
The amount of oxygen taken into the layer 12 can be reduced. E
When the oxygen concentration in the atmosphere at the time of performing the LA increases, about 0.1
From 1%, the irregularities of the grain boundaries of the crystal grains in the portion where the insulating layer 13 is not placed on the Si layer 12 increase, and M
This causes a breakdown voltage failure of the OS semiconductor or the like. Therefore, by performing ELA in a nitrogen atmosphere or in a vacuum,
Preferred grains are formed. Here, in vacuum is about 1
0 -3 indicates torr below it, the nitrogen atmosphere of nitrogen of about 99%, indicating that the oxygen of about 0.1% or less.
【００３０】さらに、本実施形態では、ＥＬＡを行う際
に、絶縁性基板１１を約２００℃に加熱して行ってい
る。絶縁性基板を約２００℃以上で加熱することによ
り、エキシマレーザーによる熱が逃げず、結晶粒が十分
大きく成長するまでの時間Ｓｉ層１２を暖めておくこと
が出来る為、粒径の大きな結晶粒を形成することができ
る。また、絶縁性基板１１を加熱することによって、ラ
ンダムな核発生を抑えることも出来る。Further, in the present embodiment, when performing the ELA, the insulating substrate 11 is heated to about 200 ° C. By heating the insulating substrate at about 200 ° C. or more, the heat generated by the excimer laser does not escape, and the Si layer 12 can be kept warm until the crystal grains grow sufficiently large. Can be formed. Also, by heating the insulating substrate 11, random nucleation can be suppressed.
【００３１】次に、本実施形態のＳｉ薄膜を用いて薄膜
トランジスタを作成する。本実施形態の薄膜トランジス
タの断面図を図２に示す。図２に示すように、本実施形
態の薄膜トランジスタは、本実施形態のＳｉ薄膜の絶縁
性基板１１上のＳｉ層１２をパターニングして活性層及
びソース・ドレイン電極コンタクト部とし、Ｓｉ層１２
の上の絶縁性層１３をゲート絶縁膜とする。そして、絶
縁性層１３の上にゲート電極２１が、ゲート電極２１上
には全面に層間絶縁膜２２が形成され、その上にソース
・ドレイン電極２３が形成される。ソース・ドレイン電
極２３は、コンタクトホール２４を介してＳｉ層１２の
ソース・ドレイン電極コンタクト部と接続している。Next, a thin film transistor is formed using the Si thin film of the present embodiment. FIG. 2 shows a cross-sectional view of the thin film transistor of the present embodiment. As shown in FIG. 2, the thin film transistor of the present embodiment is obtained by patterning an Si layer 12 on an insulating substrate 11 of a Si thin film of the present embodiment to form an active layer and source / drain electrode contact portions.
The insulating layer 13 above is used as a gate insulating film. Then, a gate electrode 21 is formed on the insulating layer 13, an interlayer insulating film 22 is formed on the entire surface of the gate electrode 21, and a source / drain electrode 23 is formed thereon. The source / drain electrodes 23 are connected to the source / drain electrode contact portions of the Si layer 12 via the contact holes 24.
【００３２】次に、本実施形態の薄膜トランジスタの製
造方法を示す。Next, a method for manufacturing the thin film transistor of the present embodiment will be described.
【００３３】まず、絶縁性基板１１上のＳｉ層１２を所
定の形状にパターニングすることにより、活性層とソー
ス・ドレイン電極コンタクト部とする。ゲート絶縁膜と
しては絶縁性層１３を用い、その上にゲート電極２１と
してＭｏを約２００ｎｍの膜厚となるようにスパッタリ
ングして、パターニングする。ゲート電極２１をパター
ニングした後に、この薄膜トランジスタをｐ型トランジ
スタとするため、イオンドーピングを行う。イオンドー
ピングの原料としては、水素希釈した約５％のジボラン
ガスを用い、加速電圧を約７０ｅＶ、ドーズ量を約３×
１０１５ｃｍ− ２としてドーピングする。First, the Si layer 12 on the insulating substrate 11 is patterned into a predetermined shape to form an active layer and a source / drain electrode contact portion. An insulating layer 13 is used as a gate insulating film, and Mo is sputtered thereon as a gate electrode 21 so as to have a thickness of about 200 nm and is patterned. After patterning the gate electrode 21, ion doping is performed to make the thin film transistor a p-type transistor. As a material for ion doping, a diborane gas of about 5% diluted with hydrogen is used, an acceleration voltage is about 70 eV, and a dose is about 3 ×.
10 15 cm - 2 is doped as.
【００３４】ゲート電極２１の上には、層間絶縁膜２２
を、シランガスとＮ２Ｏガスを用いたＣＶＤ法で約５０
０ｎｍの膜厚となるよう形成する。層間絶縁膜２２のソ
ース・ドレイン電極コンタクト部に位置する部分に、コ
ンタクトホール２４を形成した後、ソース・ドレイン電
極２３として、Ａｌをスパッタリング法で約５００ｎｍ
の厚さとなるよう被着させ、所定の形状に加工する。On the gate electrode 21, an interlayer insulating film 22
About 50 by CVD using silane gas and N 2 O gas.
It is formed to have a thickness of 0 nm. After a contact hole 24 is formed in a portion of the interlayer insulating film 22 located at the source / drain electrode contact portion, Al is sputtered to about 500 nm as the source / drain electrode 23.
And processed into a predetermined shape.
【００３５】本実施形態の薄膜トランジスタでは、従来
の方法により形成されたトランジスタと比較して、ｏｎ
電流が大きくなり、また、ｏｆｆ−ｏｎの立ち上がりも
急峻になった。また、しきい値電圧のばらつきも小さく
なった。In the thin film transistor of this embodiment, the on-state is smaller than that of the transistor formed by the conventional method.
The current increased, and the rise of off-on became sharp. Also, the variation in threshold voltage was reduced.
【００３６】これは、本実施形態のＳｉ層１２を活性
層、ソース・ドレイン電極コンタクト部として用いたた
め、Ｓｉ層１２の結晶粒が絶縁性層１３のストライプ幅
方向に伸びた形で形成されており、２つのソース・ドレ
イン電極コンタクト部の間で、粒界が絶縁性層１３の中
心部付近に１つのみしかないことから、電界効果移動度
等の膜特性が向上した為である。Since the Si layer 12 of this embodiment is used as an active layer and a source / drain electrode contact portion, the crystal grains of the Si layer 12 are formed so as to extend in the stripe width direction of the insulating layer 13. Since there is only one grain boundary near the center of the insulating layer 13 between the two source / drain electrode contact portions, the film characteristics such as the field effect mobility have been improved.
【００３７】本実施形態の薄膜トランジスタでは、この
ように絶縁性層１３下のＳｉ層１２が粒径の大きな結晶
粒から形成されているため膜特性が良い。また、ＥＬＡ
を施す際には、活性層として用いるＳｉ層１２の上に絶
縁性層１３が形成されており不純物の混入を防ぐため、
界面汚染の問題も回避できる。従って、本実施形態のＳ
ｉ層１２を薄膜トランジスタの活性層として用いること
は好ましいといえる。また、本実施形態の薄膜トランジ
スタでは、絶縁性層１３をゲート絶縁膜として用いるこ
とにより、工程数が１つ減るという効果もある。In the thin film transistor of this embodiment, since the Si layer 12 under the insulating layer 13 is formed of crystal grains having a large grain size, the thin film transistor has good film characteristics. Also, ELA
Is performed, the insulating layer 13 is formed on the Si layer 12 used as the active layer, and in order to prevent contamination of impurities,
The problem of interface contamination can also be avoided. Therefore, S in the present embodiment
It is preferable to use the i-layer 12 as an active layer of a thin film transistor. Further, in the thin film transistor of the present embodiment, the use of the insulating layer 13 as a gate insulating film has an effect of reducing the number of steps by one.
【００３８】なお、本実施形態では、絶縁性層１３とし
てＳｉＯ２を用いているが、これに限られるものではな
い。例えば、 Ｓｉ３Ｎ４、ＳｉＯＮ、Ａｌ２Ｏ３、Ｚ
ｒＯ、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＦ２またはＬｉＦ等
も単層膜またはこれらの積層膜として好ましく用いるこ
とが出来る。これらの中でも、特にＳｉＯ２、 Ｓｉ ３
Ｎ４、ＳｉＯＮ、 Ｔａ２Ｏ５は、これらからなる絶縁
性層１３をゲート絶縁膜として用いる際、好ましい。In this embodiment, the insulating layer 13 is used.
T SiO2But is not limited to this.
No. For example, Si3N4, SiON, Al2O3, Z
rO, Ta2O5, TiO2, MgF2Or LiF etc.
Is preferably used as a single-layer film or a laminated film of these.
Can be. Among these, especially SiO2, Si 3
N4, SiON, Ta2O5Is made of insulation
This is preferable when the conductive layer 13 is used as a gate insulating film.
【００３９】（第２の実施形態）次に、第２の実施形態
について説明する。本実施形態のＳｉ薄膜を用いた薄膜
トランジスタの断面図を図３に示す。本実施形態のＳｉ
薄膜を用いた薄膜トランジスタは、図３に示すように、
絶縁性基板１１と、絶縁性基板１１上のゲート電極３
１、ゲート電極３１上のゲート絶縁膜３２、ゲート絶縁
膜３２上のＳｉ層１２、Ｓｉ層１２上の絶縁性層１３、
絶縁性層１３上のソース・ドレイン電極３３からなる。
本実施形態の薄膜トランジスタの製造方法を次に説明す
る。(Second Embodiment) Next, a second embodiment will be described. FIG. 3 is a cross-sectional view of a thin film transistor using the Si thin film of the present embodiment. Si of the present embodiment
As shown in FIG. 3, a thin film transistor using a thin film
Insulating substrate 11 and gate electrode 3 on insulating substrate 11
1, a gate insulating film 32 on the gate electrode 31, an Si layer 12 on the gate insulating film 32, an insulating layer 13 on the Si layer 12,
It comprises a source / drain electrode 33 on the insulating layer 13.
Next, a method for manufacturing the thin film transistor of the present embodiment will be described.
【００４０】まず、絶縁性基板１１としてコーニング社
製１７３７を用い、この絶縁性基板１１の上にスパッタ
リング法によってＭｏを約２００ｎｍの膜厚となるよう
形成してパターニングし、ゲート電極３１とする。ゲー
ト電極３１の形状は、紙面に垂直な方向を長辺とする長
方形とし、短辺に比べて長辺を十分に長くする。ゲート
電極３１を形成した絶縁性基板１１上には、ゲート絶縁
膜３２をＴＥＯＳを用いたＣＶＤ装置で約１５０ｎｍの
膜厚となるよう全面に形成する。ゲート絶縁膜３２の上
には、ＣＶＤ装置を用いて、絶縁性基板１１の温度を約
４００℃に保ち、Ｓｉ層１２としてａ−Ｓｉ膜を約５０
ｎｍの厚さとなるよう全面に形成する。Ｓｉ層１２の上
には、ＣＶＤ装置を用い、絶縁性層１３としてＳｉＯ２
膜を約５０ｎｍの厚さとなるよう成膜した後、レジスト
を塗布してゲート電極３１をマスクして露光を行い、自
己整合的に絶縁性層１３をパターニングする。First, 1737 manufactured by Corning Incorporated is used as the insulating substrate 11, Mo is formed to a thickness of about 200 nm on the insulating substrate 11 by a sputtering method, and is patterned to form the gate electrode 31. The shape of the gate electrode 31 is a rectangle having a longer side in a direction perpendicular to the paper surface, and the longer side is sufficiently longer than the shorter side. On the insulating substrate 11 on which the gate electrode 31 is formed, a gate insulating film 32 is formed on the entire surface by a CVD apparatus using TEOS so as to have a thickness of about 150 nm. On the gate insulating film 32, using a CVD apparatus, the temperature of the insulating substrate 11 is maintained at about 400 ° C., and the a-Si film is
It is formed over the entire surface to have a thickness of nm. On the Si layer 12, a CVD device is used, and SiO 2 is used as the insulating layer 13.
After the film is formed to have a thickness of about 50 nm, a resist is applied and exposure is performed by using the gate electrode 31 as a mask to pattern the insulating layer 13 in a self-aligned manner.
【００４１】絶縁性層１３をパターニングした後に、ｐ
型トランジスタを形成するため、イオンドーピングを行
う。イオンドーピングの原料としては、水素希釈した約
５％のジボランガスを用いた。また、加速電圧は約７０
ｅＶとし、ドーズ量は約３×１０１５ｃｍ−２としてド
ーピングを行う。After patterning the insulating layer 13, p
In order to form a type transistor, ion doping is performed. About 5% diborane gas diluted with hydrogen was used as a material for ion doping. The acceleration voltage is about 70
Doping is performed with eV and a dose amount of about 3 × 10 15 cm −2 .
【００４２】パターニングされた絶縁性層１３を介して
Ｓｉ層１２にエキシマレーザーを多数回照射してアニー
ルを施す。エキシマレーザーのエネルギーをＳｉの臨界
エネルギー以上として、線状のビームで複数回スキャン
する事によりアニールを行う。本実施形態では、常圧窒
素雰囲気中で、室温でＥＬＡを行い、多結晶化させる。The Si layer 12 is annealed by irradiating the Si layer 12 with the excimer laser many times through the patterned insulating layer 13. Annealing is performed by scanning with a linear beam a plurality of times with the energy of the excimer laser being equal to or higher than the critical energy of Si. In this embodiment, ELA is performed at room temperature in a nitrogen atmosphere at normal pressure to perform polycrystallization.
【００４３】多結晶化させたＳｉ層１２をＳＥＭで観察
したところ、Ｓｉ層１２の結晶粒は絶縁性層１３の長辺
方向の端部に対応する部分以外は、絶縁性層１３の両長
辺間の中心部付近に粒界を持ち、結晶粒がこの中心部付
近から絶縁性層１３の端部を越えるように、絶縁性層１
３の短辺方向に伸びていた。そして、この絶縁性層１３
の両長辺間の中心部付近から短辺方向に絶縁性層１３端
部を超えた位置まで伸びる長い結晶が、長辺方向に隙間
なく並ぶ。絶縁性層１３下からその端部を越えて伸びる
Ｓｉ層１２の結晶粒の粒径は、その外側の、絶縁性層１
３が上にない部分の結晶粒の粒径よりも大きい。絶縁性
層１３の長辺の端部付近では、結晶粒は絶縁性層１３下
からその短辺の端部を越えて伸びる結晶粒が形成されて
いる。Observation of the polycrystallized Si layer 12 by SEM revealed that the crystal grains of the Si layer 12 had the same length as that of the insulating layer 13 except for the portion corresponding to the long-side end of the insulating layer 13. The insulating layer 1 has a grain boundary near the center between the sides, and the crystal grains extend from the vicinity of the center to the end of the insulating layer 13.
3 in the short side direction. Then, the insulating layer 13
Long crystals extending from the vicinity of the center between the two long sides to the position beyond the end of the insulating layer 13 in the short side direction are arranged without gaps in the long side direction. The grain size of the crystal grains of the Si layer 12 extending from below the insulating layer 13 and beyond the end thereof is equal to that of the insulating layer 1 outside the insulating layer 13.
3 is larger than the grain size of the crystal grains in the portion not above. In the vicinity of the end of the long side of the insulating layer 13, the crystal grain is formed to extend from under the insulating layer 13 and beyond the end of the short side.
【００４４】本実施形態においても、Ｓｉの結晶化の臨
界エネルギー以上のエネルギーのエキシマレーザーの複
数回の照射が絶縁性層１３を介して行われる為に、エキ
シマレーザーのエネルギーが十分にＳｉ層１２に透過
し、Ｓｉ層１２に加えられた熱の流れがＳｉ層１２の平
面方向に十分発生し、絶縁性層１３の外側に対応する部
分から絶縁性層１３の中心付近に対応する部分までの結
晶粒の成長が起こるのである。Also in this embodiment, since the excimer laser is irradiated through the insulating layer 13 a plurality of times with energy equal to or higher than the critical energy for crystallization of Si, the energy of the excimer laser can be sufficiently increased. And the flow of heat applied to the Si layer 12 is sufficiently generated in the plane direction of the Si layer 12, and from the portion corresponding to the outside of the insulating layer 13 to the portion corresponding to the vicinity of the center of the insulating layer 13. Crystal growth occurs.
【００４５】次に、多結晶化させたＳｉ層１２を所定の
形状に加工することで、活性層及びソース・ドレイン電
極コンタクト部とする。Next, the polycrystallized Si layer 12 is processed into a predetermined shape to form an active layer and a source / drain electrode contact portion.
【００４６】絶縁性層１３の上にはソース・ドレイン電
極３３として、Ａｌをスパッタリング法で約５００ｎｍ
の厚さとなるよう被着させ、所定の形状に加工する。On the insulating layer 13, as a source / drain electrode 33, Al was sputtered to about 500 nm.
And processed into a predetermined shape.
【００４７】本実施形態の薄膜トランジスタでは、従来
の方法により形成されたトランジスタと比較して、ｏｎ
電流が大きくなり、また、ｏｆｆ−ｏｎの立ち上がりも
急峻になった。また、しきい値電圧のばらつきも小さく
なった。In the thin film transistor of this embodiment, the on-state is smaller than that of the transistor formed by the conventional method.
The current increased, and the rise of off-on became sharp. Also, the variation in threshold voltage was reduced.
【００４８】これは、本実施形態のＳｉ層１２を活性
層、ソース・ドレイン電極コンタクト部として用い、Ｓ
ｉ層１２の結晶粒が絶縁性層１３の短辺方向に伸びた形
で形成され、２つのソース・ドレイン電極コンタクト部
の間で、粒界が絶縁性層１３の中心部付近に１つのみし
かないことから、電界効果移動度等の膜特性が向上した
為である。This is because the Si layer 12 of this embodiment is used as an active layer and a source / drain electrode contact portion,
Crystal grains of the i-layer 12 are formed so as to extend in the short side direction of the insulating layer 13, and only one grain boundary is present near the center of the insulating layer 13 between two source / drain electrode contact portions. This is because film properties such as field-effect mobility have been improved.
【００４９】本実施形態の薄膜トランジスタでは、この
ように絶縁性層１３下のＳｉ層１２が粒径の大きな結晶
粒から形成され、粒界が好ましい位置にあるため膜特性
が良い。また、ＥＬＡを施す際には、活性層として用い
るＳｉ層１２の上に絶縁性層１３が形成されており不純
物の混入を防ぐため、界面汚染の問題も回避できる。従
って、本実施形態のＳｉ層１２を、薄膜トランジスタの
活性層として用いることは好ましいといえる。In the thin film transistor of this embodiment, the Si layer 12 under the insulating layer 13 is formed of crystal grains having a large grain size, and the grain boundary is located at a preferable position, so that the film characteristics are good. Also, when performing ELA, the insulating layer 13 is formed on the Si layer 12 used as the active layer to prevent impurities from being mixed, so that the problem of interface contamination can be avoided. Therefore, it can be said that it is preferable to use the Si layer 12 of this embodiment as an active layer of a thin film transistor.
【００５０】次に、第２の実施形態の第１の変形例につ
いて説明する。本変形例については、第２の実施形態と
異なる部分を中心に、図４の断面図を用いて説明する。
本変形例のＳｉ薄膜を用いた薄膜トランジスタは、図４
に示すように、絶縁性基板１１と、絶縁性基板１１上の
ゲート電極３１、ゲート電極３１上のゲート絶縁膜３
２、ゲート絶縁膜３２上のＳｉ層１２、Ｓｉ層１２上の
絶縁性層１３とが形成されている点は第２の実施形態と
同様であるが、絶縁性層１３がパターニングされてお
り、Ｓｉ層１２に接続するソース・ドレイン電極３３
が、絶縁性層１３には接していない点が第２の実施形態
とは異なる。Next, a first modification of the second embodiment will be described. This modification will be described with reference to the cross-sectional view of FIG. 4, focusing on parts different from the second embodiment.
The thin film transistor using the Si thin film of the present modification is shown in FIG.
As shown in FIG. 3, an insulating substrate 11, a gate electrode 31 on the insulating substrate 11, and a gate insulating film 3 on the gate electrode 31
2, the point that the Si layer 12 on the gate insulating film 32 and the insulating layer 13 on the Si layer 12 are formed is the same as in the second embodiment, but the insulating layer 13 is patterned, Source / drain electrode 33 connected to Si layer 12
However, it is different from the second embodiment in that it is not in contact with the insulating layer 13.
【００５１】本変形例の薄膜トランジスタの製造方法
を、図４を用い、第２の実施形態と異なる点を中心に説
明する。A method of manufacturing a thin film transistor according to the present modification will be described with reference to FIG. 4, focusing on differences from the second embodiment.
【００５２】まず、絶縁性基板１１上に、ゲート電極３
１、ゲート絶縁膜３２、Ｓｉ層１２、絶縁性層１３を形
成し、Ｓｉ層１２にイオンドーピングを行いＥＬＡを施
すまでの工程を、第２の実施形態と同様の材料、方法を
用いて行う。このような方法でＳｉ層１２を多結晶化す
ることにより、第２の実施形態と同様の理由から、絶縁
性層１３の外側の部分から絶縁性層１３の中心付近まで
の結晶粒の成長が起こり、結晶粒の粒径は十分に大きな
ものとなる。First, the gate electrode 3 is placed on the insulating substrate 11.
1. The steps of forming the gate insulating film 32, the Si layer 12, and the insulating layer 13, performing ion doping on the Si layer 12, and performing ELA are performed using the same materials and methods as in the second embodiment. . By polycrystallizing the Si layer 12 by such a method, the growth of crystal grains from the portion outside the insulating layer 13 to the vicinity of the center of the insulating layer 13 can be suppressed for the same reason as in the second embodiment. As a result, the grain size of the crystal grains becomes sufficiently large.
【００５３】次に、多結晶化させたＳｉ層１２を所定の
形状に加工することで、活性層及びソース・ドレイン電
極コンタクト部とする。また、絶縁性層１３のパターニ
ングを行う。Next, the polycrystallized Si layer 12 is processed into a predetermined shape to form an active layer and source / drain electrode contact portions. Further, the insulating layer 13 is patterned.
【００５４】Ｓｉ層１２の上にはソース・ドレイン電極
３３として、Ａｌをスパッタリング法で約５００ｎｍの
厚さとなるよう被着させ、所定の形状に加工する。その
際、ソース・ドレイン電極３３は絶縁性層１３と重なり
を持たないようにする。Al is deposited on the Si layer 12 as a source / drain electrode 33 so as to have a thickness of about 500 nm by a sputtering method, and is processed into a predetermined shape. At this time, the source / drain electrodes 33 do not overlap with the insulating layer 13.
【００５５】本変形例の薄膜トランジスタでも、第２の
実施形態と同様の理由から、従来の方法により形成され
たトランジスタと比較して、ｏｎ電流が大きくなり、ま
た、ｏｆｆ−ｏｎの立ち上がりも急峻になった。また、
しきい値電圧のばらつきも小さくなった。In the thin film transistor of this modified example, for the same reason as in the second embodiment, the on-current becomes larger and the rise of off-on is sharper than that of the transistor formed by the conventional method. became. Also,
The variation in threshold voltage was also reduced.
【００５６】さらに、本変形例では、ゲート電極３３と
絶縁性層１３が重なりを持たないことから、ゲート電極
３３とＳｉ層１２の間で容量を持たないため、好まし
い。Furthermore, this modification is preferable because the gate electrode 33 and the insulating layer 13 do not overlap each other, so that there is no capacitance between the gate electrode 33 and the Si layer 12.
【００５７】次に、第２の実施形態の第２の変形例につ
いて説明する。本変形例については、第２の実施形態の
第１の変形例と異なる部分を中心に、図５の断面図を用
いて説明する。本変形例のＳｉ薄膜を用いた薄膜トラン
ジスタは、図５に示すように、絶縁性基板１１と、絶縁
性基板１１上のゲート電極３１、ゲート電極３１上のゲ
ート絶縁膜３２、ゲート絶縁膜３２上のＳｉ層１２、Ｓ
ｉ層１２上の絶縁性層１３とが形成されており、絶縁性
層１３がパターニングされている点は第２の実施形態の
第１の変形例と同様であるが、その上に層間絶縁膜５１
が形成され、コンタクトホール５２を介してソース・ド
レイン電極５３がＳｉ層１２と接続している点が、第２
の実施形態の第１の変形例とは異なる。Next, a second modification of the second embodiment will be described. This modified example will be described with reference to the cross-sectional view of FIG. 5, focusing on portions different from the first modified example of the second embodiment. As shown in FIG. 5, the thin film transistor using the Si thin film according to the present modification includes an insulating substrate 11, a gate electrode 31 on the insulating substrate 11, a gate insulating film 32 on the gate electrode 31, and a gate insulating film 32 on the gate electrode 31. Si layer 12, S
An insulating layer 13 on the i-layer 12 is formed, and the insulating layer 13 is patterned in the same manner as the first modification of the second embodiment, but an interlayer insulating film is formed thereon. 51
Is formed and the source / drain electrode 53 is connected to the Si layer 12 through the contact hole 52.
This is different from the first modification of the embodiment.
【００５８】本変形例の薄膜トランジスタの製造方法
を、図５を用い、第２の実施形態の第１の変形例と異な
る点を中心に説明する。A method of manufacturing a thin film transistor according to the present modification will be described with reference to FIG. 5, focusing on differences from the first modification of the second embodiment.
【００５９】まず、絶縁性基板１１上に、ゲート電極３
１、ゲート絶縁膜３２、Ｓｉ層１２、絶縁性層１３を形
成し、Ｓｉ層１２にイオンドーピングを行いＥＬＡを施
し、多結晶化させたＳｉ層１２と絶縁性層１３を所定の
形状に加工するまでの工程を、第２の実施形態の第１の
変形例と同様の材料、方法を用いて行う。このような方
法でＳｉ層１２を多結晶化することにより、第２の実施
形態の第１の変形例と同様の理由から、絶縁性層１３の
外側に対応する部分から絶縁性層１３の中心付近に対応
する部分までの結晶粒の成長が起こり、結晶粒の粒径は
十分に大きなものとなる。First, the gate electrode 3 is placed on the insulating substrate 11.
1. The gate insulating film 32, the Si layer 12, and the insulating layer 13 are formed, the Si layer 12 is ion-doped, ELA is performed, and the polycrystalline Si layer 12 and the insulating layer 13 are processed into a predetermined shape. The steps up to this are performed using the same material and method as in the first modification of the second embodiment. By polycrystallizing the Si layer 12 by such a method, for the same reason as in the first modification of the second embodiment, the center corresponding to the outside of the insulating layer 13 is moved from the portion corresponding to the outside of the insulating layer 13. Crystal grains grow to the portion corresponding to the vicinity, and the grain size of the crystal grains becomes sufficiently large.
【００６０】なお本変形例では、絶縁性層１３をパター
ニングした後に、ｐ型トランジスタとｎ型トランジスタ
を形成するため、イオンドーピングを行う。イオンドー
ピングの原料としては、ｐ型トランジスタを形成するた
めには水素希釈した約５％のジボランガスを用い、ｎ型
トランジスタを形成するためには水素希釈した約５％の
ホスフィンガスを用いた。また、加速電圧は約７０ｅＶ
とし、ドーズ量は、ｐ型トランジスタでは約３×１０
１５ｃｍ−２としてｎ型トランジスタでは約１×１０
１５ｃｍ−２としてドーピングを行う。なお、ｎ型トラ
ンジスタを作成したい箇所ではジボランガスのドーピン
グを行う前に、ｐ型トランジスタを作成したい箇所では
ホスフィンガスのドーピングを行う前にそれぞれレジス
トによってマスクを作成し、イオンを打ち込まれないよ
うな措置を施す。In this modification, after the insulating layer 13 is patterned, ion doping is performed to form a p-type transistor and an n-type transistor. As a material for ion doping, about 5% diborane gas diluted with hydrogen was used to form a p-type transistor, and about 5% phosphine gas diluted with hydrogen was used to form an n-type transistor. The acceleration voltage is about 70 eV
And the dose is about 3 × 10 for a p-type transistor.
15 cm −2 and about 1 × 10 for an n-type transistor
Doping is performed at 15 cm −2 . Before doping with diborane gas at a place where an n-type transistor is to be formed, and before doping with a phosphine gas at a place where a p-type transistor is to be formed, a mask is formed with a resist so that ions are not implanted. Is applied.
【００６１】次に、Ｓｉ層１２と絶縁性層１３をパター
ニングした上に、全面に層間絶縁膜５１を、シランガス
とＮ２Ｏガスを用いたＣＶＤ法で約５００ｎｍの膜厚と
なるよう形成する。層間絶縁膜５１のソース・ドレイン
電極コンタクト部に位置する部分に、コンタクトホール
５２を形成した後、ソース・ドレイン電極５３として、
Ａｌをスパッタリング法で約５００ｎｍの厚さとなるよ
う被着させ、所定の形状に加工する。Next, after patterning the Si layer 12 and the insulating layer 13, an interlayer insulating film 51 is formed on the entire surface to a thickness of about 500 nm by a CVD method using silane gas and N 2 O gas. . After forming a contact hole 52 in a portion of the interlayer insulating film 51 located at the source / drain electrode contact portion, the source / drain electrode 53 is formed as
Al is deposited to a thickness of about 500 nm by a sputtering method and processed into a predetermined shape.
【００６２】本変形例においては、これらのｐ型トラン
ジスタ、ｎ型トランジスタを用いてＣＭＯＳインバータ
を１９段組み合わせたリングオシレータを作成する。ト
ランジスタサイズは、ｎ型ではチャネル幅Ｗ／チャネル
長Ｌ＝約３μｍ／約０．６μｍ、ｐ型ではＷ／Ｌ＝約５
μｍ／約０．６μｍとしている。In the present modification, a ring oscillator is formed by combining 19 stages of CMOS inverters using these p-type and n-type transistors. The transistor size is such that channel width W / channel length L = approximately 3 μm / approximately 0.6 μm for n-type and W / L = approximately 5 for p-type.
μm / about 0.6 μm.
【００６３】そして電源電圧を約５．５Ｖとした際、発
振周波数は約５５０ＭＨｚ、インバータ１段あたりの遅
れ時間は約４０ピコ秒となった。従来法であるＥＬＡ法
を用いて得られる同様のインバータの遅れ時間は、約２
５０ピコ秒である為、約１／６となり、電界効果移動度
が格段に向上したといえる。When the power supply voltage was about 5.5 V, the oscillation frequency was about 550 MHz, and the delay time per inverter stage was about 40 picoseconds. The delay time of a similar inverter obtained using the conventional ELA method is about 2
Since it is 50 picoseconds, it is about 1/6, and it can be said that the field-effect mobility has been significantly improved.
【００６４】また、同様に本変形例により形成される薄
膜トランジスタを用いて上述したようなリングオシレー
タを２０個形成し、発振周波数を調べたところ、最大で
約６１６ＭＨｚ、最小で約６０３ＭＨｚとなりばらつき
が小さかった。これは活性層として用いるＳｉ層１２の
結晶粒の粒径が大きく、またＥＬＡを施す際にＳｉ層１
２の上に絶縁性層１３が形成され不純物の混入を防いで
いることから膜特性が良好なためである。従って、特性
の良好な本実施形態のＳｉ層１２を活性層、ソース・ド
レイン電極コンタクト部として均一な素子が形成され、
ばらつきの小さい、高品質な薄膜トランジスタを作成す
る事が出来たといえる。Similarly, 20 ring oscillators as described above were formed using the thin film transistors formed according to the present modification, and the oscillation frequency was examined. Was. This is because the crystal grains of the Si layer 12 used as the active layer have a large grain size.
This is because the insulating layer 13 is formed on the substrate 2 to prevent impurities from being mixed therein, so that the film characteristics are good. Therefore, a uniform element is formed with the Si layer 12 of the present embodiment having good characteristics as an active layer and a source / drain electrode contact portion.
It can be said that a high-quality thin film transistor with small variations can be manufactured.
【００６５】また、本変形例においては、Ｓｉ層１２と
ソース・ドレイン電極５３との間に層間絶縁膜５１を設
けていることから、Ｓｉ層１２とソース・ドレイン電極
５３との間に距離があるために容量を持たず、好まし
い。In this modification, since the interlayer insulating film 51 is provided between the Si layer 12 and the source / drain electrode 53, the distance between the Si layer 12 and the source / drain electrode 53 is small. This is preferable because it has no capacity.
【００６６】（第３の実施形態）次に、第３の実施形態
について説明する。本実施形態のＳｉ薄膜を用いた抵抗
体の平面図を図６（ａ）に、図６（ａ）のＢ−Ｂ´に沿
う断面図を図６（ｂ）に示す。本実施形態のＳｉ薄膜を
用いた抵抗体は、図６に示すように、絶縁性基板１１と
抵抗層として用いるＳｉ層１２、Ｓｉ層１２上のパシベ
ーション膜として用いる絶縁性層１３、Ｓｉ層１２に接
続する電極６１からなる。図６（ａ）は透視図とし、絶
縁性層１３、電極６１下のＳｉ層１２も破線で示す。本
実施形態の抵抗体の製造方法を次に示す。(Third Embodiment) Next, a third embodiment will be described. FIG. 6A is a plan view of a resistor using the Si thin film of the present embodiment, and FIG. 6B is a cross-sectional view taken along line BB ′ of FIG. 6A. As shown in FIG. 6, the resistor using the Si thin film of the present embodiment includes an insulating substrate 11, a Si layer 12 used as a resistance layer, an insulating layer 13 used as a passivation film on the Si layer 12, and an Si layer 12 And an electrode 61 connected to the FIG. 6A is a perspective view, and the insulating layer 13 and the Si layer 12 below the electrode 61 are also shown by broken lines. A method for manufacturing the resistor according to the present embodiment will be described below.
【００６７】まず、絶縁性基板１１としてコーニング社
製１７３７を用い、この絶縁性基板１１の上にＣＶＤ法
またはスパッタリング法によって、Ｓｉ層１２としてａ
−Ｓｉ膜を約５０ｎｍの厚さとなるよう形成する。Ｓｉ
層１２の上にはＣＶＤ法またはスパッタリング法によっ
て、絶縁性層１３としてＳｉＯ２膜を約５０ｎｍの厚さ
となるよう形成する。絶縁性層１３はパターニングを行
い、対角線の長さが約４μｍの六角形となるようにす
る。First, 1737 manufactured by Corning Incorporated was used as the insulating substrate 11, and an a layer was formed as an Si layer 12 on the insulating substrate 11 by CVD or sputtering.
An Si film is formed to a thickness of about 50 nm; Si
An SiO 2 film is formed on the layer 12 as the insulating layer 13 to have a thickness of about 50 nm by a CVD method or a sputtering method. The insulating layer 13 is patterned so as to form a hexagon having a diagonal length of about 4 μm.
【００６８】パターニングされた絶縁性層１３を介して
Ｓｉ層１２に、第１の実施形態と同様な条件でエキシマ
レーザーを多数回照射してアニールを施す。The Si layer 12 is annealed by irradiating the Si layer 12 many times with the excimer laser through the patterned insulating layer 13 under the same conditions as in the first embodiment.
【００６９】多結晶化させたＳｉ層１２をＳＥＭで観察
したところ、Ｓｉ層１２は、六角形の絶縁性層１３の中
心付近に対応する部分から放射状に、絶縁性層１３の端
部よりも先まで伸びた長い結晶粒で構成されていた。When the polycrystallized Si layer 12 was observed by SEM, it was found that the Si layer 12 radiated radially from a portion corresponding to the vicinity of the center of the hexagonal insulating layer 13 rather than the end of the insulating layer 13. It was composed of long crystal grains that had been extended.
【００７０】これは、Ｓｉの結晶化の臨界エネルギー以
上のエネルギーのエキシマレーザーを、絶縁性層１３を
介して多数回照射することにより、エキシマレーザーの
エネルギーが十分にＳｉ層１２に透過し、Ｓｉ層１２に
加えられた熱の流れがＳｉ層１２の平面方向に十分発生
し、絶縁性層１３の外側の部分から絶縁性層１３の中心
付近に対応する部分までの結晶粒の成長が起こり、中心
から放射状に伸びた結晶粒となるのである。By irradiating an excimer laser having an energy higher than the critical energy for crystallization of Si many times through the insulating layer 13, the energy of the excimer laser is sufficiently transmitted to the Si layer 12, The flow of heat applied to the layer 12 is sufficiently generated in the plane direction of the Si layer 12, and crystal grains grow from a portion outside the insulating layer 13 to a portion near the center of the insulating layer 13; The crystal grains extend radially from the center.
【００７１】次に、絶縁性層１３の中心部にコンタクト
ホール６２を形成し、絶縁性層１３の中心部と外周部付
近に、Ｓｉ層１２と接続する電極６１をＭｏやＡｌ等に
よりスパッタ成膜することにより形成する。Next, a contact hole 62 is formed in the center of the insulating layer 13, and an electrode 61 connected to the Si layer 12 is formed by sputtering with Mo, Al or the like near the center and the outer periphery of the insulating layer 13. It is formed by forming a film.
【００７２】本実施形態では、中心部と外周部に電極６
１を形成しており、中心部の電極６１から抵抗層として
用いるＳｉ層１２を介して、外周部の電極６１に電流を
同心円状に流す抵抗体を形成する。従って、本実施形態
では電流の経路をほぼ垂直に横切る粒界がないため、高
性能な抵抗体を形成することが出来る。In this embodiment, the electrodes 6 are provided at the center and the outer periphery.
1 is formed, and a resistor is formed that allows current to flow concentrically from the central electrode 61 to the outer peripheral electrode 61 via the Si layer 12 used as a resistance layer. Therefore, in this embodiment, since there is no grain boundary that crosses the current path almost vertically, a high-performance resistor can be formed.
【００７３】また本実施形態では、Ｓｉ層１２を多結晶
化させる際に用いる絶縁性層１３を、パシベーション膜
として用いることから、Ｓｉ層１２の保護膜をさらに形
成する必要がない為好ましい。In this embodiment, since the insulating layer 13 used for polycrystallizing the Si layer 12 is used as a passivation film, it is preferable that a protective film for the Si layer 12 does not need to be further formed.
【００７４】さらに、図７に示すように、絶縁性層１３
を円形として、第３の実施形態と同様な抵抗体を形成す
ると、絶縁性層１３の外周から中心部までの距離が、全
ての点で等距離となり、電流は同心円状に流れ、電流の
経路を横切る粒界は、さらに少なくなる為、好ましい。Further, as shown in FIG.
When a resistor similar to that of the third embodiment is formed, the distance from the outer periphery to the center of the insulating layer 13 becomes equal at all points, the current flows concentrically, and the path of the current flows. This is preferable because the number of grain boundaries crossing the boundary is further reduced.
【００７５】なお、本発明の各実施形態では、Ｓｉ系半
導体としてＳｉを用いたもののみ説明したが、これに限
られるものではなく、ＳｉＧｅ、ＳｉＣ等を用いても同
様の効果が得られる。In each of the embodiments of the present invention, only the case where Si is used as the Si-based semiconductor has been described. However, the present invention is not limited to this, and similar effects can be obtained by using SiGe, SiC, or the like.
【００７６】[0076]
【発明の効果】以上のように、本発明によれば、移動度
などの膜電気特性がよく、膜の汚染を防ぐ事の可能な、
Ｓｉ系半導体薄膜の製造方法、このＳｉ系半導体薄膜を
用いた薄膜トランジスタを提供することが出来る。As described above, according to the present invention, the electrical properties of the film such as the mobility are good, and the contamination of the film can be prevented.
A method for manufacturing a Si-based semiconductor thin film and a thin film transistor using the Si-based semiconductor thin film can be provided.
【図１】 （ａ）、（ｂ）とも本発明の第１の実施形態
のＳｉ薄膜を示す図であり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ´間の断面図である。FIGS. 1A and 1B are diagrams showing a Si thin film according to a first embodiment of the present invention, wherein FIG. 1A is a plan view and FIG. 1B is a view between AA ′ in FIG. It is sectional drawing.
【図２】 本発明の第１の実施形態の薄膜トランジスタ
の断面図である。FIG. 2 is a sectional view of the thin film transistor according to the first embodiment of the present invention.
【図３】 本発明の第２の実施形態の薄膜トランジスタ
の断面図である。FIG. 3 is a sectional view of a thin film transistor according to a second embodiment of the present invention.
【図４】 本発明の第２の実施形態の第１の変形例の薄
膜トランジスタの断面図である。FIG. 4 is a cross-sectional view of a thin-film transistor according to a first modification of the second embodiment of the present invention.
【図５】 本発明の第２の実施形態の第２の変形例の薄
膜トランジスタの断面図である。FIG. 5 is a cross-sectional view of a thin film transistor according to a second modification of the second embodiment of the present invention.
【図６】 本発明の第３の実施形態の抵抗体を示す図で
あり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ´間の
断面図である。FIGS. 6A and 6B are diagrams showing a resistor according to a third embodiment of the present invention, wherein FIG. 6A is a plan view and FIG. 6B is a cross-sectional view taken along line BB ′ in FIG.
【図７】 本発明の第３の実施形態の変形例の抵抗体を
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−
Ｃ´間の断面図である。FIGS. 7A and 7B are diagrams showing a resistor according to a modification of the third embodiment of the present invention, wherein FIG. 7A is a plan view and FIG.
It is sectional drawing between C '.
１１…絶縁性基板 １２…Ｓｉ層 １３…絶縁性層 ２１、３１…ゲート電極 ２２、５１…層間絶縁膜 ２３、３３、５３…ソース・ドレイン電極 ２４、５２、６２…コンタクトホール ３２…ゲート絶縁膜 ６１…電極 DESCRIPTION OF SYMBOLS 11 ... Insulating substrate 12 ... Si layer 13 ... Insulating layer 21, 31 ... Gate electrode 22, 51 ... Interlayer insulating film 23, 33, 53 ... Source / drain electrode 24, 52, 62 ... Contact hole 32 ... Gate insulating film 61 ... electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 5F038 AR07 AR09 AR12 EZ06 EZ14 EZ17 5F052 AA02 AA18 BB07 CA04 DA01 DB01 DB07 EA01 EA02 EA07 FA22 JA01 JA06 5F110 AA30 BB02 BB04 CC02 CC08 DD02 EE04 EE44 FF01 FF02 FF03 FF04 FF09 FF28 FF29 GG01 GG02 GG13 GG16 GG25 GG43 GG44 HJ01 HJ04 HJ12 HK03 HK33 HL03 HL04 HL23 NN35 NN71 PP03 PP05 PP10 PP13 PP23 PP31 PP40 QQ11 QQ12 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/336 F term (Reference) 5F038 AR07 AR09 AR12 EZ06 EZ14 EZ17 5F052 AA02 AA18 BB07 CA04 DA01 DB01 DB07 EA01 EA02 EA07 FA22 JA01 JA06 5F110 AA30 BB02 BB04 CC02 CC08 DD02 EE04 EE44 FF01 FF02 FF03 FF04 FF09 FF28 FF29 GG01 GG02 GG13 GG16 GG25 GG43 GG44 HJ01 HJ04 HJ12 HK03 HK33 HL03 NP04 PP23 PP03 PP03 NN04
Claims (5)
導体層を形成する工程と、アモルファスの前記Ｓｉ系半
導体層の上に絶縁性層を形成してパターニングする工程
と、前記Ｓｉ系半導体の結晶化の臨界エネルギー以上の
エネルギーのレーザーを前記Ｓｉ系半導体層に間欠的に
複数回照射するレーザー照射工程とを具備することを特
徴とするＳｉ系半導体薄膜の製造方法。A step of forming an amorphous Si-based semiconductor layer on an insulating substrate; a step of forming an insulating layer on the amorphous Si-based semiconductor layer and patterning; and forming a crystal of the Si-based semiconductor. A laser irradiation step of intermittently irradiating the Si-based semiconductor layer a plurality of times with a laser having an energy equal to or higher than the critical energy for chemical conversion.
窒素雰囲気中において行うことを特徴とする請求項１記
載のＳｉ系半導体薄膜の製造方法。2. The method according to claim 1, wherein the laser irradiation step is performed in a vacuum or a nitrogen atmosphere.
板を２００℃以上に加熱しながら行うことを特徴とする
請求項１記載のＳｉ系半導体薄膜の製造方法。3. The method according to claim 1, wherein the laser irradiation step is performed while heating the insulating substrate to 200 ° C. or higher.
られるＳｉ系半導体層と、前記Ｓｉ系半導体層上に設け
られるゲート絶縁膜とを具備し、前記Ｓｉ系半導体層の
前記ゲート絶縁膜の端部下で、前記Ｓｉ系半導体の結晶
粒が前記ゲート絶縁膜中心部から前記端部方向へ前記端
部を越えて延在し、前記ゲート絶縁膜の外側の前記Ｓｉ
系半導体層の結晶粒は、前記端部下の前記Ｓｉ系半導体
層の結晶粒より粒径が小さいことを特徴とする薄膜トラ
ンジスタ。4. An insulating substrate, an Si-based semiconductor layer provided on the insulating substrate, and a gate insulating film provided on the Si-based semiconductor layer, wherein the gate insulating film of the Si-based semiconductor layer is provided. Under the edge of the film, the crystal grains of the Si-based semiconductor extend from the center of the gate insulating film to the edge and beyond the edge, and the Si outside the gate insulating film.
A thin film transistor, wherein the crystal grains of the system-based semiconductor layer have a smaller particle size than the crystal grains of the Si-based semiconductor layer below the end.
ｉ３Ｎ４、ＳｉＯＮまたはＴａ２Ｏ５の単層膜、もしく
はこれらの積層膜を用いることを特徴とする請求項４記
載の薄膜トランジスタ。5. The method according to claim 1, wherein the gate insulating film is made of SiO 2 , S
i 3 N 4, SiON, or a single layer film of Ta 2 O 5 or the thin film transistor according to claim 4, wherein the use of these multilayer films.
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