KR20070043393A - Method for crystalizing armophous silicon and method of manufacturing thin film transistor using the same - Google Patents

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Abstract

본 발명은 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터 제조 방법에 관한 것으로, 기판 상에 촉매 금속이 형성된 씨드층을 형성하는 단계와, 상기 씨드층 상에 비정질 실리콘막을 형성하는 단계 및 상기 촉매 금속을 통해 상기 비정질 실리콘막을 결정화하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법과 이를 이용한 박막 트랜지스터 제조 방법을 제공한다. The present invention relates to a method of crystallizing an amorphous silicon thin film and a method of manufacturing a thin film transistor using the same, comprising the steps of forming a seed layer formed with a catalyst metal on a substrate, forming an amorphous silicon film on the seed layer and the catalyst metal It provides a method of crystallizing an amorphous silicon thin film comprising the step of crystallizing the amorphous silicon film through and a thin film transistor manufacturing method using the same.

액정 표시 장치, 박막 트랜지스터 기판, 금속 실리사이드, 촉매 금속, 비정질 실리콘 Liquid Crystal Display, Thin Film Transistor Substrate, Metal Silicide, Catalytic Metal, Amorphous Silicon

Description

비정질 실리콘 박막의 결정화 방법 및 박막 트랜지스터 제조 방법{METHOD FOR CRYSTALIZING ARMOPHOUS SILICON AND METHOD OF MANUFACTURING THIN FILM TRANSISTOR USING THE SAME}Crystallization method of amorphous silicon thin film and manufacturing method of thin film transistor {METHOD FOR CRYSTALIZING ARMOPHOUS SILICON AND METHOD OF MANUFACTURING THIN FILM TRANSISTOR USING THE SAME}

도 1a 내지 도 1c는 종래 기술에 따른 비정질 실리콘의 결정화 방법의 문제점을 설명하기 위한 도면.1A to 1C are diagrams for explaining problems of the method for crystallizing amorphous silicon according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 비정질 실리콘의 결정화 방법을 설명하기 위한 도면.2A to 2F are views for explaining a method of crystallizing amorphous silicon according to an embodiment of the present invention.

도 3a 내지 도 3h는 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도.3A to 3H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display according to the present embodiment.

도 4는 본 실시예에 따른 제 1 비정질 실리콘 박막 내부의 금속 실리사이드의 분포를 나타낸 그래프.4 is a graph showing the distribution of metal silicide in the first amorphous silicon thin film according to the present embodiment.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 110 : 기판 20, 120 : 버퍼층10, 110: substrate 20, 120: buffer layer

30, 131, 134 : 비정질 실리콘 40, 135 : 금속 실리사이드30, 131, 134: amorphous silicon 40, 135: metal silicide

130 : 활성층 140 : 게이트 절연막130: active layer 140: gate insulating film

150 : 게이트 전극 180 : 소스 전극150: gate electrode 180: source electrode

190 : 드레인 전극 220 : 화소 전극190: drain electrode 220: pixel electrode

본 발명은 비정질 실리콘 박막의 결정화 방법 및 액정 표시 장치용 박막 트랜지스터 기판 제조 방법에 관한 것으로, 박막 트랜지스터의 활성층으로 사용되는 다결정 실리콘 박막의 제조 방법 및 이를 이용한 박막 트랜지스터 기판의 제조 방법에 관한 것이다. The present invention relates to a method for crystallizing an amorphous silicon thin film and a method for manufacturing a thin film transistor substrate for a liquid crystal display device, and a method for manufacturing a polycrystalline silicon thin film used as an active layer of a thin film transistor and a method for manufacturing a thin film transistor substrate using the same.

일반적으로, 액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극, 스토리지 커패시터 및 각 화소를 스위칭하는 박막 트랜지스터(TFT: Thin Film Transistor) 등이 형성된 박막 트랜지스터 기판과, 공통 전극 등이 형성된 공통 전극 기판 및 두 기판 사이에 밀봉된 액정으로 구성된다. 여기서, 액정 표시 장치는 두 개의 기판 사이에 전압을 인가하여 액정을 구동시키고 광의 투과율을 제어함으로써 화상을 디스플레이 한다. In general, a liquid crystal display (LCD) includes a thin film transistor substrate including a pixel electrode, a storage capacitor, and a thin film transistor (TFT) for switching each pixel, and a common electrode substrate including a common electrode, etc. And liquid crystal sealed between the two substrates. Here, the liquid crystal display displays an image by applying a voltage between two substrates to drive the liquid crystal and controlling the transmittance of light.

이러한, 액정 표시 장치의 박막 트랜지스터는 반도체층으로 비정질 실리콘(amorphous silicon; a-Si:H) 또는 다결정 실리콘(polycrystalline silicon)을 사용하여 형성된다. 비정질 실리콘으로 제조된 박막 트랜지스터는 비정질 실리콘막의 균일성이 우수하여 특성이 안정된 장점을 갖고 있다. 하지만, 비정질 실리콘 박막 트랜지스터는 전하 이동도가 낮기 때문에 소자의 응답 속도가 느린 단점이 있다. 따라서, 비정질 실리콘 박막 트랜지스터는 빠른 응답속도를 요하는 고해상도 표시 패널이나 게이트 또는 데이터 드라이버의 구동 소자에 적용하기에는 어려운 단점이 있다. The thin film transistor of the liquid crystal display device is formed using amorphous silicon (a-Si: H) or polycrystalline silicon as a semiconductor layer. A thin film transistor made of amorphous silicon has an advantage of having stable characteristics due to excellent uniformity of the amorphous silicon film. However, the amorphous silicon thin film transistor has a disadvantage in that the response speed of the device is slow because of low charge mobility. Accordingly, the amorphous silicon thin film transistor has a disadvantage in that it is difficult to be applied to a driving device of a high resolution display panel, a gate, or a data driver that requires fast response speed.

한편, 다결정 실리콘으로 제조된 박막 트랜지스터는 전하 이동도가 높아 빠른 응답속도를 요하는 고해상도 표시 패널에 적합할 뿐 아니라 주변 구동 회로들을 표시 패널 내에 내장할 수 있는 장점을 갖고 있다. 이에 다결정 실리콘 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다. Meanwhile, a thin film transistor made of polycrystalline silicon is suitable for a high resolution display panel requiring high response speed due to high charge mobility, and has an advantage of embedding peripheral driving circuits in the display panel. Accordingly, liquid crystal displays using polycrystalline silicon thin film transistors have emerged.

이러한 장점을 갖는 다결정 실리콘의 형성 방법으로는 고상 결정화(SPC: solid phase crystallization)방법, 레이저 열처리(ELA: exicimer laser annealing)방법, 금속유도 결정화(MIC: metal induced crystallization)방법 등이 있다. Polycrystalline silicon formation methods having such advantages include solid phase crystallization (SPC), exicimer laser annealing (ELA), and metal induced crystallization (MIC).

고상 결정화 방법은 비정질 실리콘을 고온에서 장시간 열처리함으로써 다결정 실리콘으로 형성하는 방법으로서, 기판에 불순물의 확산을 방지하기 위해 소정 두께의 완충층을 형성하고, 완충충 상에 비정질 실리콘을 증착한 후, 가열로에서 600도 이상의 고온에서 장시간 열처리 한다. 하지만 이는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상을 얻을 수 없으며, 그레인(grain) 성장 방향이 불규칙하여 박막 트랜지스터에 응용시 다결정 실리콘과 접촉되는 게이트 절연막이 불규칙하게 성장되므로 소자의 항복전압이 낮아진다. 또한, 다결정 실리콘의 그레인 크 기가 불균일하여 소자의 전기적 특성을 저하시킬 뿐만 아니라, 고온 상태에서는 유리 기판을 사용할 수 없는 문제가 발생한다. The solid phase crystallization method is a method of forming amorphous silicon by heat-treating amorphous silicon for a long time at a high temperature. A buffer layer having a predetermined thickness is formed to prevent diffusion of impurities on a substrate, and amorphous silicon is deposited on the buffer, followed by a heating furnace. Heat treatment for a long time at high temperature above 600 degrees. However, since it is performed for a long time at a high temperature, it is impossible to obtain a desired polycrystalline silicon phase, and since the grain growth direction is irregular, the gate insulating layer in contact with the polycrystalline silicon grows irregularly when applied to a thin film transistor, thereby lowering the breakdown voltage of the device. In addition, the grain size of the polycrystalline silicon is non-uniform, thereby lowering the electrical characteristics of the device, and the problem that the glass substrate cannot be used in a high temperature state occurs.

한편, 레이저 열처리 방법은 비정질 실리콘이 증착된 기판에 레이저 빔을 가하여 다결정 실리콘을 형성하는 방법으로, 비정질 실리콘이 증착된 기판에 순간적으로 레이저 에너지를 공급하여 비정질 실리콘을 용융상태로 만든 후, 이어 냉각함으로써 다결정 실리콘을 형성한다. 이러한 레이저 열처리에 의한 결정화 방법은 400도 이하의 저온에서 결정화가 가능하고 형성된 막질의 특성이 우수하나, 결정화가 불균일하여 균일도가 떨어지고, 고가의 장비를 이용해야 하며 생산성이 낮은 문제가 있다. Meanwhile, the laser heat treatment method is a method of forming polycrystalline silicon by applying a laser beam to a substrate on which amorphous silicon is deposited, and instantaneously supplying laser energy to a substrate on which amorphous silicon is deposited to make the amorphous silicon molten, and then cooling it. Thus, polycrystalline silicon is formed. The crystallization method by the laser heat treatment is capable of crystallization at a low temperature of 400 degrees or less and excellent in the quality of the formed film, but the crystallization is uneven, so uniformity is low, expensive equipment must be used, and productivity is low.

최근 활발하게 연구되고 있는 금속촉매를 이용한 금속 유도 결정화 방법은 비정질 실리콘 위에 금속을 증착하고 이 금속을 이용하여 다결정 실리콘을 형성하는 방법으로, 금속이 비정질 실리콘의 결정화 온도를 낮추어 대면적의 유리 기판에 사용할 수 있다. The metal-induced crystallization method using a metal catalyst, which has been actively studied in recent years, is a method of depositing a metal on amorphous silicon and forming polycrystalline silicon using the metal. The metal lowers the crystallization temperature of the amorphous silicon to provide a large-area glass substrate. Can be used.

도 1a 내지 도 1c는 종래 기술에 따른 비정질 실리콘의 결정화 방법의 문제점을 설명하기 위한 도면이다. 1A to 1C are diagrams for explaining a problem of a method for crystallizing amorphous silicon according to the prior art.

도 1a를 참조하면, 기판(10) 상에 산화막 계열의 버퍼막(20)을 형성하고, 그 상부에 플라즈마 화학 기상 증착법과 같은 방법으로 비정질 실리콘박막(30)을 형성한다. Referring to FIG. 1A, an oxide-based buffer film 20 is formed on a substrate 10, and an amorphous silicon thin film 30 is formed on the substrate 10 by a method similar to a plasma chemical vapor deposition method.

도 1b 및 도 1c를 참조하면, 상기 비정질 실리콘 박막(30) 상에 스퍼터링과 같은 방법으로 수 옹스트롱(Å) 두께의 금속막(40)을 형성한다. 이후, 열처리 공정 을 실시하여 실리콘 박막 방향으로 금속의 확산에 의한 금속 실리사이드(40) 상이 형성되고,이 금속 실리사이드(40)가 실리콘 박막의 결정화를 촉진하는 핵으로 작용하여 결정화 온도를 낮춘 상태에서 비정질 실리콘 박막(30)을 다결정 실리콘 박막으로 결정화한다. 1B and 1C, a metal film 40 having a thickness of several angstroms is formed on the amorphous silicon thin film 30 by the same method as sputtering. Thereafter, a heat treatment process is performed to form a metal silicide 40 phase due to diffusion of metal in the direction of the silicon thin film, and the metal silicide 40 acts as a nucleus to promote the crystallization of the silicon thin film, thereby lowering the crystallization temperature. The silicon thin film 30 is crystallized into a polycrystalline silicon thin film.

상술한 바와 같은 금속 유도 결정화 방법을 통해 제작된 다결정 실리콘 박막을 박막 트랜지스터의 활성층으로 사용하는 경우에는, 결정입계(grain boundary)가 다수 존재하여 전자 이동도가 저하되며, 촉매 금속(metal silicide)이 상부 표면에 잔류하여 오염이 발생하며 이에 의해 누설 전류가 야기된다. 그리고, 촉매 금속 형성시 대량 생산이 어렵다는 단점이 있다. In the case of using the polycrystalline silicon thin film fabricated through the metal-induced crystallization method as described above as an active layer of the thin film transistor, a large number of grain boundaries exist and electron mobility is lowered. Residue on the top surface causes contamination, thereby causing leakage currents. In addition, there is a disadvantage that mass production is difficult when forming a catalyst metal.

이와 같은 금속 촉매를 이용한 결정화 방법에서는 금속이 박막에 잔존하게 되어, 박막 내의 금속에 의해 실리콘 박막 본래의 특성이 변화되거나, 누설 전류가 발생하는 문제가 특히 심각하다. 이는 금속 유도 결정화 방법은 금속-실리콘 간의 반응물을 촉매로 사용하여 실리콘 결정화의 활성화 에너지를 낮추는 원리를 이용하기 때문에 필수적으로 결정화 상부에 소량의 금속 불순물이 잔류하는 것을 피할 수 없기 때문이다.In such a crystallization method using a metal catalyst, the metal remains in the thin film, and the problem that the original characteristics of the silicon thin film are changed by the metal in the thin film or a leakage current is particularly serious. This is because the metal-induced crystallization method uses the principle of lowering the activation energy of silicon crystallization by using a metal-silicon reactant as a catalyst, so it is inevitable that a small amount of metal impurities remain on top of the crystallization.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 다결정 실리콘층의 금속 불순물에 의한 오염 문제를 해결할 수 있는 비정질 실리콘 박막의 결정화 방법 및 박막 트랜지스터 제조 방법을 제공하는 것을 그 목적으로 한 다. Accordingly, an object of the present invention is to provide a method for crystallizing an amorphous silicon thin film and a method for manufacturing a thin film transistor that can solve the problem of contamination by metal impurities in a polycrystalline silicon layer. .

본 발명에 따른 기판 상에 촉매 금속이 포함된 씨드층을 형성하는 단계와, 상기 씨드층 상에 비정질 실리콘막을 형성하는 단계 및 상기 씨드층을 통해 상기 비정질 실리콘막을 결정화하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법을 제공한다. Forming a seed layer containing a catalyst metal on the substrate according to the present invention, forming an amorphous silicon film on the seed layer and crystallizing the amorphous silicon film through the seed layer It provides a method of crystallization.

여기서, 상기 씨드층을 형성하는 단계는, 상기 기판 상에 씨드용 비정질 실리콘막을 형성하는 단계와, 상기 씨드용 비정질 실리콘막에 상기 촉매 금속용 실리사이드을 형성하는 단계와, 상기 씨드용 비정질 실리콘막을 전면 식각하여 상기 비정질 실리콘을 결정화 할 수 있을 정도의 농도로 상기 실리사이드가 분포된 영역이 노출되도록 하는 단계를 포함하는 것이 바람직하다. The forming of the seed layer may include forming a seed amorphous silicon film on the substrate, forming the catalyst metal silicide on the seed amorphous silicon film, and etching the seed amorphous silicon film over the entire surface. It is preferable to include the step of exposing the region in which the silicide is distributed to a concentration sufficient to crystallize the amorphous silicon.

이때, 상기 기판과 상기 씨드용 비정질 실리콘막 사이에 버퍼막을 형성하는 단계를 더 포함하는 것이 바람직하다. 그리고, 상기 씨드용 비정질 실리콘막에 상기 실리사이드을 형성하는 단계는, 상기 씨드용 비정질 실리콘막 상에 금속막을 형성하는 단계와, 열처리 공정을 통해 상기 씨드용 비정질 실리콘막과 상기 금속막을 반응시켜 실리사이드를 형성하는 단계와, 잔류하는 상기 금속막을 제거하는 단계를 포함하는 것이 효과적이다. 이때, 상기 금속막은 직류 전원 증착 장비를 이용하여 10 내지 900Å두께로 형성되는 것이 바람직하다. 그리고, 상기 금속막은 Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os 및 Ir 중 적어도 어느 하나의 금속을 사용하 는 것이 바람직하다. 상술한, 상기 열처리 공정은 금속이 반응하여 실리사이드화 되기 알맞은 200 내지 300도의 온도에서 30분 내지 2시간 동안 실시하는 것이 바람직하다. 이를 통해 금속이 실리콘 내부로 깊게 침투하여 실리사이드폭을 넓일 수 있고 균일한 실리사이드를 형성할 수 있게된다.In this case, the method may further include forming a buffer film between the substrate and the seed amorphous silicon film. The forming of the silicide on the seed amorphous silicon film may include forming a metal film on the seed amorphous silicon film and reacting the seed amorphous silicon film with the metal film through a heat treatment process to form silicide. And the step of removing the remaining metal film is effective. In this case, the metal film is preferably formed to a thickness of 10 to 900 kW using a DC power deposition equipment. In addition, it is preferable that at least one metal of Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os, and Ir is used as the metal film. As described above, the heat treatment process is preferably performed for 30 minutes to 2 hours at a temperature of 200 to 300 degrees suitable for the metal to react and silicide. This allows metal to penetrate deeply into the silicon to widen the silicide width and form a uniform silicide.

앞서 언급한 상기 실리사이드가 형성된 상기 씨드용 비정질 실리콘막을 50 내지 150Å 두께 식각하는 것이 바람직하다. 이때, 상기 씨드용 비정질 실리콘막의 식각은, SF6 가스, O2 가스 및 He가스를 이용한 제 1 건식 식각을 실시하는 단계와, HCL 가스 및 O2가스를 사용하는 제 2 건식 식각을 실시하는 단계와, SF6 가스, O2 가스 및 He가스를 이용한 제 3 건식 식각을 실시하는 단계를 포함하는 것이 바람직하다. It is preferable to etch the seed silicon amorphous film for which the aforementioned silicide is formed to have a thickness of 50 to 150 Å. In this case, etching of the seed amorphous silicon film may include performing first dry etching using SF 6 gas, O 2 gas, and He gas, and performing second dry etching using HCL gas and O 2 gas. And performing a third dry etching using SF 6 gas, O 2 gas, and He gas.

한편, 500 내지 600도의 온도에서 열처리를 실시하여 상기 비정질 실리콘막을 결정화하는 것이 효과적이다. On the other hand, it is effective to crystallize the amorphous silicon film by heat treatment at a temperature of 500 to 600 degrees.

또한, 본 발명에 따른 기판 상에 촉매 금속이 포함된 씨드층을 형성하는 단계와, 상기 씨드층 상에 비정질 실리콘막을 형성하는 단계와, 상기 씨드층을 통해 상기 비정질 실리콘막을 결정화하는 단계와, 상기 결정화된 실리콘막을 패터닝 하여 활성층을 형성하는 단계와, 상기 활성층 상에 게이트 전극 및 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 양측의 활성층에 소스 및 드레인을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다. In addition, forming a seed layer including a catalyst metal on the substrate according to the present invention, forming an amorphous silicon film on the seed layer, crystallizing the amorphous silicon film through the seed layer, Patterning a crystallized silicon film to form an active layer, forming a gate pattern including a gate electrode and a gate line on the active layer, and forming a source and a drain in the active layers on both sides of the gate pattern. A method of manufacturing a thin film transistor is provided.

여기서, 상기 씨드층을 형성하는 단계는, 상기 기판 상에 씨드용 비정질 실 리콘막을 형성하는 단계와, 상기 씨드용 비정질 실리콘막에 상기 촉매 금속용 실리사이드을 형성하는 단계와, 상기 씨드용 비정질 실리콘막을 전면 식각하여 상기 비정질 실리콘을 결정화 할 수 있을 정도의 농도로 상기 실리사이드가 분포된 영역이 노출되도록 하는 단계를 포함하는 것이 바람직하다. 이때, 상기 씨드용 비정질 실리콘막에 상기 실리사이드을 형성하는 단계는, 상기 씨드용 비정질 실리콘막 상에 상기 금속막은 직류 전원 증착 장비를 이용하여 10 내지 900Å두께로 금속막을 형성하는 단계와, 열처리 공정을 통해 상기 씨드용 비정질 실리콘막과 상기 금속막을 반응시켜 실리사이드를 형성하는 단계와, 잔류하는 상기 금속막을 제거하는 단계를 포함하는 것이 효과적이다. 그리고, 상기 실리사이드가 형성된 상기 씨드용 비정질 실리콘막을 50 내지 150Å 두께 식각하는 것이 바람직하다. 상기 씨드용 비정질 실리콘막의 식각은, SF6 가스, O2 가스 및 He가스를 이용한 제 1 건식 식각을 실시하는 단계와, HCL 가스 및 O2가스를 사용하는 제 2 건식 식각을 실시하는 단계와, SF6 가스, O2 가스 및 He가스를 이용한 제 3 건식 식각을 실시하는 단계를 포함하는 것이 바람직하다. The forming of the seed layer may include forming a seed amorphous silicon film on the substrate, forming the catalyst metal silicide on the seed amorphous silicon film, and forming the seed amorphous silicon film on the entire surface. Etching preferably comprises a step of exposing the region in which the silicide is distributed to a concentration sufficient to crystallize the amorphous silicon. In this case, the forming of the silicide on the seed amorphous silicon film, the metal film is formed on the seed amorphous silicon film by using a DC power deposition equipment to form a metal film with a thickness of 10 to 900 kW, and through a heat treatment process It is effective to include a step of forming a silicide by reacting the seed amorphous silicon film and the metal film, and removing the remaining metal film. In addition, it is preferable to etch the seed amorphous silicon film on which the silicide is formed to have a thickness of 50 to 150 Å. The etching of the seed amorphous silicon film may include performing first dry etching using SF 6 gas, O 2 gas, and He gas, performing second dry etching using HCL gas and O 2 gas, Preferably, the method comprises performing a third dry etching using SF 6 gas, O 2 gas, and He gas.

또한, 본 발명에 따른 박막 트랜지스터에 있어서, 기판과, 상기 기판 상에 형성되고 촉매 금속을 포함하는 씨드층 및 상기 씨드층 상에 형성되어 상기 촉매 금속에 의해 결정화된 다결정 실리콘막을 포함하는 박막 트랜지스터를 제공한다. In the thin film transistor according to the present invention, there is provided a thin film transistor comprising a substrate, a seed layer formed on the substrate and comprising a catalyst metal, and a polycrystalline silicon film formed on the seed layer and crystallized by the catalyst metal. to provide.

이때, 상기 촉매 금속으로 금속 실리사이드를 사용하고, 상기 씨드층은 상기 금속 실리사이드가 포함된 비정질 실리콘막인 것이 바람직하다. In this case, it is preferable that a metal silicide is used as the catalyst metal, and the seed layer is an amorphous silicon film containing the metal silicide.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness of layers, films, panels, regions, etc., may be exaggerated for clarity, and like reference numerals designate like elements. In addition, when a part such as a layer, a film, an area, or a plate is expressed as being on or above another part, not only when each part is directly above or directly above the other part but also another part between each part and another part This includes cases.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 비정질 실리콘의 결정화 방법을 설명하기 위한 도면이다. 2A to 2F are views for explaining a method of crystallizing amorphous silicon according to an embodiment of the present invention.

도 2a를 참조하면, 투광성 절연 기판(110) 상에 버퍼막(120)을 형성하고, 버퍼막(120) 상에 제 1 비정질 실리콘 박막(131)을 형성한다. Referring to FIG. 2A, a buffer film 120 is formed on the transparent insulating substrate 110, and a first amorphous silicon thin film 131 is formed on the buffer film 120.

여기서, 절연 기판(110)은 유리, 석영 또는 사파이어 등을 사용할 수 있고, 투광성의 플라스틱판을 사용할 수도 있다. Here, the insulating substrate 110 may be made of glass, quartz, sapphire, or the like, or may be a transparent plastic plate.

상기의 절연 기판(100) 상에 SiO2 또는 SiNx를 포함하는 무기 절연물질을 사 용하여 CVD법, PVD법 또는 스퍼터링 방법을 통해 버퍼막(120)을 형성하는 것이 바람직하다. 그리고,동일한 방법으로 상기 버퍼막(120) 상에 씨드층 역할을 하는 제 1 비정질 실리콘 박막(131)을 증착한다. 여기서, 제 1 비정질 실리콘 박막(131)은 후속 공정을 통해 형성된 제 2 비정질 실리콘 박막(도 2e의 134 참조)의 결정화 촉진막으로써 역할을 한다. It is preferable to form the buffer film 120 on the insulating substrate 100 by CVD, PVD or sputtering using an inorganic insulating material containing SiO 2 or SiN x . In the same manner, the first amorphous silicon thin film 131 serving as the seed layer is deposited on the buffer layer 120. Here, the first amorphous silicon thin film 131 serves as a crystallization promoting film of the second amorphous silicon thin film (see 134 of FIG. 2E) formed through a subsequent process.

도 2b 및 도 2c를 참조하면, 금속 실리사이드 형성공정을 통해 제 1 비정질 실리콘 박막(131)의 상부영역에는 금속 실리사이드(133)를 형성한다. 2B and 2C, metal silicide 133 is formed in an upper region of the first amorphous silicon thin film 131 through a metal silicide forming process.

상기의 금속 실리사이드 형성공정은 상기 제 1 비정질 실리콘 박막(131) 상에 금속박막(132)을 증착하여 실리콘과 금속을 반응시켜 금속 실리사이드(133)을 형성하고, 식각공정을 실시하여 금속박막(132)을 제거하여 제 1 비정질 실리콘 박막(131) 상에 금속 실리사이드(133)을 형성한다. In the metal silicide forming process, a metal thin film 132 is deposited on the first amorphous silicon thin film 131 to react metal with silicon to form a metal silicide 133, and an etching process is performed to perform the metal thin film 132. ) Is removed to form the metal silicide 133 on the first amorphous silicon thin film 131.

이를 좀더 상세히 설명하면, 직류전원(DC) 증착 장비를 사용하여 수십 내지 수백 Å 두께의 금속박막을 제 1 비정질 실리콘 박막(131) 상에 증착한다. 본 실시예에서는 직류전원 증착 장비를 이용하여 금속박막(132)을 형성한다. 이는 기존의 촉매 금속 형성 방법인 스핀 코팅하는 방법과, 교류전원(RF) 증착 장비를 이용한 방법을 통해 저밀도의 금속 촉매가 수 Å 두께의 원자 혹은 분자 단위로 고루 분산되도록 촉매 금속을 형성하는 것을 제안하였지만, 스핀 코팅과 교류 전원을 사용할 경우, 박막의 균일성 등에 대한 재현성이 불안정하고 이에 따라 대량 생산에 어려움이 있게 된다. 따라서, 본 실시예에서는 직류 전원 금속 스퍼터링 장비(DC metal sputtering)를 이용하여 10 내지 900Å두께의 금속박막(132)을 상기 제 1 비 정질 실리콘 박막(131) 상에 형성하는 것이 효과적이다. 이를 통해 금속박막(132)의 균일성을 향상시킬 수 있다. 또한, 현재 양산에 적용되는 직류 전원 증착 장비를 이용하여 제조 설비의 변화 없이 적용할 수 있다. In more detail, a metal thin film of tens to hundreds of microseconds thick is deposited on the first amorphous silicon thin film 131 using a DC power deposition equipment. In this embodiment, the metal thin film 132 is formed using a DC power deposition equipment. This suggests that the catalyst metal is formed so that the low-density metal catalyst can be evenly dispersed in atomic or molecular units of several orders of magnitude through a method of spin coating, which is a conventional catalyst metal forming method, and a method using an alternating current (RF) deposition apparatus. However, when spin coating and AC power are used, the reproducibility of the uniformity of the thin film is unstable and thus, there is a difficulty in mass production. Therefore, in the present embodiment, it is effective to form a metal thin film 132 having a thickness of 10 to 900 kW on the first amorphous silicon thin film 131 by using DC power metal sputtering equipment. Through this, the uniformity of the metal thin film 132 may be improved. In addition, it can be applied without changing the manufacturing facilities using the DC power deposition equipment currently applied to mass production.

상기의 금속박막(132)은 촉매 금속으로 사용되는 Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os 및 Ir 중 적어도 어느 하나의 금속을 사용하여 제조하는 것이 바람직하다.The metal thin film 132 is preferably manufactured using at least one of Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os, and Ir used as a catalyst metal. .

이때, 본 실시예에서는 금속박막(132)으로 Cr을 사용한다. 이는 기존의 액정 표시 장치 양산에 주로 사용되고 있기 때문에 별도의 설비 및 자재의 변경 없이 적용이 가능하고, 실리콘과 반응하여 금속 실리사이드(133)를 형성하기 위한 활성화 에너지가 낮아 금속 실리사이드(133) 형성이 용이하다.In this case, Cr is used as the metal thin film 132. Since it is mainly used for mass production of the existing liquid crystal display device, it can be applied without any additional equipment and material change, and it is easy to form the metal silicide 133 because the activation energy for reacting with silicon to form the metal silicide 133 is low. Do.

이러한, Cr을 제 1 비정질 실리콘 박막(131) 상에 증착하는 공정시, 증착온도 250도 이상이 고온에서 Cr의 증착을 실시하게 되면 이러한 증착 열에 의해 증착이 진행되는 동안 실리콘과 금속 계면에 금속 실리사이드(CrSix; 133)가 형성된다. 물론 Cr 금속박막(132)을 형성한 다음, 추가적인 열처리 공정을 통해 금속 실리사이드(133)를 형성할 수도 있다. 이때 열처리 공정은 200 내지 300도의 온도에서 30분 내지 2시간 동안 실시하는 것이 바람직하다. In the process of depositing Cr on the first amorphous silicon thin film 131, if the deposition temperature of Cr is deposited at a high temperature of 250 ° C. or more, the metal silicide is formed on the silicon and metal interface during the deposition process by the deposition heat. (CrSix) 133 is formed. Of course, after forming the Cr metal thin film 132, the metal silicide 133 may be formed through an additional heat treatment process. At this time, the heat treatment is preferably carried out for 30 minutes to 2 hours at a temperature of 200 to 300 degrees.

이후, 습식 식각을 이용한 전면 식각을 실시하여 잔류하는 금속박막(132)을 완전히 제거한다. Thereafter, the entire surface is etched using wet etching to completely remove the remaining metal thin film 132.

본 실시예의 금속 실리사이드(133)는 금속 즉, Cr과 실리콘이 반응하여 형성되기 때문에 제 1 비정질 실리콘 박막(131)의 표면 영역에서는 고농도의 금속 실리 사이드(133)가 존재하고, 그 내부로 갈수록 그 농도가 낮아진다. 즉, 금속과 실리콘이 반응하여 금속 실리사이드(133)를 형성할 경우 대다수의 금속박막(132)은 제 1 비정질 실리콘 박막(131) 표면에 위치한 실리콘과 반응하여 금속 실리사이드(133)를 형성하게 되지만 일부는 내측으로 침투하여 내부의 실리콘과 반응하게 된다. 도 2c에서는 이와 같이 제 1 비정질 실리콘 박막(131)의 내부로 침투한 금속 실리사이드(133)를 점선으로 표시 하였다. Since the metal silicide 133 of the present embodiment is formed by reacting metal, that is, Cr and silicon, a high concentration of metal silicide 133 is present in the surface region of the first amorphous silicon thin film 131, and the metal silicide 133 is gradually formed therein. The concentration is lowered. That is, when the metal and silicon react to form the metal silicide 133, the majority of the metal thin film 132 reacts with silicon located on the surface of the first amorphous silicon thin film 131 to form the metal silicide 133, but partially Penetrates inside and reacts with the silicon inside. In FIG. 2C, the metal silicide 133 penetrating into the first amorphous silicon thin film 131 is indicated by a dotted line.

도 4는 본 실시예에 따른 제 1 비정질 실리콘 박막 내부의 금속 실리사이드의 분포를 나타낸 그래프이다. 4 is a graph showing the distribution of metal silicide in the first amorphous silicon thin film according to the present embodiment.

도 4는 그 상부 영역에 금속 실리사이드(133)가 형성된 제 1 비정질 실리콘 박막(131)의 SIMS(secondary ion mass spectrometry) 분석등을 통한 분석결과 그래프로써, 제 1 비정질 실리콘 박막(131)의 상부 표면에서 그 내부로 약 100Å 까지 금속 실리사이드(133)가 높은 농도로 분포되어 있고, 100Å 이상의 두께에서는 금속 실리사이드(133)가 매우 낮은 농도로 분포되어 있다. 즉, 그래프를 살펴보면 상부 표면에서 금속 실리사이드(133)의 농도가 점차로 증가하다가 약 30Å 두께에서 가장 높은 농도의 금속 실리사이드(133)가 분포 되어 있고, 이후 점차로 감소하여 100Å 두께 근방에서는 금속유도 결정화의 촉매 역할을 할 수 있을 정도의 낮은 밀도로 분포하고 있음을 알 수 있다. 즉, 예를 들어 금속 실리사이드(133)의 농도가 가장 높을 때를 1로 하였을 경우, 금속 실리사이드 농도가 0.8이하의 영역에서는 금속 유도 결정화의 촉매 역할을 할 수 있다. 바람직하게는 금속 실리사이드(133) 농도가 0.01 내지 0.06의 범위 영역에서는 금속 유도 결정화의 촉매 역할이 우수하 다. 이에 본 실시예의 그래프에서와 같이 30Å의 두께에서 금속 실리사이드(133)의 농도가 1이고, 80Å 두께에서는 상기 금속 실리사이드(133) 농도가 약 0.6이고, 100Å두께에서는 금속 실리사이드(133)의 농도가 0.5이다. 이는 금속 실리사이드(133)가 형성된 제 1 비정질 실리콘 박막(131)의 상부 표면 즉, 30Å 두께 까지는 자연 산화막이 형성되고 있고, 이후에 금속 실리사이드(133)가 분포 되어 있음을 알 수 있다. FIG. 4 is a graph showing analysis results of secondary ion mass spectrometry (SIMS) analysis of the first amorphous silicon thin film 131 having the metal silicide 133 formed thereon, and the upper surface of the first amorphous silicon thin film 131. The metal silicide 133 is distributed at a high concentration up to about 100 kPa, and the metal silicide 133 is distributed at a very low concentration at a thickness of 100 kPa or more. That is, the graph shows that the concentration of the metal silicide 133 gradually increases on the upper surface, and then the metal silicide 133 of the highest concentration is distributed at about 30 μs thick, and then gradually decreases to a catalyst of metal induction crystallization near the 100 μs thick. It can be seen that the distribution is low enough to play a role. That is, when the concentration of the metal silicide 133 is set to 1, for example, 1, the metal silicide concentration may serve as a catalyst for metal induced crystallization in the region of 0.8 or less. Preferably, the metal silicide 133 has an excellent catalyst role of metal induced crystallization in the range of 0.01 to 0.06. Thus, as shown in the graph of the present embodiment, the concentration of the metal silicide 133 is 1 at a thickness of 30 μs, the concentration of the metal silicide 133 is about 0.6 at the thickness of 80 μs, and the concentration of the metal silicide 133 is 0.5 at the thickness of 100 μs. to be. It can be seen that the natural oxide film is formed on the upper surface of the first amorphous silicon thin film 131 on which the metal silicide 133 is formed, that is, up to 30 Å thickness, and then the metal silicide 133 is distributed.

이에 본 발명에서는 비정질 실리콘을 결정화 할 수 있을 정도의 농도로 금속 실리사이드(133)가 분포된 영역이 노출되도록 상기 제 1 비정질 실리콘 박막(131)의 일부를 식각한다. Accordingly, in the present invention, a portion of the first amorphous silicon thin film 131 is etched to expose the region where the metal silicide 133 is distributed at a concentration sufficient to crystallize the amorphous silicon.

도 2d를 참조하면, 금속 실리사이드(133)가 형성된 제 1 비정질 실리콘 박막(131)의 상부 영역 일부를 식각한다. 이를 통해, 금속 유도 결정화를 위한 씨드 층으로 작용할 수 있는 농도의 금속 실리사이드(133) 즉 촉매 금속이 분포된 제 1 비정질 실리콘 박막(131)을 노출한다. Referring to FIG. 2D, a portion of the upper region of the first amorphous silicon thin film 131 on which the metal silicide 133 is formed is etched. As a result, the metal silicide 133 having a concentration capable of acting as a seed layer for metal induced crystallization, that is, the first amorphous silicon thin film 131 in which the catalyst metal is distributed, is exposed.

이때, 다단계의 건식 식각을 통해 제 1 비정질 실리콘 박막(131)의 상부에서부터 내부로 50 내지 150Å 두께를 식각하는 것이 바람직하다. 상기 다단계의 건식 식각은 상기 제 1 비정질 실리콘 박막(131)의 표면에는 산화막이 형성되어 있기 때문에 제 1 건식 식각 공정을 통해 자연 산화막을 제거하고, 제 2 건식 식각 공정을 실시하여 고농도의 금속 실리사이드(133)을 제거하고, 제 3 건식 식각 공정을 실시하여 제 1 비정질 실리콘 박막(131)의 일부를 제거하는 것이 효과적이다. 상기 제 1 건식 식각 공정은 SF6 가스, O2 가스 및 He가스를 사용하여 약 10 내지 20초간 실시하고, 제 2 건식 식각 공정은 HCL 가스 및 O2가스를 사용하여 약 5 내지 15초간 실시하고, 제 3 건식 식각공정은 SF6가스, O2 가스 및 He가스를 사용하여 약 40 내지 80초간 실시하는 것이 바람직하다. 물론 상술한 식각 타겟을 조절하여 상기 제 1 비정질 실리콘 박막(131)을 80 내지 120Å 두께 만큼 식각할 수도 있다. 즉, 앞서 설명한 바와 같이 제 1 비정질 실리콘 박막(131)의 내부로 갈수록 금속 실리사이드(133)의 농도 분포가 낮아지게 된다. 따라서, 금속 유도 결정화를 위한 씨드로써 작용될 수 있는 범위의 농도를 갖는 영역이 노출될 때까지 제 1 비정질 실리콘 박막(131)을 식각하는 것이 바람직하다. At this time, it is preferable to etch a thickness of 50 to 150 Å from the top of the first amorphous silicon thin film 131 through the multi-step dry etching. In the multi-step dry etching, since an oxide film is formed on the surface of the first amorphous silicon thin film 131, a natural oxide film is removed through a first dry etching process, and a second dry etching process is performed to provide a high concentration of metal silicide ( 133 is removed, and a third dry etching process is performed to remove a portion of the first amorphous silicon thin film 131. The first dry etching process is performed for about 10 to 20 seconds using SF 6 gas, O 2 gas and He gas, the second dry etching process is performed for about 5 to 15 seconds using HCL gas and O 2 gas , The third dry etching process is preferably performed for about 40 to 80 seconds using SF 6 gas, O 2 gas and He gas. Of course, the first amorphous silicon thin film 131 may be etched by 80 to 120 Å thickness by adjusting the above-described etching target. That is, as described above, the concentration distribution of the metal silicide 133 decreases toward the inside of the first amorphous silicon thin film 131. Therefore, it is preferable to etch the first amorphous silicon thin film 131 until the region having a concentration in the range capable of acting as a seed for metal induced crystallization is exposed.

도 2e 및 도 2f를 참조하면, 상기 금속 유도 결정화를 위한 씨드 층으로 작용할 수 있는 농도의 금속 실리사이드 즉, 촉매 금속이 분포된 제 1 비정질 실리콘 박막 (131)상에 제 2 비정질 실리콘 박막(134)을 형성한 다음 열처리 공정을 실시하여 다결정 실리콘(135)을 형성한다. Referring to FIGS. 2E and 2F, the second amorphous silicon thin film 134 is disposed on the first amorphous silicon thin film 131 in which the metal silicide, ie, the catalyst metal, is distributed at a concentration capable of acting as a seed layer for the metal induced crystallization. After forming a polycrystalline silicon (135) by performing a heat treatment process.

상기 제 2 비정질 실리콘(134) 박막은 CVD를 포함한 다양한 형태의 박막 증착 공정을 통해 저 농도의 금속 실리사이드(133) 즉, 촉매 금속이 분포된 제 1 비정질 실리콘 박막(131) 상에 형성하는 것이 바람직하다. 이때, 제 2 비정질 실리콘 박막(134)의 증착이 진행되는 동안 하부의 금속 실리사이드(133) 즉, 금속 촉매의 영향에 의해 제 2 비정질 실리콘 박막(134)의 일부가 결정화 될 수 있다. 또한, 앞서 언급한 바와 같이 제 2 비정질 실리콘 박막(134)을 형성한 다음, 가열노 (furnace)를 통해 500 내지 600도의 온도에서 열처리를 실시하면, 상기 하부에 위치한 저농도의 금속 실리사이드가 결정화를 위한 촉매 금속역할을 함으로써 상기의 비정질 실리콘 박막이 결정화되어 다결정 실리콘으로 변화한다. 여기서, 하부층에 미량 잔류하고 있는 금속 실리사이드 즉, 촉매 금속에 의한 누설 전류를 방지하기 위해 다결정 실리콘의 두께를 일정두께 이상으로 형성하여 전자의 이동시 하부 금속 실리사이드 잔류물의 영향을 받지 않도록 하는 것이 바람직하다. The second amorphous silicon 134 thin film may be formed on the metal silicide 133 having low concentration, that is, the first amorphous silicon thin film 131 in which the catalyst metal is distributed through various types of thin film deposition processes including CVD. Do. In this case, a portion of the second amorphous silicon thin film 134 may be crystallized by the influence of the lower metal silicide 133, that is, the metal catalyst, during the deposition of the second amorphous silicon thin film 134. In addition, as described above, when the second amorphous silicon thin film 134 is formed, and then heat treated at a temperature of 500 to 600 degrees through a heating furnace, a low concentration of the metal silicide located in the lower portion is used for crystallization. By acting as a catalytic metal, the amorphous silicon thin film is crystallized and changed into polycrystalline silicon. Here, in order to prevent leakage current due to the metal silicide remaining in the lower layer, that is, the catalytic metal, the thickness of the polycrystalline silicon is preferably formed to be greater than or equal to a certain thickness so that the lower metal silicide residue is not affected by the movement of the electrons.

이와 같이, 생성된 다결정 실리콘은 이전의 금속유도 결정화법에 의해 생성된 결정성 실리콘과 달리 상부에 촉매금속에 의한 오염이 없어 고품질의 다결정질 실리콘 박막을 얻을 수 있고, 누설전류의 발생을 방지할 수 있다. As described above, unlike the crystalline silicon produced by the previous metal-induced crystallization method, the produced polycrystalline silicon does not have contamination by the catalytic metal on the top, thereby obtaining a high-quality polycrystalline silicon thin film and preventing occurrence of leakage current. Can be.

이하, 상술한 본 발명의 실시예에 따른 방법을 통해 제조된 다결정 실리콘 박막을 활성층으로 하는 박막 트랜지스터의 제조 방법을 도면을 참조하여 설명한다. Hereinafter, a method of manufacturing a thin film transistor using the polycrystalline silicon thin film manufactured by the method according to the embodiment of the present invention as an active layer will be described with reference to the drawings.

도 3a 내지 도 3h는 본 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present embodiment.

도 3a에 도시된 바와 같이 투광성 절연 기판(110)상에 버퍼막(120)을 형성하고, 버퍼막(120) 상에 제 1 비정질 실리콘 박막(131)과 금속박막(132)을 형성한다. As shown in FIG. 3A, a buffer film 120 is formed on the light-transmissive insulating substrate 110, and a first amorphous silicon thin film 131 and a metal thin film 132 are formed on the buffer film 120.

도 3b에 도시된 바와 같이 금속 실리사이드 형성공정을 실시하여 상기 제 1 비정질 실리콘 박막(131)의 상부에 금속 실리사이드(133)를 형성한다. 즉, 열처리 공정을 통해 상기 금속박막(132)과 제 1 비정질 실리콘 박막(131)을 반응시켜 금속 실리사이드(133)를 형성한 다음, 습식 식각을 실시하여 잔류하는 금속 박막(132)을 제거하는 것이 바람직하다. 이때, 앞서 설명한 바와 같이 제 1 비정질 실리콘 박막(131)의 내부에도 저농도의 금속 실리사이드가 분포한다. As shown in FIG. 3B, the metal silicide forming process is performed to form the metal silicide 133 on the first amorphous silicon thin film 131. That is, forming the metal silicide 133 by reacting the metal thin film 132 and the first amorphous silicon thin film 131 through a heat treatment process, and then performing wet etching to remove the remaining metal thin film 132. desirable. At this time, as described above, the metal silicide of low concentration is also distributed inside the first amorphous silicon thin film 131.

도 3c에 도시된 바와 같이 제 1 비정질 실리콘 박막(131)의 일부를 식각하여 저농도 금속 실리사이드(133)가 분포된 제 1 비정질 실리콘 박막(131)을 노출시킨 다음, 그 상부에 제 2 비정질 실리콘 박막(134)을 형성한다. As shown in FIG. 3C, a portion of the first amorphous silicon thin film 131 is etched to expose the first amorphous silicon thin film 131 in which the low concentration metal silicide 133 is distributed, and then a second amorphous silicon thin film is formed thereon. 134 is formed.

도 3d에 도시된 바와 같이 상기 저농도 금속 실리사이드를 촉매 금속으로 하는 결정화를 실시하여 상기 제 2 비정질 실리콘 박막(134)을 다결정 실리콘막(135)으로 전이시킨다. 이때, 결정화는 약 500 내지 600도의 온도에서 열처리를 실시하는 것이 바람직하다. 이때, 상기 결정화를 통해 제 1 비정질 실리콘 박막(131)도 결정화 될 수 있다. As shown in FIG. 3D, the second amorphous silicon thin film 134 is transferred to the polycrystalline silicon film 135 by crystallization using the low concentration metal silicide as a catalyst metal. At this time, the crystallization is preferably performed at a temperature of about 500 to 600 degrees. In this case, the first amorphous silicon thin film 131 may also be crystallized through the crystallization.

도 3e에 도시된 바와 같이 상기 다결정 실리콘막(135)을 패터닝 하여 활성층(130)을 형성하고, 전체 구조 상에 게이트 절연막(140) 및 게이트 도전막(151)을 형성한다.As shown in FIG. 3E, the polycrystalline silicon layer 135 is patterned to form the active layer 130, and the gate insulating layer 140 and the gate conductive layer 151 are formed over the entire structure.

이는 상기 다결정 실리콘막(135) 상에 감광막을 도포하고, 마스크를 이용한 포토리소그라피 공정을 통해 감광막 패턴을 형성한다. 감광막 패턴은 활성층(130)이 형성될 영역을 제외한 영역을 노출하는 형상으로 형성하는 것이 효과적이다. 상기의 감광막 패턴을 식각 마스크로 하는 식각 공정을 실시하여 노출된 영역의 다결정 실리콘막(135)을 제거하여 활성층(130)을 형성하는 것이 바람직하다. 이후, 소정의 스트립 공정을 통해 감광막 패턴을 제거한다. 또한, 상기에서 활성층(130) 상에 후속 공정인 소스 및 드레인 콘택홀 형성 시 식각 방지막으로 작용할 소정의 배리어막(미도시)을 더 형성할 수도 있다. This is applied to the photosensitive film on the polycrystalline silicon film 135, and forms a photosensitive film pattern through a photolithography process using a mask. It is effective to form the photoresist pattern in a shape that exposes a region other than the region where the active layer 130 is to be formed. It is preferable to form the active layer 130 by removing the polycrystalline silicon film 135 in the exposed region by performing an etching process using the photoresist pattern as an etching mask. Thereafter, the photoresist pattern is removed through a predetermined strip process. In addition, a predetermined barrier layer (not shown) may be further formed on the active layer 130 to serve as an etch barrier layer during the formation of the source and drain contact holes.

상기에서, 게이트 절연막(140)으로 SiO2 등의 절연물질을 사용하는 것이 바람직하다. 게이트 도전막(151)으로는 Mo, Cu, Al, Ti, Cr, Mo합금, AlNd 등의 Al합금, Cu합금이 단일 층 구조로 형성되거나, Ar/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu합금/Al, Cu합금/Mo합금, Cu합금/Al합금, Al/Mo합금, Mo합금/Al, Al합금/Mo합금, Mo합금/Al합금 등과 같이 이중 이상의 다층 구조로 형성될 수 있다. 이때, 상기 게이트 도전막(151) 상에 이온 배리어막(미도시)을 형성할 수 있고, 이온 배리어막은 크롬을 사용하여 형성하는 것이 바람직하다. In the above, SiO 2 as the gate insulating layer 140 It is preferable to use insulating materials such as these. As the gate conductive film 151, Al alloys such as Mo, Cu, Al, Ti, Cr, Mo alloys, AlNd, Cu alloys are formed in a single layer structure, or Ar / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), Cu Alloy / Mo, Cu The alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy and the like can be formed of a multi-layer or more multi-layer structure. In this case, an ion barrier layer (not shown) may be formed on the gate conductive layer 151, and the ion barrier layer may be formed using chromium.

도 3f에 도시된 바와 같이, 상기 게이트 도전막(151)을 패터닝 하여 게이트 전극(150)을 형성하고, 이온주입을 실시하여 상기 활성층(130) 내에 채널 영역(145), 저농도 이온주입 영역(143, 144), 소스 영역(141) 및 드레인(142) 영역을 형성한다. As shown in FIG. 3F, the gate conductive layer 151 is patterned to form the gate electrode 150, and ion implantation is performed to form the channel region 145 and the low concentration ion implantation region 143 in the active layer 130. 144, the source region 141 and the drain 142 region are formed.

상기에서 패터닝 공정은 게이트 도전막(151) 상에 감광막을 도포하고, 마스크를 이용한 포토리소그라피 공정을 통해 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 게이트 도전막(151)을 패터닝 하여 게이트 전극(150) 및 게이트 라인을 형성하는 것이 바람직하다.In the above patterning process, a photoresist film is coated on the gate conductive layer 151 and a photoresist pattern is formed through a photolithography process using a mask. An etching process using the photoresist pattern as an etching mask may be performed to pattern the gate conductive layer 151 to form the gate electrode 150 and the gate line.

여기서, 상기 게이트 도전막(151) 상에 이온 배리어막을 형성하였을 경우에는 상기 이온 배리어막을 게이트 전극(150)보다 큰 폭으로 형성하는 것이 바람직하 다. 이를 통해, 상기의 이온 배리어막을 이온 주입 마스크로 하는 고농도 이온 주입 공정을 실시하여 게이트 전극(150) 양측의 활성층(130) 내에 소스 영역(141), 드레인 영역(142) 및 채널 영역(145)을 형성하는 것이 효과적이다. 다음으로 이온 배리어막을 제거한 다음 저농도 이온주입 공정을 실시하여 게이트 전극(150) 측벽 하단 영역 즉, 소스 영역(141)과 채널 영역(145) 사이 및 드레인 영역(142)과 채널 영역(145) 사이에 각기 저농도 이온주입 영역(143, 144)을 형성할 수 있다. 상기에서 주입되는 불순물은 소자 내의 캐리어 특성에 따라 N타입 불순물 이온 또는 P타입 불순물 이온을 사용할 수 있다. 그리고, N타입과 P타입을 동시에 형성할 경우에는 각기 서로 다른 이온주입 마스크를 사용하는 것이 효과적이다. Here, when the ion barrier film is formed on the gate conductive film 151, the ion barrier film is preferably formed to have a larger width than that of the gate electrode 150. As a result, a high concentration ion implantation process using the ion barrier layer as an ion implantation mask is performed to form the source region 141, the drain region 142, and the channel region 145 in the active layer 130 at both sides of the gate electrode 150. It is effective to form. Next, the ion barrier layer is removed and then a low concentration ion implantation process is performed to form a lower region of the sidewall of the gate electrode 150, that is, between the source region 141 and the channel region 145 and between the drain region 142 and the channel region 145. Low concentration ion implantation regions 143 and 144 may be formed, respectively. The impurity implanted above may use N-type impurity ions or P-type impurity ions depending on carrier characteristics in the device. In addition, when forming N type and P type simultaneously, it is effective to use different ion implantation masks.

도 3g에 도시된 바와 같이, 상기 게이트 전극(150)이 형성된 기판(110)의 전면에 층간 절연막(160)을 형성하고, 상기 층간 절연막(160)을 관통하여 상기 소스 영역(141)과 드레인 영역(142)에 각기 접속되는 소스 전극(180)과 드레인 전극(190)을 형성한다. As shown in FIG. 3G, an interlayer insulating layer 160 is formed on the entire surface of the substrate 110 on which the gate electrode 150 is formed, and the source region 141 and the drain region are formed through the interlayer insulating layer 160. The source electrode 180 and the drain electrode 190 respectively connected to the 142 are formed.

상기의 층간 절연막(160)으로는 SiO2 또는 SiNx를 포함하는 무기 절연물질을 사용하는 것이 바람직하다. 층간 절연막(160)은 단층으로 형성할 수 있고, 다층막으로 형성할 수도 있다. 전체 구조상에 층간 절연막(160)을 형성한 다음, 층간 절연막(160) 상에 감광막을 도포한다. 마스크를 이용한 포토 리소그라피 공정을 실시하여 소스 영역(141) 및 드레인 영역(142)을 개방하는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 소스 영역(141)의 일부 를 개방하는 소스 콘택홀과, 드레인 영역(142)의 일부를 개방하는 드레인 콘택홀을 형성한다. It is preferable to use an inorganic insulating material including SiO 2 or SiN x as the interlayer insulating layer 160. The interlayer insulating film 160 may be formed as a single layer or may be formed as a multilayer film. After the interlayer insulating film 160 is formed on the entire structure, a photosensitive film is coated on the interlayer insulating film 160. A photolithography process using a mask is performed to form a photoresist pattern that opens the source region 141 and the drain region 142. An etching process using the photoresist pattern as an etching mask is performed to form a source contact hole for opening a portion of the source region 141 and a drain contact hole for opening a portion of the drain region 142.

이후 노를 이용한 열처리 공정을 실시한다. 이때, 열처리 공정은 섭씨 350 내지 550도 범위 내의 온도에서 약 30 내지 120분간동안 실시하는 것이 바람직하다. 열처리는 400 내지 500도의 온도에서 약 50 내지 100분간 실시하는 것이 더욱 바람직하다.After that, the heat treatment process using the furnace is performed. At this time, the heat treatment process is preferably carried out for about 30 to 120 minutes at a temperature within the range of 350 to 550 degrees Celsius. More preferably, the heat treatment is performed for about 50 to 100 minutes at a temperature of 400 to 500 degrees.

본 실시예에서는 노(Furnace)를 이용한 열처리 공정은 노 내부에 상기 소스 콘택홀 및 드레인 콘택홀이 형성된 기판(110)을 로딩 시킨 다음 노 내부의 온도를 상기의 범위내로 상승시켜 열처리 공정을 실시할 수도 있고, 상기의 온도로 상승된 노 내부에 상기 소스 콘택홀 및 드레인 콘택홀이 형성된 기판(110)을 로딩시켜 열처리 공정을 실시할 수도 있다. In the present embodiment, the heat treatment process using the furnace (Furnace) is to load the substrate 110 in which the source contact hole and the drain contact hole is formed in the furnace and then to increase the temperature inside the furnace within the above range to perform the heat treatment process The heat treatment process may be performed by loading the substrate 110 on which the source contact hole and the drain contact hole are formed in the furnace elevated to the temperature.

상술한 바와 같은 열처리 공정을 통해 활성층(130)의 소스 영역(141) 및 드레인 영역(142)에 주입된 불순물 이온을 활성화시키게 된다. 이를 위해 상기 노를 이용한 열처리 공정을 N2 분위기에서 실시하여 하부 패드 전극 상에 형성된 산화막을 질화막으로 변경하여 산화막의 두께를 감소시킬 수 있다. As described above, the impurity ions implanted into the source region 141 and the drain region 142 of the active layer 130 are activated. To this end, the heat treatment process using the furnace may be performed in an N 2 atmosphere to reduce the thickness of the oxide film by changing the oxide film formed on the lower pad electrode to a nitride film.

소정의 도전성막을 상기 층간 절연막(160) 상에 형성하되, 층간 절연막(160) 내에 형성된 콘택홀 내부를 도전성막으로 매립한다. 상기 도전성막 상에 감광막을 도포한 다음 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴을 형성한다. 이때, 감광막 패턴을 통해 소스 라인(170), 소스 전극(180) 및 드레인 전극 (190)영역을 제외한 영역이 개방된다. 이후, 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 게이트 라인과 직교하는 직선형상의 소스 라인(170)을 형성하고, 소스 라인(170)의 일단에서 연장되어 소스 콘택홀을 통해 소스 영역(141)과 접속된 소스 전극(180)을 형성하고, 드레인 콘택홀을 통해 드레인 영역(142)과 접속된 드레인 전극(190)을 형성한다. A predetermined conductive film is formed on the interlayer insulating film 160, and the inside of the contact hole formed in the interlayer insulating film 160 is filled with the conductive film. After the photosensitive film is coated on the conductive film, a photolithography process using a mask is performed to form a photosensitive film pattern. In this case, regions except for the source line 170, the source electrode 180, and the drain electrode 190 are opened through the photoresist pattern. Thereafter, an etching process using the photoresist pattern as an etch mask is performed to form a straight source line 170 orthogonal to the gate line, and extends from one end of the source line 170 to pass through the source contact hole. And a source electrode 180 connected with each other, and a drain electrode 190 connected with the drain region 142 through a drain contact hole.

여기서, 상기 도전성막은 Mo, Cu, Al, Ti, Cr, Mo합금, AlNd등의 Al합금, Cu합금이 단일 층 구조로 형성되거나, Ar/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu합금/Al, Cu합금/Mo합금, Cu합금/Al합금, Al/Mo합금, Mo합금/Al, Al합금/Mo합금, Mo합금/Al합금 등과 같이 이중 이상의 다층 구조로 형성될 수 있다.Here, the conductive film may be formed of a single layer structure of Al alloys such as Mo, Cu, Al, Ti, Cr, Mo alloys, AlNd, Cu alloys, Ar / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), Cu Alloy / Mo, Cu Alloy / Al, Cu alloy / Mo alloy, Cu alloy / Al alloy, Al / Mo alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy and the like can be formed in a multi-layered multi-layer structure.

도 3h에 도시된 바와 같이, 전극(180, 190)이 형성된 층간 절연막(160) 상에 패시베이션막(passivation layer; 200)과, 보호막(210)을 형성하고, 패시베이션막(200) 및 보호막(210)의 일부를 제거하여 콘택홀을 형성한다. 상기 콘택홀이 형성된 보호막(210) 상에 도전성막을 증착하고 패터닝 하여 화소 전극(220)을 형성한다.As shown in FIG. 3H, a passivation layer 200 and a passivation layer 210 are formed on the interlayer insulating layer 160 on which the electrodes 180 and 190 are formed, and the passivation layer 200 and the passivation layer 210 are formed. A portion of the) is removed to form a contact hole. The pixel electrode 220 is formed by depositing and patterning a conductive layer on the passivation layer 210 having the contact hole.

상기의 소스 라인(170), 소스 전극(180) 및 드레인 전극(190)이 형성된 층간 절연막(160) 상부 전면에 패시베이션막(200)을 형성하되, 섭씨 300 내지 500도 이상의 온도에서 증착하는 것이 바람직하다. 물론 패시베이션막(200)을 350 내지 400도의 온도에서 증착하는 것이 더욱 바람직하다. Although the passivation film 200 is formed on the entire upper surface of the interlayer insulating layer 160 on which the source line 170, the source electrode 180, and the drain electrode 190 are formed, the passivation film 200 is preferably deposited at a temperature of 300 to 500 degrees Celsius or more. Do. Of course, it is more preferable to deposit the passivation film 200 at a temperature of 350 to 400 degrees.

상기의 패시베이션막(200) 상부에 무기 절연물질 도는 유기 절연물질을 전면 에 증착하여 보호막(210)을 형성한다. 즉, 보호막(210)은 하부에 형성된 박막 트랜지스터(250)를 보호하는 역할을 한다. 보호막(210) 상에 감광막을 도포한 다음, 마스크를 이용한 포토리소그라피 공정을 실시하여 화소 콘택홀 영역을 노출하는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 노출된 영역의 보호막(210) 및 패시베이션막(200)을 순차로 식각하여 화소 콘택홀을 형성한다. 소정의 스트립 공정을 통해 상기의 감광막 패턴을 제거한다. The passivation layer 200 is deposited on the inorganic insulating material or the organic insulating material on the entire surface to form a protective film 210. That is, the passivation layer 210 serves to protect the thin film transistor 250 formed below. After the photoresist is coated on the passivation layer 210, a photolithography process using a mask is performed to form a photoresist pattern exposing the pixel contact hole region. An etching process using the photoresist pattern as an etching mask is performed to sequentially etch the passivation layer 210 and the passivation layer 200 in the exposed region to form pixel contact holes. The photoresist pattern is removed through a predetermined strip process.

다음으로, 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막을 전체 구조 상에 증착한다. 투명 도전성막 상에 감광막을 도포한 다음 마스크를 이용한 포토리소그라피 공정을 실시하여 화소 전극 영역, 상부 게이트 패드 영역, 상부 드레인 패드 영역을 제외한 영역을 노출하는 감광막 패턴을 형성한다. 상기의 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 화소 영역에 드레인 전극(190)과 화소 콘택홀을 통해 연결되는 화소 전극(220)을 형성한다. 이를 통해 박막 트랜지스터를 형성하고, 이를 이용한 액정 표시 장치용 박막 트랜지스터 기판을 제조할 수 있다. Next, a transparent conductive film containing indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the entire structure. After the photosensitive film is coated on the transparent conductive film, a photolithography process using a mask is performed to form a photosensitive film pattern exposing regions except for the pixel electrode region, the upper gate pad region, and the upper drain pad region. An etching process using the photoresist pattern as an etching mask is performed to form the pixel electrode 220 connected to the drain electrode 190 and the pixel contact hole in the pixel region. Through this, a thin film transistor may be formed and a thin film transistor substrate for a liquid crystal display device using the same may be manufactured.

상술한 설명에서는 액정 표시 장치에서 사용되는 박막 트랜지스터 기판 상에 형성되는 박막 트랜지스터를 일 예로 설명하였지만, 본 발명은 이에 한정되지 않고, LTPS 및 OLED 등의 다양한 형태의 평판 표시 장치의 구동회로 및 화소 구동용 트랜지스터에 적용될 수 있다. In the above description, the thin film transistor formed on the thin film transistor substrate used in the liquid crystal display has been described as an example. However, the present invention is not limited thereto, and the driving circuit and the pixel driving of various types of flat panel display devices such as LTPS and OLED may be used. It can be applied to the transistor.

상술한 바와 같이, 촉매 금속인 금속 실리사이드를 형성한 다음, 비정질 실리콘 박막을 형성하여 결정화함으로써 고품질의 다결정 실리콘막을 형성할 수 있고, As described above, a high quality polycrystalline silicon film can be formed by forming a metal silicide, which is a catalyst metal, and then crystallizing an amorphous silicon thin film,

또한, 다결정 실리콘막 상부 영역에 촉매 금속에 의한 오염이 발생되지 않아 이로인한 누설 전류의 발생을 방지할 수 있다. In addition, contamination of the catalyst metal does not occur in the upper region of the polycrystalline silicon film, thereby preventing the occurrence of leakage current.

또한, 직류 전원 증착 장비를 통해 균일한 두께의 금속막을 증착하고, 추가 처리를 실시하여 균일한 금속 실리사이드층을 형성하여 안정된 재현성을 확보할 수 있다. In addition, a metal film having a uniform thickness may be deposited through a DC power deposition equipment, and further processed to form a uniform metal silicide layer to ensure stable reproducibility.

또한, 결정화 촉진막으로 사용되는 비정질 실리콘 박막에 금속 실리사이드를 균일하게 형성하고, 비정질 실리콘 박막을 식각하여 결정화 촉매 금속으로 사용될 금속 실리사이드의 농도를 조절할 수 있다. In addition, the metal silicide may be uniformly formed on the amorphous silicon thin film used as the crystallization promotion film, and the concentration of the metal silicide to be used as the crystallization catalyst metal may be adjusted by etching the amorphous silicon thin film.

또한, 생산성을 향상시킬 수 있고, 대량 생산 공정에 쉽게 적용할 수 있어 양산성을 향상시킬 수 있다. In addition, productivity can be improved, and can be easily applied to mass production processes, thereby improving mass productivity.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described with reference to the embodiments, it will be understood by those skilled in the art that the present invention may be modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. .

Claims (17)

기판 상에 촉매 금속이 포함된 씨드층을 형성하는 단계;Forming a seed layer including a catalyst metal on the substrate; 상기 씨드층 상에 비정질 실리콘막을 형성하는 단계; 및Forming an amorphous silicon film on the seed layer; And 상기 씨드층을 통해 상기 비정질 실리콘막을 열처리 하여 결정화하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.Crystallizing the amorphous silicon film by heat treating the amorphous silicon film through the seed layer. 청구항 1에 있어서, 상기 씨드층을 형성하는 단계는, The method of claim 1, wherein the forming of the seed layer, 상기 기판 상에 씨드용 비정질 실리콘막을 형성하는 단계;Forming a seed amorphous silicon film on the substrate; 상기 씨드용 비정질 실리콘막에 상기 촉매 금속용 실리사이드을 형성하는 단계;Forming the catalyst metal silicide on the seed amorphous silicon film; 상기 씨드용 비정질 실리콘막을 전면 식각하여 상기 비정질 실리콘을 결정화 할 수 있을 정도의 농도로 상기 실리사이드가 분포된 영역이 노출되도록 하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.And etching the entire surface of the seed amorphous silicon layer to expose the silicide-distributed region at a concentration sufficient to crystallize the amorphous silicon. 청구항 2에 있어서, The method according to claim 2, 상기 기판과 상기 씨드용 비정질 실리콘막 사이에 버퍼막을 형성하는 단계를 더 포함하는 비정질 실리콘 박막의 결정화 방법.And forming a buffer film between the substrate and the seed amorphous silicon film. 청구항 2에 있어서, 상기 씨드용 비정질 실리콘막에 상기 실리사이드을 형성하는 단계는,The method of claim 2, wherein the silicide is formed on the seed amorphous silicon film. 상기 씨드용 비정질 실리콘막 상에 금속막을 형성하는 단계;Forming a metal film on the seed amorphous silicon film; 상기 씨드용 비정질 실리콘막과 반응하지 않은 상기 금속막을 제거하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.Removing the metal film that has not reacted with the seed amorphous silicon film. 청구항 4에 있어서, The method according to claim 4, 상기 금속막은 직류 전원 증착 장비를 이용하여 10 내지 900Å두께로 형성되는 비정질 실리콘 박막의 결정화 방법.The metal film is a crystallization method of an amorphous silicon thin film formed to a thickness of 10 to 900 kW using a DC power deposition equipment. 청구항 5에 있어서, The method according to claim 5, 상기 금속막은 Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os 및 Ir 중 적어도 어느 하나의 금속을 사용하는 비정질 실리콘 박막의 결정화 방법.The metal film is a method of crystallizing an amorphous silicon thin film using at least any one of Cr, Ni, Fe, Co, Cu, Pd, Ag, Pd, Ru, Rh, Os and Ir. 청구항 4에 있어서, 상기 금속막을 형성하는 단계 후, The method of claim 4, wherein after forming the metal film, 200 내지 300도의 온도에서 열처리 공정을 실시하여 상기 씨드용 비정질 실리콘막과 상기 금속막을 반응시켜 실리사이드를 형성하는 단계를 더 포함하는 비정질 실리콘 박막의 결정화 방법.And performing a heat treatment process at a temperature of 200 to 300 degrees to react the seed silicon film with the metal film to form silicide. 청구항 2에 있어서, The method according to claim 2, 상기 실리사이드가 형성된 상기 씨드용 비정질 실리콘막을 50 내지 150Å 두께 식각하는 비정질 실리콘 박막의 결정화 방법.A method of crystallizing an amorphous silicon thin film for etching the seed silicon amorphous silicon film is 50 to 150 Å thick. 청구항 8에 있어서, 상기 씨드용 비정질 실리콘막의 식각은,The method of claim 8, wherein the etching of the seed amorphous silicon film, SF6 가스, O2 가스 및 He가스를 이용한 제 1 건식 식각을 실시하는 단계;Performing a first dry etching using SF 6 gas, O 2 gas and He gas; HCL 가스 및 O2가스를 사용하는 제 2 건식 식각을 실시하는 단계;Performing a second dry etch using HCL gas and O 2 gas; SF6 가스, O2 가스 및 He가스를 이용한 제 3 건식 식각을 실시하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.A method of crystallizing an amorphous silicon thin film comprising performing a third dry etching using SF 6 gas, O 2 gas and He gas. 기판 상에 촉매 금속이 포함된 씨드층을 형성하는 단계;Forming a seed layer including a catalyst metal on the substrate; 상기 씨드층 상에 비정질 실리콘막을 형성하는 단계; Forming an amorphous silicon film on the seed layer; 상기 씨드층을 통해 상기 비정질 실리콘막을 열처리하여 결정화하는 단계Crystallizing the amorphous silicon film by heat treating the seed layer 상기 결정화된 실리콘막을 패터닝 하여 활성층을 형성하는 단계;Patterning the crystallized silicon film to form an active layer; 상기 활성층 상에 게이트 전극 및 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계;Forming a gate pattern including a gate electrode and a gate line on the active layer; 상기 게이트 패턴 양측의 활성층에 소스 및 드레인을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.Forming a source and a drain in the active layers on both sides of the gate pattern. 청구항 10에 있어서, 상기 씨드층을 형성하는 단계는, The method of claim 10, wherein forming the seed layer, 상기 기판 상에 씨드용 비정질 실리콘막을 형성하는 단계;Forming a seed amorphous silicon film on the substrate; 상기 씨드용 비정질 실리콘막에 상기 촉매 금속용 실리사이드을 형성하는 단계;Forming the catalyst metal silicide on the seed amorphous silicon film; 상기 씨드용 비정질 실리콘막을 전면 식각하여 상기 비정질 실리콘을 결정화 할 수 있을 정도의 농도로 상기 실리사이드가 분포된 영역이 노출되도록 하는 단계를 포함하는 박막 트랜지스터 제조 방법.And etching the entire surface of the seed amorphous silicon layer to expose the silicide-distributed region at a concentration sufficient to crystallize the amorphous silicon. 청구항 11에 있어서, 상기 씨드용 비정질 실리콘막에 상기 실리사이드을 형성하는 단계는,The method of claim 11, wherein the forming of the silicide on the seed amorphous silicon film, 상기 씨드용 비정질 실리콘막 상에 상기 직류 전원 증착 장비를 이용하여 10 내지 900Å두께로 금속막을 형성하는 단계;Forming a metal film on the seed amorphous silicon film with a thickness of 10 to 900 kW using the DC power deposition equipment; 상기 씨드용 비정질 실리콘막과 반응하지 않은 상기 금속막을 제거하는 단계를 포함하는 박막 트랜지스터 제조 방법.And removing the metal film that has not reacted with the seed amorphous silicon film. 청구항 12에 있어서, 상기 금속막을 형성하는 단계 후, The method of claim 12, after the forming of the metal film, 200 내지 300도의 온도에서 열처리 공정을 실시하여 상기 씨드용 비정질 실리콘막과 상기 금속막을 반응시켜 실리사이드를 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.And performing a heat treatment at a temperature of 200 to 300 degrees to react the seed silicon film with the metal film to form silicide. 청구항 11에 있어서, The method according to claim 11, 상기 실리사이드가 형성된 상기 씨드용 비정질 실리콘막을 50 내지 150Å 두께 식각하는 박막 트랜지스터 제조 방법.A method of manufacturing a thin film transistor to etch the seed amorphous silicon film having the silicide formed therein from 50 to 150 Å thick. 청구항 14에 있어서, 상기 씨드용 비정질 실리콘막의 식각은,The method of claim 14, wherein the etching of the seed amorphous silicon film, SF6 가스, O2 가스 및 He가스를 이용한 제 1 건식 식각을 실시하는 단계;Performing a first dry etching using SF 6 gas, O 2 gas and He gas; HCL 가스 및 O2가스를 사용하는 제 2 건식 식각을 실시하는 단계;Performing a second dry etch using HCL gas and O 2 gas; SF6 가스, O2 가스 및 He가스를 이용한 제 3 건식 식각을 실시하는 단계를 포함하는 박막 트랜지스터 제조 방법.And performing a third dry etching process using SF 6 gas, O 2 gas, and He gas. 박막 트랜지스터에 있어서,In a thin film transistor, 기판;Board; 상기 기판 상에 형성되고 촉매 금속을 포함하는 씨드층; 및A seed layer formed on the substrate and comprising a catalyst metal; And 상기 씨드층 상에 형성되어 상기 촉매 금속에 의해 결정화된 다결정 실리콘막을 포함하는 박막 트랜지스터.And a polycrystalline silicon film formed on the seed layer and crystallized by the catalyst metal. 청구항 16에 있어서, The method according to claim 16, 상기 촉매 금속으로 금속 실리사이드를 사용하고, 상기 씨드층은 상기 금속 실리사이드가 포함된 비정질 실리콘막인 박막 트랜지스터.A metal silicide is used as the catalyst metal, and the seed layer is an amorphous silicon film including the metal silicide.
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* Cited by examiner, † Cited by third party
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KR100873661B1 (en) * 2007-07-10 2008-12-12 한국기계연구원 Method for forming thin film silicon using metal induced growth and electronic device manufactured thin film silicon by the same
KR101131216B1 (en) * 2010-05-04 2012-03-28 노코드 주식회사 Manufacturing method for thin film of poly-crystalline silicon
KR20190111723A (en) * 2018-03-23 2019-10-02 잉 홍 Low temperature poly-Si Semiconductor Device and method thereof

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