JPS61133722A - Ｍｏｓ駆動回路 - Google Patents
Ｍｏｓ駆動回路Info
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- JPS61133722A JPS61133722A JP25618484A JP25618484A JPS61133722A JP S61133722 A JPS61133722 A JP S61133722A JP 25618484 A JP25618484 A JP 25618484A JP 25618484 A JP25618484 A JP 25618484A JP S61133722 A JPS61133722 A JP S61133722A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタで構成され低消費電力で
負荷を駆動するＭＯＳ駆動回路に関するものである。
負荷を駆動するＭＯＳ駆動回路に関するものである。
従来、このような分野の技術としては、特開昭！ｇ −
１１１９３１号公報に記載されるものがあった。
１１１９３１号公報に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来のＭＯＳ駆動回路の一構成例を示す回路図
である。図において、／は入力端子、コは出力端子、３
は高電源電圧ｖｃｅが印加される電源端子、及び弘は低
電源電圧ｖ８８が印加される電源端子である。入力端子
ｌには、出力信号の立下り時間が長いインバータ６と、
出力信号の立上り時間が長いインバータ６とが、並列に
接続されている。電源端子３・ダ間には、ＰチャネルＭ
Ｏ８ＦＥＴ（ＰＭＯ８Ｔ）？及びＮチャネルＭＯＳ Ｆ
ＥＴ （Ｎ ＭＯ８Ｔ ）ｔで構成されるＣＭＯＳイン
バータが接続される。
である。図において、／は入力端子、コは出力端子、３
は高電源電圧ｖｃｅが印加される電源端子、及び弘は低
電源電圧ｖ８８が印加される電源端子である。入力端子
ｌには、出力信号の立下り時間が長いインバータ６と、
出力信号の立上り時間が長いインバータ６とが、並列に
接続されている。電源端子３・ダ間には、ＰチャネルＭ
Ｏ８ＦＥＴ（ＰＭＯ８Ｔ）？及びＮチャネルＭＯＳ Ｆ
ＥＴ （Ｎ ＭＯ８Ｔ ）ｔで構成されるＣＭＯＳイン
バータが接続される。
そしてＰＭＯ８Ｔ’７はインバータまで、ＮＭＯ８Ｔざ
はインバータ６でそれぞれオン、オフ制御され、両ＨＯ
８Ｔ７・ｇ 間に接続された出力端子λから出力信号を
送り出す。
はインバータ６でそれぞれオン、オフ制御され、両ＨＯ
８Ｔ７・ｇ 間に接続された出力端子λから出力信号を
送り出す。
第３図は第コ７各部の信号波形図である。入力信号Ｖ／
が入力端子■／に与えられると、この入力信号■／がイ
ンバータ！、乙でそれぞ五反転されて信号”０．Ｖ＆と
なる。そして各信号ｖｒ、ｖｘによりＭＯ８Ｔり７ｇが
オン、オフし、入力信号Ｖ／より少し遅れた出力信号Ｖ
、２が出力端子コから送出される。
が入力端子■／に与えられると、この入力信号■／がイ
ンバータ！、乙でそれぞ五反転されて信号”０．Ｖ＆と
なる。そして各信号ｖｒ、ｖｘによりＭＯ８Ｔり７ｇが
オン、オフし、入力信号Ｖ／より少し遅れた出力信号Ｖ
、２が出力端子コから送出される。
ここで、信号Ｖｊ−１ｃついて、Ｐ ＭＯ８Ｔ ７が期
間ｔ１〜ｔｃ間でオフ、期間１ｃｍ １．間でオン、及
び期間ｔ、〜ｔ２間でオフとなるように構成される。
間ｔ１〜ｔｃ間でオフ、期間１ｃｍ １．間でオン、及
び期間ｔ、〜ｔ２間でオフとなるように構成される。
同様に、信号ｖ６について、ＮＭＯ８Ｔざが期間ｔ＆〜
ｔｂ間でオン、期間ｔ、〜ｔ０間でオフ、及び期間ｔ０
〜ｔ２間でオンとなるように構成される。
ｔｂ間でオン、期間ｔ、〜ｔ０間でオフ、及び期間ｔ０
〜ｔ２間でオンとなるように構成される。
そのため、期間ｔ、〜ｔｃ間、及び期間ｔ、〜１．間で
、ＰＭＯ８Ｔ７及びＮＭＤＳＴｔが共にオフとなる期間
がとれる。従ってＭＯ８Ｔ７．ざが共にオンとなる期間
がなくなり、過渡時においてＭＯ８Ｔ？、ｆを介して電
源ｖｌ！。・Ｖ０間を流れる貫通電流を簡易的確に防止
できる。
、ＰＭＯ８Ｔ７及びＮＭＤＳＴｔが共にオフとなる期間
がとれる。従ってＭＯ８Ｔ７．ざが共にオンとなる期間
がなくなり、過渡時においてＭＯ８Ｔ？、ｆを介して電
源ｖｌ！。・Ｖ０間を流れる貫通電流を簡易的確に防止
できる。
しかしながら、上記構成の回路では、入力信号Ｖ／の立
上り及び立下り時の過渡時においてＭＯ８Ｔ７、 ｆ共
にオフとなるため、出力信号Ｖが７０−ディング状態（
高イ／ビーダｙス状態）ＦＴになるばかりか、インバー
タよ、乙に立上り及び立下り時の遅れがあるため、この
遅れが出力信号Ｖに表われるという問題点があった。
上り及び立下り時の過渡時においてＭＯ８Ｔ７、 ｆ共
にオフとなるため、出力信号Ｖが７０−ディング状態（
高イ／ビーダｙス状態）ＦＴになるばかりか、インバー
タよ、乙に立上り及び立下り時の遅れがあるため、この
遅れが出力信号Ｖに表われるという問題点があった。
これらの問題点を有するため、負荷として例えば液晶（
ＬＣＤ）を駆動する場合、ＬＣＤにクロストーク（漏れ
）等が発生するという不都合があった。
ＬＣＤ）を駆動する場合、ＬＣＤにクロストーク（漏れ
）等が発生するという不都合があった。
すなわち、ＬＣＤは、例えば、多数のセグメントと複数
のコモン端子との間に液晶材が介装された構造をしてい
る。このよ５なＬＣＤを従来の回路で駆動すると、セグ
メント端子間で出力波形の立上り、立下り遅れが不均一
となるばかりか、高デエティ比の場合にコモン端子間で
出力波形の立上り、立下り遅れが不均一となると共に、
コモン端子とセグメント端子間でも出力波形の遅れが不
均一となる。さらに、これらのコモン端子及びセグメン
ト端子の内で最も速く動作した端子以外は、今だ出力波
形がフローティング状態のために、ＬＣＤにクロストー
クが発生し、コントラストが得忙＜＜、表示面が不鮮明
となる不都合があった。
のコモン端子との間に液晶材が介装された構造をしてい
る。このよ５なＬＣＤを従来の回路で駆動すると、セグ
メント端子間で出力波形の立上り、立下り遅れが不均一
となるばかりか、高デエティ比の場合にコモン端子間で
出力波形の立上り、立下り遅れが不均一となると共に、
コモン端子とセグメント端子間でも出力波形の遅れが不
均一となる。さらに、これらのコモン端子及びセグメン
ト端子の内で最も速く動作した端子以外は、今だ出力波
形がフローティング状態のために、ＬＣＤにクロストー
クが発生し、コントラストが得忙＜＜、表示面が不鮮明
となる不都合があった。
本発明は前記従来技術が持っていた問題点として、入力
信号の豆上り及び立下り時の過渡時における出力信号の
フローティング状態と、入力信号の立上り及び立下り時
における出力信号の遅れの点について解決したＭＯ８駆
動回路を提供するものである。
信号の豆上り及び立下り時の過渡時における出力信号の
フローティング状態と、入力信号の立上り及び立下り時
における出力信号の遅れの点について解決したＭＯ８駆
動回路を提供するものである。
本発明は前記問題点を解決するために、ＭＯ８駆動回路
において、オン状態時の抵抗値が小さいＭＯＳ トラン
ジスタからなる第１のスイッチ手段と、オン状態時の抵
抗値が大きいＭＯＳトランジスタからなる第二のスイッ
チ手段とを、出力端子と電源供給端子との間に並列に接
続したスイッチ回路と、このスイッチ回路のオフ状態か
らオン状態への移行時には第１と第２のスイッチ手段を
同時にオン状態にすると共に、オン状態からオフ状態へ
の移行時には第１のスイッチ手段をオフ状態にしだ後に
第２のスイッチ手段をオフ状態にするよ５なタイミング
回路とを備えるようにしたものである。
において、オン状態時の抵抗値が小さいＭＯＳ トラン
ジスタからなる第１のスイッチ手段と、オン状態時の抵
抗値が大きいＭＯＳトランジスタからなる第二のスイッ
チ手段とを、出力端子と電源供給端子との間に並列に接
続したスイッチ回路と、このスイッチ回路のオフ状態か
らオン状態への移行時には第１と第２のスイッチ手段を
同時にオン状態にすると共に、オン状態からオフ状態へ
の移行時には第１のスイッチ手段をオフ状態にしだ後に
第２のスイッチ手段をオフ状態にするよ５なタイミング
回路とを備えるようにしたものである。
本発明によれば、以上のよ５１ＣＭＯ８駆動回路を構成
したので、入力信号の立上り及び立下り時の過渡時にお
いて第１と第２のスイッチ手段が同時にオフとならない
ので、出力信号が７０−ティング状態とならない。この
際、電源間に流れる貫通電流は、第２のスイッチ手段の
高抵抗値で減少する。従って前記問題点を除去できるの
である。
したので、入力信号の立上り及び立下り時の過渡時にお
いて第１と第２のスイッチ手段が同時にオフとならない
ので、出力信号が７０−ティング状態とならない。この
際、電源間に流れる貫通電流は、第２のスイッチ手段の
高抵抗値で減少する。従って前記問題点を除去できるの
である。
第１図は本発明の実施例を示すＭＯ８駆動回路の回路図
である。
である。
第１図において、１０はタイミング回路であり、このタ
イミング回路１０の出力信号によりスイッチ回路ＪＯが
作動する。
イミング回路１０の出力信号によりスイッチ回路ＪＯが
作動する。
ここで、タイミング回路／θは、入力信号Ｖ／／が与え
られる入力端子／／と、出力信号Ｖ／−を送出する出力
端子／２、出力信号Ｖ／３を送出する出力端子１３、及
び出力信号Ｖ／４Ｃを送出する出力端子／４Ｃとを有し
ている。そして入力端子／／にはＴ型７リツプフロツプ
（Ｔ−ＦＦ ） ｘ、 ！／が接続されると共に、Ｔ
−ＦＦ ！／のＱ出力Ｖ２／にはＮＯＴゲー）ｕ、 Ｔ
−ＦＦ２７）、２／（ｒ）各Ｑ出力ＶＸ）、 Ｖ２／に
はＮＯＲゲートｕとＮＡＮＤゲート評がそれぞれ接続さ
れている。Ｔ−ＦＦ、２１）は入力信号Ｖ／／の前縁で
動作すると共に、Ｔ −ＦＦ ｕ／は入力信号Ｖ／／の
後縁で動作する。また、ＮＯＴゲートｎはＴ−ＦＦコ／
のＱ出力Ｖコｌを反転し、ＮＯＲゲートコはＴ−ＦＦ２
０．２／における各Ｑ出力ｖ２Ｄ、 ｖ２ｉの否定論理
和を、ＮＡＮＤゲート評はＴ−ＦＦ、＋６．コｌにおけ
る各Ｑ出力ｖｘ、ｖ２ｉの否定論理積をそれぞれとり、
所定のタイミングでスイッチ回路Ｊに与える。
られる入力端子／／と、出力信号Ｖ／−を送出する出力
端子／２、出力信号Ｖ／３を送出する出力端子１３、及
び出力信号Ｖ／４Ｃを送出する出力端子／４Ｃとを有し
ている。そして入力端子／／にはＴ型７リツプフロツプ
（Ｔ−ＦＦ ） ｘ、 ！／が接続されると共に、Ｔ
−ＦＦ ！／のＱ出力Ｖ２／にはＮＯＴゲー）ｕ、 Ｔ
−ＦＦ２７）、２／（ｒ）各Ｑ出力ＶＸ）、 Ｖ２／に
はＮＯＲゲートｕとＮＡＮＤゲート評がそれぞれ接続さ
れている。Ｔ−ＦＦ、２１）は入力信号Ｖ／／の前縁で
動作すると共に、Ｔ −ＦＦ ｕ／は入力信号Ｖ／／の
後縁で動作する。また、ＮＯＴゲートｎはＴ−ＦＦコ／
のＱ出力Ｖコｌを反転し、ＮＯＲゲートコはＴ−ＦＦ２
０．２／における各Ｑ出力ｖ２Ｄ、 ｖ２ｉの否定論理
和を、ＮＡＮＤゲート評はＴ−ＦＦ、＋６．コｌにおけ
る各Ｑ出力ｖｘ、ｖ２ｉの否定論理積をそれぞれとり、
所定のタイミングでスイッチ回路Ｊに与える。
スイッチ回路３０は、入力側が前記出力端子／２〜／Ｕ
にそれぞれ接続されると共に、出力信号１３／を送出す
る出力端子３／、高電源電圧ｖ０゜が印加される電源端
子３．２、及び低電源電圧ｖ０が印加される電源端子３
３をそれぞれ有している。そして電源端子３２・３３間
には、オン状態時の抵抗値が例えば１０ＫΩ〜５０にΩ
のように大きいＰ形ＭＯＳトランジスタ（ＰＭＯ８Ｔ）
侵及びＮ形ＭＯ８トランジスタ（ＮＭＯ８Ｔ）＋ｚの直
列回路と、オン状態時の抵抗値が例えば／にΩ〜りにΩ
のよ５に小さいＰＭＯＳトラ／ジスタリスＰ ＭＯ８Ｔ
） ｑ；ｈ及びＮ形ＭＯ８トランジスタ（ＮＭＯ８Ｔ
）Ｒの直列回路とが、それぞれ並列に接続されている。
にそれぞれ接続されると共に、出力信号１３／を送出す
る出力端子３／、高電源電圧ｖ０゜が印加される電源端
子３．２、及び低電源電圧ｖ０が印加される電源端子３
３をそれぞれ有している。そして電源端子３２・３３間
には、オン状態時の抵抗値が例えば１０ＫΩ〜５０にΩ
のように大きいＰ形ＭＯＳトランジスタ（ＰＭＯ８Ｔ）
侵及びＮ形ＭＯ８トランジスタ（ＮＭＯ８Ｔ）＋ｚの直
列回路と、オン状態時の抵抗値が例えば／にΩ〜りにΩ
のよ５に小さいＰＭＯＳトラ／ジスタリスＰ ＭＯ８Ｔ
） ｑ；ｈ及びＮ形ＭＯ８トランジスタ（ＮＭＯ８Ｔ
）Ｒの直列回路とが、それぞれ並列に接続されている。
さらに、ＰＭＯ８Ｔ＜ｕ、ｐコの各ソースは電源端子３
コに、各ドレインはＮ ＭＯＳ Ｔ ｔｔｔ。
コに、各ドレインはＮ ＭＯＳ Ｔ ｔｔｔ。
勾のドレイン及び出力端子３１にそれぞれ接続されると
共に、ＰＭＯ８Ｔ４Ｊのゲートは出力端子ｌコに、ＰＭ
Ｏ８Ｔ！コのゲートは出力端子／ｌＩにそれぞれ接続さ
れている。またＮＭＯ８Ｔ４’／、 ｕの各ソースは電
源端子３３に接続されると共に、Ｎ ＭＯ８Ｔ ａｔの
ゲートは出力端子／２に、ＮＭＯ８ＩＪのゲートは出力
端子／３にそれぞれ接続されている。
共に、ＰＭＯ８Ｔ４Ｊのゲートは出力端子ｌコに、ＰＭ
Ｏ８Ｔ！コのゲートは出力端子／ｌＩにそれぞれ接続さ
れている。またＮＭＯ８Ｔ４’／、 ｕの各ソースは電
源端子３３に接続されると共に、Ｎ ＭＯ８Ｔ ａｔの
ゲートは出力端子／２に、ＮＭＯ８ＩＪのゲートは出力
端子／３にそれぞれ接続されている。
第１図は第１７各部の信号波形を示すタイミング図°で
あり、この図を参考しつつ第１図の回路の動作を説明す
る。なお、第ダ図において、時刻ｔ１は入力信号Ｖ／／
であるクロック信号が低レベル（°Ｌ”レベル）である
とき、時刻ｔ２は同信号Ｖ／／が最初に立上って高レベ
ル（”Ｈ”レベル）Ｋなつたとき、時刻ｔ、は同”Ｈ”
レベルの立下り時、時刻ｔ４は同信号Ｖ／／の次の立上
り時、及び時刻ｔ５は同信号Ｖ／／の次の立下り時をそ
れぞれ示している。
あり、この図を参考しつつ第１図の回路の動作を説明す
る。なお、第ダ図において、時刻ｔ１は入力信号Ｖ／／
であるクロック信号が低レベル（°Ｌ”レベル）である
とき、時刻ｔ２は同信号Ｖ／／が最初に立上って高レベ
ル（”Ｈ”レベル）Ｋなつたとき、時刻ｔ、は同”Ｈ”
レベルの立下り時、時刻ｔ４は同信号Ｖ／／の次の立上
り時、及び時刻ｔ５は同信号Ｖ／／の次の立下り時をそ
れぞれ示している。
先ず、時刻ｔ１ において、入力端子／／に与えられる
入力信号Ｖ／／が”５ｍレベルであると、Ｔ−ＦＦ〃の
Ｑ出力ｖｒが”Ｌ゛レベルなると共に、Ｔ−ＦＦλノで
は入力信号Ｖ／／が反転されて与えられＱ出力Ｖ２／が
＠Ｌ＝レベルとなる。Ｑ出力Ｖｔ２／はＮＯＴゲート二
で反転されて°Ｈ”レベルの信号Ｖ／コとなり、出力端
子／コを介してＰＭＯ８ＴＩＡ０及びＮＭＯ８Ｔ侵の各
ゲートに与えられる。また、”Ｌ”レベルの信号Ｖ辺、
ＶユＩはＮＯＲゲートＮで”Ｈ″レベル信号Ｖ／Ｊとな
り、端子１３を介してＮＭＯ８ＴＩＡ３のゲートに与え
られると共に、”Ｌ”レベルの信号ｖ〃。
入力信号Ｖ／／が”５ｍレベルであると、Ｔ−ＦＦ〃の
Ｑ出力ｖｒが”Ｌ゛レベルなると共に、Ｔ−ＦＦλノで
は入力信号Ｖ／／が反転されて与えられＱ出力Ｖ２／が
＠Ｌ＝レベルとなる。Ｑ出力Ｖｔ２／はＮＯＴゲート二
で反転されて°Ｈ”レベルの信号Ｖ／コとなり、出力端
子／コを介してＰＭＯ８ＴＩＡ０及びＮＭＯ８Ｔ侵の各
ゲートに与えられる。また、”Ｌ”レベルの信号Ｖ辺、
ＶユＩはＮＯＲゲートＮで”Ｈ″レベル信号Ｖ／Ｊとな
り、端子１３を介してＮＭＯ８ＴＩＡ３のゲートに与え
られると共に、”Ｌ”レベルの信号ｖ〃。
ＶユｌはＮＡＮＤゲート２ダで＠Ｈルベルの信号Ｖ／Ｑ
となり、端子／ｌＩを介してＰＭＯ８’１２に与えられ
る。
となり、端子／ｌＩを介してＰＭＯ８’１２に与えられ
る。
すると、Ｐ ＭＯＳ Ｔ ４ｔＯ、ｔｉ２がオフすると
共にＮＭＯ８Ｔｔａｔ、 Ｏがオンし、出力端子３／か
ら低電源電圧■３ｓが出力される。この際、電源端子３
−・３３間には貫通電流が流れず、出力信号ＶＪ／もフ
ローティング状態ではない。
共にＮＭＯ８Ｔｔａｔ、 Ｏがオンし、出力端子３／か
ら低電源電圧■３ｓが出力される。この際、電源端子３
−・３３間には貫通電流が流れず、出力信号ＶＪ／もフ
ローティング状態ではない。
そして時刻ｔ２において入力信号Ｖ／／が°Ｈ”レベル
となると、信号ｖ〃が“Ｈ”レベルとなって信号Ｖ／Ｊ
が”Ｌ” レベルとなル。従ッテＭＯ８Ｔ ’Ｒ）、
ｌＩ２゜Ｒがオフで、ＭＯ８’ｌ／がオン状態にある。
となると、信号ｖ〃が“Ｈ”レベルとなって信号Ｖ／Ｊ
が”Ｌ” レベルとなル。従ッテＭＯ８Ｔ ’Ｒ）、
ｌＩ２゜Ｒがオフで、ＭＯ８’ｌ／がオン状態にある。
このため、ＭＯ８Ｔａ／を通して出力端子３１から低電
源電圧ｖｓ、が出力される。この際、前記時刻ｔ、と同
様に、貫通電流が流れず、出力信号ＶＪ／も７０−ティ
ング状態ではない。
源電圧ｖｓ、が出力される。この際、前記時刻ｔ、と同
様に、貫通電流が流れず、出力信号ＶＪ／も７０−ティ
ング状態ではない。
次に、時刻ｔ、において入力信号Ｖ／／が”Ｌルベルに
立下ると、信号Ｖ２／が“Ｈ”レベルとなって信号Ｖ／
二が°Ｌ”レベルとなると共に、信号Ｖ／ダが１Ｌルベ
ルとなる。従ってＭＯ８Ｔ４’／、 ＩＡＪがオフし、
ＭＯ８ＴＩ！０．ダニがオンする。このため、出力端子
３／にはＭＯ８Ｔ４Ｊおよびダニを通して高電源電圧Ｖ
が出力される。この際、 ＭＯ８ＴＩＡ０．４（ｕか
らＭＯ８’ｌ／を通して貫通電流が流れる。ところがＭ
Ｏ８Ｔ＋ｌのオン状態時の抵抗値が例えば１０ＫΩ〜！
ＯＫΩという高抵抗のため、従来のようなオン状態時の
抵抗値がｌＫΩ〜、ｔＫΩ程度のＣ−ＭＯＳインバータ
に比べ、貫通電流を１／２ｏ〜１／１００程度まで減少
させることが可能となるばかりか、出力信号Ｖ、？／も
フローティング状態とはならない。
立下ると、信号Ｖ２／が“Ｈ”レベルとなって信号Ｖ／
二が°Ｌ”レベルとなると共に、信号Ｖ／ダが１Ｌルベ
ルとなる。従ってＭＯ８Ｔ４’／、 ＩＡＪがオフし、
ＭＯ８ＴＩ！０．ダニがオンする。このため、出力端子
３／にはＭＯ８Ｔ４Ｊおよびダニを通して高電源電圧Ｖ
が出力される。この際、 ＭＯ８ＴＩＡ０．４（ｕか
らＭＯ８’ｌ／を通して貫通電流が流れる。ところがＭ
Ｏ８Ｔ＋ｌのオン状態時の抵抗値が例えば１０ＫΩ〜！
ＯＫΩという高抵抗のため、従来のようなオン状態時の
抵抗値がｌＫΩ〜、ｔＫΩ程度のＣ−ＭＯＳインバータ
に比べ、貫通電流を１／２ｏ〜１／１００程度まで減少
させることが可能となるばかりか、出力信号Ｖ、？／も
フローティング状態とはならない。
さらに、時刻ｔ４において入力信号Ｖ／／が“Ｈ“レベ
ルに立上ると、信号ｖＪが“Ｌ”レベルとなって信号ｖ
ｌりが゛Ｈ″レベルとなる。従ってＭＯ８Ｔ≠ｌ。
ルに立上ると、信号ｖＪが“Ｌ”レベルとなって信号ｖ
ｌりが゛Ｈ″レベルとなる。従ってＭＯ８Ｔ≠ｌ。
弘ユ、勾はオフで、ＭＯ３Ｔ４Ｊはオン状態にある。こ
のため、出力端子３１からはＭＯ８ＴＲを通して高電源
電圧ｖｃｃが出力される。この際、貫通電流は流れず、
出力信号Ｖ、？／も７０−ティング状態にはならない。
のため、出力端子３１からはＭＯ８ＴＲを通して高電源
電圧ｖｃｃが出力される。この際、貫通電流は流れず、
出力信号Ｖ、？／も７０−ティング状態にはならない。
その後、時刻ｔ５１ｃおいて入力信号Ｖ／／が立下ると
、信号Ｖ２／が”Ｌ”レベルとなって信号Ｖ／ユが“Ｈ
”レベルとなると共に、信号Ｖ／Ｊが“■”レベルとな
る。従ってＭＯ８ＴＩＩ０．心がオフし、ＭＯ８Ｔダ／
。
、信号Ｖ２／が”Ｌ”レベルとなって信号Ｖ／ユが“Ｈ
”レベルとなると共に、信号Ｖ／Ｊが“■”レベルとな
る。従ってＭＯ８ＴＩＩ０．心がオフし、ＭＯ８Ｔダ／
。
勾がオンする。このため、出力端子３／からはＭＯ８Ｔ
≠／、Ｕを通して低電源電圧ｖ０が出力される。この際
、ＭＯ８ＴＩＡ０からＭＯ８Ｔ弘／、 ｌＡ３を通して
貫通電流が流れるが、ＭＯ８ＴＩのオン状態時の抵抗値
が例えば１０ＫΩ〜よ０にΩという高抵抗のため、従来
に比べて貫通電流を１／２ｏ〜１／１゜。程度まで減少
させることができるばかりか、出力信号ＶＪ／もフロー
ティング状態とはならない。
≠／、Ｕを通して低電源電圧ｖ０が出力される。この際
、ＭＯ８ＴＩＡ０からＭＯ８Ｔ弘／、 ｌＡ３を通して
貫通電流が流れるが、ＭＯ８ＴＩのオン状態時の抵抗値
が例えば１０ＫΩ〜よ０にΩという高抵抗のため、従来
に比べて貫通電流を１／２ｏ〜１／１゜。程度まで減少
させることができるばかりか、出力信号ＶＪ／もフロー
ティング状態とはならない。
さらに本実施例にあっては、ＭＯ８Ｔ４’ユ、＜ｑのオ
ン状態時の抵抗値が例えば／にΩ〜！にΩという低抵抗
のため、出力信号Ｖ、？／のドライブ能力が従来の回路
と変わらないばかりか、従来のように貫通電流防止のた
めに出力信号Ｖコの立上りおよび立下り時の信号遅れを
利用しないため、出力信号Ｖ、７／の立上りおよび立下
り遅れが生じない。
ン状態時の抵抗値が例えば／にΩ〜！にΩという低抵抗
のため、出力信号Ｖ、？／のドライブ能力が従来の回路
と変わらないばかりか、従来のように貫通電流防止のた
めに出力信号Ｖコの立上りおよび立下り時の信号遅れを
利用しないため、出力信号Ｖ、７／の立上りおよび立下
り遅れが生じない。
このように、本実施例では、出力信号Ｖ、７／における
過渡状態での貫通電流を減少し、消費電流を抑制すると
共に、ＭＯ８Ｔ４Ｊ、 弘ユおよび’Ｉ／、ＩＡ３のソ
ース側に発生するトランジェント波形（過渡的な波形）
を減４少させるばかりか、過渡状態での出力信号のフロ
ーティング状態を防止できる。従って本実施例の回路を
用いて例えばＬＣＤを駆動する場合、クロストークが少
なく、電源端子３コ、ＪＪに発生するトランジェント波
形も少ないため、高いコントラストで鮮明な画像表示が
可能となる。
過渡状態での貫通電流を減少し、消費電流を抑制すると
共に、ＭＯ８Ｔ４Ｊ、 弘ユおよび’Ｉ／、ＩＡ３のソ
ース側に発生するトランジェント波形（過渡的な波形）
を減４少させるばかりか、過渡状態での出力信号のフロ
ーティング状態を防止できる。従って本実施例の回路を
用いて例えばＬＣＤを駆動する場合、クロストークが少
なく、電源端子３コ、ＪＪに発生するトランジェント波
形も少ないため、高いコントラストで鮮明な画像表示が
可能となる。
なお、上記実施例では、スイッチ手段としてＰＭＯ８Ｔ
ＩＡＯ，ｕ２及びＮＭＯ８Ｔ弘／、ｕを用いたが、例え
ば第５図（１） 、 （２）に示すようなアナログスイ
ッチを用いることも可能である。ここで、第よ図（１）
のアナログスイッチＶは、ＰＭＯ８Ｔ＆／とＮＭＯ８Ｔ
鳳の各ソース及びドレインを相互に接続すると共に、各
ＭＯ８Ｔ！；／、！２のゲート忙はインバータＳ３を通
して逆相信号を入力し、ＭＯ８Ｔｔ／、 ｒｓのオン。
ＩＡＯ，ｕ２及びＮＭＯ８Ｔ弘／、ｕを用いたが、例え
ば第５図（１） 、 （２）に示すようなアナログスイ
ッチを用いることも可能である。ここで、第よ図（１）
のアナログスイッチＶは、ＰＭＯ８Ｔ＆／とＮＭＯ８Ｔ
鳳の各ソース及びドレインを相互に接続すると共に、各
ＭＯ８Ｔ！；／、！２のゲート忙はインバータＳ３を通
して逆相信号を入力し、ＭＯ８Ｔｔ／、 ｒｓのオン。
オフが同時に行なわれるように構成したものである。同
様に、第５図（２）のアナログスイッチ６０は、ＮＭＯ
８Ｔｘ／とＰＭＯ８ＴＡＪの各ソース及びドレインを相
互に接続すると共に、各ＭＯ８ＴＡ／、 ＡＪのゲート
をインバータ６Ｊを介して接続したものである。
様に、第５図（２）のアナログスイッチ６０は、ＮＭＯ
８Ｔｘ／とＰＭＯ８ＴＡＪの各ソース及びドレインを相
互に接続すると共に、各ＭＯ８ＴＡ／、 ＡＪのゲート
をインバータ６Ｊを介して接続したものである。
このようなアナログスイッチｇｏ、 ｔ、ｏを用いても
、上記実施例と同様の利点を有する。
、上記実施例と同様の利点を有する。
また、上記実施例のタイミング回路ＩＯも種々の変形が
可能である。
可能である。
以上詳細に説明したように１本発明によれば、第１のス
イッチ手段と第２のスイッチ手段とでスイッチ回路を構
成し、このスイッチ回路をタイミング回路によりオン、
オフ制御するようにしたので、過渡状態における貫通電
流の減少と、出力側のフローティング状態の防止という
効果が期待できる。従ってこのＭＯＢ駆動回路を用いて
ＬＣＤを駆動する場合、クロストークが少なく、しかも
貫通電流により電源端子に発生するトランジェント波形
を抑制できるため、高いコントラストで鮮明な画像表示
が可能となる。
イッチ手段と第２のスイッチ手段とでスイッチ回路を構
成し、このスイッチ回路をタイミング回路によりオン、
オフ制御するようにしたので、過渡状態における貫通電
流の減少と、出力側のフローティング状態の防止という
効果が期待できる。従ってこのＭＯＢ駆動回路を用いて
ＬＣＤを駆動する場合、クロストークが少なく、しかも
貫通電流により電源端子に発生するトランジェント波形
を抑制できるため、高いコントラストで鮮明な画像表示
が可能となる。
港／図は本発明の実施例を示すＭＯ８駆動回路の回路図
、第２図は従来のＭＯ８駆動回路を示す回路図、第３図
は第３７各部分の信号波形図、第弘図は第１７各部の信
号波形図、第Ｓ図（１） 、 （２）は第１図中のスイ
ッチ手段の変形例を示す回路図である。 ／・・・タイミング回路、３０・・・スイッチ回路、ｑ
。 −・・・ＰＭＯ８Ｔ％ダ／、ｔｌ、３・・・ＮＭＯ８Ｔ
０茶 ｌ 扇 条 ４ 図 条 ５ 副
、第２図は従来のＭＯ８駆動回路を示す回路図、第３図
は第３７各部分の信号波形図、第弘図は第１７各部の信
号波形図、第Ｓ図（１） 、 （２）は第１図中のスイ
ッチ手段の変形例を示す回路図である。 ／・・・タイミング回路、３０・・・スイッチ回路、ｑ
。 −・・・ＰＭＯ８Ｔ％ダ／、ｔｌ、３・・・ＮＭＯ８Ｔ
０茶 ｌ 扇 条 ４ 図 条 ５ 副
Claims (1)
- オン状態時の抵抗値が小さいＭＯＳトランジスタからな
る第１のスイッチ手段と、オン状態時の抵抗値が大きい
ＭＯＳトランジスタからなる第２のスイッチ手段とを、
出力端子と電源供給端子との間に並列に接続したスイッ
チ回路と、このスイッチ回路のオフ状態からオン状態へ
の移行時には第１と第２のスイッチ手段を同時にオン状
態にすると共に、オン状態からオフ状態への移行時には
第１のスイッチ手段をオフ状態にした後に第２のスイッ
チ手段をオフ状態にするようなタイミング回路とを備え
たＭＯＳ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256184A JPH0722261B2 (ja) | 1984-12-03 | 1984-12-03 | Ｍｏｓ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256184A JPH0722261B2 (ja) | 1984-12-03 | 1984-12-03 | Ｍｏｓ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133722A true JPS61133722A (ja) | 1986-06-21 |
| JPH0722261B2 JPH0722261B2 (ja) | 1995-03-08 |
Family
ID=17289071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256184A Expired - Lifetime JPH0722261B2 (ja) | 1984-12-03 | 1984-12-03 | Ｍｏｓ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722261B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286212A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 出力バツフア回路 |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239354A (en) * | 1975-09-23 | 1977-03-26 | Toshiba Corp | Drive circuit |
| JPS58196726A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | Ｍｏｓ出力回路 |
| JPS61118023A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | Ｍｏｓ型半導体集積回路の入力ゲ−ト回路 |
-
1984
- 1984-12-03 JP JP59256184A patent/JPH0722261B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239354A (en) * | 1975-09-23 | 1977-03-26 | Toshiba Corp | Drive circuit |
| JPS58196726A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | Ｍｏｓ出力回路 |
| JPS61118023A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | Ｍｏｓ型半導体集積回路の入力ゲ−ト回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286212A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 出力バツフア回路 |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722261B2 (ja) | 1995-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |