JP2531105B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2531105B2 JP2531105B2 JP5200460A JP20046093A JP2531105B2 JP 2531105 B2 JP2531105 B2 JP 2531105B2 JP 5200460 A JP5200460 A JP 5200460A JP 20046093 A JP20046093 A JP 20046093A JP 2531105 B2 JP2531105 B2 JP 2531105B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にカスタムLSIと汎用LSIとの間におけるピ
ン間接続を、任意に行うことができるようにするため
の、半導体集積回路に関するものである。
し、特にカスタムLSIと汎用LSIとの間におけるピ
ン間接続を、任意に行うことができるようにするため
の、半導体集積回路に関するものである。
【0002】
【従来の技術】従来の、基板上におけるカスタムLSI
と汎用VLSIとの接続方法としては、カスタムLSI
の配置配線工程の完了を待って、基板のパターン設計を
行なうか、または、予めパターンの切断,接続が可能な
ように構成しておき、カスタムLSIと汎用VLSIと
を配置したのちに、パターンの切断,接続を行うことに
よって配線を行うという、自由度の少ない方法が用いら
れていた。
と汎用VLSIとの接続方法としては、カスタムLSI
の配置配線工程の完了を待って、基板のパターン設計を
行なうか、または、予めパターンの切断,接続が可能な
ように構成しておき、カスタムLSIと汎用VLSIと
を配置したのちに、パターンの切断,接続を行うことに
よって配線を行うという、自由度の少ない方法が用いら
れていた。
【0003】例えば、特開昭61−131539号公報
においては、基板上に、透明導電パターンと、これと接
続されるべき導電パターンとを、絶縁性接着剤層を介し
て重ね合わせて配置し、重ね合わせ部を圧着してレーザ
ー光を照射して加熱することによって接続する方法が開
示されている。
においては、基板上に、透明導電パターンと、これと接
続されるべき導電パターンとを、絶縁性接着剤層を介し
て重ね合わせて配置し、重ね合わせ部を圧着してレーザ
ー光を照射して加熱することによって接続する方法が開
示されている。
【0004】また、特開昭62−12145号公報にお
いては、予め配線に、切断のための狭隘部と、接続のた
めの近接部とを設けておき、配線プログラミングに従っ
て、狭隘部にレーザ光,電子ビームまたはイオンビーム
等のエネルギービームを照射して、エネルギー化学反応
によって照射部を除去することによって配線を切断し、
近接部に同様のエネルギービームを照射して、熱による
相互の溶融と凝固に基づいて照射部の接続を行うことが
記載されている。
いては、予め配線に、切断のための狭隘部と、接続のた
めの近接部とを設けておき、配線プログラミングに従っ
て、狭隘部にレーザ光,電子ビームまたはイオンビーム
等のエネルギービームを照射して、エネルギー化学反応
によって照射部を除去することによって配線を切断し、
近接部に同様のエネルギービームを照射して、熱による
相互の溶融と凝固に基づいて照射部の接続を行うことが
記載されている。
【0005】また、特開昭62−188243号公報に
おいては、半導体集積回路の接触表面の内部に、プログ
ラミング電圧によって、高抵抗状態から低抵抗状態に変
化する表面領域を設け、プログラミング電圧の印加によ
って、電気回路要素を選択的に接続することが開示され
ている。
おいては、半導体集積回路の接触表面の内部に、プログ
ラミング電圧によって、高抵抗状態から低抵抗状態に変
化する表面領域を設け、プログラミング電圧の印加によ
って、電気回路要素を選択的に接続することが開示され
ている。
【0006】さらに、特開昭63−166239号公報
においては、基板上におけるチップ側の所定のパッドと
パッケージ側の接続端子とを、使用目的に従って選択的
にリードで接続することによって、所望の信号出力状態
を形成することが記載されている。
においては、基板上におけるチップ側の所定のパッドと
パッケージ側の接続端子とを、使用目的に従って選択的
にリードで接続することによって、所望の信号出力状態
を形成することが記載されている。
【0007】
【発明が解決しようとする課題】このような従来の配線
接続方法では、カスタムLSIのピン配置決定後にPW
Bのパターン設計を開始することになり、PKG開発T
ATの短縮が困難であった。また、カスタムLSIのピ
ン配置の決定時において、パターン設計上の制約を受け
るという問題があった。さらに、配線接続の自由度を高
めるためには、パターンの接続,切断を行なう必要があ
るという問題があった。
接続方法では、カスタムLSIのピン配置決定後にPW
Bのパターン設計を開始することになり、PKG開発T
ATの短縮が困難であった。また、カスタムLSIのピ
ン配置の決定時において、パターン設計上の制約を受け
るという問題があった。さらに、配線接続の自由度を高
めるためには、パターンの接続,切断を行なう必要があ
るという問題があった。
【0008】本発明は、このような従来技術の課題を解
決しようとするものであって、接続情報をレジスタに記
憶させておき、レジスタの出力に応じてセレクタを切り
替えることによって、カスタムLSIと汎用LSIとの
間におけるピン間接続を、任意に行うことができるよう
にした、半導体集積回路を提供することを目的としてい
る。
決しようとするものであって、接続情報をレジスタに記
憶させておき、レジスタの出力に応じてセレクタを切り
替えることによって、カスタムLSIと汎用LSIとの
間におけるピン間接続を、任意に行うことができるよう
にした、半導体集積回路を提供することを目的としてい
る。
【0009】
【課題を解決するための手段】本発明は、以下のごとき
構成をとることによって、前述した目的を達成しようと
するものである。
構成をとることによって、前述した目的を達成しようと
するものである。
【0010】(1) 基板上で、第1の集積回路の複数の出
力(A1〜An)と第2の集積回路の複数の入力(B1
〜Bn)とを,1対1の任意の組み合わせで接続する第
3の集積回路を設け、この第3の集積回路が、第1の集
積回路の出力(A1〜An)と第2の集積回路の入力
(B1〜Bn)との接続情報を記憶する複数の記憶手段
と、この複数の記憶手段に第1の集積回路の出力(A1
〜An)と第2の集積回路の入力(B1〜Bn)との接
続を定める外部からのデータ(D1〜Dm)を書き込む
書込み手段と、複数の記憶手段の情報を選択信号として
与えられることによって第1の集積回路の出力(A1〜
An)から選択してそれぞれ第2の集積回路の入力(B
1〜Bn)に出力する複数の選択手段とを備えた。
力(A1〜An)と第2の集積回路の複数の入力(B1
〜Bn)とを,1対1の任意の組み合わせで接続する第
3の集積回路を設け、この第3の集積回路が、第1の集
積回路の出力(A1〜An)と第2の集積回路の入力
(B1〜Bn)との接続情報を記憶する複数の記憶手段
と、この複数の記憶手段に第1の集積回路の出力(A1
〜An)と第2の集積回路の入力(B1〜Bn)との接
続を定める外部からのデータ(D1〜Dm)を書き込む
書込み手段と、複数の記憶手段の情報を選択信号として
与えられることによって第1の集積回路の出力(A1〜
An)から選択してそれぞれ第2の集積回路の入力(B
1〜Bn)に出力する複数の選択手段とを備えた。
【0011】(2) 基板上に、第1の集積回路の複数の出
力(A1〜An)と第2の集積回路の複数の入力(B1
〜Bn)とを、1対1の任意の組み合わせにおいて接続
するための第3の集積回路を設け、この第3の集積回路
が、所定のクロック信号(CLK)に応じて入出力数
(n)をカウントするカウンタと、書込み指示信号(W
R)に応じてカウンタのカウント値をデコードして出力
するデコーダと、このデコーダの出力に応じて、第1の
集積回路の出力(A1〜An)と第2の集積回路の入力
(B1〜Bn)との接続を定める外部からのデータ(D
1〜Dm)を順次記憶する複数のレジスタ(131 〜1
3n )と、該各レジスタ(131 〜13n )の出力を選
択信号として与えられることによって、第1の集積回路
の出力(A1〜An)から選択してそれぞれ第2の集積
回路の入力(B1〜Bn)に出力する複数のセレクタ
(141 〜14n )とを備えた。
力(A1〜An)と第2の集積回路の複数の入力(B1
〜Bn)とを、1対1の任意の組み合わせにおいて接続
するための第3の集積回路を設け、この第3の集積回路
が、所定のクロック信号(CLK)に応じて入出力数
(n)をカウントするカウンタと、書込み指示信号(W
R)に応じてカウンタのカウント値をデコードして出力
するデコーダと、このデコーダの出力に応じて、第1の
集積回路の出力(A1〜An)と第2の集積回路の入力
(B1〜Bn)との接続を定める外部からのデータ(D
1〜Dm)を順次記憶する複数のレジスタ(131 〜1
3n )と、該各レジスタ(131 〜13n )の出力を選
択信号として与えられることによって、第1の集積回路
の出力(A1〜An)から選択してそれぞれ第2の集積
回路の入力(B1〜Bn)に出力する複数のセレクタ
(141 〜14n )とを備えた。
【0012】
【作用】本発明において対象とする半導体集積回路は、
基板1上において、第1の集積回路2の複数の出力A1
〜Anと、第2の集積回路3の複数の入力B1〜Bnと
を、第3の集積回路4によって、1対1に任意の組み合
わせにおいて接続するものである。
基板1上において、第1の集積回路2の複数の出力A1
〜Anと、第2の集積回路3の複数の入力B1〜Bnと
を、第3の集積回路4によって、1対1に任意の組み合
わせにおいて接続するものである。
【0013】このような集積回路4に、カウンタ11を
設けて、クロック信号CLKに応じて、第1の集積回路
2と第2の集積回路3の入出力数nをカウントし、デコ
ーダ12を設けて、外部からの書込み指示信号WRに応
じて、カウンタ11のカウント値をデコードして出力
し、複数のレジスタ131 〜13n を設けて、デコーダ
12の出力に応じて、第1の集積回路2の出力A1〜A
nと第2の集積回路3の入力B1〜Bnとの接続を定め
る外部からのデータD1〜Dmを順次記憶する。
設けて、クロック信号CLKに応じて、第1の集積回路
2と第2の集積回路3の入出力数nをカウントし、デコ
ーダ12を設けて、外部からの書込み指示信号WRに応
じて、カウンタ11のカウント値をデコードして出力
し、複数のレジスタ131 〜13n を設けて、デコーダ
12の出力に応じて、第1の集積回路2の出力A1〜A
nと第2の集積回路3の入力B1〜Bnとの接続を定め
る外部からのデータD1〜Dmを順次記憶する。
【0014】そして、複数のセレクタ141 〜14n を
設けて、各レジスタ131 〜13nの出力を選択信号と
して与えることによって、第1の集積回路2の出力A1
〜Anから選択して、それぞれ第2の集積回路3の入力
B1〜Bnに出力する。
設けて、各レジスタ131 〜13nの出力を選択信号と
して与えることによって、第1の集積回路2の出力A1
〜Anから選択して、それぞれ第2の集積回路3の入力
B1〜Bnに出力する。
【0015】このように、第3の集積回路4によって、
第1の集積回路2と第2の集積回路3との間における1
対1のピン間接続を、任意の組み合わせにおいて実現す
ることができる。
第1の集積回路2と第2の集積回路3との間における1
対1のピン間接続を、任意の組み合わせにおいて実現す
ることができる。
【0016】本発明によれば、ゲートアレイ等のカスタ
ムLSIと汎用LSI等が混在する基板を製造する場合
に、カスタムLSIの各信号ピンの番号が未定のまま、
基板のパターン設計および製造を行って、基板の完成後
に、カスタムLSIと汎用LSIとの間のピン間接続を
任意に行うことができる。
ムLSIと汎用LSI等が混在する基板を製造する場合
に、カスタムLSIの各信号ピンの番号が未定のまま、
基板のパターン設計および製造を行って、基板の完成後
に、カスタムLSIと汎用LSIとの間のピン間接続を
任意に行うことができる。
【0017】そのため、カスタムLSIの開発に当たっ
て、基板のパターン設計およびカスタムLSIのピン配
置のアサインを、それぞれ独立して行うことが可能とな
り、基板とカスタムLSIの開発時期の整合の必要がな
くなり、基板パターンの設計の自由度を増加し、カスタ
ムLSIの内部の配置および配線の自由度を増すことが
できるようになる。
て、基板のパターン設計およびカスタムLSIのピン配
置のアサインを、それぞれ独立して行うことが可能とな
り、基板とカスタムLSIの開発時期の整合の必要がな
くなり、基板パターンの設計の自由度を増加し、カスタ
ムLSIの内部の配置および配線の自由度を増すことが
できるようになる。
【0018】
【実施例】以下、本発明の一実施例を図1および図2に
基づいて説明する。図1は、本発明の一実施例の全体構
成を示すブロック図である。図1に示す実施例は、基板
1上で、第1の集積回路2の複数の出力A1〜Anと第
2の集積回路3の複数の入力B1〜Bnとを、1対1の
任意の組み合わせで接続する第3の集積回路4を設け、
この第3の集積回路4が、第1の集積回路2の出力A1
〜Anと第2の集積回路3の入力B1〜Bnとの接続情
報を記憶する複数の記憶手段5と、この複数の記憶手段
5に第1の集積回路2の出力A1〜Anと第2の集積回
路3の入力B1〜Bnとの接続を定める外部からのデー
タD1〜Dmを書き込む書込み手段6と、複数の記憶手
段5の情報を選択信号として与えられることによって第
1の集積回路2の出力A1〜Anから選択してそれぞれ
第2の集積回路3の入力B1〜Bnに出力する複数の選
択手段7とを備えた、という概略構成をとっている。
基づいて説明する。図1は、本発明の一実施例の全体構
成を示すブロック図である。図1に示す実施例は、基板
1上で、第1の集積回路2の複数の出力A1〜Anと第
2の集積回路3の複数の入力B1〜Bnとを、1対1の
任意の組み合わせで接続する第3の集積回路4を設け、
この第3の集積回路4が、第1の集積回路2の出力A1
〜Anと第2の集積回路3の入力B1〜Bnとの接続情
報を記憶する複数の記憶手段5と、この複数の記憶手段
5に第1の集積回路2の出力A1〜Anと第2の集積回
路3の入力B1〜Bnとの接続を定める外部からのデー
タD1〜Dmを書き込む書込み手段6と、複数の記憶手
段5の情報を選択信号として与えられることによって第
1の集積回路2の出力A1〜Anから選択してそれぞれ
第2の集積回路3の入力B1〜Bnに出力する複数の選
択手段7とを備えた、という概略構成をとっている。
【0019】これをさらに詳述すると、複数の記憶手段
5は、第1の集積回路2の出力A1〜Anと第2の集積
回路3の入力B1〜Bnとの接続情報を記憶する。書込
み手段6は、複数の記憶手段5に、第1の集積回路2の
出力A1〜Anと第2の集積回路3の入力B1〜Bnと
の接続を定める外部からのデータD1〜Dmを書き込
む。複数の選択手段7は、複数の記憶手段5の情報を選
択信号として与えられることによって、第1の集積回路
2の出力A1〜Anから選択してそれぞれ第2の集積回
路3の入力B1〜Bnに出力する。
5は、第1の集積回路2の出力A1〜Anと第2の集積
回路3の入力B1〜Bnとの接続情報を記憶する。書込
み手段6は、複数の記憶手段5に、第1の集積回路2の
出力A1〜Anと第2の集積回路3の入力B1〜Bnと
の接続を定める外部からのデータD1〜Dmを書き込
む。複数の選択手段7は、複数の記憶手段5の情報を選
択信号として与えられることによって、第1の集積回路
2の出力A1〜Anから選択してそれぞれ第2の集積回
路3の入力B1〜Bnに出力する。
【0020】図2は、本発明の一実施例における、集積
回路の具体的構成例を示すブロック図である。集積回路
4は、カウンタ11,デコーダ12,レジスタ131 〜
13n およびセレクタ141 〜14n から構成されてい
る。
回路の具体的構成例を示すブロック図である。集積回路
4は、カウンタ11,デコーダ12,レジスタ131 〜
13n およびセレクタ141 〜14n から構成されてい
る。
【0021】カウンタ11は、クロック信号CLKをカ
ウントするmビットのカウンタである。デコーダ12
は、mビットのカウンタ11からのカウント値0〜n−
1をデコードして、書込み指示信号WRに応じてn個の
出力を発生する。
ウントするmビットのカウンタである。デコーダ12
は、mビットのカウンタ11からのカウント値0〜n−
1をデコードして、書込み指示信号WRに応じてn個の
出力を発生する。
【0022】レジスタ131 〜13n は、デコーダ12
のそれぞれの出力をクロック入力Cに与えられたとき、
データ入力Dにおける外部からのmビットのデータを順
次記憶する。セレクタ141 〜14n は、n−1セレク
タからなり、各レジスタ131 〜13n の出力を選択信
号として与えられることによって、n個の入力信号A1
〜Anからそれぞれ1個を選択して、それぞれ出力信号
B1〜Bnとして出力する。
のそれぞれの出力をクロック入力Cに与えられたとき、
データ入力Dにおける外部からのmビットのデータを順
次記憶する。セレクタ141 〜14n は、n−1セレク
タからなり、各レジスタ131 〜13n の出力を選択信
号として与えられることによって、n個の入力信号A1
〜Anからそれぞれ1個を選択して、それぞれ出力信号
B1〜Bnとして出力する。
【0023】いま、図1に示されたカスタムLSI2か
ら、n個の入力信号A1〜Anが与えられると、セレク
タ141 〜14n は、レジスタ131 〜13n のmビッ
トの出力S1〜Smを選択信号として、入力A1〜An
に対応する入力信号d1〜dnからそれぞれ1ビットを
選択して出力する。レジスタ131 〜13n は、外部か
らのmビットの入力信号D1〜Dmを記憶して、それぞ
れセレクタ131 〜13n の選択信号として供給する。
いま、n=16とすると、セレクタ131 〜13n が必
要とする選択信号は4ビットであって、レジスタ131
〜13n はそれぞれ4ビットレジスタからなり、入力信
号D1〜Dmは4本必要である。
ら、n個の入力信号A1〜Anが与えられると、セレク
タ141 〜14n は、レジスタ131 〜13n のmビッ
トの出力S1〜Smを選択信号として、入力A1〜An
に対応する入力信号d1〜dnからそれぞれ1ビットを
選択して出力する。レジスタ131 〜13n は、外部か
らのmビットの入力信号D1〜Dmを記憶して、それぞ
れセレクタ131 〜13n の選択信号として供給する。
いま、n=16とすると、セレクタ131 〜13n が必
要とする選択信号は4ビットであって、レジスタ131
〜13n はそれぞれ4ビットレジスタからなり、入力信
号D1〜Dmは4本必要である。
【0024】デコーダ12は、nビットカウンタ11の
出力を入力として、カウンタ値0〜n−1のそれぞれに
ついて、書込み指示信号WRに応じて、それぞれのレジ
スタ131 〜13n に対する書込み信号を出力する。レ
ジスタ131 〜13n は、入力信号D1〜Dmに対応す
る任意の値を保持して、セレクタ141 〜14n に対す
る選択信号を出力する。
出力を入力として、カウンタ値0〜n−1のそれぞれに
ついて、書込み指示信号WRに応じて、それぞれのレジ
スタ131 〜13n に対する書込み信号を出力する。レ
ジスタ131 〜13n は、入力信号D1〜Dmに対応す
る任意の値を保持して、セレクタ141 〜14n に対す
る選択信号を出力する。
【0025】このように、セレクタ141 〜14n に対
する選択信号を出力するレジスタ131 〜13n は、任
意の値を保持することができ、カスタムLSI2の有す
るA1〜Anの各信号が、汎用LSI3の有するB1〜
Bnのうちの任意の信号となるようにすることができ
る。
する選択信号を出力するレジスタ131 〜13n は、任
意の値を保持することができ、カスタムLSI2の有す
るA1〜Anの各信号が、汎用LSI3の有するB1〜
Bnのうちの任意の信号となるようにすることができ
る。
【0026】従って、図2に示された集積回路4によれ
ば、カスタムLSI2の出力信号A1〜Anと、汎用L
SI3の入力信号B1〜Bnとの1対1の組み合わせ
を、外部からの指示に基づいて、任意に選択して接続す
ることが可能となる。
ば、カスタムLSI2の出力信号A1〜Anと、汎用L
SI3の入力信号B1〜Bnとの1対1の組み合わせ
を、外部からの指示に基づいて、任意に選択して接続す
ることが可能となる。
【0027】
【発明の効果】以上説明したように本発明によれば、カ
スタムLSIと汎用LSIとの間のピン間接続を、任意
に選択して行うことができるので、カスタムLSIのピ
ン番号を決定する際に、実装面からの制約を除去するこ
とができる。
スタムLSIと汎用LSIとの間のピン間接続を、任意
に選択して行うことができるので、カスタムLSIのピ
ン番号を決定する際に、実装面からの制約を除去するこ
とができる。
【0028】また、基板のパターン設計の早期着手が可
能となり、しかも配線パターンの切断,接続等の処理が
不要となる。従って、本発明によれば、基板設計上の自
由度を増加できるという効果を奏することができる、優
れた半導体集積回路を提供することができるものであ
る。
能となり、しかも配線パターンの切断,接続等の処理が
不要となる。従って、本発明によれば、基板設計上の自
由度を増加できるという効果を奏することができる、優
れた半導体集積回路を提供することができるものであ
る。
【図1】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図2】本発明の一実施例における、集積回路の具体的
構成例を示すブロック図である。
構成例を示すブロック図である。
1 基板 2 第1の集積回路 3 第2の集積回路 4 第3の集積回路 5 記憶手段 6 書込み手段 7 選択手段 11 カウンタ 12 デコーダ 131 〜13n レジスタ 141 〜14n セレクタ
Claims (2)
- 【請求項1】 基板上で、第1の集積回路の複数の出力
(A1〜An)と第2の集積回路の複数の入力(B1〜
Bn)とを、1対1の任意の組み合わせで接続する第3
の集積回路を設け、 この第3の集積回路が、前記第1の集積回路の出力(A
1〜An)と第2の集積回路の入力(B1〜Bn)との
接続情報を記憶する複数の記憶手段と、この複数の記憶
手段に前記第1の集積回路の出力(A1〜An)と第2
の集積回路の入力(B1〜Bn)との接続を定める外部
からのデータ(D1〜Dm)を書き込む書込み手段と、
前記複数の記憶手段の情報を選択信号として与えられる
ことによって前記第1の集積回路の出力(A1〜An)
から選択してそれぞれ前記第2の集積回路の入力(B1
〜Bn)に出力する複数の選択手段とを備えたことを特
徴とした半導体集積回路。 - 【請求項2】 基板上で、第1の集積回路の複数の出力
(A1〜An)と第2の集積回路の複数の入力(B1〜
Bn)とを、1対1の任意の組み合わせにおいて接続す
るための第3の集積回路を設け、 この第3の集積回路が、所定のクロック信号(CLK)
に応じて前記入出力数(n)をカウントするカウンタ
と、書込み指示信号(WR)に応じて前記カウンタのカ
ウント値をデコードして出力するデコーダと、このデコ
ーダの出力に応じて、前記第1の集積回路の出力(A1
〜An)と前記第2の集積回路の入力(B1〜Bn)と
の接続を定める外部からのデータ(D1〜Dm)を順次
記憶する複数のレジスタ(131 〜13n )と、 該各レジスタ(131 〜13n )の出力を選択信号とし
て与えられることによって、前記第1の集積回路の出力
(A1〜An)から選択してそれぞれ前記第2の集積回
路の入力(B1〜Bn)に出力する複数のセレクタ(1
41 〜14n )とを備えたことを特徴とする半導体集積
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5200460A JP2531105B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5200460A JP2531105B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0737982A JPH0737982A (ja) | 1995-02-07 |
JP2531105B2 true JP2531105B2 (ja) | 1996-09-04 |
Family
ID=16424679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5200460A Expired - Fee Related JP2531105B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2531105B2 (ja) |
-
1993
- 1993-07-20 JP JP5200460A patent/JP2531105B2/ja not_active Expired - Fee Related
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