JP3490273B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は複数の機能ブロック
を備えている半導体集積回路装置に関する。
を備えている半導体集積回路装置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路装置は、複数の
機能ブロック、たとえばメガセルブロックおよびランダ
ムブロックを有している。ここでメガセルブロックと
は、既に設計された汎用の回路であって、例えばＣＰ
Ｕ、メモリ（ＲＡＭ，ＲＯＭ）、乗算器等である。また
ランダムブロックとは、製品（集積回路）に合わせて設
計される回路であって、例えばプログラマブルＩ．Ｏ
（入出力装置）、シリアルＩ．Ｏ、ＤＭＡ（Direct Mem
ory Access）コントローラ等である。
機能ブロック、たとえばメガセルブロックおよびランダ
ムブロックを有している。ここでメガセルブロックと
は、既に設計された汎用の回路であって、例えばＣＰ
Ｕ、メモリ（ＲＡＭ，ＲＯＭ）、乗算器等である。また
ランダムブロックとは、製品（集積回路）に合わせて設
計される回路であって、例えばプログラマブルＩ．Ｏ
（入出力装置）、シリアルＩ．Ｏ、ＤＭＡ（Direct Mem
ory Access）コントローラ等である。
【０００３】このような複数の機能ブロックを有する従
来の半導体集積回路装置の一例の構成を図５に示す。こ
の従来の半導体集積回路装置５０は３個の機能ブロック
８1，８2 ，８3 を有している。機能ブロック８1 に
は、外部からパッド２、入力バッファ３を介して信号が
入力されるとともに、他の機能ブロック８2 および８3
からも信号が入力される。そして所定の処理が行われ、
処理結果が機能ブロック８2 に出力されたり、機能ブロ
ック８3 に出力される。
来の半導体集積回路装置の一例の構成を図５に示す。こ
の従来の半導体集積回路装置５０は３個の機能ブロック
８1，８2 ，８3 を有している。機能ブロック８1 に
は、外部からパッド２、入力バッファ３を介して信号が
入力されるとともに、他の機能ブロック８2 および８3
からも信号が入力される。そして所定の処理が行われ、
処理結果が機能ブロック８2 に出力されたり、機能ブロ
ック８3 に出力される。
【０００４】また同様に、機能ブロック８3 には、外部
からパッド、入力バッファ３を介して信号が入力される
とともに、他の機能ブロック８1 からも信号が入力され
る。そして所定の処理が行われ、処理結果が機能ブロッ
ク８1 に出力されたり、システムパスＳ、出力バッファ
７、およびパッドＰを介して外部に出力される。なお、
システムパスＳは通常動作時の信号線であり半導体集積
回路装置５０のテストには使用されないパスである。
からパッド、入力バッファ３を介して信号が入力される
とともに、他の機能ブロック８1 からも信号が入力され
る。そして所定の処理が行われ、処理結果が機能ブロッ
ク８1 に出力されたり、システムパスＳ、出力バッファ
７、およびパッドＰを介して外部に出力される。なお、
システムパスＳは通常動作時の信号線であり半導体集積
回路装置５０のテストには使用されないパスである。
【０００５】また、機能ブロック８2 は機能ブロック８
1 からの信号を受けると所定の処理を行い、処理結果が
出力バッファ７、パッド２を介して外部に出力される。
1 からの信号を受けると所定の処理を行い、処理結果が
出力バッファ７、パッド２を介して外部に出力される。
【０００６】このような複数の機能ブロックを有する半
導体集積回路装置においては、一般にテスト回路が設け
られる。そしてこのテスト回路はテストを容易に行うた
めに、機能ブロックをテストモード時に分離するための
分離回路を含んでいる。この分離回路としては一般にマ
ルチプレクサが用いられる。例えば図５に示す従来の半
導体集積回路装置５０にテスト回路を設けた構成を図６
に示す。この図６に示す半導体集積回路装置６０に設け
られたテスト回路は、マルチプレクサ６２と、双方向バ
ッファからなっており、機能ブロック８1 と機能ブロッ
ク８2 との間の双方向信号線Ｎを制御、観測するように
構成されている。
導体集積回路装置においては、一般にテスト回路が設け
られる。そしてこのテスト回路はテストを容易に行うた
めに、機能ブロックをテストモード時に分離するための
分離回路を含んでいる。この分離回路としては一般にマ
ルチプレクサが用いられる。例えば図５に示す従来の半
導体集積回路装置５０にテスト回路を設けた構成を図６
に示す。この図６に示す半導体集積回路装置６０に設け
られたテスト回路は、マルチプレクサ６２と、双方向バ
ッファからなっており、機能ブロック８1 と機能ブロッ
ク８2 との間の双方向信号線Ｎを制御、観測するように
構成されている。
【０００７】マルチプレクサ６２は制御信号Ｔ１に基づ
いてシステムパスまたは双方向信号線Ｎのうちの一方を
選択して双方向バッファ６４に接続する。双方向バッフ
ァ６４は制御信号Ｔ２，Ｔ３に基づいて動作する。
いてシステムパスまたは双方向信号線Ｎのうちの一方を
選択して双方向バッファ６４に接続する。双方向バッフ
ァ６４は制御信号Ｔ２，Ｔ３に基づいて動作する。
【０００８】制御信号がＴ１＝０、Ｔ２＝１、Ｔ３＝０
のときは、システム動作を行うモードであり、テストは
行われない。このとき機能ブロック８3 の端子Ｃの出力
はマルチプレクサ６２によって選択され、双方向バッフ
ァ６４を介してパッド９ａに送られる。
のときは、システム動作を行うモードであり、テストは
行われない。このとき機能ブロック８3 の端子Ｃの出力
はマルチプレクサ６２によって選択され、双方向バッフ
ァ６４を介してパッド９ａに送られる。
【０００９】一方、機能ブロック８1 の端子Ａのテスト
（すなわち制御および観測）を行うときは、制御信号Ｔ
１＝１とし、制御信号Ｔ２，Ｔ３を端子Ａの入出力モー
ドに応じて制御することによって、パッドＰから端子Ａ
に対して入力を印加し、出力を観測する。なお、制御の
方法は、外部端子によるかまたは、機能ブロック８1の
端子Ａの入出力の方向をコントロールするイネーブル出
力によって行うなどの方法がある。端子Ａのテストを行
っている場合は、機能ブロック８2 の端子Ｂはハイイン
ピーダンスの状態に制御されている。この制御の方法に
ついてはくわしく言及しないが、機能ブロック８1 のチ
ップイネーブル端子をこのテストモードで制御すること
によって行う。
（すなわち制御および観測）を行うときは、制御信号Ｔ
１＝１とし、制御信号Ｔ２，Ｔ３を端子Ａの入出力モー
ドに応じて制御することによって、パッドＰから端子Ａ
に対して入力を印加し、出力を観測する。なお、制御の
方法は、外部端子によるかまたは、機能ブロック８1の
端子Ａの入出力の方向をコントロールするイネーブル出
力によって行うなどの方法がある。端子Ａのテストを行
っている場合は、機能ブロック８2 の端子Ｂはハイイン
ピーダンスの状態に制御されている。この制御の方法に
ついてはくわしく言及しないが、機能ブロック８1 のチ
ップイネーブル端子をこのテストモードで制御すること
によって行う。
【００１０】また機能ブロック８2 の端子Ｂのテスト
（制御、観測）を行う際も同様に、制御信号Ｔ１をＴ１
＝１とし、制御信号Ｔ２，Ｔ３を端子Ｂの入出力モード
に応じて制御することによって、パッドＰから端子Ｂに
対して入力を印加し、出力を観測する。
（制御、観測）を行う際も同様に、制御信号Ｔ１をＴ１
＝１とし、制御信号Ｔ２，Ｔ３を端子Ｂの入出力モード
に応じて制御することによって、パッドＰから端子Ｂに
対して入力を印加し、出力を観測する。
【００１１】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置においては、機能ブロック８1 の端子Ａ
のテストおよび機能ブロック８2 の端子Ｂのテストが可
能となる。しかし、システムパスＳにマルチプレクサ６
２が付加されるため、システム動作時には信号の遅延が
増加するという問題が生じる。
体集積回路装置においては、機能ブロック８1 の端子Ａ
のテストおよび機能ブロック８2 の端子Ｂのテストが可
能となる。しかし、システムパスＳにマルチプレクサ６
２が付加されるため、システム動作時には信号の遅延が
増加するという問題が生じる。
【００１２】図６に示した例では、１つの接続信号線Ｎ
に対してパッドＰを兼用させただけであるが、実際に
は、もっと多数の接続信号線に対して兼用を行う必要が
ある。多数の接続信号線に対して兼用を行った場合に
は、挿入されるテスト回数がかなり複雑になるという問
題がある。
に対してパッドＰを兼用させただけであるが、実際に
は、もっと多数の接続信号線に対して兼用を行う必要が
ある。多数の接続信号線に対して兼用を行った場合に
は、挿入されるテスト回数がかなり複雑になるという問
題がある。
【００１３】本発明は上記事情を考慮してなされたもの
であって信号の遅延の増大を可及的に防止することので
きる、テスト回路を備えた半導体集積回路装置を提供す
ることを目的とする。
であって信号の遅延の増大を可及的に防止することので
きる、テスト回路を備えた半導体集積回路装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路装置は、電源が印加される第１のパッドと、信号が
印加される少なくとも１個の第２のパッドと、各々が所
定の処理機能を有する少なくとも２個の機能ブロック
と、前記第２のパッドと前記少なくとも２個の機能ブロ
ックのうちの少なくとも一つの機能ブロックとを接続す
るシステムパスと、前記少なくとも２個の機能ブロック
間を接続する一方向信号線上に付加された第１のマルチ
プレクサ回路と、第１の制御信号およびイネーブル信号
を受けるＯＲゲートと、前記第２のパッドと前記システ
ムパスとの間に設けられ、前記第２のパッドからの信号
を受ける入力バッファと前記ＯＲゲートの出力に基づい
て動作する出力バッファとを有する第１のバッファ回路
と、前記第２のパッドに接続され、前記第２のパッドか
らの信号を受ける入力バッファと第２の制御信号に基づ
いて動作して出力を前記第２のパッドに送出する出力バ
ッファとを有する第２のバッファ回路と、前記少なくと
も２個の機能ブロック間を接続する双方向信号線の１つ
を第３の制御信号に基づいて選択し、この選択した双方
向信号線に前記第２のバッファ回路の入力バッファの出
力を送信する選択回路と、前記双方向信号線を流れる信
号を観測する場合には、第４の制御信号に基づいて前記
双方向信号線の１つを選択してこの選択された信号線を
流れる信号を前記第２のバッファ回路の出力バッファに
送信し、前記機能ブロックの出力を観測する場合には、
前記機能ブロックの出力端子あるいは前記第１のマルチ
プレクサの出力端子のうちから１つの出力端子を選択し
てこの選択された出力端子からの出力を前記第２のバッ
ファ回路の出力バッファに送信する第２のマルチプレク
サと、を備え前記第２のバッファ回路の入力バッファの
出力は前記第１のマルチプレクサを介して前記機能ブロ
ックの入力端子に送出されることを特徴とする。
回路装置は、電源が印加される第１のパッドと、信号が
印加される少なくとも１個の第２のパッドと、各々が所
定の処理機能を有する少なくとも２個の機能ブロック
と、前記第２のパッドと前記少なくとも２個の機能ブロ
ックのうちの少なくとも一つの機能ブロックとを接続す
るシステムパスと、前記少なくとも２個の機能ブロック
間を接続する一方向信号線上に付加された第１のマルチ
プレクサ回路と、第１の制御信号およびイネーブル信号
を受けるＯＲゲートと、前記第２のパッドと前記システ
ムパスとの間に設けられ、前記第２のパッドからの信号
を受ける入力バッファと前記ＯＲゲートの出力に基づい
て動作する出力バッファとを有する第１のバッファ回路
と、前記第２のパッドに接続され、前記第２のパッドか
らの信号を受ける入力バッファと第２の制御信号に基づ
いて動作して出力を前記第２のパッドに送出する出力バ
ッファとを有する第２のバッファ回路と、前記少なくと
も２個の機能ブロック間を接続する双方向信号線の１つ
を第３の制御信号に基づいて選択し、この選択した双方
向信号線に前記第２のバッファ回路の入力バッファの出
力を送信する選択回路と、前記双方向信号線を流れる信
号を観測する場合には、第４の制御信号に基づいて前記
双方向信号線の１つを選択してこの選択された信号線を
流れる信号を前記第２のバッファ回路の出力バッファに
送信し、前記機能ブロックの出力を観測する場合には、
前記機能ブロックの出力端子あるいは前記第１のマルチ
プレクサの出力端子のうちから１つの出力端子を選択し
てこの選択された出力端子からの出力を前記第２のバッ
ファ回路の出力バッファに送信する第２のマルチプレク
サと、を備え前記第２のバッファ回路の入力バッファの
出力は前記第１のマルチプレクサを介して前記機能ブロ
ックの入力端子に送出されることを特徴とする。
【００１５】また、前記第２のパッドが入力専用として
使用されるときには、前記第１のバッファ回路の出力バ
ッファが常時オフするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
使用されるときには、前記第１のバッファ回路の出力バ
ッファが常時オフするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
【００１６】また、前記第２のパッドが出力専用として
使用されるときには、前記第１のバッファ回路の出力バ
ッファが常時オンするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
使用されるときには、前記第１のバッファ回路の出力バ
ッファが常時オンするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
【００１７】
【発明の実施の形態】本発明による半導体集積回路装置
の一実施の形態を図１乃至図４を参照して説明する。
の一実施の形態を図１乃至図４を参照して説明する。
【００１８】図１は本実施の形態の半導体集積回路装置
に設けられるテスト回路の一具体例の構成を示す回路図
であり、図２は本実施の形態の半導体集積回路装置の構
成を示すブロック図である。
に設けられるテスト回路の一具体例の構成を示す回路図
であり、図２は本実施の形態の半導体集積回路装置の構
成を示すブロック図である。
【００１９】この実施の形態の半導体集積回路装置１
は、図２に示すように、複数の機能ブロック８1 ，
８2 ，８3 と、各機能ブロック間のパスに設けられたマ
ルチプレクサ５と、電源用パッドを除く各パッド２毎に
設けられたテスト回路１０とを備えている。
は、図２に示すように、複数の機能ブロック８1 ，
８2 ，８3 と、各機能ブロック間のパスに設けられたマ
ルチプレクサ５と、電源用パッドを除く各パッド２毎に
設けられたテスト回路１０とを備えている。
【００２０】テスト回路１０は図１に示すように、ＯＲ
ゲート１１と、双方向バッファ１２と、双方向バッファ
１４と、トライステートゲート１６と、マルチプレクサ
１８とを備えている。
ゲート１１と、双方向バッファ１２と、双方向バッファ
１４と、トライステートゲート１６と、マルチプレクサ
１８とを備えている。
【００２１】ＯＲゲート１１はシステム（半導体集積回
路装置）のイネーブル信号と制御信号Ｔ４に基づいてＯ
Ｒ演算を行い、演算結果を双方向バッファ１２に送出す
る。双方向バッファ１２は、入力バッファと、ＯＲゲー
トの出力に応じて動作が制御される出力バッファとを有
しており、パッド２とシステムパスＳとの間に設けられ
る。そしてＯＲゲート１１の出力に応じて入力バッフ
ァ、出力バッファ、または双方向バッファとして機能す
る。
路装置）のイネーブル信号と制御信号Ｔ４に基づいてＯ
Ｒ演算を行い、演算結果を双方向バッファ１２に送出す
る。双方向バッファ１２は、入力バッファと、ＯＲゲー
トの出力に応じて動作が制御される出力バッファとを有
しており、パッド２とシステムパスＳとの間に設けられ
る。そしてＯＲゲート１１の出力に応じて入力バッフ
ァ、出力バッファ、または双方向バッファとして機能す
る。
【００２２】双方向バッファ１４はパッド２に接続され
て制御信号Ｔ３に基づいて動作する。この双方向バッフ
ァ１４はパッド２を介して入力されたテスト用の入力信
号を、トライステートゲート１６に送出するとともにｎ
（≧１）個の信号線ＩＮ1 ，…ＩＮn に送出する。これ
らの信号線ＩＮ1 ，…ＩＮn は機能ブロックの入力端子
に信号を供給するための信号線であって図４に示すよう
に機能ブロック間のパスに設けられたマルチプレクサ５
を介して機能ブロックの入力端子に接続されている。
て制御信号Ｔ３に基づいて動作する。この双方向バッフ
ァ１４はパッド２を介して入力されたテスト用の入力信
号を、トライステートゲート１６に送出するとともにｎ
（≧１）個の信号線ＩＮ1 ，…ＩＮn に送出する。これ
らの信号線ＩＮ1 ，…ＩＮn は機能ブロックの入力端子
に信号を供給するための信号線であって図４に示すよう
に機能ブロック間のパスに設けられたマルチプレクサ５
を介して機能ブロックの入力端子に接続されている。
【００２３】トライステートゲート１６はｋ（≧１）個
の制御信号Ｔ２1 ，…Ｔ２k に基づいて、ｋ個の信号線
ＢＩ1 ，…ＢＩk の中から１つの信号線を選択する。そ
してこの選択した信号線に、双方向バッファ１４を介し
て送られてくるテスト用の入力信号を送出する。信号線
ＢＩ1 ，…ＢＩk は、機能ブロック間の双方向パスに流
れる双方向信号を観測するための信号線であって、図４
に示すように機能ブロック間の双方向パスに接続され
る。
の制御信号Ｔ２1 ，…Ｔ２k に基づいて、ｋ個の信号線
ＢＩ1 ，…ＢＩk の中から１つの信号線を選択する。そ
してこの選択した信号線に、双方向バッファ１４を介し
て送られてくるテスト用の入力信号を送出する。信号線
ＢＩ1 ，…ＢＩk は、機能ブロック間の双方向パスに流
れる双方向信号を観測するための信号線であって、図４
に示すように機能ブロック間の双方向パスに接続され
る。
【００２４】マルチプレクサ１８は、ｊ（≧１）個の制
御信号Ｔ１1 ，…Ｔ１j に基づいて、ｍ個の信号線ＯＰ
1 ，…ＯＰm およびｋ個の信号線ＢＩ1 ，…ＢＩk のう
ちから１個の信号線を選択し、この選択された信号線を
流れる信号を双方向バッファ１４を介してパッド２に送
出する。なお信号線ＯＰ1 ，…ＯＰm は機能ブロックの
出力を観測するための信号線であって、図４に示すよう
に機能ブロックの出力端子またはマルチプレクサの出力
端子に接続される。
御信号Ｔ１1 ，…Ｔ１j に基づいて、ｍ個の信号線ＯＰ
1 ，…ＯＰm およびｋ個の信号線ＢＩ1 ，…ＢＩk のう
ちから１個の信号線を選択し、この選択された信号線を
流れる信号を双方向バッファ１４を介してパッド２に送
出する。なお信号線ＯＰ1 ，…ＯＰm は機能ブロックの
出力を観測するための信号線であって、図４に示すよう
に機能ブロックの出力端子またはマルチプレクサの出力
端子に接続される。
【００２５】次に上記テスト回路１０の動作を説明す
る。まず、双方向バッファ１２を入力専用として使用す
る際には、図３（ａ）に示すようにバッファ１２のイネ
ーブル信号を電源電圧ＶDDに固定する。また双方向バッ
ファ１２を出力専用として使用する際には、図３（ｂ）
に示すようにシステムのイネーブル信号を接地電源ＧＮ
Ｄに固定する。双方向バッファ１２をトライステートバ
ッファまたは双方向バッファとして使用するときは図３
（ｃ）に示すようにそのまま構成とする。
る。まず、双方向バッファ１２を入力専用として使用す
る際には、図３（ａ）に示すようにバッファ１２のイネ
ーブル信号を電源電圧ＶDDに固定する。また双方向バッ
ファ１２を出力専用として使用する際には、図３（ｂ）
に示すようにシステムのイネーブル信号を接地電源ＧＮ
Ｄに固定する。双方向バッファ１２をトライステートバ
ッファまたは双方向バッファとして使用するときは図３
（ｃ）に示すようにそのまま構成とする。
【００２６】テストモード時には、制御信号Ｔ４は
「１」に設定される。すると双方向バッファ１２の出力
バッファがハイインピーダンス状態にされる。これによ
りパッド２からテスト専用の双方向バッファ１４を介し
てテスト信号の入出力を行うことができる。
「１」に設定される。すると双方向バッファ１２の出力
バッファがハイインピーダンス状態にされる。これによ
りパッド２からテスト専用の双方向バッファ１４を介し
てテスト信号の入出力を行うことができる。
【００２７】この状態（制御信号Ｔ４＝１の状態）で制
御信号Ｔ３を「１」に設定するとともに制御信号Ｔ
２1 ，…Ｔ２k を全て「１」に設定すると、双方向バッ
ファ１４の出力バッファ及びトライステートゲート１６
もハイインピーダンス状態となり、パッド２から双方向
バッファ１４を介して信号線ＩＮ1 ，…ＩＮn にテスト
信号を供給することができる。
御信号Ｔ３を「１」に設定するとともに制御信号Ｔ
２1 ，…Ｔ２k を全て「１」に設定すると、双方向バッ
ファ１４の出力バッファ及びトライステートゲート１６
もハイインピーダンス状態となり、パッド２から双方向
バッファ１４を介して信号線ＩＮ1 ，…ＩＮn にテスト
信号を供給することができる。
【００２８】一方、機能ブロック８の出力を観測する際
には、制御信号Ｔ３を「０」に、制御信号Ｔ４を「１」
に設定するとともに制御信号Ｔ２1 ，…Ｔ２k を全て
「１」に設定する。すると、双方向バッファ１２の出力
バッファおよびトライステートゲート１６がハイインピ
ーダンス状態になるとともに双方向バッファ１４の出力
バッファがオン状態になる。このとき、制御信号Ｔ
１1 ，…Ｔ１j に基づいて信号線ＯＰ1 ，…ＯＰm のう
ちから１個の信号線を、マルチプレクサによって選択す
ることにより、選択された信号線を流れる信号をパッド
２において観測することができる。
には、制御信号Ｔ３を「０」に、制御信号Ｔ４を「１」
に設定するとともに制御信号Ｔ２1 ，…Ｔ２k を全て
「１」に設定する。すると、双方向バッファ１２の出力
バッファおよびトライステートゲート１６がハイインピ
ーダンス状態になるとともに双方向バッファ１４の出力
バッファがオン状態になる。このとき、制御信号Ｔ
１1 ，…Ｔ１j に基づいて信号線ＯＰ1 ，…ＯＰm のう
ちから１個の信号線を、マルチプレクサによって選択す
ることにより、選択された信号線を流れる信号をパッド
２において観測することができる。
【００２９】また機能ブロック８の双方向信号を観測す
る際には、制御信号Ｔ４は「１」に設定し、制御信号Ｔ
３は機能ブロック８の双方向端子の信号の方向を決める
イネーブル端子で制御するかまたは外部端子で信号の方
向を制御するようにする。更にｋ個の制御信号Ｔ２1 ，
…Ｔ２k のうちの１個の制御信号は、機能ブロック８の
双方向端子の信号の方向を決めるイネーブル端子で制御
するかまたは外部端子で信号の方向を制御するように
し、残りのｋ−１個の制御信号は全て「１」に設定す
る。これにより、トライステートゲート１６を構成する
ｋ個のバッファのうちの１個のみがオンし、残りの全て
がハイインピーダンス状態となる。このとき、制御信号
Ｔ１1 ，…Ｔ１j を用いてｋ個の信号線ＢＩ1 ，…ＢＩ
k のうちから１個の信号線を選択することにより、選択
された信号線を流れる信号がパッド２において観測でき
る。また、パッド２からテスト信号を選択された信号線
を介して機能ブロックに送出することができる。
る際には、制御信号Ｔ４は「１」に設定し、制御信号Ｔ
３は機能ブロック８の双方向端子の信号の方向を決める
イネーブル端子で制御するかまたは外部端子で信号の方
向を制御するようにする。更にｋ個の制御信号Ｔ２1 ，
…Ｔ２k のうちの１個の制御信号は、機能ブロック８の
双方向端子の信号の方向を決めるイネーブル端子で制御
するかまたは外部端子で信号の方向を制御するように
し、残りのｋ−１個の制御信号は全て「１」に設定す
る。これにより、トライステートゲート１６を構成する
ｋ個のバッファのうちの１個のみがオンし、残りの全て
がハイインピーダンス状態となる。このとき、制御信号
Ｔ１1 ，…Ｔ１j を用いてｋ個の信号線ＢＩ1 ，…ＢＩ
k のうちから１個の信号線を選択することにより、選択
された信号線を流れる信号がパッド２において観測でき
る。また、パッド２からテスト信号を選択された信号線
を介して機能ブロックに送出することができる。
【００３０】なお、テストモード以外の通常動作モード
時においては、パッド２が入力専用であれば、図３
（ａ）に示すように双方向バッファ１２のイネーブル信
号端子が電源に接続され、パッド２が出力専用であれ
ば、図３（ｂ）に示すように双方向バッファ１２のイネ
ーブル信号端子が接地電源に接続される。またパッド２
が双方向用であれば、システムのイネーブル信号および
制御信号Ｔ４は共に「０」に設定されるので、バッファ
１２は双方向バッファとして機能する。これによりパッ
ド２から入力された信号はバッファ１２およびシステム
パスＳを介して機能ブロック８に送られるとともに、機
能ブロック８からの出力はシステムパスＳおよびバッフ
ァ１２を介してパッド２に送られることになる。
時においては、パッド２が入力専用であれば、図３
（ａ）に示すように双方向バッファ１２のイネーブル信
号端子が電源に接続され、パッド２が出力専用であれ
ば、図３（ｂ）に示すように双方向バッファ１２のイネ
ーブル信号端子が接地電源に接続される。またパッド２
が双方向用であれば、システムのイネーブル信号および
制御信号Ｔ４は共に「０」に設定されるので、バッファ
１２は双方向バッファとして機能する。これによりパッ
ド２から入力された信号はバッファ１２およびシステム
パスＳを介して機能ブロック８に送られるとともに、機
能ブロック８からの出力はシステムパスＳおよびバッフ
ァ１２を介してパッド２に送られることになる。
【００３１】以上説明したように本実施の形態の半導体
集積回路装置によれば、機能ブロックの入力端子に信号
を供給して機能ブロックの出力を容易に観測できるとと
もに機能ブロックの双方向端子への信号の入力ならびに
双方向端子からの信号の出力を容易に行うことができ
る。
集積回路装置によれば、機能ブロックの入力端子に信号
を供給して機能ブロックの出力を容易に観測できるとと
もに機能ブロックの双方向端子への信号の入力ならびに
双方向端子からの信号の出力を容易に行うことができ
る。
【００３２】また、従来の場合と異なり、マルチプレク
サがシステムパスＳに付加されることがないので信号の
遅延を従来の場合よりも少なくすることができる。な
お、システムパスＳに双方向バッファ１４が接続したこ
とによる負荷容量の増加に対応して信号の遅延も増加す
るが、マルチプレクサをシステムパスＳに付加したほど
の増加は生じない。
サがシステムパスＳに付加されることがないので信号の
遅延を従来の場合よりも少なくすることができる。な
お、システムパスＳに双方向バッファ１４が接続したこ
とによる負荷容量の増加に対応して信号の遅延も増加す
るが、マルチプレクサをシステムパスＳに付加したほど
の増加は生じない。
【００３３】また本実施の形態においては、マルチプレ
クサ１８が付加されているが、通常動作モード時におい
てはハイインピーダンス状態であり、このマルチプレク
サ１８を付加したことによる信号の遅延はほとんど生じ
ない。
クサ１８が付加されているが、通常動作モード時におい
てはハイインピーダンス状態であり、このマルチプレク
サ１８を付加したことによる信号の遅延はほとんど生じ
ない。
【００３４】このように通常動作時における信号の遅延
を従来の場合に比べて少なくすることができるので、テ
スト回路を設けたことによる半導体集積回路装置の性能
の劣化を防止することができる。
を従来の場合に比べて少なくすることができるので、テ
スト回路を設けたことによる半導体集積回路装置の性能
の劣化を防止することができる。
【００３５】
【発明の効果】以上述べたように本発明によれば、テス
ト回路を設けたことによる信号の遅延の増大を可及的に
防止することができ、これにより半導体集積回路装置の
性能の劣化を防止することが可能となる。
ト回路を設けたことによる信号の遅延の増大を可及的に
防止することができ、これにより半導体集積回路装置の
性能の劣化を防止することが可能となる。
【図１】本発明による半導体集積回路装置の一実施形態
にかかるテスト回路の一具体例の構成を示す回路図。
にかかるテスト回路の一具体例の構成を示す回路図。
【図２】本発明による半導体集積回路装置の一実施の形
態の概略の構成を示す構成図。
態の概略の構成を示す構成図。
【図３】図１に示すテスト回路の双方向バッファの使用
形態を説明する回路図。
形態を説明する回路図。
【図４】図１に示すテスト回路が接続される信号線の機
能ブロックとの接続を説明する模式図。
能ブロックとの接続を説明する模式図。
【図５】テスト回路を有していない半導体集積回路装置
の構成を示すブロック図。
の構成を示すブロック図。
【図６】テスト回路を有している従来の半導体集積回路
装置の構成を示すブロック図。
装置の構成を示すブロック図。
１ 半導体集積回路装置
２ パッド
５ マルチプレクサ
８1 ，８2 ，８3 機能ブロック
１０ テスト回路
１１ ＯＲゲート
１２ 双方向バッファ
１４ 双方向バッファ
１６ トライステートゲート
１８ マルチプレクサ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H01L 21/822
H01L 27/04
H03K 19/00
Claims (3)
- 【請求項１】電源が印加される第１のパッドと、 信号が印加される少なくとも１個の第２のパッドと、 各々が所定の処理機能を有する少なくとも２個の機能ブ
ロックと、 前記第２のパッドと前記少なくとも２個の機能ブロック
のうちの少なくとも一つの機能ブロックとを接続するシ
ステムパスと、 前記少なくとも２個の機能ブロック間を接続する一方向
信号線上に付加された第１のマルチプレクサ回路と、 第１の制御信号およびイネーブル信号を受けるＯＲゲー
トと、 前記第２のパッドと前記システムパスとの間に設けら
れ、前記第２のパッドからの信号を受ける入力バッファ
と前記ＯＲゲートの出力に基づいて動作する出力バッフ
ァとを有する第１のバッファ回路と、 前記第２のパッドに接続され、前記第２のパッドからの
信号を受ける入力バッファと第２の制御信号に基づいて
動作して出力を前記第２のパッドに送出する出力バッフ
ァとを有する第２のバッファ回路と、 前記少なくとも２個の機能ブロック間を接続する双方向
信号線の１つを第３の制御信号に基づいて選択し、この
選択した双方向信号線に前記第２のバッファ回路の入力
バッファの出力を送信する選択回路と、 前記双方向信号線を流れる信号を観測する場合には、第
４の制御信号に基づいて前記双方向信号線の１つを選択
してこの選択された信号線を流れる信号を前記第２のバ
ッファ回路の出力バッファに送信し、前記機能ブロック
の出力を観測する場合には、前記機能ブロックの出力端
子あるいは前記第１のマルチプレクサの出力端子のうち
から１つの出力端子を選択してこの選択された出力端子
からの出力を前記第２のバッファ回路の出力バッファに
送信する第２のマルチプレクサと、 を備え、前記第２のバッファ回路の入力バッファの出力
は前記第１のマルチプレクサを介して前記機能ブロック
の入力端子に送出されることを特徴とする半導体集積回
路装置。 - 【請求項２】前記第２のパッドが入力専用として使用さ
れるときには、前記第１のバッファ回路の出力バッファ
が常時オフするように前記出力バッファへのイネーブル
信号が設定されることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】前記第２のパッドが出力専用として使用さ
れるときには、前記第１のバッファ回路の出力バッファ
が常時オンするように前記出力バッファへのイネーブル
信号が設定されることを特徴とする請求項１記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33316097A JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33316097A JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11166958A JPH11166958A (ja) | 1999-06-22 |
| JP3490273B2 true JP3490273B2 (ja) | 2004-01-26 |
Family
ID=18262968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33316097A Expired - Fee Related JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490273B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093907A (ja) | 2000-09-11 | 2002-03-29 | Mitsubishi Electric Corp | 集積回路および集積回路の設計方法 |
| JP4660115B2 (ja) * | 2004-05-19 | 2011-03-30 | パナソニック株式会社 | テストモード設定回路 |
-
1997
- 1997-12-03 JP JP33316097A patent/JP3490273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11166958A (ja) | 1999-06-22 |
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Legal Events
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