JP3490273B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3490273B2 JP3490273B2 JP33316097A JP33316097A JP3490273B2 JP 3490273 B2 JP3490273 B2 JP 3490273B2 JP 33316097 A JP33316097 A JP 33316097A JP 33316097 A JP33316097 A JP 33316097A JP 3490273 B2 JP3490273 B2 JP 3490273B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- output
- signal
- pad
- bidirectional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は複数の機能ブロック
を備えている半導体集積回路装置に関する。
を備えている半導体集積回路装置に関する。
【0002】
【従来の技術】一般に、半導体集積回路装置は、複数の
機能ブロック、たとえばメガセルブロックおよびランダ
ムブロックを有している。ここでメガセルブロックと
は、既に設計された汎用の回路であって、例えばCP
U、メモリ(RAM,ROM)、乗算器等である。また
ランダムブロックとは、製品(集積回路)に合わせて設
計される回路であって、例えばプログラマブルI.O
(入出力装置)、シリアルI.O、DMA(Direct Mem
ory Access)コントローラ等である。
機能ブロック、たとえばメガセルブロックおよびランダ
ムブロックを有している。ここでメガセルブロックと
は、既に設計された汎用の回路であって、例えばCP
U、メモリ(RAM,ROM)、乗算器等である。また
ランダムブロックとは、製品(集積回路)に合わせて設
計される回路であって、例えばプログラマブルI.O
(入出力装置)、シリアルI.O、DMA(Direct Mem
ory Access)コントローラ等である。
【0003】このような複数の機能ブロックを有する従
来の半導体集積回路装置の一例の構成を図5に示す。こ
の従来の半導体集積回路装置50は3個の機能ブロック
81,82 ,83 を有している。機能ブロック81 に
は、外部からパッド2、入力バッファ3を介して信号が
入力されるとともに、他の機能ブロック82 および83
からも信号が入力される。そして所定の処理が行われ、
処理結果が機能ブロック82 に出力されたり、機能ブロ
ック83 に出力される。
来の半導体集積回路装置の一例の構成を図5に示す。こ
の従来の半導体集積回路装置50は3個の機能ブロック
81,82 ,83 を有している。機能ブロック81 に
は、外部からパッド2、入力バッファ3を介して信号が
入力されるとともに、他の機能ブロック82 および83
からも信号が入力される。そして所定の処理が行われ、
処理結果が機能ブロック82 に出力されたり、機能ブロ
ック83 に出力される。
【0004】また同様に、機能ブロック83 には、外部
からパッド、入力バッファ3を介して信号が入力される
とともに、他の機能ブロック81 からも信号が入力され
る。そして所定の処理が行われ、処理結果が機能ブロッ
ク81 に出力されたり、システムパスS、出力バッファ
7、およびパッドPを介して外部に出力される。なお、
システムパスSは通常動作時の信号線であり半導体集積
回路装置50のテストには使用されないパスである。
からパッド、入力バッファ3を介して信号が入力される
とともに、他の機能ブロック81 からも信号が入力され
る。そして所定の処理が行われ、処理結果が機能ブロッ
ク81 に出力されたり、システムパスS、出力バッファ
7、およびパッドPを介して外部に出力される。なお、
システムパスSは通常動作時の信号線であり半導体集積
回路装置50のテストには使用されないパスである。
【0005】また、機能ブロック82 は機能ブロック8
1 からの信号を受けると所定の処理を行い、処理結果が
出力バッファ7、パッド2を介して外部に出力される。
1 からの信号を受けると所定の処理を行い、処理結果が
出力バッファ7、パッド2を介して外部に出力される。
【0006】このような複数の機能ブロックを有する半
導体集積回路装置においては、一般にテスト回路が設け
られる。そしてこのテスト回路はテストを容易に行うた
めに、機能ブロックをテストモード時に分離するための
分離回路を含んでいる。この分離回路としては一般にマ
ルチプレクサが用いられる。例えば図5に示す従来の半
導体集積回路装置50にテスト回路を設けた構成を図6
に示す。この図6に示す半導体集積回路装置60に設け
られたテスト回路は、マルチプレクサ62と、双方向バ
ッファからなっており、機能ブロック81 と機能ブロッ
ク82 との間の双方向信号線Nを制御、観測するように
構成されている。
導体集積回路装置においては、一般にテスト回路が設け
られる。そしてこのテスト回路はテストを容易に行うた
めに、機能ブロックをテストモード時に分離するための
分離回路を含んでいる。この分離回路としては一般にマ
ルチプレクサが用いられる。例えば図5に示す従来の半
導体集積回路装置50にテスト回路を設けた構成を図6
に示す。この図6に示す半導体集積回路装置60に設け
られたテスト回路は、マルチプレクサ62と、双方向バ
ッファからなっており、機能ブロック81 と機能ブロッ
ク82 との間の双方向信号線Nを制御、観測するように
構成されている。
【0007】マルチプレクサ62は制御信号T1に基づ
いてシステムパスまたは双方向信号線Nのうちの一方を
選択して双方向バッファ64に接続する。双方向バッフ
ァ64は制御信号T2,T3に基づいて動作する。
いてシステムパスまたは双方向信号線Nのうちの一方を
選択して双方向バッファ64に接続する。双方向バッフ
ァ64は制御信号T2,T3に基づいて動作する。
【0008】制御信号がT1=0、T2=1、T3=0
のときは、システム動作を行うモードであり、テストは
行われない。このとき機能ブロック83 の端子Cの出力
はマルチプレクサ62によって選択され、双方向バッフ
ァ64を介してパッド9aに送られる。
のときは、システム動作を行うモードであり、テストは
行われない。このとき機能ブロック83 の端子Cの出力
はマルチプレクサ62によって選択され、双方向バッフ
ァ64を介してパッド9aに送られる。
【0009】一方、機能ブロック81 の端子Aのテスト
(すなわち制御および観測)を行うときは、制御信号T
1=1とし、制御信号T2,T3を端子Aの入出力モー
ドに応じて制御することによって、パッドPから端子A
に対して入力を印加し、出力を観測する。なお、制御の
方法は、外部端子によるかまたは、機能ブロック81の
端子Aの入出力の方向をコントロールするイネーブル出
力によって行うなどの方法がある。端子Aのテストを行
っている場合は、機能ブロック82 の端子Bはハイイン
ピーダンスの状態に制御されている。この制御の方法に
ついてはくわしく言及しないが、機能ブロック81 のチ
ップイネーブル端子をこのテストモードで制御すること
によって行う。
(すなわち制御および観測)を行うときは、制御信号T
1=1とし、制御信号T2,T3を端子Aの入出力モー
ドに応じて制御することによって、パッドPから端子A
に対して入力を印加し、出力を観測する。なお、制御の
方法は、外部端子によるかまたは、機能ブロック81の
端子Aの入出力の方向をコントロールするイネーブル出
力によって行うなどの方法がある。端子Aのテストを行
っている場合は、機能ブロック82 の端子Bはハイイン
ピーダンスの状態に制御されている。この制御の方法に
ついてはくわしく言及しないが、機能ブロック81 のチ
ップイネーブル端子をこのテストモードで制御すること
によって行う。
【0010】また機能ブロック82 の端子Bのテスト
(制御、観測)を行う際も同様に、制御信号T1をT1
=1とし、制御信号T2,T3を端子Bの入出力モード
に応じて制御することによって、パッドPから端子Bに
対して入力を印加し、出力を観測する。
(制御、観測)を行う際も同様に、制御信号T1をT1
=1とし、制御信号T2,T3を端子Bの入出力モード
に応じて制御することによって、パッドPから端子Bに
対して入力を印加し、出力を観測する。
【0011】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置においては、機能ブロック81 の端子A
のテストおよび機能ブロック82 の端子Bのテストが可
能となる。しかし、システムパスSにマルチプレクサ6
2が付加されるため、システム動作時には信号の遅延が
増加するという問題が生じる。
体集積回路装置においては、機能ブロック81 の端子A
のテストおよび機能ブロック82 の端子Bのテストが可
能となる。しかし、システムパスSにマルチプレクサ6
2が付加されるため、システム動作時には信号の遅延が
増加するという問題が生じる。
【0012】図6に示した例では、1つの接続信号線N
に対してパッドPを兼用させただけであるが、実際に
は、もっと多数の接続信号線に対して兼用を行う必要が
ある。多数の接続信号線に対して兼用を行った場合に
は、挿入されるテスト回数がかなり複雑になるという問
題がある。
に対してパッドPを兼用させただけであるが、実際に
は、もっと多数の接続信号線に対して兼用を行う必要が
ある。多数の接続信号線に対して兼用を行った場合に
は、挿入されるテスト回数がかなり複雑になるという問
題がある。
【0013】本発明は上記事情を考慮してなされたもの
であって信号の遅延の増大を可及的に防止することので
きる、テスト回路を備えた半導体集積回路装置を提供す
ることを目的とする。
であって信号の遅延の増大を可及的に防止することので
きる、テスト回路を備えた半導体集積回路装置を提供す
ることを目的とする。
【0014】
【課題を解決するための手段】本発明による半導体集積
回路装置は、電源が印加される第1のパッドと、信号が
印加される少なくとも1個の第2のパッドと、各々が所
定の処理機能を有する少なくとも2個の機能ブロック
と、前記第2のパッドと前記少なくとも2個の機能ブロ
ックのうちの少なくとも一つの機能ブロックとを接続す
るシステムパスと、前記少なくとも2個の機能ブロック
間を接続する一方向信号線上に付加された第1のマルチ
プレクサ回路と、第1の制御信号およびイネーブル信号
を受けるORゲートと、前記第2のパッドと前記システ
ムパスとの間に設けられ、前記第2のパッドからの信号
を受ける入力バッファと前記ORゲートの出力に基づい
て動作する出力バッファとを有する第1のバッファ回路
と、前記第2のパッドに接続され、前記第2のパッドか
らの信号を受ける入力バッファと第2の制御信号に基づ
いて動作して出力を前記第2のパッドに送出する出力バ
ッファとを有する第2のバッファ回路と、前記少なくと
も2個の機能ブロック間を接続する双方向信号線の1つ
を第3の制御信号に基づいて選択し、この選択した双方
向信号線に前記第2のバッファ回路の入力バッファの出
力を送信する選択回路と、前記双方向信号線を流れる信
号を観測する場合には、第4の制御信号に基づいて前記
双方向信号線の1つを選択してこの選択された信号線を
流れる信号を前記第2のバッファ回路の出力バッファに
送信し、前記機能ブロックの出力を観測する場合には、
前記機能ブロックの出力端子あるいは前記第1のマルチ
プレクサの出力端子のうちから1つの出力端子を選択し
てこの選択された出力端子からの出力を前記第2のバッ
ファ回路の出力バッファに送信する第2のマルチプレク
サと、を備え前記第2のバッファ回路の入力バッファの
出力は前記第1のマルチプレクサを介して前記機能ブロ
ックの入力端子に送出されることを特徴とする。
回路装置は、電源が印加される第1のパッドと、信号が
印加される少なくとも1個の第2のパッドと、各々が所
定の処理機能を有する少なくとも2個の機能ブロック
と、前記第2のパッドと前記少なくとも2個の機能ブロ
ックのうちの少なくとも一つの機能ブロックとを接続す
るシステムパスと、前記少なくとも2個の機能ブロック
間を接続する一方向信号線上に付加された第1のマルチ
プレクサ回路と、第1の制御信号およびイネーブル信号
を受けるORゲートと、前記第2のパッドと前記システ
ムパスとの間に設けられ、前記第2のパッドからの信号
を受ける入力バッファと前記ORゲートの出力に基づい
て動作する出力バッファとを有する第1のバッファ回路
と、前記第2のパッドに接続され、前記第2のパッドか
らの信号を受ける入力バッファと第2の制御信号に基づ
いて動作して出力を前記第2のパッドに送出する出力バ
ッファとを有する第2のバッファ回路と、前記少なくと
も2個の機能ブロック間を接続する双方向信号線の1つ
を第3の制御信号に基づいて選択し、この選択した双方
向信号線に前記第2のバッファ回路の入力バッファの出
力を送信する選択回路と、前記双方向信号線を流れる信
号を観測する場合には、第4の制御信号に基づいて前記
双方向信号線の1つを選択してこの選択された信号線を
流れる信号を前記第2のバッファ回路の出力バッファに
送信し、前記機能ブロックの出力を観測する場合には、
前記機能ブロックの出力端子あるいは前記第1のマルチ
プレクサの出力端子のうちから1つの出力端子を選択し
てこの選択された出力端子からの出力を前記第2のバッ
ファ回路の出力バッファに送信する第2のマルチプレク
サと、を備え前記第2のバッファ回路の入力バッファの
出力は前記第1のマルチプレクサを介して前記機能ブロ
ックの入力端子に送出されることを特徴とする。
【0015】また、前記第2のパッドが入力専用として
使用されるときには、前記第1のバッファ回路の出力バ
ッファが常時オフするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
使用されるときには、前記第1のバッファ回路の出力バ
ッファが常時オフするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
【0016】また、前記第2のパッドが出力専用として
使用されるときには、前記第1のバッファ回路の出力バ
ッファが常時オンするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
使用されるときには、前記第1のバッファ回路の出力バ
ッファが常時オンするように前記出力バッファへのイネ
ーブル信号が設定されることが好ましい。
【0017】
【発明の実施の形態】本発明による半導体集積回路装置
の一実施の形態を図1乃至図4を参照して説明する。
の一実施の形態を図1乃至図4を参照して説明する。
【0018】図1は本実施の形態の半導体集積回路装置
に設けられるテスト回路の一具体例の構成を示す回路図
であり、図2は本実施の形態の半導体集積回路装置の構
成を示すブロック図である。
に設けられるテスト回路の一具体例の構成を示す回路図
であり、図2は本実施の形態の半導体集積回路装置の構
成を示すブロック図である。
【0019】この実施の形態の半導体集積回路装置1
は、図2に示すように、複数の機能ブロック81 ,
82 ,83 と、各機能ブロック間のパスに設けられたマ
ルチプレクサ5と、電源用パッドを除く各パッド2毎に
設けられたテスト回路10とを備えている。
は、図2に示すように、複数の機能ブロック81 ,
82 ,83 と、各機能ブロック間のパスに設けられたマ
ルチプレクサ5と、電源用パッドを除く各パッド2毎に
設けられたテスト回路10とを備えている。
【0020】テスト回路10は図1に示すように、OR
ゲート11と、双方向バッファ12と、双方向バッファ
14と、トライステートゲート16と、マルチプレクサ
18とを備えている。
ゲート11と、双方向バッファ12と、双方向バッファ
14と、トライステートゲート16と、マルチプレクサ
18とを備えている。
【0021】ORゲート11はシステム(半導体集積回
路装置)のイネーブル信号と制御信号T4に基づいてO
R演算を行い、演算結果を双方向バッファ12に送出す
る。双方向バッファ12は、入力バッファと、ORゲー
トの出力に応じて動作が制御される出力バッファとを有
しており、パッド2とシステムパスSとの間に設けられ
る。そしてORゲート11の出力に応じて入力バッフ
ァ、出力バッファ、または双方向バッファとして機能す
る。
路装置)のイネーブル信号と制御信号T4に基づいてO
R演算を行い、演算結果を双方向バッファ12に送出す
る。双方向バッファ12は、入力バッファと、ORゲー
トの出力に応じて動作が制御される出力バッファとを有
しており、パッド2とシステムパスSとの間に設けられ
る。そしてORゲート11の出力に応じて入力バッフ
ァ、出力バッファ、または双方向バッファとして機能す
る。
【0022】双方向バッファ14はパッド2に接続され
て制御信号T3に基づいて動作する。この双方向バッフ
ァ14はパッド2を介して入力されたテスト用の入力信
号を、トライステートゲート16に送出するとともにn
(≧1)個の信号線IN1 ,…INn に送出する。これ
らの信号線IN1 ,…INn は機能ブロックの入力端子
に信号を供給するための信号線であって図4に示すよう
に機能ブロック間のパスに設けられたマルチプレクサ5
を介して機能ブロックの入力端子に接続されている。
て制御信号T3に基づいて動作する。この双方向バッフ
ァ14はパッド2を介して入力されたテスト用の入力信
号を、トライステートゲート16に送出するとともにn
(≧1)個の信号線IN1 ,…INn に送出する。これ
らの信号線IN1 ,…INn は機能ブロックの入力端子
に信号を供給するための信号線であって図4に示すよう
に機能ブロック間のパスに設けられたマルチプレクサ5
を介して機能ブロックの入力端子に接続されている。
【0023】トライステートゲート16はk(≧1)個
の制御信号T21 ,…T2k に基づいて、k個の信号線
BI1 ,…BIk の中から1つの信号線を選択する。そ
してこの選択した信号線に、双方向バッファ14を介し
て送られてくるテスト用の入力信号を送出する。信号線
BI1 ,…BIk は、機能ブロック間の双方向パスに流
れる双方向信号を観測するための信号線であって、図4
に示すように機能ブロック間の双方向パスに接続され
る。
の制御信号T21 ,…T2k に基づいて、k個の信号線
BI1 ,…BIk の中から1つの信号線を選択する。そ
してこの選択した信号線に、双方向バッファ14を介し
て送られてくるテスト用の入力信号を送出する。信号線
BI1 ,…BIk は、機能ブロック間の双方向パスに流
れる双方向信号を観測するための信号線であって、図4
に示すように機能ブロック間の双方向パスに接続され
る。
【0024】マルチプレクサ18は、j(≧1)個の制
御信号T11 ,…T1j に基づいて、m個の信号線OP
1 ,…OPm およびk個の信号線BI1 ,…BIk のう
ちから1個の信号線を選択し、この選択された信号線を
流れる信号を双方向バッファ14を介してパッド2に送
出する。なお信号線OP1 ,…OPm は機能ブロックの
出力を観測するための信号線であって、図4に示すよう
に機能ブロックの出力端子またはマルチプレクサの出力
端子に接続される。
御信号T11 ,…T1j に基づいて、m個の信号線OP
1 ,…OPm およびk個の信号線BI1 ,…BIk のう
ちから1個の信号線を選択し、この選択された信号線を
流れる信号を双方向バッファ14を介してパッド2に送
出する。なお信号線OP1 ,…OPm は機能ブロックの
出力を観測するための信号線であって、図4に示すよう
に機能ブロックの出力端子またはマルチプレクサの出力
端子に接続される。
【0025】次に上記テスト回路10の動作を説明す
る。まず、双方向バッファ12を入力専用として使用す
る際には、図3(a)に示すようにバッファ12のイネ
ーブル信号を電源電圧VDDに固定する。また双方向バッ
ファ12を出力専用として使用する際には、図3(b)
に示すようにシステムのイネーブル信号を接地電源GN
Dに固定する。双方向バッファ12をトライステートバ
ッファまたは双方向バッファとして使用するときは図3
(c)に示すようにそのまま構成とする。
る。まず、双方向バッファ12を入力専用として使用す
る際には、図3(a)に示すようにバッファ12のイネ
ーブル信号を電源電圧VDDに固定する。また双方向バッ
ファ12を出力専用として使用する際には、図3(b)
に示すようにシステムのイネーブル信号を接地電源GN
Dに固定する。双方向バッファ12をトライステートバ
ッファまたは双方向バッファとして使用するときは図3
(c)に示すようにそのまま構成とする。
【0026】テストモード時には、制御信号T4は
「1」に設定される。すると双方向バッファ12の出力
バッファがハイインピーダンス状態にされる。これによ
りパッド2からテスト専用の双方向バッファ14を介し
てテスト信号の入出力を行うことができる。
「1」に設定される。すると双方向バッファ12の出力
バッファがハイインピーダンス状態にされる。これによ
りパッド2からテスト専用の双方向バッファ14を介し
てテスト信号の入出力を行うことができる。
【0027】この状態(制御信号T4=1の状態)で制
御信号T3を「1」に設定するとともに制御信号T
21 ,…T2k を全て「1」に設定すると、双方向バッ
ファ14の出力バッファ及びトライステートゲート16
もハイインピーダンス状態となり、パッド2から双方向
バッファ14を介して信号線IN1 ,…INn にテスト
信号を供給することができる。
御信号T3を「1」に設定するとともに制御信号T
21 ,…T2k を全て「1」に設定すると、双方向バッ
ファ14の出力バッファ及びトライステートゲート16
もハイインピーダンス状態となり、パッド2から双方向
バッファ14を介して信号線IN1 ,…INn にテスト
信号を供給することができる。
【0028】一方、機能ブロック8の出力を観測する際
には、制御信号T3を「0」に、制御信号T4を「1」
に設定するとともに制御信号T21 ,…T2k を全て
「1」に設定する。すると、双方向バッファ12の出力
バッファおよびトライステートゲート16がハイインピ
ーダンス状態になるとともに双方向バッファ14の出力
バッファがオン状態になる。このとき、制御信号T
11 ,…T1j に基づいて信号線OP1 ,…OPm のう
ちから1個の信号線を、マルチプレクサによって選択す
ることにより、選択された信号線を流れる信号をパッド
2において観測することができる。
には、制御信号T3を「0」に、制御信号T4を「1」
に設定するとともに制御信号T21 ,…T2k を全て
「1」に設定する。すると、双方向バッファ12の出力
バッファおよびトライステートゲート16がハイインピ
ーダンス状態になるとともに双方向バッファ14の出力
バッファがオン状態になる。このとき、制御信号T
11 ,…T1j に基づいて信号線OP1 ,…OPm のう
ちから1個の信号線を、マルチプレクサによって選択す
ることにより、選択された信号線を流れる信号をパッド
2において観測することができる。
【0029】また機能ブロック8の双方向信号を観測す
る際には、制御信号T4は「1」に設定し、制御信号T
3は機能ブロック8の双方向端子の信号の方向を決める
イネーブル端子で制御するかまたは外部端子で信号の方
向を制御するようにする。更にk個の制御信号T21 ,
…T2k のうちの1個の制御信号は、機能ブロック8の
双方向端子の信号の方向を決めるイネーブル端子で制御
するかまたは外部端子で信号の方向を制御するように
し、残りのk−1個の制御信号は全て「1」に設定す
る。これにより、トライステートゲート16を構成する
k個のバッファのうちの1個のみがオンし、残りの全て
がハイインピーダンス状態となる。このとき、制御信号
T11 ,…T1j を用いてk個の信号線BI1 ,…BI
k のうちから1個の信号線を選択することにより、選択
された信号線を流れる信号がパッド2において観測でき
る。また、パッド2からテスト信号を選択された信号線
を介して機能ブロックに送出することができる。
る際には、制御信号T4は「1」に設定し、制御信号T
3は機能ブロック8の双方向端子の信号の方向を決める
イネーブル端子で制御するかまたは外部端子で信号の方
向を制御するようにする。更にk個の制御信号T21 ,
…T2k のうちの1個の制御信号は、機能ブロック8の
双方向端子の信号の方向を決めるイネーブル端子で制御
するかまたは外部端子で信号の方向を制御するように
し、残りのk−1個の制御信号は全て「1」に設定す
る。これにより、トライステートゲート16を構成する
k個のバッファのうちの1個のみがオンし、残りの全て
がハイインピーダンス状態となる。このとき、制御信号
T11 ,…T1j を用いてk個の信号線BI1 ,…BI
k のうちから1個の信号線を選択することにより、選択
された信号線を流れる信号がパッド2において観測でき
る。また、パッド2からテスト信号を選択された信号線
を介して機能ブロックに送出することができる。
【0030】なお、テストモード以外の通常動作モード
時においては、パッド2が入力専用であれば、図3
(a)に示すように双方向バッファ12のイネーブル信
号端子が電源に接続され、パッド2が出力専用であれ
ば、図3(b)に示すように双方向バッファ12のイネ
ーブル信号端子が接地電源に接続される。またパッド2
が双方向用であれば、システムのイネーブル信号および
制御信号T4は共に「0」に設定されるので、バッファ
12は双方向バッファとして機能する。これによりパッ
ド2から入力された信号はバッファ12およびシステム
パスSを介して機能ブロック8に送られるとともに、機
能ブロック8からの出力はシステムパスSおよびバッフ
ァ12を介してパッド2に送られることになる。
時においては、パッド2が入力専用であれば、図3
(a)に示すように双方向バッファ12のイネーブル信
号端子が電源に接続され、パッド2が出力専用であれ
ば、図3(b)に示すように双方向バッファ12のイネ
ーブル信号端子が接地電源に接続される。またパッド2
が双方向用であれば、システムのイネーブル信号および
制御信号T4は共に「0」に設定されるので、バッファ
12は双方向バッファとして機能する。これによりパッ
ド2から入力された信号はバッファ12およびシステム
パスSを介して機能ブロック8に送られるとともに、機
能ブロック8からの出力はシステムパスSおよびバッフ
ァ12を介してパッド2に送られることになる。
【0031】以上説明したように本実施の形態の半導体
集積回路装置によれば、機能ブロックの入力端子に信号
を供給して機能ブロックの出力を容易に観測できるとと
もに機能ブロックの双方向端子への信号の入力ならびに
双方向端子からの信号の出力を容易に行うことができ
る。
集積回路装置によれば、機能ブロックの入力端子に信号
を供給して機能ブロックの出力を容易に観測できるとと
もに機能ブロックの双方向端子への信号の入力ならびに
双方向端子からの信号の出力を容易に行うことができ
る。
【0032】また、従来の場合と異なり、マルチプレク
サがシステムパスSに付加されることがないので信号の
遅延を従来の場合よりも少なくすることができる。な
お、システムパスSに双方向バッファ14が接続したこ
とによる負荷容量の増加に対応して信号の遅延も増加す
るが、マルチプレクサをシステムパスSに付加したほど
の増加は生じない。
サがシステムパスSに付加されることがないので信号の
遅延を従来の場合よりも少なくすることができる。な
お、システムパスSに双方向バッファ14が接続したこ
とによる負荷容量の増加に対応して信号の遅延も増加す
るが、マルチプレクサをシステムパスSに付加したほど
の増加は生じない。
【0033】また本実施の形態においては、マルチプレ
クサ18が付加されているが、通常動作モード時におい
てはハイインピーダンス状態であり、このマルチプレク
サ18を付加したことによる信号の遅延はほとんど生じ
ない。
クサ18が付加されているが、通常動作モード時におい
てはハイインピーダンス状態であり、このマルチプレク
サ18を付加したことによる信号の遅延はほとんど生じ
ない。
【0034】このように通常動作時における信号の遅延
を従来の場合に比べて少なくすることができるので、テ
スト回路を設けたことによる半導体集積回路装置の性能
の劣化を防止することができる。
を従来の場合に比べて少なくすることができるので、テ
スト回路を設けたことによる半導体集積回路装置の性能
の劣化を防止することができる。
【0035】
【発明の効果】以上述べたように本発明によれば、テス
ト回路を設けたことによる信号の遅延の増大を可及的に
防止することができ、これにより半導体集積回路装置の
性能の劣化を防止することが可能となる。
ト回路を設けたことによる信号の遅延の増大を可及的に
防止することができ、これにより半導体集積回路装置の
性能の劣化を防止することが可能となる。
【図1】本発明による半導体集積回路装置の一実施形態
にかかるテスト回路の一具体例の構成を示す回路図。
にかかるテスト回路の一具体例の構成を示す回路図。
【図2】本発明による半導体集積回路装置の一実施の形
態の概略の構成を示す構成図。
態の概略の構成を示す構成図。
【図3】図1に示すテスト回路の双方向バッファの使用
形態を説明する回路図。
形態を説明する回路図。
【図4】図1に示すテスト回路が接続される信号線の機
能ブロックとの接続を説明する模式図。
能ブロックとの接続を説明する模式図。
【図5】テスト回路を有していない半導体集積回路装置
の構成を示すブロック図。
の構成を示すブロック図。
【図6】テスト回路を有している従来の半導体集積回路
装置の構成を示すブロック図。
装置の構成を示すブロック図。
1 半導体集積回路装置
2 パッド
5 マルチプレクサ
81 ,82 ,83 機能ブロック
10 テスト回路
11 ORゲート
12 双方向バッファ
14 双方向バッファ
16 トライステートゲート
18 マルチプレクサ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G01R 31/28 - 31/3193
H01L 21/822
H01L 27/04
H03K 19/00
Claims (3)
- 【請求項1】電源が印加される第1のパッドと、 信号が印加される少なくとも1個の第2のパッドと、 各々が所定の処理機能を有する少なくとも2個の機能ブ
ロックと、 前記第2のパッドと前記少なくとも2個の機能ブロック
のうちの少なくとも一つの機能ブロックとを接続するシ
ステムパスと、 前記少なくとも2個の機能ブロック間を接続する一方向
信号線上に付加された第1のマルチプレクサ回路と、 第1の制御信号およびイネーブル信号を受けるORゲー
トと、 前記第2のパッドと前記システムパスとの間に設けら
れ、前記第2のパッドからの信号を受ける入力バッファ
と前記ORゲートの出力に基づいて動作する出力バッフ
ァとを有する第1のバッファ回路と、 前記第2のパッドに接続され、前記第2のパッドからの
信号を受ける入力バッファと第2の制御信号に基づいて
動作して出力を前記第2のパッドに送出する出力バッフ
ァとを有する第2のバッファ回路と、 前記少なくとも2個の機能ブロック間を接続する双方向
信号線の1つを第3の制御信号に基づいて選択し、この
選択した双方向信号線に前記第2のバッファ回路の入力
バッファの出力を送信する選択回路と、 前記双方向信号線を流れる信号を観測する場合には、第
4の制御信号に基づいて前記双方向信号線の1つを選択
してこの選択された信号線を流れる信号を前記第2のバ
ッファ回路の出力バッファに送信し、前記機能ブロック
の出力を観測する場合には、前記機能ブロックの出力端
子あるいは前記第1のマルチプレクサの出力端子のうち
から1つの出力端子を選択してこの選択された出力端子
からの出力を前記第2のバッファ回路の出力バッファに
送信する第2のマルチプレクサと、 を備え、前記第2のバッファ回路の入力バッファの出力
は前記第1のマルチプレクサを介して前記機能ブロック
の入力端子に送出されることを特徴とする半導体集積回
路装置。 - 【請求項2】前記第2のパッドが入力専用として使用さ
れるときには、前記第1のバッファ回路の出力バッファ
が常時オフするように前記出力バッファへのイネーブル
信号が設定されることを特徴とする請求項1記載の半導
体集積回路装置。 - 【請求項3】前記第2のパッドが出力専用として使用さ
れるときには、前記第1のバッファ回路の出力バッファ
が常時オンするように前記出力バッファへのイネーブル
信号が設定されることを特徴とする請求項1記載の半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33316097A JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33316097A JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11166958A JPH11166958A (ja) | 1999-06-22 |
JP3490273B2 true JP3490273B2 (ja) | 2004-01-26 |
Family
ID=18262968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33316097A Expired - Fee Related JP3490273B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3490273B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002093907A (ja) | 2000-09-11 | 2002-03-29 | Mitsubishi Electric Corp | 集積回路および集積回路の設計方法 |
JP4660115B2 (ja) * | 2004-05-19 | 2011-03-30 | パナソニック株式会社 | テストモード設定回路 |
-
1997
- 1997-12-03 JP JP33316097A patent/JP3490273B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11166958A (ja) | 1999-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5107230A (en) | Switched drivers providing backmatch impedance for circuit test systems | |
US5115191A (en) | Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device | |
EP0364925A1 (en) | Semiconductor integrated circuit having i/o terminals allowing independent connection test | |
JP3433404B2 (ja) | テスト回路を備えた集積回路及びテスト方法 | |
EP0868667B1 (en) | High impedance test mode for jtag | |
US4686627A (en) | Electrical test apparatus | |
JPH0691140B2 (ja) | 半導体集積回路 | |
JPH0224474B2 (ja) | ||
US4973904A (en) | Test circuit and method | |
US5065042A (en) | Self-configuring clock interface circuit | |
JP3490273B2 (ja) | 半導体集積回路装置 | |
US6510487B1 (en) | Design architecture for a parallel and serial programming interface | |
US6028443A (en) | Test circuit for semiconductor integrated logic circuit using tristate buffers allowing control circuit for tristate to be tested | |
KR910006241B1 (ko) | 복수 테스트모드 선택회로 | |
US5677877A (en) | Integrated circuit chips with multiplexed input/output pads and methods of operating same | |
US5206584A (en) | Test circuit for testing a three-state output buffer gate in a semiconductor integrated circuit | |
JP2832694B2 (ja) | 集積回路内の入出力装置 | |
JP2885122B2 (ja) | 半導体集積回路装置及びテスト方法 | |
JP3961607B2 (ja) | 集積回路装置のテスト回路およびテスト方法 | |
JP3036962B2 (ja) | 集積回路のテスト回路 | |
KR0146186B1 (ko) | 멀티 칩 패키지 추진시 집적 회로 테스트 장치 | |
JP2732733B2 (ja) | Epldの入力回路の試験装置 | |
JP2655609B2 (ja) | 入出力回路 | |
JP2569765B2 (ja) | 信号処理集積回路装置 | |
JPH0577292B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |