JP2002084331A - Filter circuit and its method and carrier regenerating device and its method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a filter circuit, capable of highly precisely performing carrier regeneration of a modulated signal which can include plural signal modules modulated, in different modulation systems. SOLUTION: A loop filter circuit 134 is provided with a first circuit module for multiplying a phase comparison signal S150 by a prescribed coefficient, so that the phase error correction of a modulating signal can be performed, a second circuit module for multiplying and integrating the phase comparison signal S150 by the prescribed coefficient, so that the frequency error corrections for the modulated signal can be performed, and a third circuit module for generating the smoothed phase comparison signal from the processed result of the first circuit module in a period, when the carrier regeneration of the first module is performed; and for generating the smoothed phase comparison signal from the processed results of the first circuit module and the second circuit module, during a period the carrier regeneration of the second module is being conducted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、複数の変調方式の
信号モジュールを含む信号のキャリア再生を行う際に用
いられるフィルタ回路およびその方法とキャリア再生装
置およびその方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a filter circuit, a method thereof, and a carrier reproducing apparatus and a method for use in reproducing a carrier of a signal including a plurality of modulation type signal modules.

【０００２】[0002]

【従来の技術】無線通信システムでは、送信側で、信号
（情報）をキャリア（搬送波）に乗せる変調が行われ、
受信側で信号が乗せられたキャリアから信号を取り出す
キャリア再生が行われる。変調には種々の方式がある
が、衛星放送などに用いられる方式として、ＰＳＫ(Pha
se Shift Keying)変調がある。ＰＳＫ変調された変調信
号Ｓ（ｔ）は、下記式（１）で表される。2. Description of the Related Art In a radio communication system, modulation is performed on a transmitting side to put a signal (information) on a carrier (carrier).
Carrier regeneration is performed on the receiving side to extract the signal from the carrier on which the signal is placed. There are various types of modulation, but PSK (Pha
se Shift Keying) modulation. The PSK-modulated modulated signal S (t) is represented by the following equation (1).

【０００３】[0003]

【数１】 (Equation 1)

【０００４】上記式（１）において、θ(t) は信号（情
報）を位相へ変換したものを表し、ωはキャリアの周波
数を表している。受信装置では、変調信号Ｓ（ｔ）か
ら、θ（ｔ）を取り出し、意味のある信号に変換する復
調を行う。In the above equation (1), θ (t) represents a signal (information) converted into a phase, and ω represents a carrier frequency. The receiving apparatus performs demodulation for extracting θ (t) from the modulated signal S (t) and converting the θ (t) into a meaningful signal.

【０００５】ところで、例えば、図３に示す構成のフレ
ームを単位として信号を送受信するＢＳデジタル放送フ
ォーマットがある。当該フォーマットでは、図３に示す
ように、各フレームＦＬ₁ 〜ＦＬ₈ は１９２シンボルの
ＴＭＣＣ信号と１９２個のパケットとからなる。各パケ
ットは２０３シンボルであり、パケット相互間に４シン
ボルのバースト信号が挿入されている。フレームＦＬ₁
〜ＦＬ₈ で１個のスーパーフレームが構成される。フレ
ームＦＬ₁ のＴＭＣＣ信号には、スーパーフレームの先
頭を示すユニークワードｗ１，ｗ２が格納されている。
フレームＦＬ₂ 〜ＦＬ₈ のＴＭＣＣ信号には、フレーム
の先頭を示すユニークワードｗ１，ｗ３が格納されてい
る。There is, for example, a BS digital broadcast format for transmitting and receiving signals in units of frames having the configuration shown in FIG. In this format, as shown in FIG. 3, each frame FL ₁ to FL ₈ consists of a TMCC signal and the 192 packets of 192 symbols. Each packet has 203 symbols, and a burst signal of 4 symbols is inserted between packets. Frame FL ₁
One of the super-frame is composed of ~FL _8. A TMCC signal of the frame FL ₁ is a unique word w1, w2 indicating the head of a super frame is stored.
The TMCC signals of the frames FL _{2 to} FL ₈ store unique words w1 and w3 indicating the head of the frame.

【０００６】また、当該フォーマットでは、ＴＭＣＣ信
号およびバースト信号の変調方式はＢＰＳＫに固定され
ているが、各パケットの変調方式は例えばＢＰＳＫ(Bin
aryPhase Shift Keying) 、ＱＰＳＫ(Quadrature Phase
Shift Keying) およびＴＣ８ＰＳＫのなかから選択が
できるようになっている。各パケットの変調方式は、２
スーパーフレーム前の対応するフレームのＴＭＣＣ信号
に格納されている。In this format, the modulation scheme of the TMCC signal and the burst signal is fixed to BPSK, but the modulation scheme of each packet is, for example, BPSK (Bin
aryPhase Shift Keying), QPSK (Quadrature Phase
Shift Keying) and TC8PSK. The modulation scheme of each packet is 2
It is stored in the TMCC signal of the corresponding frame before the superframe.

【０００７】以下、上述したＢＳデジタル放送フォーマ
ットに対応した受信装置におけるキャリア再生について
説明する。図４は、当該受信装置のキャリア再生に係わ
る部分の構成図である。図４に示すように、当該受信装
置のキャリア再生に係わる部分は、例えば、複素乗算回
路５０、位相比較回路５１、ループフィルタ回路５２お
よび数値制御発信回路５３からなるコスタスループ回路
５４と、図３に示すユニークワードｗ１，ｗ２，ｗ３を
検出するユニークワード検出回路５５と、ＴＭＣＣ信号
を検出するＴＭＣＣデコーダ５６と、制御回路５７とを
有する。ここで、ループフィルタ回路５２は、位相比較
回路５１からの位相比較信号の高域成分を除去して位相
比較信号Ｓ５２を生成し、これを数値制御発振回路５３
に出力する。[0007] Carrier reproduction in a receiving apparatus compatible with the above-mentioned BS digital broadcast format will be described below. FIG. 4 is a configuration diagram of a part related to carrier reproduction of the receiving apparatus. As shown in FIG. 4, a part related to carrier recovery of the receiving apparatus includes, for example, a Costas loop circuit 54 including a complex multiplication circuit 50, a phase comparison circuit 51, a loop filter circuit 52, and a numerical control transmission circuit 53; , A unique word detection circuit 55 for detecting the unique words w1, w2, and w3, a TMCC decoder 56 for detecting the TMCC signal, and a control circuit 57. Here, the loop filter circuit 52 generates a phase comparison signal S52 by removing high-frequency components of the phase comparison signal from the phase comparison circuit 51, and outputs this to the numerical control oscillation circuit 53.
Output to

【０００８】図５は、ループフィルタ回路５２の構成図
である。図５に示すように、ループフィルタ回路５２
は、例えば、係数回路６０，６１、加算回路６２、遅延
回路６３および加算回路６４を有する。ここで、係数回
路６０が直接系を構成し、係数回路６１、加算回路６２
および遅延回路６３が積分系を構成している。係数回路
６０は、位相比較回路５１からの位相比較信号Ｓ５１に
所定の係数を乗算し、その結果である信号Ｓ６０を加算
回路６４に出力する。係数回路６１は、位相比較信号Ｓ
５１に所定の係数を乗算し、その結果である信号Ｓ６１
を加算回路６２に出力する。加算回路６２は、信号Ｓ６
１と信号Ｓ６３とを加算して信号Ｓ６２を生成し、これ
を遅延回路６３および加算回路６４に出力する。遅延回
路６３は、信号Ｓ６２を例えば１クロックサイクル遅延
した信号Ｓ６３を加算回路６２に出力する。加算回路６
４は、信号Ｓ６０と信号Ｓ６２とを加算して位相比較信
号Ｓ５２を生成し、これを図４に示す数値制御発振回路
５３に出力する。FIG. 5 is a configuration diagram of the loop filter circuit 52. As shown in FIG. 5, the loop filter circuit 52
Has, for example, coefficient circuits 60 and 61, an addition circuit 62, a delay circuit 63, and an addition circuit 64. Here, the coefficient circuit 60 constitutes a direct system, and the coefficient circuit 61 and the addition circuit 62
And the delay circuit 63 constitute an integration system. The coefficient circuit 60 multiplies the phase comparison signal S51 from the phase comparison circuit 51 by a predetermined coefficient, and outputs the result signal S60 to the addition circuit 64. The coefficient circuit 61 calculates the phase comparison signal S
51 is multiplied by a predetermined coefficient, and the resulting signal S61
Is output to the addition circuit 62. The addition circuit 62 outputs the signal S6
1 and the signal S63 are added to generate a signal S62, which is output to the delay circuit 63 and the addition circuit 64. The delay circuit 63 outputs to the adder circuit 62 a signal S63 obtained by delaying the signal S62 by, for example, one clock cycle. Adder circuit 6
4 adds the signal S60 and the signal S62 to generate a phase comparison signal S52, and outputs this to the numerical control oscillation circuit 53 shown in FIG.

【０００９】上述した受信装置では、受信信号内のパケ
ットがＱＰＳＫや８ＰＳＫで変調されている場合には、
シンボル点の間隔が狭いため、Ｃ／Ｎ特性が低下する
と、シンボル点が隣接するシンボル領域に位置してしま
う。例えば、パケットが８ＰＳＫ変調されている場合に
は、図６に示すように、シンボル点が隣接するシンボル
領域に位置してしまう。この場合には、誤った位相比較
情報が積分系に蓄積されて高精度なキャリア再生が行え
ない。従って、従来の受信装置では、Ｃ／Ｎ特性が低下
した場合でもシンボルの判別を比較的高精度に行えるＢ
ＰＳＫ変調が行われていることが予め決められているＴ
ＭＣＣ信号およびバースト信号を用いて間欠的にキャリ
ア再生を行っている。In the above-described receiving apparatus, when a packet in a received signal is modulated by QPSK or 8PSK,
If the C / N characteristic is reduced because the interval between symbol points is narrow, the symbol points will be located in adjacent symbol areas. For example, when a packet is modulated by 8PSK, symbol points are located in adjacent symbol areas as shown in FIG. In this case, erroneous phase comparison information is accumulated in the integration system, and high-precision carrier reproduction cannot be performed. Therefore, in the conventional receiving apparatus, even if the C / N characteristic is reduced, the symbol can be determined with relatively high accuracy.
T, which is determined in advance that PSK modulation is performed
Carrier reproduction is performed intermittently using the MCC signal and the burst signal.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、上述し
たように、ＴＭＣＣ信号およびバースト信号を用いて間
欠的にキャリア再生を行うと、各パケットに対応する期
間はキャリア再生が行われないため、当該期間にチュー
ナ等で発生した位相ノイズはそのままキャリア再生回路
を通過する。従って、当該位相ノイズが、後段の誤り訂
正回路の処理に悪影響を及ぼすという問題がある。However, as described above, if the carrier is intermittently reproduced using the TMCC signal and the burst signal, the carrier reproduction is not performed during the period corresponding to each packet. The phase noise generated by the tuner or the like passes through the carrier reproduction circuit as it is. Therefore, there is a problem that the phase noise adversely affects the processing of the subsequent error correction circuit.

【００１１】本発明は上述した従来技術の問題点に鑑み
てなされ、異なる変調方式で変調された複数の信号モジ
ュールを含むことが可能な変調信号のキャリア再生を高
精度に行うことができるフィルタ回路およびその方法と
キャリア再生装置およびその方法を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has a high accuracy in a carrier reproduction of a modulated signal capable of including a plurality of signal modules modulated by different modulation schemes. It is another object of the present invention to provide a carrier reproducing apparatus and a method thereof.

【００１２】[0012]

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、第１の発
明のフィルタ回路は、複数の位相シフト変調方式のうち
指定された変調方式でそれぞれ変調された複数の第１の
信号モジュールと、シンボル間隔が前記位相シフト変調
方式と同じあるいは前記位相シフト変調方式よりも長い
所定の位相シフト変調方式で変調された第２の信号モジ
ュールとを含む変調信号のキャリア再生を行う際に、前
記変調信号の位相比較を行って得られた位相比較信号を
平滑化するために用いられるフィルタ回路であって、前
記変調信号の位相誤差補正を行うように、前記位相比較
信号に所定の係数を乗算する処理を行う第１の回路モジ
ュールと、前記変調信号の周波数誤差補正を行うよう
に、前記位相比較信号に対して所定の係数の乗算処理お
よび積分処理を行う第２の回路モジュールと、前記第１
のモジュールのキャリア再生を行う期間で前記第１の回
路モジュールの処理結果から前記平滑化された位相比較
信号を生成し、前記第２のモジュールのキャリア再生を
行う期間で前記第１の回路モジュールおよび前記第２の
回路モジュールの処理結果から前記平滑化された位相比
較信号を生成する第３の回路モジュールとを有する。In order to solve the above-mentioned problems of the prior art and achieve the above-mentioned object, a filter circuit according to a first aspect of the present invention comprises a filter circuit having a plurality of phase shift modulation schemes. A plurality of first signal modules, each of which is modulated by a predetermined method, and a second signal module, which is modulated by a predetermined phase shift modulation method having a symbol interval equal to or longer than the phase shift modulation method. A filter circuit used for smoothing a phase comparison signal obtained by performing phase comparison of the modulation signal when performing carrier reproduction of the modulation signal, the phase correction of the modulation signal being performed. A first circuit module for performing a process of multiplying the phase comparison signal by a predetermined coefficient, and the phase comparison signal for performing a frequency error correction of the modulation signal. A second circuit module which performs multiplication processing and integration processing predetermined factor with respect to the first
Generating the smoothed phase comparison signal from the processing result of the first circuit module during the carrier regeneration of the module, and performing the carrier regeneration of the second circuit module during the carrier regeneration of the second module. A third circuit module that generates the smoothed phase comparison signal from a processing result of the second circuit module.

【００１３】第１の発明のフィルタ回路の作用は以下の
ようになる。先ず、受信装置などで受信された変調信号
から位相比較信号が生成され、当該位相比較信号が第１
の発明のフィルタ回路に入力される。そして、第１の回
路モジュールにおいて、前記変調信号の位相誤差補正を
行うように、前記位相比較信号に所定の係数を乗算する
処理が行われる。また、第２のモジュールにおいて、前
記変調信号の周波数誤差補正を行うように、前記位相比
較信号に対して所定の係数の乗算処理および積分処理が
行われる。そして、第３のモジュールにおいて、前記第
１のモジュールのキャリア再生を行う期間で前記第１の
回路モジュールの処理結果から前記平滑化された位相比
較信号が生成され、前記第２のモジュールのキャリア再
生を行う期間で前記第１の回路モジュールおよび前記第
２の回路モジュールの処理結果から前記平滑化された位
相比較信号が生成される。The operation of the filter circuit according to the first invention is as follows. First, a phase comparison signal is generated from a modulation signal received by a receiving device or the like, and the phase comparison signal
Is input to the filter circuit of the invention. Then, in the first circuit module, a process of multiplying the phase comparison signal by a predetermined coefficient is performed so as to correct the phase error of the modulation signal. Further, in the second module, a multiplication process and an integration process of a predetermined coefficient are performed on the phase comparison signal so as to correct the frequency error of the modulation signal. Then, in the third module, the smoothed phase comparison signal is generated from the processing result of the first circuit module during a period in which carrier regeneration of the first module is performed, and carrier regeneration of the second module is performed. Is performed, the smoothed phase comparison signal is generated from the processing results of the first circuit module and the second circuit module.

【００１４】また、第１の発明のフィルタ回路は、好ま
しくは、前記第３の回路モジュールは、前記第２のモジ
ュールのキャリア再生を行う期間で、前記第１の回路モ
ジュールの処理結果と前記第２の回路モジュールの処理
結果とを加算して前記平滑化された位相比較信号を生成
する。In the filter circuit according to the first aspect of the present invention, preferably, the third circuit module and the processing result of the first circuit module are stored in a period during which carrier regeneration of the second module is performed. The processing result of the second circuit module is added to generate the smoothed phase comparison signal.

【００１５】また、第２の発明のキャリア再生装置は、
複数の位相シフト変調方式のうち指定された変調方式で
それぞれ変調された複数の第１の信号モジュールと、シ
ンボル間隔が前記位相シフト変調方式と同じあるいは前
記位相シフト変調方式よりも長い所定の位相シフト変調
方式で変調された第２の信号モジュールとを含む変調信
号変調信号のキャリア再生を行うキャリア再生装置であ
って、前記変調信号とフィードバック信号とを混合する
混合回路と、前記混合の結果に対して位相比較を行って
位相比較信号を生成する位相比較回路と、前記位相比較
信号を平滑化するフィルタ回路と、前記平滑化された位
相比較信号に基づいて前記フィードバック信号を生成す
る数値制御発振回路と前記変調信号内の前記第１のモジ
ュールおよび前記第２のモジュールのタイミングを検出
し、その検出結果に基づいて、前記フィルタ回路を制御
する制御信号を生成する制御回路とを有するキャリア再
生装置であって、前記フィルタ回路は、前記変調信号の
位相誤差補正を行うように、前記位相比較信号に所定の
係数を乗算する処理を行う第１の回路モジュールと、前
記変調信号の周波数誤差補正を行うように、前記位相比
較信号に対して所定の係数の乗算処理および積分処理を
行う第２の回路モジュールと、前記制御信号に基づい
て、前記第１のモジュールのキャリア再生を行う期間で
前記第１の回路モジュールの処理結果から前記平滑化さ
れた位相比較信号を生成し、前記第２のモジュールのキ
ャリア再生を行う期間で前記第１の回路モジュールおよ
び前記第２の回路モジュールの処理結果から前記平滑化
された位相比較信号を生成する第３の回路モジュールと
を有する。Further, a carrier reproducing apparatus according to a second aspect of the present invention comprises:
A plurality of first signal modules, each of which is modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a predetermined phase shift whose symbol interval is the same as or longer than the phase shift modulation scheme A carrier reproducing apparatus for performing carrier reproduction of a modulated signal modulated signal including a second signal module modulated by a modulation method, a mixing circuit for mixing the modulated signal and a feedback signal, and Phase comparison circuit that performs a phase comparison to generate a phase comparison signal, a filter circuit that smoothes the phase comparison signal, and a numerically controlled oscillator circuit that generates the feedback signal based on the smoothed phase comparison signal And the timing of the first module and the second module in the modulated signal, and the detection result And a control circuit that generates a control signal for controlling the filter circuit based on the carrier signal, wherein the filter circuit corrects the phase comparison signal so as to correct a phase error of the modulation signal. A first circuit module that performs a process of multiplying a coefficient, and a second circuit module that performs a multiplication process and an integration process of a predetermined coefficient on the phase comparison signal so as to perform a frequency error correction of the modulation signal. Generating the smoothed phase comparison signal from the processing result of the first circuit module during a period in which carrier recovery of the first module is performed based on the control signal, and performing carrier recovery in the second module. Generating the smoothed phase comparison signal from the processing results of the first circuit module and the second circuit module during the third period. And a road module.

【００１６】第２の発明のキャリア再生装置の作用は以
下のようになる。混合回路と、位相比較回路と、フィル
タ回路と、数値制御発振回路とによってコスタスループ
回路が構成される。そして、前記フィルタ回路におい
て、前記制御回路からの制御に基づいて、前述した第１
の発明のフィルタ回路と同様の動作が行われる。The operation of the carrier reproducing apparatus according to the second invention is as follows. A Costas loop circuit is formed by the mixing circuit, the phase comparison circuit, the filter circuit, and the numerically controlled oscillation circuit. In the filter circuit, based on the control from the control circuit, the first
The same operation as that of the filter circuit of the invention is performed.

【００１７】また、第２の発明のキャリア再生装置は、
好ましくは、前記第３の回路モジュールは、前記第２の
モジュールのキャリア再生を行う期間で、前記第１の回
路モジュールの処理結果と前記第２の回路モジュールの
処理結果とを加算して前記平滑化された位相比較信号を
生成する。Further, the carrier reproducing apparatus according to the second invention comprises:
Preferably, the third circuit module adds the processing result of the first circuit module and the processing result of the second circuit module during the period in which carrier regeneration of the second module is performed, and performs the smoothing. Generating a phase comparison signal.

【００１８】また、第２の発明のキャリア再生装置は、
好ましくは、前記位相比較回路は、前記複数の位相シフ
ト変調方式のそれぞれに対応して設けられ、対応する位
相シフト変調方式に応じて前記混合の結果に対して位相
比較を行う複数の位相比較回路からなり、前記制御回路
は、前記変調信号に前記第１のモジュールの位相シフト
変調方式を識別する識別信号が含まれている場合に、前
記識別信号に基づいて、前記複数の位相比較回路から得
られた位相比較信号から一の位相比較信号を選択し、当
該選択した位相比較信号を前記フィルタ回路に向けて出
力するように制御する。Further, a carrier reproducing apparatus according to a second aspect of the present invention comprises:
Preferably, the plurality of phase comparison circuits are provided corresponding to each of the plurality of phase shift modulation schemes, and perform a phase comparison on a result of the mixing according to a corresponding phase shift modulation scheme. And wherein the control circuit obtains from the plurality of phase comparison circuits based on the identification signal when the modulation signal includes an identification signal for identifying the phase shift modulation scheme of the first module. One phase comparison signal is selected from the obtained phase comparison signals, and control is performed such that the selected phase comparison signal is output to the filter circuit.

【００１９】また、第２の発明のキャリア再生装置は、
好ましくは、前記混合回路は、前記変調信号と前記フィ
ードバック信号との複素乗算を行う複素乗算回路であ
る。Further, a carrier reproducing apparatus according to a second aspect of the present invention comprises:
Preferably, the mixing circuit is a complex multiplication circuit that performs complex multiplication of the modulation signal and the feedback signal.

【００２０】また、第３の発明のフィルタ処理方法は、
複数の位相シフト変調方式のうち指定された変調方式で
それぞれ変調された複数の第１の信号モジュールと、シ
ンボル間隔が前記位相シフト変調方式と同じあるいは前
記位相シフト変調方式よりも長い所定の位相シフト変調
方式で変調された第２の信号モジュールとを含む変調信
号のキャリア再生を行う際に、前記変調信号の位相比較
を行って得られた位相比較信号を平滑化するフィルタ処
理方法であって、前記変調信号の位相誤差補正を行うよ
うに、前記位相比較信号に所定の係数を乗算して第１の
信号を生成し、前記変調信号の周波数誤差補正を行うよ
うに、前記位相比較信号に対して所定の係数の乗算処理
および積分処理を行って第２の信号を生成し、前記第１
のモジュールのキャリア再生を行う期間で前記第１の信
号から前記平滑化された位相比較信号を生成し、前記第
２のモジュールのキャリア再生を行う期間で前記第１の
信号および前記第２の信号から前記平滑化された位相比
較信号を生成する。The filtering method according to a third aspect of the present invention includes:
A plurality of first signal modules, each of which is modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a predetermined phase shift whose symbol interval is the same as or longer than the phase shift modulation scheme A filter processing method for smoothing a phase comparison signal obtained by performing phase comparison of the modulation signal when performing carrier reproduction of a modulation signal including a second signal module modulated by a modulation method, To perform a phase error correction of the modulation signal, to generate a first signal by multiplying the phase comparison signal by a predetermined coefficient, and to perform a frequency error correction of the modulation signal, Multiplication processing and integration processing of a predetermined coefficient to generate a second signal,
Generating the smoothed phase comparison signal from the first signal during the period in which the carrier of the module is reproduced, and generating the first signal and the second signal in the period of performing the carrier reproduction of the second module. , To generate the smoothed phase comparison signal.

【００２１】また、第４の発明のキャリア再生方法は、
複数の位相シフト変調方式のうち指定された変調方式で
それぞれ変調された複数の第１の信号モジュールと、シ
ンボル間隔が前記位相シフト変調方式と同じあるいは前
記位相シフト変調方式よりも長い所定の位相シフト変調
方式で変調された第２の信号モジュールとを含む変調信
号変調信号のキャリア再生を行うキャリア再生方法であ
って、前記変調信号とフィードバック信号とを混合し、
前記混合の結果に対して位相比較を行って位相比較信号
を生成し、前記変調信号の位相誤差補正を行うように、
前記位相比較信号に所定の係数を乗算して第１の信号を
生成し、前記変調信号の周波数誤差補正を行うように、
前記位相比較信号に対して所定の係数の乗算処理および
積分処理を行って第２の信号を生成し、前記第１のモジ
ュールのキャリア再生を行う期間で前記第１の信号から
平滑化された位相比較信号を生成し、前記第２のモジュ
ールのキャリア再生を行う期間で前記第１の信号および
前記第２の信号から平滑化された位相比較信号を生成
し、前記平滑化された位相比較信号に基づいて前記フィ
ードバック信号を生成する。Further, a carrier reproducing method according to a fourth invention is characterized in that:
A plurality of first signal modules, each of which is modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a predetermined phase shift whose symbol interval is the same as or longer than the phase shift modulation scheme A carrier regeneration method for performing carrier regeneration of a modulated signal modulation signal including a second signal module modulated by a modulation method, wherein the modulation signal and the feedback signal are mixed,
A phase comparison is performed on the result of the mixing to generate a phase comparison signal, and a phase error correction of the modulation signal is performed.
A first signal is generated by multiplying the phase comparison signal by a predetermined coefficient, and a frequency error correction of the modulation signal is performed.
The phase comparison signal is subjected to a multiplication process and an integration process of a predetermined coefficient to generate a second signal, and a phase smoothed from the first signal during a period in which the carrier of the first module is reproduced. Generating a comparison signal, generating a smoothed phase comparison signal from the first signal and the second signal during a period in which the carrier recovery of the second module is performed; The feedback signal is generated based on the feedback signal.

【００２２】[0022]

【発明の実施の形態】以下、本発明の実施形態に係わる
受信装置について説明する。図１は、本実施形態の受信
装置９０の構成図である。受信装置９０は、例えば、図
３を用いて説明したＢＳデジタルＴＶ放送フォーマット
の信号を受信し、受信信号のキャリア再生、復調および
復号などを行う際に用いられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a receiving apparatus according to an embodiment of the present invention will be described. FIG. 1 is a configuration diagram of a receiving device 90 of the present embodiment. The receiving device 90 is used, for example, when receiving a signal in the BS digital TV broadcast format described with reference to FIG. 3 and performing carrier reproduction, demodulation, and decoding of the received signal.

【００２３】図１に示すように、受信装置９０は、例え
ば、入力端子１１０、局部発振回路１１１、同相検波回
路１１２、移相回路１１３、直交検波回路１１４、アナ
ログ増幅回路１１５，１１６、ＬＰＦ回路１１８，１１
９、Ａ／Ｄ変換回路１２０，１２１、発振回路１２２、
補間回路１０₁ ，１０₂ 、複素乗算回路１３０、ロール
オフフィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相
比較回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、
ＢＰＳＫ用位相比較回路１３３ｃ、ループフィルタ回路
１３４、数値制御発振回路１３５、信号変換回路１３
６，１３７、シンボルデコード回路１４５、シンボル再
生回路１４６、ＡＧＣ(Automatic Gain Control)回路１
４７、ＰＷＭ信号生成回路１４８、ローパスフィルタ１
４９、選択回路１５０、ユニークワード検出回路１５
１、制御回路１５３および処理回路１５４を有する。As shown in FIG. 1, the receiving apparatus 90 includes, for example, an input terminal 110, a local oscillation circuit 111, an in-phase detection circuit 112, a phase shift circuit 113, a quadrature detection circuit 114, analog amplification circuits 115 and 116, and an LPF circuit. 118,11
9, A / D conversion circuits 120 and 121, an oscillation circuit 122,
Interpolation circuits 10 ₁ and 10 ₂ , complex multiplication circuit 130, roll-off filter circuits 131 and 132, TC8PSK phase comparator 133 a, QPSK phase comparator 133 b,
BPSK phase comparison circuit 133c, loop filter circuit 134, numerically controlled oscillation circuit 135, signal conversion circuit 13
6, 137, a symbol decoding circuit 145, a symbol reproducing circuit 146, an AGC (Automatic Gain Control) circuit 1
47, PWM signal generation circuit 148, low-pass filter 1
49, selection circuit 150, unique word detection circuit 15
1. It has a control circuit 153 and a processing circuit 154.

【００２４】ここで、ループフィルタ回路１３４が本発
明のフィルタ回路に対応している。また、本発明のキャ
リア再生装置との対応は、複素乗算回路１３０が本発明
の混合回路に対応し、ループフィルタ回路１３４が本発
明のフィルタ回路に対応し、数値制御発振回路１３５お
よび信号変換回路１３６，１３７が本発明の数値制御発
振回路に対応し、制御回路１５３が本発明の制御回路に
対応している。また、図３に示すパケットが本発明の第
１のモジュールに対応し、ＴＭＣＣ信号およびバースト
信号が本発明の第２のモジュールに対応している。Here, the loop filter circuit 134 corresponds to the filter circuit of the present invention. Further, as for correspondence with the carrier reproducing apparatus of the present invention, the complex multiplying circuit 130 corresponds to the mixing circuit of the present invention, the loop filter circuit 134 corresponds to the filter circuit of the present invention, the numerical control oscillation circuit 135 and the signal conversion circuit. Reference numerals 136 and 137 correspond to the numerically controlled oscillation circuit of the present invention, and the control circuit 153 corresponds to the control circuit of the present invention. The packet shown in FIG. 3 corresponds to the first module of the present invention, and the TMCC signal and the burst signal correspond to the second module of the present invention.

【００２５】局部発振回路１１１は、受信信号Ｓ１１０
のキャリアとなる中間周波数の局部発振信号Ｓ１１１を
生成し、これを同相検波回路１１２および移相回路１１
３に出力する。同相検波回路１１２は、局部発振信号Ｓ
１１１と、入力端子１１０から入力された中間周波数の
受信信号Ｓ１１０とを乗算することでキャリアの同相成
分を検波してベースバンドのＩ信号Ｓ１１２を生成し、
これをアナログ増幅回路１１５に出力する。移相回路１
１３は、局部発振回路１１１からの局部発振信号Ｓ１１
１の位相を９０度移相させて局部発振信号Ｓ１１３を生
成し、これを直交検波回路１１４に出力する。直交検波
回路１１４は、局部発振信号Ｓ１１３と、入力端子１１
０から入力されたＱＰＳＫ変調された受信信号Ｓ１１０
とを乗算することでキャリアの直交成分を検波してベー
スバンドのＱ信号Ｓ１１４を生成し、これをアナログ増
幅回路１１６に出力する。The local oscillation circuit 111 receives the received signal S110
A local oscillation signal S111 having an intermediate frequency serving as a carrier of the in-phase detection circuit 112 and the phase shift circuit 11
Output to 3. The in-phase detection circuit 112 outputs the local oscillation signal S
111 is multiplied by the intermediate frequency reception signal S110 input from the input terminal 110 to detect the in-phase component of the carrier to generate a baseband I signal S112,
This is output to the analog amplifier circuit 115. Phase shift circuit 1
13 is a local oscillation signal S11 from the local oscillation circuit 111.
The local oscillation signal S <b> 113 is generated by shifting the phase of 1 by 90 degrees, and this is output to the quadrature detection circuit 114. The quadrature detection circuit 114 connects the local oscillation signal S113 to the input terminal 11
QPSK-modulated received signal S110 input from 0
, A quadrature component of the carrier is detected to generate a baseband Q signal S114, which is output to the analog amplifier circuit 116.

【００２６】アナログ増幅回路１１５は、ＬＰＦ回路１
４９からの増幅率制御信号Ｓ１４９に基づいて、Ｉ信号
Ｓ１１２を増幅してＩ信号Ｓ１１５を生成し、これをＬ
ＰＦ回路１１８に出力する。アナログ増幅回路１１６
は、ＬＰＦ回路１４９からの増幅率制御信号Ｓ１４９に
基づいて、Ｑ信号Ｓ１１４を増幅してＱ信号Ｓ１１６を
生成し、これをＬＰＦ回路１１９に出力する。The analog amplifier circuit 115 is an LPF circuit 1
The I signal S112 is amplified based on the amplification factor control signal S149 from S49 to generate an I signal S115, which is
Output to the PF circuit 118. Analog amplifier circuit 116
Amplifies the Q signal S114 based on the amplification factor control signal S149 from the LPF circuit 149, generates a Q signal S116, and outputs this to the LPF circuit 119.

【００２７】ＬＰＦ回路１１８は、Ｉ信号Ｓ１１５の高
域成分を除去してＩ信号Ｓ１１８を生成し、これをＡ／
Ｄ変換回路１２０に出力する。ＬＰＦ回路１１９は、Ｑ
信号Ｓ１１６の高域成分を除去してＱ信号Ｓ１１９を生
成し、これをＡ／Ｄ変換回路１２１に出力する。The LPF circuit 118 removes the high frequency component of the I signal S115 to generate an I signal S118,
Output to the D conversion circuit 120. The LPF circuit 119 has Q
A high-frequency component of the signal S116 is removed to generate a Q signal S119, which is output to the A / D conversion circuit 121.

【００２８】発振回路１２２は、受信信号Ｓ１１０の予
め決められたサンプリング周波数と同じ周波数を持つ発
振信号Ｓ１２２を生成し、これをＡ／Ｄ変換回路１２
０，１２１に出力する。ここで、サンプリング周波数
は、シンボルタイミング再生（キャリア再生）の都合
上、シンボルレートＲｓの２倍より大きくする。The oscillation circuit 122 generates an oscillation signal S122 having the same frequency as the predetermined sampling frequency of the reception signal S110,
0, 121. Here, the sampling frequency is larger than twice the symbol rate Rs for the sake of symbol timing reproduction (carrier reproduction).

【００２９】Ａ／Ｄ変換回路１２０は、発振回路１２２
からの発振信号Ｓ１２２に基づいて、Ｉ信号Ｓ１１８の
Ａ／Ｄ変換を行ってデジタルのＩ信号１Ｓ２０を生成
し、これを補間回路１０₁ に出力する。Ａ／Ｄ変換回路
１２１は、発振回路１２２からの発振信号Ｓ１２２に基
づいて、Ｑ信号Ｓ１１９のＡ／Ｄ変換を行ってデジタル
のＱ信号Ｓ１２１を生成し、これを補間回路１０₂ に出
力する。The A / D conversion circuit 120 includes an oscillation circuit 122
Based on the oscillation signal S122 from to generate a digital I signal 1S20 performs A / D conversion of the I signal S118, and outputs it to the interpolation circuit 10 _1. A / D conversion circuit 121, based on the oscillation signal S122 from the oscillation circuit 122, performs A / D conversion of the Q signal S119 to generate digital Q signal S121, and outputs it to the interpolation circuit 10 _2.

【００３０】補間回路１０₁ は、シンボルデコード回路
１４５が適切なタイミングでシンボルの判定を行えるよ
うに、サンプルタイミング決定回路１１からのサンプリ
ングタイミング決定信号Ｓ１１に基づいてＩ信号Ｓ１２
３の補間処理を行ってＩ信号Ｓ１０₁ を生成する。補間
回路１０₂ は、シンボルデコード回路１４５が適切なタ
イミングでシンボルの判定を行えるように、サンプルタ
イミング決定回路１１からのサンプリングタイミング決
定信号Ｓ１１に基づいてＱ信号Ｓ１２４の補間処理を行
ってＱ信号Ｓ１０₂ を生成する。The interpolation circuit 10 _1, as the symbol decoding circuit 145 perform the determination of the symbol at the right time, I signal based on the sampling timing determination signal S11 from the sample timing determination circuit 11 S12
Performing third interpolation process to generate the I signal S10 _1. Interpolation circuit 10 _2, as the symbol decoding circuit 145 perform the determination of the symbol at the right time, Q signal by performing interpolation processing of the Q signal S124 based on the sampling timing determination signal S11 from the sample timing determination circuit 11 S10 Generate ₂ .

【００３１】複素乗算回路１３０は、信号変換回路１３
６，１３７からのキャリア再生用（周波数引き込み並び
に位相同期用）の信号Ｓ１３６，Ｓ１３７を用いて、下
記式（２）に基づいて、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ
１０₂ に対して周波数引き込み処理および位相同期処理
を行い、Ｉ信号Ｓ１３０ａおよびＱ信号Ｓ１３０ｂを生
成する。The complex multiplying circuit 130 includes a signal converting circuit 13
Signal for carrier recovery from 6,137 (for frequency pull and phase synchronization) S136, S137 using, on the basis of the following formula (2), I signals S10 ₁ and Q signals S
A frequency pull-in process and a phase synchronization process are performed on 10 ₂ to generate an I signal S130a and a Q signal S130b.

【００３２】[0032]

【数２】 (Equation 2)

【００３３】ロールオフフィルタ回路１３１は、Ｉ信号
Ｓ１３０ａに符号間干渉を低減するためのフィルタ処理
を行ってＩ信号Ｓ１３１を生成する。ロールオフフィル
タ回路１３２は、Ｑ信号Ｓ１３０ｂに符号間干渉を低減
するためのフィルタ処理を行ってＱ信号Ｓ１３２を生成
する。Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２は、ＴＣ８
ＰＳＫ用位相比較回路１３３ａ、ＱＰＳＫ用位相比較回
路１３３ｂ、ＢＰＳＫ用位相比較回路１３３ｃ、シンボ
ルデコード回路１４５、シンボル再生回路１４６および
ユニークワード検出回路１５１に出力される。なお、本
実施形態では、ロールオフフィルタ回路１３１，１３２
をコスタスループ１５５内に構成した場合を例示した
が、これらを補間回路１０₁ ，１０₂ の直後に設置して
もよい。The roll-off filter circuit 131 performs a filtering process on the I signal S130a to reduce intersymbol interference to generate an I signal S131. The roll-off filter circuit 132 generates a Q signal S132 by performing a filtering process on the Q signal S130b to reduce intersymbol interference. I signal S131 and Q signal S132 are TC8
The signals are output to the PSK phase comparison circuit 133a, the QPSK phase comparison circuit 133b, the BPSK phase comparison circuit 133c, the symbol decode circuit 145, the symbol reproduction circuit 146, and the unique word detection circuit 151. In the present embodiment, the roll-off filter circuits 131 and 132
Are illustrated in the Costas loop 155, but they may be installed immediately after the interpolation circuits 10 ₁ and 10 ₂ .

【００３４】ＴＣ８ＰＳＫ用位相比較回路１３３ａは、
ＴＣ８ＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１およびＱ
信号Ｓ１３２によって決まる位相角と当該位相角に最も
近いシンボル点の位相角とを比較し、そのずれを示す位
相比較信号Ｓ１３３ａを選択回路１５０に出力する。Ｑ
ＰＳＫ用位相比較回路１３３ｂは、ＱＰＳＫ方式に基づ
いて、Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２によって決
まる位相角と当該位相角に最も近いシンボル点の位相角
とを比較し、そのずれを示す位相比較信号Ｓ１３３ｂを
選択回路１５０に出力する。ＢＰＳＫ用位相比較回路１
３３ｃは、ＢＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１お
よびＱ信号Ｓ１３２によって決まる位相角と当該位相角
に最も近いシンボル点の位相角とを比較し、そのずれを
示す位相比較信号Ｓ１３３ｃを選択回路１５０に出力す
る。The TC8PSK phase comparison circuit 133a
Based on the TC8PSK method, I signals S131 and Q
The phase angle determined by the signal S132 is compared with the phase angle of the symbol point closest to the phase angle, and a phase comparison signal S133a indicating the shift is output to the selection circuit 150. Q
The PSK phase comparison circuit 133b compares a phase angle determined by the I signal S131 and the Q signal S132 with a phase angle of a symbol point closest to the phase angle based on the QPSK method, and a phase comparison signal S133b indicating the deviation. Is output to the selection circuit 150. BPSK phase comparison circuit 1
33c compares the phase angle determined by the I signal S131 and the Q signal S132 with the phase angle of the symbol point closest to the phase angle based on the BPSK method, and outputs a phase comparison signal S133c indicating the shift to the selection circuit 150. Output.

【００３５】選択回路１５０は、選択信号Ｓ１５３ａに
基づいて、位相比較信号Ｓ１３３ａ，Ｓ１３３ｂおよび
Ｓ１３３ｃのうち一の位相比較信号を選択し、当該選択
した位相比較信号Ｓ１５０をループフィルタ回路１３４
に出力する。The selection circuit 150 selects one of the phase comparison signals S133a, S133b and S133c based on the selection signal S153a, and applies the selected phase comparison signal S150 to the loop filter circuit 134.
Output to

【００３６】ループフィルタ回路１３４は、位相比較信
号Ｓ１５０の高域成分を除去して位相比較信号Ｓ１３４
を生成し、これを数値制御発振回路１３５に出力する。
図２は、ループフィルタ回路１３４の構成図である。図
２に示すように、係数回路２００、切換回路２０１、係
数回路２０２、加算回路２０３、遅延回路２０４および
加算回路２０５を有する。図２において、係数回路２０
０が本発明の第１の回路モジュールに対応し、係数回路
２０２、加算回路２０３および遅延回路２０４が本発明
の第２の回路モジュールに対応し、切換回路２０１およ
び加算回路２０５が本発明の第３の回路モジュールに対
応している。ループフィルタ回路１３４では、位相誤差
補正を行う直接系と、周波数誤差補正を行う積分系とに
よって構成される。ここで、図２に示す係数回路２００
によって直接系が構成され、図２に示す係数回路２０
２、加算回路２０３および遅延回路２０４によって積分
系が構成される。The loop filter circuit 134 removes the high frequency component of the phase comparison signal S150 and removes the phase comparison signal S134.
Is generated and output to the numerically controlled oscillation circuit 135.
FIG. 2 is a configuration diagram of the loop filter circuit 134. As shown in FIG. 2, the circuit includes a coefficient circuit 200, a switching circuit 201, a coefficient circuit 202, an adding circuit 203, a delay circuit 204, and an adding circuit 205. In FIG. 2, the coefficient circuit 20
0 corresponds to the first circuit module of the present invention, the coefficient circuit 202, the adding circuit 203 and the delay circuit 204 correspond to the second circuit module of the present invention, and the switching circuit 201 and the adding circuit 205 correspond to the second circuit module of the present invention. 3 circuit modules. The loop filter circuit 134 includes a direct system for performing phase error correction and an integration system for performing frequency error correction. Here, the coefficient circuit 200 shown in FIG.
A direct system is constituted by the coefficient circuit 20 shown in FIG.
2. An integrating system is configured by the adding circuit 203 and the delay circuit 204.

【００３７】増幅回路２００は、選択回路１５０からの
位相比較信号Ｓ１５０に所定の係数を乗算して信号Ｓ２
００を生成し、これを加算回路２０５に出力する。切換
回路２０１は、制御回路１５３からの切換信号Ｓ１５３
ｂに基づいて、切換信号Ｓ１５３ｂが積分系を使用する
ことを指示する場合には位相比較信号Ｓ１５０を係数回
路２０２に出力し、切換信号Ｓ１５３ｂが積分系を使用
しないことを指示する場合には位相比較信号Ｓ１５０を
係数回路２０２に出力しない。すなわち、切換回路２０
１は、コスタスループ回路１５５が図３に示すＴＭＣＣ
信号およびバースト信号について処理を行っている場合
には、直接系と積分系との双方を使用して処理を行うよ
うに、位相比較信号Ｓ１５０を係数回路２０２に出力す
る。一方、切換回路２０１は、コスタスループ回路１５
５が図３に示す各パケットについて処理を行っている場
合には、直接系のみを使用し、積分系を使用しないで処
理を行うように、位相比較信号Ｓ１５０を係数回路２０
２には出力しない。The amplification circuit 200 multiplies the phase comparison signal S150 from the selection circuit 150 by a predetermined coefficient to generate a signal S2.
00 is output to the addition circuit 205. The switching circuit 201 is provided with a switching signal S153 from the control circuit 153.
b, the phase comparison signal S150 is output to the coefficient circuit 202 when the switching signal S153b indicates the use of the integration system, and the phase comparison signal S150 is output when the switching signal S153b indicates that the integration system is not used. The comparison signal S150 is not output to the coefficient circuit 202. That is, the switching circuit 20
1 indicates that the Costas loop circuit 155 has the TMCC shown in FIG.
When processing is performed on the signal and the burst signal, the phase comparison signal S150 is output to the coefficient circuit 202 so that the processing is performed using both the direct system and the integration system. On the other hand, the switching circuit 201 includes the Costas loop circuit 15
5 performs processing on each packet shown in FIG. 3, the phase comparison signal S150 is converted to the coefficient circuit 20 so as to perform processing using only the direct system and not using the integration system.
No output to 2.

【００３８】係数回路２０２は、切換回路２０１から位
相比較信号Ｓ１５０を入力した場合に、当該位相比較信
号Ｓ１５０に所定の係数を乗算して信号Ｓ２０２を生成
し、これを加算回路２０３に出力する。加算回路２０３
は、係数回路２０２からの信号Ｓ２０２と、遅延回路２
０４からの信号Ｓ２０４とを加算して信号Ｓ２０３を生
成し、これを遅延回路２０４および加算回路２０５に出
力する。遅延回路２０４は、加算回路２０３からの信号
Ｓ２０２を例えば１クロックサイクル遅延した信号Ｓ２
０４を加算回路２０３に出力する。加算回路２０５は、
信号Ｓ２００と信号Ｓ２０３とを加算して位相比較信号
Ｓ１３４を生成し、これを図１に示す数値制御発振回路
１３５に出力する。When the phase comparison signal S150 is input from the switching circuit 201, the coefficient circuit 202 multiplies the phase comparison signal S150 by a predetermined coefficient to generate a signal S202, and outputs the signal S202 to the addition circuit 203. Adder circuit 203
Is the signal S202 from the coefficient circuit 202 and the delay circuit 2
The signal S204 is added to the signal S204 to generate a signal S203, which is output to the delay circuit 204 and the addition circuit 205. The delay circuit 204 delays the signal S202 from the addition circuit 203 by, for example, one clock cycle,
04 is output to the addition circuit 203. The addition circuit 205
The signal S200 and the signal S203 are added to generate a phase comparison signal S134, which is output to the numerically controlled oscillation circuit 135 shown in FIG.

【００３９】ループフィルタ回路１３４では、図３に示
すＢＰＳＫ変調されたＴＭＣＣ信号およびバースト信号
の処理をコスタスループ回路１５５が行う場合には従来
と同様に、直接系と積分系との双方を使用することで、
位相誤差補正および周波数誤差補正の双方を行う。ま
た、ループフィルタ回路１３４では、ＱＰＳＫ変調ある
いは８ＰＳＫ変調される可能性がある図３に示す各パケ
ットの処理をコスタスループ回路１５５が行う場合に
は、直接系のみを使用して位相誤差補正を行うことで、
連続したキャリア再生を可能にする。そのため、ループ
フィルタ回路１３４によれば、従来のようにコスタスル
ープ回路１５５が図３に示すＴＭＣＣ信号およびバース
ト信号について処理を行うときにのみキャリア再生を行
う場合の問題である、パケット部分で生じる位相ノイズ
が十分に除去できずに後段のエラー訂正処理に悪影響が
及ぼされることを防止できる。また、ループフィルタ回
路１３４によれば、パケットについての積分系による処
理を行わないことから、当該パケットがＱＰＳＫ変調あ
るいは８ＰＳＫ変調されており、しかもＣ／Ｎ特性が低
い場合に、誤った位相比較情報が積分系に蓄積されるこ
とを防止でき、キャリア再生を高性能に行うことができ
る。In the case where the Costas loop circuit 155 processes the BPSK-modulated TMCC signal and the burst signal shown in FIG. 3 in the loop filter circuit 134, both the direct system and the integration system are used as in the conventional case. By that
It performs both phase error correction and frequency error correction. Further, in the loop filter circuit 134, when the Costas loop circuit 155 performs processing of each packet shown in FIG. 3 which may be subjected to QPSK modulation or 8PSK modulation, phase error correction is performed using only the direct system. By that
Enables continuous carrier regeneration. Therefore, according to the loop filter circuit 134, the phase generated in the packet portion, which is a problem in the case where the Costas loop circuit 155 performs carrier regeneration only when performing the processing on the TMCC signal and the burst signal shown in FIG. It is possible to prevent adverse effects on the error correction processing at the subsequent stage due to insufficient removal of noise. Further, according to the loop filter circuit 134, since the processing by the integration system for the packet is not performed, if the packet is QPSK-modulated or 8PSK-modulated and the C / N characteristic is low, erroneous phase comparison information is obtained. Can be prevented from being accumulated in the integration system, and carrier regeneration can be performed with high performance.

【００４０】数値制御発振回路１３５は、オーバーフロ
ーを禁止しない累積加算回路であり、位相比較信号Ｓ１
３４の値に応じてそのダイナミックレンジまでの加算動
作を行って発振状態となり、位相信号Ｓ１３４の値に応
じた発振周波数を持つ信号Ｓ１３５を生成し、これを信
号変換回路１３６，１３７に出力する。すなわち、数値
制御発振回路１３５は、アナログ回路における電圧制御
発振回路（ＶＣＯ）と同じ動作をデジタルで行う。The numerically controlled oscillation circuit 135 is an accumulative addition circuit that does not prohibit overflow, and includes a phase comparison signal S1.
According to the value of 34, an addition operation up to the dynamic range is performed to enter an oscillation state, a signal S135 having an oscillation frequency corresponding to the value of the phase signal S134 is generated, and this is output to the signal conversion circuits 136, 137. That is, the numerically controlled oscillator 135 digitally performs the same operation as the voltage controlled oscillator (VCO) in the analog circuit.

【００４１】信号変換回路１３６は、例えばＳＩＮ特性
を持つ８ビットの分解能の信号を格納したＲＯＭを有
し、数値制御発振回路１３５からの信号Ｓ１３５に応じ
てＲＯＭから読み出したＳＩＮ特性の信号Ｓ１３６を複
素乗算回路１３０に出力する。信号変換回路１３７は、
例えばＣＯＳ特性を持つ８ビットの分解能の信号を格納
したＲＯＭを有し、数値制御発振回路１３５からの信号
Ｓ１３５に応じてＲＯＭから読み出したＣＯＳ特性の信
号Ｓ１３７を複素乗算回路１３０に出力する。The signal conversion circuit 136 has, for example, a ROM in which a signal having a resolution of 8 bits having a SIN characteristic is stored, and a signal S136 having a SIN characteristic read out from the ROM in response to a signal S135 from the numerical control oscillation circuit 135. Output to the complex multiplication circuit 130. The signal conversion circuit 137
For example, it has a ROM storing an 8-bit resolution signal having a COS characteristic, and outputs a COS characteristic signal S137 read from the ROM to the complex multiplying circuit 130 in accordance with a signal S135 from the numerical control oscillation circuit 135.

【００４２】ここで、複素乗算回路１３０、ロールオフ
フィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相比較
回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、ＢＰ
ＳＫ用位相比較回路１３３ｃ、選択回路１５０、ループ
フィルタ回路１３４、数値制御発振回路１３５および信
号変換回路１３６，１３７によってコスタスループ(Cos
tas Loop) 回路１５５が構成される。Here, the complex multiplication circuit 130, the roll-off filter circuits 131 and 132, the TC8PSK phase comparison circuit 133a, the QPSK phase comparison circuit 133b, and the BP
The SK phase comparison circuit 133c, the selection circuit 150, the loop filter circuit 134, the numerical control oscillation circuit 135, and the signal conversion circuits 136 and 137 are used to form a Costas loop (Cos loop).
tas Loop) circuit 155 is configured.

【００４３】シンボルデコード回路１４５は、ロールオ
フフィルタ回路１３１および１３２から入力したキャリ
ア再生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシ
ンボルを、所定の対応表を用いて変換するデコード処理
を行い、デコード結果の信号Ｓ１４５を処理回路１５４
に出力する。The symbol decoding circuit 145 performs a decoding process for converting the symbols of the carrier reproduced I signal S131 and Q signal S132 input from the roll-off filter circuits 131 and 132 using a predetermined correspondence table, and the decoding result is obtained. Signal S145 of the processing circuit 154
Output to

【００４４】シンボル再生回路１４６は、ロールオフフ
ィルタ回路１３１および１３２から入力したキャリア再
生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシンボ
ルのタイミングを検出し、その結果に応じたシンボル再
生信号Ｓ１４６を補間回路１０₁ および１０₂ に出力す
る。The symbol reproduction circuit 146 detects the timing of the symbols of the carrier reproduced I signal S131 and Q signal S132 input from the roll-off filter circuits 131 and 132, and converts the symbol reproduction signal S146 according to the detection result into an interpolation circuit. Output to 10 ₁ and 10 ₂ .

【００４５】ＡＧＣ回路１４７は、Ａ／Ｄ変換回路１２
０，１２１の後段の回路において安定した適切な振幅を
用いて処理が行えるように、Ｉ信号Ｓ１３１およびＱ信
号Ｓ１３２の振幅値を用いて、アナログ増幅回路１１
５，１１６の増幅率を制御するためのデジタルの増幅率
制御信号Ｓ１４７を例えば８ビットの分解能で生成し、
これをＰＷＭ信号生成回路１４８に出力する。The AGC circuit 147 includes the A / D conversion circuit 12
The analog amplifier circuit 11 is used by using the amplitude values of the I signal S131 and the Q signal S132 so that the circuit at the subsequent stage of 0, 121 can perform processing using a stable and appropriate amplitude.
A digital gain control signal S147 for controlling the gain of 5,116 is generated with 8-bit resolution, for example.
This is output to the PWM signal generation circuit 148.

【００４６】ＰＷＭ信号生成回路１４８は、デジタルの
増幅率制御信号Ｓ１４７を、アナログ信号を得るための
ＰＷＭ信号である増幅率制御信号Ｓ１４８に変換し、こ
れをローパスフィルタ１４９に出力する。ローパスフィ
ルタ１４９は、増幅率制御信号Ｓ１４８の高域成分を除
去して、アナログの増幅率制御信号Ｓ１４９を生成し、
これをアナログ増幅回路１１５および１１６に出力す
る。The PWM signal generation circuit 148 converts the digital gain control signal S147 into a gain control signal S148, which is a PWM signal for obtaining an analog signal, and outputs this to the low-pass filter 149. The low-pass filter 149 removes a high-frequency component of the gain control signal S148 to generate an analog gain control signal S149.
This is output to analog amplifier circuits 115 and 116.

【００４７】ユニークワード検出回路１５１は、Ｉ信号
Ｓ１３１およびＱ信号Ｓ１３２に基づいて、図３に示す
ユニークワードｗ１，ｗ２，ｗ３の検出を行い、当該検
出したタイミングを示す検出信号Ｓ１５１を制御回路１
５３に出力する。The unique word detection circuit 151 detects the unique words w1, w2, and w3 shown in FIG. 3 based on the I signal S131 and the Q signal S132, and outputs a detection signal S151 indicating the detected timing to the control circuit 1.
Output to 53.

【００４８】制御回路１５３は、処理回路１５４からの
ＴＭＣＣ解析信号Ｓ１５４に基づいて、Ｉ信号Ｓ１３２
およびＱ信号Ｓ１３１の変調方式に対応した位相比較信
号Ｓ１３３ａ，Ｓ１３３ｂ，Ｓ１３３ｃを選択するよう
に選択信号Ｓ１５３ａを生成し、これを選択回路１５０
に出力する。このとき、制御回路１５３は、ユニークワ
ード検出回路１５１からの検出信号Ｓ１５１に基づい
て、位相比較信号Ｓ１３３ａ，Ｓ１３３ｂ，Ｓ１３３ｃ
の選択を切り換えるタイミングを決定する。The control circuit 153 receives the I signal S132 based on the TMCC analysis signal S154 from the processing circuit 154.
A selection signal S153a is generated so as to select the phase comparison signals S133a, S133b, S133c corresponding to the modulation method of the Q signal S131 and the selection signal 150.
Output to At this time, the control circuit 153 determines the phase comparison signals S133a, S133b, S133c based on the detection signal S151 from the unique word detection circuit 151.
The timing for switching the selection is determined.

【００４９】また、制御回路１５３は、ユニークワード
検出回路１５１からの検出信号Ｓ１５１に基づいて、図
３に示すＴＭＣＣ信号およびバースト信号の処理をコス
タスループ回路１５５が行う期間に、ループフィルタ回
路１３４が直接系と積分系との双方を使用して処理を行
うように、積分系を使用することを指示する切換信号Ｓ
１５３ｂをループフィルタ回路１３４に出力する。The control circuit 153 controls the loop filter circuit 134 based on the detection signal S151 from the unique word detection circuit 151 while the Costas loop circuit 155 processes the TMCC signal and the burst signal shown in FIG. The switching signal S instructing the use of the integral system so that the processing is performed using both the direct system and the integral system.
153b is output to the loop filter circuit 134.

【００５０】また、制御回路１５３は、ユニークワード
検出回路１５１からの検出信号Ｓ１５１に基づいて、図
３に示す各パケットの処理をコスタスループ回路１５５
が行う期間に、ループフィルタ回路１３４が直接系のみ
を使用して処理を行い、積分系を使用しないように、積
分系を使用しないことを指示する切換信号Ｓ１５３ｂを
ループフィルタ回路１３４に出力する。The control circuit 153 performs processing of each packet shown in FIG. 3 on the Costas loop circuit 155 based on the detection signal S151 from the unique word detection circuit 151.
During this period, the loop filter circuit 134 performs processing using only the direct system, and outputs a switching signal S153b instructing not to use the integration system to the loop filter circuit 134 so as not to use the integration system.

【００５１】処理回路１５４は、シンボルデコード回路
１４５からのデコードされた信号Ｓ１４５の復号処理、
誤り訂正処理、ＴＭＣＣ信号の検出および解析処理を行
い、ＴＭＣＣ信号の解析結果を示すＴＭＣＣ解析信号Ｓ
１５４を制御回路１５３に出力する。The processing circuit 154 decodes the decoded signal S145 from the symbol decoding circuit 145,
An error correction process, a TMCC signal detection and analysis process, and a TMCC analysis signal S indicating the analysis result of the TMCC signal.
154 is output to the control circuit 153.

【００５２】以下、受信装置９０の動作を説明する。衛
星中継器を介して受信した受信信号Ｓ１１０の同相成分
が、同相検波回路１１２において、局部発振信号Ｓ１１
１を用いて検波され、ベースバンドのＩ信号Ｓ１１２が
生成される。また、それと並行して、受信信号Ｓ１１０
の直交成分が、直交検波回路１１４において、局部発振
信号Ｓ１１１と９０度位相差を持つ局部発生信号Ｓ１１
３を用いて検波され、ベースバンドのＱ信号Ｓ１１４が
生成される。Hereinafter, the operation of the receiving apparatus 90 will be described. The in-phase component of the received signal S110 received via the satellite repeater is converted into a local oscillation signal S11 by the in-phase detection circuit 112.
1 to generate a baseband I signal S112. At the same time, the reception signal S110
Is generated in the quadrature detection circuit 114 by the quadrature detection circuit 114.
3 to generate a baseband Q signal S114.

【００５３】アナログ増幅回路１１５における増幅率制
御信号Ｓ１４９に基づいた増幅処理によって、Ｉ信号Ｓ
１１２からＩ信号Ｓ１１５が生成される。ＬＰＦ回路１
１８におけるＬＰＦ処理およびＡ／Ｄ変換回路１２０に
おけるＡ／Ｄ変換処理を経て、Ｉ信号Ｓ１１５からＩ信
号Ｓ１２０が生成される。次に、補間回路１０₁ におい
て、シンボルデコード回路１４５が適切なタイミングで
シンボルの判定を行えるように、サンプルタイミング決
定回路１１からのサンプルタイミング決定信号Ｓ１１に
基づいてＩ信号Ｓ１２３の補間処理が行われてＩ信号Ｓ
１０₁ が生成される。The amplification processing based on the amplification rate control signal S149 in the analog amplification circuit 115 causes the I signal S
An I signal S115 is generated from 112. LPF circuit 1
Through the LPF processing at 18 and the A / D conversion processing at the A / D conversion circuit 120, the I signal S120 is generated from the I signal S115. Then, in the interpolation circuit 10 _1, as the symbol decoding circuit 145 perform the determination of the symbol at the right time, the interpolation processing of the I signal S123 based on the sample timing determination signal S11 from the sample timing determination circuit 11 is performed I signal S
10 ₁ is generated.

【００５４】また、上述したＩ信号の処理と並行して以
下に示すＱ信号の処理が行われる。すなわち、アナログ
増幅回路１１６における増幅率制御信号Ｓ１４９に基づ
いた増幅処理によって、Ｑ信号Ｓ１１４からＱ信号Ｓ１
１６が生成される。ＬＰＦ回路１１９におけるＬＰＦ処
理およびＡ／Ｄ変換回路１２１におけるＡ／Ｄ変換処理
を経て、Ｑ信号Ｓ１１６からＱ信号Ｓ１２１が生成され
る。次に、補間回路１０₂ において、シンボルデコード
回路１４５が適切なタイミングでシンボルの判定を行え
るように、サンプルタイミング決定回路１１からのサン
プルタイミング決定信号Ｓ１１に基づいてＱ信号Ｓ１２
４の補間処理が行われてＱ信号Ｓ１０₂ が生成される。The following Q signal processing is performed in parallel with the above-described I signal processing. That is, the amplification process based on the amplification factor control signal S149 in the analog amplification circuit 116 causes the Q signal S114 to change to the Q signal S1.
16 is generated. After the LPF processing in the LPF circuit 119 and the A / D conversion processing in the A / D conversion circuit 121, the Q signal S121 is generated from the Q signal S116. Then, in the interpolation circuit 10 _2, symbol as the decode circuit 145 perform the determination of the symbol at the right time, the sample timing determination circuit 11 based on the sampling timing determination signal S11 from the Q signal S12
Interpolation process 4 is performed Q signals S10 ₂ is generated.

【００５５】そして、コスタスループ回路１５５におい
て、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ１０₂ の周波数引き
込み処理および位相同期処理などのキャリア再生処理が
行われる。Then, in the Costas loop circuit 155, carrier recovery processing such as frequency pull-in processing and phase synchronization processing of the I signal S10 ₁ and Q signal S10 ₂ is performed.

【００５６】このとき、処理回路１５４におけるＴＭＣ
Ｃ信号の復号および検出処理に応じて、ＴＭＣＣ解析信
号Ｓ１５４が処理回路１５４から制御回路１５３に出力
される。そして、制御回路１５３は、ＴＭＣＣ信号およ
びバースト信号の期間では位相比較信号Ｓ１３３ｃを選
択し、パケットの期間では当該パケット変調方式に対応
した位相比較信号Ｓ１３３ａ，Ｓ１３３ｂ，Ｓ１３３ｃ
を選択することを指示する選択信号Ｓ１５３ａを選択回
路１５０に出力する。これにより、Ｉ信号Ｓ１３２およ
びＱ信号Ｓ１３１が、対応する変調方式に応じた位相比
較を行ってキャリア再生処理される。At this time, the TMC in the processing circuit 154
The TMCC analysis signal S154 is output from the processing circuit 154 to the control circuit 153 in accordance with the decoding and detection processing of the C signal. Then, the control circuit 153 selects the phase comparison signal S133c during the period of the TMCC signal and the burst signal, and during the period of the packet, the phase comparison signals S133a, S133b, and S133c corresponding to the packet modulation method.
Is output to the selection circuit 150 to instruct the selection circuit 150 to select. As a result, the I signal S132 and the Q signal S131 are subjected to carrier reproduction processing by performing phase comparison according to the corresponding modulation scheme.

【００５７】また、制御回路１５３は、ＴＭＣＣ信号お
よびバースト信号の処理をコスタスループ回路１５５が
行う期間では、積分系を使用することを指示する切換信
号Ｓ１５３ｂをループフィルタ回路１３４に出力する。
また、制御回路１５３は、各パケットの処理をコスタス
ループ回路１５５が行う期間では、積分系を使用しない
ことを指示する切換信号Ｓ１５３ｂをループフィルタ回
路１３４に出力する。これにより、ループフィルタ回路
１３４では、図３に示すＢＰＳＫ変調されたＴＭＣＣ信
号およびバースト信号の処理をコスタスループ回路１５
５が行う場合には従来と同様に、直接系と積分系との双
方を使用することで、位相誤差補正および周波数誤差補
正の双方を行う。また、ループフィルタ回路１３４で
は、ＱＰＳＫ変調あるいは８ＰＳＫ変調される可能性が
ある図３に示す各パケットの処理をコスタスループ回路
１５５が行う場合には、直接系のみを使用して位相誤差
補正を行うことで、連続したキャリア再生を可能にす
る。Control circuit 153 outputs a switching signal S153b instructing the use of the integration system to loop filter circuit 134 during the period when Costas loop circuit 155 processes the TMCC signal and the burst signal.
Further, the control circuit 153 outputs to the loop filter circuit 134 a switching signal S153b instructing not to use the integration system during a period when the Costas loop circuit 155 processes each packet. As a result, the loop filter circuit 134 performs the processing of the BPSK-modulated TMCC signal and the burst signal shown in FIG.
When the step 5 is performed, both the phase error correction and the frequency error correction are performed by using both the direct system and the integral system as in the related art. Further, in the loop filter circuit 134, when the Costas loop circuit 155 performs processing of each packet shown in FIG. 3 which may be subjected to QPSK modulation or 8PSK modulation, phase error correction is performed using only the direct system. This enables continuous carrier reproduction.

【００５８】以上説明したように、受信装置９０によれ
ば、上述したように、ループフィルタ回路１３４を動作
させることで、従来のようにコスタスループ回路１５５
が図３に示すＴＭＣＣ信号およびバースト信号について
処理を行うときにのみキャリア再生を行う場合の問題で
ある、パケット部分で生じる位相ノイズが十分に除去で
きずに後段のエラー訂正処理に悪影響が及ぼされること
を防止できる。また、受信装置９０によれば、ループフ
ィルタ回路１３４はパケットについての積分系による処
理を行わないことから、当該パケットがＱＰＳＫ変調あ
るいは８ＰＳＫ変調されており、しかもＣ／Ｎ特性が低
い場合に、誤った位相比較情報が積分系に蓄積されるこ
とを防止でき、キャリア再生を高性能に行うことができ
る。As described above, according to the receiving apparatus 90, as described above, the loop filter circuit 134 is operated, so that the Costas loop circuit 155 is provided in the conventional manner.
Is a problem in the case where carrier recovery is performed only when processing is performed on the TMCC signal and the burst signal shown in FIG. 3. Phase noise generated in a packet portion cannot be sufficiently removed, which adversely affects error correction processing in a subsequent stage. Can be prevented. Further, according to the receiving device 90, since the loop filter circuit 134 does not perform the process of the integration system for the packet, if the packet is QPSK-modulated or 8PSK-modulated and the C / N characteristic is low, an error may occur. The accumulated phase comparison information can be prevented from being accumulated in the integration system, and carrier reproduction can be performed with high performance.

【００５９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、本発明の第１のモ
ジュールの位相シフト変調方式としてＢＰＳＫ、ＱＰＳ
Ｋおよび８ＰＳＫを例示し、第２のモジュールの位相シ
フト変調方式としてＢＰＳＫを例示したが、第１の信号
モジュールおよび第２の信号モジュールの位相シフト変
調方式は、第２の信号モジュールのシンボル間隔が、第
１の信号モジュールのシンボル間隔と同じか、またはそ
れよりも長ければ特に限定されない。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, BPSK, QPS are used as the phase shift modulation scheme of the first module of the present invention.
K and 8PSK are illustrated, and BPSK is illustrated as the phase shift modulation scheme of the second module. However, the phase shift modulation schemes of the first signal module and the second signal module have a symbol interval of the second signal module. , Is not particularly limited as long as it is equal to or longer than the symbol interval of the first signal module.

【００６０】[0060]

【発明の効果】以上説明したように、本発明によれば、
複数の位相シフト変調方式のうち指定された変調方式で
それぞれ変調された複数の第１の信号モジュールと、シ
ンボル間隔が前記位相シフト変調方式と同じか、または
前記位相シフト変調方式よりも長い所定の位相シフト変
調方式で変調された第２の信号モジュールとを含む変調
信号のキャリア再生を高精度に行うことができるフィル
タ回路およびその方法とキャリア再生装置およびその方
法を提供できる。As described above, according to the present invention,
A plurality of first signal modules each modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a predetermined symbol interval equal to or longer than the phase shift modulation scheme; It is possible to provide a filter circuit, a method thereof, and a carrier reproducing apparatus and a method thereof capable of performing carrier reproduction of a modulated signal including a second signal module modulated by a phase shift modulation method with high accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の実施形態の受信装置の構成図
である。FIG. 1 is a configuration diagram of a receiving device according to an embodiment of the present invention.

【図２】図２は、図１に示すループフィルタ回路の構成
図である。FIG. 2 is a configuration diagram of a loop filter circuit shown in FIG. 1;

【図３】図３は、ＢＳデジタル放送フォーマットの信号
を説明するための図である。FIG. 3 is a diagram for explaining signals in a BS digital broadcast format.

【図４】図４は、図３に示すフォーマットの信号を受信
する受信装置の構成図である。FIG. 4 is a configuration diagram of a receiving device that receives a signal of the format shown in FIG. 3;

【図５】図５は、図４に示す受信装置の従来のループフ
ィルタ回路を説明するための図である。FIG. 5 is a diagram for explaining a conventional loop filter circuit of the receiving device shown in FIG.

【図６】受信信号内のパケットが８ＰＳＫ変調されてい
る場合に、Ｃ／Ｎ特性が低下したときのシンボル点の状
態を説明するための図である。FIG. 6 is a diagram for explaining a state of a symbol point when C / N characteristics are reduced when a packet in a received signal is subjected to 8PSK modulation.

【符号の説明】[Explanation of symbols]

１１０…入力端子、１１１…局部発振回路、１１２…同
相検波回路、１１３…移相回路、１１４…直交検波回
路、１１５，１１６…増幅回路、１１８，１１９…ＬＰ
Ｆ回路、１２０，１２１…Ａ／Ｄ変換回路、１０₁ ，１
０₂ …補間回路、１３０…複素乗算回路、１３１，１３
２…ロールオフフィルタ回路、１３３ａ…ＴＣ８ＰＳＫ
用位相比較回路、１３３ｂ…ＱＰＳＫ用位相比較回路、
１３３ｃ…ＢＰＳＫ用位相比較回路、１３４…ループフ
ィルタ回路、１３５…数値制御発振回路、１３６，１３
７…信号変換回路、１４５…シンボルデコード回路、１
４６…シンボル再生回路、１４７…ＡＧＣ回路、１４８
…ＰＷＭ信号生成回路、１５０…選択回路、１５１…ユ
ニークワード検出回路、１５３…制御回路、１５４…処
理回路、２００，２０２…係数回路、２０１…切換回
路、２０３，２０５…加算回路、２０４…遅延回路Reference numeral 110: input terminal, 111: local oscillation circuit, 112: in-phase detection circuit, 113: phase shift circuit, 114: quadrature detection circuit, 115, 116: amplification circuit, 118, 119: LP
F circuit, 120, 121 ... A / D conversion circuit, 10 ₁ , 1
0 ₂ ... interpolation circuit, 130 ... complex multiplication circuit, 131, 13
2: Roll-off filter circuit, 133a: TC8PSK
Phase comparison circuit, 133b... QPSK phase comparison circuit,
133c: BPSK phase comparison circuit, 134: loop filter circuit, 135: numerical control oscillation circuit, 136, 13
7 ... signal conversion circuit, 145 ... symbol decoding circuit, 1
46 ... symbol reproduction circuit, 147 ... AGC circuit, 148
... PWM signal generation circuit, 150 ... selection circuit, 151 ... unique word detection circuit, 153 ... control circuit, 154 ... processing circuit, 200, 202 ... coefficient circuit, 201 ... switching circuit, 203, 205 ... addition circuit, 204 ... delay circuit

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】複数の位相シフト変調方式のうち指定され
た変調方式でそれぞれ変調された複数の第１の信号モジ
ュールと、シンボル間隔が前記位相シフト変調方式と同
じか、または前記位相シフト変調方式よりも長い所定の
位相シフト変調方式で変調された第２の信号モジュール
とを含む変調信号のキャリア再生を行う際に、前記変調
信号の位相比較を行って得られた位相比較信号を平滑化
するために用いられるフィルタ回路であって、 前記変調信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算する処理を行う第１の回路モ
ジュールと、 前記変調信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行う第２の回路モジュールと、 前記第１のモジュールのキャリア再生を行う期間で前記
第１の回路モジュールの処理結果から前記平滑化された
位相比較信号を生成し、前記第２のモジュールのキャリ
ア再生を行う期間で前記第１の回路モジュールおよび前
記第２の回路モジュールの処理結果から前記平滑化され
た位相比較信号を生成する第３の回路モジュールとを有
するフィルタ回路。1. A plurality of first signal modules each modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a symbol interval is the same as the phase shift modulation scheme or the phase shift modulation scheme When performing carrier regeneration of a modulated signal including a second signal module modulated by a predetermined phase shift modulation method longer than that, a phase comparison signal obtained by performing a phase comparison of the modulated signal is smoothed. A first circuit module that performs a process of multiplying the phase comparison signal by a predetermined coefficient so as to perform a phase error correction of the modulation signal, and a frequency error correction of the modulation signal. A second circuit module for performing a multiplication process and an integration process on the phase comparison signal by a predetermined coefficient, and a carrier of the first module. The smoothed phase comparison signal is generated from the processing result of the first circuit module in a period in which the signal is generated, and the first circuit module and the second circuit are generated in a period in which the carrier recovery of the second module is performed. A third circuit module configured to generate the smoothed phase comparison signal from a processing result of the circuit module. 【請求項２】前記第３の回路モジュールは、前記第２の
モジュールのキャリア再生を行う期間で、前記第１の回
路モジュールの処理結果と前記第２の回路モジュールの
処理結果とを加算して前記平滑化された位相比較信号を
生成する請求項１に記載のフィルタ回路。2. The method according to claim 1, wherein the third circuit module adds a processing result of the first circuit module and a processing result of the second circuit module during a period in which carrier regeneration of the second module is performed. The filter circuit according to claim 1, wherein the filter circuit generates the smoothed phase comparison signal. 【請求項３】複数の位相シフト変調方式のうち指定され
た変調方式でそれぞれ変調された複数の第１の信号モジ
ュールと、シンボル間隔が前記位相シフト変調方式と同
じか、または前記位相シフト変調方式よりも長い所定の
位相シフト変調方式で変調された第２の信号モジュール
とを含む変調信号変調信号のキャリア再生を行うキャリ
ア再生装置であって、 前記変調信号とフィードバック信号とを混合する混合回
路と、 前記混合の結果に対して位相比較を行って位相比較信号
を生成する位相比較回路と、 前記位相比較信号を平滑化するフィルタ回路と、 前記平滑化された位相比較信号に基づいて前記フィード
バック信号を生成する数値制御発振回路と、 前記変調信号内の前記第１のモジュールおよび前記第２
のモジュールのタイミングを検出し、その検出結果に基
づいて、前記フィルタ回路を制御する制御信号を生成す
る制御回路とを有するキャリア再生装置であって、 前記フィルタ回路は、 前記変調信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算する処理を行う第１の回路モ
ジュールと、 前記変調信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行う第２の回路モジュールと、 前記制御信号に基づいて、前記第１のモジュールのキャ
リア再生を行う期間で前記第１の回路モジュールの処理
結果から前記平滑化された位相比較信号を生成し、前記
第２のモジュールのキャリア再生を行う期間で前記第１
の回路モジュールおよび前記第２の回路モジュールの処
理結果から前記平滑化された位相比較信号を生成する第
３の回路モジュールとを有するキャリア再生装置。3. A plurality of first signal modules each modulated by a designated modulation method among a plurality of phase shift modulation methods, and a symbol interval is the same as the phase shift modulation method, or the phase shift modulation method. And a second signal module modulated by a predetermined phase shift modulation method longer than a predetermined phase shift modulation method, a carrier reproduction apparatus for performing carrier reproduction of a modulation signal modulation signal, a mixing circuit for mixing the modulation signal and a feedback signal, A phase comparison circuit that performs a phase comparison on the result of the mixing to generate a phase comparison signal; a filter circuit that smoothes the phase comparison signal; and the feedback signal based on the smoothed phase comparison signal. A numerically controlled oscillation circuit for generating the first module and the second module in the modulated signal.
And a control circuit that detects a timing of the module of the above, and generates a control signal for controlling the filter circuit based on the detection result, wherein the filter circuit corrects a phase error of the modulation signal. A first circuit module for performing a process of multiplying the phase comparison signal by a predetermined coefficient, and a multiplication of the phase comparison signal by a predetermined coefficient so as to perform frequency error correction of the modulation signal. A second circuit module for performing processing and integration processing; and a phase comparison signal smoothed from a processing result of the first circuit module during a period in which carrier recovery of the first module is performed based on the control signal. During the carrier regeneration of the second module.
And a third circuit module that generates the smoothed phase comparison signal from the processing result of the second circuit module. 【請求項４】前記第３の回路モジュールは、前記第２の
モジュールのキャリア再生を行う期間で、前記第１の回
路モジュールの処理結果と前記第２の回路モジュールの
処理結果とを加算して前記平滑化された位相比較信号を
生成する請求項３に記載のキャリア再生装置。4. The third circuit module adds a processing result of the first circuit module and a processing result of the second circuit module during a period in which carrier regeneration of the second module is performed. 4. The carrier reproducing apparatus according to claim 3, wherein the smoothed phase comparison signal is generated. 【請求項５】前記位相比較回路は、前記複数の位相シフ
ト変調方式のそれぞれに対応して設けられ、対応する位
相シフト変調方式に応じて前記混合の結果に対して位相
比較を行う複数の位相比較回路からなり、 前記制御回路は、前記変調信号に前記第１のモジュール
の位相シフト変調方式を識別する識別信号が含まれてい
る場合に、前記識別信号に基づいて、前記複数の位相比
較回路から得られた位相比較信号から一の位相比較信号
を選択し、当該選択した位相比較信号を前記フィルタ回
路に向けて出力するように制御する請求項３に記載のキ
ャリア再生装置。5. The phase comparison circuit according to claim 1, wherein the phase comparison circuit is provided for each of the plurality of phase shift modulation schemes, and performs a phase comparison on a result of the mixing in accordance with the corresponding phase shift modulation scheme. A control circuit configured to control the plurality of phase comparison circuits based on the identification signal when the modulation signal includes an identification signal for identifying a phase shift modulation scheme of the first module. 4. The carrier reproducing apparatus according to claim 3, wherein one phase comparison signal is selected from the phase comparison signals obtained from the control signal, and the selected phase comparison signal is controlled so as to be output to the filter circuit. 【請求項６】前記混合回路は、前記変調信号と前記フィ
ードバック信号との複素乗算を行う複素乗算回路である
請求項３に記載のキャリア再生装置。6. The carrier reproducing apparatus according to claim 3, wherein said mixing circuit is a complex multiplication circuit that performs complex multiplication of said modulation signal and said feedback signal. 【請求項７】複数の位相シフト変調方式のうち指定され
た変調方式でそれぞれ変調された複数の第１の信号モジ
ュールと、シンボル間隔が前記位相シフト変調方式と同
じか、または前記位相シフト変調方式よりも長い所定の
位相シフト変調方式で変調された第２の信号モジュール
とを含む変調信号のキャリア再生を行う際に、前記変調
信号の位相比較を行って得られた位相比較信号を平滑化
するフィルタ処理方法であって、 前記変調信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算して第１の信号を生成し、 前記変調信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行って第２の信号を生成し、 前記第１のモジュールのキャリア再生を行う期間で前記
第１の信号から前記平滑化された位相比較信号を生成
し、 前記第２のモジュールのキャリア再生を行う期間で前記
第１の信号および前記第２の信号から前記平滑化された
位相比較信号を生成するフィルタ処理方法。7. A plurality of first signal modules each modulated by a designated modulation method among a plurality of phase shift modulation methods, and a symbol interval is the same as the phase shift modulation method or the phase shift modulation method. When performing carrier regeneration of a modulated signal including a second signal module modulated by a predetermined phase shift modulation method longer than that, a phase comparison signal obtained by performing a phase comparison of the modulated signal is smoothed. A filter processing method, wherein a first signal is generated by multiplying the phase comparison signal by a predetermined coefficient so that a phase error of the modulation signal is corrected, and a frequency error of the modulation signal is corrected. Multiplying and integrating the phase comparison signal by a predetermined coefficient to generate a second signal, and generating the second signal during a period in which the carrier of the first module is reproduced. From the first module and the second signal to generate the smoothed phase comparison signal during the period in which the carrier recovery of the second module is performed. Method. 【請求項８】前記第２のモジュールのキャリア再生を行
う期間で、前記第１の信号と前記第２の信号とを加算し
て前記平滑化された位相比較信号を生成する請求項７に
記載のフィルタ処理方法。8. The smoothed phase comparison signal is generated by adding the first signal and the second signal during a period in which carrier reproduction of the second module is performed. Filtering method. 【請求項９】複数の位相シフト変調方式のうち指定され
た変調方式でそれぞれ変調された複数の第１の信号モジ
ュールと、シンボル間隔が前記位相シフト変調方式と同
じか、または前記位相シフト変調方式よりも長い所定の
位相シフト変調方式で変調された第２の信号モジュール
とを含む変調信号変調信号のキャリア再生を行うキャリ
ア再生方法であって、 前記変調信号とフィードバック信号とを混合し、 前記混合の結果に対して位相比較を行って位相比較信号
を生成し、 前記変調信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算して第１の信号を生成し、 前記変調信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行って第２の信号を生成し、 前記第１のモジュールのキャリア再生を行う期間で前記
第１の信号から平滑化された位相比較信号を生成し、 前記第２のモジュールのキャリア再生を行う期間で前記
第１の信号および前記第２の信号から平滑化された位相
比較信号を生成し、 前記平滑化された位相比較信号に基づいて前記フィード
バック信号を生成するキャリア再生方法。9. A plurality of first signal modules each modulated by a designated modulation scheme among a plurality of phase shift modulation schemes, and a symbol interval is the same as the phase shift modulation scheme or the phase shift modulation scheme. A carrier signal of a modulated signal modulated signal including a second signal module modulated by a predetermined phase shift modulation scheme longer than the predetermined signal, wherein the modulated signal and the feedback signal are mixed, Generating a first signal by multiplying the phase comparison signal by a predetermined coefficient so that a phase comparison signal is generated by performing a phase comparison on the result of A second signal is generated by performing a multiplication process and an integration process on the phase comparison signal by a predetermined coefficient so as to perform a frequency error correction of the modulation signal, and the first mode is generated. Generating a smoothed phase comparison signal from the first signal during a period in which carrier regeneration of the module is performed; and smoothing the phase comparison signal from the first signal and the second signal during a period in which carrier regeneration of the second module is performed. A carrier reproduction method for generating a simplified phase comparison signal and generating the feedback signal based on the smoothed phase comparison signal. 【請求項１０】前記第２のモジュールのキャリア再生を
行う期間で、前記第１の信号および前記第２の信号とを
加算して前記平滑化された位相比較信号を生成する請求
項９に記載のキャリア再生方法。10. The smoothed phase comparison signal is generated by adding the first signal and the second signal during a period in which carrier reproduction of the second module is performed. Career regeneration method.