JP2001211218A - Receiver and its method - Google Patents

Receiver and its method

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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a receiver that has a small-scale and inexpensive configuration and can obtain sup high characteristics. SOLUTION: The receiver is provided with analog amplifier circuits 15, 16 that amplify analog reception signals S12, S14 on the basis of an amplification factor control signal S49, digital amplifier circuits 23, 24 that amplify a digital received signal obtained through analog/digital conversion on the basis of an amplification factor control signal 50, an AGC circuit 47 or the like that detects the difference between the amplitude of the digital received signal and prescribed reference amplitude to generate the amplification factor control signal S49 in way of decreasing the detected difference, and an AGC circuit 50, that integrates a temporal change in the amplitude of the amplification factor control signal S47 to generate the amplification factor control signal S50.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、衛星通信および衛
星放送等において利用される受信装置およびその方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving device used in satellite communication and satellite broadcasting, and a method therefor.

【０００２】[0002]

【従来の技術】図１２は、従来の衛星通信のネットワー
クなどに用いられる変調信号を受信する受信装置１００
の構成図である。受信装置１００では、以下に示すよう
に処理が行われる。衛星中継器を介して受信した受信信
号（中間周波数信号）Ｓ１０の同相成分が、同相検波回
路１２において、局部発振信号Ｓ１１を用いて検波さ
れ、ベースバンドのＩ信号Ｓ１２が生成される。そし
て、増幅回路１５における増幅処理、ＬＰＦ回路１８に
おけるＬＰＦ処理およびＡ／Ｄ変換回路２０におけるＡ
／Ｄ変換処理を経て、Ｉ信号Ｓ１２からＩ信号Ｓ２０が
生成される。このとき、増幅回路１５では、ローパスフ
ィルタ４９からの増幅率制御信号Ｓ４９に応じた増幅率
でＩ信号Ｓ１２が増幅されてＩ信号Ｓ１５が生成され
る。2. Description of the Related Art FIG. 12 shows a receiving apparatus 100 for receiving a modulated signal used in a conventional satellite communication network or the like.
FIG. In the receiving device 100, processing is performed as described below. The in-phase component of the received signal (intermediate frequency signal) S10 received via the satellite repeater is detected by the in-phase detection circuit 12 using the local oscillation signal S11, and a baseband I signal S12 is generated. Then, the amplification processing in the amplification circuit 15, the LPF processing in the LPF circuit 18, and the A / D conversion in the A / D conversion circuit 20 are performed.
After the / D conversion processing, the I signal S20 is generated from the I signal S12. At this time, in the amplifier circuit 15, the I signal S12 is amplified at an amplification factor according to the amplification factor control signal S49 from the low-pass filter 49, and the I signal S15 is generated.

【０００３】また、それと並行して、受信信号Ｓ１０の
直交成分が、直交検波回路１４において、局部発振信号
Ｓ１１と９０度位相差を持つ局部発生信号Ｓ１３を用い
て検波され、ベースバンドのＱ信号Ｓ１４が生成され
る。そして、増幅回路１６における増幅処理、ＬＰＦ回
路１９におけるＬＰＦ処理およびＡ／Ｄ変換回路２１に
おけるＡ／Ｄ変換処理を経て、Ｑ信号Ｓ１４からＱ信号
Ｓ２１が生成される。このとき、増幅回路１６では、ロ
ーパスフィルタ４９からの増幅率制御信号Ｓ４９に応じ
た増幅率でＱ信号Ｓ１４が増幅されてＱ信号Ｓ１６が生
成される。At the same time, a quadrature component of the received signal S10 is detected by a quadrature detection circuit 14 using a locally generated signal S13 having a 90-degree phase difference from the local oscillation signal S11, and a baseband Q signal is detected. S14 is generated. Then, through the amplification processing in the amplification circuit 16, the LPF processing in the LPF circuit 19, and the A / D conversion processing in the A / D conversion circuit 21, the Q signal S21 is generated from the Q signal S14. At this time, in the amplifier circuit 16, the Q signal S14 is amplified at an amplification factor according to the amplification factor control signal S49 from the low-pass filter 49, and the Q signal S16 is generated.

【０００４】次に、補間回路２８および２９において、
軟判定回路４５が適切なタイミングでシンボルの判定を
行えるように、シンボルタイミング再生回路４６からの
シンボルタイミングＳ４６に基づいてそれぞれＩ信号Ｓ
２０およびＱ信号Ｓ２１の補間処理が行われ、Ｉ信号Ｓ
２８およびＱ信号Ｓ２９がそれぞれ生成される。Next, in interpolation circuits 28 and 29,
In order for the soft decision circuit 45 to make a symbol decision at an appropriate timing, the I signal S
20 and the Q signal S21 are interpolated, and the I signal S
28 and a Q signal S29 are respectively generated.

【０００５】次に、複素乗算回路３０において、信号変
換回路３６，３７からのキャリア再生用（周波数引き込
み並びに位相同期用）の信号Ｓ３６，Ｓ３７を用いて、
Ｉ信号Ｓ２８およびＱ信号Ｓ２９に対して周波数引き込
み処理および位相同期処理が行われ、Ｉ信号Ｓ３０ａお
よびＱ信号Ｓ３０ｂが生成される。Next, in the complex multiplying circuit 30, the signals S36 and S37 for carrier reproduction (for frequency pull-in and phase synchronization) from the signal converting circuits 36 and 37 are used.
A frequency pull-in process and a phase synchronization process are performed on the I signal S28 and the Q signal S29, and an I signal S30a and a Q signal S30b are generated.

【０００６】次に、ロールオフフィルタ回路３１におい
て、Ｉ信号Ｓ３０ａに符号間干渉を低減するためのフィ
ルタ処理が行われてＩ信号Ｓ３１が生成される。また、
ロールオフフィルタ回路３２において、Ｑ信号Ｓ３０ｂ
に符号間干渉を低減するためのフィルタ処理が行われて
Ｑ信号Ｓ３２が生成される。Next, in the roll-off filter circuit 31, the I signal S30a is subjected to a filtering process for reducing intersymbol interference to generate an I signal S31. Also,
In the roll-off filter circuit 32, the Q signal S30b
Is subjected to filter processing for reducing intersymbol interference, and a Q signal S32 is generated.

【０００７】次に、位相検出回路３３において、Ｉ信号
Ｓ３１およびＱ信号Ｓ３２によって決まる位相が検出さ
れ、当該位相を示す位相信号Ｓ３３が生成される。位相
信号Ｓ３３は、ループフィルタ回路３４に出力されて平
滑化され、位相信号Ｓ３４が生成される。次に、数値制
御発振回路３５において、位相信号Ｓ３４の値に応じた
発振周波数を持つ信号Ｓ３５が生成され、これが信号変
換回路３６，３７に出力される。次に、信号Ｓ３５に応
じたＳＩＮ特性を持つ信号Ｓ３６と、信号Ｓ３５に応じ
たＣＯＳ特性を持つ信号Ｓ３７とが、信号変換回路３
６，３７から複素乗算回路３０に出力される。Next, in the phase detection circuit 33, a phase determined by the I signal S31 and the Q signal S32 is detected, and a phase signal S33 indicating the phase is generated. The phase signal S33 is output to the loop filter circuit 34 and smoothed to generate a phase signal S34. Next, in the numerically controlled oscillation circuit 35, a signal S35 having an oscillation frequency corresponding to the value of the phase signal S34 is generated and output to the signal conversion circuits 36 and 37. Next, a signal S36 having a SIN characteristic according to the signal S35 and a signal S37 having a COS characteristic according to the signal S35 are converted into a signal by the signal conversion circuit 3.
6 and 37 are output to the complex multiplication circuit 30.

【０００８】ここで、複素乗算回路３０、ロールオフフ
ィルタ回路３１，３２、位相検出回路３３、ループフィ
ルタ回路３４、数値制御発振回路３５および信号変換回
路３６，３７によってコスタスループ２５が構成され
る。コスタスループ２５は、位相検出回路３３からの位
相信号Ｓ３３をフィードバックすることで、Ｉ信号Ｓ２
８およびＱ信号Ｓ２９に生じる周波数離調成分を引き込
んむように作用する。Here, the Costas loop 25 is composed of the complex multiplication circuit 30, the roll-off filter circuits 31, 32, the phase detection circuit 33, the loop filter circuit 34, the numerical control oscillation circuit 35, and the signal conversion circuits 36, 37. The Costas loop 25 feeds back the phase signal S33 from the phase detection circuit 33, so that the I signal S2
It acts to draw in a frequency detuning component generated in the 8 and Q signals S29.

【０００９】また、受信装置１００では、ロールオフフ
ィルタ回路３１および３２で生成されたＩ信号Ｓ３１お
よびＱ信号Ｓ３２がＡＧＣ(Auto Gain Control) 回路４
７に出力される。ＡＧＣ回路４７では、Ａ／Ｄ変換回路
２０，２１の後段の回路において安定した適切な振幅を
用いた処理を行えるように、Ｉ信号Ｓ３１およびＱ信号
Ｓ３２の振幅値を用いて、増幅回路１５，１６の増幅率
を制御するためのデジタルの増幅率制御信号Ｓ４７が例
えば８ビットの分解能で生成される。デジタルの増幅率
制御信号Ｓ４７は、ＰＷＭ(Pulse Width Modulation)信
号生成回路４８において、アナログ信号を得るためのＰ
ＷＭ信号である増幅率制御信号Ｓ４８に変換され、ロー
パスフィルタ４９に出力される。増幅率制御信号Ｓ４８
は、ローパスフィルタ４９において高域成分が除去され
ると、アナログの増幅率制御信号Ｓ４９となり、増幅回
路１５および１６に出力される。In the receiving apparatus 100, the I signal S31 and the Q signal S32 generated by the roll-off filter circuits 31 and 32 are connected to an AGC (Auto Gain Control) circuit 4
7 is output. The AGC circuit 47 uses the amplitude values of the I signal S31 and the Q signal S32 to perform processing using a stable and appropriate amplitude in a circuit subsequent to the A / D conversion circuits 20 and 21. A digital gain control signal S47 for controlling the 16 gains is generated with, for example, an 8-bit resolution. The digital amplification factor control signal S47 is supplied to a PWM (Pulse Width Modulation) signal generation circuit 48 to generate a P signal for obtaining an analog signal.
The signal is converted to a gain control signal S48, which is a WM signal, and output to the low-pass filter 49. Gain control signal S48
When the high-frequency component is removed by the low-pass filter 49, the signal becomes an analog amplification rate control signal S49, which is output to the amplification circuits 15 and 16.

【００１０】以下、従来の図１２に示すＡＧＣ回路４７
の構成を説明する。図１３は、図１２に示すＡＧＣ回路
４７の構成図である。図１３に示すＡＧＣ回路４７で
は、図１２に示すＩ信号Ｓ３１およびＱ信号Ｓ３２の乗
算がそれぞれ乗算回路１５０および１５１で行われ、そ
れぞれの乗算結果である信号Ｓ１５０およびＳ１５１が
加算回路１５２に出力される。次に、加算回路１５２に
おいて、信号Ｓ１５０とＳ１５１との加算が行われ、そ
の加算結果である信号Ｓ１５２が加算回路１５３に出力
される。次に、加算回路１５３において、信号Ｓ１５２
から、最適な振幅を持つ参照用信号Ｓ１６０が減算され
て信号Ｓ１５３が生成され、信号Ｓ１５３が加算回路１
５４に出力される。A conventional AGC circuit 47 shown in FIG.
Will be described. FIG. 13 is a configuration diagram of the AGC circuit 47 shown in FIG. In AGC circuit 47 shown in FIG. 13, multiplication of I signal S31 and Q signal S32 shown in FIG. 12 is performed in multiplication circuits 150 and 151, respectively, and signals S150 and S151, which are the respective multiplication results, are output to addition circuit 152. You. Next, in the addition circuit 152, the signals S150 and S151 are added, and the addition result signal S152 is output to the addition circuit 153. Next, in the addition circuit 153, the signal S152
Is subtracted from the reference signal S160 having the optimum amplitude to generate a signal S153, and the signal S153 is added to the adder 1
It is output to 54.

【００１１】次に、加算回路１５４および遅延回路１５
５において、信号Ｓ１５３が積分によって平均化され、
その結果である信号Ｓ１５５が増幅回路１５６に出力さ
れる。次に、増幅回路１５６において、信号Ｓ１５５が
増幅されて増幅率制御信号Ｓ４７が生成される。Next, the addition circuit 154 and the delay circuit 15
At 5, the signal S153 is averaged by integration,
The resulting signal S155 is output to amplifier circuit 156. Next, in the amplifier circuit 156, the signal S155 is amplified to generate an amplification factor control signal S47.

【００１２】[0012]

【発明が解決しようとする課題】ところで、上述した図
１２に示す受信装置１００では、増幅回路１５および１
６による増幅率がアナログの増幅率制御信号Ｓ４７に基
づいて決定されるのに対して、ＡＧＣ回路４７における
ＡＧＣ処理はデジタルで行われる。そのため、図１３に
示すＡＧＣ回路４７では、信号Ｓ５２と、参照用振幅信
号Ｓ１６０とは実際には完全には一致せず、増幅率制御
信号Ｓ４９は微小な振幅で継続して振動し、受信装置１
００の特性に悪影響を及ぼすという問題がある。In the receiving apparatus 100 shown in FIG. 12, the amplifier circuits 15 and 1
6 is determined based on the analog gain control signal S47, whereas the AGC processing in the AGC circuit 47 is performed digitally. Therefore, in the AGC circuit 47 shown in FIG. 13, the signal S52 and the reference amplitude signal S160 do not actually completely coincide with each other, and the amplification control signal S49 continuously oscillates with a small amplitude, and 1
There is a problem that it adversely affects the characteristics of No. 00.

【００１３】このような問題を解決するために、例え
ば、特開平７−３３６１７４号公報に、ＡＧＣ処理を全
てデジタルで行うデジタルＡＧＣ装置が開示されてい
る。このデジタルＡＧＣ装置では、ＡＧＣ処理を全てデ
ジタルで行うため、ＡＧＣ処理を細かく最適化可能であ
るが、例えば、受信信号のダイナミックレンジが大きい
場合、例えば４０〜６０ｄＢである場合、アナログから
デジタルに変換する部分の分解能を通常の１００倍以上
にする必要があり、装置規模および価格の面から現実的
でないという問題がある。In order to solve such a problem, for example, Japanese Patent Application Laid-Open No. Hei 7-336174 discloses a digital AGC apparatus that performs all AGC processing digitally. In this digital AGC device, AGC processing is performed digitally, so that AGC processing can be finely optimized. For example, when the dynamic range of a received signal is large, for example, when the dynamic range of the received signal is 40 to 60 dB, conversion from analog to digital is performed. It is necessary to increase the resolution of the part to be performed to 100 times or more of the ordinary one, and there is a problem that it is not practical in terms of the apparatus scale and the price.

【００１４】また、図１２に示す受信装置１００のよう
に、チューナ部において同相成分と直交成分とを分離し
て処理を行う装置では、同相検波回路１２および直交検
波回路１４などのアナログ素子の特性のバラツキなどが
あるため、例えば、Ｉ信号とＱ信号とが本来同じ振幅で
ある場合でも、これらアナログ素子のバラツキのために
若干の誤差が生じている。このような誤差は、ＩＱ振幅
誤差(IQ Amplitude Imbalance)と呼ばれており、復調時
におけるビットエラーレートを劣化させる要因となる。Further, in a device such as a receiving device 100 shown in FIG. 12 which separates and processes an in-phase component and a quadrature component in a tuner section, the characteristics of analog elements such as an in-phase detection circuit 12 and a quadrature detection circuit 14 are determined. For example, even if the I signal and the Q signal originally have the same amplitude, a slight error occurs due to the variation of the analog elements. Such an error is called an IQ amplitude error (IQ Amplitude Imbalance), and is a factor of deteriorating a bit error rate at the time of demodulation.

【００１５】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模かつ低価格な構成で、高い特性を得る
ことができる受信装置およびその方法を提供することを
目的とする。The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide a receiving apparatus and a method thereof capable of obtaining high characteristics with a small-sized and low-cost configuration.

【００１６】[0016]

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点の受信装置は、第１の増幅率制御信号に基づ
いて、アナログの受信信号を増幅するアナログ増幅回路
と、前記増幅された受信信号をＡ／Ｄ変換するＡ／Ｄ変
換回路と、第２の増幅率制御信号に基づいて、前記Ａ／
Ｄ変換によって得られたデジタルの受信信号を増幅する
デジタル増幅回路と、前記デジタルの受信信号の振幅と
所定の参照用振幅との差分を検出し、当該検出された差
分を小さくするように、前記第１の増幅率制御信号を生
成する第１の増幅制御回路と、前記第１の増幅率制御信
号の振幅の時間変化を積分して前記第２の増幅率制御信
号を生成する第２の増幅制御回路とを有する。In order to solve the above-mentioned problems of the prior art and achieve the above object, a receiving apparatus according to a first aspect of the present invention is based on a first amplification factor control signal. An analog amplifier circuit for amplifying an analog reception signal, an A / D conversion circuit for A / D converting the amplified reception signal, and the A / D converter based on a second amplification factor control signal.
A digital amplifier circuit that amplifies a digital reception signal obtained by the D conversion, and detects a difference between the amplitude of the digital reception signal and a predetermined reference amplitude, and reduces the detected difference. A first amplification control circuit for generating a first amplification control signal, and a second amplification for generating a second amplification control signal by integrating a time change of the amplitude of the first amplification control signal. A control circuit.

【００１７】第１の観点の受信装置では、アナログ増幅
回路において、第１の増幅率制御信号に基づいて、アナ
ログの受信信号が増幅される。次に、Ａ／Ｄ変換回路に
おいて、前記増幅された受信信号がＡ／Ｄ変換される。
次に、デジタル増幅回路において、第２の増幅率制御信
号に基づいて、前記Ａ／Ｄ変換によって得られたデジタ
ルの受信信号が増幅される。これらの処理の過程で、第
１の増幅制御回路では、前記デジタルの受信信号の振幅
と所定の参照用振幅との差分が検出され、当該検出され
た差分を小さくするように、前記第１の増幅率制御信号
が生成される。また、第２の増幅制御回路では、前記第
１の増幅率制御信号の振幅の時間変化が積分されて前記
第２の増幅率制御信号が生成される。In the receiving apparatus according to the first aspect, an analog amplifier circuit amplifies an analog reception signal based on the first amplification factor control signal. Next, in the A / D conversion circuit, the amplified received signal is A / D converted.
Next, in the digital amplifier circuit, the digital reception signal obtained by the A / D conversion is amplified based on the second amplification factor control signal. In the course of these processes, the first amplification control circuit detects a difference between the amplitude of the digital reception signal and a predetermined reference amplitude, and reduces the first difference so as to reduce the detected difference. An amplification control signal is generated. Further, in the second amplification control circuit, the time change of the amplitude of the first amplification factor control signal is integrated to generate the second amplification factor control signal.

【００１８】また、本発明の第１の観点の受信装置は、
好ましくは、前記第２の増幅率制御信号が係数αを示す
場合に、前記デジタル増幅回路は、前記Ａ／Ｄ変換によ
って得られたデジタルの受信信号を（１＋α）倍に増幅
する。Further, the receiving apparatus according to the first aspect of the present invention comprises:
Preferably, when the second amplification factor control signal indicates the coefficient α, the digital amplification circuit amplifies the digital reception signal obtained by the A / D conversion by (1 + α).

【００１９】また、本発明の第１の観点の受信装置は、
好ましくは、前記デジタル増幅回路で増幅されたデジタ
ルの受信信号と、フィードバック信号との乗算を行う乗
算回路と、前記乗算回路から出力される信号の位相を検
出して位相信号を生成する位相検出回路と、前記位相信
号に応じた発振周波数の前記フィードバック信号を生成
する数値制御回路とを有し、前記第１の増幅制御回路
は、前記乗算回路から出力される信号の振幅と、所定の
参照用振幅との差分を検出し、当該検出された差分を小
さくするように、前記第１の増幅率制御信号を生成す
る。Further, the receiving apparatus according to the first aspect of the present invention comprises:
Preferably, a multiplication circuit that multiplies the digital reception signal amplified by the digital amplification circuit with a feedback signal, and a phase detection circuit that detects a phase of a signal output from the multiplication circuit and generates a phase signal And a numerical control circuit that generates the feedback signal having an oscillation frequency according to the phase signal, wherein the first amplification control circuit includes an amplitude of a signal output from the multiplication circuit and a predetermined reference signal. A difference from the amplitude is detected, and the first amplification factor control signal is generated so as to reduce the detected difference.

【００２０】また、本発明の第２の観点の受信装置は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離する分離回路と、第１
の増幅率制御信号に基づいて、前記同相成分の信号およ
び前記直交成分の信号とを増幅するアナログ増幅回路
と、前記増幅された前記同相成分の信号および直交成分
の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の増幅
率制御信号に基づいて、前記Ａ／Ｄ変換によって得られ
た同相成分の信号および直交成分の信号を増幅するデジ
タル増幅回路と、前記デジタル増幅回路から得られた同
相成分の信号および直交成分の信号の周波数引き込み処
理および位相同期処理を行うコスタスループ回路と、前
記コスタスループ回路からの同相成分の信号および直交
成分の信号から得られる振幅と所定の参照用振幅との差
分を検出し、当該検出された差分を小さくするように、
前記第１の増幅率制御信号を生成する第１の増幅制御回
路と、前記第１の増幅率制御信号の振幅の時間変化を積
分し、当該積分結果を用いて前記第１の増幅率制御信号
の振幅が小さくなるように前記第２の増幅率制御信号を
生成する第２の増幅制御回路とを有する。Further, a receiving apparatus according to a second aspect of the present invention comprises:
A separation circuit for separating the phase-modulated analog reception signal into a signal having an in-phase component and a signal having a quadrature component of a carrier;
An analog amplifier circuit for amplifying the in-phase component signal and the quadrature component signal based on the amplification factor control signal of (a), and A / D converting the amplified in-phase component signal and the quadrature component signal. / D conversion circuit, a digital amplification circuit for amplifying the in-phase component signal and the quadrature component signal obtained by the A / D conversion based on the second amplification factor control signal, and a digital amplification circuit obtained from the digital amplification circuit. A Costas loop circuit that performs a frequency pull-in process and a phase synchronization process on the in-phase component signal and the quadrature component signal, an amplitude obtained from the in-phase component signal and the quadrature component signal from the Costas loop circuit, and a predetermined reference amplitude. And to reduce the detected difference,
A first amplification control circuit that generates the first amplification factor control signal, and a time change in the amplitude of the first amplification factor control signal, and the first amplification factor control signal is used by using the integration result. And a second amplification control circuit for generating the second amplification factor control signal so that the amplitude of the second amplification control signal is reduced.

【００２１】本発明の第２の観点の受信装置では、分離
回路において、位相変調されたアナログの受信信号が、
搬送波の同相成分の信号と直交成分の信号とに分離され
る。次に、アナログ増幅回路において、第１の増幅率制
御信号に基づいて、前記同相成分の信号および前記直交
成分の信号とが増幅される。次に，Ａ／Ｄ変換回路にお
いて、前記増幅された前記同相成分の信号および直交成
分の信号がＡ／Ｄ変換される。次に、デジタル増幅回路
において、第２の増幅率制御信号に基づいて、前記Ａ／
Ｄ変換によって得られた同相成分の信号および直交成分
の信号が増幅される。次に、処理回路において、前記デ
ジタル増幅回路から得られた同相成分の信号および直交
成分の信号の周波数引き込み処理および位相同期処理が
行われる。これらの処理の過程で、第１の増幅制御回路
において、前記処理回路からの同相成分の信号および直
交成分の信号から得られる振幅と所定の参照用振幅との
差分が検出され、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号が生成される。また、第
２の増幅制御回路において、前記第１の増幅率制御信号
の振幅の時間変化が積分され、当該積分結果を用いて前
記第１の増幅率制御信号の振幅が小さくなるように前記
第２の増幅率制御信号が生成される。In the receiver according to the second aspect of the present invention, the separation circuit converts the phase-modulated analog reception signal into
The signal is separated into an in-phase component signal and a quadrature component signal of the carrier. Next, in the analog amplifier circuit, the signal of the in-phase component and the signal of the quadrature component are amplified based on the first amplification factor control signal. Next, in the A / D conversion circuit, the amplified signal of the in-phase component and the signal of the quadrature component are A / D-converted. Next, in the digital amplification circuit, the A / A
The in-phase component signal and the quadrature component signal obtained by the D conversion are amplified. Next, in the processing circuit, a frequency pull-in process and a phase synchronization process of the in-phase component signal and the quadrature component signal obtained from the digital amplifier circuit are performed. In the course of these processes, the first amplification control circuit detects a difference between the amplitude obtained from the in-phase component signal and the quadrature component signal from the processing circuit and a predetermined reference amplitude, and the detected The first amplification factor control signal is generated so as to reduce the difference. Further, in the second amplification control circuit, a time change of the amplitude of the first amplification factor control signal is integrated, and the second amplification control circuit uses the integration result to reduce the amplitude of the first amplification factor control signal. Two amplification factor control signals are generated.

【００２２】また、本発明の第２の観点の受信装置は、
好ましくは、前記第２の増幅制御回路は、デジタルの前
記第２の増幅率制御信号を生成し、前記受信装置は、前
記デジタルの第２の増幅率制御信号をアナログに変換し
て前記第１のアナログ増幅回路および前記アナログ増幅
回路に出力する変換回路をさらに有する。Further, a receiving apparatus according to a second aspect of the present invention comprises:
Preferably, the second amplification control circuit generates the digital second amplification factor control signal, and the receiving device converts the digital second amplification factor control signal into an analog signal, and And a conversion circuit for outputting to the analog amplifier circuit.

【００２３】また、本発明の第３の観点の受信装置は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離する分離回路と、第１
の増幅率制御信号に基づいて、前記同相成分の信号およ
び前記直交成分の信号とを増幅するアナログ増幅回路
と、前記増幅された前記同相成分の信号および前記直交
成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の
増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得
られた直交成分の信号を増幅する第１のデジタル増幅回
路と、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変
換によって得られた同相成分の信号を増幅する第２のデ
ジタル増幅回路と、前記Ａ／Ｄ変換によって得られた同
相成分の信号および直交成分の信号から得られる振幅と
所定の参照用振幅との差分を検出し、当該検出された差
分を小さくするように、前記第１の増幅率制御信号を生
成する第１の増幅制御回路と、前記Ａ／Ｄ変換によって
得られた同相成分の信号と直交成分の信号との振幅の差
分を積分し、当該積分結果を用いて前記差分を小さくす
るように、前記前記第２の増幅率制御信号および前記第
３の増幅率制御信号を生成する第２の増幅制御回路とを
有する。Further, a receiving apparatus according to a third aspect of the present invention comprises:
A separation circuit for separating the phase-modulated analog reception signal into a signal having an in-phase component and a signal having a quadrature component of a carrier;
An analog amplifier circuit that amplifies the in-phase component signal and the quadrature component signal based on the amplification factor control signal of (a), and A / D converts the amplified in-phase component signal and the quadrature component signal. An A / D conversion circuit, a first digital amplification circuit for amplifying the quadrature component signal obtained by the A / D conversion based on the second amplification factor control signal, and a third amplification factor control signal. A second digital amplifier circuit for amplifying the in-phase component signal obtained by the A / D conversion, based on the A / D conversion, and an amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the A / D conversion. A first amplification control circuit that generates a first amplification factor control signal so as to detect a difference from a predetermined reference amplitude and reduce the detected difference; Of the in-phase component The second amplification factor control signal and the third amplification factor control signal are generated so as to integrate the difference between the amplitude of the signal and the signal of the quadrature component and reduce the difference using the integration result. A second amplification control circuit.

【００２４】本発明の第３の観点の受信装置では、先
ず、分離回路において、位相変調されたアナログの受信
信号が搬送波の同相成分の信号と直交成分の信号とに分
離される。次に、アナログ増幅回路において、第１の増
幅率制御信号に基づいて、前記同相成分の信号および前
記直交成分の信号とが増幅される。次に、Ａ／Ｄ変換回
路において、前記増幅された前記同相成分の信号および
前記直交成分の信号がＡ／Ｄ変換される。次に、第１の
デジタル増幅回路において、第２の増幅率制御信号に基
づいて、前記Ａ／Ｄ変換によって得られた直交成分の信
号が増幅される。また、第２のデジタル増幅回路におい
て、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換
によって得られた同相成分の信号が増幅される。これら
の処理の過程で、第１の増幅制御回路において、前記Ａ
／Ｄ変換によって得られた同相成分の信号および直交成
分の信号から得られる振幅と所定の参照用振幅との差分
が検出され、当該検出された差分を小さくするように、
前記第１の増幅率制御信号が生成される。また、第２の
増幅制御回路において、前記Ａ／Ｄ変換によって得られ
た同相成分の信号と直交成分の信号との振幅の差分が積
分され、当該積分結果を用いて前記差分を小さくするよ
うに、前記前記第２の増幅率制御信号および前記第３の
増幅率制御信号が生成される。In the receiving apparatus according to the third aspect of the present invention, first, a separating circuit separates the phase-modulated analog received signal into a signal of an in-phase component and a signal of a quadrature component of a carrier. Next, in the analog amplifier circuit, the signal of the in-phase component and the signal of the quadrature component are amplified based on the first amplification factor control signal. Next, in the A / D conversion circuit, the amplified signal of the in-phase component and the signal of the quadrature component are A / D-converted. Next, in the first digital amplifier circuit, the quadrature component signal obtained by the A / D conversion is amplified based on the second gain control signal. Further, in the second digital amplifier circuit, the signal of the in-phase component obtained by the A / D conversion is amplified based on the third amplification factor control signal. In the course of these processes, the first amplification control circuit
A difference between the amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the / D conversion and a predetermined reference amplitude is detected, and the detected difference is reduced.
The first amplification factor control signal is generated. In the second amplification control circuit, the difference between the amplitudes of the in-phase component signal and the quadrature component signal obtained by the A / D conversion is integrated, and the difference is reduced using the integration result. The second amplification factor control signal and the third amplification factor control signal are generated.

【００２５】本発明の第３の観点の受信装置は、好まし
くは、前記第２の増幅制御回路は、係数βを示す前記第
２の増幅率制御信号と、係数「−β」を示す前記第３の
増幅率制御信号とを生成し、前記第１のデジタル増幅回
路は、前記第２の増幅率制御信号に基づいて、前記Ａ／
Ｄ変換によって得られた直交成分の信号を（１＋β）倍
に増幅し、前記第２のデジタル増幅回路は、前記第３の
増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得
られた同相成分の信号を（１−β）倍に増幅する。In a receiving apparatus according to a third aspect of the present invention, preferably, the second amplification control circuit includes the second amplification factor control signal indicating a coefficient β and the second amplification control signal indicating a coefficient “−β”. And the first digital amplifying circuit generates the gain control signal based on the second gain control signal.
The signal of the quadrature component obtained by the D conversion is amplified by (1 + β) times, and the second digital amplifying circuit, based on the third amplification factor control signal, outputs the in-phase signal obtained by the A / D conversion. The signal of the component is amplified by (1-β) times.

【００２６】また、本発明の第４の観点の受信装置は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離する分離回路と、第１
の増幅率制御信号に基づいて、前記同相成分の信号およ
び前記直交成分の信号とを増幅するアナログ増幅回路
と、前記増幅された前記同相成分の信号および前記直交
成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の
増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得
られた直交成分の信号を増幅する第１のデジタル増幅回
路と、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変
換によって得られた同相成分の信号を増幅する第２のデ
ジタル増幅回路と、前記Ａ／Ｄ変換によって得られた同
相成分の信号および直交成分の信号から得られる振幅と
所定の参照用振幅との差分を検出し、当該検出された差
分を小さくするように、前記第１の増幅率制御信号を生
成する第１の増幅制御回路と、前記第１の増幅率制御信
号の振幅の時間変化を積分して第４の増幅率制御信号を
生成し、前記Ａ／Ｄ変換によって得られた同相成分の信
号と直交成分の信号との振幅の差分を積分して第５の増
幅率制御信号を生成し、前記第４の増幅率制御信号およ
び前記第５の増幅率制御信号を用いて、前記Ａ／Ｄ変換
によって得られた同相成分の信号と直交成分の信号との
振幅の差分を小さくすると共に、前記第１の増幅率制御
信号の振幅を小さくするように、前記第２の増幅率制御
信号および前記第３の増幅率制御信号を生成する第２の
増幅制御回路とを有する。Further, a receiving apparatus according to a fourth aspect of the present invention comprises:
A separation circuit for separating the phase-modulated analog reception signal into a signal having an in-phase component and a signal having a quadrature component of a carrier;
An analog amplifier circuit that amplifies the in-phase component signal and the quadrature component signal based on the amplification factor control signal of (a), and A / D converts the amplified in-phase component signal and the quadrature component signal. An A / D conversion circuit, a first digital amplification circuit for amplifying the quadrature component signal obtained by the A / D conversion based on the second amplification factor control signal, and a third amplification factor control signal. A second digital amplifier circuit for amplifying the in-phase component signal obtained by the A / D conversion, based on the A / D conversion, and an amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the A / D conversion. A first amplification control circuit that detects a difference with a predetermined reference amplitude and generates the first amplification control signal so as to reduce the detected difference; and a first amplification control signal. Time change of amplitude A fourth amplification factor control signal is generated by integration, and a fifth amplification factor control signal is generated by integrating the amplitude difference between the in-phase component signal and the quadrature component signal obtained by the A / D conversion. Using the fourth amplification factor control signal and the fifth amplification factor control signal, the amplitude difference between the in-phase component signal and the quadrature component signal obtained by the A / D conversion is reduced, and And a second amplification control circuit for generating the second amplification control signal and the third amplification control signal so as to reduce the amplitude of the first amplification control signal.

【００２７】また、本発明の第４の観点の受信装置は、
好ましくは、前記第２の増幅制御回路は、係数αを示す
前記第４の増幅率制御信号と、係数βを示す前記第５の
増幅率制御信号とに基づいて、係数（１＋α＋β）を示
す前記第２の増幅率制御信号と、係数（１＋α−β）を
示す前記第３の増幅率制御信号とを生成し、前記第１の
デジタル増幅回路は、前記第２の増幅率制御信号に基づ
いて、前記Ａ／Ｄ変換によって得られた直交成分の信号
を（１＋α＋β）倍に増幅し、前記第２のデジタル増幅
回路は、前記第３の増幅率制御信号に基づいて、前記Ａ
／Ｄ変換によって得られた同相成分の信号を（１＋α−
β）倍に増幅する。A receiving apparatus according to a fourth aspect of the present invention comprises:
Preferably, the second amplification control circuit indicates the coefficient (1 + α + β) based on the fourth amplification control signal indicating the coefficient α and the fifth amplification control signal indicating the coefficient β. Generating a second amplification factor control signal and the third amplification factor control signal indicating a coefficient (1 + α−β), wherein the first digital amplification circuit is configured to generate a second amplification factor control signal based on the second amplification factor control signal; , Amplify the quadrature component signal obtained by the A / D conversion by (1 + α + β) times, and the second digital amplifying circuit, based on the third gain control signal,
The signal of the in-phase component obtained by the / D conversion is (1 + α−
Amplify β) times.

【００２８】また、本発明の第１の観点の受信方法は、
第１の増幅率制御信号に基づいて、アナログの受信信号
を増幅し、前記増幅された受信信号をＡ／Ｄ変換し、第
２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によっ
て得られたデジタルの受信信号を増幅し、前記デジタル
の受信信号の振幅と所定の参照用振幅との差分を検出
し、当該検出された差分を小さくするように、前記第１
の増幅率制御信号を生成し、前記第１の増幅率制御信号
の振幅の時間変化を積分して前記第２の増幅率制御信号
を生成する。Also, the receiving method according to the first aspect of the present invention is as follows.
An analog reception signal is amplified based on a first amplification factor control signal, A / D conversion is performed on the amplified reception signal, and the signal is obtained by the A / D conversion based on a second amplification factor control signal. Amplifying the received digital reception signal, detecting a difference between the amplitude of the digital reception signal and a predetermined reference amplitude, and reducing the detected difference so as to reduce the detected difference.
And a time change of the amplitude of the first gain control signal is integrated to generate the second gain control signal.

【００２９】また、本発明の第２の観点の受信方法は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離し、第１の増幅率制御
信号に基づいて、前記同相成分の信号および前記直交成
分の信号とを増幅し、前記増幅された前記同相成分の信
号および直交成分の信号をＡ／Ｄ変換し、第２の増幅率
制御信号に基づいて、前記Ａ／Ｄ変換によって得られた
同相成分の信号および直交成分の信号を増幅し、当該増
幅された同相成分の信号および直交成分の信号に周波数
引き込み処理および位相同期処理を行い、当該処理によ
って得られた同相成分の信号および直交成分の信号から
得られる振幅と所定の参照用振幅との差分を検出し、当
該検出された差分を小さくするように、前記第１の増幅
率制御信号を生成し、前記第１の増幅率制御信号の振幅
の時間変化を積分し、当該積分結果を用いて前記第１の
増幅率制御信号の振幅が小さくなるように前記第２の増
幅率制御信号を生成する。A receiving method according to a second aspect of the present invention comprises:
The phase-modulated analog received signal is separated into a signal of an in-phase component and a signal of a quadrature component of a carrier wave, and the signal of the in-phase component and the signal of the quadrature component are amplified based on a first amplification factor control signal. A / D converting the amplified in-phase component signal and quadrature component signal, and based on a second amplification factor control signal, the in-phase component signal and quadrature component obtained by the A / D conversion. The signal of the in-phase component and the amplified quadrature component signal are subjected to frequency pull-in processing and phase synchronization processing, and the amplitude and the amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the processing are amplified. A difference from a predetermined reference amplitude is detected, the first amplification factor control signal is generated so as to reduce the detected difference, and a time change of the amplitude of the first amplification factor control signal is integrated. , The amplitude of the first gain control signal to generate the second gain control signal so as to decrease with the integration result.

【００３０】また、本発明の第３の観点の受信方法は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離し、第１の増幅率制御
信号に基づいて、前記同相成分の信号および前記直交成
分の信号とを増幅し、当該増幅された前記同相成分の信
号および前記直交成分の信号をＡ／Ｄ変換し、第２の増
幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得ら
れた直交成分の信号を増幅し、第３の増幅率制御信号に
基づいて、前記Ａ／Ｄ変換によって得られた同相成分の
信号を増幅し、前記Ａ／Ｄ変換によって得られた同相成
分の信号および直交成分の信号から得られる振幅と所定
の参照用振幅との差分を検出し、当該検出された差分を
小さくするように、前記第１の増幅率制御信号を生成
し、前記Ａ／Ｄ変換によって得られた同相成分の信号と
直交成分の信号との振幅の差分を積分し、当該積分結果
を用いて前記差分を小さくするように、前記前記第２の
増幅率制御信号および前記第３の増幅率制御信号を生成
する。Further, the receiving method according to the third aspect of the present invention comprises:
The phase-modulated analog received signal is separated into a signal of an in-phase component and a signal of a quadrature component of a carrier wave, and the signal of the in-phase component and the signal of the quadrature component are amplified based on a first amplification factor control signal. A / D converting the amplified in-phase component signal and the quadrature component signal, and amplifying the quadrature component signal obtained by the A / D conversion based on a second amplification factor control signal. Then, based on the third amplification factor control signal, the in-phase component signal obtained by the A / D conversion is amplified, and the in-phase component signal and the quadrature component signal obtained by the A / D conversion are amplified. A difference between the detected amplitude and a predetermined reference amplitude, the first amplification factor control signal is generated so as to reduce the detected difference, and the in-phase component of the in-phase component obtained by the A / D conversion is generated. Between the signal and the quadrature component signal It integrates the difference between the width, the difference to the reduced, to generate the second gain control signal and the third gain control signal by using the integration result.

【００３１】また、本発明の第４の観点の受信方法は、
位相変調されたアナログの受信信号を搬送波の同相成分
の信号と直交成分の信号とに分離し、第１の増幅率制御
信号に基づいて、前記同相成分の信号および前記直交成
分の信号とを増幅し、前記増幅された前記同相成分の信
号および前記直交成分の信号をＡ／Ｄ変換し、第２の増
幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得ら
れた直交成分の信号を増幅し、第３の増幅率制御信号に
基づいて、前記Ａ／Ｄ変換によって得られた同相成分の
信号を増幅し、前記Ａ／Ｄ変換によって得られた同相成
分の信号および直交成分の信号から得られる振幅と所定
の参照用振幅との差分を検出し、当該検出された差分を
小さくするように、前記第１の増幅率制御信号を生成
し、前記第１の増幅率制御信号の振幅の時間変化を積分
して第４の増幅率制御信号を生成し、前記Ａ／Ｄ変換に
よって得られた同相成分の信号と直交成分の信号との振
幅の差分を積分して第５の増幅率制御信号を生成し、前
記第４の増幅率制御信号および前記第５の増幅率制御信
号を用いて、前記Ａ／Ｄ変換によって得られた同相成分
の信号と直交成分の信号との振幅の差分を小さくすると
共に、前記第１の増幅率制御信号の振幅を小さくするよ
うに、前記第２の増幅率制御信号および前記第３の増幅
率制御信号を生成する。A receiving method according to a fourth aspect of the present invention comprises:
The phase-modulated analog received signal is separated into a signal of an in-phase component and a signal of a quadrature component of a carrier wave, and the signal of the in-phase component and the signal of the quadrature component are amplified based on a first amplification factor control signal. A / D-converting the amplified in-phase component signal and the quadrature component signal, and amplifies the quadrature component signal obtained by the A / D conversion based on a second amplification factor control signal. Then, based on the third amplification factor control signal, the in-phase component signal obtained by the A / D conversion is amplified, and the in-phase component signal and the quadrature component signal obtained by the A / D conversion are amplified. Detecting the difference between the detected amplitude and a predetermined reference amplitude, generating the first amplification factor control signal so as to reduce the detected difference, and detecting the time of the amplitude of the first amplification factor control signal. Integrate the change to gain a fourth amplification rate Generating a fifth amplification factor control signal by integrating a difference between the amplitudes of the in-phase component signal and the quadrature component signal obtained by the A / D conversion, and generating the fifth amplification factor control signal. Using the signal and the fifth amplification factor control signal, the amplitude difference between the in-phase component signal and the quadrature component signal obtained by the A / D conversion is reduced, and the first amplification factor control signal is used. The second amplification factor control signal and the third amplification factor control signal are generated so that the amplitude of the second amplification factor control signal is reduced.

【００３２】[0032]

【発明の実施の形態】以下、本発明の実施形態に係わる
受信装置について説明する。図１は、本実施形態の受信
装置１の構成図である。受信装置１は、例えば、ＳＣＰ
Ｃ(Single Channel Per Carrier)方式などの周波数分割
多元接続（ＦＤＭＡ:Frequency Division Multiple Acc
ess)を用い、ＢＰＳＫ(Binary Phase Shift Keying) お
よびＱＰＳＫ(Quadrature Phase ShiftKeying) などの
位相シフト変調された信号を衛星中継器を介して受信
し、受信信号の復調などを行う受信装置に用いられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a receiving apparatus according to an embodiment of the present invention will be described. FIG. 1 is a configuration diagram of a receiving device 1 of the present embodiment. The receiving device 1 is, for example, an SCP
Frequency division multiple access (FDMA) such as C (Single Channel Per Carrier)
ess), and is used for a receiving apparatus that receives a phase-shift-modulated signal such as BPSK (Binary Phase Shift Keying) and QPSK (Quadrature Phase Shift Keying) via a satellite repeater and demodulates a received signal.

【００３３】図１に示すように、受信装置１は、例え
ば、入力端子１０、局部発振回路１１、同相検波回路１
２、移相回路１３、直交検波回路１４、アナログ増幅回
路１５，１６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路
２０，２１、発振回路２２、デジタル増幅回路２３，２
４、補正回路２８，２９、複素乗算回路３０、ロールオ
フフィルタ回路３１，３２、位相検出回路３３、ループ
フィルタ回路３４、数値制御発振回路３５、信号変換回
路３６，３７、軟判定回路４５、シンボルタイミング再
生回路４６およびＡＧＣ(Auto Gain Control) 回路４
７、ＰＷＭ信号生成回路４８、ローパスフィルタ４９お
よびＡＧＣ回路５０を有する。As shown in FIG. 1, the receiving apparatus 1 includes, for example, an input terminal 10, a local oscillation circuit 11, an in-phase detection circuit 1,
2. Phase shift circuit 13, quadrature detection circuit 14, analog amplification circuits 15, 16, LPF circuits 18, 19, A / D conversion circuits 20, 21, oscillation circuit 22, digital amplification circuits 23, 2.
4, correction circuits 28 and 29, complex multiplication circuit 30, roll-off filter circuits 31 and 32, phase detection circuit 33, loop filter circuit 34, numerical control oscillation circuit 35, signal conversion circuits 36 and 37, soft decision circuit 45, symbol Timing recovery circuit 46 and AGC (Auto Gain Control) circuit 4
7, a PWM signal generation circuit 48, a low-pass filter 49, and an AGC circuit 50.

【００３４】ここで、受信装置１は、請求項１および請
求項５などの受信装置に対応している。図１に示す構成
要素と請求項１の構成要素との対応は以下に示すように
なる。アナログ増幅回路１５が本発明のアナログ増幅回
路に対応し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／
Ｄ変換回路に対応し、デジタル増幅回路２３，２４が本
発明のデジタル増幅回路に対応し、ＡＧＣ回路４７が本
発明の第１の増幅制御回路に対応し、ＡＧＣ回路５０が
本発明の第２の増幅制御回路に対応している。また、図
１に示す構成要素と請求項５の構成要素との対応は以下
に示すようになる。また、図１に示す構成要素と請求項
５の構成要素との対応は以下に示すようになる。同相検
波回路１２および１４が本発明の分離回路に対応し、ア
ナログ増幅回路１５が本発明のアナログ増幅回路に対応
し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／Ｄ変換回
路に対応し、デジタル増幅回路２３，２４が本発明のデ
ジタル増幅回路に対応し、コスタスループ回路５５が本
発明の処理回路に対応し、ＡＧＣ回路４７が本発明の第
１の増幅制御回路に対応し、ＡＧＣ回路５０が本発明の
第２の増幅制御回路に対応している。Here, the receiving device 1 corresponds to the receiving device of claims 1 and 5 and the like. The correspondence between the components shown in FIG. 1 and the components of claim 1 is as follows. The analog amplification circuit 15 corresponds to the analog amplification circuit of the present invention, and the A / D conversion circuits 20 and 21 correspond to the A / D conversion circuits of the present invention.
The digital amplifier circuits 23 and 24 correspond to the digital amplifier circuit of the present invention, the AGC circuit 47 corresponds to the first amplification control circuit of the present invention, and the AGC circuit 50 corresponds to the second amplifier control circuit of the present invention. Corresponding to the amplification control circuit. The correspondence between the components shown in FIG. 1 and the components of claim 5 is as follows. The correspondence between the components shown in FIG. 1 and the components of claim 5 is as follows. The in-phase detection circuits 12 and 14 correspond to the separation circuit of the present invention, the analog amplifier circuit 15 corresponds to the analog amplifier circuit of the present invention, and the A / D converter circuits 20 and 21 correspond to the A / D converter circuit of the present invention. The digital amplifier circuits 23 and 24 correspond to the digital amplifier circuit of the present invention, the Costas loop circuit 55 corresponds to the processing circuit of the present invention, and the AGC circuit 47 corresponds to the first amplification control circuit of the present invention. The AGC circuit 50 corresponds to the second amplification control circuit of the present invention.

【００３５】局部発振回路１１は、受信信号Ｓ１０の搬
送波となる中間周波数の局部発振信号Ｓ１１を生成し、
これを同相検波回路１２および移相回路１３に出力す
る。同相検波回路１２は、局部発振信号Ｓ１１と、入力
端子１０から入力されたＱＰＳＫ変調された中間周波数
の受信信号Ｓ１０とを乗算することで搬送波の同相成分
を検波してベースバンドのＩ信号Ｓ１２を生成し、これ
をアナログ増幅回路１５に出力する。移相回路１３は、
局部発振回路１１からの局部発振信号Ｓ１１の位相を９
０度移相させて局部発振信号Ｓ１３を生成し、これを直
交検波回路１４に出力する。直交検波回路１４は、局部
発振信号Ｓ１３と、入力端子１０から入力されたＱＰＳ
Ｋ変調された受信信号Ｓ１０とを乗算することで搬送波
の直交成分を検波してベースバンドのＱ信号Ｓ１４を生
成し、これをアナログ増幅回路１６に出力する。The local oscillation circuit 11 generates a local oscillation signal S11 having an intermediate frequency serving as a carrier of the reception signal S10,
This is output to the in-phase detection circuit 12 and the phase shift circuit 13. The in-phase detection circuit 12 detects the in-phase component of the carrier by multiplying the local oscillation signal S11 and the QPSK-modulated intermediate frequency reception signal S10 input from the input terminal 10, and converts the baseband I signal S12. The signal is generated and output to the analog amplifier circuit 15. The phase shift circuit 13
When the phase of the local oscillation signal S11 from the local oscillation circuit 11 is 9
The local oscillation signal S13 is generated by shifting the phase by 0 degrees and output to the quadrature detection circuit 14. The quadrature detection circuit 14 outputs the local oscillation signal S13 and the QPS input from the input terminal 10.
By multiplying by the K-modulated reception signal S10, the quadrature component of the carrier is detected to generate a baseband Q signal S14, which is output to the analog amplification circuit 16.

【００３６】アナログ増幅回路１５は、ＬＰＦ回路４９
からの増幅率制御信号Ｓ４９に基づいて、Ｉ信号Ｓ１２
を増幅してＩ信号Ｓ１５を生成し、これをＬＰＦ回路１
８に出力する。アナログ増幅回路１６は、ＬＰＦ回路４
９からの増幅率制御信号Ｓ４９に基づいて、Ｑ信号Ｓ１
４を増幅してＱ信号Ｓ１６を生成し、これをＬＰＦ回路
１９に出力する。The analog amplification circuit 15 includes an LPF circuit 49
Signal S12 based on the gain control signal S49 from
Is amplified to generate an I signal S15, which is supplied to the LPF circuit 1
8 is output. The analog amplification circuit 16 includes the LPF circuit 4
9 based on the amplification factor control signal S49 from the Q signal S1.
4 is amplified to generate a Q signal S16, which is output to the LPF circuit 19.

【００３７】ＬＰＦ回路１８は、Ｉ信号Ｓ１５の高域成
分を除去してＩ信号Ｓ１８を生成し、これをＡ／Ｄ変換
回路２０に出力する。ＬＰＦ回路１９は、Ｑ信号Ｓ１６
の高域成分を除去してＱ信号Ｓ１９を生成し、これをＡ
／Ｄ変換回路２１に出力する。The LPF circuit 18 removes the high frequency component of the I signal S15 to generate the I signal S18, and outputs this to the A / D conversion circuit 20. The LPF circuit 19 outputs the Q signal S16
To generate a Q signal S19,
/ D conversion circuit 21.

【００３８】発振回路２２は、受信信号Ｓ１０の予め決
められたサンプリング周波数と同じ周波数を持つ発振信
号Ｓ２２を生成し、これをＡ／Ｄ変換回路２０，２１に
出力する。ここで、サンプリング周波数は、シンボルタ
イミング再生（キャリア再生）の都合上、シンボルレー
トＲｓの２倍より大きくする。The oscillating circuit 22 generates an oscillating signal S22 having the same frequency as a predetermined sampling frequency of the received signal S10, and outputs this to the A / D conversion circuits 20 and 21. Here, the sampling frequency is larger than twice the symbol rate Rs for the sake of symbol timing reproduction (carrier reproduction).

【００３９】Ａ／Ｄ変換回路２０は、発振回路２２から
の発振信号に基づいて、Ｉ信号Ｓ１８のＡ／Ｄ変換を行
ってデジタルのＩ信号Ｓ２０を生成し、これをデジタル
増幅回路２３に出力する。Ａ／Ｄ変換回路２１は、発振
回路２２からの発振信号に基づいて、Ｑ信号Ｓ１９のＡ
／Ｄ変換を行ってデジタルのＱ信号Ｓ２１を生成し、こ
れをデジタル増幅回路２３に出力する。The A / D conversion circuit 20 performs A / D conversion of the I signal S18 based on the oscillation signal from the oscillation circuit 22, generates a digital I signal S20, and outputs the digital I signal S20 to the digital amplification circuit 23. I do. The A / D conversion circuit 21 outputs the A signal of the Q signal S19 based on the oscillation signal from the oscillation circuit 22.
/ D conversion is performed to generate a digital Q signal S21, which is output to the digital amplifier circuit 23.

【００４０】デジタル増幅回路２３は、ＡＧＣ回路５０
からの増幅率制御信号Ｓ５０が示す増幅率αに基づい
て、Ａ／Ｄ変換回路２０からのＩ信号Ｓ２０を増幅して
Ｉ信号Ｓ２３を生成し、これを補間回路２８に出力す
る。ここで、増幅率αは、例えば、「０≦α≦１」を満
たしている。図２（Ａ）は、デジタル増幅回路２３の構
成図である。図２（Ａ）に示すように、デジタル増幅回
路２３は、乗算回路８０および加算回路８１を有する。
デジタル増幅回路２３では、図１に示すＡ／Ｄ変換回路
２０からのＩ信号Ｓ２０が、乗算回路８０および加算回
路８１に出力される。乗算回路８０において、Ｉ信号Ｓ
２０と、増幅率αを示す増幅率制御信号Ｓ５０とが乗算
され、その乗算結果である信号Ｓ８０が加算回路８１に
出力される。加算回路８１では、Ｉ信号Ｓ２０と信号Ｓ
８０とが加算され、その加算結果であるＩ信号Ｓ２３が
図１に示す補間回路２８に出力される。デジタル増幅回
路２３は、Ｉ信号Ｓ２０を（１＋α）倍に増幅してＩ信
号Ｓ２３を生成する。デジタル増幅回路２３は、アナロ
グ増幅回路１５のＡＧＣ処理で補正しきれない部分を補
助的に補正する役割を果たし、補正できる範囲は狭くて
よい。デジタル増幅回路２３は、８ビットのＩ信号Ｓ２
０に対して最大±２５％程度の振幅補正を行う場合に
は、図２（Ａ）に示す乗算回路８０は６ビット入力でよ
いので、小規模な回路で実現できる。The digital amplification circuit 23 includes an AGC circuit 50
, Amplifies the I signal S20 from the A / D conversion circuit 20 to generate an I signal S23, and outputs the I signal S23 to the interpolation circuit 28. Here, the amplification factor α satisfies, for example, “0 ≦ α ≦ 1”. FIG. 2A is a configuration diagram of the digital amplification circuit 23. As shown in FIG. 2A, the digital amplification circuit 23 has a multiplication circuit 80 and an addition circuit 81.
In the digital amplification circuit 23, the I signal S20 from the A / D conversion circuit 20 shown in FIG. 1 is output to the multiplication circuit 80 and the addition circuit 81. In the multiplication circuit 80, the I signal S
20 is multiplied by an amplification factor control signal S50 indicating the amplification factor α, and a signal S80 as a result of the multiplication is output to the addition circuit 81. In the adder circuit 81, the I signal S20 and the signal S
80, and the I signal S23, which is the result of the addition, is output to the interpolation circuit 28 shown in FIG. The digital amplifier circuit 23 amplifies the I signal S20 by (1 + α) times to generate an I signal S23. The digital amplifier circuit 23 plays a role of supplementarily correcting a portion that cannot be completely corrected by the AGC processing of the analog amplifier circuit 15, and the range that can be corrected may be narrow. The digital amplification circuit 23 has an 8-bit I signal S2
When performing amplitude correction of about ± 25% at maximum with respect to 0, the multiplication circuit 80 shown in FIG.

【００４１】デジタル増幅回路２４は、ＡＧＣ回路５０
からの増幅率制御信号Ｓ５０が示す増幅率αに基づい
て、Ａ／Ｄ変換回路２１からのＱ信号Ｓ２１を増幅して
Ｑ信号Ｓ２４を生成し、これを補間回路２９に出力す
る。図２（Ｂ）は、デジタル増幅回路２４の構成図であ
る。図２（Ｂ）に示すように、デジタル増幅回路２４
は、乗算回路８２および加算回路８３を有する。デジタ
ル増幅回路２４では、図１に示すＡ／Ｄ変換回路２１か
らのＱ信号Ｓ２１が、乗算回路８２および加算回路８３
に出力される。乗算回路８２において、Ｑ信号Ｓ２１
と、増幅率αを示す増幅率制御信号Ｓ５０とが乗算さ
れ、その乗算結果である信号Ｓ８２が加算回路８３に出
力される。加算回路８３では、Ｑ信号Ｓ２１と信号Ｓ８
２とが加算され、その加算結果であるＱ信号Ｓ２４が図
１に示す補間回路２９に出力される。デジタル増幅回路
２４は、Ｑ信号Ｓ２１を（１＋α）倍に増幅してＱ信号
Ｓ２４を生成する。デジタル増幅回路２４は、アナログ
増幅回路１６のＡＧＣ処理で補正しきれない部分を補助
的に補正する役割を果たし、補正できる範囲は狭くてよ
い。デジタル増幅回路２４は、８ビットのＱ信号Ｓ２１
に対して最大±２５％程度の振幅補正を行う場合には、
図２（Ｂ）に示す乗算回路８２は６ビット入力でよいの
で、小規模な回路で実現できる。The digital amplification circuit 24 includes an AGC circuit 50
The A / D converter 21 amplifies the Q signal S21 from the A / D conversion circuit 21 to generate a Q signal S24 based on the amplification factor α indicated by the amplification factor control signal S50. FIG. 2B is a configuration diagram of the digital amplifier circuit 24. As shown in FIG. 2B, the digital amplification circuit 24
Has a multiplication circuit 82 and an addition circuit 83. In the digital amplification circuit 24, the Q signal S21 from the A / D conversion circuit 21 shown in FIG.
Is output to In the multiplication circuit 82, the Q signal S21
Is multiplied by an amplification factor control signal S50 indicating the amplification factor α, and a signal S82 as a result of the multiplication is output to the addition circuit 83. The adder 83 outputs the Q signal S21 and the signal S8
2 is added, and a Q signal S24, which is a result of the addition, is output to the interpolation circuit 29 shown in FIG. The digital amplification circuit 24 amplifies the Q signal S21 by (1 + α) times to generate a Q signal S24. The digital amplifier circuit 24 has a role of supplementarily correcting a portion that cannot be completely corrected by the AGC processing of the analog amplifier circuit 16, and the range that can be corrected may be narrow. The digital amplifying circuit 24 has an 8-bit Q signal S21.
When performing amplitude correction of up to about ± 25% for
Since the multiplication circuit 82 shown in FIG. 2B requires only 6-bit input, it can be realized by a small-scale circuit.

【００４２】補間回路２８は、軟判定回路４５が適切な
タイミングでシンボルの判定を行えるように、シンボル
タイミング再生回路４６からのシンボルタイミング信号
Ｓ４６に基づいてＩ信号Ｓ２３の補間処理を行ってＩ信
号Ｓ２８を生成する。補間回路２９は、軟判定回路４５
が適切なタイミングでシンボルの判定を行えるように、
シンボルタイミング再生回路４６からのシンボルタイミ
ング信号Ｓ４６に基づいてＱ信号Ｓ２４の補間処理を行
ってＱ信号Ｓ２９を生成する。The interpolation circuit 28 performs an interpolation process on the I signal S23 based on the symbol timing signal S46 from the symbol timing reproduction circuit 46 so that the soft decision circuit 45 can determine a symbol at an appropriate timing. Generate S28. The interpolation circuit 29 includes a soft decision circuit 45
So that can judge symbols at appropriate timing,
The Q signal S24 is interpolated based on the symbol timing signal S46 from the symbol timing reproduction circuit 46 to generate a Q signal S29.

【００４３】複素乗算回路３０は、信号変換回路３６，
３７からのキャリア再生用（周波数引き込み並びに位相
同期用）の信号Ｓ３６，Ｓ３７を用いて、下記式（１）
に基づいて、Ｉ信号Ｓ２８およびＱ信号Ｓ２９に対して
周波数引き込み処理および位相同期処理を行い、Ｉ信号
Ｓ３０ａおよびＱ信号Ｓ３０ｂを生成する。The complex multiplication circuit 30 includes a signal conversion circuit 36,
Using signals S36 and S37 for carrier reproduction (for frequency pull-in and phase synchronization) from S.37, the following equation (1)
, The I signal S28 and the Q signal S29 are subjected to frequency pull-in processing and phase synchronization processing to generate an I signal S30a and a Q signal S30b.

【００４４】[0044]

【数１】 (Equation 1)

【００４５】図３は、複素乗算回路３０の構成図であ
る。図３に示すように、複素乗算回路３０は、乗算回路
６０，６１，６２，６３および加算回路６４，６５を有
する。複素乗算回路３０では、図１に示す補間回路２９
からのＱ信号Ｓ２９が、乗算回路６０および６１に入力
される。また、図１に示す補間回路２８からのＩ信号Ｓ
２８が、乗算回路６２および６３に入力される。また、
信号変換回路３６からのＳＩＮ特性の信号Ｓ３６が、乗
算回路６１および６３に出力される。また、信号変換回
路３７からのＣＯＳ特性の信号Ｓ３７が、乗算回路６０
および６２に出力される。FIG. 3 is a configuration diagram of the complex multiplication circuit 30. As shown in FIG. 3, the complex multiplication circuit 30 has multiplication circuits 60, 61, 62, 63 and addition circuits 64, 65. In the complex multiplication circuit 30, the interpolation circuit 29 shown in FIG.
Is input to the multiplying circuits 60 and 61. Further, the I signal S from the interpolation circuit 28 shown in FIG.
28 is input to the multiplication circuits 62 and 63. Also,
The signal S36 having the SIN characteristic from the signal conversion circuit 36 is output to the multiplication circuits 61 and 63. The signal S37 having the COS characteristic from the signal conversion circuit 37 is
And 62.

【００４６】そして、乗算回路６０において、Ｑ信号Ｓ
２９と信号Ｓ３７との乗算が行われ、当該乗算結果の信
号Ｓ６０が加算回路６５に出力される。また、乗算回路
６１において、Ｑ信号Ｓ２９と信号Ｓ３６との乗算が行
われ、当該乗算結果の信号Ｓ６１が加算回路６４に出力
される。また、乗算回路６２において、Ｉ信号Ｓ２８と
信号Ｓ３７との乗算が行われ、当該乗算結果の信号Ｓ６
２が加算回路６４に出力される。また、乗算回路６３に
おいて、Ｉ信号Ｓ２０と信号Ｓ４３との乗算が行われ、
当該乗算結果の信号Ｓ６３が加算回路６５に出力され
る。Then, in the multiplication circuit 60, the Q signal S
29 is multiplied by the signal S37, and a signal S60 resulting from the multiplication is output to the addition circuit 65. The multiplication circuit 61 multiplies the Q signal S29 by the signal S36, and outputs the multiplication result signal S61 to the addition circuit 64. Further, the multiplication circuit 62 multiplies the I signal S28 by the signal S37, and obtains a signal S6 as a result of the multiplication.
2 is output to the adding circuit 64. Further, the multiplication circuit 63 multiplies the I signal S20 by the signal S43,
The multiplication result signal S63 is output to the addition circuit 65.

【００４７】そして、加算回路６５において、信号Ｓ６
０から信号Ｓ６３が減算され、その減算結果がＱ信号Ｓ
３０ｂとなる。また、加算回路６４において、信号Ｓ６
１と信号Ｓ６２とが加算され、その加算結果がＩ信号Ｓ
３０ａとなる。Then, in the adding circuit 65, the signal S6
0 is subtracted from the signal S63, and the result of the subtraction is the Q signal S
30b. Further, in the addition circuit 64, the signal S6
1 and the signal S62 are added, and the addition result is an I signal S62.
30a.

【００４８】ロールオフフィルタ回路３１は、Ｉ信号Ｓ
３０ａに符号間干渉を低減するためのフィルタ処理を行
ってＩ信号Ｓ３１を生成し、これを位相検出回路３３、
軟判定回路４５、シンボルタイミング再生回路４６およ
びＡＧＣ回路４７に出力する。ロールオフフィルタ回路
３２は、Ｑ信号Ｓ３０ｂに符号間干渉を低減するための
フィルタ処理を行ってＱ信号Ｓ３２を生成し、これを位
相検出回路３３、軟判定回路４５、シンボル再生回路４
６およびＡＧＣ回路４７に出力する。なお、本実施形態
では、ロールオフフィルタ回路３１，３２をコスタスル
ープ５５内に構成した場合を例示したが、これらを補間
回路２８，２９の直後に設置してもよい。The roll-off filter circuit 31 outputs the I signal S
30a is subjected to filter processing for reducing intersymbol interference to generate an I signal S31.
Output to the soft decision circuit 45, the symbol timing reproduction circuit 46 and the AGC circuit 47. The roll-off filter circuit 32 generates a Q signal S32 by performing a filtering process on the Q signal S30b to reduce intersymbol interference, and outputs the Q signal S32 to the phase detection circuit 33, the soft decision circuit 45, and the symbol reproduction circuit 4.
6 and the AGC circuit 47. In the present embodiment, the case where the roll-off filter circuits 31 and 32 are configured in the Costas loop 55 is illustrated, but these may be installed immediately after the interpolation circuits 28 and 29.

【００４９】位相検出回路３３は、Ｉ信号Ｓ３１および
Ｑ信号Ｓ３２によって決まる位相を検出し、当該位相を
示す位相信号Ｓ３３をループフィルタ回路３４に出力す
る。The phase detection circuit 33 detects a phase determined by the I signal S31 and the Q signal S32, and outputs a phase signal S33 indicating the detected phase to the loop filter circuit 34.

【００５０】ループフィルタ回路３４は、位相信号Ｓ３
３の高域成分を除去して位相信号Ｓ３４を生成し、これ
を数値制御発振回路３５に出力する。The loop filter circuit 34 outputs the phase signal S3
The phase signal S34 is generated by removing the high-frequency component of No. 3 and output to the numerically controlled oscillation circuit 35.

【００５１】数値制御発振回路３５は、オーバーフロー
を禁止しない累積加算回路であり、位相信号Ｓ３４の値
に応じてそのダイナミックレンジまでの加算動作を行っ
て発振状態となり、位相信号Ｓ３４の値に応じた発振周
波数を持つ信号Ｓ３５を生成し、これを信号変換回路３
６，３７に出力する。すなわち、数値制御発振回路３５
は、アナログ回路における電圧制御発振回路（ＶＣＯ）
と同じ動作をデジタルで行う。図４は、数値制御発振回
路３５の構成図である。図４に示すように、数値制御発
振回路３５は、加算回路７０、ラッチ回路７１および増
幅回路７２を有する。数値制御発振回路３５では、加算
回路７０において、図１に示すループフィルタ回路３４
から入力した８ビットの信号Ｓ３４と、ラッチ回路７１
から出力される１６ビットの信号Ｓ７１とが加算されて
１６ビットの信号Ｓ７０が生成される。信号Ｓ７０は、
ラッチ回路７１に出力される。ラッチ回路７１では、信
号Ｓ７０が１システムクロックサイクルだけ遅延され、
信号Ｓ７１として加算回路７０および増幅回路７２に出
力される。増幅回路７２では、１６ビットの信号Ｓ７１
が、２-8倍に増幅されて、８ビットの信号Ｓ３５が生成
される。信号Ｓ３５は、信号変換回路４３および４４に
出力される。The numerical control oscillation circuit 35 is a cumulative addition circuit that does not inhibit overflow, performs an addition operation up to its dynamic range in accordance with the value of the phase signal S34, enters an oscillation state, and responds to the value of the phase signal S34. A signal S35 having an oscillating frequency is generated, and the signal S35 is
6 and 37. That is, the numerically controlled oscillation circuit 35
Is a voltage controlled oscillator (VCO) in an analog circuit
Perform the same operation digitally. FIG. 4 is a configuration diagram of the numerical control oscillation circuit 35. As shown in FIG. 4, the numerical control oscillation circuit 35 includes an addition circuit 70, a latch circuit 71, and an amplification circuit 72. In the numerically controlled oscillation circuit 35, the loop filter circuit 34 shown in FIG.
8-bit signal S34 input from the latch circuit 71
Is added to generate a 16-bit signal S70. The signal S70 is
Output to the latch circuit 71. In the latch circuit 71, the signal S70 is delayed by one system clock cycle,
The signal S71 is output to the addition circuit 70 and the amplification circuit 72. In the amplifier circuit 72, the 16-bit signal S71
Is amplified by a factor of 2 -8 to generate an 8-bit signal S35. Signal S35 is output to signal conversion circuits 43 and 44.

【００５２】図５は、数値制御発振回路３５の動作を説
明するための図であり、ラッチ回路７１から出力される
信号Ｓ７１の値の変化を示している。図５に示すよう
に、ラッチ回路７１では、信号Ｓ７０がオーバーフロー
すると、信号Ｓ７１の値を０にする。また、信号Ｓ７０
の値に応じて、すなわち信号Ｓ４１の値に応じて、信号
Ｓ７１の傾きが大きくなり、周期が変化する。具体的に
は、信号Ｓ４１の値が大きい程、信号Ｓ７１の周期は短
く、すなわち周波数が高くなる。数値制御発振回路３５
によれば、システムクロック信号の周波数の１／２まで
の周波数の信号Ｓ３５を生成できる。数値制御発振回路
３５の周波数の分解能は、（システムクロック信号の周
波数）×２-16 になる。FIG. 5 is a diagram for explaining the operation of the numerically controlled oscillation circuit 35, and shows a change in the value of the signal S71 output from the latch circuit 71. As shown in FIG. 5, in the latch circuit 71, when the signal S70 overflows, the value of the signal S71 is set to 0. Also, the signal S70
, That is, according to the value of the signal S41, the slope of the signal S71 increases, and the cycle changes. Specifically, the larger the value of the signal S41, the shorter the cycle of the signal S71, that is, the higher the frequency. Numerically controlled oscillator 35
Accordingly, the signal S35 having a frequency up to half the frequency of the system clock signal can be generated. The frequency resolution of the numerically controlled oscillation circuit 35 is (system clock signal frequency) × 2 −16 .

【００５３】信号変換回路３６は、図４に示すようにＳ
ＩＮ特性を持つ８ビットの分解能の信号を格納したＲＯ
Ｍを有し、数値制御発振回路３５からの信号Ｓ３５に応
じてＲＯＭから読み出したＳＩＮ特性の信号Ｓ３６を複
素乗算回路３０に出力する。信号変換回路３７は、図４
に示すようにＣＯＳ特性を持つ８ビットの分解能の信号
を格納したＲＯＭを有し、数値制御発振回路３５からの
信号Ｓ３５に応じてＲＯＭから読み出したＣＯＳ特性の
信号Ｓ３７を複素乗算回路３０に出力する。The signal conversion circuit 36, as shown in FIG.
RO storing an 8-bit resolution signal with IN characteristics
M, and outputs a SIN characteristic signal S36 read from the ROM to the complex multiplying circuit 30 in response to a signal S35 from the numerically controlled oscillation circuit 35. The signal conversion circuit 37 is configured as shown in FIG.
And outputs a signal S37 having the COS characteristic read out from the ROM to the complex multiplying circuit 30 in accordance with the signal S35 from the numerically controlled oscillation circuit 35, as shown in FIG. I do.

【００５４】ここで、複素乗算回路３０、ロールオフフ
ィルタ回路３１，３２、位相検出回路３３、ループフィ
ルタ回路３４、数値制御発振回路３５および信号変換回
路３６，３７によってコスタスループ(Costas Loop) 回
路５５が構成される。Here, the Costas Loop circuit 55 includes the complex multiplication circuit 30, the roll-off filter circuits 31, 32, the phase detection circuit 33, the loop filter circuit 34, the numerical control oscillation circuit 35, and the signal conversion circuits 36, 37. Is configured.

【００５５】軟判定回路４５は、ロールオフフィルタ回
路３１からのＩ信号Ｓ３１と、ロールオフフィルタ回路
３２からのＱ信号Ｓ３２とを軟判定し、その結果を後段
の誤り訂正回路に出力する。そして、誤り訂正後に、Ｉ
信号およびＱ信号を用いて再生信号が生成される。The soft decision circuit 45 makes a soft decision between the I signal S31 from the roll-off filter circuit 31 and the Q signal S32 from the roll-off filter circuit 32, and outputs the result to an error correction circuit at a subsequent stage. Then, after error correction, I
A reproduction signal is generated using the signal and the Q signal.

【００５６】シンボルタイミング再生回路４６は、ロー
ルオフフィルタ回路３１，３２からのＩ信号Ｓ３１およ
びＱ信号Ｓ３２のシンボルタイミングを検出し、その結
果に応じたシンボルタイミング信号Ｓ４６を補間回路２
８，２９に出力する。The symbol timing reproduction circuit 46 detects the symbol timing of the I signal S31 and the Q signal S32 from the roll-off filter circuits 31 and 32, and outputs a symbol timing signal S46 corresponding to the result to the interpolation circuit 2.
8 and 29 are output.

【００５７】ＡＧＣ回路４７は、Ａ／Ｄ変換回路２０，
２１の後段の回路において安定した適切な振幅を用いて
処理が行えるように、Ｉ信号Ｓ３１およびＱ信号Ｓ３２
の振幅値を用いて、アナログ増幅回路１５，１６の増幅
率を制御するためのデジタルの増幅率制御信号Ｓ４７を
例えば８ビットの分解能で生成し、これをＰＷＭ信号生
成回路４８に出力する。ＡＧＣ回路４７は、例えば、前
述した従来の受信装置１００で説明した図１３に示す構
成と同じ構成を有している。The AGC circuit 47 includes the A / D conversion circuit 20,
21 so that processing can be performed using a stable and appropriate amplitude in a subsequent circuit.
A digital gain control signal S47 for controlling the gains of the analog amplifier circuits 15 and 16 is generated with a resolution of, for example, 8 bits using the amplitude value of .alpha., And is output to the PWM signal generating circuit 48. The AGC circuit 47 has, for example, the same configuration as the configuration shown in FIG.

【００５８】ＰＷＭ信号生成回路４８は、デジタルの増
幅率制御信号Ｓ４７を、アナログ信号を得るためのＰＷ
Ｍ信号である増幅率制御信号Ｓ４８に変換し、これをロ
ーパスフィルタ４９に出力する。ローパスフィルタ４９
は、増幅率制御信号Ｓ４８の高域成分を除去して、アナ
ログの増幅率制御信号Ｓ４９を生成し、これをアナログ
増幅回路１５および１６に出力する。The PWM signal generation circuit 48 converts the digital amplification factor control signal S47 into a PWM signal for obtaining an analog signal.
The signal is converted into an amplification factor control signal S48, which is an M signal, and output to the low-pass filter 49. Low-pass filter 49
Removes the high-frequency component of the amplification factor control signal S48, generates an analog amplification factor control signal S49, and outputs this to the analog amplification circuits 15 and 16.

【００５９】ＡＧＣ回路５０は、図１に示すＡＧＣ回路
４７からの増幅率制御信号Ｓ４７の時間的な変化分を積
分して増幅率αを示す増幅率制御信号Ｓ５０を生成し、
これをデジタル増幅回路２３および２４に出力する。図
６は、ＡＧＣ回路５０の構成図である。図６に示すよう
に、遅延回路９０、加算回路９１，９２、遅延回路９３
および増幅回路９４を有する。ＡＧＣ回路５０では、図
１に示すＡＧＣ回路４７からの増幅率制御信号Ｓ４７が
遅延回路９０および加算回路９１に出力される。次に、
遅延回路９０および加算回路９１によって、増幅率制御
信号Ｓ４７の時間変化分が検出され、当該検出された時
間変化分を示す信号Ｓ９１が加算回路９２に出力され
る。次に、加算回路９２および遅延回路９３によって、
信号Ｓ９１が積分され、その結果である信号Ｓ９３が増
幅回路９４に出力される。次に、信号Ｓ９３が、増幅回
路９４によって増幅されて増幅率制御信号Ｓ５０が生成
される。The AGC circuit 50 integrates a temporal change of the gain control signal S47 from the AGC circuit 47 shown in FIG. 1 to generate a gain control signal S50 indicating the gain α.
This is output to digital amplifier circuits 23 and 24. FIG. 6 is a configuration diagram of the AGC circuit 50. As shown in FIG. 6, a delay circuit 90, adders 91 and 92, a delay circuit 93
And an amplifier circuit 94. In the AGC circuit 50, the gain control signal S47 from the AGC circuit 47 shown in FIG. next,
The time change of the amplification factor control signal S47 is detected by the delay circuit 90 and the addition circuit 91, and a signal S91 indicating the detected time change is output to the addition circuit 92. Next, by the addition circuit 92 and the delay circuit 93,
The signal S91 is integrated, and the resulting signal S93 is output to the amplifier circuit 94. Next, the signal S93 is amplified by the amplifier circuit 94 to generate an amplification factor control signal S50.

【００６０】以下、受信装置１の動作を説明する。衛星
中継器を介して受信した受信信号Ｓ１０の同相成分が、
同相検波回路１２において、局部発振信号Ｓ１１を用い
て検波され、ベースバンドのＩ信号Ｓ１２が生成され
る。また、それと並行して、受信信号Ｓ１０の直交成分
が、直交検波回路１４において、局部発振信号Ｓ１１と
９０度位相差を持つ局部発生信号Ｓ１３を用いて検波さ
れ、ベースバンドのＱ信号Ｓ１４が生成される。Hereinafter, the operation of the receiving apparatus 1 will be described. The in-phase component of the received signal S10 received via the satellite repeater is
In-phase detection circuit 12 detects using local oscillation signal S11 to generate baseband I signal S12. At the same time, the quadrature component of the received signal S10 is detected by the quadrature detection circuit 14 using the locally generated signal S13 having a phase difference of 90 degrees from the local oscillation signal S11 to generate the baseband Q signal S14. Is done.

【００６１】アナログ増幅回路１５における増幅率制御
信号Ｓ４９に基づいた増幅処理によって、Ｉ信号Ｓ１２
からＩ信号Ｓ１５が生成される。ＬＰＦ回路１８におけ
るＬＰＦ処理およびＡ／Ｄ変換回路２０におけるＡ／Ｄ
変換処理を経て、Ｉ信号Ｓ１５からＩ信号Ｓ２０が生成
される。次に、図２（Ａ）に示すデジタル増幅回路２３
において、ＡＧＣ回路５０からの増幅率制御信号Ｓ５０
に基づいて、Ｉ信号Ｓ２０からＩ信号Ｓ２３が生成され
る。次に、補間回路２８において、軟判定回路４５が適
切なタイミングでシンボルの判定を行えるように、シン
ボルタイミング再生回路４６からのシンボルタイミング
信号Ｓ４６に基づいてＩ信号Ｓ２３の補間処理が行われ
てＩ信号Ｓ２８が生成される。The I signal S12 is obtained by an amplification process based on the amplification factor control signal S49 in the analog amplifier circuit 15.
To generate an I signal S15. LPF processing in LPF circuit 18 and A / D in A / D conversion circuit 20
After the conversion process, the I signal S20 is generated from the I signal S15. Next, the digital amplifier circuit 23 shown in FIG.
, The gain control signal S50 from the AGC circuit 50
, An I signal S23 is generated from the I signal S20. Next, in the interpolation circuit 28, an interpolation process of the I signal S23 is performed based on the symbol timing signal S46 from the symbol timing reproduction circuit 46 so that the soft decision circuit 45 can make a symbol decision at an appropriate timing. A signal S28 is generated.

【００６２】また、上述したＩ信号の処理と並行して以
下に示すＱ信号の処理が行われる。すなわち、アナログ
増幅回路１６における増幅率制御信号Ｓ４９に基づいた
増幅処理によって、Ｑ信号Ｓ１４からＱ信号Ｓ１６が生
成される。ＬＰＦ回路１９におけるＬＰＦ処理およびＡ
／Ｄ変換回路２１におけるＡ／Ｄ変換処理を経て、Ｑ信
号Ｓ１６からＱ信号Ｓ２１が生成される。次に、図２
（Ｂ）に示すデジタル増幅回路２４において、ＡＧＣ回
路５０からの増幅率制御信号Ｓ５０に基づいて、Ｑ信号
Ｓ２１からＱ信号Ｓ２４が生成される。次に、補間回路
２９において、軟判定回路４５が適切なタイミングでシ
ンボルの判定を行えるように、シンボルタイミング再生
回路４６からのシンボルタイミング信号Ｓ４６に基づい
てＱ信号Ｓ２４の補間処理が行われてＱ信号Ｓ２９が生
成される。The following Q signal processing is performed in parallel with the above-described I signal processing. That is, the Q signal S16 is generated from the Q signal S14 by the amplification process based on the amplification factor control signal S49 in the analog amplifier circuit 16. LPF processing in LPF circuit 19 and A
Through the A / D conversion processing in the / D conversion circuit 21, the Q signal S21 is generated from the Q signal S16. Next, FIG.
In the digital amplifying circuit 24 shown in (B), a Q signal S24 is generated from the Q signal S21 based on the gain control signal S50 from the AGC circuit 50. Next, in the interpolation circuit 29, interpolation processing of the Q signal S24 is performed based on the symbol timing signal S46 from the symbol timing reproduction circuit 46 so that the soft decision circuit 45 can perform symbol determination at an appropriate timing. A signal S29 is generated.

【００６３】そして、コスタスループ回路５５におい
て、Ｉ信号Ｓ２８およひＱ信号Ｓ２９の周波数引き込み
処理および位相同期処理が行われる。その過程で、ロー
ルオフフィルタ回路３１，３２からのＩ信号Ｓ３１およ
びＱ信号Ｓ３２がＡＧＣ回路４７に出力される。ＡＧＣ
回路４７では、図１３に示す構成によって、Ａ／Ｄ変換
回路２０，２１の後段の回路において安定した適切な振
幅を用いた処理を行えるように、Ｉ信号Ｓ３１およびＱ
信号Ｓ３２の振幅値を用いて、増幅回路１５，１６の増
幅率を制御するためのデジタルの増幅率制御信号Ｓ４７
が例えば８ビットの分解能で生成される。デジタルの増
幅率制御信号Ｓ４７は、ＰＷＭ信号生成回路４８におい
て、アナログ信号を得るためのＰＷＭ信号である増幅率
制御信号Ｓ４８に変換され、ローパスフィルタ４９に出
力される。増幅率制御信号Ｓ４８は、ローパスフィルタ
４９において高域成分が除去されると、アナログの増幅
率制御信号Ｓ４９となり、増幅回路１５および１６に出
力される。Then, in the Costas loop circuit 55, the frequency pull-in process and the phase synchronization process of the I signal S28 and the Q signal S29 are performed. In the process, the I signal S31 and the Q signal S32 from the roll-off filter circuits 31, 32 are output to the AGC circuit 47. AGC
The circuit 47 has the configuration shown in FIG. 13 so that the I-signals S31 and Q31 can be processed so that the circuit at the subsequent stage of the A / D conversion circuits 20 and 21 can perform processing using a stable and appropriate amplitude.
A digital gain control signal S47 for controlling the gain of the amplifier circuits 15 and 16 using the amplitude value of the signal S32.
Is generated with, for example, an 8-bit resolution. The digital gain control signal S47 is converted by the PWM signal generation circuit 48 into a gain control signal S48, which is a PWM signal for obtaining an analog signal, and output to the low-pass filter 49. When the high-frequency component is removed by the low-pass filter 49, the gain control signal S48 becomes an analog gain control signal S49 and is output to the amplifier circuits 15 and 16.

【００６４】また、図６に示すＡＧＣ回路５０におい
て、増幅率制御信号Ｓ４７の時間変化分が積分されて、
増幅率αを示す増幅率制御信号Ｓ５０が生成され、増幅
率制御信号Ｓ５０がデジタル増幅回路２３，２４に出力
される。In the AGC circuit 50 shown in FIG. 6, the time change of the amplification factor control signal S47 is integrated.
An amplification factor control signal S50 indicating the amplification factor α is generated, and the amplification factor control signal S50 is output to the digital amplification circuits 23 and 24.

【００６５】以上説明したように、受信装置１によれ
ば、従来から行われているＡＧＣ回路４７によるアナロ
グ増幅回路１５，１６の増幅率の制御に加えて、ＡＧＣ
回路４７が生成した増幅率制御信号Ｓ４７を用いたＡＧ
Ｃ回路５０によるデジタル増幅回路２３，２４の増幅率
制御を行う。ここで、ＡＧＣ回路５０において、増幅率
制御信号Ｓ４７の時間変化を積分することでＡＧＣ回路
４７の分解能以下の変化量を持つ増幅率制御信号Ｓ５０
を得て、増幅率制御信号Ｓ５０を用いてデジタル増幅回
路２３，２４の増幅率を制御する。これによって、図１
３に示すＡＧＣ回路４７において信号Ｓ１５２と参照用
振幅信号Ｓ１６０とが実際に完全に一致しないことによ
る増幅率制御信号Ｓ４７に継続して生じる微小な振幅の
振動を抑制することができる。その結果、受信装置１２
１によれば、復調時の受信信号のシンボルデータの振幅
を最適化でき、受信装置１の特性を前述した従来の受信
装置１００に比べて改善できる。As described above, according to the receiving apparatus 1, in addition to the conventional control of the gain of the analog amplifier circuits 15 and 16 by the AGC circuit 47, the AGC circuit 47
AG using the gain control signal S47 generated by the circuit 47
The gain control of the digital amplifier circuits 23 and 24 by the C circuit 50 is performed. Here, the AGC circuit 50 integrates the time change of the gain control signal S47 to obtain the gain control signal S50 having a change amount smaller than the resolution of the AGC circuit 47.
Then, the amplification factors of the digital amplification circuits 23 and 24 are controlled using the amplification factor control signal S50. As a result, FIG.
In the AGC circuit 47 shown in FIG. 3, it is possible to suppress a small amplitude vibration that continuously occurs in the amplification factor control signal S47 due to the fact that the signal S152 does not actually completely match the reference amplitude signal S160. As a result, the receiving device 12
According to No. 1, the amplitude of the symbol data of the received signal at the time of demodulation can be optimized, and the characteristics of the receiving apparatus 1 can be improved as compared with the conventional receiving apparatus 100 described above.

【００６６】すなわち、受信装置１では、ＡＧＣ回路５
０およびデジタル増幅回路２３，２４は、ＡＧＣ回路４
７およびアナログ増幅回路１５，１６によって補正しき
れない部分を補助的に補正する役割を果たす。That is, in the receiving apparatus 1, the AGC circuit 5
0 and the digital amplifier circuits 23 and 24 are connected to the AGC circuit 4
7 and a part that cannot be corrected completely by the analog amplifier circuits 15 and 16.

【００６７】第２実施形態 図７は、本実施形態の受信装置１２１の構成図である。
図７に示すように、受信装置１２１は、例えば、入力端
子１０、局部発振回路１１、同相検波回路１２、移相回
路１３、直交検波回路１４、アナログ増幅回路１５，１
６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路２０，２
１、発振回路２２、デジタル増幅回路２３，２４、補正
回路２８，２９、複素乗算回路３０、ロールオフフィル
タ回路３１，３２、位相検出回路３３、ループフィルタ
回路３４、数値制御発振回路３５、信号変換回路３６，
３７、軟判定回路４５、シンボルタイミング再生回路４
６およびＡＧＣ(Auto Gain Control) 回路４７、ＰＷＭ
信号生成回路４８、ローパスフィルタ４９およびＩＱ振
幅誤差補正回路５１を有する。 Second Embodiment FIG. 7 is a block diagram of a receiving apparatus 121 according to the second embodiment .
As shown in FIG. 7, for example, the receiving apparatus 121 includes an input terminal 10, a local oscillation circuit 11, an in-phase detection circuit 12, a phase shift circuit 13, a quadrature detection circuit 14, and analog amplification circuits 15, 1.
6, LPF circuits 18, 19, A / D conversion circuits 20, 2
1, oscillation circuit 22, digital amplification circuits 23 and 24, correction circuits 28 and 29, complex multiplication circuit 30, roll-off filter circuits 31 and 32, phase detection circuit 33, loop filter circuit 34, numerical control oscillation circuit 35, signal conversion Circuit 36,
37, soft decision circuit 45, symbol timing reproduction circuit 4
6 and AGC (Auto Gain Control) circuit 47, PWM
It has a signal generation circuit 48, a low-pass filter 49, and an IQ amplitude error correction circuit 51.

【００６８】図７に示す受信装置１２１は、請求項８に
記載の受信装置に対応している。また、図７に示す構成
要素と請求項８の構成要素との対応は以下に示すように
なる。同相検波回路１２および１４が本発明の分離回路
に対応し、アナログ増幅回路１５が本発明のアナログ増
幅回路に対応し、Ａ／Ｄ変換回路２０，２１が本発明の
Ａ／Ｄ変換回路に対応し、デジタル増幅回路２４が本発
明の第１のデジタル増幅回路に対応し、デジタル増幅回
路２３が本発明の第２のデジタル増幅回路に対応し、Ａ
ＧＣ回路４７が本発明の第１の増幅制御回路に対応し、
ＩＱ振幅誤差補正回路５１が本発明の第２の増幅制御回
路に対応している。The receiving apparatus 121 shown in FIG. 7 corresponds to the receiving apparatus according to the eighth aspect. The correspondence between the components shown in FIG. 7 and the components of claim 8 is as follows. The in-phase detection circuits 12 and 14 correspond to the separation circuit of the present invention, the analog amplifier circuit 15 corresponds to the analog amplifier circuit of the present invention, and the A / D converter circuits 20 and 21 correspond to the A / D converter circuit of the present invention. The digital amplifier circuit 24 corresponds to the first digital amplifier circuit of the present invention, the digital amplifier circuit 23 corresponds to the second digital amplifier circuit of the present invention, and A
GC circuit 47 corresponds to the first amplification control circuit of the present invention,
The IQ amplitude error correction circuit 51 corresponds to the second amplification control circuit of the present invention.

【００６９】図７において、図１と同じ符号を付した構
成要素は、前述した第１実施形態で説明した同じ符号の
構成要素と同じである。すなわち、受信装置１２１は、
図１に示す受信装置１からＡＧＣ回路５０を除いて、代
わりにＩＱ振幅誤差補正回路５１および符号判定回路１
２０を加えた構成をしている。In FIG. 7, the components denoted by the same reference numerals as those in FIG. 1 are the same as the components denoted by the same reference numerals described in the first embodiment. That is, the receiving device 121
Except for the AGC circuit 50 from the receiving apparatus 1 shown in FIG. 1, an IQ amplitude error correction circuit 51 and a sign determination circuit 1 are used instead.
20 is added.

【００７０】以下、ＩＱ振幅誤差補正回路５１について
説明する。図８は、図７に示すＩＱ振幅誤差補正回路５
１の構成図である。図８に示すように、ＩＱ振幅誤差補
正回路５１は、絶対値生成回路１１０，１１１、減算回
路１１２、加算回路１１３、遅延回路１１４および増幅
回路１１５を有する。ＩＱ振幅誤差補正回路５１では、
図７に示すロールオフフィルタ回路３１からのＩ信号Ｓ
３１が絶対値生成回路１１０に入力される。絶対値生成
回路１１０において、Ｉ信号Ｓ３１の絶対値を示す信号
Ｓ１１０が生成され、これが減算回路１１２に出力され
る。また、図８に示すロールオフフィルタ回路３２から
のＱ信号Ｓ３２が絶対値生成回路１１１に入力される。
絶対値生成回路１１１において、Ｑ信号Ｓ３２の絶対値
を示す信号Ｓ１１１が生成され、これが減算回路１１２
に出力される。Hereinafter, the IQ amplitude error correction circuit 51 will be described. FIG. 8 shows the IQ amplitude error correction circuit 5 shown in FIG.
1 is a configuration diagram. As shown in FIG. 8, the IQ amplitude error correction circuit 51 has absolute value generation circuits 110 and 111, a subtraction circuit 112, an addition circuit 113, a delay circuit 114, and an amplification circuit 115. In the IQ amplitude error correction circuit 51,
The I signal S from the roll-off filter circuit 31 shown in FIG.
31 is input to the absolute value generation circuit 110. In the absolute value generation circuit 110, a signal S110 indicating the absolute value of the I signal S31 is generated and output to the subtraction circuit 112. Also, the Q signal S32 from the roll-off filter circuit 32 shown in FIG.
In the absolute value generation circuit 111, a signal S111 indicating the absolute value of the Q signal S32 is generated.
Is output to

【００７１】次に、減算回路１１２において、信号Ｓ１
１０から信号Ｓ１１１が減算され、その減算結果である
信号Ｓ１１２が加算回路１１３に出力される。次に、加
算回路１１３および遅延回路１１４によって、信号Ｓ１
１２が積分され、その積分結果である信号Ｓ１１４が増
幅回路１１５に出力される。次に、増幅回路１１５にお
いて、信号Ｓ１１４が増幅されて増幅率βを示す増幅率
制御信号Ｓ５１が生成される。ここで、増幅率αは、例
えば、「０≦α≦１」を満たしている。増幅率制御信号
Ｓ５１は、ＩＱ振幅誤差補正回路５１から図７に示すデ
ジタル増幅回路２３および符号判定回路１２０に出力さ
れる。符号判定回路１２０では、増幅率制御信号Ｓ５１
の符号が反転され、例えば、増幅率−βを示す増幅率制
御信号Ｓ１２０がデジタル増幅回路２３に出力される。Next, in the subtraction circuit 112, the signal S1
The signal S111 is subtracted from 10 and a signal S112 as a result of the subtraction is output to the addition circuit 113. Next, the signal S1 is output by the addition circuit 113 and the delay circuit 114.
12 is integrated, and a signal S114 as an integration result is output to the amplifier circuit 115. Next, in the amplifier circuit 115, the signal S114 is amplified to generate an amplification factor control signal S51 indicating the amplification factor β. Here, the amplification factor α satisfies, for example, “0 ≦ α ≦ 1”. The gain control signal S51 is output from the IQ amplitude error correction circuit 51 to the digital amplifier circuit 23 and the sign determination circuit 120 shown in FIG. In the sign determination circuit 120, the amplification factor control signal S51
Is inverted, and for example, an amplification factor control signal S120 indicating an amplification factor −β is output to the digital amplification circuit 23.

【００７２】デジタル増幅回路２３，２４は、前述した
第１実施形態の場合と同じ構成を有しているが、増幅率
制御信号Ｓ５０ではなく、それぞれ増幅率−βを示す増
幅率制御信号Ｓ１２０および増幅率βを示す増幅率制御
信号Ｓ５１に基づいて、Ａ／Ｄ変換回路２０および２１
からのＩ信号Ｓ２０およびＱ信号Ｓ２１を（１−β）倍
および（１＋β）倍に増幅してＩ信号Ｓ２３およびＱ信
号Ｓ２４を生成する。The digital amplifying circuits 23 and 24 have the same configuration as in the first embodiment described above. However, instead of the gain control signal S50, the gain control signals S120 and S120 indicating the gain -β are used instead. The A / D conversion circuits 20 and 21 are based on the amplification control signal S51 indicating the amplification β.
The I signal S20 and the Q signal S21 are amplified by (1−β) times and (1 + β) times to generate an I signal S23 and a Q signal S24.

【００７３】図９（Ａ）は、本実施形態のデジタル増幅
回路２３の作用を説明するための図である。本実施形態
のデジタル増幅回路２３では、図７に示すＡ／Ｄ変換回
路２０からのＩ信号Ｓ２０が、乗算回路８０および加算
回路８１に出力される。乗算回路８０において、Ｉ信号
Ｓ２０と、増幅率−βを示す増幅率制御信号Ｓ１２０と
が乗算され、その乗算結果である信号Ｓ８０が加算回路
８１に出力される。加算回路８１では、Ｉ信号Ｓ２０と
信号Ｓ８０とが加算され、その加算結果であるＩ信号Ｓ
２３が図７に示す補間回路２８に出力される。本実施形
態のデジタル増幅回路２３は、Ｉ信号Ｓ２０を（１−
β）倍に増幅してＩ信号Ｓ２３を生成する。FIG. 9A is a diagram for explaining the operation of the digital amplifier circuit 23 of the present embodiment. In the digital amplification circuit 23 of the present embodiment, the I signal S20 from the A / D conversion circuit 20 shown in FIG. In the multiplication circuit 80, the I signal S20 is multiplied by the amplification control signal S120 indicating the amplification factor -β, and the multiplication result signal S80 is output to the addition circuit 81. In an addition circuit 81, the I signal S20 and the signal S80 are added, and the I signal S
23 is output to the interpolation circuit 28 shown in FIG. The digital amplifier circuit 23 of the present embodiment converts the I signal S20 to (1-
β) times to generate an I signal S23.

【００７４】図９（Ｂ）は、本実施形態のデジタル増幅
回路２４の作用を説明するための図である。本実施形態
のデジタル増幅回路２４では、図７に示すＡ／Ｄ変換回
路２１からのＱ信号Ｓ２１が、乗算回路８２および加算
回路８３に出力される。乗算回路８２において、Ｑ信号
Ｓ２１と、増幅率βを示す増幅率制御信号Ｓ５１とが乗
算され、その乗算結果である信号Ｓ８２が加算回路８３
に出力される。加算回路８３では、Ｑ信号Ｓ２１と信号
Ｓ８２とが加算され、その加算結果であるＱ信号Ｓ２４
が図７に示す補間回路２９に出力される。本実施形態の
デジタル増幅回路２４は、Ｑ信号Ｓ２１を（１＋β）倍
に増幅してＱ信号Ｓ２４を生成する。FIG. 9B is a diagram for explaining the operation of the digital amplifier circuit 24 of the present embodiment. In the digital amplification circuit 24 of the present embodiment, the Q signal S21 from the A / D conversion circuit 21 shown in FIG. 7 is output to the multiplication circuit 82 and the addition circuit 83. In the multiplication circuit 82, the Q signal S21 is multiplied by an amplification factor control signal S51 indicating an amplification factor β, and a signal S82 obtained as a result of the multiplication is added to the addition circuit 83.
Is output to In the addition circuit 83, the Q signal S21 and the signal S82 are added, and a Q signal S24 which is a result of the addition is added.
Is output to the interpolation circuit 29 shown in FIG. The digital amplifier circuit 24 of the present embodiment amplifies the Q signal S21 by (1 + β) times to generate a Q signal S24.

【００７５】受信装置１２１の作用を説明する。受信装
置１２１では、衛星中継器を介して受信した受信信号Ｓ
１０が上述した第１実施形態の受信装置１と同様の処理
を経て、Ａ／Ｄ変換回路２０および２１からデジタル増
幅回路２３および２４に、Ｉ信号Ｓ２０およびＱ信号Ｓ
２１が出力される。また、後段のロールオフフィルタ回
路３１および３２からのＩ信号Ｓ３１およびＱ信号Ｓ３
２がＩＱ振幅誤差補正回路５１に入力され、図８に示す
ＩＱ振幅誤差補正回路５１において、Ｉ信号Ｓ３１の振
幅とＱ信号Ｓ３２の振幅との差分を積分した値に応じた
増幅率制御信号Ｓ５１が生成される。増幅率制御信号Ｓ
５１は、デジタル増幅回路２４および符号判定回路１２
０に出力される。そして、符号判定回路１２０からデジ
タル増幅回路２３に、増幅率βを示す増幅率制御信号Ｓ
５１の符号が反転され、増幅率−βを示す増幅率制御信
号Ｓ１２０が生成され、増幅率制御信号Ｓ１２０がデジ
タル増幅回路２３に出力される。The operation of the receiving device 121 will be described. In the receiving device 121, the reception signal S received via the satellite repeater
10 receives the I signal S20 and the Q signal S from the A / D conversion circuits 20 and 21 to the digital amplification circuits 23 and 24 through the same processing as the receiving apparatus 1 of the first embodiment described above.
21 is output. Further, the I signal S31 and the Q signal S3 from the subsequent roll-off filter circuits 31 and 32 are provided.
2 is input to the IQ amplitude error correction circuit 51, and the amplification factor control signal S51 corresponding to the value obtained by integrating the difference between the amplitude of the I signal S31 and the amplitude of the Q signal S32 in the IQ amplitude error correction circuit 51 shown in FIG. Is generated. Gain control signal S
51 is a digital amplification circuit 24 and a sign determination circuit 12
Output to 0. Then, the sign judgment circuit 120 sends the digital amplification circuit 23 a gain control signal S indicating the gain β.
The sign of 51 is inverted, an amplification factor control signal S120 indicating the amplification factor -β is generated, and the amplification factor control signal S120 is output to the digital amplifier circuit 23.

【００７６】そして、デジタル増幅回路２３および２４
において、Ｉ信号Ｓ２０の振幅と、Ｑ信号Ｓ２１の振幅
との誤差を抑制するように増幅処理が行われてＩ信号Ｓ
２３およびＱ信号Ｓ２４が生成される。そして、Ｉ信号
Ｓ２３およびＱ信号Ｓ２４に対して、前述した第１実施
形態の場合と同様に、補間回路２８，２９およびコスタ
スループ回路５５の処理が行われる。Then, the digital amplifier circuits 23 and 24
, An amplification process is performed so as to suppress an error between the amplitude of the I signal S20 and the amplitude of the Q signal S21.
23 and a Q signal S24 are generated. Then, the processes of the interpolation circuits 28 and 29 and the Costas loop circuit 55 are performed on the I signal S23 and the Q signal S24 as in the case of the above-described first embodiment.

【００７７】上述したように、受信装置１２１では、Ｉ
Ｑ振幅誤差補正回路５１において、Ｉ信号Ｓ３１とＱ信
号Ｓ３２との振幅の絶対値の誤差を積分することで、Ｉ
信号の振幅とＱ信号の振幅との間の定常的な誤差を抑制
するように、デジタル増幅回路２３，２４の増幅率を制
御できる。その結果、同相検波回路１２および直交検波
回路１４などのアナログ回路の特性のバラツキによって
生じるＩＱ振幅誤差を適切に抑制でき、従来に比べて、
復調時におけるビットエラーレートを改善できる。ま
た、受信装置１２１では、同相検波回路１２および直交
検波回路１４などのアナログ回路の性能に対しての要求
を緩和でき、構成の簡単化および低価格化が図れる。As described above, the receiving device 121
The Q amplitude error correction circuit 51 integrates the error of the absolute value of the amplitude between the I signal S31 and the Q signal S32 to obtain I
The amplification factors of the digital amplifier circuits 23 and 24 can be controlled so as to suppress a steady error between the signal amplitude and the Q signal amplitude. As a result, IQ amplitude errors caused by variations in the characteristics of analog circuits such as the in-phase detection circuit 12 and the quadrature detection circuit 14 can be appropriately suppressed.
The bit error rate during demodulation can be improved. Further, in the receiving device 121, requirements for the performance of analog circuits such as the in-phase detection circuit 12 and the quadrature detection circuit 14 can be relaxed, and the configuration can be simplified and the price can be reduced.

【００７８】第３実施形態 図１０は、本実施形態の受信装置１３１の構成図であ
る。図１に示すように、受信装置１は、例えば、入力端
子１０、局部発振回路１１、同相検波回路１２、移相回
路１３、直交検波回路１４、アナログ増幅回路１５，１
６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路２０，２
１、発振回路２２、デジタル増幅回路２３，２４、補正
回路２８，２９、複素乗算回路３０、ロールオフフィル
タ回路３１，３２、位相検出回路３３、ループフィルタ
回路３４、数値制御発振回路３５、信号変換回路３６，
３７、軟判定回路４５、シンボルタイミング再生回路４
６およびＡＧＣ(Auto Gain Control) 回路４７、ＰＷＭ
信号生成回路４８、ローパスフィルタ４９、ＡＧＣ回路
５０、ＩＱ振幅誤差補正回路５１および加算回路５２，
５３を有する。図１０において、図１と同じ符号を付し
た構成要素は、前述した第１実施形態で説明した同じ符
号の構成要素と同じである。すなわち、受信装置１２１
は、図１に示す受信装置１からＡＧＣ回路５０に、ＩＱ
振幅誤差補正回路５１、減算回路５２および加算回路５
３を加えた構成をしている。また、ＩＱ振幅誤差補正回
路５１は、第２実施形態で説明した図８に示すものと同
じである。 Third Embodiment FIG. 10 is a block diagram of a receiving apparatus 131 according to the third embodiment . As shown in FIG. 1, the receiving apparatus 1 includes, for example, an input terminal 10, a local oscillation circuit 11, an in-phase detection circuit 12, a phase shift circuit 13, a quadrature detection circuit 14, and analog amplification circuits 15, 1.
6, LPF circuits 18, 19, A / D conversion circuits 20, 2
1, oscillation circuit 22, digital amplification circuits 23 and 24, correction circuits 28 and 29, complex multiplication circuit 30, roll-off filter circuits 31 and 32, phase detection circuit 33, loop filter circuit 34, numerical control oscillation circuit 35, signal conversion Circuit 36,
37, soft decision circuit 45, symbol timing reproduction circuit 4
6 and AGC (Auto Gain Control) circuit 47, PWM
A signal generation circuit 48, a low-pass filter 49, an AGC circuit 50, an IQ amplitude error correction circuit 51, and an addition circuit 52;
53. 10, the components denoted by the same reference numerals as those in FIG. 1 are the same as the components denoted by the same reference numerals described in the first embodiment. That is, the receiving device 121
Is transmitted from the receiving apparatus 1 shown in FIG.
Amplitude error correction circuit 51, subtraction circuit 52 and addition circuit 5
3 is added. The IQ amplitude error correction circuit 51 is the same as that shown in FIG. 8 described in the second embodiment.

【００７９】図１０に示す受信装置１３１は、請求項１
１に記載の受信装置に対応している。また、図１０に示
す構成要素と請求項１１の構成要素との対応は以下に示
すようになる。同相検波回路１２および１４が本発明の
分離回路に対応し、アナログ増幅回路１５が本発明のア
ナログ増幅回路に対応し、Ａ／Ｄ変換回路２０，２１が
本発明のＡ／Ｄ変換回路に対応し、デジタル増幅回路２
４が本発明の第１のデジタル増幅回路に対応し、デジタ
ル増幅回路２３が本発明の第２のデジタル増幅回路に対
応し、ＡＧＣ回路４７が本発明の第１の増幅制御回路に
対応し、ＡＧＣ回路５０、ＩＱ振幅誤差補正回路５１、
減算回路５２および加算回路５３が本発明の第２の増幅
制御回路に対応している。The receiving apparatus 131 shown in FIG.
1 is applicable. The correspondence between the components shown in FIG. 10 and the components of claim 11 is as follows. The in-phase detection circuits 12 and 14 correspond to the separation circuit of the present invention, the analog amplifier circuit 15 corresponds to the analog amplifier circuit of the present invention, and the A / D converter circuits 20 and 21 correspond to the A / D converter circuit of the present invention. And a digital amplifier circuit 2
4 corresponds to the first digital amplifier circuit of the present invention, the digital amplifier circuit 23 corresponds to the second digital amplifier circuit of the present invention, the AGC circuit 47 corresponds to the first amplification control circuit of the present invention, AGC circuit 50, IQ amplitude error correction circuit 51,
The subtraction circuit 52 and the addition circuit 53 correspond to the second amplification control circuit of the present invention.

【００８０】受信装置１３１では、第１実施形態で説明
した図６に示すＡＧＣ回路５０から加算回路５２および
５３に、増幅率αを示す増幅率制御信号Ｓ５０が入力さ
れる。ここで、増幅率αは、例えば、「０≦α≦１」を
満たしている。また、第２実施形態で説明した図８に示
すＩＱ振幅誤差補正回路５１から加算回路５２および５
３に、増幅率βを示す増幅率制御信号Ｓ５１が入力され
る。ここで、増幅率βは、例えば、「０≦β≦１」を満
たしている。In the receiver 131, the gain control signal S50 indicating the gain α is input from the AGC circuit 50 shown in FIG. 6 described in the first embodiment to the adders 52 and 53. Here, the amplification factor α satisfies, for example, “0 ≦ α ≦ 1”. Further, the IQ amplitude error correction circuit 51 shown in FIG.
3, an amplification factor control signal S51 indicating the amplification factor β is input. Here, the amplification factor β satisfies, for example, “0 ≦ β ≦ 1”.

【００８１】そして、減算回路５２において、増幅率制
御信号Ｓ５０から増幅率制御信号Ｓ５１が減算され、そ
の減算結果である「α−β」を示す増幅率制御信号Ｓ５
２がデジタル増幅回路２３に出力される。また、加算回
路５３において、増幅率制御信号Ｓ５０と増幅率制御信
号Ｓ５１とが加算され、その加算結果である「α＋β」
を示す増幅率制御信号Ｓ５３がデジタル増幅回路２４に
出力される。Then, in the subtraction circuit 52, the gain control signal S51 is subtracted from the gain control signal S50, and the result of the subtraction is the gain control signal S5 indicating "α-β".
2 is output to the digital amplifier circuit 23. Further, in the addition circuit 53, the amplification factor control signal S50 and the amplification factor control signal S51 are added, and the addition result “α + β”
Is output to the digital amplifier circuit 24.

【００８２】デジタル増幅回路２３，２４は、前述した
第１実施形態の場合と同じ構成を有しているが、増幅率
制御信号Ｓ５０ではなく、それぞれ増幅率−βを示す増
幅率制御信号Ｓ１２０および増幅率βを示す増幅率制御
信号Ｓ５１に基づいて、Ａ／Ｄ変換回路２０および２１
からのＩ信号Ｓ２０およびＱ信号Ｓ２１を（１−β）倍
および（１＋β）倍に増幅してＩ信号Ｓ２３およびＱ信
号Ｓ２４を生成する。The digital amplifying circuits 23 and 24 have the same configuration as that of the first embodiment described above. However, instead of the gain control signal S50, the gain control signals S120 and S120 indicating the gain -β are used instead. The A / D conversion circuits 20 and 21 are based on the amplification control signal S51 indicating the amplification β.
The I signal S20 and the Q signal S21 are amplified by (1−β) times and (1 + β) times to generate an I signal S23 and a Q signal S24.

【００８３】図１１（Ａ）は、本実施形態のデジタル増
幅回路２３の構成図である。本実施形態のデジタル増幅
回路２３では、図１０に示すＡ／Ｄ変換回路２０からの
Ｉ信号Ｓ２０が、乗算回路８０および加算回路８１に出
力される。乗算回路８０において、Ｉ信号Ｓ２０と、増
幅率「α−β」を示す増幅率制御信号Ｓ５２とが乗算さ
れ、その乗算結果である信号Ｓ８０が加算回路８１に出
力される。加算回路８１では、Ｉ信号Ｓ２０と信号Ｓ８
０とが加算され、その加算結果であるＩ信号Ｓ２３が図
１０に示す補間回路２８に出力される。本実施形態のデ
ジタル増幅回路２３は、Ｉ信号Ｓ２０を（１＋α−β）
倍に増幅してＩ信号Ｓ２３を生成する。FIG. 11A is a configuration diagram of the digital amplifier circuit 23 of the present embodiment. In the digital amplifier circuit 23 of the present embodiment, the I signal S20 from the A / D conversion circuit 20 shown in FIG. In the multiplication circuit 80, the I signal S20 is multiplied by an amplification factor control signal S52 indicating the amplification factor “α−β”, and the multiplication result signal S80 is output to the addition circuit 81. In the adder circuit 81, the I signal S20 and the signal S8
0 is added, and the I signal S23, which is the result of the addition, is output to the interpolation circuit 28 shown in FIG. The digital amplification circuit 23 of the present embodiment converts the I signal S20 to (1 + α−β)
The signal is amplified twice to generate the I signal S23.

【００８４】図１１（Ｂ）は、本実施形態のデジタル増
幅回路２４の作用を説明するための図である。本実施形
態のデジタル増幅回路２４では、図１０に示すＡ／Ｄ変
換回路２１からのＱ信号Ｓ２１が、乗算回路８２および
加算回路８３に出力される。乗算回路８２において、Ｑ
信号Ｓ２１と、増幅率「α＋β」を示す増幅率制御信号
Ｓ５３とが乗算され、その乗算結果である信号Ｓ８２が
加算回路８３に出力される。加算回路８３では、Ｑ信号
Ｓ２１と信号Ｓ８２とが加算され、その加算結果である
Ｑ信号Ｓ２４が図１に示す補間回路２９に出力される。
本実施形態のデジタル増幅回路２４は、Ｑ信号Ｓ２１を
（１＋α＋β）倍に増幅してＱ信号Ｓ２４を生成する。FIG. 11B is a diagram for explaining the operation of the digital amplifier circuit 24 of the present embodiment. In the digital amplification circuit 24 of the present embodiment, the Q signal S21 from the A / D conversion circuit 21 shown in FIG. 10 is output to the multiplication circuit 82 and the addition circuit 83. In the multiplication circuit 82, Q
The signal S21 is multiplied by an amplification factor control signal S53 indicating the amplification factor “α + β”, and the multiplication result signal S82 is output to the addition circuit 83. In the addition circuit 83, the Q signal S21 and the signal S82 are added, and the addition result, the Q signal S24, is output to the interpolation circuit 29 shown in FIG.
The digital amplifier circuit 24 of the present embodiment amplifies the Q signal S21 by (1 + α + β) times to generate a Q signal S24.

【００８５】受信装置１３１は、上述した第１実施形態
の受信装置１の効果と、第２実施形態の受信装置１２１
の効果との双方を発揮できる。すなわち、受信装置１３
１によれば、図１３に示すＡＧＣ回路４７において信号
Ｓ１５２と参照用振幅信号Ｓ１６０とが実際に完全に一
致しないことによる増幅率制御信号Ｓ４７に継続して生
じる微小な振幅の振動を抑制できると共に、Ｉ信号の振
幅とＱ信号の振幅との間の定常的な誤差を抑制できる。The receiving device 131 is different from the receiving device 1 of the first embodiment in the effects of the above-described receiving device 1 of the first embodiment.
Both effects can be exhibited. That is, the receiving device 13
According to 1, it is possible to suppress a small amplitude vibration that continuously occurs in the amplification factor control signal S47 due to the fact that the signal S152 and the reference amplitude signal S160 do not actually completely match in the AGC circuit 47 shown in FIG. , The steady error between the amplitude of the I signal and the amplitude of the Q signal can be suppressed.

【００８６】[0086]

【発明の効果】以上説明したように、本発明の受信装置
およびその方法によれば、受信信号を安定して状態で処
理できるため、例えば復調処理の特性を高めることがで
きる。As described above, according to the receiving apparatus and method of the present invention, the received signal can be processed in a stable state, so that, for example, the characteristics of the demodulation processing can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の第１実施形態の受信装置の構
成図である。FIG. 1 is a configuration diagram of a receiving device according to a first embodiment of the present invention.

【図２】図２は、図１に示すデジタル増幅回路の構成図
である。FIG. 2 is a configuration diagram of the digital amplifier circuit shown in FIG. 1;

【図３】図３は、図１に示す複素乗算回路の構成図であ
る。FIG. 3 is a configuration diagram of a complex multiplication circuit shown in FIG. 1;

【図４】図４は、図１に示す数値制御発振回路の構成図
であるFIG. 4 is a configuration diagram of a numerically controlled oscillation circuit shown in FIG. 1;

【図５】図５は、図４に示す数値制御発振回路の動作を
説明するための図であり、ラッチ回路から出力される信
号の値の変化を示す図である。FIG. 5 is a diagram for explaining an operation of the numerically controlled oscillation circuit shown in FIG. 4, and is a diagram showing a change in a value of a signal output from a latch circuit.

【図６】図６は、図１に示すＡＧＣ回路の構成図であ
る。FIG. 6 is a configuration diagram of an AGC circuit shown in FIG. 1;

【図７】図７は、本発明の第２実施形態の受信装置の構
成図である。FIG. 7 is a configuration diagram of a receiving device according to a second embodiment of the present invention.

【図８】図８は、図７に示すＩＱ振幅誤差補正回路の構
成図である。FIG. 8 is a configuration diagram of an IQ amplitude error correction circuit shown in FIG. 7;

【図９】図９は、図７に示すデジタル増幅回路の作用を
説明するための図である。FIG. 9 is a diagram for explaining an operation of the digital amplifier circuit shown in FIG. 7;

【図１０】図１０は、本発明の第３実施形態の受信装置
の構成図である。FIG. 10 is a configuration diagram of a receiving device according to a third embodiment of the present invention.

【図１１】図１１は、図１０に示すデジタル増幅回路の
構成図である。FIG. 11 is a configuration diagram of the digital amplifier circuit shown in FIG. 10;

【図１２】図１２は、従来の受信装置の構成図である。FIG. 12 is a configuration diagram of a conventional receiving device.

【図１３】図１３は、図１２に示すＡＧＣ回路の構成図
である。FIG. 13 is a configuration diagram of an AGC circuit shown in FIG. 12;

【符号の説明】[Explanation of symbols]

１０…入力端子、１１…局部発振回路、１２…同相検波
回路、１３…移相回路、１４…直交検波回路、１５，１
６…増幅回路、１７，１８，１９…ＬＰＦ回路、２０，
２１…Ａ／Ｄ変換回路、２３，２４…デジタル増幅回
路、２８，２９…補間回路、３０…複素乗算回路、３
１，３２…ロールオフフィルタ回路、３３…位相検出回
路、３４…ループフィルタ回路、３５…数値制御発振回
路、３６，３７…信号変換回路、４５…軟判定回路、４
６…シンボル再生回路、４７…ＡＧＣ回路、４８…ＰＷ
Ｍ信号生成回路、４９…ローパスフィルタ、５０…ＡＧ
Ｃ回路、５１…ＩＱ振幅誤差補正回路、１２０…符号反
転回路10 input terminal, 11 local oscillation circuit, 12 in-phase detection circuit, 13 phase-shift circuit, 14 quadrature detection circuit, 15, 1
6 ... amplifier circuit, 17, 18, 19 ... LPF circuit, 20,
21: A / D conversion circuit, 23, 24: Digital amplification circuit, 28, 29: Interpolation circuit, 30: Complex multiplication circuit, 3
1, 32: roll-off filter circuit, 33: phase detection circuit, 34: loop filter circuit, 35: numerical control oscillation circuit, 36, 37 ... signal conversion circuit, 45 ... soft decision circuit, 4
6. Symbol reproduction circuit, 47 AGC circuit, 48 PW
M signal generation circuit, 49: low-pass filter, 50: AG
C circuit, 51 ... IQ amplitude error correction circuit, 120 ... Sign inversion circuit

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】第１の増幅率制御信号に基づいて、アナロ
グの受信信号を増幅するアナログ増幅回路と、 前記増幅された受信信号をＡ／Ｄ変換するＡ／Ｄ変換回
路と、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られたデジタルの受信信号を増幅するデジタル増
幅回路と、 前記デジタルの受信信号の振幅と所定の参照用振幅との
差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成する第１の増幅制
御回路と、 前記第１の増幅率制御信号の振幅の時間変化を積分して
前記第２の増幅率制御信号を生成する第２の増幅制御回
路とを有する受信装置。An analog amplifier circuit for amplifying an analog reception signal based on a first amplification factor control signal; an A / D conversion circuit for A / D converting the amplified reception signal; A digital amplifier circuit for amplifying a digital reception signal obtained by the A / D conversion based on an amplification factor control signal; and detecting a difference between the amplitude of the digital reception signal and a predetermined reference amplitude. A first amplification control circuit that generates the first amplification factor control signal so as to reduce the detected difference; and a second amplification control circuit that integrates a time change of the amplitude of the first amplification factor control signal to generate the second amplification factor control signal. A second amplification control circuit for generating an amplification factor control signal. 【請求項２】前記第２の増幅率制御信号が係数αを示す
場合に、 前記デジタル増幅回路は、前記Ａ／Ｄ変換によって得ら
れたデジタルの受信信号を（１＋α）倍に増幅する請求
項１に記載の受信装置。2. The digital amplification circuit amplifies a digital reception signal obtained by the A / D conversion by (1 + α) times when the second amplification factor control signal indicates a coefficient α. The receiving device according to claim 1. 【請求項３】前記係数αは、−１≦α≦１を満たしてい
る請求項２に記載の受信装置。3. The receiving apparatus according to claim 2, wherein the coefficient α satisfies −1 ≦ α ≦ 1. 【請求項４】前記デジタル増幅回路で増幅されたデジタ
ルの受信信号と、フィードバック信号との乗算を行う乗
算回路と、 前記乗算回路から出力される信号の位相を検出して位相
信号を生成する位相検出回路と、 前記位相信号に応じた発振周波数の前記フィードバック
信号を生成する数値制御回路とを有し、 前記第１の増幅制御回路は、前記乗算回路から出力され
る信号の振幅と、所定の参照用振幅との差分を検出し、
当該検出された差分を小さくするように、前記第１の増
幅率制御信号を生成する請求項１に記載の受信装置。4. A multiplication circuit for multiplying a digital reception signal amplified by the digital amplification circuit with a feedback signal, and a phase for generating a phase signal by detecting a phase of a signal output from the multiplication circuit. A detection circuit; and a numerical control circuit that generates the feedback signal having an oscillation frequency according to the phase signal. The first amplification control circuit has an amplitude of a signal output from the multiplication circuit and a predetermined amplitude. Detect the difference from the reference amplitude,
The receiving device according to claim 1, wherein the first amplification factor control signal is generated so as to reduce the detected difference. 【請求項５】位相変調されたアナログの受信信号を搬送
波の同相成分の信号と直交成分の信号とに分離する分離
回路と、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅するアナログ増幅回
路と、 前記増幅された前記同相成分の信号および直交成分の信
号をＡ／Ｄ変換するＡ／Ｄ変換回路と、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号および直交成分の信号を増
幅するデジタル増幅回路と、 前記デジタル増幅回路から得られた同相成分の信号およ
び直交成分の信号の周波数引き込み処理および位相同期
処理を行う処理回路と、 前記処理回路からの同相成分の信号および直交成分の信
号から得られる振幅と所定の参照用振幅との差分を検出
し、当該検出された差分を小さくするように、前記第１
の増幅率制御信号を生成する第１の増幅制御回路と、 前記第１の増幅率制御信号の振幅の時間変化を積分し、
当該積分結果を用いて前記第１の増幅率制御信号の振幅
が小さくなるように前記第２の増幅率制御信号を生成す
る第２の増幅制御回路とを有する受信装置。5. A separation circuit for separating a phase-modulated analog received signal into a signal of an in-phase component and a signal of a quadrature component of a carrier, and a signal of the in-phase component and a signal based on a first amplification factor control signal. An analog amplifier circuit for amplifying the quadrature component signal; an A / D conversion circuit for A / D converting the amplified in-phase component signal and quadrature component signal; and a second amplification factor control signal. A digital amplifier circuit for amplifying the in-phase component signal and the quadrature component signal obtained by the A / D conversion; and a frequency pull-in process for the in-phase component signal and the quadrature component signal obtained from the digital amplifier circuit. A processing circuit for performing a phase synchronization process; and detecting a difference between an amplitude obtained from an in-phase component signal and a quadrature component signal from the processing circuit and a predetermined reference amplitude. Difference to the smaller was the first
A first amplification control circuit that generates an amplification factor control signal, and integrating a time change of the amplitude of the first amplification factor control signal,
And a second amplification control circuit that generates the second amplification factor control signal so as to reduce the amplitude of the first amplification factor control signal using the integration result. 【請求項６】前記第２の増幅率制御信号が係数αを示す
場合に、 前記デジタル増幅回路は、前記Ａ／Ｄ変換によって得ら
れたデジタルの受信信号を（１＋α）倍に増幅する請求
項５に記載の受信装置。6. The digital amplification circuit amplifies a digital reception signal obtained by the A / D conversion by (1 + α) times when the second amplification factor control signal indicates a coefficient α. 6. The receiving device according to 5. 【請求項７】前記第２の増幅制御回路は、 デジタルの前記第２の増幅率制御信号を生成し、 前記受信装置は、 前記デジタルの第２の増幅率制御信号をアナログに変換
して前記第１のアナログ増幅回路および前記アナログ増
幅回路に出力する変換回路をさらに有する請求項５に記
載の受信装置。7. The second amplification control circuit generates the digital second amplification factor control signal, and the receiving device converts the digital second amplification factor control signal into an analog signal, The receiving device according to claim 5, further comprising a first analog amplifier circuit and a conversion circuit that outputs the signal to the analog amplifier circuit. 【請求項８】位相変調されたアナログの受信信号を搬送
波の同相成分の信号と直交成分の信号とに分離する分離
回路と、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅するアナログ増幅回
路と、 前記増幅された前記同相成分の信号および前記直交成分
の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた直交成分の信号を増幅する第１のデジタル
増幅回路と、 第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号を増幅する第２のデジタル
増幅回路と、 前記Ａ／Ｄ変換によって得られた同相成分の信号および
直交成分の信号から得られる振幅と所定の参照用振幅と
の差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成する第１の増幅制
御回路と、 前記Ａ／Ｄ変換によって得られた同相成分の信号と直交
成分の信号との振幅の差分を積分し、当該積分結果を用
いて前記差分を小さくするように、前記前記第２の増幅
率制御信号および前記第３の増幅率制御信号を生成する
第２の増幅制御回路とを有する受信装置。8. A separation circuit for separating a phase-modulated analog received signal into a signal of an in-phase component and a signal of a quadrature component of a carrier, and a signal of the in-phase component and a signal based on a first amplification factor control signal. An analog amplifier circuit for amplifying the quadrature component signal; an A / D conversion circuit for A / D converting the amplified in-phase component signal and the quadrature component signal; and a second amplification factor control signal. A first digital amplifying circuit for amplifying a signal of the quadrature component obtained by the A / D conversion based on the third amplification factor control signal; A second digital amplifying circuit for amplifying the signal; detecting a difference between an amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the A / D conversion and a predetermined reference amplitude; Difference A first amplification control circuit for generating the first amplification factor control signal, and an amplitude difference between an in-phase component signal and a quadrature component signal obtained by the A / D conversion so as to reduce the amplitude. And a second amplification control circuit that generates the second amplification factor control signal and the third amplification factor control signal so as to reduce the difference using the integration result. 【請求項９】前記第２の増幅制御回路は、係数βを示す
前記第２の増幅率制御信号と、係数（−β）を示す前記
第３の増幅率制御信号とを生成し、 前記第１のデジタル増幅回路は、前記第２の増幅率制御
信号に基づいて、前記Ａ／Ｄ変換によって得られた直交
成分の信号を（１＋β）倍に増幅し、 前記第２のデジタル増幅回路は、前記第３の増幅率制御
信号に基づいて、前記Ａ／Ｄ変換によって得られた同相
成分の信号を（１−β）倍に増幅する請求項８に記載の
受信装置。9. The second amplification control circuit generates the second amplification control signal indicating a coefficient β and the third amplification control signal indicating a coefficient (−β). The first digital amplifier circuit amplifies the quadrature component signal obtained by the A / D conversion by (1 + β) times based on the second amplification factor control signal. The second digital amplifier circuit includes: The receiving device according to claim 8, wherein the in-phase component signal obtained by the A / D conversion is amplified by a factor of (1-β) based on the third amplification factor control signal. 【請求項１０】前記係数βは、−１≦β≦１を満たして
いる請求項９に記載の受信装置。10. The receiving apparatus according to claim 9, wherein the coefficient β satisfies −1 ≦ β ≦ 1. 【請求項１１】位相変調されたアナログの受信信号を搬
送波の同相成分の信号と直交成分の信号とに分離する分
離回路と、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅するアナログ増幅回
路と、 前記増幅された前記同相成分の信号および前記直交成分
の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた直交成分の信号を増幅する第１のデジタル
増幅回路と、 第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号を増幅する第２のデジタル
増幅回路と、 前記Ａ／Ｄ変換によって得られた同相成分の信号および
直交成分の信号から得られる振幅と所定の参照用振幅と
の差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成する第１の増幅制
御回路と、 前記第１の増幅率制御信号の振幅の時間変化を積分して
第４の増幅率制御信号を生成し、前記Ａ／Ｄ変換によっ
て得られた同相成分の信号と直交成分の信号との振幅の
差分を積分して第５の増幅率制御信号を生成し、前記第
４の増幅率制御信号および前記第５の増幅率制御信号を
用いて、前記Ａ／Ｄ変換によって得られた同相成分の信
号と直交成分の信号との振幅の差分を小さくすると共
に、前記第１の増幅率制御信号の振幅を小さくするよう
に、前記第２の増幅率制御信号および前記第３の増幅率
制御信号を生成する第２の増幅制御回路とを有する受信
装置。11. A separation circuit for separating a phase-modulated analog reception signal into a signal of an in-phase component and a signal of a quadrature component of a carrier, and a signal of the in-phase component and a signal based on a first amplification factor control signal. An analog amplifier circuit for amplifying the quadrature component signal; an A / D conversion circuit for A / D converting the amplified in-phase component signal and the quadrature component signal; and a second amplification factor control signal. A first digital amplifying circuit for amplifying a signal of the quadrature component obtained by the A / D conversion based on the third amplification factor control signal; A second digital amplifying circuit for amplifying the signal; detecting a difference between an amplitude obtained from the in-phase component signal and the quadrature component signal obtained by the A / D conversion and a predetermined reference amplitude; Difference A first amplification control circuit that generates the first amplification factor control signal, and a fourth amplification factor control signal that integrates a time change of the amplitude of the first amplification factor control signal so as to reduce the fourth amplification factor control signal. Generating a fifth amplification rate control signal by integrating the difference between the amplitudes of the in-phase component signal and the quadrature component signal obtained by the A / D conversion. Using the fifth gain control signal, the difference in amplitude between the in-phase component signal and the quadrature component signal obtained by the A / D conversion is reduced, and the amplitude of the first gain control signal is reduced. And a second amplification control circuit that generates the second amplification factor control signal and the third amplification factor control signal so as to reduce the following. 【請求項１２】前記第２の増幅制御回路は、係数αを示
す前記第４の増幅率制御信号と、係数βを示す前記第５
の増幅率制御信号とに基づいて、係数（１＋α＋β）を
示す前記第２の増幅率制御信号と、係数（１＋α−β）
を示す前記第３の増幅率制御信号とを生成し、 前記第１のデジタル増幅回路は、前記第２の増幅率制御
信号に基づいて、前記Ａ／Ｄ変換によって得られた直交
成分の信号を（１＋α＋β）倍に増幅し、 前記第２のデジタル増幅回路は、前記第３の増幅率制御
信号に基づいて、前記Ａ／Ｄ変換によって得られた同相
成分の信号を（１＋α−β）倍に増幅する請求項１１に
記載の受信装置。12. The second amplification control circuit includes: a fourth amplification factor control signal indicating a coefficient α; and a fifth amplification control signal indicating a coefficient β.
The second gain control signal indicating a coefficient (1 + α + β) based on the gain control signal of
The first digital amplifier circuit generates a signal of the quadrature component obtained by the A / D conversion based on the second gain control signal. The second digital amplifier circuit multiplies the in-phase component signal obtained by the A / D conversion by (1 + α-β) times based on the third amplification factor control signal. The receiving device according to claim 11, which amplifies. 【請求項１３】第１の増幅率制御信号に基づいて、アナ
ログの受信信号を増幅し、 前記増幅された受信信号をＡ／Ｄ変換し、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られたデジタルの受信信号を増幅し、 前記デジタルの受信信号の振幅と所定の参照用振幅との
差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成し、 前記第１の増幅率制御信号の振幅の時間変化を積分して
前記第２の増幅率制御信号を生成する受信方法。13. Amplifying an analog reception signal based on a first amplification factor control signal, performing A / D conversion on the amplified reception signal, and performing A / D conversion based on a second amplification factor control signal. Amplifying a digital reception signal obtained by the / D conversion, detecting a difference between the amplitude of the digital reception signal and a predetermined reference amplitude, and reducing the detected difference to reduce the detected difference. A receiving method for generating an amplification factor control signal, and integrating the time change of the amplitude of the first amplification factor control signal to generate the second amplification factor control signal. 【請求項１４】前記第２の増幅率制御信号が係数αを示
す場合に、 前記Ａ／Ｄ変換によって得られたデジタルの受信信号を
（１＋α）倍に増幅する請求項１３に記載の受信方法。14. The receiving method according to claim 13, wherein when the second amplification factor control signal indicates a coefficient α, the digital reception signal obtained by the A / D conversion is amplified by (1 + α) times. . 【請求項１５】前記デジタル増幅回路で増幅されたデジ
タルの受信信号と、フィードバック信号との乗算を行
い、 当該乗算によって得られた信号の位相を検出して位相信
号を生成し、 前記位相信号に応じた発振周波数の前記フィードバック
信号を生成し、 乗算によって得られた信号の振幅と、所定の参照用振幅
との差分を検出し、当該検出された差分を小さくするよ
うに、前記第１の増幅率制御信号を生成する請求項１３
に記載の受信方法。15. A multiplication of a digital reception signal amplified by the digital amplification circuit and a feedback signal, a phase of the signal obtained by the multiplication is detected, and a phase signal is generated. Generating a feedback signal having a corresponding oscillation frequency, detecting a difference between the amplitude of the signal obtained by the multiplication and a predetermined reference amplitude, and reducing the detected difference so as to reduce the detected difference. 14. A rate control signal is generated.
Receiving method described in. 【請求項１６】位相変調されたアナログの受信信号を搬
送波の同相成分の信号と直交成分の信号とに分離し、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅し、 前記増幅された前記同相成分の信号および直交成分の信
号をＡ／Ｄ変換し、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号および直交成分の信号を増
幅し、 当該増幅された同相成分の信号および直交成分の信号に
周波数引き込み処理および位相同期処理を行い、 当該処理によって得られた同相成分の信号および直交成
分の信号から得られる振幅と所定の参照用振幅との差分
を検出し、当該検出された差分を小さくするように、前
記第１の増幅率制御信号を生成し、 前記第１の増幅率制御信号の振幅の時間変化を積分し、
当該積分結果を用いて前記第１の増幅率制御信号の振幅
が小さくなるように前記第２の増幅率制御信号を生成す
る受信方法。16. A phase-modulated analog received signal is separated into an in-phase component signal and a quadrature component signal of a carrier wave, and the in-phase component signal and the quadrature component are based on a first amplification factor control signal. A / D-converting the amplified in-phase component signal and quadrature component signal, and in-phase component obtained by the A / D conversion based on a second amplification factor control signal. The signal of the in-phase component and the signal of the quadrature component are amplified, and the amplified signal of the in-phase component and the signal of the quadrature component are subjected to the frequency pull-in process and the phase synchronization process. Detecting the difference between the amplitude obtained from the first and the predetermined reference amplitudes, generating the first amplification factor control signal so as to reduce the detected difference, and adjusting the amplitude of the first amplification factor control signal. By integrating the time change,
A receiving method for generating the second gain control signal so as to reduce the amplitude of the first gain control signal using the integration result. 【請求項１７】位相変調されたアナログの受信信号を搬
送波の同相成分の信号と直交成分の信号とに分離し、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅し、 当該増幅された前記同相成分の信号および前記直交成分
の信号をＡ／Ｄ変換し、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた直交成分の信号を増幅し、 第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号を増幅し、 前記Ａ／Ｄ変換によって得られた同相成分の信号および
直交成分の信号から得られる振幅と所定の参照用振幅と
の差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成し、 前記Ａ／Ｄ変換によって得られた同相成分の信号と直交
成分の信号との振幅の差分を積分し、当該積分結果を用
いて前記差分を小さくするように、前記前記第２の増幅
率制御信号および前記第３の増幅率制御信号を生成する
受信方法。17. A phase-modulated analog reception signal is separated into a signal of an in-phase component and a signal of a quadrature component of a carrier, and the signal of the in-phase component and the quadrature component are based on a first amplification factor control signal. And A / D-converts the amplified in-phase component signal and the quadrature component signal, based on a second amplification factor control signal, and obtains the quadrature signal obtained by the A / D conversion. Amplifying the signal of the in-phase component, amplifying the signal of the in-phase component obtained by the A / D conversion based on the third amplification factor control signal, Detecting a difference between an amplitude obtained from the component signal and a predetermined reference amplitude, generating the first amplification factor control signal so as to reduce the detected difference, and obtaining the first amplification factor control signal by the A / D conversion. Signal of the in-phase component A receiving method for integrating the amplitude difference between the signal of the cross component and the second amplification factor control signal and the third amplification factor control signal so as to reduce the difference using the integration result . 【請求項１８】係数βを示す前記第２の増幅率制御信号
と、係数（−β）を示す前記第３の増幅率制御信号とを
生成し、 前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換
によって得られた直交成分の信号を（１＋β）倍に増幅
し、 前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換
によって得られた同相成分の信号を（１−β）倍に増幅
する請求項１７に記載の受信方法。18. Generating the second amplification factor control signal indicating a coefficient β and the third amplification factor control signal indicating a coefficient (−β), based on the second amplification factor control signal. Amplifying the quadrature component signal obtained by the A / D conversion by (1 + β) times, and converting the in-phase component signal obtained by the A / D conversion based on the third amplification rate control signal to ( The receiving method according to claim 17, wherein amplification is performed by 1-β) times. 【請求項１９】位相変調されたアナログの受信信号を搬
送波の同相成分の信号と直交成分の信号とに分離し、 第１の増幅率制御信号に基づいて、前記同相成分の信号
および前記直交成分の信号とを増幅し、 前記増幅された前記同相成分の信号および前記直交成分
の信号をＡ／Ｄ変換し、 第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた直交成分の信号を増幅し、 第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によ
って得られた同相成分の信号を増幅し、 前記Ａ／Ｄ変換によって得られた同相成分の信号および
直交成分の信号から得られる振幅と所定の参照用振幅と
の差分を検出し、当該検出された差分を小さくするよう
に、前記第１の増幅率制御信号を生成し、 前記第１の増幅率制御信号の振幅の時間変化を積分して
第４の増幅率制御信号を生成し、 前記Ａ／Ｄ変換によって得られた同相成分の信号と直交
成分の信号との振幅の差分を積分して第５の増幅率制御
信号を生成し、 前記第４の増幅率制御信号および前記第５の増幅率制御
信号を用いて、前記Ａ／Ｄ変換によって得られた同相成
分の信号と直交成分の信号との振幅の差分を小さくする
と共に、前記第１の増幅率制御信号の振幅を小さくする
ように、前記第２の増幅率制御信号および前記第３の増
幅率制御信号を生成する受信方法。19. A phase-modulated analog reception signal is separated into an in-phase component signal and a quadrature component signal of a carrier wave, and the in-phase component signal and the quadrature component are based on a first amplification factor control signal. A / D-converting the amplified signal of the in-phase component and the signal of the quadrature component, and the quadrature obtained by the A / D conversion based on a second amplification factor control signal. Amplifying the signal of the in-phase component, amplifying the signal of the in-phase component obtained by the A / D conversion based on the third amplification factor control signal, Detecting a difference between an amplitude obtained from the component signal and a predetermined reference amplitude, generating the first amplification factor control signal so as to reduce the detected difference, Integrates signal amplitude over time To generate a fifth gain control signal by integrating the amplitude difference between the in-phase component signal and the quadrature component signal obtained by the A / D conversion, Using the fourth gain control signal and the fifth gain control signal, the amplitude difference between the in-phase component signal and the quadrature component signal obtained by the A / D conversion is reduced, and A receiving method for generating the second gain control signal and the third gain control signal so as to reduce the amplitude of the first gain control signal. 【請求項２０】係数αを示す前記第４の増幅率制御信号
と、係数βを示す前記第５の増幅率制御信号とに基づい
て、係数（１＋α＋β）を示す前記第２の増幅率制御信
号と、係数（１＋α−β）を示す前記第３の増幅率制御
信号とを生成し、 前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換
によって得られた直交成分の信号を（１＋α＋β）倍に
増幅し、 前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換
によって得られた同相成分の信号を（１＋α−β）倍に
増幅する請求項１９に記載の受信方法。20. The second gain control signal indicating a coefficient (1 + α + β) based on the fourth gain control signal indicating a coefficient α and the fifth gain control signal indicating a coefficient β. And the third amplification factor control signal indicating a coefficient (1 + α−β). Based on the second amplification factor control signal, the signal of the quadrature component obtained by the A / D conversion is expressed as ( 20. The receiving method according to claim 19, wherein the signal is amplified by (1 + α + β) times, and the signal of the in-phase component obtained by the A / D conversion is amplified by (1 + α−β) times based on the third amplification factor control signal. .
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