JP2002074935A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002074935A JP2002074935A JP2000259669A JP2000259669A JP2002074935A JP 2002074935 A JP2002074935 A JP 2002074935A JP 2000259669 A JP2000259669 A JP 2000259669A JP 2000259669 A JP2000259669 A JP 2000259669A JP 2002074935 A JP2002074935 A JP 2002074935A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- memory
- address setting
- sets
- cell arrays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 アドレス設定回路をメモリセルアレイと同数
分用意すれば、見かけ上独立に動作するメモリセット数
を可変にすることができるが、メモリセット数を固定に
する場合よりもアドレス設定回路の搭載数が増加するた
め、半導体記憶装置のレイアウト面積の拡大を招くなど
の課題があった。 【解決手段】 メモリセルアレイ２１〜２６とアドレス
設定回路３３〜３５の対応関係をメモリセット数選択信
号に応じて切り替える切替回路３６を設ける。
分用意すれば、見かけ上独立に動作するメモリセット数
を可変にすることができるが、メモリセット数を固定に
する場合よりもアドレス設定回路の搭載数が増加するた
め、半導体記憶装置のレイアウト面積の拡大を招くなど
の課題があった。 【解決手段】 メモリセルアレイ２１〜２６とアドレス
設定回路３３〜３５の対応関係をメモリセット数選択信
号に応じて切り替える切替回路３６を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセット数
を変更することが可能な半導体記憶装置に関するもので
ある。
を変更することが可能な半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】図８は従来の半導体記憶装置を示す構成
図であり、図において、１〜６はメモリセルアレイ、７
〜１２はメモリセルアレイ１〜６とそれぞれ接続され、
当該メモリセルアレイに対するデータのリード・ライト
を実行するリード・ライト回路であり、リード・ライト
回路７〜１２はデータの書き込みを実行するライトドラ
イバと、データの読み込みを実行するセンスアンプとか
ら構成されている。
図であり、図において、１〜６はメモリセルアレイ、７
〜１２はメモリセルアレイ１〜６とそれぞれ接続され、
当該メモリセルアレイに対するデータのリード・ライト
を実行するリード・ライト回路であり、リード・ライト
回路７〜１２はデータの書き込みを実行するライトドラ
イバと、データの読み込みを実行するセンスアンプとか
ら構成されている。
【０００３】１３，１４はリード・ライト回路７〜９，
１０〜１２がリード・ライトを実行するアドレスを設定
するとともに、リード・ライトを実行するタイミング信
号を出力するアドレス設定回路であり、アドレス設定回
路１３，１４はアドレス信号に応じてアドレスを設定し
て、アドレスプリデコード信号を出力するアドレスプリ
デコーダと、設定アドレスを格納するアドレスバッファ
と、制御信号したがってタイミング信号を出力するタイ
ミングジェネレータとから構成されている。１５，１６
はデータバス、１７，１８はメモリセルアレイ１〜３，
４〜６に書き込むデータ又はメモリセルアレイ１〜３，
４〜６から読み出されたデータをドライブするデータ入
出力バッファである。
１０〜１２がリード・ライトを実行するアドレスを設定
するとともに、リード・ライトを実行するタイミング信
号を出力するアドレス設定回路であり、アドレス設定回
路１３，１４はアドレス信号に応じてアドレスを設定し
て、アドレスプリデコード信号を出力するアドレスプリ
デコーダと、設定アドレスを格納するアドレスバッファ
と、制御信号したがってタイミング信号を出力するタイ
ミングジェネレータとから構成されている。１５，１６
はデータバス、１７，１８はメモリセルアレイ１〜３，
４〜６に書き込むデータ又はメモリセルアレイ１〜３，
４〜６から読み出されたデータをドライブするデータ入
出力バッファである。
【０００４】次に動作について説明する。図８の半導体
記憶装置は、同一チップ内で独立して動作可能なメモリ
セット数が２つに固定されている。即ち、メモリセルア
レイ１〜メモリセルアレイ３が１つのメモリセットを構
成し、メモリセルアレイ４〜メモリセルアレイ６が１つ
のメモリセットを構成している。したがって、図８の半
導体記憶装置は、「３Ｍｂｉｔ １２ＩＯのメモリ」が
２セット用意されていることになる。
記憶装置は、同一チップ内で独立して動作可能なメモリ
セット数が２つに固定されている。即ち、メモリセルア
レイ１〜メモリセルアレイ３が１つのメモリセットを構
成し、メモリセルアレイ４〜メモリセルアレイ６が１つ
のメモリセットを構成している。したがって、図８の半
導体記憶装置は、「３Ｍｂｉｔ １２ＩＯのメモリ」が
２セット用意されていることになる。
【０００５】上記従来例では、上述したように同一チッ
プ内で独立して動作可能なメモリセット数が２つに固定
されているが、見かけ上独立に動作するメモリセット数
を可変にするものとしては、図９に示すような半導体記
憶装置がある。即ち、アドレス設定回路をメモリセルア
レイと同数分用意することにより、各メモリセルアレイ
が独立して動作することができるようにしている。
プ内で独立して動作可能なメモリセット数が２つに固定
されているが、見かけ上独立に動作するメモリセット数
を可変にするものとしては、図９に示すような半導体記
憶装置がある。即ち、アドレス設定回路をメモリセルア
レイと同数分用意することにより、各メモリセルアレイ
が独立して動作することができるようにしている。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、アドレス設定回路
をメモリセルアレイと同数分用意すれば、見かけ上独立
に動作するメモリセット数を可変にすることができる
が、メモリセット数を固定にする場合よりもアドレス設
定回路の搭載数が増加するため、半導体記憶装置のレイ
アウト面積の拡大を招くなどの課題があった。
は以上のように構成されているので、アドレス設定回路
をメモリセルアレイと同数分用意すれば、見かけ上独立
に動作するメモリセット数を可変にすることができる
が、メモリセット数を固定にする場合よりもアドレス設
定回路の搭載数が増加するため、半導体記憶装置のレイ
アウト面積の拡大を招くなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、メモリセルアレイと同数のアドレ
ス設定回路を用意することなく、見かけ上独立に動作す
るメモリセット数を可変にすることができる半導体記憶
装置を得ることを目的とする。
めになされたもので、メモリセルアレイと同数のアドレ
ス設定回路を用意することなく、見かけ上独立に動作す
るメモリセット数を可変にすることができる半導体記憶
装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルアレイと複数のアドレス設
定回路の対応関係をメモリセット数の選択信号に応じて
切り替える切替手段を設けたものである。
憶装置は、複数のメモリセルアレイと複数のアドレス設
定回路の対応関係をメモリセット数の選択信号に応じて
切り替える切替手段を設けたものである。
【０００９】この発明に係る半導体記憶装置は、リード
・ライト回路とデータ入出力バッファを接続する複数の
データバスの相互間の接続関係を制御するデータバスコ
ントロールを設けたものである。
・ライト回路とデータ入出力バッファを接続する複数の
データバスの相互間の接続関係を制御するデータバスコ
ントロールを設けたものである。
【００１０】この発明に係る半導体記憶装置は、複数の
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、全部のメモリセルアレイを活性化しな
くても要求メモリ容量を確保できる場合、一部のメモリ
セルアレイをアドレス設定回路から切り離すようにした
ものである。
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、全部のメモリセルアレイを活性化しな
くても要求メモリ容量を確保できる場合、一部のメモリ
セルアレイをアドレス設定回路から切り離すようにした
ものである。
【００１１】この発明に係る半導体記憶装置は、使用中
のメモリセルアレイに不具合が生じると、そのメモリセ
ルアレイをアドレス設定回路から切り離して、そのアド
レス設定回路から切り離されていたメモリセルアレイを
当該アドレス設定回路に接続するようにしたものであ
る。
のメモリセルアレイに不具合が生じると、そのメモリセ
ルアレイをアドレス設定回路から切り離して、そのアド
レス設定回路から切り離されていたメモリセルアレイを
当該アドレス設定回路に接続するようにしたものであ
る。
【００１２】この発明に係る半導体記憶装置は、複数の
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、１以上のメモリセルアレイから構成さ
れる各メモリセットの容量変更を受け付けるようにした
ものである。
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、１以上のメモリセルアレイから構成さ
れる各メモリセットの容量変更を受け付けるようにした
ものである。
【００１３】この発明に係る半導体記憶装置は、外部か
らメモリセット数の選択信号を入力する専用パッド・ピ
ンを設けたものである。
らメモリセット数の選択信号を入力する専用パッド・ピ
ンを設けたものである。
【００１４】この発明に係る半導体記憶装置は、メモリ
セット数の選択信号を入力する専用パッドを設け、その
専用パッドをボンディング時に電源又はグランドに接続
するようにしたものである。
セット数の選択信号を入力する専用パッドを設け、その
専用パッドをボンディング時に電源又はグランドに接続
するようにしたものである。
【００１５】この発明に係る半導体記憶装置は、メモリ
セット数の選択信号を入力する信号配線をウエハプロセ
スにおいて電源又はグランドに接続するようにしたもの
である。
セット数の選択信号を入力する信号配線をウエハプロセ
スにおいて電源又はグランドに接続するようにしたもの
である。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置を示す構成図であり、図において、２１〜
２６はメモリセルアレイ、２７〜３２はメモリセルアレ
イ２１〜２６とそれぞれ接続され、当該メモリセルアレ
イに対するデータのリード・ライトを実行するリード・
ライト回路であり、リード・ライト回路２７〜３２はデ
ータの書き込みを実行するライトドライバと、データの
読み込みを実行するセンスアンプとから構成されてい
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置を示す構成図であり、図において、２１〜
２６はメモリセルアレイ、２７〜３２はメモリセルアレ
イ２１〜２６とそれぞれ接続され、当該メモリセルアレ
イに対するデータのリード・ライトを実行するリード・
ライト回路であり、リード・ライト回路２７〜３２はデ
ータの書き込みを実行するライトドライバと、データの
読み込みを実行するセンスアンプとから構成されてい
る。
【００１７】３３〜３５はリード・ライト回路２７〜３
２がリード・ライトを実行するアドレスを設定するアド
レス設定回路であり、アドレス設定回路３３〜３５はア
ドレス信号に応じてアドレスを設定して、アドレスプリ
デコード信号を出力するアドレスプリデコーダと、設定
アドレスを判定するアドレスバッファと、アドレス信号
や制御信号したがってタイミング信号を出力するタイミ
ングジェネレータとから構成されている。
２がリード・ライトを実行するアドレスを設定するアド
レス設定回路であり、アドレス設定回路３３〜３５はア
ドレス信号に応じてアドレスを設定して、アドレスプリ
デコード信号を出力するアドレスプリデコーダと、設定
アドレスを判定するアドレスバッファと、アドレス信号
や制御信号したがってタイミング信号を出力するタイミ
ングジェネレータとから構成されている。
【００１８】３６はメモリセルアレイ２１〜２６とアド
レス設定回路３３〜３５の対応関係をメモリセット数選
択信号に応じて切り替える切替回路（切替手段）、３
７，３８は切替回路３６を構成するスイッチ、３９はデ
ータバス、４０はメモリセルアレイ２１〜２６に書き込
むデータ又はメモリセルアレイ２１〜２６から読み出さ
れたデータをドライブするデータ入出力バッファであ
る。
レス設定回路３３〜３５の対応関係をメモリセット数選
択信号に応じて切り替える切替回路（切替手段）、３
７，３８は切替回路３６を構成するスイッチ、３９はデ
ータバス、４０はメモリセルアレイ２１〜２６に書き込
むデータ又はメモリセルアレイ２１〜２６から読み出さ
れたデータをドライブするデータ入出力バッファであ
る。
【００１９】次に動作について説明する。図１の半導体
記憶装置では、全メモリ容量が６Ｍｂｉｔ、全ＩＯ数が
２４であり、「２５６Ｋ ｗｏｒｄ×８ＩＯ×３セッ
ト」と「２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セット」の
両方を実現するものである。なお、アドレス設定回路は
メモリセット数の最大数と同数分用意されるが、この場
合のメモリセット数の最大数は３セットであるため、ア
ドレス設定回路は３個用意される。
記憶装置では、全メモリ容量が６Ｍｂｉｔ、全ＩＯ数が
２４であり、「２５６Ｋ ｗｏｒｄ×８ＩＯ×３セッ
ト」と「２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セット」の
両方を実現するものである。なお、アドレス設定回路は
メモリセット数の最大数と同数分用意されるが、この場
合のメモリセット数の最大数は３セットであるため、ア
ドレス設定回路は３個用意される。
【００２０】「２５６Ｋ ｗｏｒｄ×８ＩＯ×３セッ
ト」を実現するモードでは、当該モードに対応するメモ
リセット数選択信号が切替回路３６に入力される。切替
回路３６は、そのメモリセット数選択信号を入力する
と、スイッチ３７，３８を３セット側に切り替える処理
を実行する。
ト」を実現するモードでは、当該モードに対応するメモ
リセット数選択信号が切替回路３６に入力される。切替
回路３６は、そのメモリセット数選択信号を入力する
と、スイッチ３７，３８を３セット側に切り替える処理
を実行する。
【００２１】これにより、アドレス設定回路３３がメモ
リセルアレイ２１，２２（メモリ容量：２５６Ｋ ｗｏ
ｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続され、アドレス設定
回路３４がメモリセルアレイ２３，２４（メモリ容量：
２５６Ｋ ｗｏｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続さ
れ、アドレス設定回路３５がメモリセルアレイ２５，２
６（メモリ容量：２５６Ｋ ｗｏｒｄ×８ＩＯ＝２Ｍｂ
ｉｔ）と接続されるため、全体として３セットのメモリ
（メモリ容量：２５６Ｋ ｗｏｒｄ×８ＩＯ×３セット
＝６Ｍｂｉｔ）として独立に動作する。
リセルアレイ２１，２２（メモリ容量：２５６Ｋ ｗｏ
ｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続され、アドレス設定
回路３４がメモリセルアレイ２３，２４（メモリ容量：
２５６Ｋ ｗｏｒｄ×８ＩＯ＝２Ｍｂｉｔ）と接続さ
れ、アドレス設定回路３５がメモリセルアレイ２５，２
６（メモリ容量：２５６Ｋ ｗｏｒｄ×８ＩＯ＝２Ｍｂ
ｉｔ）と接続されるため、全体として３セットのメモリ
（メモリ容量：２５６Ｋ ｗｏｒｄ×８ＩＯ×３セット
＝６Ｍｂｉｔ）として独立に動作する。
【００２２】一方、「２５６Ｋ ｗｏｒｄ×１２ＩＯ×
２セット」を実現するモードでは、当該モードに対応す
るメモリセット数選択信号が切替回路３６に入力され
る。切替回路３６は、そのメモリセット数選択信号を入
力すると、スイッチ３７，３８を２セット側に切り替え
る処理を実行する。
２セット」を実現するモードでは、当該モードに対応す
るメモリセット数選択信号が切替回路３６に入力され
る。切替回路３６は、そのメモリセット数選択信号を入
力すると、スイッチ３７，３８を２セット側に切り替え
る処理を実行する。
【００２３】これにより、アドレス設定回路３３がメモ
リセルアレイ２１，２２，２３（メモリ容量：２５６Ｋ
ｗｏｒｄ×１２ＩＯ＝３Ｍｂｉｔ）と接続され、アド
レス設定回路３５がメモリセルアレイ２４，２５，２６
（メモリ容量：２５６Ｋ ｗｏｒｄ×１２ＩＯ＝３Ｍｂ
ｉｔ）と接続されるため、全体として２セットのメモリ
（メモリ容量：２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セッ
ト＝６Ｍｂｉｔ）として独立に動作する。ただし、この
場合、アドレス設定回路３４は非活性になる。
リセルアレイ２１，２２，２３（メモリ容量：２５６Ｋ
ｗｏｒｄ×１２ＩＯ＝３Ｍｂｉｔ）と接続され、アド
レス設定回路３５がメモリセルアレイ２４，２５，２６
（メモリ容量：２５６Ｋ ｗｏｒｄ×１２ＩＯ＝３Ｍｂ
ｉｔ）と接続されるため、全体として２セットのメモリ
（メモリ容量：２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セッ
ト＝６Ｍｂｉｔ）として独立に動作する。ただし、この
場合、アドレス設定回路３４は非活性になる。
【００２４】以上で明らかなように、この実施の形態１
によれば、メモリセルアレイ２１〜２６とアドレス設定
回路３３〜３５の対応関係をメモリセット数選択信号に
応じて切り替える切替回路３６を設けるように構成した
ので、メモリセルアレイと同数のアドレス設定回路を用
意することなく、見かけ上独立に動作するメモリセット
数を可変にすることができる効果を奏する。
によれば、メモリセルアレイ２１〜２６とアドレス設定
回路３３〜３５の対応関係をメモリセット数選択信号に
応じて切り替える切替回路３６を設けるように構成した
ので、メモリセルアレイと同数のアドレス設定回路を用
意することなく、見かけ上独立に動作するメモリセット
数を可変にすることができる効果を奏する。
【００２５】この実施の形態１では、「２５６Ｋ ｗｏ
ｒｄ×８ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１
２ＩＯ×２セット」の両方を実現するものについて示し
たが、全メモリ容量が６Ｍｂｉｔで全ＩＯ数が２４であ
る半導体記憶装置の場合、切替回路３６のスイッチとア
ドレス設定回路を適宜配置することにより、上記の構成
の他に、下記に示す構成を実現することが可能である。 ２５６Ｋ ｗｏｒｄ×４ＩＯ×６セット ２５６Ｋ ｗｏｒｄ×６ＩＯ×４セット ２５６Ｋ ｗｏｒｄ×２４ＩＯ×１セット
ｒｄ×８ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１
２ＩＯ×２セット」の両方を実現するものについて示し
たが、全メモリ容量が６Ｍｂｉｔで全ＩＯ数が２４であ
る半導体記憶装置の場合、切替回路３６のスイッチとア
ドレス設定回路を適宜配置することにより、上記の構成
の他に、下記に示す構成を実現することが可能である。 ２５６Ｋ ｗｏｒｄ×４ＩＯ×６セット ２５６Ｋ ｗｏｒｄ×６ＩＯ×４セット ２５６Ｋ ｗｏｒｄ×２４ＩＯ×１セット
【００２６】また、この実施の形態１では、スイッチ３
７，３８を用いて切替回路３６を構成するものについて
示したが、これに限るものではなく、例えば図２示すよ
うに、マルチプレクサなどを用いて構成してもよい（図
２ではリード・ライト回路２７〜３２やデータ入出力バ
ッファ４０が省略されている）。なお、図２の例では、
メモリセット数選択信号がＨレベルの場合、「２５６Ｋ
ｗｏｒｄ×１２ＩＯ×２セット」のモードが実現さ
れ、メモリセット数選択信号がＬレベルの場合、「２５
６Ｋ ｗｏｒｄ×８ＩＯ×３セット」のモードが実現さ
れる。
７，３８を用いて切替回路３６を構成するものについて
示したが、これに限るものではなく、例えば図２示すよ
うに、マルチプレクサなどを用いて構成してもよい（図
２ではリード・ライト回路２７〜３２やデータ入出力バ
ッファ４０が省略されている）。なお、図２の例では、
メモリセット数選択信号がＨレベルの場合、「２５６Ｋ
ｗｏｒｄ×１２ＩＯ×２セット」のモードが実現さ
れ、メモリセット数選択信号がＬレベルの場合、「２５
６Ｋ ｗｏｒｄ×８ＩＯ×３セット」のモードが実現さ
れる。
【００２７】実施の形態２．図３はこの発明の実施の形
態２による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。４１はデータバス３９を構成する複数
のＤＡＴＡＢＵＳ信号線相互間の接続関係を制御するデ
ータバスコントロールである。
態２による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。４１はデータバス３９を構成する複数
のＤＡＴＡＢＵＳ信号線相互間の接続関係を制御するデ
ータバスコントロールである。
【００２８】次に動作について説明する。上記実施の形
態１では、全ＩＯ数が２４である半導体記憶装置につい
て示したが、使用するＩＯ数を変化させることができる
ようにしてもよい。
態１では、全ＩＯ数が２４である半導体記憶装置につい
て示したが、使用するＩＯ数を変化させることができる
ようにしてもよい。
【００２９】具体的には、データバスコントロール４１
が内部のマルチプレクサを制御することにより、図４に
示すように、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵＳ
信号線１間の接続・非接続、ＤＡＴＡＢＵＳ信号線２と
ＤＡＴＡＢＵＳ信号線３間の接続・非接続、ＤＡＴＡＢ
ＵＳ信号線４とＤＡＴＡＢＵＳ信号線５間の接続・非接
続、ＤＡＴＡＢＵＳ信号線６とＤＡＴＡＢＵＳ信号線７
間の接続・非接続、ＤＡＴＡＢＵＳ信号線１とＤＡＴＡ
ＢＵＳ信号線２間の接続・非接続、ＤＡＴＡＢＵＳ信号
線５とＤＡＴＡＢＵＳ信号線６間の接続・非接続を制御
する。ただし、図４では図面の簡単化のためＤＡＴＡＢ
ＵＳ信号線を便宜上８本のみ記載しているが、実際には
ＤＡＴＡＢＵＳ信号線が２４本存在する。
が内部のマルチプレクサを制御することにより、図４に
示すように、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵＳ
信号線１間の接続・非接続、ＤＡＴＡＢＵＳ信号線２と
ＤＡＴＡＢＵＳ信号線３間の接続・非接続、ＤＡＴＡＢ
ＵＳ信号線４とＤＡＴＡＢＵＳ信号線５間の接続・非接
続、ＤＡＴＡＢＵＳ信号線６とＤＡＴＡＢＵＳ信号線７
間の接続・非接続、ＤＡＴＡＢＵＳ信号線１とＤＡＴＡ
ＢＵＳ信号線２間の接続・非接続、ＤＡＴＡＢＵＳ信号
線５とＤＡＴＡＢＵＳ信号線６間の接続・非接続を制御
する。ただし、図４では図面の簡単化のためＤＡＴＡＢ
ＵＳ信号線を便宜上８本のみ記載しているが、実際には
ＤＡＴＡＢＵＳ信号線が２４本存在する。
【００３０】即ち、ＩＯ数選択信号Ａ，Ｂが共にＬレベ
ルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ信
号線７は相互に接続されず独立しているため、使用する
ＩＯ数が２４になる。次に、ＩＯ数選択信号ＡがＨレベ
ルで、ＩＯ数選択信号ＢがＬレベルの場合、ＤＡＴＡＢ
ＵＳ信号線０〜ＤＡＴＡＢＵＳ信号線７が２本ずつ対に
なり（例えば、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵ
Ｓ信号線１が接続される）、使用するＩＯ数が１２にな
ると同時に、２４のデータ入出力バッファのうち１２が
非活性になる。次に、ＩＯ数選択信号Ａ，Ｂが共にＨレ
ベルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ
信号線７が４本ずつ対になり（例えば、ＤＡＴＡＢＵＳ
信号線０とＤＡＴＡＢＵＳ信号線１とＤＡＴＡＢＵＳ信
号線２とＤＡＴＡＢＵＳ信号線３が接続される）、使用
するＩＯ数が６になると同時に、２４のデータ入出力バ
ッファのうち１８が非活性になる。
ルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ信
号線７は相互に接続されず独立しているため、使用する
ＩＯ数が２４になる。次に、ＩＯ数選択信号ＡがＨレベ
ルで、ＩＯ数選択信号ＢがＬレベルの場合、ＤＡＴＡＢ
ＵＳ信号線０〜ＤＡＴＡＢＵＳ信号線７が２本ずつ対に
なり（例えば、ＤＡＴＡＢＵＳ信号線０とＤＡＴＡＢＵ
Ｓ信号線１が接続される）、使用するＩＯ数が１２にな
ると同時に、２４のデータ入出力バッファのうち１２が
非活性になる。次に、ＩＯ数選択信号Ａ，Ｂが共にＨレ
ベルの場合、ＤＡＴＡＢＵＳ信号線０〜ＤＡＴＡＢＵＳ
信号線７が４本ずつ対になり（例えば、ＤＡＴＡＢＵＳ
信号線０とＤＡＴＡＢＵＳ信号線１とＤＡＴＡＢＵＳ信
号線２とＤＡＴＡＢＵＳ信号線３が接続される）、使用
するＩＯ数が６になると同時に、２４のデータ入出力バ
ッファのうち１８が非活性になる。
【００３１】この実施の形態２では、「２５６Ｋ ｗｏ
ｒｄ×８ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１
２ＩＯ×２セット」の両方を実現するものについて示し
たが、全メモリ容量が６Ｍｂｉｔで、ＩＯ数を変える場
合、下記に示す構成を実現することが可能である。
ｒｄ×８ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１
２ＩＯ×２セット」の両方を実現するものについて示し
たが、全メモリ容量が６Ｍｂｉｔで、ＩＯ数を変える場
合、下記に示す構成を実現することが可能である。
【００３２】・全ＤＡＴＡＢＵＳ信号線を独立して使用
する場合 ２５６Ｋ ｗｏｒｄ×４ＩＯ×６セット ２５６Ｋ ｗｏｒｄ×６ＩＯ×４セット ２５６Ｋ ｗｏｒｄ×８ＩＯ×３セット ２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セット ２５６Ｋ ｗｏｒｄ×２４ＩＯ×１セット
する場合 ２５６Ｋ ｗｏｒｄ×４ＩＯ×６セット ２５６Ｋ ｗｏｒｄ×６ＩＯ×４セット ２５６Ｋ ｗｏｒｄ×８ＩＯ×３セット ２５６Ｋ ｗｏｒｄ×１２ＩＯ×２セット ２５６Ｋ ｗｏｒｄ×２４ＩＯ×１セット
【００３３】・ＤＡＴＡＢＵＳ信号線を２本ずつ対にし
て使用する場合 ５１２Ｋ ｗｏｒｄ×２ＩＯ×６セット ５１２Ｋ ｗｏｒｄ×３ＩＯ×４セット ５１２Ｋ ｗｏｒｄ×４ＩＯ×３セット ５１２Ｋ ｗｏｒｄ×６ＩＯ×２セット ５１２Ｋ ｗｏｒｄ×１２ＩＯ×１セット
て使用する場合 ５１２Ｋ ｗｏｒｄ×２ＩＯ×６セット ５１２Ｋ ｗｏｒｄ×３ＩＯ×４セット ５１２Ｋ ｗｏｒｄ×４ＩＯ×３セット ５１２Ｋ ｗｏｒｄ×６ＩＯ×２セット ５１２Ｋ ｗｏｒｄ×１２ＩＯ×１セット
【００３４】・ＤＡＴＡＢＵＳ信号線を４本ずつ対にし
て使用する場合 １Ｍ ｗｏｒｄ×１ＩＯ×６セット １Ｍ ｗｏｒｄ×２ＩＯ×３セット １Ｍ ｗｏｒｄ×３ＩＯ×２セット １Ｍ ｗｏｒｄ×６ＩＯ×１セット
て使用する場合 １Ｍ ｗｏｒｄ×１ＩＯ×６セット １Ｍ ｗｏｒｄ×２ＩＯ×３セット １Ｍ ｗｏｒｄ×３ＩＯ×２セット １Ｍ ｗｏｒｄ×６ＩＯ×１セット
【００３５】実施の形態３．図５はこの発明の実施の形
態３による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。５１〜５３はメモリセルアレイ、５４
〜５６はリード・ライト回路、５７〜５９は切替回路３
６を構成するスイッチである。
態３による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。５１〜５３はメモリセルアレイ、５４
〜５６はリード・ライト回路、５７〜５９は切替回路３
６を構成するスイッチである。
【００３６】次に動作について説明する。上記実施の形
態１，２では、全メモリセルアレイを使用するものにつ
いて示したが、全メモリセルアレイを活性化しなくても
要求メモリ容量を確保できる場合、一部のメモリセルア
レイをアドレス設定回路から切り離すようにしてもよ
い。
態１，２では、全メモリセルアレイを使用するものにつ
いて示したが、全メモリセルアレイを活性化しなくても
要求メモリ容量を確保できる場合、一部のメモリセルア
レイをアドレス設定回路から切り離すようにしてもよ
い。
【００３７】具体的には、全メモリセットの合計要求メ
モリ容量が６Ｍｂｉｔの場合、切替回路３６がスイッチ
５７〜５９を６Ｍ側に切り替えることにより、メモリセ
ルアレイ５１，５２，５３をアドレス設定回路３３，３
４，３５から切り離して、メモリセルアレイ５１，５
２，５３を非活性にする。この場合、上記実施の形態１
と同様の構成になる。一方、全メモリセットの合計要求
メモリ容量が９Ｍｂｉｔの場合、切替回路３６がスイッ
チ５７〜５９を９Ｍ側に切り替えることにより、メモリ
セルアレイ５１，５２，５３をアドレス設定回路３３，
３４，３５と接続して、メモリセルアレイ５１，５２，
５３を活性化する。この場合、「２５６Ｋ ｗｏｒｄ×
１２ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１８Ｉ
Ｏ×２セット」の両方を実現することができる。
モリ容量が６Ｍｂｉｔの場合、切替回路３６がスイッチ
５７〜５９を６Ｍ側に切り替えることにより、メモリセ
ルアレイ５１，５２，５３をアドレス設定回路３３，３
４，３５から切り離して、メモリセルアレイ５１，５
２，５３を非活性にする。この場合、上記実施の形態１
と同様の構成になる。一方、全メモリセットの合計要求
メモリ容量が９Ｍｂｉｔの場合、切替回路３６がスイッ
チ５７〜５９を９Ｍ側に切り替えることにより、メモリ
セルアレイ５１，５２，５３をアドレス設定回路３３，
３４，３５と接続して、メモリセルアレイ５１，５２，
５３を活性化する。この場合、「２５６Ｋ ｗｏｒｄ×
１２ＩＯ×３セット」と「２５６Ｋ ｗｏｒｄ×１８Ｉ
Ｏ×２セット」の両方を実現することができる。
【００３８】実施の形態４．図６はこの発明の実施の形
態４による半導体記憶装置を示す構成図であり、図にお
いて、図５と同一符号は同一または相当部分を示すので
説明を省略する。６０〜６５は切替回路３６を構成する
スイッチである。
態４による半導体記憶装置を示す構成図であり、図にお
いて、図５と同一符号は同一または相当部分を示すので
説明を省略する。６０〜６５は切替回路３６を構成する
スイッチである。
【００３９】次に動作について説明する。上記実施の形
態３では、全メモリセルアレイを活性化しなくても要求
メモリ容量を確保できる場合、一部のメモリセルアレイ
をアドレス設定回路から切り離すものについて示した
が、メモリセルアレイ５１〜５３が非活性の状態にある
とき、使用中のメモリセルアレイに不具合が生じると、
そのメモリセルアレイをアドレス設定回路から切り離し
て、非活性状態のメモリセルアレイ５１〜５３を当該ア
ドレス設定回路に接続するようにしてもよい。
態３では、全メモリセルアレイを活性化しなくても要求
メモリ容量を確保できる場合、一部のメモリセルアレイ
をアドレス設定回路から切り離すものについて示した
が、メモリセルアレイ５１〜５３が非活性の状態にある
とき、使用中のメモリセルアレイに不具合が生じると、
そのメモリセルアレイをアドレス設定回路から切り離し
て、非活性状態のメモリセルアレイ５１〜５３を当該ア
ドレス設定回路に接続するようにしてもよい。
【００４０】例えば、メモリセルアレイ２１に不具合が
ある場合、切替回路３６がスイッチ６０，６１をシフト
あり側に切り替えることにより、メモリセルアレイ２１
を隣のメモリセルアレイ２２にシフトし、メモリセルア
レイ２２を隣のメモリセルアレイ５１にシフトする。こ
れにより、半導体記憶装置の歩留まりを高めることがで
きる効果を奏する。
ある場合、切替回路３６がスイッチ６０，６１をシフト
あり側に切り替えることにより、メモリセルアレイ２１
を隣のメモリセルアレイ２２にシフトし、メモリセルア
レイ２２を隣のメモリセルアレイ５１にシフトする。こ
れにより、半導体記憶装置の歩留まりを高めることがで
きる効果を奏する。
【００４１】実施の形態５．図７はこの発明の実施の形
態５による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。６６は切替回路３６を構成するスイッ
チ、６７はアドレス設定回路である。
態５による半導体記憶装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。６６は切替回路３６を構成するスイッ
チ、６７はアドレス設定回路である。
【００４２】次に動作について説明する。上記実施の形
態１では、各メモリセットの容量が固定（２Ｍｂｉｔ又
は３Ｍｂｉｔ）のものについて示したが各メモリセット
の容量変更を受け付けるようにしてもよい。
態１では、各メモリセットの容量が固定（２Ｍｂｉｔ又
は３Ｍｂｉｔ）のものについて示したが各メモリセット
の容量変更を受け付けるようにしてもよい。
【００４３】具体的には、切替回路３６がスイッチ６６
をＯＮにすると、上記実施の形態１と同様の構成を実現
することができるが、切替回路３６がスイッチ６６をＯ
ＦＦにすると、「２５６Ｋ ｗｏｒｄ×８ＩＯ×２セッ
ト」＋「２５６Ｋ ｗｏｒｄ×４ＩＯ×２セット」の構
成を実現することができる。
をＯＮにすると、上記実施の形態１と同様の構成を実現
することができるが、切替回路３６がスイッチ６６をＯ
ＦＦにすると、「２５６Ｋ ｗｏｒｄ×８ＩＯ×２セッ
ト」＋「２５６Ｋ ｗｏｒｄ×４ＩＯ×２セット」の構
成を実現することができる。
【００４４】実施の形態６．上記実施の形態１から実施
の形態５では、メモリセット数選択信号の入力元につい
ては特に言及していないが、外部からメモリセット数選
択信号を入力する専用パッド・ピンを設けるようにして
もよい。これにより、メモリセット数の選択を外部から
行うことができるため、１つの半導体記憶装置で複数通
りの使用が可能になる。
の形態５では、メモリセット数選択信号の入力元につい
ては特に言及していないが、外部からメモリセット数選
択信号を入力する専用パッド・ピンを設けるようにして
もよい。これにより、メモリセット数の選択を外部から
行うことができるため、１つの半導体記憶装置で複数通
りの使用が可能になる。
【００４５】また、メモリセット数選択信号を入力する
専用パッドを設け、専用パッドをボンディング時に電源
又はグランドに接続するようにしてもよい。これによ
り、製造を簡単化することができるため、低コスト化を
図ることができる。
専用パッドを設け、専用パッドをボンディング時に電源
又はグランドに接続するようにしてもよい。これによ
り、製造を簡単化することができるため、低コスト化を
図ることができる。
【００４６】また、メモリセット数選択信号を入力する
信号配線をウエハプロセスにおいて電源又はグランドに
接続するようにしてもよい。これにより、その後の工程
を簡単化することができる。
信号配線をウエハプロセスにおいて電源又はグランドに
接続するようにしてもよい。これにより、その後の工程
を簡単化することができる。
【００４７】
【発明の効果】以上のように、この発明によれば、複数
のメモリセルアレイと複数のアドレス設定回路の対応関
係をメモリセット数の選択信号に応じて切り替える切替
手段を設けるように構成したので、メモリセルアレイと
同数のアドレス設定回路を用意することなく、見かけ上
独立に動作するメモリセット数を可変にすることができ
る効果がある。
のメモリセルアレイと複数のアドレス設定回路の対応関
係をメモリセット数の選択信号に応じて切り替える切替
手段を設けるように構成したので、メモリセルアレイと
同数のアドレス設定回路を用意することなく、見かけ上
独立に動作するメモリセット数を可変にすることができ
る効果がある。
【００４８】この発明によれば、リード・ライト回路と
データ入出力バッファを接続する複数のデータバスの相
互間の接続関係を制御するデータバスコントロールを設
けるように構成したので、使用するＩＯ数を変化させる
ことができる効果がある。
データ入出力バッファを接続する複数のデータバスの相
互間の接続関係を制御するデータバスコントロールを設
けるように構成したので、使用するＩＯ数を変化させる
ことができる効果がある。
【００４９】この発明によれば、複数のメモリセルアレ
イと複数のアドレス設定回路の対応関係を切り替える
際、全部のメモリセルアレイを活性化しなくても要求メ
モリ容量を確保できる場合、一部のメモリセルアレイを
アドレス設定回路から切り離すように構成したので、消
費電力を低減することができる効果がある。
イと複数のアドレス設定回路の対応関係を切り替える
際、全部のメモリセルアレイを活性化しなくても要求メ
モリ容量を確保できる場合、一部のメモリセルアレイを
アドレス設定回路から切り離すように構成したので、消
費電力を低減することができる効果がある。
【００５０】この発明によれば、使用中のメモリセルア
レイに不具合が生じると、そのメモリセルアレイをアド
レス設定回路から切り離して、そのアドレス設定回路か
ら切り離されていたメモリセルアレイを当該アドレス設
定回路に接続するように構成したので、半導体記憶装置
の歩留まりを高めることができる効果がある。
レイに不具合が生じると、そのメモリセルアレイをアド
レス設定回路から切り離して、そのアドレス設定回路か
ら切り離されていたメモリセルアレイを当該アドレス設
定回路に接続するように構成したので、半導体記憶装置
の歩留まりを高めることができる効果がある。
【００５１】この発明によれば、複数のメモリセルアレ
イと複数のアドレス設定回路の対応関係を切り替える
際、１以上のメモリセルアレイから構成される各メモリ
セットの容量変更を受け付けるように構成したので、使
用の用途を広げることができる効果がある。
イと複数のアドレス設定回路の対応関係を切り替える
際、１以上のメモリセルアレイから構成される各メモリ
セットの容量変更を受け付けるように構成したので、使
用の用途を広げることができる効果がある。
【００５２】この発明によれば、外部からメモリセット
数の選択信号を入力する専用パッド・ピンを設けるよう
に構成したので、１つの半導体記憶装置で複数通りの使
用が可能になる効果がある。
数の選択信号を入力する専用パッド・ピンを設けるよう
に構成したので、１つの半導体記憶装置で複数通りの使
用が可能になる効果がある。
【００５３】この発明によれば、メモリセット数の選択
信号を入力する専用パッドを設け、その専用パッドをボ
ンディング時に電源又はグランドに接続するように構成
したので、低コスト化を図ることができる効果がある。
信号を入力する専用パッドを設け、その専用パッドをボ
ンディング時に電源又はグランドに接続するように構成
したので、低コスト化を図ることができる効果がある。
【００５４】この発明によれば、メモリセット数の選択
信号を入力する信号配線をウエハプロセスにおいて電源
又はグランドに接続するように構成したので、その後の
工程を簡単化することができる効果がある。
信号を入力する信号配線をウエハプロセスにおいて電源
又はグランドに接続するように構成したので、その後の
工程を簡単化することができる効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置を示す構成図である。
置を示す構成図である。
【図２】 切替回路の一例を示す構成図である。
【図３】 この発明の実施の形態２による半導体記憶装
置を示す構成図である。
置を示す構成図である。
【図４】 データバスコントロールの一例を示す構成図
である。
である。
【図５】 この発明の実施の形態３による半導体記憶装
置を示す構成図である。
置を示す構成図である。
【図６】 この発明の実施の形態４による半導体記憶装
置を示す構成図である。
置を示す構成図である。
【図７】 この発明の実施の形態５による半導体記憶装
置を示す構成図である。
置を示す構成図である。
【図８】 従来の半導体記憶装置を示す構成図である。
【図９】 従来の半導体記憶装置を示す構成図である。
２１〜２６ メモリセルアレイ、２７〜３２ リード・
ライト回路、３３〜３５ アドレス設定回路、３６ 切
替回路（切替手段）、３７，３８ スイッチ、３９ デ
ータバス、４０ データ入出力バッファ、４１ データ
バスコントロール、５１〜５３ メモリセルアレイ、５
４〜５６ リード・ライト回路、５７〜５９ スイッ
チ、６０〜６５ スイッチ、６６ スイッチ、６７ ア
ドレス設定回路。
ライト回路、３３〜３５ アドレス設定回路、３６ 切
替回路（切替手段）、３７，３８ スイッチ、３９ デ
ータバス、４０ データ入出力バッファ、４１ データ
バスコントロール、５１〜５３ メモリセルアレイ、５
４〜５６ リード・ライト回路、５７〜５９ スイッ
チ、６０〜６５ スイッチ、６６ スイッチ、６７ ア
ドレス設定回路。
Claims (8)
- 【請求項１】 複数のメモリセルアレイとそれぞれ接続
され、当該メモリセルアレイに対するデータのリード・
ライトを実行する複数のリード・ライト回路と、上記複
数のメモリセルアレイにおける複数のメモリセット数の
うち、最大のメモリセット数分だけ用意され、上記複数
のリード・ライト回路がリード・ライトを実行するアド
レスを設定する複数のアドレス設定回路と、上記複数の
メモリセルアレイと上記複数のアドレス設定回路の対応
関係をメモリセット数の選択信号に応じて切り替える切
替手段とを備えた半導体記憶装置。 - 【請求項２】 リード・ライト回路とデータ入出力バッ
ファを接続する複数のデータバスの相互間の接続関係を
制御するデータバスコントロールを設けたことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 切替手段は、複数のメモリセルアレイと
複数のアドレス設定回路の対応関係を切り替える際、全
部のメモリセルアレイを活性化しなくても要求メモリ容
量を確保できる場合、一部のメモリセルアレイをアドレ
ス設定回路から切り離すことを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項４】 切替手段は、使用中のメモリセルアレイ
に不具合が生じると、そのメモリセルアレイをアドレス
設定回路から切り離して、そのアドレス設定回路から切
り離されていたメモリセルアレイを当該アドレス設定回
路に接続することを特徴とする請求項３記載の半導体記
憶装置。 - 【請求項５】 切替手段は、複数のメモリセルアレイと
複数のアドレス設定回路の対応関係を切り替える際、１
以上のメモリセルアレイから構成される各メモリセット
の容量変更を受け付けることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項６】 外部からメモリセット数の選択信号を入
力する専用パッド・ピンを設けたことを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項７】 メモリセット数の選択信号を入力する専
用パッドを設け、その専用パッドをボンディング時に電
源又はグランドに接続することを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項８】 メモリセット数の選択信号を入力する信
号配線をウエハプロセスにおいて電源又はグランドに接
続することを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
| US09/760,802 US6400597B1 (en) | 2000-08-29 | 2001-01-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074935A true JP2002074935A (ja) | 2002-03-15 |
| JP4553464B2 JP4553464B2 (ja) | 2010-09-29 |
Family
ID=18747811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259669A Expired - Fee Related JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6400597B1 (ja) |
| JP (1) | JP4553464B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040403A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 多ポートメモリ |
| US7827345B2 (en) * | 2005-08-04 | 2010-11-02 | Joel Henry Hinrichs | Serially interfaced random access memory |
| KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
| US9224436B2 (en) | 2013-05-24 | 2015-12-29 | Micron Technology, Inc. | Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods |
| US9390770B2 (en) * | 2014-05-16 | 2016-07-12 | Micron Technology, Inc. | Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources |
| US11094372B1 (en) | 2020-05-07 | 2021-08-17 | Powerchip Semiconductor Manufacturing Corporation | Partial writing method of dram memoryl device to reduce power consumption associated with large voltage swing of internal input/output lines |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894193A (ja) * | 1981-11-27 | 1983-06-04 | Ricoh Co Ltd | リ−ド・オンリ−・メモリ |
| JPH0227759B2 (ja) * | 1981-12-16 | 1990-06-19 | Tokyo Shibaura Electric Co |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04121896A (ja) | 1990-09-12 | 1992-04-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH1083672A (ja) | 1996-09-10 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置 |
| US5691946A (en) * | 1996-12-03 | 1997-11-25 | International Business Machines Corporation | Row redundancy block architecture |
| JP3206541B2 (ja) * | 1998-03-04 | 2001-09-10 | 日本電気株式会社 | 半導体記憶装置 |
-
2000
- 2000-08-29 JP JP2000259669A patent/JP4553464B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-17 US US09/760,802 patent/US6400597B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894193A (ja) * | 1981-11-27 | 1983-06-04 | Ricoh Co Ltd | リ−ド・オンリ−・メモリ |
| JPH0227759B2 (ja) * | 1981-12-16 | 1990-06-19 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| US6400597B1 (en) | 2002-06-04 |
| JP4553464B2 (ja) | 2010-09-29 |
| US20020024832A1 (en) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178135B1 (en) | Multi-bank memory devices having bank selection switches therein that enable efficient sense amplifier utilization | |
| US5737766A (en) | Programmable gate array configuration memory which allows sharing with user memory | |
| KR100240538B1 (ko) | 반도체 기억 장치 | |
| JPH01109599A (ja) | 書込み・消去可能な半導体記憶装置 | |
| JPH08315578A (ja) | 半導体装置 | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| US5771200A (en) | Semiconductor memory device | |
| JP2002074935A (ja) | 半導体記憶装置 | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| KR100390615B1 (ko) | 반도체 메모리 장치 | |
| KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
| KR100334143B1 (ko) | 반도체 메모리 장치와 불량 메모리 셀 구제 방법 | |
| JP2003151295A5 (ja) | ||
| US5777938A (en) | Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers | |
| JPH0365745A (ja) | Ｉｃカード | |
| EP0791931B1 (en) | Semiconductor memory device | |
| JPH1145600A (ja) | 複合データテスト回路が簡素化された半導体メモリ装置 | |
| JPH01283952A (ja) | 半導体集積回路装置 | |
| US4962486A (en) | Boundary-free semiconductor memory device having a plurality of slide access memories | |
| KR100262003B1 (ko) | 반도체 메모리 | |
| JP3035956B2 (ja) | 書込みマスク可能な半導体メモリ装置 | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JP2000076865A (ja) | 半導体記憶装置 | |
| JP3645366B2 (ja) | 集積半導体メモリ | |
| JPH0512883A (ja) | シーケンシヤルメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070621 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100713 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |