JP2002074935A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
分用意すれば、見かけ上独立に動作するメモリセット数
を可変にすることができるが、メモリセット数を固定に
する場合よりもアドレス設定回路の搭載数が増加するた
め、半導体記憶装置のレイアウト面積の拡大を招くなど
の課題があった。 【解決手段】 メモリセルアレイ21〜26とアドレス
設定回路33〜35の対応関係をメモリセット数選択信
号に応じて切り替える切替回路36を設ける。
Description
を変更することが可能な半導体記憶装置に関するもので
ある。
図であり、図において、1〜6はメモリセルアレイ、7
〜12はメモリセルアレイ1〜6とそれぞれ接続され、
当該メモリセルアレイに対するデータのリード・ライト
を実行するリード・ライト回路であり、リード・ライト
回路7〜12はデータの書き込みを実行するライトドラ
イバと、データの読み込みを実行するセンスアンプとか
ら構成されている。
10〜12がリード・ライトを実行するアドレスを設定
するとともに、リード・ライトを実行するタイミング信
号を出力するアドレス設定回路であり、アドレス設定回
路13,14はアドレス信号に応じてアドレスを設定し
て、アドレスプリデコード信号を出力するアドレスプリ
デコーダと、設定アドレスを格納するアドレスバッファ
と、制御信号したがってタイミング信号を出力するタイ
ミングジェネレータとから構成されている。15,16
はデータバス、17,18はメモリセルアレイ1〜3,
4〜6に書き込むデータ又はメモリセルアレイ1〜3,
4〜6から読み出されたデータをドライブするデータ入
出力バッファである。
記憶装置は、同一チップ内で独立して動作可能なメモリ
セット数が2つに固定されている。即ち、メモリセルア
レイ1〜メモリセルアレイ3が1つのメモリセットを構
成し、メモリセルアレイ4〜メモリセルアレイ6が1つ
のメモリセットを構成している。したがって、図8の半
導体記憶装置は、「3Mbit 12IOのメモリ」が
2セット用意されていることになる。
プ内で独立して動作可能なメモリセット数が2つに固定
されているが、見かけ上独立に動作するメモリセット数
を可変にするものとしては、図9に示すような半導体記
憶装置がある。即ち、アドレス設定回路をメモリセルア
レイと同数分用意することにより、各メモリセルアレイ
が独立して動作することができるようにしている。
は以上のように構成されているので、アドレス設定回路
をメモリセルアレイと同数分用意すれば、見かけ上独立
に動作するメモリセット数を可変にすることができる
が、メモリセット数を固定にする場合よりもアドレス設
定回路の搭載数が増加するため、半導体記憶装置のレイ
アウト面積の拡大を招くなどの課題があった。
めになされたもので、メモリセルアレイと同数のアドレ
ス設定回路を用意することなく、見かけ上独立に動作す
るメモリセット数を可変にすることができる半導体記憶
装置を得ることを目的とする。
憶装置は、複数のメモリセルアレイと複数のアドレス設
定回路の対応関係をメモリセット数の選択信号に応じて
切り替える切替手段を設けたものである。
・ライト回路とデータ入出力バッファを接続する複数の
データバスの相互間の接続関係を制御するデータバスコ
ントロールを設けたものである。
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、全部のメモリセルアレイを活性化しな
くても要求メモリ容量を確保できる場合、一部のメモリ
セルアレイをアドレス設定回路から切り離すようにした
ものである。
のメモリセルアレイに不具合が生じると、そのメモリセ
ルアレイをアドレス設定回路から切り離して、そのアド
レス設定回路から切り離されていたメモリセルアレイを
当該アドレス設定回路に接続するようにしたものであ
る。
メモリセルアレイと複数のアドレス設定回路の対応関係
を切り替える際、1以上のメモリセルアレイから構成さ
れる各メモリセットの容量変更を受け付けるようにした
ものである。
らメモリセット数の選択信号を入力する専用パッド・ピ
ンを設けたものである。
セット数の選択信号を入力する専用パッドを設け、その
専用パッドをボンディング時に電源又はグランドに接続
するようにしたものである。
セット数の選択信号を入力する信号配線をウエハプロセ
スにおいて電源又はグランドに接続するようにしたもの
である。
説明する。 実施の形態1.図1はこの発明の実施の形態1による半
導体記憶装置を示す構成図であり、図において、21〜
26はメモリセルアレイ、27〜32はメモリセルアレ
イ21〜26とそれぞれ接続され、当該メモリセルアレ
イに対するデータのリード・ライトを実行するリード・
ライト回路であり、リード・ライト回路27〜32はデ
ータの書き込みを実行するライトドライバと、データの
読み込みを実行するセンスアンプとから構成されてい
る。
2がリード・ライトを実行するアドレスを設定するアド
レス設定回路であり、アドレス設定回路33〜35はア
ドレス信号に応じてアドレスを設定して、アドレスプリ
デコード信号を出力するアドレスプリデコーダと、設定
アドレスを判定するアドレスバッファと、アドレス信号
や制御信号したがってタイミング信号を出力するタイミ
ングジェネレータとから構成されている。
レス設定回路33〜35の対応関係をメモリセット数選
択信号に応じて切り替える切替回路(切替手段)、3
7,38は切替回路36を構成するスイッチ、39はデ
ータバス、40はメモリセルアレイ21〜26に書き込
むデータ又はメモリセルアレイ21〜26から読み出さ
れたデータをドライブするデータ入出力バッファであ
る。
記憶装置では、全メモリ容量が6Mbit、全IO数が
24であり、「256K word×8IO×3セッ
ト」と「256K word×12IO×2セット」の
両方を実現するものである。なお、アドレス設定回路は
メモリセット数の最大数と同数分用意されるが、この場
合のメモリセット数の最大数は3セットであるため、ア
ドレス設定回路は3個用意される。
ト」を実現するモードでは、当該モードに対応するメモ
リセット数選択信号が切替回路36に入力される。切替
回路36は、そのメモリセット数選択信号を入力する
と、スイッチ37,38を3セット側に切り替える処理
を実行する。
リセルアレイ21,22(メモリ容量:256K wo
rd×8IO=2Mbit)と接続され、アドレス設定
回路34がメモリセルアレイ23,24(メモリ容量:
256K word×8IO=2Mbit)と接続さ
れ、アドレス設定回路35がメモリセルアレイ25,2
6(メモリ容量:256K word×8IO=2Mb
it)と接続されるため、全体として3セットのメモリ
(メモリ容量:256K word×8IO×3セット
=6Mbit)として独立に動作する。
2セット」を実現するモードでは、当該モードに対応す
るメモリセット数選択信号が切替回路36に入力され
る。切替回路36は、そのメモリセット数選択信号を入
力すると、スイッチ37,38を2セット側に切り替え
る処理を実行する。
リセルアレイ21,22,23(メモリ容量:256K
word×12IO=3Mbit)と接続され、アド
レス設定回路35がメモリセルアレイ24,25,26
(メモリ容量:256K word×12IO=3Mb
it)と接続されるため、全体として2セットのメモリ
(メモリ容量:256K word×12IO×2セッ
ト=6Mbit)として独立に動作する。ただし、この
場合、アドレス設定回路34は非活性になる。
によれば、メモリセルアレイ21〜26とアドレス設定
回路33〜35の対応関係をメモリセット数選択信号に
応じて切り替える切替回路36を設けるように構成した
ので、メモリセルアレイと同数のアドレス設定回路を用
意することなく、見かけ上独立に動作するメモリセット
数を可変にすることができる効果を奏する。
rd×8IO×3セット」と「256K word×1
2IO×2セット」の両方を実現するものについて示し
たが、全メモリ容量が6Mbitで全IO数が24であ
る半導体記憶装置の場合、切替回路36のスイッチとア
ドレス設定回路を適宜配置することにより、上記の構成
の他に、下記に示す構成を実現することが可能である。 256K word×4IO×6セット 256K word×6IO×4セット 256K word×24IO×1セット
7,38を用いて切替回路36を構成するものについて
示したが、これに限るものではなく、例えば図2示すよ
うに、マルチプレクサなどを用いて構成してもよい(図
2ではリード・ライト回路27〜32やデータ入出力バ
ッファ40が省略されている)。なお、図2の例では、
メモリセット数選択信号がHレベルの場合、「256K
word×12IO×2セット」のモードが実現さ
れ、メモリセット数選択信号がLレベルの場合、「25
6K word×8IO×3セット」のモードが実現さ
れる。
態2による半導体記憶装置を示す構成図であり、図にお
いて、図1と同一符号は同一または相当部分を示すので
説明を省略する。41はデータバス39を構成する複数
のDATABUS信号線相互間の接続関係を制御するデ
ータバスコントロールである。
態1では、全IO数が24である半導体記憶装置につい
て示したが、使用するIO数を変化させることができる
ようにしてもよい。
が内部のマルチプレクサを制御することにより、図4に
示すように、DATABUS信号線0とDATABUS
信号線1間の接続・非接続、DATABUS信号線2と
DATABUS信号線3間の接続・非接続、DATAB
US信号線4とDATABUS信号線5間の接続・非接
続、DATABUS信号線6とDATABUS信号線7
間の接続・非接続、DATABUS信号線1とDATA
BUS信号線2間の接続・非接続、DATABUS信号
線5とDATABUS信号線6間の接続・非接続を制御
する。ただし、図4では図面の簡単化のためDATAB
US信号線を便宜上8本のみ記載しているが、実際には
DATABUS信号線が24本存在する。
ルの場合、DATABUS信号線0〜DATABUS信
号線7は相互に接続されず独立しているため、使用する
IO数が24になる。次に、IO数選択信号AがHレベ
ルで、IO数選択信号BがLレベルの場合、DATAB
US信号線0〜DATABUS信号線7が2本ずつ対に
なり(例えば、DATABUS信号線0とDATABU
S信号線1が接続される)、使用するIO数が12にな
ると同時に、24のデータ入出力バッファのうち12が
非活性になる。次に、IO数選択信号A,Bが共にHレ
ベルの場合、DATABUS信号線0〜DATABUS
信号線7が4本ずつ対になり(例えば、DATABUS
信号線0とDATABUS信号線1とDATABUS信
号線2とDATABUS信号線3が接続される)、使用
するIO数が6になると同時に、24のデータ入出力バ
ッファのうち18が非活性になる。
rd×8IO×3セット」と「256K word×1
2IO×2セット」の両方を実現するものについて示し
たが、全メモリ容量が6Mbitで、IO数を変える場
合、下記に示す構成を実現することが可能である。
する場合 256K word×4IO×6セット 256K word×6IO×4セット 256K word×8IO×3セット 256K word×12IO×2セット 256K word×24IO×1セット
て使用する場合 512K word×2IO×6セット 512K word×3IO×4セット 512K word×4IO×3セット 512K word×6IO×2セット 512K word×12IO×1セット
て使用する場合 1M word×1IO×6セット 1M word×2IO×3セット 1M word×3IO×2セット 1M word×6IO×1セット
態3による半導体記憶装置を示す構成図であり、図にお
いて、図1と同一符号は同一または相当部分を示すので
説明を省略する。51〜53はメモリセルアレイ、54
〜56はリード・ライト回路、57〜59は切替回路3
6を構成するスイッチである。
態1,2では、全メモリセルアレイを使用するものにつ
いて示したが、全メモリセルアレイを活性化しなくても
要求メモリ容量を確保できる場合、一部のメモリセルア
レイをアドレス設定回路から切り離すようにしてもよ
い。
モリ容量が6Mbitの場合、切替回路36がスイッチ
57〜59を6M側に切り替えることにより、メモリセ
ルアレイ51,52,53をアドレス設定回路33,3
4,35から切り離して、メモリセルアレイ51,5
2,53を非活性にする。この場合、上記実施の形態1
と同様の構成になる。一方、全メモリセットの合計要求
メモリ容量が9Mbitの場合、切替回路36がスイッ
チ57〜59を9M側に切り替えることにより、メモリ
セルアレイ51,52,53をアドレス設定回路33,
34,35と接続して、メモリセルアレイ51,52,
53を活性化する。この場合、「256K word×
12IO×3セット」と「256K word×18I
O×2セット」の両方を実現することができる。
態4による半導体記憶装置を示す構成図であり、図にお
いて、図5と同一符号は同一または相当部分を示すので
説明を省略する。60〜65は切替回路36を構成する
スイッチである。
態3では、全メモリセルアレイを活性化しなくても要求
メモリ容量を確保できる場合、一部のメモリセルアレイ
をアドレス設定回路から切り離すものについて示した
が、メモリセルアレイ51〜53が非活性の状態にある
とき、使用中のメモリセルアレイに不具合が生じると、
そのメモリセルアレイをアドレス設定回路から切り離し
て、非活性状態のメモリセルアレイ51〜53を当該ア
ドレス設定回路に接続するようにしてもよい。
ある場合、切替回路36がスイッチ60,61をシフト
あり側に切り替えることにより、メモリセルアレイ21
を隣のメモリセルアレイ22にシフトし、メモリセルア
レイ22を隣のメモリセルアレイ51にシフトする。こ
れにより、半導体記憶装置の歩留まりを高めることがで
きる効果を奏する。
態5による半導体記憶装置を示す構成図であり、図にお
いて、図1と同一符号は同一または相当部分を示すので
説明を省略する。66は切替回路36を構成するスイッ
チ、67はアドレス設定回路である。
態1では、各メモリセットの容量が固定(2Mbit又
は3Mbit)のものについて示したが各メモリセット
の容量変更を受け付けるようにしてもよい。
をONにすると、上記実施の形態1と同様の構成を実現
することができるが、切替回路36がスイッチ66をO
FFにすると、「256K word×8IO×2セッ
ト」+「256K word×4IO×2セット」の構
成を実現することができる。
の形態5では、メモリセット数選択信号の入力元につい
ては特に言及していないが、外部からメモリセット数選
択信号を入力する専用パッド・ピンを設けるようにして
もよい。これにより、メモリセット数の選択を外部から
行うことができるため、1つの半導体記憶装置で複数通
りの使用が可能になる。
専用パッドを設け、専用パッドをボンディング時に電源
又はグランドに接続するようにしてもよい。これによ
り、製造を簡単化することができるため、低コスト化を
図ることができる。
信号配線をウエハプロセスにおいて電源又はグランドに
接続するようにしてもよい。これにより、その後の工程
を簡単化することができる。
のメモリセルアレイと複数のアドレス設定回路の対応関
係をメモリセット数の選択信号に応じて切り替える切替
手段を設けるように構成したので、メモリセルアレイと
同数のアドレス設定回路を用意することなく、見かけ上
独立に動作するメモリセット数を可変にすることができ
る効果がある。
データ入出力バッファを接続する複数のデータバスの相
互間の接続関係を制御するデータバスコントロールを設
けるように構成したので、使用するIO数を変化させる
ことができる効果がある。
イと複数のアドレス設定回路の対応関係を切り替える
際、全部のメモリセルアレイを活性化しなくても要求メ
モリ容量を確保できる場合、一部のメモリセルアレイを
アドレス設定回路から切り離すように構成したので、消
費電力を低減することができる効果がある。
レイに不具合が生じると、そのメモリセルアレイをアド
レス設定回路から切り離して、そのアドレス設定回路か
ら切り離されていたメモリセルアレイを当該アドレス設
定回路に接続するように構成したので、半導体記憶装置
の歩留まりを高めることができる効果がある。
イと複数のアドレス設定回路の対応関係を切り替える
際、1以上のメモリセルアレイから構成される各メモリ
セットの容量変更を受け付けるように構成したので、使
用の用途を広げることができる効果がある。
数の選択信号を入力する専用パッド・ピンを設けるよう
に構成したので、1つの半導体記憶装置で複数通りの使
用が可能になる効果がある。
信号を入力する専用パッドを設け、その専用パッドをボ
ンディング時に電源又はグランドに接続するように構成
したので、低コスト化を図ることができる効果がある。
信号を入力する信号配線をウエハプロセスにおいて電源
又はグランドに接続するように構成したので、その後の
工程を簡単化することができる効果がある。
置を示す構成図である。
置を示す構成図である。
である。
置を示す構成図である。
置を示す構成図である。
置を示す構成図である。
ライト回路、33〜35 アドレス設定回路、36 切
替回路(切替手段)、37,38 スイッチ、39 デ
ータバス、40 データ入出力バッファ、41 データ
バスコントロール、51〜53 メモリセルアレイ、5
4〜56 リード・ライト回路、57〜59 スイッ
チ、60〜65 スイッチ、66 スイッチ、67 ア
ドレス設定回路。
Claims (8)
- 【請求項1】 複数のメモリセルアレイとそれぞれ接続
され、当該メモリセルアレイに対するデータのリード・
ライトを実行する複数のリード・ライト回路と、上記複
数のメモリセルアレイにおける複数のメモリセット数の
うち、最大のメモリセット数分だけ用意され、上記複数
のリード・ライト回路がリード・ライトを実行するアド
レスを設定する複数のアドレス設定回路と、上記複数の
メモリセルアレイと上記複数のアドレス設定回路の対応
関係をメモリセット数の選択信号に応じて切り替える切
替手段とを備えた半導体記憶装置。 - 【請求項2】 リード・ライト回路とデータ入出力バッ
ファを接続する複数のデータバスの相互間の接続関係を
制御するデータバスコントロールを設けたことを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項3】 切替手段は、複数のメモリセルアレイと
複数のアドレス設定回路の対応関係を切り替える際、全
部のメモリセルアレイを活性化しなくても要求メモリ容
量を確保できる場合、一部のメモリセルアレイをアドレ
ス設定回路から切り離すことを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項4】 切替手段は、使用中のメモリセルアレイ
に不具合が生じると、そのメモリセルアレイをアドレス
設定回路から切り離して、そのアドレス設定回路から切
り離されていたメモリセルアレイを当該アドレス設定回
路に接続することを特徴とする請求項3記載の半導体記
憶装置。 - 【請求項5】 切替手段は、複数のメモリセルアレイと
複数のアドレス設定回路の対応関係を切り替える際、1
以上のメモリセルアレイから構成される各メモリセット
の容量変更を受け付けることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項6】 外部からメモリセット数の選択信号を入
力する専用パッド・ピンを設けたことを特徴とする請求
項1記載の半導体記憶装置。 - 【請求項7】 メモリセット数の選択信号を入力する専
用パッドを設け、その専用パッドをボンディング時に電
源又はグランドに接続することを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項8】 メモリセット数の選択信号を入力する信
号配線をウエハプロセスにおいて電源又はグランドに接
続することを特徴とする請求項1記載の半導体記憶装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
US09/760,802 US6400597B1 (en) | 2000-08-29 | 2001-01-17 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002074935A true JP2002074935A (ja) | 2002-03-15 |
JP4553464B2 JP4553464B2 (ja) | 2010-09-29 |
Family
ID=18747811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000259669A Expired - Fee Related JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6400597B1 (ja) |
JP (1) | JP4553464B2 (ja) |
Families Citing this family (6)
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Also Published As
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US6400597B1 (en) | 2002-06-04 |
JP4553464B2 (ja) | 2010-09-29 |
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Date | Code | Title | Description |
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RD01 | Notification of change of attorney |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
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R150 | Certificate of patent or registration of utility model |
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