JP2002073199A - クロック発生装置 - Google Patents
クロック発生装置Info
- Publication number
- JP2002073199A JP2002073199A JP2000262363A JP2000262363A JP2002073199A JP 2002073199 A JP2002073199 A JP 2002073199A JP 2000262363 A JP2000262363 A JP 2000262363A JP 2000262363 A JP2000262363 A JP 2000262363A JP 2002073199 A JP2002073199 A JP 2002073199A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- timing
- output
- clock signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 クロックノイズを低減させ、外部の電子機器
に与える影響を低減させる。 【解決手段】 PLL31は基準発振器20からの基準
信号に応じて基準クロックCLK0を発生し、遅延クロ
ック信fs号生成部32のクロック遅延部321〜32n
は基準クロックCLK0を遅延させ、タイミングの異な
るクロックCLK1〜CLKnを生成する。遅延クロッ
ク信号セレクタ33は、カウンタ35のカウント値に応
じて基準クロックCLK0,クロックCLK1〜CLK
nのいずれかを選択し、動作クロック信号セレクタ34
は、動作クロック信号設定セレクタ52からの制御クロ
ックCtlCLK3に応じて、遅延クロック信号セレク
タ33によって選択されたクロックSelCLK又は基
準クロックCLK0のいずれかを選択して主機能部10
に供給する。
に与える影響を低減させる。 【解決手段】 PLL31は基準発振器20からの基準
信号に応じて基準クロックCLK0を発生し、遅延クロ
ック信fs号生成部32のクロック遅延部321〜32n
は基準クロックCLK0を遅延させ、タイミングの異な
るクロックCLK1〜CLKnを生成する。遅延クロッ
ク信号セレクタ33は、カウンタ35のカウント値に応
じて基準クロックCLK0,クロックCLK1〜CLK
nのいずれかを選択し、動作クロック信号セレクタ34
は、動作クロック信号設定セレクタ52からの制御クロ
ックCtlCLK3に応じて、遅延クロック信号セレク
タ33によって選択されたクロックSelCLK又は基
準クロックCLK0のいずれかを選択して主機能部10
に供給する。
Description
【0001】
【発明の属する技術分野】本発明は、クロック発生装置
に関し、特に、外部の電子機器に与える影響を低減させ
ることができるクロック発生装置に関する。
に関し、特に、外部の電子機器に与える影響を低減させ
ることができるクロック発生装置に関する。
【0002】
【従来の技術】ディジタル信号を扱う電子機器では、所
定のクロックに同期させて動作させることが多いが、ク
ロックは電子機器外部に放射される電磁ノイズの原因に
もなる。このクロックに応じた電磁ノイズすなわちクロ
ックノイズは、他の電子機器に対して影響を与えること
があるため、低減することが望まれている。
定のクロックに同期させて動作させることが多いが、ク
ロックは電子機器外部に放射される電磁ノイズの原因に
もなる。このクロックに応じた電磁ノイズすなわちクロ
ックノイズは、他の電子機器に対して影響を与えること
があるため、低減することが望まれている。
【0003】クロックは方形波であるため、そのスペク
トルには、図25に示すように、クロックの周波数fc
の成分の他に、クロック周波数fcの奇数倍の周波数3
fc,5fc,…,2n+1(n:整数、以下同じ。)
fc,…の成分(高調波)を含んでおり、これらの高調
波の成分は比較的高い周波数まで伸びている。これらの
高調波成分の強度は、クロックの周波数精度が高くなる
に従って高くなるため、高調波成分に起因するクロック
ノイズの強度も高くなる。
トルには、図25に示すように、クロックの周波数fc
の成分の他に、クロック周波数fcの奇数倍の周波数3
fc,5fc,…,2n+1(n:整数、以下同じ。)
fc,…の成分(高調波)を含んでおり、これらの高調
波の成分は比較的高い周波数まで伸びている。これらの
高調波成分の強度は、クロックの周波数精度が高くなる
に従って高くなるため、高調波成分に起因するクロック
ノイズの強度も高くなる。
【0004】このため、従来は、クロックノイズの周波
数帯域を低減させるべくクロックの周波数を可能な限り
低く抑えておき、さらに、クロックを用いる電子機器の
シールドの性能を向上させることにより、外部に放射さ
れるクロックノイズを低減させて、外部の電子機器に与
える影響を低減させていた。
数帯域を低減させるべくクロックの周波数を可能な限り
低く抑えておき、さらに、クロックを用いる電子機器の
シールドの性能を向上させることにより、外部に放射さ
れるクロックノイズを低減させて、外部の電子機器に与
える影響を低減させていた。
【0005】
【発明が解決しようとする課題】しかしながら、動作の
高速化が要求される分野に用いられる電子機器では、そ
の内部で高い周波数で同期させて動作させる必要がある
部分を含む場合がある。このような動作の高速化が要求
される電子機器では、従来、電子機器全体のクロック
(外部クロック)の周波数の上昇を抑制しつつ、高速な
動作が必要な部分において外部クロックを逓倍して高い
周波数のクロック(内部クロック)を発生させ、この内
部クロックに同期させて動作させていた。クロックの逓
倍には、例えばPLL(フェイズ・ロックド・ループ)
回路等を用いた逓倍回路が用いられるが、これらの回路
によって構造が複雑になり、電子機器のコストを増加さ
せてしまう問題があった。
高速化が要求される分野に用いられる電子機器では、そ
の内部で高い周波数で同期させて動作させる必要がある
部分を含む場合がある。このような動作の高速化が要求
される電子機器では、従来、電子機器全体のクロック
(外部クロック)の周波数の上昇を抑制しつつ、高速な
動作が必要な部分において外部クロックを逓倍して高い
周波数のクロック(内部クロック)を発生させ、この内
部クロックに同期させて動作させていた。クロックの逓
倍には、例えばPLL(フェイズ・ロックド・ループ)
回路等を用いた逓倍回路が用いられるが、これらの回路
によって構造が複雑になり、電子機器のコストを増加さ
せてしまう問題があった。
【0006】上述のように電子機器のシールド性能を向
上させようとすると、筐体のコストが高くなってしま
い、コスト上の制約等から、電子機器から放射される電
磁ノイズを完全にシールドすることは困難であった。
上させようとすると、筐体のコストが高くなってしま
い、コスト上の制約等から、電子機器から放射される電
磁ノイズを完全にシールドすることは困難であった。
【0007】本発明は、上述の課題に鑑みてなされたも
のであり、比較的コストを増加させずに、外部の電子機
器に与える影響を低減させることができるクロック発生
装置を提供することを目的とする。
のであり、比較的コストを増加させずに、外部の電子機
器に与える影響を低減させることができるクロック発生
装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明に係るクロック発
生装置は、タイミングの基準となる基準クロックを遅延
させる複数の遅延手段と、各遅延手段によって遅延され
たクロックを順次選択する選択手段と、選択手段によっ
て選択したクロックの立上りタイミングに応じた立上り
タイミング又は選択手段によって選択したクロックの立
下りタイミングに応じた立下りタイミングを有するクロ
ックを生成するクロック生成手段とを備えることを特徴
とする。
生装置は、タイミングの基準となる基準クロックを遅延
させる複数の遅延手段と、各遅延手段によって遅延され
たクロックを順次選択する選択手段と、選択手段によっ
て選択したクロックの立上りタイミングに応じた立上り
タイミング又は選択手段によって選択したクロックの立
下りタイミングに応じた立下りタイミングを有するクロ
ックを生成するクロック生成手段とを備えることを特徴
とする。
【0009】
【発明の実施の形態】本発明に係るクロック発生装置
は、クロックに同期して動作する同期電子回路等におい
てクロックを発生するクロック発生装置に適用すること
ができる。 第1の実施形態 図1は、本発明を適用した第1の実施形態に係る同期電
子回路の構成を示す回路図である。この同期電子回路
は、例えば印刷制御を行うLSI等の外部から供給され
るクロックに基づいて動作する主機能部10と、所定の
基準信号を発生する基準発振器20と、基準発振器20
から供給される基準信号に応じて主機能部10の動作用
のクロックを発生するクロック信号発生部30と、基準
発振器20から供給される基準信号に応じてクロック信
号発生部30の動作を制御するためのクロックを生成す
るクロック信号制御部40と、このクロック信号制御部
40が生成したクロックに応じて動作を制御する動作ク
ロック信号制御部50と、この同期電子回路全体の動作
を制御する制御部55とを備えている。
は、クロックに同期して動作する同期電子回路等におい
てクロックを発生するクロック発生装置に適用すること
ができる。 第1の実施形態 図1は、本発明を適用した第1の実施形態に係る同期電
子回路の構成を示す回路図である。この同期電子回路
は、例えば印刷制御を行うLSI等の外部から供給され
るクロックに基づいて動作する主機能部10と、所定の
基準信号を発生する基準発振器20と、基準発振器20
から供給される基準信号に応じて主機能部10の動作用
のクロックを発生するクロック信号発生部30と、基準
発振器20から供給される基準信号に応じてクロック信
号発生部30の動作を制御するためのクロックを生成す
るクロック信号制御部40と、このクロック信号制御部
40が生成したクロックに応じて動作を制御する動作ク
ロック信号制御部50と、この同期電子回路全体の動作
を制御する制御部55とを備えている。
【0010】主機能部10は、例えば印刷制御,通信制
御あるいは画像処理等の処理を実行するディジタル回路
からなり、クロック信号発生部30からのクロック(C
LKOUT)に基づいて動作する。この主機能部10
は、クロック信号発生部30から供給されるクロックに
基づいて動作するため、当該同期電子回路の最大のクロ
ックノイズの発生源になると考えられる。
御あるいは画像処理等の処理を実行するディジタル回路
からなり、クロック信号発生部30からのクロック(C
LKOUT)に基づいて動作する。この主機能部10
は、クロック信号発生部30から供給されるクロックに
基づいて動作するため、当該同期電子回路の最大のクロ
ックノイズの発生源になると考えられる。
【0011】基準発振器20は、所定の周波数の基準信
号を発生し、クロック信号発生部30、クロック信号制
御部40に供給する。クロック信号発生部30は、クロ
ック信号制御部40と動作クロック信号制御部50から
の制御に基づいて、基準発振器20からの基準信号から
基準クロックを発生し、クロック信号発生部30に供給
する。
号を発生し、クロック信号発生部30、クロック信号制
御部40に供給する。クロック信号発生部30は、クロ
ック信号制御部40と動作クロック信号制御部50から
の制御に基づいて、基準発振器20からの基準信号から
基準クロックを発生し、クロック信号発生部30に供給
する。
【0012】このクロック信号発生部30は、基準発振
器20からの基準信号に応じて基準クロック(CLK
0)を生成するPLL31と、各々基準クロックCLK
0を所定時間遅延させるn個のクロック遅延部321,
322,…,32n-1,32nを有する遅延クロック信号
生成部32と、この遅延クロック信号生成部32によっ
てn通りに遅延されたクロック(CLK1〜CLKn)
あるいは基準クロックCLK0のいずれかを選択して出
力する遅延クロック信号セレクタ33と、PLL31か
らの基準クロックCLK0と,遅延クロック信号セレク
タ33によって選択されたクロック(SelCLK)と
の切換を行い、出力クロック(CLKOUT)として主
機能部10に供給する動作クロック信号セレクタ34
と、クロック信号制御部40から供給される制御クロッ
クCtlCLK2を計数し、このカウント出力を遅延ク
ロック信号セレクタ33に供給するカウンタ35とを備
えている。
器20からの基準信号に応じて基準クロック(CLK
0)を生成するPLL31と、各々基準クロックCLK
0を所定時間遅延させるn個のクロック遅延部321,
322,…,32n-1,32nを有する遅延クロック信号
生成部32と、この遅延クロック信号生成部32によっ
てn通りに遅延されたクロック(CLK1〜CLKn)
あるいは基準クロックCLK0のいずれかを選択して出
力する遅延クロック信号セレクタ33と、PLL31か
らの基準クロックCLK0と,遅延クロック信号セレク
タ33によって選択されたクロック(SelCLK)と
の切換を行い、出力クロック(CLKOUT)として主
機能部10に供給する動作クロック信号セレクタ34
と、クロック信号制御部40から供給される制御クロッ
クCtlCLK2を計数し、このカウント出力を遅延ク
ロック信号セレクタ33に供給するカウンタ35とを備
えている。
【0013】各クロック遅延部321,322,…,32
n-1,32nは、各々基準クロックCLK0を所定時間遅
延させて遅延クロック信号セレクタ33に供給する。こ
れらのクロック遅延部321〜32nによる遅延時間は、
例えば各々パルス幅をτとし、m(m=1,2,…,n
−1,n)番目のクロック遅延部32mによる遅延時間
をΔτmとすると、出力クロックの周波数fc(m)=
1/2{τ+Δτm}が、mが1増加する毎に、0.0
1×fc0(=1/2τ)低下するように設定されてい
る。これにより、出力クロックCLKOUTの立下りの
タイミングを調整する際に、出力周波数の変化がmの増
加に線形に対応する。
n-1,32nは、各々基準クロックCLK0を所定時間遅
延させて遅延クロック信号セレクタ33に供給する。こ
れらのクロック遅延部321〜32nによる遅延時間は、
例えば各々パルス幅をτとし、m(m=1,2,…,n
−1,n)番目のクロック遅延部32mによる遅延時間
をΔτmとすると、出力クロックの周波数fc(m)=
1/2{τ+Δτm}が、mが1増加する毎に、0.0
1×fc0(=1/2τ)低下するように設定されてい
る。これにより、出力クロックCLKOUTの立下りの
タイミングを調整する際に、出力周波数の変化がmの増
加に線形に対応する。
【0014】例えば基準発振器20が発生する基準クロ
ックCLK0が20MHzである場合には、各々のクロ
ック遅延部321〜32nによる遅延時間は、各々0.2
51ns(クロック遅延部321),0.505ns
(クロック遅延部322),0.761ns(クロック
遅延部323),1.020ns(クロック遅延部3
24),1.282ns(クロック遅延部325),1.
546ns(クロック遅延部326),1.813ns
(クロック遅延部327),2.083ns(クロック
遅延部328),2.356ns(クロック遅延部3
29),2.632ns(クロック遅延部3210),…
となる。
ックCLK0が20MHzである場合には、各々のクロ
ック遅延部321〜32nによる遅延時間は、各々0.2
51ns(クロック遅延部321),0.505ns
(クロック遅延部322),0.761ns(クロック
遅延部323),1.020ns(クロック遅延部3
24),1.282ns(クロック遅延部325),1.
546ns(クロック遅延部326),1.813ns
(クロック遅延部327),2.083ns(クロック
遅延部328),2.356ns(クロック遅延部3
29),2.632ns(クロック遅延部3210),…
となる。
【0015】カウンタ35は、例えば(n+1進の)ア
ップダウンカウンタとカウンタ制御部とを備えており、
カウンタ制御部は、アップダウンカウンタの動作を、カ
ウント値が0,nになったときに切り替える。例えば電
源投入後のカウント値の初期値は0となっており、カウ
ンタ制御部は、カウント値がnになるまでの間、アップ
ダウンカウンタを制御クロックCtlCLK2の数をカ
ウントするアップカウンタとして動作させ、カウント値
がnになった後は、カウント値が0になるまでの間、ア
ップダウンカウンタを制御クロックCtlCLK2に対
するダウンカウンタとして動作させる。カウント値が0
になると、カウンタ制御部は、上述と同様に、順次アッ
プカウンタ,ダウンカウンタとしての動作を繰り返させ
る。
ップダウンカウンタとカウンタ制御部とを備えており、
カウンタ制御部は、アップダウンカウンタの動作を、カ
ウント値が0,nになったときに切り替える。例えば電
源投入後のカウント値の初期値は0となっており、カウ
ンタ制御部は、カウント値がnになるまでの間、アップ
ダウンカウンタを制御クロックCtlCLK2の数をカ
ウントするアップカウンタとして動作させ、カウント値
がnになった後は、カウント値が0になるまでの間、ア
ップダウンカウンタを制御クロックCtlCLK2に対
するダウンカウンタとして動作させる。カウント値が0
になると、カウンタ制御部は、上述と同様に、順次アッ
プカウンタ,ダウンカウンタとしての動作を繰り返させ
る。
【0016】遅延クロック信号セレクタ33は、このカ
ウンタ35のカウント値に対応するクロック遅延部32
1〜32nの出力あるいは基準クロックCLK0のいずれ
かを選択して動作クロック信号セレクタ34に供給す
る。すなわち、カウンタ35のカウント値が0のときは
基準クロックCLK0を選択し、カウント値が1,2,
…,n−1,nのときはクロック遅延部321,322,
…,32n-1,32nによって遅延させられたクロックを
選択し、クロックSelCLKとして動作クロック信号
セレクタ34に供給する。
ウンタ35のカウント値に対応するクロック遅延部32
1〜32nの出力あるいは基準クロックCLK0のいずれ
かを選択して動作クロック信号セレクタ34に供給す
る。すなわち、カウンタ35のカウント値が0のときは
基準クロックCLK0を選択し、カウント値が1,2,
…,n−1,nのときはクロック遅延部321,322,
…,32n-1,32nによって遅延させられたクロックを
選択し、クロックSelCLKとして動作クロック信号
セレクタ34に供給する。
【0017】動作クロック信号セレクタ34は、動作ク
ロック信号設定セレクタ52からの選択信号(制御クロ
ックCtlCLK3)がHレベルのときは基準クロック
CLK0を出力クロックCLKOUTとして出力し、選
択信号がLレベルのときは遅延クロック信号セレクタ3
3によって選択されたクロックSelCLKを出力クロ
ックCLKOUTとして出力する。
ロック信号設定セレクタ52からの選択信号(制御クロ
ックCtlCLK3)がHレベルのときは基準クロック
CLK0を出力クロックCLKOUTとして出力し、選
択信号がLレベルのときは遅延クロック信号セレクタ3
3によって選択されたクロックSelCLKを出力クロ
ックCLKOUTとして出力する。
【0018】クロック信号制御部40は、基準発振器2
0からの所定周波数の基準信号から制御クロックCtl
CLK1と、この制御クロックCtlCLK1を2分周
した制御クロックCtlCLK2を生成し、制御クロッ
クCtlCLK1をD−FF51に、制御クロックCt
lCLK2をカウンタ35に、それぞれ供給する。
0からの所定周波数の基準信号から制御クロックCtl
CLK1と、この制御クロックCtlCLK1を2分周
した制御クロックCtlCLK2を生成し、制御クロッ
クCtlCLK1をD−FF51に、制御クロックCt
lCLK2をカウンタ35に、それぞれ供給する。
【0019】図2(C)及び同図(D)に示すように、
制御クロックCtlCLK1は、PLL31が発生する
基準クロックの2倍の周波数であり、制御クロックCt
lCLK2は、PLL31が発生する基準クロックCL
K0と同じ周波数である。
制御クロックCtlCLK1は、PLL31が発生する
基準クロックの2倍の周波数であり、制御クロックCt
lCLK2は、PLL31が発生する基準クロックCL
K0と同じ周波数である。
【0020】動作クロック信号制御部50は、クロック
信号制御部40からの制御クロックを2分周するD型フ
リップフロップ(D−FF)51と、制御部55内のレ
ジスタ56の設定に応じて動作クロック信号セレクタ3
4に供給するD−FF51の出力(非反転出力Q,反転
出力Qバー:バーは反転を示している。)を選択する動
作クロック信号設定セレクタ52とを備えている。
信号制御部40からの制御クロックを2分周するD型フ
リップフロップ(D−FF)51と、制御部55内のレ
ジスタ56の設定に応じて動作クロック信号セレクタ3
4に供給するD−FF51の出力(非反転出力Q,反転
出力Qバー:バーは反転を示している。)を選択する動
作クロック信号設定セレクタ52とを備えている。
【0021】D−FF51のクロック入力端子(cl
k)にはクロック信号制御部40からの制御クロックC
tlCLK1が供給されており、データ入力端子(D)
には反転出力Qバーが供給されている。従って、D−F
F51の非反転出力Q及び反転出力Qバーは、制御クロ
ックCtlCLK1の立上りエッジ毎に反転し、この結
果、D−FF51の非反転出力Q及び反転出力Qバー
は、制御クロックCtlCLK1の2分の1の周波数と
なる。
k)にはクロック信号制御部40からの制御クロックC
tlCLK1が供給されており、データ入力端子(D)
には反転出力Qバーが供給されている。従って、D−F
F51の非反転出力Q及び反転出力Qバーは、制御クロ
ックCtlCLK1の立上りエッジ毎に反転し、この結
果、D−FF51の非反転出力Q及び反転出力Qバー
は、制御クロックCtlCLK1の2分の1の周波数と
なる。
【0022】動作クロック信号設定セレクタ52は、制
御部55からの制御に応じてこれらのD−FF51の非
反転出力Q及び反転出力Qバーのいずれかを選択し、制
御クロックCtlCLK3として動作クロック信号セレ
クタ34に供給する。図2はD−FF51の非反転出力
Qを制御クロックCtlCLK3とした場合、図5はD
−FF51の非反転出力Qを制御クロックCtlCLK
3とした場合をそれぞれ示している。
御部55からの制御に応じてこれらのD−FF51の非
反転出力Q及び反転出力Qバーのいずれかを選択し、制
御クロックCtlCLK3として動作クロック信号セレ
クタ34に供給する。図2はD−FF51の非反転出力
Qを制御クロックCtlCLK3とした場合、図5はD
−FF51の非反転出力Qを制御クロックCtlCLK
3とした場合をそれぞれ示している。
【0023】制御クロックCtlCLK3とPLL31
からの基準クロックCLK0の位相は、図2に示すよう
にD−FF51の非反転出力Qを制御クロックCtlC
LK3とした場合には、制御クロックCtlCLK3が
基準クロックCLK0に対して、α(0<α<πであれ
ば足りるが、例えばα=0.1πとする。)[rad]
の進みを有する関係にある。また、この場合の制御クロ
ックCtlCLK3とクロック遅延部32nによって遅
延されたクロックCLKnの位相は、制御クロックCt
lCLK3がクロックCLKnに対して、π−β(0<
β<πかつα+β<πであれば足りるが、例えば0.1
πとする。)[rad]の進みを有する関係にある。な
お、ここでは、制御クロックCtlCLK3,基準クロ
ックCLK0及びクロックCLKnのデューティ比を5
0%であることを前提としている。また、基準クロック
CLK0のデューティ比が50%であるとすると、図2
(B)及び図5(B)からクロックCLKnの遅延がπ
[rad]以下であることは明らかであり、クロックC
LK1〜CLKnの遅延は0より大きくπ[rad]よ
り小さいことは明らかである。
からの基準クロックCLK0の位相は、図2に示すよう
にD−FF51の非反転出力Qを制御クロックCtlC
LK3とした場合には、制御クロックCtlCLK3が
基準クロックCLK0に対して、α(0<α<πであれ
ば足りるが、例えばα=0.1πとする。)[rad]
の進みを有する関係にある。また、この場合の制御クロ
ックCtlCLK3とクロック遅延部32nによって遅
延されたクロックCLKnの位相は、制御クロックCt
lCLK3がクロックCLKnに対して、π−β(0<
β<πかつα+β<πであれば足りるが、例えば0.1
πとする。)[rad]の進みを有する関係にある。な
お、ここでは、制御クロックCtlCLK3,基準クロ
ックCLK0及びクロックCLKnのデューティ比を5
0%であることを前提としている。また、基準クロック
CLK0のデューティ比が50%であるとすると、図2
(B)及び図5(B)からクロックCLKnの遅延がπ
[rad]以下であることは明らかであり、クロックC
LK1〜CLKnの遅延は0より大きくπ[rad]よ
り小さいことは明らかである。
【0024】このため、制御クロックCtlCLK3の
立上りと立下りのタイミング(変化タイミング)と基準
クロックCLK0の変化タイミングの間隔はα又はπ−
αであり、制御クロックCtlCLK3の変化タイミン
グとクロックCLKnの変化タイミングの間隔は、β又
はπ−βである。
立上りと立下りのタイミング(変化タイミング)と基準
クロックCLK0の変化タイミングの間隔はα又はπ−
αであり、制御クロックCtlCLK3の変化タイミン
グとクロックCLKnの変化タイミングの間隔は、β又
はπ−βである。
【0025】また、クロックCLK1〜CLKn−1に
対する制御クロックCtlCLK3の位相の進みは、α
〜π−βの間であり、クロックCLKm(m=1,2,
…,n−1)の位相の進みP(m)は、例えばP(m)
=α+m×(π−α−β)/nであり、この場合のP
(m)の値域はα+(π−α−β)/nからβ−(π−
α−β)/nである。
対する制御クロックCtlCLK3の位相の進みは、α
〜π−βの間であり、クロックCLKm(m=1,2,
…,n−1)の位相の進みP(m)は、例えばP(m)
=α+m×(π−α−β)/nであり、この場合のP
(m)の値域はα+(π−α−β)/nからβ−(π−
α−β)/nである。
【0026】従って、制御クロックCtlCLK3の変
化タイミングと、これらのクロックCLK1〜CLKn
−1の変化タイミングとの間隔は、α+(π−α−β)
/n又はπ−{α+(π−α−β)/n}である。この
ため、少なくともα又はπ−α、あるいはβ又はπ−β
のいずれか以上の間隔を有することになる。また、図5
に示すようにD−FF51の非反転出力Qを制御クロッ
クCtlCLK3とした場合にも、制御クロックCtl
CLK3の位相がπ[rad]異なるだけで、同様の結
論になる。
化タイミングと、これらのクロックCLK1〜CLKn
−1の変化タイミングとの間隔は、α+(π−α−β)
/n又はπ−{α+(π−α−β)/n}である。この
ため、少なくともα又はπ−α、あるいはβ又はπ−β
のいずれか以上の間隔を有することになる。また、図5
に示すようにD−FF51の非反転出力Qを制御クロッ
クCtlCLK3とした場合にも、制御クロックCtl
CLK3の位相がπ[rad]異なるだけで、同様の結
論になる。
【0027】このため、動作クロック信号セレクタ34
において、制御クロックCtlCLK3に応じて、基準
クロックCLK0とクロックSelCLKの相互間の切
り換えを行ったとしても、この切り換えタイミングの近
傍(例えば0.1π[rad]以下)においては基準ク
ロックCLK0及びクロックSelCLKが同じレベル
であるため、仮に0.1π[rad]より小さい切り換
えの遅延があったとしても、出力クロックCLKOUT
は不連続とはならない。そこで、この同期電子回路で
は、制御クロックCtlCLK3に応じて動作クロック
信号セレクタ34による出力の切り換えを制御してい
る。
において、制御クロックCtlCLK3に応じて、基準
クロックCLK0とクロックSelCLKの相互間の切
り換えを行ったとしても、この切り換えタイミングの近
傍(例えば0.1π[rad]以下)においては基準ク
ロックCLK0及びクロックSelCLKが同じレベル
であるため、仮に0.1π[rad]より小さい切り換
えの遅延があったとしても、出力クロックCLKOUT
は不連続とはならない。そこで、この同期電子回路で
は、制御クロックCtlCLK3に応じて動作クロック
信号セレクタ34による出力の切り換えを制御してい
る。
【0028】ところで、動作クロック信号セレクタ34
は、上述のように、制御クロックCtlCLK3がHレ
ベルであるときに、基準クロックCLK0を出力クロッ
クCLKOUTとして出力し、Lレベルであるときに遅
延クロック信号セレクタ33によって選択されたクロッ
クSelCLKを出力クロックCLKOUTとして出力
する。
は、上述のように、制御クロックCtlCLK3がHレ
ベルであるときに、基準クロックCLK0を出力クロッ
クCLKOUTとして出力し、Lレベルであるときに遅
延クロック信号セレクタ33によって選択されたクロッ
クSelCLKを出力クロックCLKOUTとして出力
する。
【0029】従って、D−FF51の出力Qが制御クロ
ックCtlCLK3として動作クロック信号セレクタ3
4に供給されたときには、図2(A),同図(E)及び
同図(F)に示すように、基準クロックCLK0の立上
り前に、制御クロックCtlCLK3がHレベルになっ
て基準クロックCLK0が選択され、基準クロックCL
K0の立下り前に、制御クロックCtlCLK3がLレ
ベルになってクロックSelCLKが選択される。この
結果、同図(G)に示すように、出力クロックCLKO
UTの立上りタイミングは基準クロックCLK0の立上
りタイミングとなり、出力クロックCLKOUTの立下
りタイミングはクロックSelCLKの立下りタイミン
グとなる。
ックCtlCLK3として動作クロック信号セレクタ3
4に供給されたときには、図2(A),同図(E)及び
同図(F)に示すように、基準クロックCLK0の立上
り前に、制御クロックCtlCLK3がHレベルになっ
て基準クロックCLK0が選択され、基準クロックCL
K0の立下り前に、制御クロックCtlCLK3がLレ
ベルになってクロックSelCLKが選択される。この
結果、同図(G)に示すように、出力クロックCLKO
UTの立上りタイミングは基準クロックCLK0の立上
りタイミングとなり、出力クロックCLKOUTの立下
りタイミングはクロックSelCLKの立下りタイミン
グとなる。
【0030】これに対し、D−FF51の反転出力Qバ
ーが制御クロックCtlCLK3として動作クロック信
号セレクタ34に供給されたときには、図5(A),同
図(E)及び同図(F)に示すように、基準クロックC
LK0の立上り前に、制御クロックCtlCLK3がL
レベルになってクロックSelCLKが選択され、クロ
ックSelCLKの立下り前に、制御クロックCtlC
LK3がHレベルになって基準クロックCLK0が選択
される。この結果、出力クロックCLKOUTの立上り
タイミングはクロックSelCLKの立上りタイミング
となり、出力クロックCLKOUTの立下りタイミング
は基準クロックCLK0の立下りタイミングとなる。
ーが制御クロックCtlCLK3として動作クロック信
号セレクタ34に供給されたときには、図5(A),同
図(E)及び同図(F)に示すように、基準クロックC
LK0の立上り前に、制御クロックCtlCLK3がL
レベルになってクロックSelCLKが選択され、クロ
ックSelCLKの立下り前に、制御クロックCtlC
LK3がHレベルになって基準クロックCLK0が選択
される。この結果、出力クロックCLKOUTの立上り
タイミングはクロックSelCLKの立上りタイミング
となり、出力クロックCLKOUTの立下りタイミング
は基準クロックCLK0の立下りタイミングとなる。
【0031】D−FF51の非反転出力Q,反転出力Q
バーのいずれを制御クロックCtlCLK3として動作
クロック信号セレクタ34に供給するかは、制御部55
内のレジスタ56の設定に応じた制御部55からの制御
に応じて動作クロック信号設定セレクタ52が選択す
る。従って、レジスタ56の設定により、クロックの立
上りあるいは立下りのいずれのタイミングを調整するか
を選択することができる。
バーのいずれを制御クロックCtlCLK3として動作
クロック信号セレクタ34に供給するかは、制御部55
内のレジスタ56の設定に応じた制御部55からの制御
に応じて動作クロック信号設定セレクタ52が選択す
る。従って、レジスタ56の設定により、クロックの立
上りあるいは立下りのいずれのタイミングを調整するか
を選択することができる。
【0032】上述のように構成された同期電子回路の電
源を投入すると、カウンタ35の初期値は0になり、カ
ウンタ制御部からの制御によってアップダウンカウンタ
がアップカウンタとして機能している。また、制御部5
5は、電源投入時の初期設定として、上述のレジスタ5
6の値を設定する。
源を投入すると、カウンタ35の初期値は0になり、カ
ウンタ制御部からの制御によってアップダウンカウンタ
がアップカウンタとして機能している。また、制御部5
5は、電源投入時の初期設定として、上述のレジスタ5
6の値を設定する。
【0033】クロックの立下りのタイミングを調整する
場合には、制御部55は、レジスタ56の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ5
2が、制御クロックCtlCLK3としてD−FF51
の非反転出力Qを選択するように制御を行う。
場合には、制御部55は、レジスタ56の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ5
2が、制御クロックCtlCLK3としてD−FF51
の非反転出力Qを選択するように制御を行う。
【0034】これにより、上述のように、D−FF51
の非反転出力Qが動作クロック信号セレクタ34に供給
され、図2(G)に示すように、出力クロックCLKO
UTの立上りタイミングが基準クロックCLK0の立上
りタイミングとなり、出力クロックCLKOUTの立下
りタイミングが動作クロック信号セレクタ34によって
順次選択される基準クロックCLK0,各クロック遅延
部321,322,…,32n-1,32nによって遅延させ
られたクロックの立下りタイミングに調整される。
の非反転出力Qが動作クロック信号セレクタ34に供給
され、図2(G)に示すように、出力クロックCLKO
UTの立上りタイミングが基準クロックCLK0の立上
りタイミングとなり、出力クロックCLKOUTの立下
りタイミングが動作クロック信号セレクタ34によって
順次選択される基準クロックCLK0,各クロック遅延
部321,322,…,32n-1,32nによって遅延させ
られたクロックの立下りタイミングに調整される。
【0035】図3は、このように立下りタイミングが調
整された出力クロックCLKOUTを概念的に示す図で
ある。このように立下りのタイミングが調整されない場
合には、出力クロックCLKOUTのデューティ比は5
0%であり、クロックの1周期は2tであってパルス幅
はtである。このように出力クロックCLKOUTの立
上り及び立下りのタイミングが一定である場合には、そ
のスペクトルは、図4(A)に示すように、中心周波数
が(1/2t)である鋭いスペクトルである(なお、方
形波のスペクトルは、上述の図25に示すように、3次
高調波成分,5次高調波成分等の奇数次高調波成分を有
するが、この図4は、基本波成分についてのみ示してい
る。以下同様。)。
整された出力クロックCLKOUTを概念的に示す図で
ある。このように立下りのタイミングが調整されない場
合には、出力クロックCLKOUTのデューティ比は5
0%であり、クロックの1周期は2tであってパルス幅
はtである。このように出力クロックCLKOUTの立
上り及び立下りのタイミングが一定である場合には、そ
のスペクトルは、図4(A)に示すように、中心周波数
が(1/2t)である鋭いスペクトルである(なお、方
形波のスペクトルは、上述の図25に示すように、3次
高調波成分,5次高調波成分等の奇数次高調波成分を有
するが、この図4は、基本波成分についてのみ示してい
る。以下同様。)。
【0036】これに対し、立下りタイミングが調整され
た出力クロックCLKOUTは、図3中に破線で示すよ
うに、1周期は2tであるが、パルス幅は、t〜tnの
間で変動する。このような出力クロックのスペクトル
は、同図(B)に示すように、(1/2tn)〜(1/
2t)の間に分布する鋭いn本のスペクトルからなる比
較的幅の広いスペクトルとなる。スペクトルの幅が広く
なる結果、出力クロックCLKOUTのスペクトルのピ
ーク強度が低下し、出力クロックCLKOUTに応じて
動作する主機能部10から放射される電磁ノイズの強度
も低下する。
た出力クロックCLKOUTは、図3中に破線で示すよ
うに、1周期は2tであるが、パルス幅は、t〜tnの
間で変動する。このような出力クロックのスペクトル
は、同図(B)に示すように、(1/2tn)〜(1/
2t)の間に分布する鋭いn本のスペクトルからなる比
較的幅の広いスペクトルとなる。スペクトルの幅が広く
なる結果、出力クロックCLKOUTのスペクトルのピ
ーク強度が低下し、出力クロックCLKOUTに応じて
動作する主機能部10から放射される電磁ノイズの強度
も低下する。
【0037】クロックの立上りのタイミングを調整する
場合には、制御部55は、レジスタ56の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ5
2が、制御クロックCtlCLK3としてD−FF51
の反転出力Qバーを選択するように制御を行う。これに
より、上述のように、D−FF51の反転出力Qバーが
動作クロック信号セレクタ34に供給され、図5(G)
に示すように、出力クロックCLKOUTの立上りタイ
ミングが動作クロック信号セレクタ34によって順次選
択される基準クロックCLK0,各クロック遅延部32
1,322,…,32n-1,32nによって遅延させられた
クロックの立上りタイミングとなり、出力クロックCL
KOUTの立下りタイミングが基準クロックCLK0の
立下りタイミングに調整される。
場合には、制御部55は、レジスタ56の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ5
2が、制御クロックCtlCLK3としてD−FF51
の反転出力Qバーを選択するように制御を行う。これに
より、上述のように、D−FF51の反転出力Qバーが
動作クロック信号セレクタ34に供給され、図5(G)
に示すように、出力クロックCLKOUTの立上りタイ
ミングが動作クロック信号セレクタ34によって順次選
択される基準クロックCLK0,各クロック遅延部32
1,322,…,32n-1,32nによって遅延させられた
クロックの立上りタイミングとなり、出力クロックCL
KOUTの立下りタイミングが基準クロックCLK0の
立下りタイミングに調整される。
【0038】図6は、このように立下りタイミングが調
整された出力クロックCLKOUTを概念的に示す図で
ある。このように立上りタイミングが調整された出力ク
ロックCLKOUTは、図6中に破線で示すように、1
周期は2tであるが、パルス幅は、tn′〜tの間で変
動する。このような出力クロックのスペクトルは、図4
(C)に示すように、(1/2t)〜(1/2tn′)
の間に分布する鋭いn本のスペクトルからなる比較的幅
の広いスペクトルとなる。スペクトルの幅が広くなる結
果、出力クロックCLKOUTのスペクトルのピーク強
度が低下し、出力クロックCLKOUTに応じて動作す
る主機能部10から放射される電磁ノイズの強度も低下
する。
整された出力クロックCLKOUTを概念的に示す図で
ある。このように立上りタイミングが調整された出力ク
ロックCLKOUTは、図6中に破線で示すように、1
周期は2tであるが、パルス幅は、tn′〜tの間で変
動する。このような出力クロックのスペクトルは、図4
(C)に示すように、(1/2t)〜(1/2tn′)
の間に分布する鋭いn本のスペクトルからなる比較的幅
の広いスペクトルとなる。スペクトルの幅が広くなる結
果、出力クロックCLKOUTのスペクトルのピーク強
度が低下し、出力クロックCLKOUTに応じて動作す
る主機能部10から放射される電磁ノイズの強度も低下
する。
【0039】上述のように、この同期電子回路では、出
力クロックCLKOUTの立下り、あるいは立上りのタ
イミングにゆらぎを持たせることにより、出力クロック
CLKOUTのスペクトルを拡散させて、ピークの強度
を低下させることができる。これにより、クロックに応
じて放射される電磁ノイズのピーク強度を低減させるこ
とができる。さらに、クロックに同期して動作する主機
能部10の動作のタイミングにゆらぎが生じるため、主
機能部10から放射される電磁ノイズのピーク強度を低
減させることができ、外部の電子機器に与える影響を低
減させることができる。
力クロックCLKOUTの立下り、あるいは立上りのタ
イミングにゆらぎを持たせることにより、出力クロック
CLKOUTのスペクトルを拡散させて、ピークの強度
を低下させることができる。これにより、クロックに応
じて放射される電磁ノイズのピーク強度を低減させるこ
とができる。さらに、クロックに同期して動作する主機
能部10の動作のタイミングにゆらぎが生じるため、主
機能部10から放射される電磁ノイズのピーク強度を低
減させることができ、外部の電子機器に与える影響を低
減させることができる。
【0040】また、電磁ノイズのピーク強度が低下する
ため、外部に放射される電磁ノイズのレベルを所定のレ
ベルとするために要求される筐体のシールド性能を緩和
させることができ、電子機器のコストの低減に寄与する
ことができる。
ため、外部に放射される電磁ノイズのレベルを所定のレ
ベルとするために要求される筐体のシールド性能を緩和
させることができ、電子機器のコストの低減に寄与する
ことができる。
【0041】また、この同期電子回路では、上述のレジ
スタ56の設定に応じて出力クロックの立上りタイミン
グにゆらぎを持たせるか、立下りタイミングにゆらぎを
持たせるかを選択することができ、主機能部の動作に応
じて適宜することができる。例えば、主機能部がクロッ
クの立上りに同期して動作するものであれば、クロック
の立下りのタイミングにゆらぎを持たせることにより、
主機能部の動作に影響を与えずに、クロックノイズを低
減させることができる。
スタ56の設定に応じて出力クロックの立上りタイミン
グにゆらぎを持たせるか、立下りタイミングにゆらぎを
持たせるかを選択することができ、主機能部の動作に応
じて適宜することができる。例えば、主機能部がクロッ
クの立上りに同期して動作するものであれば、クロック
の立下りのタイミングにゆらぎを持たせることにより、
主機能部の動作に影響を与えずに、クロックノイズを低
減させることができる。
【0042】第2の実施形態 図7は、本発明を適用した第2の実施形態に係る同期電
子回路の構成を示す回路図である。第1の実施形態で
は、出力クロックCLKOUTの立上り又は立下りのタ
イミングのいずれか一方は基準クロックの立上り又は立
下りのタイミングに一致させていたが、この第2の実施
形態では、基準クロックCLK0及びクロックCLK1
〜CLKnの中から選択したクロック(ベースクロッ
ク)を基準とし、出力クロックCLKOUTの立上り又
は立下りのタイミングのいずれか一方をこのベースクロ
ックの立上り又は立下りのタイミングに一致させてい
る。
子回路の構成を示す回路図である。第1の実施形態で
は、出力クロックCLKOUTの立上り又は立下りのタ
イミングのいずれか一方は基準クロックの立上り又は立
下りのタイミングに一致させていたが、この第2の実施
形態では、基準クロックCLK0及びクロックCLK1
〜CLKnの中から選択したクロック(ベースクロッ
ク)を基準とし、出力クロックCLKOUTの立上り又
は立下りのタイミングのいずれか一方をこのベースクロ
ックの立上り又は立下りのタイミングに一致させてい
る。
【0043】この同期電子回路は、上述の図1に示す第
1の実施形態に係る同期電子回路と同様に、主機能部1
0、基準発振器20、クロック信号制御部40及び動作
クロック信号制御部50を備えており、図1中のクロッ
ク信号発生部30の代わりに、クロック信号発生部60
を備え、制御部55の代わりに制御部57を備えてい
る。
1の実施形態に係る同期電子回路と同様に、主機能部1
0、基準発振器20、クロック信号制御部40及び動作
クロック信号制御部50を備えており、図1中のクロッ
ク信号発生部30の代わりに、クロック信号発生部60
を備え、制御部55の代わりに制御部57を備えてい
る。
【0044】クロック信号発生部60は、クロック信号
発生部30と同様に、PLL31、遅延クロック信号生
成部32、遅延クロック信号セレクタ33、動作クロッ
ク信号セレクタ34及びカウンタ35を備えており、さ
らに、選択するベースクロックを設定するためのベース
クロック設定レジスタ36と、このベースクロック設定
レジスタ36の設定に応じて選択したベースクロックB
aseCLKを動作クロック信号セレクタ34に供給す
るベースクロック信号セレクタ37とを備えている。制
御部57は、基準とするベースクロックに応じた値をベ
ースクロック設定レジスタ36に設定する他は、上述の
図1中の制御部55と同じ制御を実行する。
発生部30と同様に、PLL31、遅延クロック信号生
成部32、遅延クロック信号セレクタ33、動作クロッ
ク信号セレクタ34及びカウンタ35を備えており、さ
らに、選択するベースクロックを設定するためのベース
クロック設定レジスタ36と、このベースクロック設定
レジスタ36の設定に応じて選択したベースクロックB
aseCLKを動作クロック信号セレクタ34に供給す
るベースクロック信号セレクタ37とを備えている。制
御部57は、基準とするベースクロックに応じた値をベ
ースクロック設定レジスタ36に設定する他は、上述の
図1中の制御部55と同じ制御を実行する。
【0045】このように構成された第2の実施形態に係
る同期電子回路では、制御部57が、基準とするベース
クロックに応じた値をベースクロック設定レジスタ36
に設定する。ベースクロック信号セレクタ37は、上述
の図1中の基準クロックCLK0の代わりに、ベースク
ロック設定レジスタ36の設定に応じて選択されたベー
スクロックBaseCLK(例えばクロック遅延部32
3によって遅延させられたクロックCLK3)を、動作
クロック信号セレクタ34に供給する。
る同期電子回路では、制御部57が、基準とするベース
クロックに応じた値をベースクロック設定レジスタ36
に設定する。ベースクロック信号セレクタ37は、上述
の図1中の基準クロックCLK0の代わりに、ベースク
ロック設定レジスタ36の設定に応じて選択されたベー
スクロックBaseCLK(例えばクロック遅延部32
3によって遅延させられたクロックCLK3)を、動作
クロック信号セレクタ34に供給する。
【0046】このような状態で、制御部57がレジスタ
56の値を設定すると、図8及び図11に示すように、
出力クロックCLKOUTの立上り又は立下りのタイミ
ングのいずれか一方をこのベースクロックの立上り又は
立下りのタイミングに一致する以外は、上述の第1の実
施形態と同様に動作する。
56の値を設定すると、図8及び図11に示すように、
出力クロックCLKOUTの立上り又は立下りのタイミ
ングのいずれか一方をこのベースクロックの立上り又は
立下りのタイミングに一致する以外は、上述の第1の実
施形態と同様に動作する。
【0047】制御部57が、動作クロック信号設定セレ
クタ52にD−FF51の非反転出力Qを制御クロック
CtlCLK3として出力させる、すなわち出力クロッ
クCLKOUTの立下りタイミングを調整する場合に
は、出力クロックCLKOUTの立上りのタイミング
が、ベースクロックBaseCLKの立上りのタイミン
グとされ、出力クロックCLKOUTの立下りのタイミ
ングが、ベースクロックBaseCLKとして選択され
たクロックCLK3の立下りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図8及び図
9に示すように、クロックCLK3を基準として立下り
のタイミングが調整された出力クロックCLKOUTが
生成され、主機能部10に供給される。
クタ52にD−FF51の非反転出力Qを制御クロック
CtlCLK3として出力させる、すなわち出力クロッ
クCLKOUTの立下りタイミングを調整する場合に
は、出力クロックCLKOUTの立上りのタイミング
が、ベースクロックBaseCLKの立上りのタイミン
グとされ、出力クロックCLKOUTの立下りのタイミ
ングが、ベースクロックBaseCLKとして選択され
たクロックCLK3の立下りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図8及び図
9に示すように、クロックCLK3を基準として立下り
のタイミングが調整された出力クロックCLKOUTが
生成され、主機能部10に供給される。
【0048】この出力クロックの立下りのタイミング
は、図9に示すように、CLK3のパルス幅tを基準と
して、最小パルス幅ta0から最大パルス幅tanの間
で調整される。この出力クロックCLKOUTのスペク
トルは、図10(A)に示すように、図9中の最大パル
ス幅tanに対応する周波数1/2tanと最小パルス
幅ta0に対応する周波数1/2ta0の間に拡散され
ている。
は、図9に示すように、CLK3のパルス幅tを基準と
して、最小パルス幅ta0から最大パルス幅tanの間
で調整される。この出力クロックCLKOUTのスペク
トルは、図10(A)に示すように、図9中の最大パル
ス幅tanに対応する周波数1/2tanと最小パルス
幅ta0に対応する周波数1/2ta0の間に拡散され
ている。
【0049】ところで、パルス幅の最小値ta0及び最
大値tanは、選択されるベースクロックBaseCL
Kによって変化する。このため、図11に示すように、
ベースクロックBaseCLKの選択によってパルス幅
の変化範囲を選択することができる。
大値tanは、選択されるベースクロックBaseCL
Kによって変化する。このため、図11に示すように、
ベースクロックBaseCLKの選択によってパルス幅
の変化範囲を選択することができる。
【0050】制御部57が、動作クロック信号設定セレ
クタ52にD−FF51の反転出力Qバーを制御クロッ
クCtlCLK3として出力させる、すなわち出力クロ
ックCLKOUTの立上りタイミングを調整する場合に
は、出力クロックCLKOUTの立下りのタイミング
が、ベースクロックBaseCLKの立下りのタイミン
グとされ、出力クロックCLKOUTの立上りのタイミ
ングが、ベースクロックBaseCLKとして選択され
たクロックCLK3の立上りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図12及び
図13に示すように、クロックCLK3を基準として立
上りのタイミングが調整された出力クロックCLKOU
Tが生成され、主機能部10に供給される。
クタ52にD−FF51の反転出力Qバーを制御クロッ
クCtlCLK3として出力させる、すなわち出力クロ
ックCLKOUTの立上りタイミングを調整する場合に
は、出力クロックCLKOUTの立下りのタイミング
が、ベースクロックBaseCLKの立下りのタイミン
グとされ、出力クロックCLKOUTの立上りのタイミ
ングが、ベースクロックBaseCLKとして選択され
たクロックCLK3の立上りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図12及び
図13に示すように、クロックCLK3を基準として立
上りのタイミングが調整された出力クロックCLKOU
Tが生成され、主機能部10に供給される。
【0051】この出力クロックの立上りのタイミング
は、図13に示すように、CLK3のパルス幅tを基準
として、最小パルス幅tbnから最大パルス幅tb0の
間で調整される。この出力クロックCLKOUTのスペ
クトルは、図10(B)に示すように、図13中の最大
パルス幅tb0に対応する周波数1/2tb0と最小パ
ルス幅tbnに対応する周波数1/2tbnの間に拡散
されている。
は、図13に示すように、CLK3のパルス幅tを基準
として、最小パルス幅tbnから最大パルス幅tb0の
間で調整される。この出力クロックCLKOUTのスペ
クトルは、図10(B)に示すように、図13中の最大
パルス幅tb0に対応する周波数1/2tb0と最小パ
ルス幅tbnに対応する周波数1/2tbnの間に拡散
されている。
【0052】ところで、パルス幅の最大値tb0及び最
小値tbnは、選択されるベースクロックBaseCL
Kによって変化する。このため、図14に示すように、
ベースクロックBaseCLKの選択によってパルス幅
の変化範囲を選択することができる。
小値tbnは、選択されるベースクロックBaseCL
Kによって変化する。このため、図14に示すように、
ベースクロックBaseCLKの選択によってパルス幅
の変化範囲を選択することができる。
【0053】この第2の実施形態に係る同期電子回路
は、基準クロックCLK0,クロックCLK1〜CLK
nの中から選択した任意のクロックをベースクロックB
aseCLKとし、このベースクロックBaseCLK
を基準として、立上り,立下りのタイミングを調整する
ことができるため、上述の第1の実施形態の効果に加え
て、以下のような効果を得ることができる。
は、基準クロックCLK0,クロックCLK1〜CLK
nの中から選択した任意のクロックをベースクロックB
aseCLKとし、このベースクロックBaseCLK
を基準として、立上り,立下りのタイミングを調整する
ことができるため、上述の第1の実施形態の効果に加え
て、以下のような効果を得ることができる。
【0054】第1の実施形態の同期電子回路では、基準
クロックCLK0を基準とし、基準クロックCLK0を
遅延させたクロックCLK1〜CLKnを用いて立上り
又は立下りのタイミングを調整していたため、出力クロ
ックCLKOUTの立下りのタイミングを調整する場合
には、クロックの周波数fcより低い周波数にのみスペ
クトルが拡散され、出力クロックCLKOUTの立上り
のタイミングを調整する場合には、クロックの周波数f
cより高い周波数にのみスペクトルが拡散されていた。
クロックCLK0を基準とし、基準クロックCLK0を
遅延させたクロックCLK1〜CLKnを用いて立上り
又は立下りのタイミングを調整していたため、出力クロ
ックCLKOUTの立下りのタイミングを調整する場合
には、クロックの周波数fcより低い周波数にのみスペ
クトルが拡散され、出力クロックCLKOUTの立上り
のタイミングを調整する場合には、クロックの周波数f
cより高い周波数にのみスペクトルが拡散されていた。
【0055】これに対し、この第2の実施形態の同期電
子回路では、上述の図10に示すように、クロックの周
波数fcより高い周波数と低い周波数にスペクトルを拡
散させることができる。
子回路では、上述の図10に示すように、クロックの周
波数fcより高い周波数と低い周波数にスペクトルを拡
散させることができる。
【0056】また、第1の実施形態の同期電子回路で
は、出力クロックCLKOUTの立下りのタイミングを
調整する場合には、デューティ比が50%以上の範囲で
しか調整できず、出力クロックCLKOUTの立上りの
タイミングを調整する場合には、デューティ比が50%
以下の範囲でしか調整できなかった。
は、出力クロックCLKOUTの立下りのタイミングを
調整する場合には、デューティ比が50%以上の範囲で
しか調整できず、出力クロックCLKOUTの立上りの
タイミングを調整する場合には、デューティ比が50%
以下の範囲でしか調整できなかった。
【0057】これに対し、この第2の実施形態の同期電
子回路では、上述の図9及び図12に示すように、デュ
ーティ比が50%の前後で調整されるため、デューティ
比の変化をそれ程大きくしなくてもクロックのノイズを
拡散させてクロックノイズを低減させることができ、主
機能部10の仕様上のデューティ比の制約等に比較的容
易に対応させることができる。
子回路では、上述の図9及び図12に示すように、デュ
ーティ比が50%の前後で調整されるため、デューティ
比の変化をそれ程大きくしなくてもクロックのノイズを
拡散させてクロックノイズを低減させることができ、主
機能部10の仕様上のデューティ比の制約等に比較的容
易に対応させることができる。
【0058】さらに、この第2の実施形態の同期電子回
路では、上述のように、ベースクロックBaseCLK
を選択することによって出力クロックCLKOUTのパ
ルス幅を任意に設定することができるため、電子機器の
仕様に応じたクロックノイズの低減が比較的容易にでき
る。
路では、上述のように、ベースクロックBaseCLK
を選択することによって出力クロックCLKOUTのパ
ルス幅を任意に設定することができるため、電子機器の
仕様に応じたクロックノイズの低減が比較的容易にでき
る。
【0059】第3の実施形態 図15は、本発明を適用した第3の実施形態に係る同期
電子回路の構成を示す回路図である。上述の第1,第2
の実施形態に係る同期電子回路では、遅延クロック信号
セレクタ33が選択し得るクロック遅延部321〜32n
に制限を加えていなかったため、出力クロックCLKO
UTの立上り又は立下りのタイミングの最大変化量は固
定であったため、この変化量に起因する出力クロックC
LKOUTのゆらぎ率は固定であったが、この第3の実
施形態に係る同期電子回路では、ゆらぎ率の変更を可能
にしている。
電子回路の構成を示す回路図である。上述の第1,第2
の実施形態に係る同期電子回路では、遅延クロック信号
セレクタ33が選択し得るクロック遅延部321〜32n
に制限を加えていなかったため、出力クロックCLKO
UTの立上り又は立下りのタイミングの最大変化量は固
定であったため、この変化量に起因する出力クロックC
LKOUTのゆらぎ率は固定であったが、この第3の実
施形態に係る同期電子回路では、ゆらぎ率の変更を可能
にしている。
【0060】この第3の実施形態に係る同期電子回路
は、上述の図7に示す第2の実施形態に係る同期電子回
路と同様に、主機能部10、基準発振器20、クロック
信号制御部40及び動作クロック信号制御部50を備え
ており、図7中のクロック信号発生部60の代わりに、
クロック信号発生部70を備え、制御部57の代わりに
制御部58を備えている。
は、上述の図7に示す第2の実施形態に係る同期電子回
路と同様に、主機能部10、基準発振器20、クロック
信号制御部40及び動作クロック信号制御部50を備え
ており、図7中のクロック信号発生部60の代わりに、
クロック信号発生部70を備え、制御部57の代わりに
制御部58を備えている。
【0061】クロック信号発生部70は、クロック信号
発生部30と同様に、PLL31、遅延クロック信号生
成部32、遅延クロック信号セレクタ33、動作クロッ
ク信号セレクタ34及びカウンタ35、ベースクロック
設定レジスタ36及びベースクロック信号セレクタ37
を備えており、さらに、ゆらぎ率の設定を行うためのカ
ウンタ設定レジスタ38を備えている。
発生部30と同様に、PLL31、遅延クロック信号生
成部32、遅延クロック信号セレクタ33、動作クロッ
ク信号セレクタ34及びカウンタ35、ベースクロック
設定レジスタ36及びベースクロック信号セレクタ37
を備えており、さらに、ゆらぎ率の設定を行うためのカ
ウンタ設定レジスタ38を備えている。
【0062】この同期電子回路では、遅延クロック信号
セレクタ33が出力を選択し得るクロック遅延部321
〜32nを制限して出力クロックCLKOUTの生成に
用いるクロックの遅延時間の最大値を制限することによ
って出力クロックCLKOUTのゆらぎ率を設定してい
る。具体的には、遅延クロック信号セレクタ33が、遅
延クロック信号生成部32からのクロックの選択に用い
るためのカウンタ35のカウント値の上限値(m、m=
0,1,2,…,n−1,n)を設定し、カウント値が
mになったときに、上述のカウンタ35内のアップダウ
ンカウンタの動作の切り換えを行うようにする。
セレクタ33が出力を選択し得るクロック遅延部321
〜32nを制限して出力クロックCLKOUTの生成に
用いるクロックの遅延時間の最大値を制限することによ
って出力クロックCLKOUTのゆらぎ率を設定してい
る。具体的には、遅延クロック信号セレクタ33が、遅
延クロック信号生成部32からのクロックの選択に用い
るためのカウンタ35のカウント値の上限値(m、m=
0,1,2,…,n−1,n)を設定し、カウント値が
mになったときに、上述のカウンタ35内のアップダウ
ンカウンタの動作の切り換えを行うようにする。
【0063】このように構成された第3の実施形態に係
る同期電子回路では、ゆらぎ率の設定を行う際に、制御
部58が、設定するゆらぎ率に応じた値を上限値mとし
てカウンタ設定レジスタ38に供給する。
る同期電子回路では、ゆらぎ率の設定を行う際に、制御
部58が、設定するゆらぎ率に応じた値を上限値mとし
てカウンタ設定レジスタ38に供給する。
【0064】上限値mが設定されると、カウンタ35の
カウント制御部は、この上限値mに応じてカウント動作
を制御する。まず、電源投入時には、カウント値の初期
値は0であり、カウント制御部は、アップダウンカウン
タをアップカウンタとして動作させる。これにより、カ
ウント値は、制御クロックCtlCLK2に応じて順次
増加する。カウント値がmになると、カウント制御部
は、今度はアップダウンカウンタをダウンカウンタとし
て動作させる。これにより、カウント値は、制御クロッ
クCtlCLK2に応じて順次減少する。カウント値が
0になると、カウント制御部は、アップダウンカウンタ
を再びアップカウンタとして動作させ、以下、上述の動
作を繰り返す。
カウント制御部は、この上限値mに応じてカウント動作
を制御する。まず、電源投入時には、カウント値の初期
値は0であり、カウント制御部は、アップダウンカウン
タをアップカウンタとして動作させる。これにより、カ
ウント値は、制御クロックCtlCLK2に応じて順次
増加する。カウント値がmになると、カウント制御部
は、今度はアップダウンカウンタをダウンカウンタとし
て動作させる。これにより、カウント値は、制御クロッ
クCtlCLK2に応じて順次減少する。カウント値が
0になると、カウント制御部は、アップダウンカウンタ
を再びアップカウンタとして動作させ、以下、上述の動
作を繰り返す。
【0065】これにより、遅延クロック信号セレクタ3
3には、カウント値として、0,1,2,…,m−1,
m,m−1,m−2,…,2,1,0が順次供給され、
遅延クロック信号セレクタ33は、このカウント値に対
応する基準クロックCLK0あるいはクロック遅延部3
21〜32mによって遅延されたクロックCLK1〜CL
Kmを選択して動作クロック信号セレクタ34に供給す
る。
3には、カウント値として、0,1,2,…,m−1,
m,m−1,m−2,…,2,1,0が順次供給され、
遅延クロック信号セレクタ33は、このカウント値に対
応する基準クロックCLK0あるいはクロック遅延部3
21〜32mによって遅延されたクロックCLK1〜CL
Kmを選択して動作クロック信号セレクタ34に供給す
る。
【0066】一方、ベースクロック設定レジスタ36に
は、上述の制御部57と同様に制御部58によって設定
された基準とするベースクロックに応じた値が設定され
ており、ベースクロック信号セレクタ37は、ベースク
ロック設定レジスタ36の設定によって指示されたクロ
ック遅延部321〜32nの出力(例えばCLK3が選択
された場合にはクロック遅延部323の出力)を選択し
て動作クロック信号セレクタ34に供給する。
は、上述の制御部57と同様に制御部58によって設定
された基準とするベースクロックに応じた値が設定され
ており、ベースクロック信号セレクタ37は、ベースク
ロック設定レジスタ36の設定によって指示されたクロ
ック遅延部321〜32nの出力(例えばCLK3が選択
された場合にはクロック遅延部323の出力)を選択し
て動作クロック信号セレクタ34に供給する。
【0067】また、動作クロック信号設定セレクタ52
は、制御部58からの制御によって選択されたD−FF
51の出力(非反転出力Q,反転出力Qバーのいずれ
か)を制御クロックCtlCLK3として動作クロック
信号セレクタ34に供給する。動作クロック信号セレク
タ34は、この制御クロックCtlCLK3に応じて立
上り又は立下りタイミングを調整した出力クロックCL
KOUTを生成し、主機能部10に供給する。
は、制御部58からの制御によって選択されたD−FF
51の出力(非反転出力Q,反転出力Qバーのいずれ
か)を制御クロックCtlCLK3として動作クロック
信号セレクタ34に供給する。動作クロック信号セレク
タ34は、この制御クロックCtlCLK3に応じて立
上り又は立下りタイミングを調整した出力クロックCL
KOUTを生成し、主機能部10に供給する。
【0068】動作クロック信号設定セレクタ52がD−
FF51の非反転出力Qを制御クロックCtlCLK3
として動作クロック信号セレクタ34に供給している場
合には、図16(A),同図(B)及び同図(G)に示
すように、立上りタイミングがベースクロックBase
CLKとして選択されたクロックCLK3の立上りタイ
ミングとされ、立下りタイミングが遅延クロック信号セ
レクタ33によって順次選択されるクロックSelCL
Kの立下りタイミングとされた出力クロックCLKOU
Tが生成される。なお、この図16は、上限値mが5に
設定された場合のカウンタ35の1サイクル分の波形を
示している。
FF51の非反転出力Qを制御クロックCtlCLK3
として動作クロック信号セレクタ34に供給している場
合には、図16(A),同図(B)及び同図(G)に示
すように、立上りタイミングがベースクロックBase
CLKとして選択されたクロックCLK3の立上りタイ
ミングとされ、立下りタイミングが遅延クロック信号セ
レクタ33によって順次選択されるクロックSelCL
Kの立下りタイミングとされた出力クロックCLKOU
Tが生成される。なお、この図16は、上限値mが5に
設定された場合のカウンタ35の1サイクル分の波形を
示している。
【0069】このように生成されるクロックは、図17
に示すように、上述のカウンタ35の上限値mの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図(A)は上限値mをnとした例を示してお
り、同図(B)は上限値mを15とした例を示してお
り、同図(C)は上限値mを10とした例を示してお
り、同図(D)は上限値mを5とした例を示している。
に示すように、上述のカウンタ35の上限値mの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図(A)は上限値mをnとした例を示してお
り、同図(B)は上限値mを15とした例を示してお
り、同図(C)は上限値mを10とした例を示してお
り、同図(D)は上限値mを5とした例を示している。
【0070】例えばm=0とした場合にはゆらぎ率は0
%となり、m=5とした場合にはゆらぎ率は約5.3%
となり、m=10とした場合にはゆらぎ率は約11.1
%となり、m=15とした場合にはゆらぎ率は約17.
7%となり、m=20とした場合にはゆらぎ率は約2
4.7%となる。
%となり、m=5とした場合にはゆらぎ率は約5.3%
となり、m=10とした場合にはゆらぎ率は約11.1
%となり、m=15とした場合にはゆらぎ率は約17.
7%となり、m=20とした場合にはゆらぎ率は約2
4.7%となる。
【0071】図18は、ゆらぎ率を設定するための上限
値mとクロックノイズのピーク強度の関係を示す図であ
る。上限値mを0としてゆらぎ率を0%とし、出力クロ
ックCLKOUTの立下りのタイミングを一定のタイミ
ングとした場合には、主機能部10から放射される電磁
ノイズのスペクトル分布は同図(A)に示すようにスペ
クトル幅が狭く、クロックノイズのピーク値は高い。こ
れに対し、上限値mを順次、5,10,15と高くする
と同図(B)〜同図(D)に示すように、スペクトル幅
が広くなってクロックノイズのピーク値が低下する。
値mとクロックノイズのピーク強度の関係を示す図であ
る。上限値mを0としてゆらぎ率を0%とし、出力クロ
ックCLKOUTの立下りのタイミングを一定のタイミ
ングとした場合には、主機能部10から放射される電磁
ノイズのスペクトル分布は同図(A)に示すようにスペ
クトル幅が狭く、クロックノイズのピーク値は高い。こ
れに対し、上限値mを順次、5,10,15と高くする
と同図(B)〜同図(D)に示すように、スペクトル幅
が広くなってクロックノイズのピーク値が低下する。
【0072】また、動作クロック信号設定セレクタ52
がD−FF51の反転出力Qバーを制御クロックCtl
CLK3として動作クロック信号セレクタ34に供給し
ている場合には、図19(A),同図(B)及び同図
(G)に示すように、立上りタイミングがベースクロッ
クBaseCLKとして選択されたクロックCLK3の
立上りタイミングとされ、立下りタイミングが遅延クロ
ック信号セレクタ33によって順次選択されるクロック
SelCLKの立下りタイミングとされた出力クロック
CLKOUTが生成される。なお、この図19は、上限
値mが5に設定された場合のカウンタ35の1サイクル
分の波形を示している。
がD−FF51の反転出力Qバーを制御クロックCtl
CLK3として動作クロック信号セレクタ34に供給し
ている場合には、図19(A),同図(B)及び同図
(G)に示すように、立上りタイミングがベースクロッ
クBaseCLKとして選択されたクロックCLK3の
立上りタイミングとされ、立下りタイミングが遅延クロ
ック信号セレクタ33によって順次選択されるクロック
SelCLKの立下りタイミングとされた出力クロック
CLKOUTが生成される。なお、この図19は、上限
値mが5に設定された場合のカウンタ35の1サイクル
分の波形を示している。
【0073】このように生成されるクロックは、図20
に示すように、上述のカウンタ35の上限値mの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図(A)は上限値mをnとした例を示してお
り、同図(B)は上限値mを15とした例を示してお
り、同図(C)は上限値mを10とした例を示してお
り、同図(D)は上限値mを5とした例を示している。
に示すように、上述のカウンタ35の上限値mの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図(A)は上限値mをnとした例を示してお
り、同図(B)は上限値mを15とした例を示してお
り、同図(C)は上限値mを10とした例を示してお
り、同図(D)は上限値mを5とした例を示している。
【0074】例えばm=0とした場合にはゆらぎ率は0
%となり、m=5とした場合にはゆらぎ率は約5.2%
となり、m=10とした場合にはゆらぎ率は約11.2
%となり、m=15とした場合にはゆらぎ率は約17.
8%となり、m=20とした場合にはゆらぎ率は約2
6.1%となる。
%となり、m=5とした場合にはゆらぎ率は約5.2%
となり、m=10とした場合にはゆらぎ率は約11.2
%となり、m=15とした場合にはゆらぎ率は約17.
8%となり、m=20とした場合にはゆらぎ率は約2
6.1%となる。
【0075】図21は、ゆらぎ率とクロックノイズのピ
ーク値の関係を示す図である。上限値mを0としてゆら
ぎ率を0%とし、出力クロックCLKOUTの立下りの
タイミングを一定のタイミングとした場合には、主機能
部10から放射される電磁ノイズのスペクトル分布は同
図(A)に示すようにスペクトル幅が狭く、クロックノ
イズのピーク値は高い。これに対し、同図(B)〜同図
(D)に示すように、上限値mを順次、5,10,15
と高くするとスペクトル幅が広くなってクロックノイズ
のピーク値が低下する。
ーク値の関係を示す図である。上限値mを0としてゆら
ぎ率を0%とし、出力クロックCLKOUTの立下りの
タイミングを一定のタイミングとした場合には、主機能
部10から放射される電磁ノイズのスペクトル分布は同
図(A)に示すようにスペクトル幅が狭く、クロックノ
イズのピーク値は高い。これに対し、同図(B)〜同図
(D)に示すように、上限値mを順次、5,10,15
と高くするとスペクトル幅が広くなってクロックノイズ
のピーク値が低下する。
【0076】上述の図18及び図21に示すように、ゆ
らぎ率が大きい程、スペクトルのピーク値は小さくなる
が、一般に、同期電子回路の仕様としてクロックの周波
数,デューティ比の制限等が決められているため、例え
ば図18(D),図21(D)のようにゆらぎ率が大き
くなりすぎると仕様を満たさなくなるため、上限値mの
値は仕様による制約を受ける。
らぎ率が大きい程、スペクトルのピーク値は小さくなる
が、一般に、同期電子回路の仕様としてクロックの周波
数,デューティ比の制限等が決められているため、例え
ば図18(D),図21(D)のようにゆらぎ率が大き
くなりすぎると仕様を満たさなくなるため、上限値mの
値は仕様による制約を受ける。
【0077】電子機器から放射されるクロックノイズの
レベルは、実測しないと正確に把握することができず、
ゆらぎ率の設定の最適値を求めるのは難しいが、この実
施形態に係る同期電子回路では、カウンタ設定レジスタ
38の設定によって容易に出力クロックCLKOUTの
ゆらぎ率の設定を行うことができるため、実測によりク
ロックノイズのレベルを測定するのが容易である。
レベルは、実測しないと正確に把握することができず、
ゆらぎ率の設定の最適値を求めるのは難しいが、この実
施形態に係る同期電子回路では、カウンタ設定レジスタ
38の設定によって容易に出力クロックCLKOUTの
ゆらぎ率の設定を行うことができるため、実測によりク
ロックノイズのレベルを測定するのが容易である。
【0078】第4の実施形態 図22は、本発明を適用した第4の実施形態に係る同期
電子回路の構成を示す回路図である。上述の第3の実施
形態の同期電子回路では単一の主機能部10を駆動して
いたが、この第4の実施形態に係る同期電子回路では、
複数(i個)の駆動ブロック911,912,913,
…,91iを有する主機能部90を駆動するようになっ
ている。
電子回路の構成を示す回路図である。上述の第3の実施
形態の同期電子回路では単一の主機能部10を駆動して
いたが、この第4の実施形態に係る同期電子回路では、
複数(i個)の駆動ブロック911,912,913,
…,91iを有する主機能部90を駆動するようになっ
ている。
【0079】これらの駆動ブロック911〜91iは、各
々異なる動作を実行するようになっており、動作してい
ないときはクロックを供給する必要がなく、例えば駆動
ブロック911が動作しているときには、この駆動ブロ
ック911にのみ出力クロックOUTCLKを供給すれ
ばよく、他の機能ブロック912〜91iには動作クロッ
ク信号セレクタ34からの出力クロックOUTCLKを
供給する必要がない。
々異なる動作を実行するようになっており、動作してい
ないときはクロックを供給する必要がなく、例えば駆動
ブロック911が動作しているときには、この駆動ブロ
ック911にのみ出力クロックOUTCLKを供給すれ
ばよく、他の機能ブロック912〜91iには動作クロッ
ク信号セレクタ34からの出力クロックOUTCLKを
供給する必要がない。
【0080】このため、この第4の実施形態の同期電子
回路は、上述の図15に示す構成に加えて、動作クロッ
ク信号セレクタ34からの出力クロックCLKOUTを
供給する主機能部90の機能ブロック911〜91iを選
択するためのクロック出力制御部80を備えており、図
15中の制御部58の代わりに制御部59を備えてい
る。
回路は、上述の図15に示す構成に加えて、動作クロッ
ク信号セレクタ34からの出力クロックCLKOUTを
供給する主機能部90の機能ブロック911〜91iを選
択するためのクロック出力制御部80を備えており、図
15中の制御部58の代わりに制御部59を備えてい
る。
【0081】クロック出力制御部80は、動作クロック
信号セレクタ34からの出力クロックCLKOUTを設
定するための主機能部90内の駆動ブロック911,9
12,913,…,91iの数に対応するi個のレジスタ
811,812,813,…,81iと、i個のANDゲー
ト821,822,823,…,82iとを備えている。
信号セレクタ34からの出力クロックCLKOUTを設
定するための主機能部90内の駆動ブロック911,9
12,913,…,91iの数に対応するi個のレジスタ
811,812,813,…,81iと、i個のANDゲー
ト821,822,823,…,82iとを備えている。
【0082】ANDゲート821〜82iの入力端子の一
方には各々レジスタ811〜81iの出力が供給されてお
り、他方の入力端子には動作クロック信号セレクタ34
からの出力クロックCLKOUTが供給されている。
方には各々レジスタ811〜81iの出力が供給されてお
り、他方の入力端子には動作クロック信号セレクタ34
からの出力クロックCLKOUTが供給されている。
【0083】このように構成された同期電子回路では、
制御部59は、各レジスタ811〜81iの設定によって
出力クロックCLKOUTを供給する機能ブロック91
1〜91iを選択する。例えば機能ブロック911を動作
させる場合には、制御部59は、この機能ブロック91
1に対応するレジスタ821に“1”を設定し、他のレジ
スタ812〜81iに“0”を設定する。これにより、A
NDゲート822〜82iの出力は常に“0”となるが、
ANDゲート821の出力は出力クロックCLKOUT
が“1”であるときに“1”となる。従って、出力クロ
ックCLKOUTは、機能ブロック911にのみ供給さ
れる。
制御部59は、各レジスタ811〜81iの設定によって
出力クロックCLKOUTを供給する機能ブロック91
1〜91iを選択する。例えば機能ブロック911を動作
させる場合には、制御部59は、この機能ブロック91
1に対応するレジスタ821に“1”を設定し、他のレジ
スタ812〜81iに“0”を設定する。これにより、A
NDゲート822〜82iの出力は常に“0”となるが、
ANDゲート821の出力は出力クロックCLKOUT
が“1”であるときに“1”となる。従って、出力クロ
ックCLKOUTは、機能ブロック911にのみ供給さ
れる。
【0084】また、機能ブロック912を動作させると
きには、制御部59は、この機能ブロック912に対応
するレジスタ822に“1”を設定し、他のレジスタ8
22〜82iに“0”を設定する。これにより、ANDゲ
ート821,823〜82iの出力は常に“0”となる
が、ANDゲート822の出力は出力クロックCLKO
UTが“1”であるときに“1”となる。従って、出力
クロックCLKOUTは、機能ブロック912にのみ供
給される。
きには、制御部59は、この機能ブロック912に対応
するレジスタ822に“1”を設定し、他のレジスタ8
22〜82iに“0”を設定する。これにより、ANDゲ
ート821,823〜82iの出力は常に“0”となる
が、ANDゲート822の出力は出力クロックCLKO
UTが“1”であるときに“1”となる。従って、出力
クロックCLKOUTは、機能ブロック912にのみ供
給される。
【0085】また、この同期電子回路では、出力クロッ
クCLKOUTを供給する機能ブロック911〜91iの
切り換えと共に、ゆらぎ率の設定を切り換えることもで
きるようになっている。
クCLKOUTを供給する機能ブロック911〜91iの
切り換えと共に、ゆらぎ率の設定を切り換えることもで
きるようになっている。
【0086】このゆらぎの設定は、上述の第3の実施形
態の同期電子回路と同様に、カウンタ設定レジスタ38
の設定によって行うことができるため、制御部59が、
上述のように、レジスタ811〜81iの設定によって出
力クロックCLKOUTを供給する機能ブロック911
〜91iを切り換える際に、カウンタ設定レジスタ38
の設定を行うことにより、出力クロックを供給する機能
ブロック911〜91i毎に出力クロックCLKOUTの
ゆらぎ率を変更することができる。
態の同期電子回路と同様に、カウンタ設定レジスタ38
の設定によって行うことができるため、制御部59が、
上述のように、レジスタ811〜81iの設定によって出
力クロックCLKOUTを供給する機能ブロック911
〜91iを切り換える際に、カウンタ設定レジスタ38
の設定を行うことにより、出力クロックを供給する機能
ブロック911〜91i毎に出力クロックCLKOUTの
ゆらぎ率を変更することができる。
【0087】また、第2の実施形態と同様に、出力クロ
ックCLKOUTを供給する機能ブロック911〜91i
毎に上述のベースクロックBaseCLKを選択するこ
とができるようになっている。
ックCLKOUTを供給する機能ブロック911〜91i
毎に上述のベースクロックBaseCLKを選択するこ
とができるようになっている。
【0088】このような動作を実現するために、制御部
59は、出力クロックCLKOUTを供給する機能ブロ
ックを切り換えるタイミングで、ベースクロック設定レ
ジスタ36の設定を変更する。これにより、ベースクロ
ック信号セレクタ37によって選択されるベースクロッ
クBaseCLKが変更される。
59は、出力クロックCLKOUTを供給する機能ブロ
ックを切り換えるタイミングで、ベースクロック設定レ
ジスタ36の設定を変更する。これにより、ベースクロ
ック信号セレクタ37によって選択されるベースクロッ
クBaseCLKが変更される。
【0089】さらに、この同期電子回路では、第1の実
施形態と同様に、出力クロックCLKOUTを供給する
機能ブロック911〜91i毎に出力クロックCLKOU
Tの立上りのタイミングあるいは立下りのタイミングの
いずれを調整するかを選択することができるようになっ
ている。
施形態と同様に、出力クロックCLKOUTを供給する
機能ブロック911〜91i毎に出力クロックCLKOU
Tの立上りのタイミングあるいは立下りのタイミングの
いずれを調整するかを選択することができるようになっ
ている。
【0090】このような動作を実現するために、制御部
59は、出力クロックCLKOUTを供給する機能ブロ
ックを切り換えるタイミングで、動作クロック信号設定
セレクタ52の非反転出力Q又は反転出力Qバーのいず
れを動作クロック信号セレクタ34に供給するかを選択
し、動作クロック信号設定セレクタ52の動作を制御す
る。これにより、出力クロックCLKOUTの立上り,
立下りのいずれのタイミングにゆらぎを持たせるかが切
り換えられる。
59は、出力クロックCLKOUTを供給する機能ブロ
ックを切り換えるタイミングで、動作クロック信号設定
セレクタ52の非反転出力Q又は反転出力Qバーのいず
れを動作クロック信号セレクタ34に供給するかを選択
し、動作クロック信号設定セレクタ52の動作を制御す
る。これにより、出力クロックCLKOUTの立上り,
立下りのいずれのタイミングにゆらぎを持たせるかが切
り換えられる。
【0091】以下、機能ブロック911,912を、各々
の仕様を満たして駆動する場合について説明する。機能
ブロック911,912は共に、所定所定周波数(例えば
20MHz)のクロックに同期して動作し、機能ブロッ
ク911はクロックの立上りに同期して動作し、クロッ
クのゆらぎ率は±5%まで許容し、機能ブロック912
はクロックの立下りに同期して動作し、クロックのゆら
ぎ率は±10%まで許容する。
の仕様を満たして駆動する場合について説明する。機能
ブロック911,912は共に、所定所定周波数(例えば
20MHz)のクロックに同期して動作し、機能ブロッ
ク911はクロックの立上りに同期して動作し、クロッ
クのゆらぎ率は±5%まで許容し、機能ブロック912
はクロックの立下りに同期して動作し、クロックのゆら
ぎ率は±10%まで許容する。
【0092】タイミングの調整を行わない(すなわちゆ
らぎ率が0%である)クロックによって機能ブロック9
11,912を各々動作させた場合に、これらの機能ブロ
ック911,912を含む主機能部90から放射されるノ
イズのスペクトルは、例えば図23(A)に示すよう
に、各々の機能ブロック911,912毎に固有の周波数
(fc1,fc2)にピークを有する。
らぎ率が0%である)クロックによって機能ブロック9
11,912を各々動作させた場合に、これらの機能ブロ
ック911,912を含む主機能部90から放射されるノ
イズのスペクトルは、例えば図23(A)に示すよう
に、各々の機能ブロック911,912毎に固有の周波数
(fc1,fc2)にピークを有する。
【0093】制御部59は、機能ブロック911を駆動
する場合には、クロックのゆらぎ率が±5%以下となる
上限値mの値(例えば5)を上述のカウンタ設定レジス
タ38に設定し、ベースクロックBaseCLKを例え
ばCLK3とすべく上述のベースクロック設定レジスタ
36の設定を行い、動作クロック信号設定セレクタ52
によってD−FF51の反転出力Qバーが動作クロック
信号セレクタ34に供給されるように制御を行う。ま
た、制御部59は、機能ブロック912を駆動する場合
には、クロックのゆらぎ率が±10%以下となる上限値
mの値(例えば15)を上述のカウンタ設定レジスタ3
8に設定し、ベースクロックBaseCLKを例えばC
LK8とすべく上述のベースクロック設定レジスタ36
の設定を行い、動作クロック信号設定セレクタ52によ
ってD−FF51の非反転出力Qが動作クロック信号セ
レクタ34に供給されるように制御を行う。
する場合には、クロックのゆらぎ率が±5%以下となる
上限値mの値(例えば5)を上述のカウンタ設定レジス
タ38に設定し、ベースクロックBaseCLKを例え
ばCLK3とすべく上述のベースクロック設定レジスタ
36の設定を行い、動作クロック信号設定セレクタ52
によってD−FF51の反転出力Qバーが動作クロック
信号セレクタ34に供給されるように制御を行う。ま
た、制御部59は、機能ブロック912を駆動する場合
には、クロックのゆらぎ率が±10%以下となる上限値
mの値(例えば15)を上述のカウンタ設定レジスタ3
8に設定し、ベースクロックBaseCLKを例えばC
LK8とすべく上述のベースクロック設定レジスタ36
の設定を行い、動作クロック信号設定セレクタ52によ
ってD−FF51の非反転出力Qが動作クロック信号セ
レクタ34に供給されるように制御を行う。
【0094】これにより、図23(B)に示すように、
例えば機能ブロック911からのクロックノイズが周波
数fc1から±2.6(=5.2/2)%程度拡散さ
れ、機能ブロック912からのクロックノイズが周波数
fc2から±8.9(=17.7/2)%程度拡散され
る。
例えば機能ブロック911からのクロックノイズが周波
数fc1から±2.6(=5.2/2)%程度拡散さ
れ、機能ブロック912からのクロックノイズが周波数
fc2から±8.9(=17.7/2)%程度拡散され
る。
【0095】上述のように、この第4の実施形態に係る
同期電子回路では、上述の第3の実施形態の効果に加え
て、制御部59が、レジスタ811〜81iの設定を変更
して出力クロックCLKOUTを供給する機能ブロック
911〜91iを選択する際に、レジスタ56,ベースク
ロック設定レジスタ36,カウンタ設定レジスタ38の
設定を変更することにより、出力クロックCLKOUT
を供給する機能ブロック毎に、立上り及び立下りのタイ
ミングのいずれにゆらぎを持たせるかの選択、ベースク
ロックBaseCLKの選択、ゆらぎ率等の設定を行う
ことができる。このため、各機能ブロック911〜91i
の特性に応じた出力クロックCLKOUTの設定を行う
ことができ、同期電子回路から放射されるクロックノイ
ズをより有効も低減させることができる。
同期電子回路では、上述の第3の実施形態の効果に加え
て、制御部59が、レジスタ811〜81iの設定を変更
して出力クロックCLKOUTを供給する機能ブロック
911〜91iを選択する際に、レジスタ56,ベースク
ロック設定レジスタ36,カウンタ設定レジスタ38の
設定を変更することにより、出力クロックCLKOUT
を供給する機能ブロック毎に、立上り及び立下りのタイ
ミングのいずれにゆらぎを持たせるかの選択、ベースク
ロックBaseCLKの選択、ゆらぎ率等の設定を行う
ことができる。このため、各機能ブロック911〜91i
の特性に応じた出力クロックCLKOUTの設定を行う
ことができ、同期電子回路から放射されるクロックノイ
ズをより有効も低減させることができる。
【0096】なお、上述の各実施形態では、基準発振器
を1つとした構成を示したが、複数の基準発振器を用
い、複数の系統のクロックを発生させる構成とすること
もできる。また、上述の第4の実施形態では、第3の実
施形態の同期電子回路に、クロック出力制御部80を設
け、複数の機能ブロックを有する主機能部90を駆動す
る場合について説明したが、第1,第2の実施形態の同
期電子回路に複数の機能ブロックを有する主機能部90
を駆動するためのクロック出力制御部80を設けてもよ
い。
を1つとした構成を示したが、複数の基準発振器を用
い、複数の系統のクロックを発生させる構成とすること
もできる。また、上述の第4の実施形態では、第3の実
施形態の同期電子回路に、クロック出力制御部80を設
け、複数の機能ブロックを有する主機能部90を駆動す
る場合について説明したが、第1,第2の実施形態の同
期電子回路に複数の機能ブロックを有する主機能部90
を駆動するためのクロック出力制御部80を設けてもよ
い。
【0097】その他、例えば上述の各実施形態では、遅
延クロック信号生成部32を、基準クロックCLK0を
各々異なる所定の遅延時間分遅延させるクロック遅延部
32 1〜32nを備える構成とした例について説明した
が、この遅延クロック信号生成部は、例えば図24に示
すように、直列に接続した複数のクロック遅延部32′
1〜32′nから構成し、各クロック遅延部32′1〜3
2′n間のノードの信号をクロックCLK1〜CLKn
として遅延クロック信号セレクタ33に供給するように
構成する等、本発明の技術的思想の範囲内で適宜変更を
加えることができる。
延クロック信号生成部32を、基準クロックCLK0を
各々異なる所定の遅延時間分遅延させるクロック遅延部
32 1〜32nを備える構成とした例について説明した
が、この遅延クロック信号生成部は、例えば図24に示
すように、直列に接続した複数のクロック遅延部32′
1〜32′nから構成し、各クロック遅延部32′1〜3
2′n間のノードの信号をクロックCLK1〜CLKn
として遅延クロック信号セレクタ33に供給するように
構成する等、本発明の技術的思想の範囲内で適宜変更を
加えることができる。
【0098】
【発明の効果】本発明に係る同期電子回路では、基準発
振器からの基準クロックと、この基準クロックを遅延さ
せる複数の遅延手段によって遅延されたクロックの立上
り及び立下りタイミングに応じたクロックを発生するこ
とにより、立上り及び立下りのいずれかのタイミングに
ゆらぎを持たせたクロックを容易に発生することができ
る。立上り及び立下りのいずれかのタイミングにゆらぎ
を持たせることにより、クロックの周波数スペクトルを
拡散することができるため、この同期電子回路では、外
部の電子機器に与える影響を低減させることができる。
振器からの基準クロックと、この基準クロックを遅延さ
せる複数の遅延手段によって遅延されたクロックの立上
り及び立下りタイミングに応じたクロックを発生するこ
とにより、立上り及び立下りのいずれかのタイミングに
ゆらぎを持たせたクロックを容易に発生することができ
る。立上り及び立下りのいずれかのタイミングにゆらぎ
を持たせることにより、クロックの周波数スペクトルを
拡散することができるため、この同期電子回路では、外
部の電子機器に与える影響を低減させることができる。
【0099】従来、このような課題を達成するために
は、電子機器全体のクロックを増加させずに、高速動作
が必要な部分においてクロックを逓倍して高速なクロッ
クを生成し、これに同期させて動作させるか、電子機器
のシールド性能を向上させる必要があったが、いずれも
電子機器のコストを増加させる問題があった。
は、電子機器全体のクロックを増加させずに、高速動作
が必要な部分においてクロックを逓倍して高速なクロッ
クを生成し、これに同期させて動作させるか、電子機器
のシールド性能を向上させる必要があったが、いずれも
電子機器のコストを増加させる問題があった。
【0100】これに対し、この同期電子回路では、遅延
手段によって各々遅延させられた複数のクロックを用い
て周波数スペクトルを拡散させたクロックを生成してい
るため、比較的コストを増加させずに、外部の電子機器
に与える影響を低減させることができる。
手段によって各々遅延させられた複数のクロックを用い
て周波数スペクトルを拡散させたクロックを生成してい
るため、比較的コストを増加させずに、外部の電子機器
に与える影響を低減させることができる。
【図1】本発明を適用した第1の実施形態に係る同期電
子回路の構成を示す回路図である。
子回路の構成を示す回路図である。
【図2】前記同期電子回路の動作を示すタイムチャート
である。
である。
【図3】前記同期電子回路により発生したクロックの波
形を示す図である。
形を示す図である。
【図4】従来の同期電子回路及び第1の実施形態の同期
電子回路によって発生したクロックのスペクトルを示す
図である。
電子回路によって発生したクロックのスペクトルを示す
図である。
【図5】前記同期電子回路の動作を示すタイムチャート
である。
である。
【図6】前記同期電子回路により発生したクロックの波
形を示す図である。
形を示す図である。
【図7】本発明を適用した第2の実施形態に係る同期電
子回路の構成を示す回路図である。
子回路の構成を示す回路図である。
【図8】前記同期電子回路の動作を示すタイムチャート
である。
である。
【図9】前記同期電子回路により発生したクロックの波
形を示す図である。
形を示す図である。
【図10】従来の同期電子回路及び本発明の同期電子回
路によって発生したクロックのスペクトルを示す図であ
る。
路によって発生したクロックのスペクトルを示す図であ
る。
【図11】前記同期電子回路により発生したクロックの
波形を示す図である。
波形を示す図である。
【図12】前記同期電子回路の動作を示すタイムチャー
トである。
トである。
【図13】前記同期電子回路により発生したクロックの
波形を示す図である。
波形を示す図である。
【図14】前記同期電子回路により発生したクロックの
波形を示す図である。
波形を示す図である。
【図15】本発明を適用した第3の実施形態に係る同期
電子回路の構成を示す回路図である。
電子回路の構成を示す回路図である。
【図16】前記同期電子回路の動作を示すタイムチャー
トである。
トである。
【図17】前記同期電子回路により発生したクロックの
波形を示す図である。
波形を示す図である。
【図18】ノイズの周波数分布を示す図である。
【図19】前記同期電子回路の動作を示すタイムチャー
トである。
トである。
【図20】前記同期電子回路により発生したクロックの
波形を示す図である。
波形を示す図である。
【図21】ノイズの周波数分布を示す図である。
【図22】本発明を適用した第4の実施形態に係る同期
電子回路の構成を示す回路図である。
電子回路の構成を示す回路図である。
【図23】ノイズの周波数分布を示す図である。
【図24】前記同期電子回路を構成するクロック信号発
生部の他の構成例を示すブロック図である。
生部の他の構成例を示すブロック図である。
【図25】方形波の周波数スペクトルを示す図である。
10 主機能部 20 基準発振器 30,60,70 クロック信号発生部 31 PLL 32 遅延クロック信号生成部 321,322,…,32n-1,32n クロック遅延部 33 遅延クロック信号セレクタ 34 動作クロック信号セレクタ 35 カウンタ 36 ベースクロック設定レジスタ 37 ベースクロック信号セレクタ 38 カウンタ設定レジスタ 40 クロック信号制御部 50 動作クロック信号制御部 51 D−FF 52 動作クロック信号設定セレクタ 55,57,58,59 制御部 56 レジスタ 80 クロック出力制御部 811,812,813,…,81i 出力設定レジスタ 821,822,823,…,82i ANDゲート 90 主機能部 911,912,913,…,91i 機能ブロック
Claims (5)
- 【請求項1】 タイミングの基準となる基準クロックを
遅延させる複数の遅延手段と、 該各遅延手段によって遅延させられたクロック又は基準
クロックを順次選択する選択手段と、 該選択手段によって選択されたクロックの立上りタイミ
ングに一致する立上りタイミング、又は選択手段によっ
て選択されたクロックの立下りタイミングに一致する立
下りタイミングを有するクロックを生成するクロック生
成手段とを備えることを特徴とするクロック発生装置。 - 【請求項2】 前記クロック生成手段は、前記基準クロ
ックの立下りタイミングに一致する立下りタイミング及
び前記選択手段によって選択されたクロックの立上りタ
イミングに一致する立上りタイミング、又は基準クロッ
クの立上りタイミングに一致する立上りタイミング及び
前記選択手段によって選択されたクロックの立下りタイ
ミングに一致する立下りタイミングを有するクロックを
生成することを特徴とする請求項1記載のクロック発生
装置。 - 【請求項3】 前記各遅延手段によって遅延させられた
クロックのいずれかをベースクロックとして選択するベ
ースクロック選択手段を備え、 前記クロック生成手段は、該ベースクロック選択手段に
よって選択されたクロックの立下りタイミングに一致す
る立下りタイミング及び前記選択手段によって選択され
たクロックの立上りタイミングに一致する立上りタイミ
ング、又はベースクロック選択手段によって選択された
クロックの立上りタイミングに一致する立上りタイミン
グ及び前記選択手段によって選択されたクロックの立下
りタイミングに一致する立下りタイミングを有するクロ
ックを生成することを特徴とする請求項1記載のクロッ
ク発生装置。 - 【請求項4】 前記選択手段が選択するクロックの範囲
を制限する制限手段を備えることを特徴とする請求項1
記載のクロック発生装置。 - 【請求項5】 各々前記クロック生成部からのクロック
に同期して動作する複数の機能ブロック毎に前記クロッ
ク生成手段の動作を設定する設定手段と、 前記クロック生成手段からのクロックを供給する前記機
能ブロックを制御するクロック供給制御手段とを備える
ことを特徴とする請求項1記載のクロック発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000262363A JP2002073199A (ja) | 2000-08-31 | 2000-08-31 | クロック発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000262363A JP2002073199A (ja) | 2000-08-31 | 2000-08-31 | クロック発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002073199A true JP2002073199A (ja) | 2002-03-12 |
Family
ID=18750057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000262363A Pending JP2002073199A (ja) | 2000-08-31 | 2000-08-31 | クロック発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002073199A (ja) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004013784A (ja) * | 2002-06-11 | 2004-01-15 | Oki Electric Ind Co Ltd | クロック変調回路 |
JP2004145435A (ja) * | 2002-10-22 | 2004-05-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
JP2005004451A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | スペクトラム拡散クロック発生装置 |
JP2005144848A (ja) * | 2003-11-14 | 2005-06-09 | Kyocera Mita Corp | 画像形成装置 |
JP2005184488A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 周波数変調回路 |
JP2006039693A (ja) * | 2004-07-23 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007510997A (ja) * | 2003-11-12 | 2007-04-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子回路における電力消費ピークの制御 |
JP2007233968A (ja) * | 2006-03-03 | 2007-09-13 | Nec Electronics Corp | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
JP2007249639A (ja) * | 2006-03-16 | 2007-09-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
JP2011146763A (ja) * | 2010-01-12 | 2011-07-28 | Kawasaki Microelectronics Inc | スペクトラム拡散クロックジェネレータ |
CN104079755A (zh) * | 2013-03-29 | 2014-10-01 | 京瓷办公信息***株式会社 | 半导体集成电路、信息处理装置以及图像形成装置 |
JP2019205160A (ja) * | 2018-05-24 | 2019-11-28 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | デューティサイクルが可変な基準発振器、周波数合成器、及び基準発振器を備える信号レシーバー |
KR20200137287A (ko) * | 2019-05-29 | 2020-12-09 | 한국전자통신연구원 | 디지털 클럭 생성 장치 및 방법 |
-
2000
- 2000-08-31 JP JP2000262363A patent/JP2002073199A/ja active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004013784A (ja) * | 2002-06-11 | 2004-01-15 | Oki Electric Ind Co Ltd | クロック変調回路 |
JP2004145435A (ja) * | 2002-10-22 | 2004-05-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
JP2005004451A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | スペクトラム拡散クロック発生装置 |
US7697592B2 (en) | 2003-06-11 | 2010-04-13 | Nec Electronics Corporation | Spread spectrum clock generating apparatus |
JP2007510997A (ja) * | 2003-11-12 | 2007-04-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子回路における電力消費ピークの制御 |
JP2005144848A (ja) * | 2003-11-14 | 2005-06-09 | Kyocera Mita Corp | 画像形成装置 |
JP2005184488A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 周波数変調回路 |
JP2006039693A (ja) * | 2004-07-23 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007233968A (ja) * | 2006-03-03 | 2007-09-13 | Nec Electronics Corp | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
JP4684919B2 (ja) * | 2006-03-03 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
JP2007249639A (ja) * | 2006-03-16 | 2007-09-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
JP4728152B2 (ja) * | 2006-03-16 | 2011-07-20 | 川崎マイクロエレクトロニクス株式会社 | スペクトラム拡散クロックジェネレータ |
JP2011146763A (ja) * | 2010-01-12 | 2011-07-28 | Kawasaki Microelectronics Inc | スペクトラム拡散クロックジェネレータ |
CN104079755A (zh) * | 2013-03-29 | 2014-10-01 | 京瓷办公信息***株式会社 | 半导体集成电路、信息处理装置以及图像形成装置 |
JP2014194701A (ja) * | 2013-03-29 | 2014-10-09 | Kyocera Document Solutions Inc | 半導体集積回路、情報処理装置及び画像形成装置 |
US9337809B2 (en) | 2013-03-29 | 2016-05-10 | Kyocera Document Solutions Inc. | Semiconductor integrated circuit, information processing device and image forming apparatus |
JP2019205160A (ja) * | 2018-05-24 | 2019-11-28 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | デューティサイクルが可変な基準発振器、周波数合成器、及び基準発振器を備える信号レシーバー |
KR20200137287A (ko) * | 2019-05-29 | 2020-12-09 | 한국전자통신연구원 | 디지털 클럭 생성 장치 및 방법 |
KR102403183B1 (ko) | 2019-05-29 | 2022-05-30 | 한국전자통신연구원 | 디지털 클럭 생성 장치 및 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11916557B2 (en) | Clock spread spectrum circuit, electronic equipment, and clock spread spectrum method | |
US8106690B2 (en) | Semiconductor integrated circuit device | |
JP5165585B2 (ja) | 高速スイッチングのための周波数合成の新規方法 | |
US6775342B1 (en) | Digital phase shifter | |
US9397647B2 (en) | Clock spurs reduction technique | |
US6542013B1 (en) | Fractional divisors for multiple-phase PLL systems | |
JP2002073199A (ja) | クロック発生装置 | |
JP5672092B2 (ja) | スペクトラム拡散クロック発生回路 | |
JP4390353B2 (ja) | クロック生成方法およびクロック生成回路 | |
TWI284453B (en) | Propagation delay compensation for improving the linearity and maximum frequency of tunable oscillators | |
KR100865643B1 (ko) | 스펙트럼 확산 클록 제어 장치 및 스펙트럼 확산 클록 발생장치 | |
US20160191284A1 (en) | Clock signal generating apparatus, clock signal generating method, and medium | |
WO2002075337A2 (en) | Low-jitter clock for test system | |
GB2493026A (en) | Method of spreading a clock signal using a variable delay | |
US5614868A (en) | Phase locked loop having voltage controlled oscillator utilizing combinational logic | |
US6407606B1 (en) | Clock generating apparatus | |
JP2004206696A (ja) | 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ | |
US11949420B2 (en) | Clock spread spectrum circuit, electronic equipment, and clock spread spectrum method | |
De Martino et al. | A standard-cell-based all-digital PWM modulator with high resolution and spread-spectrum capability | |
JP2004032586A (ja) | 逓倍pll回路 | |
JP2004511933A (ja) | デジタル移相器 | |
JP2005070960A (ja) | 半導体集積回路 | |
JP3496664B2 (ja) | 乱数発生装置 | |
JP3267945B2 (ja) | 周波数シンセサイザ装置と周波数生成方法 | |
KR100206154B1 (ko) | 이동통신 시스템에서의 위상 가변회로 |