JP2002064497A - Ａｔｍ交換機 - Google Patents
Ａｔｍ交換機Info
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- H04L49/20—Support for services
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- H04L12/54—Store-and-forward switching systems
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- H04L2012/568—Load balancing, smoothing or shaping
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 ＶＰ毎のレートシェーピングによるセルの蓄
積量に応じＶＣ毎の出力レートをダイナミックに変化さ
せＶＣ毎ＶＰ毎のレートシェーピングを行う。 【解決手段】 セルバッファ２０３〜２Ｎ３からＦＩＦ
Ｏ動作でセルをコネクション情報付与部３０３に送り、
セルに付与されたスイッチ内コネクション識別番号から
サービスクラス等のコネクション情報を得てセルに付与
する。出力セルバッファ３０５ではセルをＶＣ毎にキュ
ーイングする。ＶＣセルレート制御部３０６は、コネク
ション情報に応じ、出力セルバッファからセルを読み出
し、出力するセルのトラヒック優先制御、レート制御を
行なう。各ＶＣのセルは、後段のＶＰセルレート制御部
でのセル蓄積量を示すＶＰセルレート制御信号に応じ、
最小セルレート以上ピークセルレート以下で出力され
る。３０２は、ＶＰ毎にセルをバッファにキューイング
し、セルのトラヒック優先制御、レート制御を行なう。
積量に応じＶＣ毎の出力レートをダイナミックに変化さ
せＶＣ毎ＶＰ毎のレートシェーピングを行う。 【解決手段】 セルバッファ２０３〜２Ｎ３からＦＩＦ
Ｏ動作でセルをコネクション情報付与部３０３に送り、
セルに付与されたスイッチ内コネクション識別番号から
サービスクラス等のコネクション情報を得てセルに付与
する。出力セルバッファ３０５ではセルをＶＣ毎にキュ
ーイングする。ＶＣセルレート制御部３０６は、コネク
ション情報に応じ、出力セルバッファからセルを読み出
し、出力するセルのトラヒック優先制御、レート制御を
行なう。各ＶＣのセルは、後段のＶＰセルレート制御部
でのセル蓄積量を示すＶＰセルレート制御信号に応じ、
最小セルレート以上ピークセルレート以下で出力され
る。３０２は、ＶＰ毎にセルをバッファにキューイング
し、セルのトラヒック優先制御、レート制御を行なう。
Description
【０００１】
【発明が属する技術分野】本発明は、ＡＴＭ交換機に関
し、特に、セルの蓄積量に応じ、ＶＣ毎及びＶＣ毎の出
力レートをダイナミックに変化させるセルレートシェー
ビングを行うＡＴＭ交換機に関する。
し、特に、セルの蓄積量に応じ、ＶＣ毎及びＶＣ毎の出
力レートをダイナミックに変化させるセルレートシェー
ビングを行うＡＴＭ交換機に関する。
【０００２】
【従来の技術】従来、ＡＴＭ交換機では、出力セルバッ
ファ側にセルレートシェーピング機能を持ち、ＶＣまた
はＶＰ毎のピークセルレートを制御し、回線へ出力す
る。
ファ側にセルレートシェーピング機能を持ち、ＶＣまた
はＶＰ毎のピークセルレートを制御し、回線へ出力す
る。
【０００３】
【発明が解決しようとする課題】仮想パス（ＶＰ）内の
各仮想チャンネル（ＶＣ）のピークセルレート合計値
（Σ（ＶＣＰＣＲ））、ＶＰ内の各ＶＣの最小セルレー
ト合計値（Σ（ＶＣＭＣＲ））、ＶＰのピークセルレー
ト（ＶＰＰＣＲ）に基づいて、Σ（ＶＣＭＣＲ）≦ＶＰ
ＰＣＲ≦Σ（ＶＣＰＣＲ）という条件で各ＶＣの最小セ
ルレート保証、ＶＰおよび各ＶＣのピークセルレートシ
ェーピングを行ないたい場合があるが、従来のシェーパ
では、ＶＰ毎にセルレートシェーピングを行なった場
合、ＶＰ内の各ＶＣの最小セルレート保証、ピークセル
レートシェーピングを実現することができない。
各仮想チャンネル（ＶＣ）のピークセルレート合計値
（Σ（ＶＣＰＣＲ））、ＶＰ内の各ＶＣの最小セルレー
ト合計値（Σ（ＶＣＭＣＲ））、ＶＰのピークセルレー
ト（ＶＰＰＣＲ）に基づいて、Σ（ＶＣＭＣＲ）≦ＶＰ
ＰＣＲ≦Σ（ＶＣＰＣＲ）という条件で各ＶＣの最小セ
ルレート保証、ＶＰおよび各ＶＣのピークセルレートシ
ェーピングを行ないたい場合があるが、従来のシェーパ
では、ＶＰ毎にセルレートシェーピングを行なった場
合、ＶＰ内の各ＶＣの最小セルレート保証、ピークセル
レートシェーピングを実現することができない。
【０００４】従来のシェーパを２段構成とし、前段でＶ
Ｃ毎のピークセルレート、後段でＶＰ毎のピークセルレ
ートを制御する方法も考えられるが、各ＶＣの最小セル
レート保証を同時に実現するのは入力セルバッファ側へ
のフィードバック制御が複雑になり、実現できてもコス
ト高になるという問題がある。
Ｃ毎のピークセルレート、後段でＶＰ毎のピークセルレ
ートを制御する方法も考えられるが、各ＶＣの最小セル
レート保証を同時に実現するのは入力セルバッファ側へ
のフィードバック制御が複雑になり、実現できてもコス
ト高になるという問題がある。
【０００５】そこで、本発明は、ＶＰ毎のレートシェー
ピングによるセルの蓄積量に応じ、ＶＣ毎の出力レート
を最小セルレートからピークセルレートまでダイナミッ
クに変化させることにより、簡単な構成でＶＣ毎、ＶＰ
毎の階層シェーピングを実現することを課題としてい
る。
ピングによるセルの蓄積量に応じ、ＶＣ毎の出力レート
を最小セルレートからピークセルレートまでダイナミッ
クに変化させることにより、簡単な構成でＶＣ毎、ＶＰ
毎の階層シェーピングを実現することを課題としてい
る。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、１又は２以上の入力側回線インタフェー
スと、１又は２以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
（ＡＴＭ）コアスイッチとを含むＡＴＭ交換機であっ
て、前記出力側回線インタフェースは、ＶＣ毎に蓄積さ
れたセル数を入力側インタフェースにフィードバック
し、そのフィードバックに基づいて、前記入力側インタ
フェースは仮想チャンネル（ＶＣ）のピークセルレート
合計値が、そのＶＣが属する仮想パス（ＶＰ）のピーク
セルレートを超えないように、前記セルのレートをシェ
ーピングするとともに、前記出力側回線インタフェース
は、ＶＣ毎に蓄積されたセル数に基づいて、そのＶＣが
属するＶＰのピークセルレートが、そのＶＰに属するＶ
Ｃのピークセルレート合計値を超えないようにしてい
る。
めの本発明は、１又は２以上の入力側回線インタフェー
スと、１又は２以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
（ＡＴＭ）コアスイッチとを含むＡＴＭ交換機であっ
て、前記出力側回線インタフェースは、ＶＣ毎に蓄積さ
れたセル数を入力側インタフェースにフィードバック
し、そのフィードバックに基づいて、前記入力側インタ
フェースは仮想チャンネル（ＶＣ）のピークセルレート
合計値が、そのＶＣが属する仮想パス（ＶＰ）のピーク
セルレートを超えないように、前記セルのレートをシェ
ーピングするとともに、前記出力側回線インタフェース
は、ＶＣ毎に蓄積されたセル数に基づいて、そのＶＣが
属するＶＰのピークセルレートが、そのＶＰに属するＶ
Ｃのピークセルレート合計値を超えないようにしてい
る。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【０００８】図１は、本発明のＡＴＭ交換機のブロック
図である。このＡＴＭ交換機は、入力側回線インタフェ
ース部１００〜１Ｎ０、ＡＴＭスイッチ部２００、出力
側回線インタフェース部３００〜３Ｎ０からなる。
図である。このＡＴＭ交換機は、入力側回線インタフェ
ース部１００〜１Ｎ０、ＡＴＭスイッチ部２００、出力
側回線インタフェース部３００〜３Ｎ０からなる。
【０００９】図２は、入力側回線インタフェース部１０
０〜１Ｎ０のＶＣセルレート制御部１０１のブロック図
である。１０２は、入力側コネクション情報テーブル１
０３に基づいて，入力回線番号およびセルのヘッダのＶ
ＰＩ／ＶＣＩから、そのセルのサービスクラス、最小セ
ルレート、出力スイッチポート番号、スイッチ内コネク
ション識別番号等のコネクション情報を得て、そのセル
に付与する入力側コネクション情報付与部である。
０〜１Ｎ０のＶＣセルレート制御部１０１のブロック図
である。１０２は、入力側コネクション情報テーブル１
０３に基づいて，入力回線番号およびセルのヘッダのＶ
ＰＩ／ＶＣＩから、そのセルのサービスクラス、最小セ
ルレート、出力スイッチポート番号、スイッチ内コネク
ション識別番号等のコネクション情報を得て、そのセル
に付与する入力側コネクション情報付与部である。
【００１０】１０３は、入力側コネクション情報テーブ
ルである。
ルである。
【００１１】１０４は、ＶＣ毎にセルをキューイングす
る入力セルバッファである。
る入力セルバッファである。
【００１２】１０５は、セルに付与されたコネクション
情報に応じ、セルをバッファから読み出し、ＡＴＭコア
スイッチ部２００へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。
情報に応じ、セルをバッファから読み出し、ＡＴＭコア
スイッチ部２００へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。
【００１３】各ＶＣのセルは、各出力側回線インタフェ
ース３００〜３Ｎ０でのセル蓄積量を示すＶＣセルレー
ト制御信号に応じ、最小セルレートまたはそれ以上で出
力される。
ース３００〜３Ｎ０でのセル蓄積量を示すＶＣセルレー
ト制御信号に応じ、最小セルレートまたはそれ以上で出
力される。
【００１４】図３は、入力側コネクション情報テーブル
１０３の一例である。入力セルのＶＰＩ／ＶＣＩに対応
して、予め契約してある内容の入力回線番号、サービス
クラス、最小セルレート、出力スイッチポート番号、ス
イッチ内コネクッション識別番号が、このテーブルに格
納されている。
１０３の一例である。入力セルのＶＰＩ／ＶＣＩに対応
して、予め契約してある内容の入力回線番号、サービス
クラス、最小セルレート、出力スイッチポート番号、ス
イッチ内コネクッション識別番号が、このテーブルに格
納されている。
【００１５】図４は、ＡＴＭコアスイッチ部２００のブ
ロック図である。
ロック図である。
【００１６】２０１は、全回線インタフェース部からの
セルを全て多重し、高速バスへ出力するセル多重部であ
る。
セルを全て多重し、高速バスへ出力するセル多重部であ
る。
【００１７】２０２は、セルに付与された出力ポート識
別番号を自出力ポート番号と比較し一致したセルのみ通
過させるセルフィルタである。
別番号を自出力ポート番号と比較し一致したセルのみ通
過させるセルフィルタである。
【００１８】２０３は、出力ポート毎にフィルタを通過
したセルを一時蓄積し、速度変換し出力側回線インタフ
ェース部３００〜３Ｎ０へ出力（ＦＩＦＯ動作）するセ
ルバッファである。
したセルを一時蓄積し、速度変換し出力側回線インタフ
ェース部３００〜３Ｎ０へ出力（ＦＩＦＯ動作）するセ
ルバッファである。
【００１９】図５は、出力側回線インタフェース部３０
０のＶＣセルレート制御部３０１及びＶＰセルレート制
御部３０２のブロック図である。ＶＣセルレート制御部
３Ｎ１及びＶＰセルレート制御部３Ｎ２も同様である。
０のＶＣセルレート制御部３０１及びＶＰセルレート制
御部３０２のブロック図である。ＶＣセルレート制御部
３Ｎ１及びＶＰセルレート制御部３Ｎ２も同様である。
【００２０】３０２は、ＶＰ毎にセルをバッファにキュ
ーイングし、セルに付与されたコネクション情報に応
じ、セルをバッファから読み出し、回線へ出力するセル
のトラヒック優先制御、レート制御を行なうセルレート
制御部である。各ＶＰのセルは、ピークセルレート以下
で出力される。
ーイングし、セルに付与されたコネクション情報に応
じ、セルをバッファから読み出し、回線へ出力するセル
のトラヒック優先制御、レート制御を行なうセルレート
制御部である。各ＶＰのセルは、ピークセルレート以下
で出力される。
【００２１】３０３は、出力側コネクション情報テーブ
ル３０４でセルに付与されたスイッチ内コネクション識
別番号からサービスクラス、ＶＣ最小セルレート、ＶＣ
ピークセルレート、ＶＰピークセルレート、出力回線番
号、出力ＶＰＩ／ＶＣＩなどのコネクション情報を得て
セルに付与する出力側コネクション情報付与部である。
ル３０４でセルに付与されたスイッチ内コネクション識
別番号からサービスクラス、ＶＣ最小セルレート、ＶＣ
ピークセルレート、ＶＰピークセルレート、出力回線番
号、出力ＶＰＩ／ＶＣＩなどのコネクション情報を得て
セルに付与する出力側コネクション情報付与部である。
【００２２】３０４は、出力側コネクション情報テーブ
ルの一例である。
ルの一例である。
【００２３】３０５は、ＶＣ毎にセルをキューイングす
る出力セルバッファである。
る出力セルバッファである。
【００２４】３０６は、セルに付与されたコネクション
情報に応じ、セルをバッファから読み出し、出力するセ
ルのトラヒック優先制御、レート制御を行なうセルレー
ト制御部である。各ＶＣのセルは、後段のＶＰセルレー
ト制御部でのセル蓄積量を示すＶＰセルレート制御信号
に応じ、最小セルレート以上、ピークセルレート以下で
出力される。
情報に応じ、セルをバッファから読み出し、出力するセ
ルのトラヒック優先制御、レート制御を行なうセルレー
ト制御部である。各ＶＣのセルは、後段のＶＰセルレー
ト制御部でのセル蓄積量を示すＶＰセルレート制御信号
に応じ、最小セルレート以上、ピークセルレート以下で
出力される。
【００２５】図６は、出力側コネクション情報テーブル
の一例である。ＡＴＭコアスイッチ部２００から入力さ
れた入力セルのスイッチ内コネクション識別番号に対応
して、予め契約してある内容のサービスクラス、ＶＣ最
小セルレート、ＶＣビークセルレート（ＶＣＰＣＲ）、
ＶＰピークセルレート（ＶＰＰＣＲＶＣＰ）、出力回線
番号、出力ＶＰＩ／ＶＣＩが、このテーブルに格納され
ている。
の一例である。ＡＴＭコアスイッチ部２００から入力さ
れた入力セルのスイッチ内コネクション識別番号に対応
して、予め契約してある内容のサービスクラス、ＶＣ最
小セルレート、ＶＣビークセルレート（ＶＣＰＣＲ）、
ＶＰピークセルレート（ＶＰＰＣＲＶＣＰ）、出力回線
番号、出力ＶＰＩ／ＶＣＩが、このテーブルに格納され
ている。
【００２６】次に、本発明のセルレートシェーバの動作
について説明する。
について説明する。
【００２７】回線からのセルは、物理レイヤ処理部で終
端され、入力ＶＣセルレート制御部１０１へ入る。
端され、入力ＶＣセルレート制御部１０１へ入る。
【００２８】入力側のコネクション情報付与部１０２
は、コネクション情報テーブル１０３を参照して、入力
回線番号およびセルのヘッダのＶＰＩ／ＶＣＩからサー
ビスクラス、最小セルレート、スイッチ出力ポート識別
番号、スイッチ内コネクション識別番号などのコネクシ
ョン情報をセルに付与する。
は、コネクション情報テーブル１０３を参照して、入力
回線番号およびセルのヘッダのＶＰＩ／ＶＣＩからサー
ビスクラス、最小セルレート、スイッチ出力ポート識別
番号、スイッチ内コネクション識別番号などのコネクシ
ョン情報をセルに付与する。
【００２９】ここに、入力回線番号は複数の入力側回線
インタフェース部１００〜１Ｎ１を使用して、複数の回
線、この場合（Ｎ＋１）本の回線、を収容するために必
要である。
インタフェース部１００〜１Ｎ１を使用して、複数の回
線、この場合（Ｎ＋１）本の回線、を収容するために必
要である。
【００３０】入力セルバッファ１０４では、セルをＶＣ
毎にキューイングする。
毎にキューイングする。
【００３１】セルレート制御部１０５は、セルに付与さ
れたコネクション情報に応じ、入力セルバッファからセ
ルを読み出し、ＡＴＭコアスイッチ部へ出力するセルの
トラヒック優先制御、レート制御を行なう。ここに、Ｖ
Ｃセルレート制御信号は、出力側回線インタフェースの
出力セルレート制御部３０１から３Ｎ１からフィードバ
ックされる。更に、このセルレート制御信号は、各出力
側回線インタフェース３００〜３Ｎ０でのセル蓄積量を
示す信号である。
れたコネクション情報に応じ、入力セルバッファからセ
ルを読み出し、ＡＴＭコアスイッチ部へ出力するセルの
トラヒック優先制御、レート制御を行なう。ここに、Ｖ
Ｃセルレート制御信号は、出力側回線インタフェースの
出力セルレート制御部３０１から３Ｎ１からフィードバ
ックされる。更に、このセルレート制御信号は、各出力
側回線インタフェース３００〜３Ｎ０でのセル蓄積量を
示す信号である。
【００３２】そして、出力側回線インタフェース３００
〜３Ｎ０からのセルレート制御信号に基づいて、入力側
回線インタフェース１０１〜ＩＮ１は、Σ（ＶＣＭＣ
Ｒ）≦ＶＰＰＣＲ≦Σ（ＶＣＰＣＲ）という条件で各Ｖ
Ｃの最小セルレート保証、ＶＰおよび各ＶＣのピークセ
ルレートシェーピングを行なう。すなわち、ＶＣセルレ
ート制御信号に応じ、各ＶＣのセルは最小セルレートま
たはそれ以上で出力される。
〜３Ｎ０からのセルレート制御信号に基づいて、入力側
回線インタフェース１０１〜ＩＮ１は、Σ（ＶＣＭＣ
Ｒ）≦ＶＰＰＣＲ≦Σ（ＶＣＰＣＲ）という条件で各Ｖ
Ｃの最小セルレート保証、ＶＰおよび各ＶＣのピークセ
ルレートシェーピングを行なう。すなわち、ＶＣセルレ
ート制御信号に応じ、各ＶＣのセルは最小セルレートま
たはそれ以上で出力される。
【００３３】ＡＴＭスイッチ部２００では、全回線イン
タフェース部からのセルを全て多重し、高速バスへ出力
する。
タフェース部からのセルを全て多重し、高速バスへ出力
する。
【００３４】セルフィルタ２０２〜２Ｎ２は、セルに付
与されたスイッチ出力ポート識別番号を自出力ポート番
号と比較し一致したセルのみ通過させる。
与されたスイッチ出力ポート識別番号を自出力ポート番
号と比較し一致したセルのみ通過させる。
【００３５】セルバッファ２０３〜２Ｎ３は出力ポート
毎にフィルタを通過したセルを一時蓄積し、速度変換し
回線インタフェース部へＦＩＦＯ動作によって出力す
る。
毎にフィルタを通過したセルを一時蓄積し、速度変換し
回線インタフェース部へＦＩＦＯ動作によって出力す
る。
【００３６】出力側回線インタフェース部のコネクショ
ン情報付与部３０３は、コネクション情報テーブル３０
４でセルに付与されたスイッチ内コネクション識別番号
からサービスクラス、ＶＣ最小セルレート、ＶＣピーク
セルレート、ＶＰピークセルレート、出力回線番号、出
力ＶＰＩ／ＶＣＩなどのコネクション情報を得てセルに
付与する。
ン情報付与部３０３は、コネクション情報テーブル３０
４でセルに付与されたスイッチ内コネクション識別番号
からサービスクラス、ＶＣ最小セルレート、ＶＣピーク
セルレート、ＶＰピークセルレート、出力回線番号、出
力ＶＰＩ／ＶＣＩなどのコネクション情報を得てセルに
付与する。
【００３７】出力セルバッファ３０５では、セルをＶＣ
毎にキューイングする。
毎にキューイングする。
【００３８】ＶＣセルレート制御部３０６は、セルに付
与されたコネクション情報に応じ、出力セルバッファか
らセルを読み出し、出力するセルのトラヒック優先制
御、レート制御を行なう。各ＶＣのセルは、後段のＶＰ
セルレート制御部３０２〜３Ｎ２でのセル蓄積量を示す
ＶＰセルレート制御信号に応じ、最小セルレート以上、
ピークセルレート以下で出力される。
与されたコネクション情報に応じ、出力セルバッファか
らセルを読み出し、出力するセルのトラヒック優先制
御、レート制御を行なう。各ＶＣのセルは、後段のＶＰ
セルレート制御部３０２〜３Ｎ２でのセル蓄積量を示す
ＶＰセルレート制御信号に応じ、最小セルレート以上、
ピークセルレート以下で出力される。
【００３９】出力ＶＰセルレート制御部３０２〜３Ｎ２
は、ＶＰ毎にセルをバッファにキューイングし、セルに
付与されたコネクション情報に応じ、セルをバッファか
ら読み出し、回線へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。各Ｖ
Ｐのセルは、ピークセルレート以下で出力される。
は、ＶＰ毎にセルをバッファにキューイングし、セルに
付与されたコネクション情報に応じ、セルをバッファか
ら読み出し、回線へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。各Ｖ
Ｐのセルは、ピークセルレート以下で出力される。
【００４０】
【発明の効果】以上説明した本発明によれば、ＶＣ毎、
ＶＰ毎の階層シェーピングを簡単な構成、制御で実現で
きる。
ＶＰ毎の階層シェーピングを簡単な構成、制御で実現で
きる。
【図１】本発明のセルレートシェーバのブロック図
【図２】入力側回線インタフェース部のＶＣセルレート
制御部のブロック図
制御部のブロック図
【図３】入力側コネクション情報テーブルの一例を示す
表
表
【図４】ＡＴＭコアスイッチのブロック図
【図５】出力側回線インタフェース部のＶＣセルレート
制御部及びＶＰセルレート制御部のブロック図
制御部及びＶＰセルレート制御部のブロック図
【図６】出力側コネクション情報テーブルの一例を示す
表
表
１００〜１Ｎ０ 入力側回線インタフェース部 １０１〜１Ｎ１ 入力ＶＣセルレート制御部 １０２ 入力側コネクション情報付与部 １０３ 入力側コネクション情報テーブル １０４ 入力セルバッファ １０５ セルレート制御部 ２００ ＡＴＭコアスイッチ部 ２０１ セル多重部 ２０２〜２Ｎ２ セルフィルタ ２０３〜２Ｎ３ セルバッファ ３００〜３Ｎ０ 出力側回線インタフェース部 ３０１〜３Ｎ１ 出力ＶＣセルレート制御部 ３０２〜３Ｎ２ 出力ＶＰセルレート制御部 ３０３ 出力側コネクション情報付与部 ３０４ 出力側コネクション情報テーブル ３０５ 出力セルバッファ ３０６ ＶＣセルレート制御部
フロントページの続き (72)発明者 高橋 薫生 東京都港区三田１丁目４番28号 日本電気 通信システム株式会社内 Ｆターム(参考） 5K030 HA10 HB14 HB29 JA01 KA13 LC02 MB15
Claims (6)
- 【請求項１】 １又は２以上の入力側回線インタフェー
スと、１又は２以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
（ＡＴＭ）コアスイッチとを含むＡＴＭ交換機であっ
て、 前記出力側回線インタフェースは、ＶＣ毎に蓄積された
セル数を入力側インタフェースにフィードバックし、そ
のフィードバックに基づいて、前記入力側インタフェー
スは仮想チャンネル（ＶＣ）のピークセルレート合計値
が、そのＶＣが属する仮想パス（ＶＰ）のピークセルレ
ートを超えないように、前記セルのレートをシェーピン
グするとともに、 前記出力側回線インタフェースは、ＶＣ毎に蓄積された
セル数に基づいて、そのＶＣが属するＶＰのピークセル
レートが、そのＶＰに属するＶＣのピークセルレート合
計値を超えないようにすることを特徴とするＡＴＭ交換
機。 - 【請求項２】 前記入力側回線インタフェースは、物理
レイヤ処理部と、入力ＶＣセルレート制御部を含み、 前記物理レイヤ処理部で前記セルを終端して前記入力Ｖ
Ｃセルレート制御部にそのセルを送り、 前記入力ＶＣセルレート制御部は、前記フィードバック
に基づいてＶＣ毎に前記セルのレートを制御することを
特徴とする請求項１記載のＡＴＭ交換機。 - 【請求項３】 前記出力側回線インタフェースは、ＶＣ
毎に蓄積したセル数を格納する出力ＶＣセルレート制御
部と、前記出力ＶＣセルレート制御部に格納されたセル
数に基づいてＶＰ毎のセルレートを制御する出力ＶＰセ
ルレート制御部と、前記出力ＶＰセルレート制御部から
のセルを回線に出力する物理レイヤとを備え、 前記出力ＶＣセルレート制御部は、前記入力ＶＣセルレ
ート制御部に前記セル数をフィードバックすることを特
徴とする請求項１記載のＡＲＭ交換機。 - 【請求項４】 前記ＡＴＭコアスイッチは、全回線イン
タフェース部からのセルを多重する多重手段と、セルに
付与された出力ポート識別番号を自出力ポート番号と比
較し一致したセルのみ通過させるフィルタ手段と、出力
ポート毎にフィルタを通過したセルを一時蓄積し速度変
換して前記出力側回線インタフェースへ出力するセルバ
ッファとを備え、 前記セルバッファは、前記セルを先入れ先だしすること
を特徴とする請求項１記載のＡＴＭ交換機。 - 【請求項５】 前記入力セルレート制御部は、入力セル
のＶＰＩ／ＶＣＩに対応して、予め契約してある内容の
入力回線番号、サービスクラス、最小セルレート、出力
スイッチポート番号、スイッチ内コネクッション識別番
号を格納することを特徴とする請求項２記載のＡＴＭ交
換機。 - 【請求項６】 前記出力ＶＣセルレート制御部は、セル
のスイッチ内コネクション識別番号に対応して、予め契
約してある内容のサービスクラス、ＶＣ最小セルレー
ト、ＶＣビークセルレート（ＶＣＰＣＲ）、ＶＰピーク
セルレート（ＶＰＰＣＲＶＣＰ）、出力回線番号、出力
ＶＰＩ／ＶＣＩを格納することを特徴とする請求項３記
載のＡＴＭ交換機。
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