JP2002064497A - Atm交換機 - Google Patents
Atm交換機Info
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Quality & Reliability (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 VP毎のレートシェーピングによるセルの蓄
積量に応じVC毎の出力レートをダイナミックに変化さ
せVC毎VP毎のレートシェーピングを行う。 【解決手段】 セルバッファ203〜2N3からFIF
O動作でセルをコネクション情報付与部303に送り、
セルに付与されたスイッチ内コネクション識別番号から
サービスクラス等のコネクション情報を得てセルに付与
する。出力セルバッファ305ではセルをVC毎にキュ
ーイングする。VCセルレート制御部306は、コネク
ション情報に応じ、出力セルバッファからセルを読み出
し、出力するセルのトラヒック優先制御、レート制御を
行なう。各VCのセルは、後段のVPセルレート制御部
でのセル蓄積量を示すVPセルレート制御信号に応じ、
最小セルレート以上ピークセルレート以下で出力され
る。302は、VP毎にセルをバッファにキューイング
し、セルのトラヒック優先制御、レート制御を行なう。
積量に応じVC毎の出力レートをダイナミックに変化さ
せVC毎VP毎のレートシェーピングを行う。 【解決手段】 セルバッファ203〜2N3からFIF
O動作でセルをコネクション情報付与部303に送り、
セルに付与されたスイッチ内コネクション識別番号から
サービスクラス等のコネクション情報を得てセルに付与
する。出力セルバッファ305ではセルをVC毎にキュ
ーイングする。VCセルレート制御部306は、コネク
ション情報に応じ、出力セルバッファからセルを読み出
し、出力するセルのトラヒック優先制御、レート制御を
行なう。各VCのセルは、後段のVPセルレート制御部
でのセル蓄積量を示すVPセルレート制御信号に応じ、
最小セルレート以上ピークセルレート以下で出力され
る。302は、VP毎にセルをバッファにキューイング
し、セルのトラヒック優先制御、レート制御を行なう。
Description
【0001】
【発明が属する技術分野】本発明は、ATM交換機に関
し、特に、セルの蓄積量に応じ、VC毎及びVC毎の出
力レートをダイナミックに変化させるセルレートシェー
ビングを行うATM交換機に関する。
し、特に、セルの蓄積量に応じ、VC毎及びVC毎の出
力レートをダイナミックに変化させるセルレートシェー
ビングを行うATM交換機に関する。
【0002】
【従来の技術】従来、ATM交換機では、出力セルバッ
ファ側にセルレートシェーピング機能を持ち、VCまた
はVP毎のピークセルレートを制御し、回線へ出力す
る。
ファ側にセルレートシェーピング機能を持ち、VCまた
はVP毎のピークセルレートを制御し、回線へ出力す
る。
【0003】
【発明が解決しようとする課題】仮想パス(VP)内の
各仮想チャンネル(VC)のピークセルレート合計値
(Σ(VCPCR))、VP内の各VCの最小セルレー
ト合計値(Σ(VCMCR))、VPのピークセルレー
ト(VPPCR)に基づいて、Σ(VCMCR)≦VP
PCR≦Σ(VCPCR)という条件で各VCの最小セ
ルレート保証、VPおよび各VCのピークセルレートシ
ェーピングを行ないたい場合があるが、従来のシェーパ
では、VP毎にセルレートシェーピングを行なった場
合、VP内の各VCの最小セルレート保証、ピークセル
レートシェーピングを実現することができない。
各仮想チャンネル(VC)のピークセルレート合計値
(Σ(VCPCR))、VP内の各VCの最小セルレー
ト合計値(Σ(VCMCR))、VPのピークセルレー
ト(VPPCR)に基づいて、Σ(VCMCR)≦VP
PCR≦Σ(VCPCR)という条件で各VCの最小セ
ルレート保証、VPおよび各VCのピークセルレートシ
ェーピングを行ないたい場合があるが、従来のシェーパ
では、VP毎にセルレートシェーピングを行なった場
合、VP内の各VCの最小セルレート保証、ピークセル
レートシェーピングを実現することができない。
【0004】従来のシェーパを2段構成とし、前段でV
C毎のピークセルレート、後段でVP毎のピークセルレ
ートを制御する方法も考えられるが、各VCの最小セル
レート保証を同時に実現するのは入力セルバッファ側へ
のフィードバック制御が複雑になり、実現できてもコス
ト高になるという問題がある。
C毎のピークセルレート、後段でVP毎のピークセルレ
ートを制御する方法も考えられるが、各VCの最小セル
レート保証を同時に実現するのは入力セルバッファ側へ
のフィードバック制御が複雑になり、実現できてもコス
ト高になるという問題がある。
【0005】そこで、本発明は、VP毎のレートシェー
ピングによるセルの蓄積量に応じ、VC毎の出力レート
を最小セルレートからピークセルレートまでダイナミッ
クに変化させることにより、簡単な構成でVC毎、VP
毎の階層シェーピングを実現することを課題としてい
る。
ピングによるセルの蓄積量に応じ、VC毎の出力レート
を最小セルレートからピークセルレートまでダイナミッ
クに変化させることにより、簡単な構成でVC毎、VP
毎の階層シェーピングを実現することを課題としてい
る。
【0006】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、1又は2以上の入力側回線インタフェー
スと、1又は2以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
(ATM)コアスイッチとを含むATM交換機であっ
て、前記出力側回線インタフェースは、VC毎に蓄積さ
れたセル数を入力側インタフェースにフィードバック
し、そのフィードバックに基づいて、前記入力側インタ
フェースは仮想チャンネル(VC)のピークセルレート
合計値が、そのVCが属する仮想パス(VP)のピーク
セルレートを超えないように、前記セルのレートをシェ
ーピングするとともに、前記出力側回線インタフェース
は、VC毎に蓄積されたセル数に基づいて、そのVCが
属するVPのピークセルレートが、そのVPに属するV
Cのピークセルレート合計値を超えないようにしてい
る。
めの本発明は、1又は2以上の入力側回線インタフェー
スと、1又は2以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
(ATM)コアスイッチとを含むATM交換機であっ
て、前記出力側回線インタフェースは、VC毎に蓄積さ
れたセル数を入力側インタフェースにフィードバック
し、そのフィードバックに基づいて、前記入力側インタ
フェースは仮想チャンネル(VC)のピークセルレート
合計値が、そのVCが属する仮想パス(VP)のピーク
セルレートを超えないように、前記セルのレートをシェ
ーピングするとともに、前記出力側回線インタフェース
は、VC毎に蓄積されたセル数に基づいて、そのVCが
属するVPのピークセルレートが、そのVPに属するV
Cのピークセルレート合計値を超えないようにしてい
る。
【0007】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【0008】図1は、本発明のATM交換機のブロック
図である。このATM交換機は、入力側回線インタフェ
ース部100〜1N0、ATMスイッチ部200、出力
側回線インタフェース部300〜3N0からなる。
図である。このATM交換機は、入力側回線インタフェ
ース部100〜1N0、ATMスイッチ部200、出力
側回線インタフェース部300〜3N0からなる。
【0009】図2は、入力側回線インタフェース部10
0〜1N0のVCセルレート制御部101のブロック図
である。102は、入力側コネクション情報テーブル1
03に基づいて,入力回線番号およびセルのヘッダのV
PI/VCIから、そのセルのサービスクラス、最小セ
ルレート、出力スイッチポート番号、スイッチ内コネク
ション識別番号等のコネクション情報を得て、そのセル
に付与する入力側コネクション情報付与部である。
0〜1N0のVCセルレート制御部101のブロック図
である。102は、入力側コネクション情報テーブル1
03に基づいて,入力回線番号およびセルのヘッダのV
PI/VCIから、そのセルのサービスクラス、最小セ
ルレート、出力スイッチポート番号、スイッチ内コネク
ション識別番号等のコネクション情報を得て、そのセル
に付与する入力側コネクション情報付与部である。
【0010】103は、入力側コネクション情報テーブ
ルである。
ルである。
【0011】104は、VC毎にセルをキューイングす
る入力セルバッファである。
る入力セルバッファである。
【0012】105は、セルに付与されたコネクション
情報に応じ、セルをバッファから読み出し、ATMコア
スイッチ部200へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。
情報に応じ、セルをバッファから読み出し、ATMコア
スイッチ部200へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。
【0013】各VCのセルは、各出力側回線インタフェ
ース300〜3N0でのセル蓄積量を示すVCセルレー
ト制御信号に応じ、最小セルレートまたはそれ以上で出
力される。
ース300〜3N0でのセル蓄積量を示すVCセルレー
ト制御信号に応じ、最小セルレートまたはそれ以上で出
力される。
【0014】図3は、入力側コネクション情報テーブル
103の一例である。入力セルのVPI/VCIに対応
して、予め契約してある内容の入力回線番号、サービス
クラス、最小セルレート、出力スイッチポート番号、ス
イッチ内コネクッション識別番号が、このテーブルに格
納されている。
103の一例である。入力セルのVPI/VCIに対応
して、予め契約してある内容の入力回線番号、サービス
クラス、最小セルレート、出力スイッチポート番号、ス
イッチ内コネクッション識別番号が、このテーブルに格
納されている。
【0015】図4は、ATMコアスイッチ部200のブ
ロック図である。
ロック図である。
【0016】201は、全回線インタフェース部からの
セルを全て多重し、高速バスへ出力するセル多重部であ
る。
セルを全て多重し、高速バスへ出力するセル多重部であ
る。
【0017】202は、セルに付与された出力ポート識
別番号を自出力ポート番号と比較し一致したセルのみ通
過させるセルフィルタである。
別番号を自出力ポート番号と比較し一致したセルのみ通
過させるセルフィルタである。
【0018】203は、出力ポート毎にフィルタを通過
したセルを一時蓄積し、速度変換し出力側回線インタフ
ェース部300〜3N0へ出力(FIFO動作)するセ
ルバッファである。
したセルを一時蓄積し、速度変換し出力側回線インタフ
ェース部300〜3N0へ出力(FIFO動作)するセ
ルバッファである。
【0019】図5は、出力側回線インタフェース部30
0のVCセルレート制御部301及びVPセルレート制
御部302のブロック図である。VCセルレート制御部
3N1及びVPセルレート制御部3N2も同様である。
0のVCセルレート制御部301及びVPセルレート制
御部302のブロック図である。VCセルレート制御部
3N1及びVPセルレート制御部3N2も同様である。
【0020】302は、VP毎にセルをバッファにキュ
ーイングし、セルに付与されたコネクション情報に応
じ、セルをバッファから読み出し、回線へ出力するセル
のトラヒック優先制御、レート制御を行なうセルレート
制御部である。各VPのセルは、ピークセルレート以下
で出力される。
ーイングし、セルに付与されたコネクション情報に応
じ、セルをバッファから読み出し、回線へ出力するセル
のトラヒック優先制御、レート制御を行なうセルレート
制御部である。各VPのセルは、ピークセルレート以下
で出力される。
【0021】303は、出力側コネクション情報テーブ
ル304でセルに付与されたスイッチ内コネクション識
別番号からサービスクラス、VC最小セルレート、VC
ピークセルレート、VPピークセルレート、出力回線番
号、出力VPI/VCIなどのコネクション情報を得て
セルに付与する出力側コネクション情報付与部である。
ル304でセルに付与されたスイッチ内コネクション識
別番号からサービスクラス、VC最小セルレート、VC
ピークセルレート、VPピークセルレート、出力回線番
号、出力VPI/VCIなどのコネクション情報を得て
セルに付与する出力側コネクション情報付与部である。
【0022】304は、出力側コネクション情報テーブ
ルの一例である。
ルの一例である。
【0023】305は、VC毎にセルをキューイングす
る出力セルバッファである。
る出力セルバッファである。
【0024】306は、セルに付与されたコネクション
情報に応じ、セルをバッファから読み出し、出力するセ
ルのトラヒック優先制御、レート制御を行なうセルレー
ト制御部である。各VCのセルは、後段のVPセルレー
ト制御部でのセル蓄積量を示すVPセルレート制御信号
に応じ、最小セルレート以上、ピークセルレート以下で
出力される。
情報に応じ、セルをバッファから読み出し、出力するセ
ルのトラヒック優先制御、レート制御を行なうセルレー
ト制御部である。各VCのセルは、後段のVPセルレー
ト制御部でのセル蓄積量を示すVPセルレート制御信号
に応じ、最小セルレート以上、ピークセルレート以下で
出力される。
【0025】図6は、出力側コネクション情報テーブル
の一例である。ATMコアスイッチ部200から入力さ
れた入力セルのスイッチ内コネクション識別番号に対応
して、予め契約してある内容のサービスクラス、VC最
小セルレート、VCビークセルレート(VCPCR)、
VPピークセルレート(VPPCRVCP)、出力回線
番号、出力VPI/VCIが、このテーブルに格納され
ている。
の一例である。ATMコアスイッチ部200から入力さ
れた入力セルのスイッチ内コネクション識別番号に対応
して、予め契約してある内容のサービスクラス、VC最
小セルレート、VCビークセルレート(VCPCR)、
VPピークセルレート(VPPCRVCP)、出力回線
番号、出力VPI/VCIが、このテーブルに格納され
ている。
【0026】次に、本発明のセルレートシェーバの動作
について説明する。
について説明する。
【0027】回線からのセルは、物理レイヤ処理部で終
端され、入力VCセルレート制御部101へ入る。
端され、入力VCセルレート制御部101へ入る。
【0028】入力側のコネクション情報付与部102
は、コネクション情報テーブル103を参照して、入力
回線番号およびセルのヘッダのVPI/VCIからサー
ビスクラス、最小セルレート、スイッチ出力ポート識別
番号、スイッチ内コネクション識別番号などのコネクシ
ョン情報をセルに付与する。
は、コネクション情報テーブル103を参照して、入力
回線番号およびセルのヘッダのVPI/VCIからサー
ビスクラス、最小セルレート、スイッチ出力ポート識別
番号、スイッチ内コネクション識別番号などのコネクシ
ョン情報をセルに付与する。
【0029】ここに、入力回線番号は複数の入力側回線
インタフェース部100〜1N1を使用して、複数の回
線、この場合(N+1)本の回線、を収容するために必
要である。
インタフェース部100〜1N1を使用して、複数の回
線、この場合(N+1)本の回線、を収容するために必
要である。
【0030】入力セルバッファ104では、セルをVC
毎にキューイングする。
毎にキューイングする。
【0031】セルレート制御部105は、セルに付与さ
れたコネクション情報に応じ、入力セルバッファからセ
ルを読み出し、ATMコアスイッチ部へ出力するセルの
トラヒック優先制御、レート制御を行なう。ここに、V
Cセルレート制御信号は、出力側回線インタフェースの
出力セルレート制御部301から3N1からフィードバ
ックされる。更に、このセルレート制御信号は、各出力
側回線インタフェース300〜3N0でのセル蓄積量を
示す信号である。
れたコネクション情報に応じ、入力セルバッファからセ
ルを読み出し、ATMコアスイッチ部へ出力するセルの
トラヒック優先制御、レート制御を行なう。ここに、V
Cセルレート制御信号は、出力側回線インタフェースの
出力セルレート制御部301から3N1からフィードバ
ックされる。更に、このセルレート制御信号は、各出力
側回線インタフェース300〜3N0でのセル蓄積量を
示す信号である。
【0032】そして、出力側回線インタフェース300
〜3N0からのセルレート制御信号に基づいて、入力側
回線インタフェース101〜IN1は、Σ(VCMC
R)≦VPPCR≦Σ(VCPCR)という条件で各V
Cの最小セルレート保証、VPおよび各VCのピークセ
ルレートシェーピングを行なう。すなわち、VCセルレ
ート制御信号に応じ、各VCのセルは最小セルレートま
たはそれ以上で出力される。
〜3N0からのセルレート制御信号に基づいて、入力側
回線インタフェース101〜IN1は、Σ(VCMC
R)≦VPPCR≦Σ(VCPCR)という条件で各V
Cの最小セルレート保証、VPおよび各VCのピークセ
ルレートシェーピングを行なう。すなわち、VCセルレ
ート制御信号に応じ、各VCのセルは最小セルレートま
たはそれ以上で出力される。
【0033】ATMスイッチ部200では、全回線イン
タフェース部からのセルを全て多重し、高速バスへ出力
する。
タフェース部からのセルを全て多重し、高速バスへ出力
する。
【0034】セルフィルタ202〜2N2は、セルに付
与されたスイッチ出力ポート識別番号を自出力ポート番
号と比較し一致したセルのみ通過させる。
与されたスイッチ出力ポート識別番号を自出力ポート番
号と比較し一致したセルのみ通過させる。
【0035】セルバッファ203〜2N3は出力ポート
毎にフィルタを通過したセルを一時蓄積し、速度変換し
回線インタフェース部へFIFO動作によって出力す
る。
毎にフィルタを通過したセルを一時蓄積し、速度変換し
回線インタフェース部へFIFO動作によって出力す
る。
【0036】出力側回線インタフェース部のコネクショ
ン情報付与部303は、コネクション情報テーブル30
4でセルに付与されたスイッチ内コネクション識別番号
からサービスクラス、VC最小セルレート、VCピーク
セルレート、VPピークセルレート、出力回線番号、出
力VPI/VCIなどのコネクション情報を得てセルに
付与する。
ン情報付与部303は、コネクション情報テーブル30
4でセルに付与されたスイッチ内コネクション識別番号
からサービスクラス、VC最小セルレート、VCピーク
セルレート、VPピークセルレート、出力回線番号、出
力VPI/VCIなどのコネクション情報を得てセルに
付与する。
【0037】出力セルバッファ305では、セルをVC
毎にキューイングする。
毎にキューイングする。
【0038】VCセルレート制御部306は、セルに付
与されたコネクション情報に応じ、出力セルバッファか
らセルを読み出し、出力するセルのトラヒック優先制
御、レート制御を行なう。各VCのセルは、後段のVP
セルレート制御部302〜3N2でのセル蓄積量を示す
VPセルレート制御信号に応じ、最小セルレート以上、
ピークセルレート以下で出力される。
与されたコネクション情報に応じ、出力セルバッファか
らセルを読み出し、出力するセルのトラヒック優先制
御、レート制御を行なう。各VCのセルは、後段のVP
セルレート制御部302〜3N2でのセル蓄積量を示す
VPセルレート制御信号に応じ、最小セルレート以上、
ピークセルレート以下で出力される。
【0039】出力VPセルレート制御部302〜3N2
は、VP毎にセルをバッファにキューイングし、セルに
付与されたコネクション情報に応じ、セルをバッファか
ら読み出し、回線へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。各V
Pのセルは、ピークセルレート以下で出力される。
は、VP毎にセルをバッファにキューイングし、セルに
付与されたコネクション情報に応じ、セルをバッファか
ら読み出し、回線へ出力するセルのトラヒック優先制
御、レート制御を行なうセルレート制御部である。各V
Pのセルは、ピークセルレート以下で出力される。
【0040】
【発明の効果】以上説明した本発明によれば、VC毎、
VP毎の階層シェーピングを簡単な構成、制御で実現で
きる。
VP毎の階層シェーピングを簡単な構成、制御で実現で
きる。
【図1】本発明のセルレートシェーバのブロック図
【図2】入力側回線インタフェース部のVCセルレート
制御部のブロック図
制御部のブロック図
【図3】入力側コネクション情報テーブルの一例を示す
表
表
【図4】ATMコアスイッチのブロック図
【図5】出力側回線インタフェース部のVCセルレート
制御部及びVPセルレート制御部のブロック図
制御部及びVPセルレート制御部のブロック図
【図6】出力側コネクション情報テーブルの一例を示す
表
表
100〜1N0 入力側回線インタフェース部 101〜1N1 入力VCセルレート制御部 102 入力側コネクション情報付与部 103 入力側コネクション情報テーブル 104 入力セルバッファ 105 セルレート制御部 200 ATMコアスイッチ部 201 セル多重部 202〜2N2 セルフィルタ 203〜2N3 セルバッファ 300〜3N0 出力側回線インタフェース部 301〜3N1 出力VCセルレート制御部 302〜3N2 出力VPセルレート制御部 303 出力側コネクション情報付与部 304 出力側コネクション情報テーブル 305 出力セルバッファ 306 VCセルレート制御部
フロントページの続き (72)発明者 高橋 薫生 東京都港区三田1丁目4番28号 日本電気 通信システム株式会社内 Fターム(参考) 5K030 HA10 HB14 HB29 JA01 KA13 LC02 MB15
Claims (6)
- 【請求項1】 1又は2以上の入力側回線インタフェー
スと、1又は2以上の出力側回線インタフェースと、前
記入力側回線インタフェースから入力されたセルを前記
出力側回線インタフェースへ出力する非同期転送モード
(ATM)コアスイッチとを含むATM交換機であっ
て、 前記出力側回線インタフェースは、VC毎に蓄積された
セル数を入力側インタフェースにフィードバックし、そ
のフィードバックに基づいて、前記入力側インタフェー
スは仮想チャンネル(VC)のピークセルレート合計値
が、そのVCが属する仮想パス(VP)のピークセルレ
ートを超えないように、前記セルのレートをシェーピン
グするとともに、 前記出力側回線インタフェースは、VC毎に蓄積された
セル数に基づいて、そのVCが属するVPのピークセル
レートが、そのVPに属するVCのピークセルレート合
計値を超えないようにすることを特徴とするATM交換
機。 - 【請求項2】 前記入力側回線インタフェースは、物理
レイヤ処理部と、入力VCセルレート制御部を含み、 前記物理レイヤ処理部で前記セルを終端して前記入力V
Cセルレート制御部にそのセルを送り、 前記入力VCセルレート制御部は、前記フィードバック
に基づいてVC毎に前記セルのレートを制御することを
特徴とする請求項1記載のATM交換機。 - 【請求項3】 前記出力側回線インタフェースは、VC
毎に蓄積したセル数を格納する出力VCセルレート制御
部と、前記出力VCセルレート制御部に格納されたセル
数に基づいてVP毎のセルレートを制御する出力VPセ
ルレート制御部と、前記出力VPセルレート制御部から
のセルを回線に出力する物理レイヤとを備え、 前記出力VCセルレート制御部は、前記入力VCセルレ
ート制御部に前記セル数をフィードバックすることを特
徴とする請求項1記載のARM交換機。 - 【請求項4】 前記ATMコアスイッチは、全回線イン
タフェース部からのセルを多重する多重手段と、セルに
付与された出力ポート識別番号を自出力ポート番号と比
較し一致したセルのみ通過させるフィルタ手段と、出力
ポート毎にフィルタを通過したセルを一時蓄積し速度変
換して前記出力側回線インタフェースへ出力するセルバ
ッファとを備え、 前記セルバッファは、前記セルを先入れ先だしすること
を特徴とする請求項1記載のATM交換機。 - 【請求項5】 前記入力セルレート制御部は、入力セル
のVPI/VCIに対応して、予め契約してある内容の
入力回線番号、サービスクラス、最小セルレート、出力
スイッチポート番号、スイッチ内コネクッション識別番
号を格納することを特徴とする請求項2記載のATM交
換機。 - 【請求項6】 前記出力VCセルレート制御部は、セル
のスイッチ内コネクション識別番号に対応して、予め契
約してある内容のサービスクラス、VC最小セルレー
ト、VCビークセルレート(VCPCR)、VPピーク
セルレート(VPPCRVCP)、出力回線番号、出力
VPI/VCIを格納することを特徴とする請求項3記
載のATM交換機。
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