JPH07221762A - パケット処理方法および通信インターフェイス装置 - Google Patents

Abstract

(57)【要約】 【目的】 可変長フレームの固定長パケットへの変換と
受信パケットから可変長フレームへの変換を効率よく行
うパケット処理方法と通信インターフェイスを提供す
る。 【構成】 バッファメモリ１０２（２０２）を複数のバ
ンクに分割しておく。各バンクは複数パケット分のデー
タ記憶容量を有し、フレームの長さ、または１フレーム
を構成するパケットの個数に応じて、適宜、複数のバン
クをリンクさせる。 【効果】 任意サイズのフレームについて、バッファメ
モリと管理情報テーブルのエリアを有効に活用して、パ
ケットへの変換／組立て処理を実行できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット処理方法およ
び通信インターフェイス装置に関し、更に詳しくは、固
定長パケットであるＡＴＭセルを扱うネットワークとの
接続インターフェイス、およびＡＴＭセルと可変長フレ
ーム（ユーザーデータ）との相互変換のためのパケット
処理（パケット生成とフレーム組立て）方法に関するも
のである。

【０００２】

【従来の技術】ＡＴＭ（Asynchronous Tranfer Mode）
通信システムでは、全ての情報が、例えば５バイトのヘ
ッダと４８バイトの情報フィールドからなる「セル」と
呼ばれる固定長パケットの形式で送受信される。ＡＴＭ
ネットワークの終端装置は、端末装置側から受け取った
可変長のフレーム（ユーザーデータを含むフレーム）を
固定長の複数のデータブロックに分割し、各データブロ
ックにヘッダを付し、固定長のパケット（ＡＴＭセル）
としてＡＴＭネットワーク側に送信すると共に、ＡＴＭ
ネットワーク側から受信したＡＴＭセルのデータ部を可
変長のフレームに組み立てるための機能（アダプテーシ
ョン機能）を必要とする。

【０００３】アダプターション機能に関する従来技術と
して、例えば、特開平３−１２６３４６号公報の「パケ
ット組立方式」でセルからフレームへの変換方式が、ま
た、特開平３−１４１７４７号公報の「フレーム分解装
置」でフレームからセルへの変換方式が知られている。

【０００４】上記特開平３−１２６３４６号公報の「パ
ケット組立方式」では、論理チャネル毎にバッファメモ
リを割当てておき、到着セルを論理チャネルに従ってバ
ッファメモリに振り分ける構成を提案している。また、
バッファメモリを有効に利用するために、上記フレーム
組立用のバッファメモリを各セルのデータブロック長に
合わせた多数のメモリ単位をチェインした構成とし、空
きバッファチェイン、論理チャネル毎の組立て中バッフ
ァチェインおよび組立て完了バッファチェインを形成し
て、論理チャネル毎の受信セルの組立てを行う方式を提
案している。

【０００５】また、特開平３−１４１７４７号公報の
「フレーム分解装置」では、上位装置から受け取ったフ
レーム（ユーザーデータ）をフレーム単位で格納できる
ように複数の入力バッファを設けておき、フレームステ
ータス情報に従って、各入力バッファからフレームデー
タの読み出しを一定のブロック長毎に行なうことによ
り、セルの多重送信を可能にした構成を提案している。

【０００６】

【発明が解決しようとする課題】然るに、上記従来のパ
ケット組立方式では、バッファメモリをセルの最大デー
タブロック長をもつ多数のメモリ単位に分割しておき、
セルデータを書き込んだメモリ単位を論理チャネル毎に
チェイン（リスト構造化）した構成となっているため、
１つのフレームの組立てに多数のメモリ単位を必要と
し、メモリ単位間のチェイン情報を管理するための管理
用メモリに大きな容量を必要とする。

【０００７】また、上記従来のフレーム分解装置では、
各フレームを固定長の１つの入力バッファに入力するよ
うにしているため、可変長の任意のユーザーデータに対
処するためには、入力バッファを予想される最大のユー
ザーデータ長に合わせておく必要がある。このため、短
いユーザーデータを送信する場合は、入力バッファのメ
モリエリアに無駄が発生し、メモリの利用効率が悪いと
いう問題がある。

【０００８】本発明の目的は、バッファメモリを有効に
利用でき、管理用メモリの容量の増大を抑えることので
きるパケット処理方法、およびを通信インターフェイス
装置提供することにある。

【０００９】本発明の他の目的は、フレームからパケッ
トへの変換、またはパケットからフレームへの変換を高
速に行えるパケット処理方法、および通信インターフェ
イス装置を提供することにある。

【００１０】本発明の他の目的は、複数の論理チャネル
で多重通信する装置に適したパケット処理方法、および
通信インターフェイス装置を提供することにある。

【００１１】本発明の他の目的は、論理チャネル毎に帯
域を制御してパケットの送信が可能なパケット処理方
法、および通信インターフェイス装置を提供することに
ある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパケット処理方法および通信インターフェ
イス装置では、パケット化すべき可変長フレームを一時
的に格納するためのバッファメモリ、または可変長フレ
ームに組み立てるために受信パケットのデータ部を一時
的に格納するためのバッファメモリを、それぞれが固定
長パケットのデータブロック複数個分の容量をもつ複数
のバンクに分割した構成としておき、１フレームのデー
タを１個のバンクに収容できない場合には複数のバンク
を割当て、これらのバンクをポインタ情報によってリス
ト構造化するようにしたことを特徴とする。

【００１３】尚、ここで言う「可変長フレーム」は、通
信インターフェイスがネットワーク、上位計算機あるい
は端末装置から受信したフレームに対して、固定長パケ
ットデータブロックの整数倍にするための長さ調整用フ
ィールドや制御情報フィールド等の補助フィールドを付
加した構成のものを含む。

【００１４】可変長フレームを固定長の複数のデータブ
ロックに分割し、各データブロック毎にヘッダを付して
固定長パケット（セル）として転送するパケット処理に
おいては、可変長フレームのサイズがバンク長さを超え
た場合、フレームをバンクアドレスによってリスト構造
化された複数のバンクに分割して格納し、単独またはリ
スト構造化された複数バンクのうちの１つから固定長の
データブロックを順に読み出してパケットを生成する。
バッファメモリ内のバンクの割当ては、可変長フレーム
の論理チャネル対応にリスト構造を形成する。

【００１５】また、論理チャネル毎に出力パケットの帯
域が指定されている場合は、帯域情報に基づいて決定さ
れた頻度で各論理チャネルと対応するバンクをアクセス
し、読み出されたデータブロックにヘッダを付してパケ
ットを生成する。帯域の制御は、例えば、出力回線のタ
イムスロットとバンク指定情報との対応関係を予め記憶
しておき、各タイムスロットにおいて、上記バンク指定
情報で指定されたバンクから読み出されたデータブロッ
クを含むパケットを送出する。論理チャネル対応に固定
長パケットの連続送信量と許容最大バースト長とが指定
されている場合は、連続送信量が最大バースト長を超え
ない範囲で、各論理チャネル対応のバンクから固定長デ
ータブロックの読み出しを行うことによって、バースト
制御を行うことができる。

【００１６】上位装置あるいはフレーム網から受信した
フレームデータ（あるいは補助フィールドを付加したも
の）のバンクへの格納は、例えば、空き状態にあるバン
クを指定するための空きアドレスをアドレスバッファに
記憶しておき、ここから取り出したアドレスで特定され
る１つのバンクに対して、データ長をカウントしながら
可変長フレームを書き込み、蓄積データ長がバンク長に
達する都度、次の空きアドレスを取り出して新たなバン
クを獲得し、同一フレームで使用された複数のバンクを
アドレステーブルで互いに関連付けて記憶しておくこと
によって、任意の長さのフレーム受信に対処する。パケ
ット化のための全てのデータブロックの読み出しを完了
したバンクについては、アドレスを上記空きアドレスバ
ッファに登録することによって、その後に入力される他
のフレームに解放する。

【００１７】固定長パケットを受信し、関連するパケッ
ト、例えば同一論理チャネルに属する複数のパケットか
ら可変長フレームに組み立てるためのパケット処理にお
いては、各フレームの最初の受信パケットに対して空き
状態にある新たなバンクを割当て、同一フレームを構成
する全てのデータブロック部分を１つのバンクに収容で
きない場合はポインタ情報によってリスト構造化した新
たなバンクを割当てながら、受信パケットのデータブロ
ック部分を該パケットと対応するバンクに順次に蓄積
し、各フレームの最後のデータブロック部分がバンクに
蓄積された時、フレームの組立て完了を示す情報を生成
する。

【００１８】受信パケットと使用バンクとの対応付け
は、例えば、論理チャネル情報とバンクアドレスとの対
応関係をテーブルに記憶しておき、パケットが受信され
た時、上記テーブルから受信パケットのヘッダに含まれ
る論理チャネル情報と対応するバンクアドレスを求め、
該バンクアドレスで特定されるバンクに対して受信パケ
ットのデータブロック部分を格納する。

【００１９】上記組立て完了情報は、例えばバンクアド
レスであり、完了アドレスバッファに登録される。上記
完了アドレスバッファに登録されたバンクアドレスは順
次に取り出され、該バンクアドレスによって特定される
１つのバンクから組立てを完了したフレームの内容が読
み出される。１つのフレームがリスト構造化された複数
のバンクに分割して収容されている場合は、ポインタ情
報として記憶されているバンクアドレスによって後続の
バンクを特定し、残りデータを読み出す。

【００２０】

【作用】本発明によれば、バッファを複数のバンクに分
割し、各バンクを複数パケット分のデータブロックを格
納できるサイズとし、１個のバンクで１フレーム分のデ
ータを収容できない場合は複数のバンクを割当て、これ
らのバンクをリスト構造化するようにしているため、任
意の長さのフレーム、あるいは１フレームを構成する任
意個数のパケットを受信処理できる。この場合、各バン
クのサイズを適切に設計することによって、データを格
納することなく特定フレームに占有されてしまうメモリ
エリアの無駄を少なくできる。また、１つのバンクが複
数パケット分のデータブロックを格納できるサイズとな
っているため、１パケット分のデータブロックサイズを
もつメモリエリア単位でリスト構造を形成する場合に比
較して、リスト構造化のためのリンク情報あるいはポイ
ンタ情報の管理に必要なメモリエリアを小さくできる。

【００２１】

【実施例】以下、本発明によるパケット処理方法と通信
インターフェイス装置の実施例を図面を参照して詳細に
説明する。以下の実施例で、本発明によるリスト構造の
バンクを利用したパケット処理は、アダプテーション処
理部１に適用される。

【００２２】図２〜図４に示すシステム構成において、
アダプテーション処理部１は、伝送路あるいはバス２を
介して受け取ったフレームを固定長パケット（以下、Ａ
ＴＭセルという）に変換し、生成したＡＴＭセルを伝送
路あるいはバス４に送出する。また、伝送路あるいはバ
ス５を介して受信したＡＴＭセルを可変長フレームに変
換し、可変長フレームを伝送路あるいはバス７に送出す
る。

【００２３】図２は、アダプテーション処理部１が、端
末装置をＡＴＭ網に接続するためのＡＴＭインタフェー
ス５０に適用された場合のシステム構成を示す。ここ
で、端末装置はプロセッサ５１とメモリ５２とプロセッ
サバス５３とからなり、ＡＴＭインタフェース５０は、
バスコントローラ５４を介して上記プロセッサバス５３
に接続され、ＡＴＭ網に対しては、ＡＴＭ網回線終端と
しての機能をもつＡＴＭ−ＩＦ５５等を介して接続され
ている。

【００２４】プロセッサ５１は、ＡＴＭ網に送信すべき
通信情報（ユーザデータ）が発生すると、通信情報であ
るフレームをメモリ５２に蓄積し、ＡＴＭインタフェー
ス５０に対して転送要求を発行する。アダプテーション
処理部１は、プロセッサ５１からの転送要求を受ける
と、メモリ５２からフレームを読み出し、これを内部の
バッファメモリに一時的に格納した後、ＡＴＭセルに変
換してＡＴＭ網に送信する。また、ＡＴＭ網からＡＴＭ
セルを受信すると、これを内部のバッファメモリに蓄積
し、フレームの組立てが完了すると、バスコントローラ
５４を介して、プロセッサ５１への転送要求の発行と、
メモリ５２へのフレームの転送動作を行う。なお、アダ
プテーション処理部１は、バスコントローラ５４の代わ
りに、ＦＩＦＯ型の通信バッファやディアルポートメモ
リを用いて、端末装置に接続することもできる。

【００２５】図３は、アダプテーション処理部１が、フ
レーム網とＡＴＭ網との間でフレームとＡＴＭセルとの
相互変換を行なうターミナルアダプタに適用された場合
のシステム構成を示す。アダプテーション処理部１は、
フレーム網回線終端機能を果たすフレーム処理部６１を
介してフレーム網回線に接続され、ＡＴＭ−ＩＦ５５を
介してＡＴＭ網に接続される。

【００２６】図４は、アダプテーション処理部１が、複
数のフレーム網回線をＡＴＭ網回線に多重化して接続す
るための多重化装置に適用された場合のシステム構成を
示す。アダプテーション処理部１は、フレーム網毎に設
けられ、フレーム処理部７１と多重化回路７２との間に
接続される。

【００２７】図５は、アダプテーション処理部１の構成
を概略的に示したブロック図である。ＰＤＵ作成部３０
は、バス２から受信したフレームに、後述するデータ長
を調整するためのＰＡＤと固定長のトレーラを付加し
て、ＡＴＭセルのデータブロックの整数倍の長さをもつ
データユニット（ＣＰＣＳ−ＰＤＵ）を作成し、バス３
を介してセル送信部１００に渡す。セル送信部１００
は、ＣＰＣＳ−ＰＤＵを固定長の複数のデータブロック
に分割し、各データブロックにセルヘッダを付加してＡ
ＴＭセルに変換し、これをバス４に送信する。

【００２８】セル受信部２００は、バス５から受信した
ＡＴＭセルから抽出したデータブロックから再生フレー
ム（正確にはＣＰＣＳ−ＰＤＵ）を組み立て、これをバ
ス６を介してフレーム正常性チェック部４０に渡す。フ
レーム正常性チェック部４０は、再生フレームのトレー
ラに含まれているチェックコードを利用してフレームの
正常性を確認した後、ＰＡＤと固定長のトレーラを除い
たフレーム部をバス７に転送する。

【００２９】図６は、ＰＤＵ作成部３０の構成を示すブ
ロック図である。ＰＤＵ作成部３０は、バス２の１部を
なすバス２−１からフレームを受け取り、チェックコー
ドＣＲＣの計算を行なうＣＲＣ計算部３１と、フレーム
の長さ調整のために挿入すべきＰＡＤ長とＣＰＣＳ−Ｐ
ＤＵの長さを計算するためのＬｅｎｇｔｈ・ＰＡＤ計算
部３２と、フレームの後にＰＡＤの挿入及びトレイラを
付加するためのトレイラ付加部３３とを有し、ＡＴＭセ
ルデータブロックの整数倍の長さをもつデータユニット
ＣＰＣＳ−ＰＤＵをセル送信部１００に転送する。この
時、ＣＰＣＳ−ＰＤＵの全長を示す情報が、計算部３２
からバス３−２を介してセル送信部１００に通知され
る。バス２の１部をなすバス２−２は、フレームの論理
チャネル情報を通知するためのものであり、論理チャネ
ル情報は、ＰＤＵ作成部３０からバス３−３を介してセ
ル送信部１００に転送される。

【００３０】図７は、図５におけるフレーム正常性チェ
ック部４０の構成を示すブロック図である。フレーム正
常性チェック４０は、バス６の１部をなすバス６−１を
介して受け取ったＣＰＣＳ−ＰＤＵについてＣＲＣの計
算を行なうＣＲＣ計算部４１と、このＣＲＣ計算結果と
ＣＰＣＳ−ＰＤＵトレイラのＣＲＣフィールドに設定さ
れたＣＲＣの値とを比較するＣＲＣチェック４２と、バ
ス６の１部をなすバス６−２を介してセル受信部２００
から通知されたＣＰＣＳ−ＰＤＵの全長値とＣＰＣＳ−
ＰＤＵトレイラ内のLengthフィールドに設定された値と
から受信フレームの長さのチェックを行うためのＬｅｎ
ｇｔｈチェック部４３と、エラー発生時に上記ＣＲＣチ
ェック４２およびＬｅｎｇｔｈチェック部４３から通知
を受け、何れかのエラー通知があった時、バス７−２に
エラー信号を出力するエラー信号生成部４４と、ＣＲＣ
計算部から受取ったＣＰＣＳ−ＰＤＵからＰＡＤ１９と
トレイラ２０を取り外し、フレーム部１８をバス７−１
に出力するトレイラ除去部４５とからなる。

【００３１】図８は、アダプテーション処理部が扱うフ
レームの一例として、ＩＴＵで定義されている「ＡＡＬ
５」と称するアダプテーション方式に適用されるフレー
ム構造を示す。但し、本発明はＡＡＬ５以外の他のアダ
プテーション方式にも適用可能である。

【００３２】図８の（ａ）に示すように、フレーム１８
にＰＡＤ（Padding）１９とトレイラ２０を付加するこ
とによって、セルデータブロック１２（１２Ａ〜１２
Ｎ）の整数倍の長さをもつＣＰＣＳ−ＰＤＵ１７が得ら
れる。ＣＰＣＳ−ＰＤＵ１７を４８バイトずつデータブ
ロック（ＳＡＲ−ＰＤＵ）１２Ａ〜１２Ｎに分割し、そ
れぞれのブロックにセルヘッダ１１を付加することによ
って、ＡＴＭセル１０Ａ〜１０Ｎが生成される。ＣＰＣ
Ｓ−ＰＤＵ１７の最後のデータブロック（ＳＡＲ−ＰＤ
Ｕ）１２Ｎには、フレームの終わりであることを示すた
めのフラグ情報を含むヘッダ１１が付加される。

【００３３】図８の（ｂ）にＣＰＣＳ−ＰＤＵ１７のト
レーラ部の詳細構造を示す。ＣＰＣＳ−ＰＤＵ１７は、
フレーム１８と、ＣＰＣＳ−ＰＤＵ長を４８バイトの整
数倍にするための０〜４７バイトのＰＡＤフィールド１
９と、８バイトのＣＰＣＳ−ＰＤＵトレイラ２０とから
なる。ＣＰＣＳ−ＰＤＵトレイラ２０には、ＣＰＣＳユ
ーザが使用する１バイトのＣＰＣＳ−ＵＵ（CPCS User-
to-UserIndication）フィールド２１と、トレイラを６
４ビットの倍数にするために挿入される１バイトのＣＰ
Ｉ（Common Part Indicator）フィールド２２と、フレ
ーム１８の長さを示す２バイトのＬｅｎｇｔｈフィール
ド２３と、４バイトのＣＲＣチェックフィールド２４と
が含まれている。

【００３４】図９は、ＡＴＭセルのフォーマットを示
す。各セル１０は、５バイトのセルヘッダ１１と４８バ
イトの情報フィールド１２とからなり、全長５３バイト
の固定長パケットとなっている。

【００３５】セルヘッダ１１は、１２ビットのＶＰＩ(V
irtual Path Identifier）と１６ビットのＶＣＩ（Virt
ual Channel Identifier）とを含む論理チャネルフィー
ルド１３と、セル種別を示す３ビットのＰＴ（Payload
Type）フィールド１４と、セル損失優先率を示す１ビッ
トのＣＬＰ（CellLoss Priority）フィールド１５と、
セルヘッダ異常検出の為の８ビットのＨＥＣ（HeaderEr
ror Check）フィールド１６とから構成される。

【００３６】なお、それぞれ同一のフレームから分割さ
れたデータブロックを情報フィールド１２に含むセルに
は、論理チャネルフィールド１３に同一の値（ＶＰＩ＋
ＶＣＩ）が与えられる。また、ＣＰＣＳ−ＰＤＵ１７の
最後のデータブロックを含むセルには、ヘッダのＰＴフ
ィールド１４の下位１ビットが「１」となる。

【００３７】図１は、図５に示したセル送信部１００の
詳細構成の１例を示す。セル送信部１００は、ＰＤＵ作
成部３０からバス３−１、バス３−２、バス３−３を介
して、ＣＰＣＳ−ＰＤＵ１７、ＣＰＣＳ−ＰＤＵ１７の
全長、及び論理チャネル情報をそれぞれ受け取る。ＣＰ
ＣＳ−ＰＤＵ１７は、ラッチ１０１で一旦ラッチされた
後、バッファメモリ１０２に書き込まれる。

【００３８】バッファメモリ１０２は、後述するように
複数セル分のメモリ容量をもつ複数のバンクからなり、
ＣＰＣＳ−ＰＤＵ１７の長さに応じて、１個あるいはリ
スト構造化された複数個のバンクが入力ＰＣＳ−ＰＤＵ
に割り当てられる。

【００３９】セルの送信は、トラヒック制御部１５０が
指定す論理チャネル番号に従って行われる。すなわち、
バッファメモリ１０２の複数のバンクのうち、トラヒッ
ク制御部１５０が指定す論理チャネル番号と対応するリ
スト構造に属するバンクがアクセスされ、データブロッ
ク（ＳＡＲ−ＰＤＵ１２）が読み出され、これにセルヘ
ッダ処理部１１０でセルヘッダ１１を付加することによ
って得られたセルがバス４に転送される。

【００４０】書き込み制御回路１０３と読み出し制御回
路１０４は、それぞれバンク内アドレスを生成しなが
ら、バッファメモリへのデータ（ＣＰＣＳ−ＰＤＵ１
７）の書き込みと、バッファメモリからのデータ（ＳＡ
Ｒ−ＰＤＵ１２）の読み出しを行う。

【００４１】リンク処理回路１２０とデリンク処理回路
１３０は、それぞれ、バッファメモリ１０２内の複数の
バンクをリンクさせるためのポインタ情報（バンクアド
レス）のテーブル登録処理と、無用となったバンクをデ
リンクするためのポインタ情報の解放処理を行なう。１
４０はバッファ管理テーブルメモリであり、バンク対応
に蓄積データの管理情報を記憶するためのバンク情報テ
ーブル１４１と、空バンクのアドレスを蓄積するための
空バンクＦＩＦＯ１４２と、リスト構造をなす複数のバ
ンクをリンクするためのポインタ情報（バンクアドレ
ス）を記憶する第１リンクテーブル（テーブル１）１４
３および第２リンクテーブル（テーブル２）１４４から
構成される。タイミング回路１６０は、書き込み処理と
読み出し処理のタイミング信号を生成する。

【００４２】図１０と図１１は、セル送信部１００が行
うバッファメモリ１０２へのデータ書き込み処理の説明
図である。バッファメモリ１０２は、複数の固定長バン
ク１２４からなり、各バンクの長さをＬＴmaxとする。
第１リンクテーブル１４３は、論理チャネル対応に、書
き込み対象となるバンク番号（バンクアドレス）ＷＢ１
４３ａと、読み出し対象となるバンク番号（バンクアド
レス）ＲＢ１４３ｂとを記憶している。第２リンクテー
ブル１４４は、各バンク対応に、そのバンクに蓄積され
たフレームデータに関する制御フラグ１４４ｂと、その
バンクにリンクされた次のバンクを示すバンク番号ＮＢ
１４４ａとを記憶している。バンク情報テーブル１４１
は、バンク対応に、そのバンク内に蓄積されたデータの
長さ（ＬＴ）１４１ａと、バンク内の読み出しデータブ
ロックを示すポインタ（ＲＰ）１４１ｂとを記憶してい
る。

【００４３】図１０は、データユニット（ＣＰＣＳ−Ｐ
ＤＵ）の全長ＴＬがバンク長ＴＬｍａｘ以下の場合の書
き込み処理例を示す。バス３−３から論理チャネル情報
を受けると、これをアドレス［Ａ］として第１リンクテ
ーブル１４３をアクセスし、アドレス［Ａ］に対応する
書き込みバンクアドレス（ＷＢ）１４３ａ−Ａを読み出
す。上記アドレスＷＢは、空バンクＦＩＦＯ１４２から
予め取り出しておいたもので、これによってｉ番目の空
バンクの先頭から順に、バス３−１を介して受信したＣ
ＰＣＳ−ＰＤＵ１７が書き込まれる。

【００４４】この例のように、バス３−２より受け取っ
たＣＰＣＳ−ＰＤＵ１７の全長ＴＬがバンク長ＬＴmax
１２４以下の場合は、ｉ番目のバンクに一つのＣＰＣＳ
−ＰＤＵ１７を書き終える、このバンクに格納されたデ
ータの長さＬＴｉ（＝ＴＬ）が、バンク情報テーブル１
４１のｉ番目のＬＴエリア１４１ａ−ｉに書き込まれ、
第２リンクテーブル１４４のｉ番目のフラグＦｇエリア
１４４ｂ−ｉに、一つのＣＰＣＳ−ＰＤＵ１７の終わり
を示すビット"１"が設定される。また、空バンクＦＩＦ
Ｏ１４２から新たなバンクアドレスｊが読み出され、リ
ンク情報として第２リンクテーブルのｉ番目のＮＢエリ
ア１４４ａ−ｉに書き込まれる。この時、同じ論理チャ
ネル情報を持つ次のＣＰＣＳ−ＰＤＵ１７を第ｊバンク
に蓄積できるようにするために、バンクアドレスｊを第
１リンクテーブル１４３のアドレス［Ａ］にあるＷＢエ
リア１４３ａ−Ａに登録しておく。

【００４５】図１１は、書き込むべきＣＰＣＳ−ＰＤＵ
１７の全長ＴＬがバンク長ＬＴmax１２４より長い場合
の書き込み処理例を示す。この場合は、第１リンクテー
ブル１４３から読み出されたバンクアドレスＷＢによっ
て、ｉ番目のバンクにデータＣＰＣＳ−ＰＤＵ１７の前
部が格納される。格納データの長さＬＴｉ（＝バンク長
ＬＴmax）がバンク情報テーブル１４１の第ｉ番目のＬ
Ｔエリア１４１ａ−ｉに書き込まれ、第２リンクテーブ
ル１４４のｉ番目のＦｇエリア１４４ｂ−ｉに、続きの
データが存在することを示すビット"０"が設定される。
更に、空バンクＦＩＦＯ１４２から取り出された空バン
クアドレスｊが第２リンクテーブル１４４のｉ番目のＮ
Ｂエリア１４４ａ−ｉにリンク情報として記憶され、Ｃ
ＰＣＳ−ＰＤＵ１７の残りのデータが上記空バンクアド
レスｊで指定されるｊ番目の空バンクの先頭から書き込
まれる。

【００４６】残りのデータ長がバンク長ＬＴmaxより長
い場合は、上述した動作が繰返され、複数のバンクが次
々とリンクされる。ＣＰＣＳ−ＰＤＵ１７の最後のデー
タ部分の書き込みが終わると、図１０の場合と同様に、
フラグＦｇエリア１４４ｂ−ｊに、一つのＣＰＣＳ−Ｐ
ＤＵ１７の終わりを示すビット"１"が設定され、空バン
クＦＩＦＯ１４２から新たなバンクアドレスｋが読み出
され、これが第２リンクテーブルのｊ番目のＮＢエリア
１４４ａ−ｊと、第１リンクテーブル１４３のＷＢエリ
ア１４３ａ−Ａに登録される。

【００４７】以上のように、セル送信部１００の書き込
み処理では、ＣＰＣＳ−ＰＤＵ１７毎にバンクが確保さ
れ、ＣＰＣＳ−ＰＤＵ１７の長さがバンク長ＬＴmaxを
超える場合は、複数のバンクをリンク情報でリスト構造
化しながらデータ蓄積が行われる。尚、上記の実施例で
は、空バンクをＣＰＣＳ−ＰＤＵ１７の到着に先立って
確保しておく方式を採用しているが、ＣＰＣＳ−ＰＤＵ
１７の到着時に新たな空きバンクを確保するようにして
もよい。この場合、バンクの確保に必要な時間は、ラッ
チ１０１における遅延によって与えられる。

【００４８】次に与えられた新たなＣＰＣＳ−ＰＤＵ１
７が、前のものと同一の論理チャネル番号をもつ場合
は、上記バンクのリスト構造が延長される形でデータの
書き込みが行われる。新しい論理番号をもつ場合は、新
たなバンクリストが生成される形でデータの書き込みが
行われ、同一のバッファメモリ内に複数のフレーム（Ｃ
ＰＣＳ−ＰＤＵ）が格納される。なお、後述するデータ
の読み出し処理によって、データの読み出しを終えたバ
ンクは空きバンクとして次々と解放されるため、メモリ
が不足することはない。

【００４９】次に、図１２〜図１４を参照して、セル送
信部１００で行うバッファメモリからのデータブロック
の読み出し処理について説明する。

【００５０】論理チャネル番号［Ａ］を指定すると、こ
れをアドレスとして第１リンクテーブルがアクセスさ
れ、チャネル番号［Ａ］に対応した読み出しバンク番号
（バンクアドレスＲＢ）１４３ｂ−Ａが読み出される。
バンクアドレスをｉとすると、バンク情報テーブル１４
１のｉ番目の読み出しポインタエリア１４１ｂ−ｉから
ポインタＰＢｉが読み出され、ｉ番目のバンク内の上記
ポインタ値（内部アドレス）ＲＰｉが示す記憶位置から
データブロック１２ａが読み出される。図１２に示すよ
うに、１個分のデータブロックを読み出し終わった時点
でバンク内にまだデータブロックが残っている場合（Ｒ
Ｐ'ｉ＜ＬＴｉ）は、バンク情報テーブルのＲＰエリア
１４１ｂ−ｉの値を次の内部アドレスの値ＲＰ'ｉに更
新しておく。 図１３は、１つのバンクの最後の内部ア
ドレス位置にあるデータブロックを読み出した場合の動
作を示す。データブロック（ＳＡＲ−ＰＤＵ）１２ｂの
読み出しを終えた時、更新後の読み出しポインタの値Ｒ
Ｐ'ｉがＬＴエリア１４１ａ−ｉの示すバンク内データ
長ＬＴｉに達した場合は、第２リンクテーブル１４４の
フラグエリア１４４ｂ−ｉの内容Ｆｇをチェックする。
もし、Ｆｇが続きデータの存在を示している場合（Ｆｇ
＝"０"）、第２リンクテーブルのｉ番目の次バンク番号
エリア１４４ａ−ｉからＮＢの値ｊを読み出し、これを
第１リンクテーブル１４３の読み出しバンク番号エリア
１４３ｂ−Ａに書きこみ、データの読み出しを終えたバ
ンクｉのアドレスを空バンクＦＩＦＯ１４２に登録す
る。

【００５１】図１４は、ＣＰＣＳ−ＰＤＵの最後のデー
タブロックＳＡＲ−ＰＤＵ１２ｃを読み出した場合の動
作を示す。データブロックを読み出した後、バンク内部
アドレスの値ＲＰ'ｉがバンク情報テーブル１４１のＬ
Ｔエリア１４１ａ−ｉが示すバンク内データ長ＬＴｉに
達した場合、もし、第２リンクテーブル１４４のフラグ
エリア１４４ｂ−ｉがＦｇ＝"１"であれば、最終セルで
あることを示すセルヘッダ１１をＳＡＲ−ＰＤＵ１２ｃ
に付加する。この後、図１３の場合と同様、次バンク番
号エリア１４４ｂ−ｉのＮＢ値ｊを読み出し、第１リン
クテーブル１４３のバンク番号エリア１４３ｂ−Ａに書
き込み、データの読み出しを全て終ったバンクのアドレ
スｉを空バンクＦＩＦＯ１４２に登録する。

【００５２】このように、セル送信部１００の読み出し
処理では、書き込み処理により形成されたリスト化バン
クを論理チャネル対応アクセスしてセルを読み出す。上
記実施例では、第１リンクテーブル１４３、第２リンク
テーブル１４４、バンク情報テーブル１４１を別個のも
のとして説明したが、これらは物理的に同一のメモリ内
に領域を分割して構成しても良い。また、バッファメモ
リ１０２内に上記各テーブルのための領域を用意しても
よい。

【００５３】図１５は、上述した機能を実行するセル送
信部１００の具体的な回路構成の１例を示す。セレクタ
１６１、１６２、１６３は、書き込み処理と読み出し処
理のタイミングで切り替えるためのものである。バス３
−３を介して論理チャネル情報を受け取ると、この論理
チャネル情報をアドレスとして、第１リンクテーブル１
４３の書き込みバンク番号エリア１４３ａからバンクア
ドレスＷＢを読み出し、これを書き込みアドレス（Ｗ
Ａ）生成回路１０３に与える。この時、第１リンクテー
ブル１４３から読み出されたバンクアドレスＷＢは、ラ
ッチ１２２にラッチしておく。

【００５４】ＷＡ生成回路１０３は、バッファメモリ１
０２の上記バンクアドレスＷＢで指定されるバンク領域
における内部アドレスを生成しながら、バス３−１から
入力されラッチ１０１にラッチしてあったデータ（ＣＰ
ＣＳ−ＰＤＵ１７）を順次にバンクに書き込む。ＷＡ生
成回路１０３は、データ書き込みに並行してデータ長Ｌ
Ｔをカウントする。上記ＬＴの値は、比較回路１２３で
バンク長ＬＴmax１２４と比較され、比較回路１２６で
バス３−２から受け取ったＣＰＣＳ−ＰＤＵ１７の全長
と比較される。

【００５５】全長がＬＴと一致した時点で、比較回路１
２６から停止信号が出力され、ＷＡ生成回路１０３に書
き込み停止を指示する。この時、バンク情報テーブル１
４１にバンク内のデータ長ＬＴ１４１ａが記憶される。
また、次のバンクを確保するために、空バンクＦＩＦＯ
１４２にＲｅａｄ信号が与えられ、空バンクのアドレス
が読み出される。このバンクアドレスは、第１リンクテ
ーブル１４３のＷＢエリア１４３ａと、第２リンクテー
ブル１４４のＮＢエリア１４４ａに記憶される。また、
Ｆｇエリア１４４ｂにビット「１」が設定される。

【００５６】ＬＴがＬＴmaxになった場合は、バンク内
のデータ長（＝ＬＴmax）がＬＴエリア１４１ａに書き
込まれ、次のバンクを確保するために、空バンクＦＩＦ
Ｏ１４２にＲｅａｄ信号１２７が与えられる。読み出さ
れた空バンクアドレスは、第２リンクテーブルの前の書
き込みバンク番号に対応したＮＢエリア１４４ａに記憶
され、これによってバンクがリンクされる。また、上記
空バンクアドレスは、ＷＡ生成回路１０３に通知され
（１２１）、これによって指定されたバンクに対して残
りデータの書き込みが継続される。上述したバンク切り
替えの都度、データ（ＣＰＣＳ−ＰＤＵ１７）の全長か
らＬＴmaxを引いた残りデータ長（１２８）がバンク内
データ長ＬＴと比較され（１２６）、残りデータ長がＬ
Ｔと一致するまでデータ書き込み処理が繰り返される。

【００５７】バッファメモリ１０２からのデータブロッ
クの読み出しは、送出タイムスロット生成回路１５１で
生成されるタイムスロット毎に行なわれる。帯域制御テ
ーブル１５２は、タイムスロットと論理チャネル番号と
の関係を記憶しており、タイムスロットが生成される
と、該当する論理チャネル番号が読み出される。上記論
理チャネル番号に対応して、ヘッダテーブル１０５から
セルヘッダ１１が読み出される。また、第１リンクテー
ブルのエリア１４３ｂからＲＢが読み出され、バンク情
報テーブル１４１の上記ＲＢに対応したエリア１４１ｂ
からＲＰが読み出され、バンク内の読み出しデータブロ
ックの先頭アドレスが得られる。

【００５８】これと同時に、バンク内データ長ＬＴ１４
１ａが読み出され、これから４８バイト引いた値がＲＰ
１４１ｂと比較される（１３２）。もし一致した場合
は、バンク内のデータを全て読み出し終わったことを意
味し、空バンクＦＩＦＯ１４２にＷｒｉｔｅ信号を与え
て、バンク番号を空きバンクアドレスとして空バンクＦ
ＩＦＯに戻す。また、第２リンクテーブル１４４より次
バンク番号ＮＢ１４４ａを読み出し、第１リンクテーブ
ル１４３のＲＢ１４３ｂに登録する（１３４）。もしＦ
ｇ＝"１"の場合は最終セルを意味し、最終セル信号をセ
ルヘッダ生成回路１１１に与え、最終セルヘッダを生成
する。そして、セルヘッダ付加回路１１２に、セルヘッ
ダ生成回路１１１で生成したセルヘッダ１１を出力さ
せ、これに続いて、バッファメモリ１０２から読み出さ
れた４８バイトデータを出力させる。最終セルでない場
合は、バンク情報テーブル１４１のＲＰ１４１ｂに読み
出しポインタを書き込む。

【００５９】上記実施例の変形として、各論理チャネル
毎に連続出力できるセルの個数（最大許容バースト値）
をテーブルに記憶しておき、セル生成の都度、論理チャ
ネル対応のカウンタで連続出力個数をカウントし、これ
が許容バースト値を超えないように出力制御するように
してもよい。

【００６０】図１６は、セル受信部２００の構成の１例
を示すブロック図である。セル受信部２００は、バス５
を介してセル１０を受信すると、セルヘッダ処理部２１
０でセルヘッダ１１を分離し、ＳＡＲ−ＰＤＵ１２を一
旦ラッチ２０１にてラッチした後、バッファメモリ２０
２に書き込む。組み立て終わったフレーム（ＣＰＣＳ−
ＰＤＵ１７）は、バス６−１を介してフレーム正常性チ
ェック４０に転送される。この時、バス６−２にＣＰＣ
Ｓ−ＰＤＵ１７の長さ出力する。

【００６１】書き込み制御回路２０３と読み出し制御回
路２０４は、バッファメモリ２０２の書き込み／読み出
しアドレスを生成する回路である。バッファメモリ２０
２は固定長バンクに分割管理し、リンク処理２２０とデ
リンク処理２３０は、バンクをリスト構造化するための
リンク処理と空きバンク解放のためのデリンク処理を行
なうためのものである。

【００６２】バッファを管理するためのバッファ管理テ
ーブル２４０は、バンク内の情報を記憶するバンク情報
テーブル２４１と、空バンクのアドレスを蓄積するため
の空バンクＦＩＦＯ２４２と、フレームの組み立てを完
了したバンクを指定するための完了バンクＦＩＦＯ２４
３と、関連する複数のバンクをリンクするための情報を
記憶する第１リンクテーブル２４４および第２リンクテ
ーブル２４５より構成される。タイミング回路２５０
は、書き込み処理と読み出し処理のタイミングを生成す
るためのものである。

【００６３】図１７〜図１９は、セル受信部２００にお
けるバッファメモリ２０２への書き込み処理を説明する
ための図である。

【００６４】バッファメモリ２０２は、複数の固定長バ
ンクから構成されており、各バンクの長さをＬＴmax２
２２とする。第１リンクテーブル２４４は、論理チャネ
ル情報をアドレスとしてアクセスされる記憶エリアに、
書き込みバンク番号（バンクアドレスＷＢ）２４４ａと
読み出しバンク番号（バンクアドレスＲＢ）２４４ｂを
記憶している。

【００６５】第２リンクテーブル２４５は、リスト化さ
れた次のバンクを示すバンクアドレス（ＮＢ）２４５ａ
とフラグ２４５ｂをバンク対応に記憶するためのもので
あり、バンク情報テーブル２４１は、バンク内の書き込
みアドレス（ポインタＷＰ）２４１をバンク毎に記憶す
るためのものである。

【００６６】書き込み処理においては、図１７に示すよ
うに、バス５を介して受信したセルの論理チャネル番号
［Ａ］を読み取り、第１リンクテーブル１４３から、上
記チャネル番号［Ａ］に対応した書き込みバンク番号Ｗ
Ｂ：２４４ｂ−Ａを読み出す。新たな論理チャネルにお
ける最初のセルを受信したとき、空バンクＦＩＦＯ２４
２から取り出されたバンク番号が既に第１テーブルに設
定されているものとする。

【００６７】今、上記バンク番号をｉとすると、バンク
情報テーブル２４１からバンクｉに対応したバンク内書
き込みポインタＷＰ２４１−ｉを得て、バンクｉの書き
込みポインタ値ＷＰｉが示す記憶位置に、受信セルのデ
ータ部（データブロック：ＳＡＲ−ＰＤＵ１２ｄ）を書
き込む。

【００６８】図１７のように、１個のデータブロックＳ
ＡＲ−ＰＤＵ１２ｄを書き終わった時点で、バンク内に
空きが残っている場合（ＷＰ'ｉ＜ＬＴ）は、ＷＰ２４
１−ｉの値をＷＰ'ｉに更新する。

【００６９】図１８に示すように、１個のデータブロッ
ク（ＳＡＲ−ＰＤＵ１２ｂ）を書き込み、書き込みポイ
ンタの値を更新した時点で、ポインタ値ＷＰ'ｉがバン
ク長ＬＴmaxに達した場合は、受信セルが最終セルでな
ければ、第２リンクテーブル２４５のフラグ（Ｆｇ）２
４５ｂ−ｉにビット"０"を立て、同一フレームに続きの
データブロックが存在していることを示す。また、空バ
ンクＦＩＦＯ２４２から新たな空バンクアドレスｊを取
り出し、第２リンクテーブルの第ｉ番目の次バンク番号
エリア２４５ａ−ｉにＮＢ値ｊを書き込み、第ｊバンク
を第ｉバンクにリンクさせる。同一論理チャネルの次に
到着するセルを第ｊバンクに書き込めるようにするた
め、第１リンクテーブル２４４の書き込みバンク番号エ
リア２４４ａ−Ａにバンク番号ｊを登録しておく。

【００７０】図１９に示すように、１つのフレーム（Ｃ
ＰＣＳ−ＰＤＵ１７）の最終のデータブロック（ＳＡＲ
−ＰＤＵ１２ｆ）のセルを受信した場合は、ＣＰＣＳ−
ＰＤＵ１７の終わりを示すためにバンクｉのフラグＦｇ
にビット"１"を立てておく。また、フレーム（ＣＰＣＳ
−ＰＤＵ１７）の組み立てが終わったことを示すため
に、完了バンクＦＩＦＯ２４３に第１リンクテーブル２
４４の読み出しバンク番号ＲＢ２４４ｂ−Ａを登録す
る。この時、空バンクＦＩＦＯ２４２から次の空バンク
アドレスｊを取り出し、これを第１リンクテーブル２４
４のＷＢエリア２４４ａ−ＡとＲＢエリア２４４ｂ−Ａ
に記憶することによって、次に受信する同じ論理チャネ
ル番号Ａに属した別のフレーム（ＣＰＣＳ−ＰＤＵ）の
組み立て用のバンクを確保しておく。

【００７１】上述したように、セル受信部２００におけ
る書き込み処理では、論理チャネルごとに確保したバン
クにデータブロックＳＡＲ−ＰＤＵ１２を順次に書き込
み、フレームがバンク長を超えた場合は、新たに獲得し
たバンクをリンクし、この新しいバンクに後続セルのデ
ータブロックを書き込み、最終セルを受信した場合は、
完了バンクＦＩＦＯ２４３にＣＰＣＳ−ＰＤＵ１７の先
頭のバンク番号（＝読み出しバンク番号ＲＢ２４４ｂ）
を登録することによって、任意長さのフレームを組み立
てることが可能になる。後述するフレームの読み出し処
理によって、空き状態となったバンクが次々と解放され
るため、バンクが不足することはない。

【００７２】本実施例では、次のフレームの先頭セル１
０の到着に先立って空バンクを確保しておく方式を採用
したが、先頭セル１０の到着時にバンクを確保するよう
にしてもよい。この場合、バンク確保に必要な時間は、
ラッチ２０１における遅延時間によって確保できる。

【００７３】次に、図２０と図２１を参照して、バッフ
ァメモリからの組立て済みフレーム（ＣＰＣＳ−ＰＤＵ
１７）の読み出し処理について説明する。

【００７４】図２０に示すように、完了バンクＦＩＦＯ
２４３からバンク番号ｉを読み出し、これによって特定
されるバンクの先頭から、バンク情報テーブル２４１の
ＷＰ２４１−ｉが示すポインタ位置までのデータを読み
出す。読み出されたデータは、バス６−１を介してフレ
ーム正常性チェック４０に転送する。１つのバンクから
のデータの読み出しが終了すると、用済みとなったバン
クを解放するために、バンク番号ｉを空バンクＦＩＦＯ
２４２に登録する。

【００７５】次に、第２リンクテーブル２４５のフラグ
Ｆｇ２４５ｂ−ｉをチェックし、もしビット"１"が立っ
ていた場合は、上記第ｉバンクで１つのフレーム（ＣＰ
ＣＳ−ＰＤＵ１７）が完了しているため、ＣＰＣＳ−Ｐ
ＤＵの長さＴＬ（＝ＷＰｉ）をバス６−２を介してフレ
ーム正常性チェック４０に通知する。この後、完了バン
クＦＩＦＯ２４３から次のバンク番号ｊを読み出し、別
のＣＰＣＳ−ＰＤＵ１７について、バッファメモリから
のデータの読み出しと転送動作を繰り返す。

【００７６】図２１は、１つのフレームが複数のバンク
に分割して格納されていた場合の読み出し処理を示す。
完了バンクＦＩＦＯ２４３より得たバンク番号ｉに基づ
いて、第ｉバンクからデータを読み出し終わった時、バ
ンク番号ｉに対応する第２リンクテーブルのフラグＦｇ
エリア２４５ｂ−ｉにビット"０"が立っていた場合、続
きのデータが存在することが判る。

【００７７】この場合、第２リンクテーブルのＮＢエリ
ア２４５ａ−ｉから次に読み出すべきデータが格納され
たバンクの番号ｊを読み取り、第ｊバンクをアクセスし
て、ＷＰ２４１−ｊの示すポインタ位置までデータを読
み出す。もし、第２リンクテーブルのフラグＦｇ２４５
ｂ−ｉが"１"となっていれば、ＷＰ２４１−ｉに蓄積さ
れていた値ＷＰｉとＷＰ２４１−ｊに蓄積されていた値
ＷＰｊを加算することによって、ＣＰＣＳ−ＰＤＵの全
長ＴＬを求め、バス６−２に出力する。このような手順
を繰り返すことによって、任意個数のバンクにまたがる
長いＣＰＣＳ−ＰＤＵ１７を読み出すことが可能であ
る。

【００７８】以上の説明では、第１リンクテーブル２４
４、第２リンクテーブル２４５、バンク情報テーブル２
４１を別々のものとして説明したが、これらは物理的に
同一メモリ上に領域を分割して構成しても良い。また、
バッファメモリ２０２内に設けた領域を用いることも可
能である。

【００７９】図２２は、セル受信部２００の具体的な回
路構成の１例を示す。セレクタ２５１、２５２は、書き
込み処理と読み出し処理のタイミングを交互に切り替え
るためのものである。

【００８０】バス５を介してセル１０を受信すると、セ
ルヘッダ分離回路２１１でセルヘッダ１１を分離し、Ｐ
Ｔフィールドを最終セル信号生成回路２１３に送り、Ｖ
ＰＩ／ＶＣＩフィールドをヘッダ変換回路２１２に送
る。セルヘッダを分離したＳＡＲ−ＰＤＵ１２は、ラッ
チ２０１に一旦ラッチしておく。

【００８１】ヘッダ変換回路２１２は、分離されたＶＰ
Ｉ／ＶＣＩ１７を論理チャネル情報に変換し、第１リン
クテーブル２４４のアドレスとする。第１リンクテーブ
ル２４４からは、論理チャネルに対応する書き込みバン
ク番号ＷＢ２４４ａが読み出される。このバンク番号を
アドレスとしてバンク情報テーブル２４１がアクセスさ
れ、バンク内書き込みポインタＷＰが読み出される。ま
た、書き込みアドレス（ＷＡ）生成回路２０３で、上記
バンク番号を持つバンク内の書き込みアドレスが生成さ
れ、ラッチしておいたＳＡＲ−ＰＤＵ１２がバッファメ
モリ２０２内の所定のバンクに蓄積される。バンク情報
テーブル２４１の書き込みポインタＷＰは、１セル受信
する毎に更新される。

【００８２】「ＷＰ＋４８バイト」（２２１）の値がバ
ンク長ＬＴmax２２２と一致した場合（２２３）、バン
ク内にデータが一杯になったことを意味する。この場
合、バンク情報テーブル２４１に書き込みポインタＷＰ
を記憶した後、Ｒｅａｄ信号生成回路２２でＲｅａｄ信
号を発生させし、空バンクＦＩＦＯ２４２から次の空バ
ンク番号を読み出す。そして、第２リンクテーブルの次
バンク番号ＮＢエリア２４５ａと書き込みバンク番号Ｗ
Ｂエリア２４４ａに上記空バンク番号を登録し、同じＣ
ＰＣＳ−ＰＤＵ１７に属する後続のＳＡＲ−ＰＤＵ１２
を蓄積するためのバンクを確保しておく。

【００８３】セルヘッダ分離回路２１１で分離されたＰ
Ｔが最終セルを示している場合は、最終セル信号を生成
する（２１３）。最終セルの場合は、第２リンクテーブ
ル２４５のフラグＦｇエリア２４５ｂにビット「１」を
立て、ＣＰＣＳ−ＰＤＵ１７の最後のデータブロックを
含むことを示す。また、完了バンクＦＩＦＯ２４３にＷ
ｒｉｔｅ信号を与え、第１リンクテーブル２４４の読み
出しバンク番号ＲＢ２４４ｂを完了バンクＦＩＦＯ２４
３に書き込む（２４３）。この後、Ｒｅａｄ信号生成回
路２２４から空バンクＦＩＦＯ２４２の読み出し信号を
発生させ、空バンクＦＩＦＯ２４２から次の空バンク番
号を取り出し、これを第１リンクテーブル２４４のＷＢ
エリア２４４ａに登録しておく。

【００８４】組立てられたＣＰＣＳ−ＰＤＵ１７のバッ
ファメモリ２０２からの読み出しは以下のようにして行
われる。

【００８５】完了バンクＦＩＦＯ２４３のｅｍｐｔｙ信
号を使って、完了バンクＦＩＦＯ２４３が空でないとき
には、Ｒｅａｄ信号生成回路２３で読み出し信号を発生
させる。これによって完了バンクＦＩＦＯ２４３からバ
ンク番号が読み出され、ＲＡ生成回路２０４にバンク番
号が与えられる。ＲＡ生成回路２０４は、上記バンク番
号をもつバンク内の読み出しアドレスを生成して、バッ
ファメモリ２０２からデータを読み出し、バス６−１を
介してフレーム正常性チェック４０に転送する。 この
時、読み出しアドレスと書き込みポインタ２４１とが比
較され（２３４）、もし一致した場合は、空バンクＦＩ
ＦＯ２４２にＷｒｉｔｅ信号を与え、読み出しを終えて
空になったバンクのバンク番号を空バンクＦＩＦＯ２４
に登録する。 第２リンクテーブル２４５のフラグＦｇ
２４５ｂにビット"０"が立っている場合は、第２リンク
テーブル２４５の次バンク番号ＮＢエリア２４５ａを読
み出し、ＲＡ生成回路２０４に与える。これによって、
後続のバンクから残りデータが読み出される。フラグビ
ットに"１"が立っていれば（２３５）、Ｒｅａｄ信号生
成回路２３１が完了バンクＦＩＦＯ２４３の次のバンク
番号を読み出し、上述した一連の読み出し処理を繰り返
す。

【００８６】新しいバンクを読み出す毎に、各ＷＰ２４
１の値を加算器２３３で加算しておき、１個ＣＰＣＳ−
ＰＤＵ１７を転送し終わる度に、全長データをバス６−
２を介してレーム正常性チェックに転送する。

【００８７】

【発明の効果】以上に述べたように、本発明によれば、
パケット化すべきフレーム、または受信パケットの固定
長データブロック部分を一時的に格納するためのバッフ
ァメモリを複数の固定長バンクに分割しておき、各バン
クを複数データブロック分のサイズとし、フレームある
いは論理チャネル対応に複数のバンクを随時にリンクさ
せることによって、任意サイズのフレームまたは任意個
数の固定長データブロックを蓄積可能としている。本発
明によれば、バッファメモリおよびリンク情報管理のた
めのメモリエリアを効果的に利用でき、複数論理チャネ
ルのパケット処理、パケット多重化処理、帯域制御も容
易にできる。

【図面の簡単な説明】

【図１】フレームをパケット化する機能を備えた本発明
によるセル送信部の１実施例を示すブロック図。

【図２】本発明による通信インターフェイスの計算機へ
の応用例を示すシステム構成図。

【図３】本発明による通信インターフェイスのネットワ
ーク間接続装置への応用例を示すシステム構成図。

【図４】本発明による通信インターフェイスの多重化装
置への応用例を示すシステム構成図。

【図５】アダプテーション処理部１の構成を示す図。

【図６】図５におけるＰＤＵ作成部３０の構成を示す
図。

【図７】図５におけるフレーム正常性チェック部４０の
構成を示す図。

【図８】パケット処理の対象となるフレームの構成とパ
ケットとの関係を示す図。

【図９】固定長パケット（ＡＴＭセル）の構成を示す
図。

【図１０】フレームがバンク長より短い場合のバッファ
メモリへのフレームデータの格納処理を説明するための
図。

【図１１】フレームがバンク長を超える場合のバッファ
メモリへのフレームデータの格納処理を説明するための
図。

【図１２】フレームがバンク長より短い場合のバッファ
メモリからのデータブロックの読み出し処理を説明する
ための図。

【図１３】フレームがバンク長を超える場合のバッファ
メモリからのデータブロックの読み出し処理を説明する
ための図。

【図１４】バッファメモリからのフレーム最終データブ
ロックの読み出し処理を説明するための図。

【図１５】セル送信部の詳細構成の１例を示す構成図。

【図１６】受信パケットをフレームに組み立てる機能を
備えた本発明によるセル受信部の１実施例を示すブロッ
ク図。

【図１７】組み立てられたフレームがバンク長より短い
場合のバッファメモリへのパケットデータブロックの格
納処理を説明するための図。

【図１８】組み立てられたフレームがバンク長を超える
場合のバッファメモリへのパケットデータブロックの格
納処理を説明するための図。

【図１９】バッファメモリへのフレーム最終のパケット
データブロックの格納処理を説明するための図。

【図２０】組み立てられたフレームがバンク長より短い
場合のバッファメモリからのフレームデータの読み出し
処理を説明するための図。

【図２１】組み立てられたフレームがバンク長を超える
場合のバッファメモリからのフレームデータの読み出し
処理を説明するための図。

【図２２】セル受信部の詳細構成の１例を示す図。

【符号の説明】

１…アダプテーション処理部、５０…ＡＴＭインターフ
ェイス、１００…セル送信部、２００…セル受信部、１
０２、２０２…バッファメモリ、１０３、２０３…書き
込み制御部、１０４、２０４…読み出し制御部、１４
０、２４０…バッファ管理テーブル、１４２…空きバン
クＦＩＦＯ。

Claims (22)

【特許請求の範囲】
1. 【請求項１】可変長フレームを固定長の複数のデータブ
   ロックに分割し、各データブロック毎にヘッダを付して
   固定長パケットとして転送するパケット処理方法におい
   て、 可変長フレームを一時的に格納するためのバッファメモ
   リにそれぞれ複数ブロック分の容量をもつ所定長さの複
   数のバンクを定義しておき、 受け取った可変長フレームが１つのバンクに収容できな
   い場合は、ポインタ情報によってリスト構造化された複
   数のバンクに格納し、 単独またはリスト構造化された複数バンクのうちの１つ
   から固定長のデータブロックを順に読み出してパケット
   を生成するようにしたことを特徴とするパケット処理方
   法。
2. 【請求項２】前記バッファメモリ内に、受け取った可変
   長フレームの論理チャネル情報に対応して複数のリスト
   構造を形成することを特徴とする請求項１に記載のパケ
   ット処理方法。
3. 【請求項３】論理チャネル毎に予め出力パケットの帯域
   情報を記憶しておき、 上記帯域情報に基づいて決定された頻度で各論理チャネ
   ルと対応するバンクをアクセスし、パケットを生成する
   ことを特徴とする請求項２に記載のパケット処理方法。
4. 【請求項４】出力回線のタイムスロットとバンク指定情
   報との対応関係を予め記憶しておき、 各タイムスロットにおいて、上記バンク指定情報で指定
   されたバンクから読み出されたデータブロックをパケッ
   ト化することを特徴とする請求項１に記載のパケット処
   理方法。
5. 【請求項５】前記バッファメモリ内の空き状態にあるバ
   ンクを指定するための空きアドレスを記憶しておき、 空き状態にある１つのバンクに対して、蓄積データ長を
   カウントしながら可変長フレームを書き込み、 蓄積データ長がバンク長に達する都度、次の空きアドレ
   スに基づいて新たなバンクを獲得し、 同一フレームで使用された複数のバンクのアドレスを互
   いに関連付けて記憶しておくことを特徴とする請求項１
   〜請求項４の何れかに記載されたパケット処理方法。
6. 【請求項６】前記バッファメモリ内の空き状態にあるバ
   ンクを指定するための空きアドレスをアドレスバッファ
   に記憶しておき、 上記アドレスバッファから順に取り出された空きアドレ
   スによって使用バンクを特定しながら前記フレームをバ
   ッファに蓄積し、 パケット化のための全ての固定長データブロックの読み
   出しを完了したバンクのアドレスを空きアドレスとして
   上記空きアドレスバッファに登録することを特徴とする
   請求項１〜５の何れかに記載されたパケット処理方法。
7. 【請求項７】前記可変長フレームが、上位装置またはネ
   ットワークから受け取ったフレームに補助フィールドを
   付加したことによって前記データブロック長さの整数倍
   となっていることを特徴とする請求項１〜請求項６に記
   載のパケット処理方法。
8. 【請求項８】論理チャネルの異なる複数の可変長フレー
   ムをそれぞれ固定長の複数のデータブロックに分割し、
   各データブロックを固定長パケットとして同一回線に多
   重転送するためのネットワーク終端装置におけるアダプ
   テーション処理において、 受け取った可変長フレームを一時的に格納するためのバ
   ッファメモリに、それぞれ複数データブロック分の長さ
   を持つ複数の固定長バンクを定義しておき、 可変長フレームを受け取った時、該フレームの長さに応
   じた単独またはリスト構造化された複数のバンクを論理
   チャネル対応に確保して、上記可変長フレームを上記バ
   ッファメモリに格納し、 各バンクから固定長のデータブロックを順次に読み出
   し、これに論理チャネル情報を含む所定のヘッダを付加
   して固定長パケットとすることを特徴とするパケット処
   理方法。
9. 【請求項９】論理チャネル対応に固定長パケットの連続
   送信量と許容される最大バースト長とを記憶しておき、 連続送信量が最大バースト長を超えない範囲で、各論理
   チャネル対応のバンクから固定長データブロックの読み
   出しを行うことを特徴とする請求項８に記載のパケット
   処理方法。
10. 【請求項１０】固定長のデータブロック部分とヘッダと
    からなる固定長パケットを受信し、関連する複数のパケ
    ットのデータブロック部分を可変長フレームに組み立て
    るためのパケット処理方法において、 受信パケットのデータブロック部分を一時的に格納する
    ためのバッファメモリにそれぞれ複数ブロック分の容量
    をもつ所定長さの複数のバンクを定義しておき、 各フレームの最初の受信パケットに対して空き状態にあ
    る新たなバンクを割当て、同一フレームを構成する全て
    のデータブロック部分を１つのバンクに収容できない場
    合はポインタ情報によってリスト構造化した新たなバン
    クを割当てながら、受信パケットのデータブロック部分
    を該パケットと対応するバンクに順次に格納し、 各フレームの最後のデータブロック部分がバンクに格納
    された時、フレームの組立て完了を示す情報を生成する
    ことを特徴とするパケット処理方法。
11. 【請求項１１】各受信パケットのデータブロック部分
    を、受信パケットのヘッダに含まれる論理チャネル情報
    に対応したバンクに格納することを特徴とする請求項１
    ０に記載のパケット処理方法。
12. 【請求項１２】使用バンクを特定するためのバンクアド
    レスと論理チャネル情報との対応関係を記憶しておき、 パケットが受信された時、受信パケットのヘッダに含ま
    れる論理チャネル情報に対応したバンクアドレスを求
    め、該バンクアドレスで特定されるバンクに対して受信
    パケットのデータブロック部分を格納することを特徴と
    する請求項１０または請求項１１に記載のパケット処理
    方法。
13. 【請求項１３】前記組立て完了を示すバンクアドレスを
    アドレスバッファに登録しておき、 上記アドレスバッファから取り出したバンクアドレスに
    よって特定される前記バッファメモリ内の１つのバンク
    からフレームのデータを順次に読み出し、該フレームが
    リスト構造化された複数のバンクに収容されている場合
    は、ポインタ情報として記憶されているバンクアドレス
    によって特定される後続のバンクから残りデータブロッ
    クを読み出すようにしたことを特徴とする請求項１０〜
    請求項１２の何れかに記載のパケット処理方法。
14. 【請求項１４】それぞれ複数ブロック分の容量をもつ所
    定長さの複数のバンクが予め定義されているバッファメ
    モリと、 可変長のフレーム毎に該フレームの長さに応じた個数の
    空きバンクを確保し、複数のバンクを確保した場合はこ
    れらのバンクをリスト構造化しながら上記可変長フレー
    ムを上記バッファメモリの空きバンクに書き込むための
    手段と、 上記可変長フレームが格納された上記バッファメモリ中
    の単独またはリスト構造化されたバンクから、所定の順
    序で固定長のデータブロックを読み出すための手段と、 上記バッファメモリから読み出されたデータブロックに
    ヘッダ付加し、固定長パケットとして送出するための手
    段とを備えたことを特徴とする通信インターフェイス装
    置。
15. 【請求項１５】前記バッファメモリ内に定義されたバン
    クのうち、空き状態にあるバンクを特定するための複数
    の空きアドレスを記憶する空きアドレスバッファを有
    し、 前記書き込み手段が、上記空きアドレスバッファからア
    ドレスを取り出すことによってバンクを確保することを
    特徴とする請求項１４に記載の通信インターフェイス装
    置。
16. 【請求項１６】前記書き込み手段が、可変長フレーム対
    応に、最初のバンクを指定するアドレスを記憶するため
    の第１メモリ手段と、上記バンクにリンクされる後続の
    バンクのアドレスを記憶するための第２メモリ手段と、
    前記空きアドレスバッファから取り出されたアドレスを
    上記第１、第２メモリ手段に選択的に記憶するための手
    段とを備えることを特徴とする請求項１５に記載の通信
    インターフェイス装置。
17. 【請求項１７】それぞれ複数ブロック分の容量をもつ所
    定長さの複数のバンクが予め定義されているバッファメ
    モリと、 フレームの先頭のデータブロックを含む固定長パケット
    に対して、上記バッファメモリ中の空きバンクを割当
    て、同一フレームの後続するデータブロックの全てを同
    一バンクに収容できない場合には、新たな空きバンクを
    確保し、同一フレームの複数のバンクをポインタ情報で
    リスト構造化しながら、受信パケットのデータブロック
    を上記バッファメモリのバンクに書き込むための手段
    と、 上記バッファメモリにフレームの最後のデータブロック
    を格納した時点で、該フレームの最初のデータブロック
    を含むバンクを示すアドレスを組立て完了情報として記
    憶するためのメモリ手段とを備えたことを特徴とする通
    信インターフェイス装置。
18. 【請求項１８】前記バッファメモリ内に定義されたバン
    クのうち、空き状態にあるバンクを特定するための複数
    の空きアドレスを記憶する空きアドレスバッファと、 前記完了情報として記憶されたバンクアドレスによって
    特定される前記バッファメモリ内の１つのバンクからフ
    レームのデータを順次に読み出し、該フレームがリスト
    構造化された複数のバンクに収容されている場合は、ポ
    インタ情報として記憶されているバンクアドレスによっ
    て特定される後続のバンクから残りデータブロックを読
    み出すための手段と、 フレームデータの読み出しを完了したバンクのアドレス
    を上記空きアドレスバッファに記憶するための手段とを
    備えたことを特徴とする請求項１７に記載の通信インタ
    ーフェイス装置。
19. 【請求項１９】前記書き込み手段が、可変長フレーム対
    応に、最初のバンクを指定するアドレスを記憶するため
    の第１メモリ手段と、上記バンクにリンクされる後続の
    バンクのアドレスを前記ポインタ情報として記憶するた
    めの第２メモリ手段と、前記空きアドレスバッファから
    取り出されたアドレスを上記第１、第２メモリ手段に選
    択的に記憶するための手段とを備えることを特徴とする
    請求項１８に記載の通信インターフェイス装置。
20. 【請求項２０】第１の伝送路側から受信した可変長フレ
    ームを第１のバッファメモリに一時的に蓄積して固定長
    の複数のデータブロックに分割し、各データブロックの
    ヘッダを付して第２の伝送路側に固定長パケットとして
    転送する第１の変換手段と、 第２の伝送路側から受信した固定長パケットのデータブ
    ロックを第２のバッファメモリに一時的に蓄積して可変
    長フレームに組み立て、該可変長フレームを第１の伝送
    路側に転送する第２の変換手段とを有するインターフェ
    イス装置において、 上記第１、第２のバッファメモリに、それぞれ複数のデ
    ータブロック分の容量をもつ所定長さの複数のバンクが
    予め定義され、 上記第１の変換手段が、第１の伝送路側から受け取った
    可変長フレームの長さに応じた個数の空きバンクを確保
    し、複数のバンクを確保した場合はこれらのバンクをリ
    スト構造化しながら上記可変長フレームを上記第１のバ
    ッファメモリの空きバンクに書き込むための手段と、上
    記可変長フレームが格納された上記第１のバッファメモ
    リ中の単独またはリスト構造化されたバンクから、所定
    の順序で固定長のデータブロックを読み出すための手段
    と、上記第１のバッファメモリから読み出されたデータ
    ブロックにヘッダ付加し、固定長パケットとして送出す
    るための手段とを備え、 上記第２の変換手段が、フレームの先頭のデータブロッ
    クを含む固定長パケットに対して、上記第２のバッファ
    メモリ中の空きバンクを割当て、同一フレームの後続す
    るデータブロックの全てを同一バンクに収容できない場
    合には、新たな空きバンクを確保し、同一フレームの複
    数のバンクをポインタ情報でリスト構造化しながら、受
    信パケットのデータブロックを上記第２のバッファメモ
    リのバンクに書き込むための手段と、上記第２のバッフ
    ァメモリにフレームの最後のデータブロックを格納した
    時点で、該フレームの最初のデータブロックを含むバン
    クを示すアドレスを組立て完了情報として記憶するため
    のメモリ手段とを備えたことを特徴とする通信インター
    フェイス装置。
21. 【請求項２１】前記第２の変換手段が、前記メモリ手段
    に記憶されたアドレスによって特定される前記第２のバ
    ッファメモリ内の１つのバンクからフレームのデータを
    順次に読み出し、該フレームがリスト構造化された複数
    のバンクに収容されている場合は、ポインタ情報として
    記憶されているバンクアドレスによって特定される後続
    のバンクから残りデータブロックを読み出し、前記第１
    の伝送路側に転送するための手段を有することを特徴と
    する請求項２０に記載の通信インターフェイス装置。
22. 【請求項２２】前記第１、第２の変換手段が、それぞれ
    論理チャネル対応に前記バンクまたはリスト構造化され
    たバンクを確保することを特徴とする請求項２０または
    請求項２１に記載の通信インターフェイス装置。