JP2002057230A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】ビット線コンタクトをセルフアラインコンタク
ト構造とする際の加工マージンを高くでき、高密度化及
び高信頼性化を図ることができる不揮発性半導体記憶装
置を提供する。 【解決手段】ビット線コンタクト１８と隣接しない、電
荷蓄積層１３、制御ゲート１５、及びゲートキャップ膜
１６を含む積層ゲートは、ゲートキャップ膜１６と異な
る材料からなるゲートバリア膜２２で覆われると共に、
このゲートバリア膜２２がゲートキャップ膜１６と同一
材料からなるコンタクトバリア膜２３で覆われ、また、
ビット線コンタクト１８と隣接する積層ゲートは、少な
くとも隣接するビット線コンタクト１８側の積層ゲート
側面がゲートバリア膜２２で覆われておらず、前記積層
ゲート側面及び積層ゲートの他の面上のゲートバリア膜
２２がコンタクトバリア膜２３で覆われている。
ト構造とする際の加工マージンを高くでき、高密度化及
び高信頼性化を図ることができる不揮発性半導体記憶装
置を提供する。 【解決手段】ビット線コンタクト１８と隣接しない、電
荷蓄積層１３、制御ゲート１５、及びゲートキャップ膜
１６を含む積層ゲートは、ゲートキャップ膜１６と異な
る材料からなるゲートバリア膜２２で覆われると共に、
このゲートバリア膜２２がゲートキャップ膜１６と同一
材料からなるコンタクトバリア膜２３で覆われ、また、
ビット線コンタクト１８と隣接する積層ゲートは、少な
くとも隣接するビット線コンタクト１８側の積層ゲート
側面がゲートバリア膜２２で覆われておらず、前記積層
ゲート側面及び積層ゲートの他の面上のゲートバリア膜
２２がコンタクトバリア膜２３で覆われている。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関するものであり、特に高密度化、高集積化
に適したメモリセルアレイを有する不揮発性半導体記憶
装置に関するものである。
記憶装置に関するものであり、特に高密度化、高集積化
に適したメモリセルアレイを有する不揮発性半導体記憶
装置に関するものである。
【０００２】
【従来の技術】電気的にデータの書き換えが可能で、高
密度化、大容量化に適した不揮発性半導体記憶装置とし
て、フラッシュメモリが良く知られている。一般に、フ
ラッシュメモリでは、電荷蓄積層と制御ゲートが積層さ
れた積層ゲートを持つＭＯＳトランジスタ構造のメモリ
セルが、複数個接続されてアレイ状に配置されている。
これらメモリセルの制御ゲートにはワード線信号が入力
され、メモリセルのソースまたはドレインにはビット線
信号が入力される。
密度化、大容量化に適した不揮発性半導体記憶装置とし
て、フラッシュメモリが良く知られている。一般に、フ
ラッシュメモリでは、電荷蓄積層と制御ゲートが積層さ
れた積層ゲートを持つＭＯＳトランジスタ構造のメモリ
セルが、複数個接続されてアレイ状に配置されている。
これらメモリセルの制御ゲートにはワード線信号が入力
され、メモリセルのソースまたはドレインにはビット線
信号が入力される。
【０００３】図８（ａ）は、ＮＯＲ型のフラッシュメモ
リにおけるメモリセルアレイの構成を示す平面図であ
る。図８（ｂ）は、図８（ａ）に示したメモリセルアレ
イの８Ｂ−８Ｂ線に沿った断面図である。
リにおけるメモリセルアレイの構成を示す平面図であ
る。図８（ｂ）は、図８（ａ）に示したメモリセルアレ
イの８Ｂ−８Ｂ線に沿った断面図である。
【０００４】図８（ｂ）に示すように、ｐ型シリコン半
導体基板１０１上には、トンネルゲート絶縁膜１０２を
介して電荷蓄積層１０３が形成されている。電荷蓄積層
１０３上には、ゲート間絶縁膜１０４を介して制御ゲー
ト１０５が形成されている。メモリセルは、電荷蓄積層
１０３と制御ゲート１０５が積層された積層ゲートを有
している。この積層ゲートは、側端部が揃うように、自
己整合的に垂直に加工されている。
導体基板１０１上には、トンネルゲート絶縁膜１０２を
介して電荷蓄積層１０３が形成されている。電荷蓄積層
１０３上には、ゲート間絶縁膜１０４を介して制御ゲー
ト１０５が形成されている。メモリセルは、電荷蓄積層
１０３と制御ゲート１０５が積層された積層ゲートを有
している。この積層ゲートは、側端部が揃うように、自
己整合的に垂直に加工されている。
【０００５】また、１つのメモリセルは、ｎ型拡散層に
よって形成されたソース１０６Ａ及びドレイン１０６Ｂ
を有している。ソース１０６Ａ及びドレイン１０６Ｂ
は、積層ゲートの両側に形成されている。ソース１０６
Ａ及びドレイン１０６Ｂの一方がビット線コンタクト１
０７を介してビット線１０８に接続され、他方が共通ソ
ース線コンタクト１０９を介して共通ソース線１１０に
接続されている。
よって形成されたソース１０６Ａ及びドレイン１０６Ｂ
を有している。ソース１０６Ａ及びドレイン１０６Ｂ
は、積層ゲートの両側に形成されている。ソース１０６
Ａ及びドレイン１０６Ｂの一方がビット線コンタクト１
０７を介してビット線１０８に接続され、他方が共通ソ
ース線コンタクト１０９を介して共通ソース線１１０に
接続されている。
【０００６】なお、共通ソース線１１０とソース１０６
Ａとの接続は、ビット線と同様にコンタクトを介する構
造、埋め込み金属線で直接接続する構造、各ビット線毎
のメモリセルのソースを、拡散層を用いて連結する構造
などが広く用いられている。ここでは、コンタクト１０
９を介して共通ソース線１１０に接続する場合を示し
た。
Ａとの接続は、ビット線と同様にコンタクトを介する構
造、埋め込み金属線で直接接続する構造、各ビット線毎
のメモリセルのソースを、拡散層を用いて連結する構造
などが広く用いられている。ここでは、コンタクト１０
９を介して共通ソース線１１０に接続する場合を示し
た。
【０００７】前記ビット線コンタクト１０７はその側端
部が積層ゲートと隣接しており、ビット線１０８との接
続部においてはコンタクト１０７の一部が積層ゲート上
にまで張り出した、いわゆるセルフアラインコンタクト
構造になっている。このような構造になっているのは、
ビット線コンタクト１０７と積層ゲート間の寸法余裕を
なくして、メモリセルアレイの微細化を行うためであ
る。セルフアラインコンタクト形状とするために、積層
ゲートはキャップ材１１１、例えば窒化シリコン膜によ
って周囲を覆われており、特に制御ゲート上１０５のキ
ャップ材１１１は厚く形成されている。これにより、コ
ンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリ
シリコンや金属材と、制御ゲート１０５が短絡すること
を防止している。なお、１１２はＢＰＳＧ膜等からなる
層間絶縁膜である。
部が積層ゲートと隣接しており、ビット線１０８との接
続部においてはコンタクト１０７の一部が積層ゲート上
にまで張り出した、いわゆるセルフアラインコンタクト
構造になっている。このような構造になっているのは、
ビット線コンタクト１０７と積層ゲート間の寸法余裕を
なくして、メモリセルアレイの微細化を行うためであ
る。セルフアラインコンタクト形状とするために、積層
ゲートはキャップ材１１１、例えば窒化シリコン膜によ
って周囲を覆われており、特に制御ゲート上１０５のキ
ャップ材１１１は厚く形成されている。これにより、コ
ンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリ
シリコンや金属材と、制御ゲート１０５が短絡すること
を防止している。なお、１１２はＢＰＳＧ膜等からなる
層間絶縁膜である。
【０００８】前記共通ソース線コンタクト１０９はセル
フアラインコンタクト構造ではなく、積層ゲートとコン
タクト１０９間に余裕をとっている。これは、ＮＯＲ型
メモリでは、消去動作時に制御ゲートとソース間に１０
Ｖ程度の電位差が発生するためであり、このときの耐圧
を保つためにセルフアラインコンタクト化が困難である
ためである。
フアラインコンタクト構造ではなく、積層ゲートとコン
タクト１０９間に余裕をとっている。これは、ＮＯＲ型
メモリでは、消去動作時に制御ゲートとソース間に１０
Ｖ程度の電位差が発生するためであり、このときの耐圧
を保つためにセルフアラインコンタクト化が困難である
ためである。
【０００９】図９（ａ）は、ＮＡＮＤ型のフラッシュメ
モリにおけるメモリセルアレイの構成を示す平面図であ
る。図９（ｂ）は、図９（ａ）に示したメモリセルアレ
イの９Ｂ−９Ｂ線に沿った断面図である。
モリにおけるメモリセルアレイの構成を示す平面図であ
る。図９（ｂ）は、図９（ａ）に示したメモリセルアレ
イの９Ｂ−９Ｂ線に沿った断面図である。
【００１０】複数個のメモリセルがソース及びドレイン
を共有して直列に接続されて、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の両端には、選択トランジスタが配置さ
れている。両端に配置された選択トランジスタのうち、
一方の選択トランジスタのドレインあるいはソースは、
ビット線コンタクト２０７を介してビット線２０８に接
続され、他方の選択トランジスタのドレインあるいはソ
ースは、共通ソース線コンタクト２０９を介して共通ソ
ース線２１０に接続されている。
を共有して直列に接続されて、ＮＡＮＤ列を構成してい
る。ＮＡＮＤ列の両端には、選択トランジスタが配置さ
れている。両端に配置された選択トランジスタのうち、
一方の選択トランジスタのドレインあるいはソースは、
ビット線コンタクト２０７を介してビット線２０８に接
続され、他方の選択トランジスタのドレインあるいはソ
ースは、共通ソース線コンタクト２０９を介して共通ソ
ース線２１０に接続されている。
【００１１】図９（ｂ）は、図９（ａ）に示した前記メ
モリセルアレイの９Ｂ−９Ｂ線に沿った断面図である。
モリセルアレイの９Ｂ−９Ｂ線に沿った断面図である。
【００１２】メモリセル及び選択トランジスタは、ＮＯ
Ｒ型メモリセルと同様に電荷蓄積層２０３と制御ゲート
２０５が積層された積層ゲートを有している。選択トラ
ンジスタの電荷蓄積層２０３あるいは電荷蓄積層２０３
と制御ゲート２０５は、図面で示した領域とは別の箇所
においてゲート信号線に接続されている。
Ｒ型メモリセルと同様に電荷蓄積層２０３と制御ゲート
２０５が積層された積層ゲートを有している。選択トラ
ンジスタの電荷蓄積層２０３あるいは電荷蓄積層２０３
と制御ゲート２０５は、図面で示した領域とは別の箇所
においてゲート信号線に接続されている。
【００１３】前記ビット線コンタクト２０７は、その側
端部が積層ゲートと隣接しており、ビット線２０８との
接続部においてはコンタクト２０７の一部が積層ゲート
上にまで張り出した、いわゆるセルフアラインコンタク
ト構造となっている。これは、ビット線コンタクト２０
７と積層ゲート間の寸法余裕をなくして、メモリセルア
レイの微細化を行うためである。セルフアラインコンタ
クト形状とするために、積層ゲートはキャップ材２１
１、例えば窒化シリコン膜によって周囲を覆われてお
り、特に制御ゲート２０５上のキャップ材２１１は厚く
形成されている。これにより、コンタクト孔内に埋め込
まれた導電材、例えば低抵抗ポリシリコンや金属材と、
制御ゲート２０５が短絡することを防止している。
端部が積層ゲートと隣接しており、ビット線２０８との
接続部においてはコンタクト２０７の一部が積層ゲート
上にまで張り出した、いわゆるセルフアラインコンタク
ト構造となっている。これは、ビット線コンタクト２０
７と積層ゲート間の寸法余裕をなくして、メモリセルア
レイの微細化を行うためである。セルフアラインコンタ
クト形状とするために、積層ゲートはキャップ材２１
１、例えば窒化シリコン膜によって周囲を覆われてお
り、特に制御ゲート２０５上のキャップ材２１１は厚く
形成されている。これにより、コンタクト孔内に埋め込
まれた導電材、例えば低抵抗ポリシリコンや金属材と、
制御ゲート２０５が短絡することを防止している。
【００１４】なお、ＮＡＮＤ型ではビット線コンタクト
２０７と同様に、共通ソース線コンタクト２０９もセル
フアラインコンタクト構造となっている。これは、ＮＡ
ＮＤ型メモリでは、共通ソース線２１０と、ソース線に
隣接する選択トランジスタの制御ゲート２０５との間に
電源電圧（３Ｖ程度）の電位差しか発生しないためであ
り、セルフアラインコンタクト化を行っても問題が生じ
ないからである。
２０７と同様に、共通ソース線コンタクト２０９もセル
フアラインコンタクト構造となっている。これは、ＮＡ
ＮＤ型メモリでは、共通ソース線２１０と、ソース線に
隣接する選択トランジスタの制御ゲート２０５との間に
電源電圧（３Ｖ程度）の電位差しか発生しないためであ
り、セルフアラインコンタクト化を行っても問題が生じ
ないからである。
【００１５】セルフアラインコンタクト構造は、コンタ
クトとゲート間の余裕をなくして、ビット線２０８方向
のセルアレイ長を縮小することが目的であり、ＮＡＮＤ
型、ＮＯＲ型にかかわらず、非常に効果的である。ま
た、デザインルールの縮小に伴い、ゲート長が縮小され
るに連れて、セルフアラインコンタクト構造は有効性が
さらに高まると考えられる。これは、リソグラフィ時の
合わせばらつきなどは、ゲート長の縮小と同様の割合で
スケーリングされ難いため、コンタクトとゲート間の距
離はゲート長と同程度には縮小されないからである。
クトとゲート間の余裕をなくして、ビット線２０８方向
のセルアレイ長を縮小することが目的であり、ＮＡＮＤ
型、ＮＯＲ型にかかわらず、非常に効果的である。ま
た、デザインルールの縮小に伴い、ゲート長が縮小され
るに連れて、セルフアラインコンタクト構造は有効性が
さらに高まると考えられる。これは、リソグラフィ時の
合わせばらつきなどは、ゲート長の縮小と同様の割合で
スケーリングされ難いため、コンタクトとゲート間の距
離はゲート長と同程度には縮小されないからである。
【００１６】ここで、ビット線コンタクト２０７及び共
通ソース線コンタクト２０９の形成は、通常以下のよう
に行われる。まず、積層ゲートを層間絶縁膜２１３、例
えば二酸化シリコン膜にボロンやリン等の不純物を混入
してメルト性を高めたＢＰＳＧ膜などで埋め込み、ＣＭ
Ｐ等により平坦化処理を行う。
通ソース線コンタクト２０９の形成は、通常以下のよう
に行われる。まず、積層ゲートを層間絶縁膜２１３、例
えば二酸化シリコン膜にボロンやリン等の不純物を混入
してメルト性を高めたＢＰＳＧ膜などで埋め込み、ＣＭ
Ｐ等により平坦化処理を行う。
【００１７】その後、ドライエッチングにて、コンタク
ト孔の開口を行う。このコンタクト孔の開口では、制御
ゲート２０５を覆っているキャップ材２１１と層間絶縁
膜２１３とのエッチング選択比が高くないと、制御ゲー
ト２０５上のキャップ材２１１が薄くなり、あるいは完
全に除去されて制御ゲート２０５が露出してしまう。こ
の場合、コンタクト材の埋め込み時に、制御ゲート２０
５とコンタクト材とが短絡する不良が発生する。このた
め、キャップ材２１１には、二酸化シリコン系の層間絶
縁膜２１３に対して、比較的高選択比が得られる窒化シ
リコン系膜が広く用いられている。
ト孔の開口を行う。このコンタクト孔の開口では、制御
ゲート２０５を覆っているキャップ材２１１と層間絶縁
膜２１３とのエッチング選択比が高くないと、制御ゲー
ト２０５上のキャップ材２１１が薄くなり、あるいは完
全に除去されて制御ゲート２０５が露出してしまう。こ
の場合、コンタクト材の埋め込み時に、制御ゲート２０
５とコンタクト材とが短絡する不良が発生する。このた
め、キャップ材２１１には、二酸化シリコン系の層間絶
縁膜２１３に対して、比較的高選択比が得られる窒化シ
リコン系膜が広く用いられている。
【００１８】ところが、窒化シリコン系膜がトランジス
タのゲートを覆って形成されると、ゲート脇の拡散層上
に、主に二酸化シリコン膜からなるゲート絶縁膜と窒化
シリコン膜とからなる積層絶縁膜構造が形成されるた
め、トランジスタの五極管動作時にチャネルで発生する
ホットエレクトロンが積層絶縁膜界面（ゲート絶縁膜と
窒化シリコン膜との界面）に捕獲されて電子トラップと
なる。この電子トラップが発生すると、トランジスタの
オン電流の変調、しきい値電圧の変動、サーフェス接合
耐圧劣化などを引き起こすことが一般に知られている。
タのゲートを覆って形成されると、ゲート脇の拡散層上
に、主に二酸化シリコン膜からなるゲート絶縁膜と窒化
シリコン膜とからなる積層絶縁膜構造が形成されるた
め、トランジスタの五極管動作時にチャネルで発生する
ホットエレクトロンが積層絶縁膜界面（ゲート絶縁膜と
窒化シリコン膜との界面）に捕獲されて電子トラップと
なる。この電子トラップが発生すると、トランジスタの
オン電流の変調、しきい値電圧の変動、サーフェス接合
耐圧劣化などを引き起こすことが一般に知られている。
【００１９】フラッシュメモリは、メモリセルアレイと
周辺回路とを有している。周辺回路は、メモリセルアレ
イ領域の外側に形成され、制御ゲート信号やビット線信
号を発生し駆動するための回路である。このフラッシュ
メモリでは、加工工程削減と加工プロセスの共通化を図
るために、周辺回路を構成する周辺トランジスタもメモ
リセルと同様のゲート構造とする場合が多い。このた
め、周辺トランジスタも、ゲートがキャップ材で覆われ
た形状となり、メモリセルや選択トランジスタと同様に
前述した特性劣化を起こす可能性が大きい。
周辺回路とを有している。周辺回路は、メモリセルアレ
イ領域の外側に形成され、制御ゲート信号やビット線信
号を発生し駆動するための回路である。このフラッシュ
メモリでは、加工工程削減と加工プロセスの共通化を図
るために、周辺回路を構成する周辺トランジスタもメモ
リセルと同様のゲート構造とする場合が多い。このた
め、周辺トランジスタも、ゲートがキャップ材で覆われ
た形状となり、メモリセルや選択トランジスタと同様に
前述した特性劣化を起こす可能性が大きい。
【００２０】この問題を解決するために、窒化シリコン
膜とゲートとの間に二酸化シリコン系膜を挟む構造が提
案されている（特願平１１−３２８１４９号公報）。拡
散層上の薄いゲート絶縁膜と窒化シリコン膜の間に二酸
化シリコン系膜を挟むことで、拡散層と窒化シリコン膜
の間の距離を広げてホットエレクトロンの捕獲を抑制す
ることが目的である。
膜とゲートとの間に二酸化シリコン系膜を挟む構造が提
案されている（特願平１１−３２８１４９号公報）。拡
散層上の薄いゲート絶縁膜と窒化シリコン膜の間に二酸
化シリコン系膜を挟むことで、拡散層と窒化シリコン膜
の間の距離を広げてホットエレクトロンの捕獲を抑制す
ることが目的である。
【００２１】ところが、この窒化シリコン膜とゲートと
の間に二酸化シリコン系膜を挟む構造を、前述のセルフ
アラインコンタクト構造と合わせることは以下のような
問題があり、非常に難しい。
の間に二酸化シリコン系膜を挟む構造を、前述のセルフ
アラインコンタクト構造と合わせることは以下のような
問題があり、非常に難しい。
【００２２】図１０（ａ）、図１０（ｂ）、図１１
（ａ）、図１１（ｂ）は、窒化シリコン膜と積層ゲート
との間に二酸化シリコン系膜を挟む構造において、セル
フアラインコンタクトを形成する場合の工程の断面図で
ある。
（ａ）、図１１（ｂ）は、窒化シリコン膜と積層ゲート
との間に二酸化シリコン系膜を挟む構造において、セル
フアラインコンタクトを形成する場合の工程の断面図で
ある。
【００２３】積層ゲート形成後に、二酸化シリコン膜２
１４と窒化シリコン膜２１５を、それぞれ例えば２００
Åと４００Å程度、順に堆積する。さらに、層間絶縁膜
２１３を埋め込み、熱アニールによって層間絶縁膜２１
３をメルトさせた後、図１０（ａ）に示すように、例え
ばＣＭＰ等によって層間絶縁膜２１３を平坦化する。
１４と窒化シリコン膜２１５を、それぞれ例えば２００
Åと４００Å程度、順に堆積する。さらに、層間絶縁膜
２１３を埋め込み、熱アニールによって層間絶縁膜２１
３をメルトさせた後、図１０（ａ）に示すように、例え
ばＣＭＰ等によって層間絶縁膜２１３を平坦化する。
【００２４】続いて、図１０（ａ）に示す構造上に、レ
ジスト膜２１６を塗布する。その後、図１０（ｂ）に示
すように、リソグラフィ法により、コンタクト部に相当
するレジスト膜２１６を開口する。
ジスト膜２１６を塗布する。その後、図１０（ｂ）に示
すように、リソグラフィ法により、コンタクト部に相当
するレジスト膜２１６を開口する。
【００２５】次に、レジスト膜２１６をマスクとしたド
ライエッチングにより、図１１（ａ）に示すように、層
間絶縁膜２１３をエッチングする。このとき、層間絶縁
膜２１３と窒化シリコン膜のエッチング選択比に対応し
て、窒化シリコン膜２１５及びキャップ材２１１の窒化
シリコン膜がエッチングされる。一般に、ゲート端部は
エッチングが集中し、膜減りが多くなりやすいため、一
部分で二酸化シリコン膜２１４が露出し、最悪の場合に
は二酸化シリコン膜２１４がエッチバックされてしまう
可能性がある。
ライエッチングにより、図１１（ａ）に示すように、層
間絶縁膜２１３をエッチングする。このとき、層間絶縁
膜２１３と窒化シリコン膜のエッチング選択比に対応し
て、窒化シリコン膜２１５及びキャップ材２１１の窒化
シリコン膜がエッチングされる。一般に、ゲート端部は
エッチングが集中し、膜減りが多くなりやすいため、一
部分で二酸化シリコン膜２１４が露出し、最悪の場合に
は二酸化シリコン膜２１４がエッチバックされてしまう
可能性がある。
【００２６】この後、図１１（ａ）に示す構造上に、Ｈ
Ｆ処理などの界面清浄処理を施してから、コンタクト材
２１７、例えば低抵抗ポリシリコンやタングステン
（Ｗ）などの金属を埋め込み、図１１（ｂ）に示すよう
に、コンタクト材２１７を平坦化してコンタクトの形成
を終了する。
Ｆ処理などの界面清浄処理を施してから、コンタクト材
２１７、例えば低抵抗ポリシリコンやタングステン
（Ｗ）などの金属を埋め込み、図１１（ｂ）に示すよう
に、コンタクト材２１７を平坦化してコンタクトの形成
を終了する。
【００２７】前述した製造方法では、コンタクト孔内の
二酸化シリコン膜２１４がエッチバックされて後退した
部分にコンタクト材２１７（埋め込み電極材）が入り込
み、制御ゲート２０５と短絡する可能性が高くなる。し
たがって、従来の技術では、信頼性向上のための、窒化
シリコン膜２１５と積層ゲートとの間に二酸化シリコン
膜２１４を挟む構造は、セルフアラインコンタクト構造
と共通に用いることが困難である。
二酸化シリコン膜２１４がエッチバックされて後退した
部分にコンタクト材２１７（埋め込み電極材）が入り込
み、制御ゲート２０５と短絡する可能性が高くなる。し
たがって、従来の技術では、信頼性向上のための、窒化
シリコン膜２１５と積層ゲートとの間に二酸化シリコン
膜２１４を挟む構造は、セルフアラインコンタクト構造
と共通に用いることが困難である。
【００２８】また、セルフアラインコンタクト構造を、
ビット線コンタクト及び共通ソース線コンタクトに使用
する場合の他の問題点として、素子分離絶縁膜の段差部
分の側面への膜残りがある。
ビット線コンタクト及び共通ソース線コンタクトに使用
する場合の他の問題点として、素子分離絶縁膜の段差部
分の側面への膜残りがある。
【００２９】図１２は、図１１（ｂ）に示したメモリセ
ルアレイを、図９（ａ）中の１２−１２線に沿って切断
した場合の断面図である。
ルアレイを、図９（ａ）中の１２−１２線に沿って切断
した場合の断面図である。
【００３０】図１２に示すように、素子分離絶縁膜２１
７で挟まれた半導体領域上では、ビット線コンタクト２
０７と半導体領域とが電気的に接続されている。素子分
離絶縁膜２１７の両側の側面には、積層ゲートを覆って
いる二酸化シリコン膜２１４及び窒化シリコン膜２１５
がスペーサ状に残っている。これが、ビット線コンタク
ト２０７と半導体領域とのコンタクト面積を著しく減少
させている。このコンタクト面積の減少は、セル電流の
実効的な低下を招くため、コンタクト孔の開口時に、半
導体領域上の窒化シリコン膜２１５を完全に除去しなけ
ればならない。
７で挟まれた半導体領域上では、ビット線コンタクト２
０７と半導体領域とが電気的に接続されている。素子分
離絶縁膜２１７の両側の側面には、積層ゲートを覆って
いる二酸化シリコン膜２１４及び窒化シリコン膜２１５
がスペーサ状に残っている。これが、ビット線コンタク
ト２０７と半導体領域とのコンタクト面積を著しく減少
させている。このコンタクト面積の減少は、セル電流の
実効的な低下を招くため、コンタクト孔の開口時に、半
導体領域上の窒化シリコン膜２１５を完全に除去しなけ
ればならない。
【００３１】しかし、一方では制御ゲート２０５上の窒
化シリコン膜はセルフアラインコンタクトのために残す
必要がある。このトレードオフのため、加工マージンが
著しく低下してしまう。
化シリコン膜はセルフアラインコンタクトのために残す
必要がある。このトレードオフのため、加工マージンが
著しく低下してしまう。
【００３２】前記問題は、特に素子分離絶縁膜が半導体
領域よりも高く形成される場合により顕著となる。自己
整合ＳＴＩ法（特願平６−０７１５６７）を用いて素子
分離を行った場合には、素子分離絶縁膜が半導体基板よ
りも高く形成されるため、ＬＯＣＯＳ素子分離構造に比
べてより影響は大きい。前記自己整合ＳＴＩ法とは、浅
いトレンチ溝素子分離（ＳＴＩ）法の一種であり、電荷
蓄積層を堆積した後に、トレンチ溝を形成する方法であ
る。
領域よりも高く形成される場合により顕著となる。自己
整合ＳＴＩ法（特願平６−０７１５６７）を用いて素子
分離を行った場合には、素子分離絶縁膜が半導体基板よ
りも高く形成されるため、ＬＯＣＯＳ素子分離構造に比
べてより影響は大きい。前記自己整合ＳＴＩ法とは、浅
いトレンチ溝素子分離（ＳＴＩ）法の一種であり、電荷
蓄積層を堆積した後に、トレンチ溝を形成する方法であ
る。
【００３３】また、ビット線コンタクト内に埋め込むコ
ンタクト材として低抵抗ポリシリコンを用いた場合は、
ＴｉやＴｉＮなどのバリアメタル材をバッファ膜として
用いることがなく、拡散層の不純物濃度が比較的低い場
合でもコンタクト抵抗の異常や接合リーク増加などを引
き起こすことなく、オーミック接触が得られるという特
徴がある。
ンタクト材として低抵抗ポリシリコンを用いた場合は、
ＴｉやＴｉＮなどのバリアメタル材をバッファ膜として
用いることがなく、拡散層の不純物濃度が比較的低い場
合でもコンタクト抵抗の異常や接合リーク増加などを引
き起こすことなく、オーミック接触が得られるという特
徴がある。
【００３４】このため、金属埋め込みコンタクトよりも
コンタクト抵抗が増加するものの、コンタクトと半導体
領域の余裕を減らして、素子の縮小を図る目的で、ビッ
ト線コンタクトと同一の埋め込み材を用いたコンタクト
を、周辺回路を構成する周辺トランジスタで使用する場
合がある。例えば、高耐圧系トランジスタの拡散層への
コンタクトに用いる場合が報告されている（特願平１１
−２７３４６６号公報）。
コンタクト抵抗が増加するものの、コンタクトと半導体
領域の余裕を減らして、素子の縮小を図る目的で、ビッ
ト線コンタクトと同一の埋め込み材を用いたコンタクト
を、周辺回路を構成する周辺トランジスタで使用する場
合がある。例えば、高耐圧系トランジスタの拡散層への
コンタクトに用いる場合が報告されている（特願平１１
−２７３４６６号公報）。
【００３５】この場合、高耐圧系トランジスタのコンタ
クト孔の開口を、ビット線コンタクトのコンタクト孔開
口と同時に行う必要がある。ところが、高耐圧系トラン
ジスタのゲート絶縁膜はメモリセルに比べて、はるかに
厚い。例えば、メモリセルのゲート絶縁膜の膜厚が１０
０Å程度であるのに対して、高耐圧系トランジスタのゲ
ート絶縁膜の膜厚はＮＯＲ型フラッシュメモリで１５０
Å〜２００Å、ＮＡＮＤ型フラッシュメモリで３００Å
〜４００Åである。したがって、高耐圧系トランジスタ
の拡散層上にコンタクト孔を完全に開口するためには、
拡散層上の窒化シリコン膜をエッチング除去後、さら
に、ゲート絶縁膜を１５０Å〜４００Å程度エッチング
する必要がある。
クト孔の開口を、ビット線コンタクトのコンタクト孔開
口と同時に行う必要がある。ところが、高耐圧系トラン
ジスタのゲート絶縁膜はメモリセルに比べて、はるかに
厚い。例えば、メモリセルのゲート絶縁膜の膜厚が１０
０Å程度であるのに対して、高耐圧系トランジスタのゲ
ート絶縁膜の膜厚はＮＯＲ型フラッシュメモリで１５０
Å〜２００Å、ＮＡＮＤ型フラッシュメモリで３００Å
〜４００Åである。したがって、高耐圧系トランジスタ
の拡散層上にコンタクト孔を完全に開口するためには、
拡散層上の窒化シリコン膜をエッチング除去後、さら
に、ゲート絶縁膜を１５０Å〜４００Å程度エッチング
する必要がある。
【００３６】しかし、追加エッチングを行えば、ビット
線コンタクトにおいて制御ゲート上のキャップ材の膜減
りが生じたり、コンタクト部に一部かかっている素子分
離絶縁膜がエッチングで後退するといった不良が発生す
る。つまり、ビット線コンタクトの形成にセルフアライ
ンコンタクト構造を採用する場合には、周辺トランジス
タのコンタクトをビット線コンタクトと同一工程にて形
成することがきわめて困難になるといった問題がある。
線コンタクトにおいて制御ゲート上のキャップ材の膜減
りが生じたり、コンタクト部に一部かかっている素子分
離絶縁膜がエッチングで後退するといった不良が発生す
る。つまり、ビット線コンタクトの形成にセルフアライ
ンコンタクト構造を採用する場合には、周辺トランジス
タのコンタクトをビット線コンタクトと同一工程にて形
成することがきわめて困難になるといった問題がある。
【００３７】以上述べたように、ビット線コンタクトを
セルフアラインコンタクト構造とする場合に、従来提案
されている技術が使用できないという問題がある。
セルフアラインコンタクト構造とする場合に、従来提案
されている技術が使用できないという問題がある。
【００３８】
【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置では、ビット線コンタクトにセ
ルフアラインコンタクト構造を導入すると、前述した高
信頼性化技術や周辺トランジスタの微細化技術が使用で
きないという問題を有している。
不揮発性半導体記憶装置では、ビット線コンタクトにセ
ルフアラインコンタクト構造を導入すると、前述した高
信頼性化技術や周辺トランジスタの微細化技術が使用で
きないという問題を有している。
【００３９】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、ビット線コンタクトをセルフアライン
コンタクト構造とする際の加工マージンを高くでき、高
密度化及び高信頼性化を図ることができる不揮発性半導
体記憶装置を提供することを目的とする。
れたものであり、ビット線コンタクトをセルフアライン
コンタクト構造とする際の加工マージンを高くでき、高
密度化及び高信頼性化を図ることができる不揮発性半導
体記憶装置を提供することを目的とする。
【００４０】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る請求項１に記載の不揮発性半導体記
憶装置は、第１導電型の半導体基体と、前記半導体基体
に、互いに離間して形成された第２導電型の第１、第２
半導体領域と、前記第１半導体領域と前記第２半導体領
域との間の前記半導体基体上に、ゲート絶縁膜を介して
形成され、電荷蓄積層、制御ゲート、及びこの制御ゲー
ト上のキャップ絶縁膜を含む積層ゲートと、前記第１、
第２半導体領域上に形成された層間絶縁膜と、前記層間
絶縁膜上に形成され、信号の入出力を行うビット線と、
前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、前記層間絶縁膜内に埋め込まれ、前記第１半導
体領域と前記ビット線とを電気的に接続するビット線コ
ンタクトと、前記層間絶縁膜内に埋め込まれ、前記第２
半導体領域と前記ソース線とを電気的に接続するソース
線コンタクトとを具備する不揮発性半導体記憶装置であ
って、前記ビット線コンタクトあるいはソース線コンタ
クトのいずれとも隣接しない第１の積層ゲートは、前記
キャップ絶縁膜と異なる材料からなる第１の絶縁膜で覆
われると共に、前記第１の絶縁膜が前記キャップ絶縁膜
と同一材料からなる第２の絶縁膜で覆われ、前記ビット
線コンタクトあるいはソース線コンタクトのいずれかと
隣接する第２の積層ゲートは、少なくとも隣接する前記
ビット線コンタクトあるいはソース線コンタクト側の前
記積層ゲート側面が前記第１の絶縁膜で覆われておら
ず、前記積層ゲート側面を含む第２の積層ゲートが前記
第２の絶縁膜で覆われていることを特徴とする。
に、この発明に係る請求項１に記載の不揮発性半導体記
憶装置は、第１導電型の半導体基体と、前記半導体基体
に、互いに離間して形成された第２導電型の第１、第２
半導体領域と、前記第１半導体領域と前記第２半導体領
域との間の前記半導体基体上に、ゲート絶縁膜を介して
形成され、電荷蓄積層、制御ゲート、及びこの制御ゲー
ト上のキャップ絶縁膜を含む積層ゲートと、前記第１、
第２半導体領域上に形成された層間絶縁膜と、前記層間
絶縁膜上に形成され、信号の入出力を行うビット線と、
前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、前記層間絶縁膜内に埋め込まれ、前記第１半導
体領域と前記ビット線とを電気的に接続するビット線コ
ンタクトと、前記層間絶縁膜内に埋め込まれ、前記第２
半導体領域と前記ソース線とを電気的に接続するソース
線コンタクトとを具備する不揮発性半導体記憶装置であ
って、前記ビット線コンタクトあるいはソース線コンタ
クトのいずれとも隣接しない第１の積層ゲートは、前記
キャップ絶縁膜と異なる材料からなる第１の絶縁膜で覆
われると共に、前記第１の絶縁膜が前記キャップ絶縁膜
と同一材料からなる第２の絶縁膜で覆われ、前記ビット
線コンタクトあるいはソース線コンタクトのいずれかと
隣接する第２の積層ゲートは、少なくとも隣接する前記
ビット線コンタクトあるいはソース線コンタクト側の前
記積層ゲート側面が前記第１の絶縁膜で覆われておら
ず、前記積層ゲート側面を含む第２の積層ゲートが前記
第２の絶縁膜で覆われていることを特徴とする。
【００４１】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接する積層ゲートにおいて、この積層ゲートの
コンタクトが隣接する側面には、キャップ絶縁膜と異な
る材料の第１の絶縁膜が形成されていないため、コンタ
クト孔の開口時に、第１の絶縁膜が露出してこの第１の
絶縁膜がエッチバックされることはない。これにより、
コンタクト部のセルフアラインコンタクト構造の形成が
容易になる。
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接する積層ゲートにおいて、この積層ゲートの
コンタクトが隣接する側面には、キャップ絶縁膜と異な
る材料の第１の絶縁膜が形成されていないため、コンタ
クト孔の開口時に、第１の絶縁膜が露出してこの第１の
絶縁膜がエッチバックされることはない。これにより、
コンタクト部のセルフアラインコンタクト構造の形成が
容易になる。
【００４２】この発明に係る請求項２に記載の不揮発性
半導体記憶装置は、請求項１に記載の構成において、前
記第１の絶縁膜が膜厚２００Å以下の酸化物系絶縁膜で
あり、前記第２の絶縁膜が膜厚４００Å以下の窒化物系
絶縁膜であることを特徴とする。
半導体記憶装置は、請求項１に記載の構成において、前
記第１の絶縁膜が膜厚２００Å以下の酸化物系絶縁膜で
あり、前記第２の絶縁膜が膜厚４００Å以下の窒化物系
絶縁膜であることを特徴とする。
【００４３】このように構成された不揮発性半導体記憶
装置では、第１の絶縁膜がキャップ絶縁膜と異なる材料
で、エッチング選択性が得られる酸化物系絶縁膜であ
り、かつ膜厚がメモリセルのゲート絶縁膜よりも十分に
厚いため、ホットエレクトロンの捕獲を抑制する効果が
得られる。また、第２の絶縁膜は、キャップ絶縁膜と同
種の窒化物系絶縁膜であり、かつ膜厚が第１の絶縁膜よ
りも十分に厚いため、コンタクト孔の開口時に、第１の
絶縁膜をエッチング除去する際、キャップ絶縁膜が著し
くエッチバックされることを防止できる。
装置では、第１の絶縁膜がキャップ絶縁膜と異なる材料
で、エッチング選択性が得られる酸化物系絶縁膜であ
り、かつ膜厚がメモリセルのゲート絶縁膜よりも十分に
厚いため、ホットエレクトロンの捕獲を抑制する効果が
得られる。また、第２の絶縁膜は、キャップ絶縁膜と同
種の窒化物系絶縁膜であり、かつ膜厚が第１の絶縁膜よ
りも十分に厚いため、コンタクト孔の開口時に、第１の
絶縁膜をエッチング除去する際、キャップ絶縁膜が著し
くエッチバックされることを防止できる。
【００４４】この発明に係る請求項３に記載の不揮発性
半導体記憶装置は、請求項１に記載の構成において、前
記ビット線コンタクトの対向する２つの側端面は前記第
２の絶縁膜に接しており、前記側端面の一部は前記キャ
ップ絶縁膜上に張り出していることを特徴とする。
半導体記憶装置は、請求項１に記載の構成において、前
記ビット線コンタクトの対向する２つの側端面は前記第
２の絶縁膜に接しており、前記側端面の一部は前記キャ
ップ絶縁膜上に張り出していることを特徴とする。
【００４５】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクトはセルフアラインコンタ
クトであって、ビット線コンタクトの一部分が隣接する
ゲート上に張り出しているため、長方形状のコンタクト
となり、ビット線コンタクトのピッチが狭くなった際に
はリソグラフィのマージンを高くできる。
装置では、ビット線コンタクトはセルフアラインコンタ
クトであって、ビット線コンタクトの一部分が隣接する
ゲート上に張り出しているため、長方形状のコンタクト
となり、ビット線コンタクトのピッチが狭くなった際に
はリソグラフィのマージンを高くできる。
【００４６】この発明に係る請求項４に記載の不揮発性
半導体記憶装置は、請求項１に記載の構成において、前
記ビット線コンタクトあるいはソース線コンタクトの少
なくともいずれか一方の対向する２つの側端面は前記第
２の絶縁膜に接しており、前記側端面の一部は前記キャ
ップ絶縁膜上に張り出していることを特徴とする。
半導体記憶装置は、請求項１に記載の構成において、前
記ビット線コンタクトあるいはソース線コンタクトの少
なくともいずれか一方の対向する２つの側端面は前記第
２の絶縁膜に接しており、前記側端面の一部は前記キャ
ップ絶縁膜上に張り出していることを特徴とする。
【００４７】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクト及びソース線コンタクト
はセルフアラインコンタクトであって、その一部分が隣
接するゲート上に張り出しているため、長方形状のコン
タクトとなり、ビット線コンタクトのピッチ及びソース
線コンタクトのピッチが狭くなった際にはリソグラフィ
のマージンを高くできる。
装置では、ビット線コンタクト及びソース線コンタクト
はセルフアラインコンタクトであって、その一部分が隣
接するゲート上に張り出しているため、長方形状のコン
タクトとなり、ビット線コンタクトのピッチ及びソース
線コンタクトのピッチが狭くなった際にはリソグラフィ
のマージンを高くできる。
【００４８】この発明に係る請求項５に記載の不揮発性
半導体記憶装置は、請求項１に記載の構成において、前
記第１の積層ゲートは前記電荷蓄積層と前記半導体基体
との間で電荷の授受を行ってデータを記憶するメモリセ
ルを構成し、前記第２の積層ゲートは前記メモリセルと
前記ビット線あるいはソース線との間に配置された選択
トランジスタを構成することを特徴とする。
半導体記憶装置は、請求項１に記載の構成において、前
記第１の積層ゲートは前記電荷蓄積層と前記半導体基体
との間で電荷の授受を行ってデータを記憶するメモリセ
ルを構成し、前記第２の積層ゲートは前記メモリセルと
前記ビット線あるいはソース線との間に配置された選択
トランジスタを構成することを特徴とする。
【００４９】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクトあるいはソース線コンタ
クトはセルフアラインコンタクトであって、隣接する選
択トランジスタを介してメモリセルと接続される。これ
は、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型等のようなメ
モリセルアレイ内にメモリセルと選択トランジスタの両
方が配置されている場合を示している。
装置では、ビット線コンタクトあるいはソース線コンタ
クトはセルフアラインコンタクトであって、隣接する選
択トランジスタを介してメモリセルと接続される。これ
は、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型等のようなメ
モリセルアレイ内にメモリセルと選択トランジスタの両
方が配置されている場合を示している。
【００５０】この発明に係る請求項６に記載の不揮発性
半導体記憶装置は、請求項５に記載の構成において、前
記積層ゲートを有する前記メモリセルが複数個配列され
たメモリセルアレイを有し、このメモリセルアレイの領
域外に前記ビット線、ソース線及び制御ゲートの信号を
制御するための周辺トランジスタを含む周辺回路を有
し、前記周辺トランジスタのゲート電極は前記第１の絶
縁膜及び第２の絶縁膜で覆われていることを特徴とす
る。
半導体記憶装置は、請求項５に記載の構成において、前
記積層ゲートを有する前記メモリセルが複数個配列され
たメモリセルアレイを有し、このメモリセルアレイの領
域外に前記ビット線、ソース線及び制御ゲートの信号を
制御するための周辺トランジスタを含む周辺回路を有
し、前記周辺トランジスタのゲート電極は前記第１の絶
縁膜及び第２の絶縁膜で覆われていることを特徴とす
る。
【００５１】このように構成された不揮発性半導体記憶
装置では、メモリセルアレイ内のメモリセルと同様に、
周辺回路を構成する周辺トランジスタにおいても、ゲー
ト電極を第１の絶縁膜及び第２の絶縁膜で覆っているた
め、工程を追加することなく、同一基板上に同一工程で
同時にメモリセルと周辺トランジスタのゲート構造を形
成できる。
装置では、メモリセルアレイ内のメモリセルと同様に、
周辺回路を構成する周辺トランジスタにおいても、ゲー
ト電極を第１の絶縁膜及び第２の絶縁膜で覆っているた
め、工程を追加することなく、同一基板上に同一工程で
同時にメモリセルと周辺トランジスタのゲート構造を形
成できる。
【００５２】この発明に係る請求項７に記載の不揮発性
半導体記憶装置は、第１導電型の半導体基体と、前記半
導体基体に、互いに離間して形成された第２導電型の第
１、第２半導体領域と、前記第１半導体領域と前記第２
半導体領域との間の前記半導体基体上に、ゲート絶縁膜
を介して形成され、電荷蓄積層、制御ゲート、及びこの
制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前
記第１、第２半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、前記層間絶縁膜上に形成され、信号の入出力を
行うソース線と、前記層間絶縁膜内に埋め込まれ、前記
第１半導体領域と前記ビット線とを電気的に接続するビ
ット線コンタクトと、前記層間絶縁膜内に埋め込まれ、
前記第２半導体領域と前記ソース線とを電気的に接続す
るソース線コンタクトとを具備する不揮発性半導体記憶
装置であって、前記ビット線コンタクトあるいはソース
線コンタクトのいずれとも隣接しない第１の積層ゲート
は、前記キャップ絶縁膜と異なる材料からなる第１の絶
縁膜で覆われると共に、前記第１の絶縁膜が前記キャッ
プ絶縁膜と同一材料からなる第２の絶縁膜で覆われ、前
記ビット線コンタクトあるいはソース線コンタクトのい
ずれかと隣接する第２の積層ゲートは、少なくとも隣接
する前記ビット線コンタクトあるいはソース線コンタク
ト側の前記キャップ絶縁膜の側面が前記第１の絶縁膜で
覆われておらず、前記キャップ絶縁膜の側面を含む第２
の積層ゲートが前記第２の絶縁膜で覆われていることを
特徴とする。
半導体記憶装置は、第１導電型の半導体基体と、前記半
導体基体に、互いに離間して形成された第２導電型の第
１、第２半導体領域と、前記第１半導体領域と前記第２
半導体領域との間の前記半導体基体上に、ゲート絶縁膜
を介して形成され、電荷蓄積層、制御ゲート、及びこの
制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前
記第１、第２半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、前記層間絶縁膜上に形成され、信号の入出力を
行うソース線と、前記層間絶縁膜内に埋め込まれ、前記
第１半導体領域と前記ビット線とを電気的に接続するビ
ット線コンタクトと、前記層間絶縁膜内に埋め込まれ、
前記第２半導体領域と前記ソース線とを電気的に接続す
るソース線コンタクトとを具備する不揮発性半導体記憶
装置であって、前記ビット線コンタクトあるいはソース
線コンタクトのいずれとも隣接しない第１の積層ゲート
は、前記キャップ絶縁膜と異なる材料からなる第１の絶
縁膜で覆われると共に、前記第１の絶縁膜が前記キャッ
プ絶縁膜と同一材料からなる第２の絶縁膜で覆われ、前
記ビット線コンタクトあるいはソース線コンタクトのい
ずれかと隣接する第２の積層ゲートは、少なくとも隣接
する前記ビット線コンタクトあるいはソース線コンタク
ト側の前記キャップ絶縁膜の側面が前記第１の絶縁膜で
覆われておらず、前記キャップ絶縁膜の側面を含む第２
の積層ゲートが前記第２の絶縁膜で覆われていることを
特徴とする。
【００５３】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接する積層ゲートにおいて、キャップ絶縁膜の
コンタクトが隣接する側面には、キャップ絶縁膜と異な
る材料の第１の絶縁膜が形成されていないため、コンタ
クト孔の開口時に、第１の絶縁膜が露出してこの第１の
絶縁膜がエッチバックされることはない。これにより、
コンタクト部のセルフアラインコンタクト構造の形成が
容易になる。
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接する積層ゲートにおいて、キャップ絶縁膜の
コンタクトが隣接する側面には、キャップ絶縁膜と異な
る材料の第１の絶縁膜が形成されていないため、コンタ
クト孔の開口時に、第１の絶縁膜が露出してこの第１の
絶縁膜がエッチバックされることはない。これにより、
コンタクト部のセルフアラインコンタクト構造の形成が
容易になる。
【００５４】この発明に係る請求項８に記載の不揮発性
半導体記憶装置は、請求項７に記載の構成において、前
記第２の積層ゲートは、隣接する前記ビット線コンタク
トあるいはソース線コンタクト側の前記制御ゲートの側
面の少なくとも一部が前記第１の絶縁膜に覆われてお
り、隣接する前記ビット線コンタクトあるいはソース線
コンタクト側の前記電荷蓄積層の側面が全て前記第１の
絶縁膜に覆われていることを特徴とする。
半導体記憶装置は、請求項７に記載の構成において、前
記第２の積層ゲートは、隣接する前記ビット線コンタク
トあるいはソース線コンタクト側の前記制御ゲートの側
面の少なくとも一部が前記第１の絶縁膜に覆われてお
り、隣接する前記ビット線コンタクトあるいはソース線
コンタクト側の前記電荷蓄積層の側面が全て前記第１の
絶縁膜に覆われていることを特徴とする。
【００５５】このように構成された不揮発性半導体記憶
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接するキャップ絶縁膜の側面には、第１の絶縁
膜が形成されておらず、制御ゲートの側面から下側（電
荷蓄積層の側面を含む）のみを覆う構造のため、コンタ
クト孔の開口時に、第１の絶縁膜がエッチバックされる
ことはない。これにより、コンタクト部のセルフアライ
ンコンタクト構造の形成が容易になる。
装置では、ビット線コンタクトあるいはソース線コンタ
クトと隣接するキャップ絶縁膜の側面には、第１の絶縁
膜が形成されておらず、制御ゲートの側面から下側（電
荷蓄積層の側面を含む）のみを覆う構造のため、コンタ
クト孔の開口時に、第１の絶縁膜がエッチバックされる
ことはない。これにより、コンタクト部のセルフアライ
ンコンタクト構造の形成が容易になる。
【００５６】この発明に係る請求項９に記載の不揮発性
半導体記憶装置は、第１導電型の半導体基体と、前記半
導体基体に、互いに離間して形成された第２導電型の第
１、第２半導体領域と、前記第１半導体領域と前記第２
半導体領域との間の前記半導体基体上に、ゲート絶縁膜
を介して形成され、電荷蓄積層、制御ゲート、及びこの
制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前
記第１、第２半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、前記層間絶縁膜上に形成され、信号の入出力を
行うソース線と、前記層間絶縁膜内に埋め込まれ、前記
第１半導体領域と前記ビット線とを電気的に接続するビ
ット線コンタクトと、前記層間絶縁膜内に埋め込まれ、
前記第２半導体領域と前記ソース線とを電気的に接続す
るソース線コンタクトとを具備する不揮発性半導体記憶
装置であって、前記積層ゲートの制御ゲートの側面の少
なくとも一部は、前記キャップ絶縁膜と異なる材料から
なる第１の絶縁膜で覆われ、前記積層ゲートの電荷蓄積
層の側面の全ては、前記第１の絶縁膜で覆われ、前記積
層ゲートのキャップ絶縁膜の側面は、前記第１の絶縁膜
で覆われておらず、前記積層ゲート及び前記第１の絶縁
膜は前記キャップ絶縁膜と同一材料からなる第２の絶縁
膜で覆われていることを特徴とする。
半導体記憶装置は、第１導電型の半導体基体と、前記半
導体基体に、互いに離間して形成された第２導電型の第
１、第２半導体領域と、前記第１半導体領域と前記第２
半導体領域との間の前記半導体基体上に、ゲート絶縁膜
を介して形成され、電荷蓄積層、制御ゲート、及びこの
制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前
記第１、第２半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、前記層間絶縁膜上に形成され、信号の入出力を
行うソース線と、前記層間絶縁膜内に埋め込まれ、前記
第１半導体領域と前記ビット線とを電気的に接続するビ
ット線コンタクトと、前記層間絶縁膜内に埋め込まれ、
前記第２半導体領域と前記ソース線とを電気的に接続す
るソース線コンタクトとを具備する不揮発性半導体記憶
装置であって、前記積層ゲートの制御ゲートの側面の少
なくとも一部は、前記キャップ絶縁膜と異なる材料から
なる第１の絶縁膜で覆われ、前記積層ゲートの電荷蓄積
層の側面の全ては、前記第１の絶縁膜で覆われ、前記積
層ゲートのキャップ絶縁膜の側面は、前記第１の絶縁膜
で覆われておらず、前記積層ゲート及び前記第１の絶縁
膜は前記キャップ絶縁膜と同一材料からなる第２の絶縁
膜で覆われていることを特徴とする。
【００５７】このように構成された不揮発性半導体記憶
装置では、メモリセルの全ての積層ゲートにおいて、第
１の絶縁膜がキャップ絶縁膜の側面に形成されておら
ず、制御ゲートの側面から下側（電荷蓄積層の側面を含
む）のみを覆う構造のため、コンタクト孔の開口時に、
第１の絶縁膜がエッチバックされることはない。これに
より、コンタクト部のセルフアラインコンタクト構造の
形成が容易になる。
装置では、メモリセルの全ての積層ゲートにおいて、第
１の絶縁膜がキャップ絶縁膜の側面に形成されておら
ず、制御ゲートの側面から下側（電荷蓄積層の側面を含
む）のみを覆う構造のため、コンタクト孔の開口時に、
第１の絶縁膜がエッチバックされることはない。これに
より、コンタクト部のセルフアラインコンタクト構造の
形成が容易になる。
【００５８】この発明に係る請求項１０に記載の不揮発
性半導体記憶装置は、半導体基板に形成された複数のト
レンチ溝に埋め込まれた素子分離用絶縁材からなる素子
分離領域と、前記素子分離領域によって電気的に分離さ
れた複数の第１導電型の第１半導体領域と、前記第１半
導体領域に、互いに離間して形成された第２導電型の第
２、第３半導体領域と、前記第２半導体領域と前記第３
半導体領域との間の前記第１半導体領域上に、ゲート絶
縁膜を介して形成され、電荷蓄積層、制御ゲート、及び
この制御ゲート上のキャップ絶縁膜を含む積層ゲート
と、前記第２、第３半導体領域上に形成された層間絶縁
膜と、前記層間絶縁膜上に形成され、信号の入出力を行
うビット線と、前記層間絶縁膜上に形成され、信号の入
出力を行うソース線と、前記層間絶縁膜内に埋め込ま
れ、前記第２半導体領域と前記ビット線とを電気的に接
続するビット線コンタクトと、前記層間絶縁膜内に埋め
込まれ、前記第３半導体領域と前記ソース線とを電気的
に接続するソース線コンタクトとを具備する不揮発性半
導体記憶装置であって、前記電荷蓄積層は前記トレンチ
溝と側端面が揃うように配置されており、前記素子分離
領域は半導体基板面より高い位置まで形成されており、
かつ前記制御ゲート下の素子分離領域の位置は制御ゲー
ト間の素子分離領域の位置より高いことを特徴とする。
性半導体記憶装置は、半導体基板に形成された複数のト
レンチ溝に埋め込まれた素子分離用絶縁材からなる素子
分離領域と、前記素子分離領域によって電気的に分離さ
れた複数の第１導電型の第１半導体領域と、前記第１半
導体領域に、互いに離間して形成された第２導電型の第
２、第３半導体領域と、前記第２半導体領域と前記第３
半導体領域との間の前記第１半導体領域上に、ゲート絶
縁膜を介して形成され、電荷蓄積層、制御ゲート、及び
この制御ゲート上のキャップ絶縁膜を含む積層ゲート
と、前記第２、第３半導体領域上に形成された層間絶縁
膜と、前記層間絶縁膜上に形成され、信号の入出力を行
うビット線と、前記層間絶縁膜上に形成され、信号の入
出力を行うソース線と、前記層間絶縁膜内に埋め込ま
れ、前記第２半導体領域と前記ビット線とを電気的に接
続するビット線コンタクトと、前記層間絶縁膜内に埋め
込まれ、前記第３半導体領域と前記ソース線とを電気的
に接続するソース線コンタクトとを具備する不揮発性半
導体記憶装置であって、前記電荷蓄積層は前記トレンチ
溝と側端面が揃うように配置されており、前記素子分離
領域は半導体基板面より高い位置まで形成されており、
かつ前記制御ゲート下の素子分離領域の位置は制御ゲー
ト間の素子分離領域の位置より高いことを特徴とする。
【００５９】このように構成された不揮発性半導体記憶
装置では、制御ゲート間の素子分離用絶縁膜の膜厚を制
御ゲート下の素子分離用絶縁膜の膜厚よりも薄くするこ
とにより、ビット線コンタクトを形成するゲート間の素
子分離用絶縁膜の半導体領域脇における段差を小さくす
ることができる。このため、コンタクト孔の開口時に生
じる、第１の絶縁膜あるいは第２の絶縁膜の残さをなく
すことが可能となり、コンタクト抵抗の増加を抑制する
ことができる。
装置では、制御ゲート間の素子分離用絶縁膜の膜厚を制
御ゲート下の素子分離用絶縁膜の膜厚よりも薄くするこ
とにより、ビット線コンタクトを形成するゲート間の素
子分離用絶縁膜の半導体領域脇における段差を小さくす
ることができる。このため、コンタクト孔の開口時に生
じる、第１の絶縁膜あるいは第２の絶縁膜の残さをなく
すことが可能となり、コンタクト抵抗の増加を抑制する
ことができる。
【００６０】この発明に係る請求項１１に記載の不揮発
性半導体記憶装置は、請求項１０に記載の構成におい
て、前記制御ゲート間の素子分離領域の位置は、半導体
基板面よりも高く、前記電荷蓄積層の上面より低いこと
を特徴とする。
性半導体記憶装置は、請求項１０に記載の構成におい
て、前記制御ゲート間の素子分離領域の位置は、半導体
基板面よりも高く、前記電荷蓄積層の上面より低いこと
を特徴とする。
【００６１】このように構成された不揮発性半導体記憶
装置では、制御ゲート間の素子分離用絶縁膜の高さを制
御ゲート下の素子分離用絶縁膜の高さよりも低い構造と
する際に、トレンチ溝より高く、電荷蓄積層より低く設
定することにより、半導体領域脇における素子分離用絶
縁膜の段差を小さくすることができる。このため、コン
タクト孔の開口時に、第１の絶縁膜あるいは第２の絶縁
膜の残さを小さくすることが可能となり、コンタクト抵
抗の増加を抑制することができる。
装置では、制御ゲート間の素子分離用絶縁膜の高さを制
御ゲート下の素子分離用絶縁膜の高さよりも低い構造と
する際に、トレンチ溝より高く、電荷蓄積層より低く設
定することにより、半導体領域脇における素子分離用絶
縁膜の段差を小さくすることができる。このため、コン
タクト孔の開口時に、第１の絶縁膜あるいは第２の絶縁
膜の残さを小さくすることが可能となり、コンタクト抵
抗の増加を抑制することができる。
【００６２】この発明に係る請求項１２に記載の不揮発
性半導体記憶装置は、請求項１０に記載の構成におい
て、前記ビット線、ソース線及び制御ゲートの信号を制
御するための周辺トランジスタを含む周辺回路をさらに
具備し、前記周辺トランジスタはゲート電極、ソース拡
散層、ドレイン拡散層を有し、ソース拡散層及びドレイ
ン拡散層のいずれかに接続されるコンタクト材が前記ビ
ット線コンタクトあるいはソース線コンタクトをなすコ
ンタクト材と同じトランジスタであって、前記ソース拡
散層及びドレイン拡散層のいずれかに接続されるコンタ
クト材に隣接するゲート絶縁膜の膜厚が前記ゲート電極
下のゲート絶縁膜の膜厚よりも薄いことを特徴とする。
性半導体記憶装置は、請求項１０に記載の構成におい
て、前記ビット線、ソース線及び制御ゲートの信号を制
御するための周辺トランジスタを含む周辺回路をさらに
具備し、前記周辺トランジスタはゲート電極、ソース拡
散層、ドレイン拡散層を有し、ソース拡散層及びドレイ
ン拡散層のいずれかに接続されるコンタクト材が前記ビ
ット線コンタクトあるいはソース線コンタクトをなすコ
ンタクト材と同じトランジスタであって、前記ソース拡
散層及びドレイン拡散層のいずれかに接続されるコンタ
クト材に隣接するゲート絶縁膜の膜厚が前記ゲート電極
下のゲート絶縁膜の膜厚よりも薄いことを特徴とする。
【００６３】このように構成された不揮発性半導体記憶
装置では、周辺回路を構成する周辺トランジスタのう
ち、ソース拡散層あるいはドレイン拡散層に接続される
コンタクトをビット線コンタクトと同一の構造で形成す
る場合、ソース拡散層上あるいはドレイン拡散層上（コ
ンタクト部）のゲート絶縁膜を、予めメモリセルと同等
に薄膜化することにより、ビット線コンタクトと同時に
形成することが可能となる。
装置では、周辺回路を構成する周辺トランジスタのう
ち、ソース拡散層あるいはドレイン拡散層に接続される
コンタクトをビット線コンタクトと同一の構造で形成す
る場合、ソース拡散層上あるいはドレイン拡散層上（コ
ンタクト部）のゲート絶縁膜を、予めメモリセルと同等
に薄膜化することにより、ビット線コンタクトと同時に
形成することが可能となる。
【００６４】この発明に係る請求項１３に記載の不揮発
性半導体記憶装置は、請求項１２に記載の構成におい
て、前記周辺トランジスタは、前記積層ゲートを有する
メモリセルの電荷授受動作時にメモリセルに印加される
書き込み及び消去用高電圧を駆動する高耐圧系トランジ
スタであり、前記ゲート電極下のゲート絶縁膜の膜厚は
前記メモリセルの電荷蓄積層下のゲート絶縁膜の膜厚よ
りも厚いことを特徴とすこのように構成された不揮発性
半導体記憶装置では、ビット線コンタクトと同時に形成
する、ソース拡散層上あるいはドレイン拡散層上のコン
タクトを有するトランジスタが高耐圧系トランジスタの
場合、この高耐圧系トランジスタのゲート絶縁膜の膜厚
がメモリセルのゲート絶縁膜の膜厚に比べてはるかに厚
いため、予めメモリセルと同等に高耐圧系トランジスタ
のゲート絶縁膜を薄膜化することにより、ビット線コン
タクトと同時に形成することが可能となる。
性半導体記憶装置は、請求項１２に記載の構成におい
て、前記周辺トランジスタは、前記積層ゲートを有する
メモリセルの電荷授受動作時にメモリセルに印加される
書き込み及び消去用高電圧を駆動する高耐圧系トランジ
スタであり、前記ゲート電極下のゲート絶縁膜の膜厚は
前記メモリセルの電荷蓄積層下のゲート絶縁膜の膜厚よ
りも厚いことを特徴とすこのように構成された不揮発性
半導体記憶装置では、ビット線コンタクトと同時に形成
する、ソース拡散層上あるいはドレイン拡散層上のコン
タクトを有するトランジスタが高耐圧系トランジスタの
場合、この高耐圧系トランジスタのゲート絶縁膜の膜厚
がメモリセルのゲート絶縁膜の膜厚に比べてはるかに厚
いため、予めメモリセルと同等に高耐圧系トランジスタ
のゲート絶縁膜を薄膜化することにより、ビット線コン
タクトと同時に形成することが可能となる。
【００６５】る。
【００６６】この発明に係る請求項１４に記載の不揮発
性半導体記憶装置は、第１導電型の半導体基体と、前記
半導体基体に、互いに離間して形成された第２導電型の
第１、第２半導体領域と、前記第１半導体領域と前記第
２半導体領域との間の前記半導体基体上に、第１ゲート
絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積
層上に第２ゲート絶縁膜を介して形成された制御ゲート
と、前記制御ゲート上に形成されたキャップ絶縁膜と、
前記電荷蓄積層、制御ゲート、キャップ絶縁膜を含む積
層ゲートの第１の側面上に形成され、前記キャップ絶縁
膜と異なる材料からなる第１の絶縁膜と、前記積層ゲー
トの前記第１の側面と対向する第２の側面上に形成さ
れ、前記キャップ絶縁膜と同一材料からなる第２の絶縁
膜と、信号の入出力を行う配線層と、第１半導体領域上
に形成された層間絶縁膜と、前記層間絶縁膜上に形成さ
れた配線層と、前記積層ゲートの前記第１の側面に隣接
して前記層間絶縁膜内に埋め込まれ、前記第１半導体領
域と前記配線層とを電気的に接続するコンタクト材とを
具備することを特徴とする。
性半導体記憶装置は、第１導電型の半導体基体と、前記
半導体基体に、互いに離間して形成された第２導電型の
第１、第２半導体領域と、前記第１半導体領域と前記第
２半導体領域との間の前記半導体基体上に、第１ゲート
絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積
層上に第２ゲート絶縁膜を介して形成された制御ゲート
と、前記制御ゲート上に形成されたキャップ絶縁膜と、
前記電荷蓄積層、制御ゲート、キャップ絶縁膜を含む積
層ゲートの第１の側面上に形成され、前記キャップ絶縁
膜と異なる材料からなる第１の絶縁膜と、前記積層ゲー
トの前記第１の側面と対向する第２の側面上に形成さ
れ、前記キャップ絶縁膜と同一材料からなる第２の絶縁
膜と、信号の入出力を行う配線層と、第１半導体領域上
に形成された層間絶縁膜と、前記層間絶縁膜上に形成さ
れた配線層と、前記積層ゲートの前記第１の側面に隣接
して前記層間絶縁膜内に埋め込まれ、前記第１半導体領
域と前記配線層とを電気的に接続するコンタクト材とを
具備することを特徴とする。
【００６７】このように構成された不揮発性半導体記憶
装置では、コンタクト材と隣接する積層ゲートにおい
て、この積層ゲートのコンタクト材が隣接する側面に
は、キャップ絶縁膜と異なる材料の第１の絶縁膜が形成
されていないため、コンタクト孔の開口時に、第１の絶
縁膜が露出してこの第１の絶縁膜がエッチバックされる
ことはない。これにより、コンタクト部のセルフアライ
ンコンタクト構造の形成が容易になる。
装置では、コンタクト材と隣接する積層ゲートにおい
て、この積層ゲートのコンタクト材が隣接する側面に
は、キャップ絶縁膜と異なる材料の第１の絶縁膜が形成
されていないため、コンタクト孔の開口時に、第１の絶
縁膜が露出してこの第１の絶縁膜がエッチバックされる
ことはない。これにより、コンタクト部のセルフアライ
ンコンタクト構造の形成が容易になる。
【００６８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００６９】［第１の実施の形態］まず、この発明の第
１の実施の形態として、ＮＯＲ型の不揮発性半導体記憶
装置について説明する。
１の実施の形態として、ＮＯＲ型の不揮発性半導体記憶
装置について説明する。
【００７０】図１（ａ）は、第１の実施の形態のＮＯＲ
型不揮発性半導体記憶装置におけるメモリセルアレイの
構成を示す平面図である。図１（ｂ）は、前記メモリセ
ルアレイの１Ｂ−１Ｂ線に沿った断面図である。
型不揮発性半導体記憶装置におけるメモリセルアレイの
構成を示す平面図である。図１（ｂ）は、前記メモリセ
ルアレイの１Ｂ−１Ｂ線に沿った断面図である。
【００７１】ｐ型シリコン半導体基板１１あるいはｐ型
ウェルには、素子分離用のトレンチ溝が形成されてい
る。このトレンチ溝内部には、素子分離用絶縁材料、例
えば二酸化シリコン材が埋め込まれている。このように
素子分離された基板上のチャネル領域全面には、トンネ
ル電流が流れ得る薄いトンネル絶縁膜１２が形成されて
いる。
ウェルには、素子分離用のトレンチ溝が形成されてい
る。このトレンチ溝内部には、素子分離用絶縁材料、例
えば二酸化シリコン材が埋め込まれている。このように
素子分離された基板上のチャネル領域全面には、トンネ
ル電流が流れ得る薄いトンネル絶縁膜１２が形成されて
いる。
【００７２】このトンネル絶縁膜１２上には、電荷蓄積
層１３が形成されている。この電荷蓄積層１３は、その
側端部が素子分離領域と揃うように形成されている。電
荷蓄積層１３は、素子分離領域上にまで一部分が張り出
しており、素子分離領域上で切断されてメモリセルごと
に分離されている。電荷蓄積層１３上には、ゲート間絶
縁膜１４を介して制御ゲート１５が形成されている。
層１３が形成されている。この電荷蓄積層１３は、その
側端部が素子分離領域と揃うように形成されている。電
荷蓄積層１３は、素子分離領域上にまで一部分が張り出
しており、素子分離領域上で切断されてメモリセルごと
に分離されている。電荷蓄積層１３上には、ゲート間絶
縁膜１４を介して制御ゲート１５が形成されている。
【００７３】前記制御ゲート１５上には、ゲートキャッ
プ膜１６として、例えば窒化シリコン膜が形成されてい
る。ゲートキャップ膜１６及び制御ゲート１５は、電荷
蓄積層１３と側端部が揃うように自己整合的に垂直加工
されており、電荷蓄積層１３、制御ゲート１５及びゲー
トキャップ膜１６により、積層ゲート構造が形成されて
いる。積層ゲートの両側の半導体基板１１には、チャネ
ル部のｐ型半導体基板（あるいはｐ型ウェル）１１と反
対の導電型の不純物がドーピングされたソース１７Ａ及
びドレイン１７Ｂが形成されている。これらソース１７
Ａ及びドレイン１７Ｂは、ｎ型拡散層からなる。
プ膜１６として、例えば窒化シリコン膜が形成されてい
る。ゲートキャップ膜１６及び制御ゲート１５は、電荷
蓄積層１３と側端部が揃うように自己整合的に垂直加工
されており、電荷蓄積層１３、制御ゲート１５及びゲー
トキャップ膜１６により、積層ゲート構造が形成されて
いる。積層ゲートの両側の半導体基板１１には、チャネ
ル部のｐ型半導体基板（あるいはｐ型ウェル）１１と反
対の導電型の不純物がドーピングされたソース１７Ａ及
びドレイン１７Ｂが形成されている。これらソース１７
Ａ及びドレイン１７Ｂは、ｎ型拡散層からなる。
【００７４】前記ドレイン１７Ｂ上には、このドレイン
１７Ｂに接続されたビット線コンタクト１８が形成され
ている。ソース１７Ａ上には、このソース１７Ａに接続
された共通ソース線コンタクト１９が形成されている。
ビット線コンタクト１８及び共通ソース線コンタクト１
９は、導電材である低抵抗ポリシリコン及び金属材など
からなる。これらコンタクト１８、１９の上部はそれぞ
れ平坦化されており、ビット線コンタクト１８は金属電
極からなるビット線２０に、共通ソース線コンタクト１
９は共通ソース線２１にそれぞれ接続されている。
１７Ｂに接続されたビット線コンタクト１８が形成され
ている。ソース１７Ａ上には、このソース１７Ａに接続
された共通ソース線コンタクト１９が形成されている。
ビット線コンタクト１８及び共通ソース線コンタクト１
９は、導電材である低抵抗ポリシリコン及び金属材など
からなる。これらコンタクト１８、１９の上部はそれぞ
れ平坦化されており、ビット線コンタクト１８は金属電
極からなるビット線２０に、共通ソース線コンタクト１
９は共通ソース線２１にそれぞれ接続されている。
【００７５】また、メモリセルの積層ゲートは、二酸化
シリコン膜からなるゲートバリア膜２２で覆われてい
る。さらに、ゲートバリア膜２２上は、窒化シリコン膜
からなるコンタクトバリア膜２３で覆われている。ここ
で、ビット線コンタクト１８に近接する積層ゲートの側
面は、ゲートバリア膜２２が部分的に除去されており、
この側面が直接、コンタクトバリア膜２３で覆われた構
造となっている。言い換えると、共通ソース線コンタク
ト１９に近接する積層ゲートの側面には、ゲートバリア
膜２２が形成され、さらにこのゲートバリア膜２２上に
はコンタクトバリア膜２３が形成されている。一方、ビ
ット線コンタクト１８に近接する積層ゲートの側面に
は、ゲートバリア膜２２が形成されておらず、この側面
には直接、コンタクトバリア膜２３が形成されている。
また、半導体基板１１の上には、図１（ｂ）に示すよう
に、層間絶縁膜２４、例えばＢＰＳＧ膜等が形成されて
いる。
シリコン膜からなるゲートバリア膜２２で覆われてい
る。さらに、ゲートバリア膜２２上は、窒化シリコン膜
からなるコンタクトバリア膜２３で覆われている。ここ
で、ビット線コンタクト１８に近接する積層ゲートの側
面は、ゲートバリア膜２２が部分的に除去されており、
この側面が直接、コンタクトバリア膜２３で覆われた構
造となっている。言い換えると、共通ソース線コンタク
ト１９に近接する積層ゲートの側面には、ゲートバリア
膜２２が形成され、さらにこのゲートバリア膜２２上に
はコンタクトバリア膜２３が形成されている。一方、ビ
ット線コンタクト１８に近接する積層ゲートの側面に
は、ゲートバリア膜２２が形成されておらず、この側面
には直接、コンタクトバリア膜２３が形成されている。
また、半導体基板１１の上には、図１（ｂ）に示すよう
に、層間絶縁膜２４、例えばＢＰＳＧ膜等が形成されて
いる。
【００７６】前記共通ソース線コンタクト１９は、積層
ゲート側面上に形成されたコンタクトバリア膜２３から
所定の距離を空けて配置されている。ビット線コンタク
ト１８は、積層ゲート側面上に形成されたコンタクトバ
リア膜２３に接触するように距離を空けずに配置されて
いる。さらに、ビット線コンタクト１８は、両側の積層
ゲート上面の上に形成されたコンタクトバリア膜２３
に、一部分張り出して形成されている。このビット線コ
ンタクト１８は、半導体基板１１上で、隣接する積層ゲ
ート上のコンタクトバリア膜（窒化シリコン膜）２３間
に埋め込まれて形成されている。ビット線コンタクト１
８部の構造は、コンタクトバリア膜２３及びゲートキャ
ップ膜１６をマスクとして用い、自己整合的な加工によ
り形成したコンタクト孔にコンタクト材を埋め込んだセ
ルフアラインコンタクト構造となっている。実際には、
ビット線コンタクト１８は、ゲートキャップ膜１６及び
コンタクトバリア膜２３の一部分がエッチングされた積
層ゲート間のコンタクト孔に埋め込まれた形状となって
いる。
ゲート側面上に形成されたコンタクトバリア膜２３から
所定の距離を空けて配置されている。ビット線コンタク
ト１８は、積層ゲート側面上に形成されたコンタクトバ
リア膜２３に接触するように距離を空けずに配置されて
いる。さらに、ビット線コンタクト１８は、両側の積層
ゲート上面の上に形成されたコンタクトバリア膜２３
に、一部分張り出して形成されている。このビット線コ
ンタクト１８は、半導体基板１１上で、隣接する積層ゲ
ート上のコンタクトバリア膜（窒化シリコン膜）２３間
に埋め込まれて形成されている。ビット線コンタクト１
８部の構造は、コンタクトバリア膜２３及びゲートキャ
ップ膜１６をマスクとして用い、自己整合的な加工によ
り形成したコンタクト孔にコンタクト材を埋め込んだセ
ルフアラインコンタクト構造となっている。実際には、
ビット線コンタクト１８は、ゲートキャップ膜１６及び
コンタクトバリア膜２３の一部分がエッチングされた積
層ゲート間のコンタクト孔に埋め込まれた形状となって
いる。
【００７７】この実施の形態で示したＮＯＲ型メモリセ
ルおいて、ビット線コンタクト１８側では、ビット線コ
ンタクト１８と積層ゲート間のスペースを極力なくすこ
と（セルフアラインコンタクト構造）によって、メモリ
セルアレイの縮小化を図っている。一方、共通ソース線
コンタクト１９側では、セルフアラインコンタクト構造
を取らず、さらにメモリセルの電気特性の変動を抑制す
るために、共通ソース線コンタクト１９に近接する積層
ゲート側面及びゲート絶縁膜１２表面に二酸化シリコン
膜のゲートバリア膜２２を形成している。
ルおいて、ビット線コンタクト１８側では、ビット線コ
ンタクト１８と積層ゲート間のスペースを極力なくすこ
と（セルフアラインコンタクト構造）によって、メモリ
セルアレイの縮小化を図っている。一方、共通ソース線
コンタクト１９側では、セルフアラインコンタクト構造
を取らず、さらにメモリセルの電気特性の変動を抑制す
るために、共通ソース線コンタクト１９に近接する積層
ゲート側面及びゲート絶縁膜１２表面に二酸化シリコン
膜のゲートバリア膜２２を形成している。
【００７８】共通ソース線コンタクト１９側において、
セルフアラインコンタクト構造を取らないのは、消去動
作時にソース拡散層と制御ゲート間に、１０Ｖ以上の高
電圧が印加されるため、セルフアラインコンタクト構造
にするのが困難であるという理由による。
セルフアラインコンタクト構造を取らないのは、消去動
作時にソース拡散層と制御ゲート間に、１０Ｖ以上の高
電圧が印加されるため、セルフアラインコンタクト構造
にするのが困難であるという理由による。
【００７９】共通ソース線コンタクト１９側において、
ゲート絶縁膜１２表面をゲートバリア膜２２で覆うの
は、消去動作時にソース拡散層と半導体基板間に高電圧
が印可されて発生したホットキャリア（主に正孔）がゲ
ート絶縁膜１２に注入されて、ゲート絶縁膜１２とコン
タクトバリア膜２３との間に捕獲されるのを抑制すると
いう理由による。
ゲート絶縁膜１２表面をゲートバリア膜２２で覆うの
は、消去動作時にソース拡散層と半導体基板間に高電圧
が印可されて発生したホットキャリア（主に正孔）がゲ
ート絶縁膜１２に注入されて、ゲート絶縁膜１２とコン
タクトバリア膜２３との間に捕獲されるのを抑制すると
いう理由による。
【００８０】前記実施の形態において、ゲートバリア膜
２２の膜厚は、ホットキャリアがトンネル注入されるこ
とを防止するために、１００Å〜２００Å程度必要であ
る。コンタクトバリア膜２３の膜厚は、セルフアライン
によるコンタクト孔の形成時のエッチング選択比を考慮
して、例えば２００Å〜４００Å程度必要である。
２２の膜厚は、ホットキャリアがトンネル注入されるこ
とを防止するために、１００Å〜２００Å程度必要であ
る。コンタクトバリア膜２３の膜厚は、セルフアライン
によるコンタクト孔の形成時のエッチング選択比を考慮
して、例えば２００Å〜４００Å程度必要である。
【００８１】また、ゲートバリア膜２２として、二酸化
シリコン膜を用いているが、その他の酸化物系絶縁膜を
用いてもよい。その他の酸化物系絶縁膜は、例えば、ア
ルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜
（Ｔａ３Ｏ５など）のような金属酸化膜である。また、
コンタクトバリア膜２３として、窒化シリコン膜を用い
ているが、その他の窒化物系絶縁膜を用いてもよい。
シリコン膜を用いているが、その他の酸化物系絶縁膜を
用いてもよい。その他の酸化物系絶縁膜は、例えば、ア
ルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜
（Ｔａ３Ｏ５など）のような金属酸化膜である。また、
コンタクトバリア膜２３として、窒化シリコン膜を用い
ているが、その他の窒化物系絶縁膜を用いてもよい。
【００８２】このような構造を持つ第１の実施の形態の
ＮＯＲ型不揮発性半導体記憶装置によれば、セルフアラ
インコンタクト構造をもつビット線コンタクトのコンタ
クト孔形成時において、ビット線コンタクト１８に近接
する積層ゲートの側面にはゲートバリア膜（二酸化シリ
コン膜）２２が形成されていないため、ゲートバリア膜
２２がエッチングされて空いた領域に、コンタクト材が
入り込み、コンタクト材と制御ゲートとが短絡するよう
なことはない。
ＮＯＲ型不揮発性半導体記憶装置によれば、セルフアラ
インコンタクト構造をもつビット線コンタクトのコンタ
クト孔形成時において、ビット線コンタクト１８に近接
する積層ゲートの側面にはゲートバリア膜（二酸化シリ
コン膜）２２が形成されていないため、ゲートバリア膜
２２がエッチングされて空いた領域に、コンタクト材が
入り込み、コンタクト材と制御ゲートとが短絡するよう
なことはない。
【００８３】さらに、ソース拡散層１７Ａに近接するゲ
ート絶縁膜１２とコンタクトバリア膜２３との間には、
ゲートバリア膜（二酸化シリコン膜）２２が形成されて
いるため、ゲート絶縁膜１２とコンタクトバリア膜２３
との間にホットキャリアが捕獲されるのを抑制すること
ができる。
ート絶縁膜１２とコンタクトバリア膜２３との間には、
ゲートバリア膜（二酸化シリコン膜）２２が形成されて
いるため、ゲート絶縁膜１２とコンタクトバリア膜２３
との間にホットキャリアが捕獲されるのを抑制すること
ができる。
【００８４】［第２の実施の形態］次に、この発明の第
２の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。
２の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。
【００８５】図２（ａ）は、第２の実施の形態のＮＡＮ
Ｄ型不揮発性半導体記憶装置におけるメモリセルアレイ
の構成を示す平面図である。図２（ｂ）は、前記メモリ
セルアレイの２Ｂ−２Ｂ線に沿った断面図である。
Ｄ型不揮発性半導体記憶装置におけるメモリセルアレイ
の構成を示す平面図である。図２（ｂ）は、前記メモリ
セルアレイの２Ｂ−２Ｂ線に沿った断面図である。
【００８６】ｐ型シリコン半導体基板３１あるいはｐ型
ウェルには、素子分離用のトレンチ溝が形成されてい
る。このトレンチ溝内部には、素子分離用絶縁材料、例
えば二酸化シリコン材が埋め込まれている。このように
素子分離された基板上のチャネル領域全面には、トンネ
ル電流が流れ得る薄いトンネル絶縁膜３２が形成されて
いる。
ウェルには、素子分離用のトレンチ溝が形成されてい
る。このトレンチ溝内部には、素子分離用絶縁材料、例
えば二酸化シリコン材が埋め込まれている。このように
素子分離された基板上のチャネル領域全面には、トンネ
ル電流が流れ得る薄いトンネル絶縁膜３２が形成されて
いる。
【００８７】このトンネル絶縁膜３２上には、電荷蓄積
層３３が形成されている。この電荷蓄積層３３は、その
側端部が素子分離領域と揃うように形成されている。電
荷蓄積層３３は、素子分離領域上にまで一部分が張り出
しており、素子分離領域上で切断されてメモリセルごと
に分離されている。電荷蓄積層３３上には、ゲート間絶
縁膜３４を介して制御ゲート３５が形成されている。
層３３が形成されている。この電荷蓄積層３３は、その
側端部が素子分離領域と揃うように形成されている。電
荷蓄積層３３は、素子分離領域上にまで一部分が張り出
しており、素子分離領域上で切断されてメモリセルごと
に分離されている。電荷蓄積層３３上には、ゲート間絶
縁膜３４を介して制御ゲート３５が形成されている。
【００８８】前記制御ゲート３５上には、ゲートキャッ
プ膜３６として、例えば窒化シリコン膜が形成されてい
る。ゲートキャップ膜３６及び制御ゲート３５は、電荷
蓄積層３３と側端部が揃うように自己整合的に垂直加工
されており、電荷蓄積層３３、制御ゲート３５及びゲー
トキャップ膜３６により、積層ゲート構造が形成されて
いる。積層ゲートの両側の半導体基板３１には、チャネ
ル部のｐ型半導体基板（あるいはｐ型ウェル）３１と反
対の極性の不純物がドーピングされたｎ型拡散層３７が
形成されている。これらｎ型拡散層３７は、ソースある
いはドレインとなる。
プ膜３６として、例えば窒化シリコン膜が形成されてい
る。ゲートキャップ膜３６及び制御ゲート３５は、電荷
蓄積層３３と側端部が揃うように自己整合的に垂直加工
されており、電荷蓄積層３３、制御ゲート３５及びゲー
トキャップ膜３６により、積層ゲート構造が形成されて
いる。積層ゲートの両側の半導体基板３１には、チャネ
ル部のｐ型半導体基板（あるいはｐ型ウェル）３１と反
対の極性の不純物がドーピングされたｎ型拡散層３７が
形成されている。これらｎ型拡散層３７は、ソースある
いはドレインとなる。
【００８９】複数の積層ゲートは、ｎ型拡散層を共有す
るように、直列接続されて配置されている。直列接続さ
れたこれら積層ゲートの最端のｎ型拡散層３７上には、
それぞれビット線コンタクト３８及び共通ソース線コン
タクト３９が形成されている。これらコンタクト３８、
３９と隣接する積層ゲートは選択トランジスタとして動
作する。選択トランジスタは、電荷蓄積層３３と制御ゲ
ート３５が短絡されて直接、電荷蓄積層３３に信号が印
加される。選択トランジスタで挟まれた複数の積層ゲー
トはメモリセルとして動作する。
るように、直列接続されて配置されている。直列接続さ
れたこれら積層ゲートの最端のｎ型拡散層３７上には、
それぞれビット線コンタクト３８及び共通ソース線コン
タクト３９が形成されている。これらコンタクト３８、
３９と隣接する積層ゲートは選択トランジスタとして動
作する。選択トランジスタは、電荷蓄積層３３と制御ゲ
ート３５が短絡されて直接、電荷蓄積層３３に信号が印
加される。選択トランジスタで挟まれた複数の積層ゲー
トはメモリセルとして動作する。
【００９０】前記ビット線コンタクト３８及び共通ソー
ス線コンタクト３９は、導電材である低抵抗ポリシリコ
ン及び金属材などからなる。これらコンタクト３８、３
９の上部はそれぞれ平坦化されており、ビット線コンタ
クト３８は金属電極からなるビット線４０に、共通ソー
ス線コンタクト３９は共通ソース線４１にそれぞれ接続
されている。
ス線コンタクト３９は、導電材である低抵抗ポリシリコ
ン及び金属材などからなる。これらコンタクト３８、３
９の上部はそれぞれ平坦化されており、ビット線コンタ
クト３８は金属電極からなるビット線４０に、共通ソー
ス線コンタクト３９は共通ソース線４１にそれぞれ接続
されている。
【００９１】また、メモリセルの積層ゲート、及び選択
トランジスタの積層ゲートは、二酸化シリコン膜からな
るゲートバリア膜４２で覆われている。さらに、ゲート
バリア膜４２上は、窒化シリコン膜からなるコンタクト
バリア膜４３で覆われている。ここで、ビット線コンタ
クト３８に隣接する選択トランジスタの積層ゲートにお
いて、ビット線コンタクト３８に近接する側面は、ゲー
トバリア膜４２が部分的に除去されており、この側面が
直接、コンタクトバリア膜４３で覆われた構造となって
いる。また、共通ソース線コンタクト３９に隣接する選
択トランジスタの積層ゲートにおいて、共通ソース線コ
ンタクト３９に近接する側面は、ゲートバリア膜４２が
部分的に除去されており、この側面が直接、コンタクト
バリア膜４３で覆われた構造となっている。言い換える
と、選択トランジスタの積層ゲートのメモリセルに近接
する側の側面には、ゲートバリア膜４２が形成され、さ
らにこのゲートバリア膜４２上にはコンタクトバリア膜
４３が形成されている。しかし、選択トランジスタの積
層ゲートのビット線コンタクト３８あるいは共通ソース
線コンタクト３９に近接する側の側面には、ゲートバリ
ア膜４２が形成されておらず、この側面には直接、コン
タクトバリア膜４３が形成されている。また、半導体基
板３１の上には、図２（ｂ）に示すように、層間絶縁膜
４４、例えばＢＰＳＧ膜等が形成されている。
トランジスタの積層ゲートは、二酸化シリコン膜からな
るゲートバリア膜４２で覆われている。さらに、ゲート
バリア膜４２上は、窒化シリコン膜からなるコンタクト
バリア膜４３で覆われている。ここで、ビット線コンタ
クト３８に隣接する選択トランジスタの積層ゲートにお
いて、ビット線コンタクト３８に近接する側面は、ゲー
トバリア膜４２が部分的に除去されており、この側面が
直接、コンタクトバリア膜４３で覆われた構造となって
いる。また、共通ソース線コンタクト３９に隣接する選
択トランジスタの積層ゲートにおいて、共通ソース線コ
ンタクト３９に近接する側面は、ゲートバリア膜４２が
部分的に除去されており、この側面が直接、コンタクト
バリア膜４３で覆われた構造となっている。言い換える
と、選択トランジスタの積層ゲートのメモリセルに近接
する側の側面には、ゲートバリア膜４２が形成され、さ
らにこのゲートバリア膜４２上にはコンタクトバリア膜
４３が形成されている。しかし、選択トランジスタの積
層ゲートのビット線コンタクト３８あるいは共通ソース
線コンタクト３９に近接する側の側面には、ゲートバリ
ア膜４２が形成されておらず、この側面には直接、コン
タクトバリア膜４３が形成されている。また、半導体基
板３１の上には、図２（ｂ）に示すように、層間絶縁膜
４４、例えばＢＰＳＧ膜等が形成されている。
【００９２】前記ビット線コンタクト３８は、選択トラ
ンジスタの積層ゲート側面上に形成されたコンタクトバ
リア膜４３に接触するように、距離を空けずに配置され
ている。さらに、ビット線コンタクト３８は、両側の積
層ゲート上に一部分張り出して形成されている。このビ
ット線コンタクト３８は、半導体基板３１上で、隣接す
る選択トランジスタの積層ゲート上のコンタクトバリア
膜（窒化シリコン膜）４３間に埋め込まれて形成されて
いる。ビット線コンタクト３８部の構造は、コンタクト
バリア膜４３及びゲートキャップ膜３６をマスクとして
用い、自己整合的な加工により形成したコンタクト孔に
コンタクト材を埋め込んだセルフアラインコンタクト構
造となっている。図２（ｂ）に示すように、ビット線コ
ンタクト３８は、ゲートキャップ膜３６及びコンタクト
バリア膜４３の一部分がエッチングされた積層ゲート間
のコンタクト孔に埋め込まれた形状となっている。
ンジスタの積層ゲート側面上に形成されたコンタクトバ
リア膜４３に接触するように、距離を空けずに配置され
ている。さらに、ビット線コンタクト３８は、両側の積
層ゲート上に一部分張り出して形成されている。このビ
ット線コンタクト３８は、半導体基板３１上で、隣接す
る選択トランジスタの積層ゲート上のコンタクトバリア
膜（窒化シリコン膜）４３間に埋め込まれて形成されて
いる。ビット線コンタクト３８部の構造は、コンタクト
バリア膜４３及びゲートキャップ膜３６をマスクとして
用い、自己整合的な加工により形成したコンタクト孔に
コンタクト材を埋め込んだセルフアラインコンタクト構
造となっている。図２（ｂ）に示すように、ビット線コ
ンタクト３８は、ゲートキャップ膜３６及びコンタクト
バリア膜４３の一部分がエッチングされた積層ゲート間
のコンタクト孔に埋め込まれた形状となっている。
【００９３】同様に、前記共通ソース線コンタクト３９
は、選択トランジスタの積層ゲート側面上に形成された
コンタクトバリア膜４３に接触するように、距離を空け
ずに配置されている。さらに、共通ソース線コンタクト
３９は、両側の積層ゲート上に一部分張り出して形成さ
れている。この共通ソース線コンタクト３９は、半導体
基板３１上で、隣接する選択トランジスタの積層ゲート
上のコンタクトバリア膜（窒化シリコン膜）４３間に埋
め込まれて形成されている。共通ソース線コンタクト３
９部の構造は、コンタクトバリア膜４３及びゲートキャ
ップ膜３６をマスクとして用い、自己整合的な加工によ
り形成したコンタクト孔にコンタクト材を埋め込んだセ
ルフアラインコンタクト構造となっている。図２（ｂ）
に示すように、共通ソース線コンタクト３９は、ゲート
キャップ膜３６及びコンタクトバリア膜４３の一部分が
エッチングされた積層ゲート間のコンタクト孔に埋め込
まれた形状となっている。
は、選択トランジスタの積層ゲート側面上に形成された
コンタクトバリア膜４３に接触するように、距離を空け
ずに配置されている。さらに、共通ソース線コンタクト
３９は、両側の積層ゲート上に一部分張り出して形成さ
れている。この共通ソース線コンタクト３９は、半導体
基板３１上で、隣接する選択トランジスタの積層ゲート
上のコンタクトバリア膜（窒化シリコン膜）４３間に埋
め込まれて形成されている。共通ソース線コンタクト３
９部の構造は、コンタクトバリア膜４３及びゲートキャ
ップ膜３６をマスクとして用い、自己整合的な加工によ
り形成したコンタクト孔にコンタクト材を埋め込んだセ
ルフアラインコンタクト構造となっている。図２（ｂ）
に示すように、共通ソース線コンタクト３９は、ゲート
キャップ膜３６及びコンタクトバリア膜４３の一部分が
エッチングされた積層ゲート間のコンタクト孔に埋め込
まれた形状となっている。
【００９４】この実施の形態で示したＮＡＮＤ型メモリ
セルでは、メモリセルの積層ゲートが二酸化シリコン膜
のゲートバリア膜４２で覆われ、さらにゲートバリア膜
４２が窒化シリコン膜のコンタクトバリア膜４３で覆わ
れている。一方、選択トランジスタの積層ゲートは、コ
ンタクト３８あるいは３９と近接する側面がゲートバリ
ア膜４２で覆われておらず、直接、コンタクトバリア膜
４３で覆われた構造となっている。
セルでは、メモリセルの積層ゲートが二酸化シリコン膜
のゲートバリア膜４２で覆われ、さらにゲートバリア膜
４２が窒化シリコン膜のコンタクトバリア膜４３で覆わ
れている。一方、選択トランジスタの積層ゲートは、コ
ンタクト３８あるいは３９と近接する側面がゲートバリ
ア膜４２で覆われておらず、直接、コンタクトバリア膜
４３で覆われた構造となっている。
【００９５】メモリセルの積層ゲートを二酸化シリコン
膜のゲートバリア膜４２で覆い、積層ゲート間のゲート
絶縁膜３２表面にゲートバリア膜４２を形成する理由
は、第１の実施の形態のＮＯＲ型メモリセルの場合と同
様に、ホットキャリア（主に正孔）がゲート絶縁膜３２
に注入されて、ゲート絶縁膜３２とコンタクトバリア膜
４３との間に捕獲されるのを抑制するためである。
膜のゲートバリア膜４２で覆い、積層ゲート間のゲート
絶縁膜３２表面にゲートバリア膜４２を形成する理由
は、第１の実施の形態のＮＯＲ型メモリセルの場合と同
様に、ホットキャリア（主に正孔）がゲート絶縁膜３２
に注入されて、ゲート絶縁膜３２とコンタクトバリア膜
４３との間に捕獲されるのを抑制するためである。
【００９６】前記実施の形態において、ゲートバリア膜
４２の膜厚は、ホットキャリアがトンネル注入されるこ
とを防止するために、１００Å〜２００Å程度必要であ
る。コンタクトバリア膜４３の膜厚は、セルフアライン
によるコンタクト孔の形成時のエッチング選択比を考慮
して、例えば２００Å〜４００Å程度必要である。
４２の膜厚は、ホットキャリアがトンネル注入されるこ
とを防止するために、１００Å〜２００Å程度必要であ
る。コンタクトバリア膜４３の膜厚は、セルフアライン
によるコンタクト孔の形成時のエッチング選択比を考慮
して、例えば２００Å〜４００Å程度必要である。
【００９７】また、ゲートバリア膜４２として、二酸化
シリコン膜を用いているが、その他の酸化物系絶縁膜を
用いてもよい。その他の酸化物系絶縁膜は、例えば、ア
ルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜
（Ｔａ３Ｏ５など）のような金属酸化膜である。また、
コンタクトバリア膜４３として、窒化シリコン膜を用い
ているが、その他の窒化物系絶縁膜を用いてもよい。
シリコン膜を用いているが、その他の酸化物系絶縁膜を
用いてもよい。その他の酸化物系絶縁膜は、例えば、ア
ルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜
（Ｔａ３Ｏ５など）のような金属酸化膜である。また、
コンタクトバリア膜４３として、窒化シリコン膜を用い
ているが、その他の窒化物系絶縁膜を用いてもよい。
【００９８】このような構造を持つ第２の実施の形態の
ＮＡＮＤ型不揮発性半導体記憶装置によれば、セルフア
ラインコンタクト構造をもつビット線コンタクト３８
（あるいは共通ソース線コンタクト３９）のコンタクト
孔形成時において、ビット線コンタクト（あるいは共通
ソース線コンタクト）に近接する積層ゲートの側面には
ゲートバリア膜（二酸化シリコン膜）４２が形成されて
いないため、ゲートバリア膜４２がエッチングされて空
いた領域に、コンタクト材が入り込み、コンタクト材と
制御ゲートとが短絡するようなことはない。
ＮＡＮＤ型不揮発性半導体記憶装置によれば、セルフア
ラインコンタクト構造をもつビット線コンタクト３８
（あるいは共通ソース線コンタクト３９）のコンタクト
孔形成時において、ビット線コンタクト（あるいは共通
ソース線コンタクト）に近接する積層ゲートの側面には
ゲートバリア膜（二酸化シリコン膜）４２が形成されて
いないため、ゲートバリア膜４２がエッチングされて空
いた領域に、コンタクト材が入り込み、コンタクト材と
制御ゲートとが短絡するようなことはない。
【００９９】さらに、メモリセルの積層ゲート両側（ソ
ースあるいはドレインをなすｎ型拡散層３７上）のゲー
ト絶縁膜３２と、コンタクトバリア膜４３との間には、
ゲートバリア膜（二酸化シリコン膜）４２が形成されて
いるため、ゲート絶縁膜３２とコンタクトバリア膜４３
との間にホットキャリアが捕獲されるのを抑制すること
ができる。これにより、ホットキャリア捕獲の影響によ
るメモリセルの電気特性変動を防止することができる。
ースあるいはドレインをなすｎ型拡散層３７上）のゲー
ト絶縁膜３２と、コンタクトバリア膜４３との間には、
ゲートバリア膜（二酸化シリコン膜）４２が形成されて
いるため、ゲート絶縁膜３２とコンタクトバリア膜４３
との間にホットキャリアが捕獲されるのを抑制すること
ができる。これにより、ホットキャリア捕獲の影響によ
るメモリセルの電気特性変動を防止することができる。
【０１００】次に、前記ＮＡＮＤ型メモリセルの製造方
法について説明する。
法について説明する。
【０１０１】図３（ａ）、図３（ｂ）、図４（ａ）、図
４（ｂ）は前記ＮＡＮＤ型メモリセルの製造方法を示す
主な工程の断面図である。
４（ｂ）は前記ＮＡＮＤ型メモリセルの製造方法を示す
主な工程の断面図である。
【０１０２】図３（ａ）に示すように、電荷蓄積層３３
及び制御ゲート３５を有する積層構造上に、窒化シリコ
ン膜からなるゲートキャップ膜３６を形成する。これら
電荷蓄積層３３、制御ゲート３５、及びゲートキャップ
膜３６の側端部が揃うように、自己整合的に垂直加工し
て積層ゲートを形成する。
及び制御ゲート３５を有する積層構造上に、窒化シリコ
ン膜からなるゲートキャップ膜３６を形成する。これら
電荷蓄積層３３、制御ゲート３５、及びゲートキャップ
膜３６の側端部が揃うように、自己整合的に垂直加工し
て積層ゲートを形成する。
【０１０３】積層ゲートを形成した後、ゲートバリア膜
４２として二酸化シリコン膜を堆積する。その後、ビッ
ト線コンタクト３８あるいは共通ソース線コンタクト３
９と近接する選択トランジスタの積層ゲート側面上のゲ
ートバリア膜４２を、リソグラフィ及びエッチング処理
によって剥離する。
４２として二酸化シリコン膜を堆積する。その後、ビッ
ト線コンタクト３８あるいは共通ソース線コンタクト３
９と近接する選択トランジスタの積層ゲート側面上のゲ
ートバリア膜４２を、リソグラフィ及びエッチング処理
によって剥離する。
【０１０４】続いて、図３（ｂ）に示すように、コンタ
クト孔開口時のコンタクトバリア膜４３となる窒化シリ
コン膜を堆積する。さらに、このコンタクトバリア膜４
３上に、層間絶縁膜（例えばＢＰＳＧ膜）４４のを形成
し、熱アニールによって層間絶縁膜４４をメルトさせた
後、例えばＣＭＰ等によって層間絶縁膜４４を平坦化す
る。
クト孔開口時のコンタクトバリア膜４３となる窒化シリ
コン膜を堆積する。さらに、このコンタクトバリア膜４
３上に、層間絶縁膜（例えばＢＰＳＧ膜）４４のを形成
し、熱アニールによって層間絶縁膜４４をメルトさせた
後、例えばＣＭＰ等によって層間絶縁膜４４を平坦化す
る。
【０１０５】次に、図４（ａ）に示すように、リソグラ
フィ及びドライエッチングによりコンタクト孔を開口す
る。このとき、層間絶縁膜（ＢＰＳＧ膜）４４とコンタ
クトバリア膜（窒化シリコン膜）４３のエッチング選択
比に対応して、ゲートキャップ膜（窒化シリコン膜）３
６の一部もエッチングされる。
フィ及びドライエッチングによりコンタクト孔を開口す
る。このとき、層間絶縁膜（ＢＰＳＧ膜）４４とコンタ
クトバリア膜（窒化シリコン膜）４３のエッチング選択
比に対応して、ゲートキャップ膜（窒化シリコン膜）３
６の一部もエッチングされる。
【０１０６】続いて、図４（ｂ）に示すように、ＨＦ処
理などの界面清浄処理を行った後、コンタクト材、例え
ば低抵抗ポリシリコンやタングステン（Ｗ）などの金属
を埋め込み、平坦化してビット線コンタクト３８、及び
共通ソース線コンタクト３９を形成する。
理などの界面清浄処理を行った後、コンタクト材、例え
ば低抵抗ポリシリコンやタングステン（Ｗ）などの金属
を埋め込み、平坦化してビット線コンタクト３８、及び
共通ソース線コンタクト３９を形成する。
【０１０７】このようなＮＡＮＤ型メモリセルの製造方
法では、ビット線コンタクト３８あるいは共通ソース線
コンタクト３９と接する選択トランジスタの積層ゲート
側面上のゲートバリア膜４２を予め剥離することによ
り、コンタクト孔の開口時にゲートバリア膜４２が露出
してこのゲートバリア膜４２が局所的にエッチバックさ
れ、その後、コンタクト材を埋め込んだときにコンタク
ト材と制御ゲート３５が短絡することを防止している。
法では、ビット線コンタクト３８あるいは共通ソース線
コンタクト３９と接する選択トランジスタの積層ゲート
側面上のゲートバリア膜４２を予め剥離することによ
り、コンタクト孔の開口時にゲートバリア膜４２が露出
してこのゲートバリア膜４２が局所的にエッチバックさ
れ、その後、コンタクト材を埋め込んだときにコンタク
ト材と制御ゲート３５が短絡することを防止している。
【０１０８】［第３の実施の形態］次に、この発明の第
３の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。前記第２の実施の形態では、
コンタクト３８あるいは３９と近接する選択トランジス
タの積層ゲート側面を覆うゲートバリア膜４２を全て剥
離しているが、この第３の実施の形態ではドライエッチ
ング条件を最適化してゲートキャップ膜３６の側面を覆
うゲートバリア膜４２のみを除去している。
３の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。前記第２の実施の形態では、
コンタクト３８あるいは３９と近接する選択トランジス
タの積層ゲート側面を覆うゲートバリア膜４２を全て剥
離しているが、この第３の実施の形態ではドライエッチ
ング条件を最適化してゲートキャップ膜３６の側面を覆
うゲートバリア膜４２のみを除去している。
【０１０９】図５は、第３の実施の形態のＮＡＮＤ型不
揮発性半導体記憶装置におけるメモリセルアレイの断面
図である。
揮発性半導体記憶装置におけるメモリセルアレイの断面
図である。
【０１１０】図５に示すように、コンタクト３８あるい
は３９に近接する積層ゲート側面を覆うゲートバリア膜
４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４
側面の全域と、制御ゲート３５側面の一部のみを覆って
いる。その他の構造は、前記第２の実施の形態と同様で
ある。
は３９に近接する積層ゲート側面を覆うゲートバリア膜
４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４
側面の全域と、制御ゲート３５側面の一部のみを覆って
いる。その他の構造は、前記第２の実施の形態と同様で
ある。
【０１１１】図５に示すような構造を形成するには、コ
ンタクト孔の開口時において、ドライエッチング条件を
最適化し、積層ゲートの側面を覆うゲートバリア膜を制
御ゲート３５の側面まで後退させればよい。
ンタクト孔の開口時において、ドライエッチング条件を
最適化し、積層ゲートの側面を覆うゲートバリア膜を制
御ゲート３５の側面まで後退させればよい。
【０１１２】このような構造を持つ第３の実施の形態で
も、ビット線コンタクト３８（あるいは共通ソース線コ
ンタクト３９）に近接するゲートキャップ膜３６の側面
にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成
されていないため、コンタクト孔形成時において、ゲー
トバリア膜４２Ａが露出することはない。したがって、
コンタクト孔形成時に、ゲートバリア膜４２Ａが露出
し、ゲートバリア膜４２Ａがエッチングされて空いた領
域に、コンタクト材が入り込み、コンタクト材と制御ゲ
ートとが短絡するようなことはない。
も、ビット線コンタクト３８（あるいは共通ソース線コ
ンタクト３９）に近接するゲートキャップ膜３６の側面
にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成
されていないため、コンタクト孔形成時において、ゲー
トバリア膜４２Ａが露出することはない。したがって、
コンタクト孔形成時に、ゲートバリア膜４２Ａが露出
し、ゲートバリア膜４２Ａがエッチングされて空いた領
域に、コンタクト材が入り込み、コンタクト材と制御ゲ
ートとが短絡するようなことはない。
【０１１３】さらに、選択トランジスタ及びメモリセル
の積層ゲート両側（ソースあるいはドレインをなすｎ型
拡散層３７上）のゲート絶縁膜３２と、コンタクトバリ
ア膜４３との間には、ゲートバリア膜（二酸化シリコン
膜）４２Ａが形成されているため、ゲート絶縁膜３２と
コンタクトバリア膜４３との間にホットキャリアが捕獲
されるのを抑制することができる。これにより、ホット
キャリア捕獲の影響によるメモリセルの電気特性変動を
防止することができる。
の積層ゲート両側（ソースあるいはドレインをなすｎ型
拡散層３７上）のゲート絶縁膜３２と、コンタクトバリ
ア膜４３との間には、ゲートバリア膜（二酸化シリコン
膜）４２Ａが形成されているため、ゲート絶縁膜３２と
コンタクトバリア膜４３との間にホットキャリアが捕獲
されるのを抑制することができる。これにより、ホット
キャリア捕獲の影響によるメモリセルの電気特性変動を
防止することができる。
【０１１４】なお、ゲートバリア膜４２Ａとして、二酸
化シリコン膜を用いているが、その他の酸化物系絶縁膜
を用いてもよい。その他の酸化物系絶縁膜は、例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化
膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
化シリコン膜を用いているが、その他の酸化物系絶縁膜
を用いてもよい。その他の酸化物系絶縁膜は、例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化
膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
【０１１５】［第４の実施の形態］次に、この発明の第
４の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。前記第３の実施の形態では、
コンタクト３８あるいは３９と近接する選択トランジス
タのゲートキャップ膜３６の側面を覆うゲートバリア膜
４２のみを除去しているが、この第４の実施の形態では
選択トランジスタ及びメモリセル双方のゲートキャップ
膜３６の側面を覆うゲートバリア膜４２を除去してい
る。
４の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。前記第３の実施の形態では、
コンタクト３８あるいは３９と近接する選択トランジス
タのゲートキャップ膜３６の側面を覆うゲートバリア膜
４２のみを除去しているが、この第４の実施の形態では
選択トランジスタ及びメモリセル双方のゲートキャップ
膜３６の側面を覆うゲートバリア膜４２を除去してい
る。
【０１１６】図６は、第４の実施の形態のＮＡＮＤ型不
揮発性半導体記憶装置におけるメモリセルアレイの断面
図である。
揮発性半導体記憶装置におけるメモリセルアレイの断面
図である。
【０１１７】図６に示すように、コンタクト３８あるい
は３９に近接する積層ゲート側面を覆うゲートバリア膜
４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４
側面の全域と、制御ゲート３５側面の一部のみを覆って
いる。さらに、メモリセルの積層ゲート側面を覆うゲー
トバリア膜４２Ａも、電荷蓄積層３３側面及びゲート間
絶縁膜３４側面の全域と、制御ゲート３５側面の一部の
みを覆っている。その他の構造は、前記第２の実施の形
態と同様である。
は３９に近接する積層ゲート側面を覆うゲートバリア膜
４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４
側面の全域と、制御ゲート３５側面の一部のみを覆って
いる。さらに、メモリセルの積層ゲート側面を覆うゲー
トバリア膜４２Ａも、電荷蓄積層３３側面及びゲート間
絶縁膜３４側面の全域と、制御ゲート３５側面の一部の
みを覆っている。その他の構造は、前記第２の実施の形
態と同様である。
【０１１８】図６に示すような構造を形成するには、コ
ンタクト孔の開口時において、リソグラフィを用いずに
ドライエッチング条件を最適化し、選択トランジスタの
ゲートキャップ膜３６側面と同様に、メモリセルの積層
ゲートのゲートキャップ膜３６側面を覆うゲートバリア
膜を同時にエッチングし、制御ゲート３５の側面まで後
退させればよい。
ンタクト孔の開口時において、リソグラフィを用いずに
ドライエッチング条件を最適化し、選択トランジスタの
ゲートキャップ膜３６側面と同様に、メモリセルの積層
ゲートのゲートキャップ膜３６側面を覆うゲートバリア
膜を同時にエッチングし、制御ゲート３５の側面まで後
退させればよい。
【０１１９】このような構造を持つ第４の実施の形態で
も、ビット線コンタクト３８（あるいは共通ソース線コ
ンタクト３９）に近接するゲートキャップ膜３６の側面
にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成
されていないため、コンタクト孔形成時において、ゲー
トバリア膜４２Ａが露出することはない。したがって、
コンタクト孔形成時に、ゲートバリア膜４２Ａが露出
し、ゲートバリア膜４２Ａがエッチングされて空いた領
域に、コンタクト材が入り込み、コンタクト材と制御ゲ
ート３５とが短絡するようなことはない。
も、ビット線コンタクト３８（あるいは共通ソース線コ
ンタクト３９）に近接するゲートキャップ膜３６の側面
にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成
されていないため、コンタクト孔形成時において、ゲー
トバリア膜４２Ａが露出することはない。したがって、
コンタクト孔形成時に、ゲートバリア膜４２Ａが露出
し、ゲートバリア膜４２Ａがエッチングされて空いた領
域に、コンタクト材が入り込み、コンタクト材と制御ゲ
ート３５とが短絡するようなことはない。
【０１２０】さらに、選択トランジスタ及びメモリセル
の積層ゲート両側（ソースあるいはドレインをなすｎ型
拡散層３７上）のゲート絶縁膜３２と、コンタクトバリ
ア膜４３との間には、ゲートバリア膜（二酸化シリコン
膜）４２Ａが形成されているため、ゲート絶縁膜３２と
コンタクトバリア膜４３との間にホットキャリアが捕獲
されるのを抑制することができる。これにより、ホット
キャリア捕獲の影響によるメモリセルの電気特性変動を
防止することができる。
の積層ゲート両側（ソースあるいはドレインをなすｎ型
拡散層３７上）のゲート絶縁膜３２と、コンタクトバリ
ア膜４３との間には、ゲートバリア膜（二酸化シリコン
膜）４２Ａが形成されているため、ゲート絶縁膜３２と
コンタクトバリア膜４３との間にホットキャリアが捕獲
されるのを抑制することができる。これにより、ホット
キャリア捕獲の影響によるメモリセルの電気特性変動を
防止することができる。
【０１２１】なお、ゲートバリア膜４２Ａとして、二酸
化シリコン膜を用いているが、その他の酸化物系絶縁膜
を用いてもよい。その他の酸化物系絶縁膜は、例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化
膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
化シリコン膜を用いているが、その他の酸化物系絶縁膜
を用いてもよい。その他の酸化物系絶縁膜は、例えば、
アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化
膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
【０１２２】［第５の実施の形態］次に、この発明の第
５の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。この第５の実施の形態では、
前記第２の実施の形態と共通する部分には共通する参照
符号を付す。
５の実施の形態として、ＮＡＮＤ型の不揮発性半導体記
憶装置について説明する。この第５の実施の形態では、
前記第２の実施の形態と共通する部分には共通する参照
符号を付す。
【０１２３】図７（ａ）は、第５の実施の形態のＮＡＮ
Ｄ型不揮発性半導体記憶装置におけるメモリセルアレイ
のワード線に沿った断面図である。図７（ｂ）は、前記
メモリセルアレイのビット線コンタクト部のワード線方
向の断面図である。図７（ｃ）は、前記ＮＡＮＤ型不揮
発性半導体記憶装置の周辺回路を構成する周辺トランジ
スタの断面図である。この周辺トランジスタは、例え
ば、ゲート絶縁膜がメモリセルに比べて非常に厚い高耐
圧系トランジスタであるとする。
Ｄ型不揮発性半導体記憶装置におけるメモリセルアレイ
のワード線に沿った断面図である。図７（ｂ）は、前記
メモリセルアレイのビット線コンタクト部のワード線方
向の断面図である。図７（ｃ）は、前記ＮＡＮＤ型不揮
発性半導体記憶装置の周辺回路を構成する周辺トランジ
スタの断面図である。この周辺トランジスタは、例え
ば、ゲート絶縁膜がメモリセルに比べて非常に厚い高耐
圧系トランジスタであるとする。
【０１２４】電荷蓄積層の側端部が素子分離領域を形成
するトレンチ溝と揃った自己整合ＳＴＩ構造は、スラッ
シュメモリにおける素子分離構造として有効である。し
かし、図１２に示したように、素子分離領域が半導体基
板よりも高く形成されるため、隣接する制御ゲートの間
の領域においては、ゲートバリア膜２１４及びコンタク
トバリア膜２１５がスペーサ状に素子分離領域２１７の
側面に残るという問題があった。
するトレンチ溝と揃った自己整合ＳＴＩ構造は、スラッ
シュメモリにおける素子分離構造として有効である。し
かし、図１２に示したように、素子分離領域が半導体基
板よりも高く形成されるため、隣接する制御ゲートの間
の領域においては、ゲートバリア膜２１４及びコンタク
トバリア膜２１５がスペーサ状に素子分離領域２１７の
側面に残るという問題があった。
【０１２５】この実施の形態では、図７（ｂ）に示すよ
うに、隣接する制御ゲート間の素子分離絶縁膜５１の膜
厚を制御ゲート３５下の素子分離絶縁膜５２の膜厚より
も薄くすることにより、ゲートバリア膜４２及びコンタ
クトバリア膜４３の残さをなくしている。この結果、ビ
ット線コンタクト形成部において、半導体基板の露出面
積を大きくして、コンタクト抵抗を低下させることがで
きる。
うに、隣接する制御ゲート間の素子分離絶縁膜５１の膜
厚を制御ゲート３５下の素子分離絶縁膜５２の膜厚より
も薄くすることにより、ゲートバリア膜４２及びコンタ
クトバリア膜４３の残さをなくしている。この結果、ビ
ット線コンタクト形成部において、半導体基板の露出面
積を大きくして、コンタクト抵抗を低下させることがで
きる。
【０１２６】また、周辺回路を構成する周辺トランジス
タのうち、特に高耐圧系トランジスタのゲート絶縁膜の
膜厚はメモリセルのゲート絶縁膜よりも一般的に非常に
厚い。このため、コンタクト孔の形成時に、コンタクト
バリア膜４３及びゲートバリア膜４２をエッチングした
後、周辺トランジスタの厚いゲート絶縁膜を除去する必
要があり、セルフアラインコンタクト構造を持つビット
線コンタクトと同時に、周辺トランジスタのコンタクト
を形成することは困難であった。
タのうち、特に高耐圧系トランジスタのゲート絶縁膜の
膜厚はメモリセルのゲート絶縁膜よりも一般的に非常に
厚い。このため、コンタクト孔の形成時に、コンタクト
バリア膜４３及びゲートバリア膜４２をエッチングした
後、周辺トランジスタの厚いゲート絶縁膜を除去する必
要があり、セルフアラインコンタクト構造を持つビット
線コンタクトと同時に、周辺トランジスタのコンタクト
を形成することは困難であった。
【０１２７】これに対して、この実施の形態では、図７
（ｃ）に示すように、予め高耐圧系トランジスタのコン
タクト５３が形成される拡散層上のゲート絶縁膜５４
を、薄膜化している。これにより、ビット線コンタクト
のコンタクト孔形成と同時に、高耐圧系トランジスタの
コンタクト孔形成が可能になっている。
（ｃ）に示すように、予め高耐圧系トランジスタのコン
タクト５３が形成される拡散層上のゲート絶縁膜５４
を、薄膜化している。これにより、ビット線コンタクト
のコンタクト孔形成と同時に、高耐圧系トランジスタの
コンタクト孔形成が可能になっている。
【０１２８】実際に、この構造を形成する方法を以下に
説明する。
説明する。
【０１２９】まず、ゲートキャップ膜を含めた積層ゲー
トを垂直加工した後、ゲートキャップ膜をマスクにして
ゲート間の素子分離絶縁膜とゲート絶縁膜をエッチング
する。このとき、ゲートキャップ膜である窒化シリコン
膜とシリコン基板に対して、高選択比を得られるエッチ
ングを行うことが重要である。また、エッチング量は高
耐圧系トランジスタのゲート絶縁膜が除去可能な量とす
る必要がある。さらに、素子分離絶縁膜の高さはトレン
チ溝上部、すなわち半導体基板面より高く、電荷蓄積層
上部より低い必要がある。このエッチングによって、ゲ
ート間の素子分離絶縁膜の膜厚はゲート下の素子分離絶
縁膜の膜厚よりも薄くなる。
トを垂直加工した後、ゲートキャップ膜をマスクにして
ゲート間の素子分離絶縁膜とゲート絶縁膜をエッチング
する。このとき、ゲートキャップ膜である窒化シリコン
膜とシリコン基板に対して、高選択比を得られるエッチ
ングを行うことが重要である。また、エッチング量は高
耐圧系トランジスタのゲート絶縁膜が除去可能な量とす
る必要がある。さらに、素子分離絶縁膜の高さはトレン
チ溝上部、すなわち半導体基板面より高く、電荷蓄積層
上部より低い必要がある。このエッチングによって、ゲ
ート間の素子分離絶縁膜の膜厚はゲート下の素子分離絶
縁膜の膜厚よりも薄くなる。
【０１３０】熱酸化などによりゲート側面の表面処理を
行った後、ゲートバリア膜４２及びコンタクトバリア膜
４３を形成した際、予め素子分離絶縁膜の膜厚を薄くし
ているため、素子分離絶縁膜５１の側面露出高さが低く
なり、コンタクト孔の開口時にスペーサ状の残さが発生
するのを抑制できる。
行った後、ゲートバリア膜４２及びコンタクトバリア膜
４３を形成した際、予め素子分離絶縁膜の膜厚を薄くし
ているため、素子分離絶縁膜５１の側面露出高さが低く
なり、コンタクト孔の開口時にスペーサ状の残さが発生
するのを抑制できる。
【０１３１】この発明は、前述した実施の形態に限定さ
れるものではなく、ゲート絶縁膜の厚さや電極材料など
を適当に選択することも可能である。
れるものではなく、ゲート絶縁膜の厚さや電極材料など
を適当に選択することも可能である。
【０１３２】この発明の望ましい実施態様を以下に記し
ておく。
ておく。
【０１３３】１．電荷蓄積層を構成する導電材は、例え
ば不純物ドーピングにより電気伝導率が高い多結晶シリ
コン材、あるいは非晶質シリコン材である。
ば不純物ドーピングにより電気伝導率が高い多結晶シリ
コン材、あるいは非晶質シリコン材である。
【０１３４】２．電荷蓄積層は、半導体基板上に形成さ
れた、例えば１００Å程度の熱酸化膜上に形成されてい
る。
れた、例えば１００Å程度の熱酸化膜上に形成されてい
る。
【０１３５】３．制御ゲートは、例えば不純物ドーピン
グにより電気伝導率が高い多結晶シリコン材あるいは非
晶質シリコン材等のシリコン材単層、またはタングステ
ン（Ｗ）等の高融点金属材、タングステンシリサイド
（ＷＳｉ）等のシリサイドとシリコンとの積層構造、ま
たは前記シリコン材上にチタン（Ｔｉ）等の金属を堆積
し、熱アニールによりシリコンと化学的に反応させて形
成したサリサイド、またはアルミニウム（Ａｌ）等の低
抵抗金属材である。
グにより電気伝導率が高い多結晶シリコン材あるいは非
晶質シリコン材等のシリコン材単層、またはタングステ
ン（Ｗ）等の高融点金属材、タングステンシリサイド
（ＷＳｉ）等のシリサイドとシリコンとの積層構造、ま
たは前記シリコン材上にチタン（Ｔｉ）等の金属を堆積
し、熱アニールによりシリコンと化学的に反応させて形
成したサリサイド、またはアルミニウム（Ａｌ）等の低
抵抗金属材である。
【０１３６】４．制御ゲートは、電荷蓄積層上に形成さ
れた、例えば１００Å〜２００Å程度の二酸化シリコン
膜、あるいは二酸化シリコンと窒化シリコン膜の積層膜
上に形成されている。
れた、例えば１００Å〜２００Å程度の二酸化シリコン
膜、あるいは二酸化シリコンと窒化シリコン膜の積層膜
上に形成されている。
【０１３７】５．素子分離絶縁膜は、例えば高アスペク
トの埋め込み特性に優れた二酸化シリコン材、あるいは
リン（Ｐ）やボロン（Ｂ）等の不純物を含むＰＳＧ、Ｂ
ＰＳＧ等、あるいは前記材料の積層構造である。
トの埋め込み特性に優れた二酸化シリコン材、あるいは
リン（Ｐ）やボロン（Ｂ）等の不純物を含むＰＳＧ、Ｂ
ＰＳＧ等、あるいは前記材料の積層構造である。
【０１３８】この発明は、第１の絶縁膜（例えば二酸化
シリコン膜）及び第２の絶縁膜（例えば窒化シリコン
膜）で覆われたメモリセル及び選択トランジスタのう
ち、少なくともビット線コンタクトが隣接する積層ゲー
トの側面から第１の絶縁膜を除去することと、制御ゲー
ト間の素子分離用絶縁膜を制御ゲート下の素子分離用絶
縁膜よりも薄くしてビット線コンタクト部の素子分離用
絶縁膜の側壁高さを下げることと、高耐圧系トランジス
タのソース拡散層あるいはドレイン拡散層に接続される
コンタクト部のゲート絶縁膜の膜厚を、前記トランジス
タのゲート電極下のゲート絶縁膜の膜厚よりも薄くする
ことにより、ビット線コンタクトをセルフアラインコン
タクト構造とする際の加工マージンを高くでき、高密度
化及び高信頼性化を図ることができる不揮発性半導体記
憶装置が実現できる。
シリコン膜）及び第２の絶縁膜（例えば窒化シリコン
膜）で覆われたメモリセル及び選択トランジスタのう
ち、少なくともビット線コンタクトが隣接する積層ゲー
トの側面から第１の絶縁膜を除去することと、制御ゲー
ト間の素子分離用絶縁膜を制御ゲート下の素子分離用絶
縁膜よりも薄くしてビット線コンタクト部の素子分離用
絶縁膜の側壁高さを下げることと、高耐圧系トランジス
タのソース拡散層あるいはドレイン拡散層に接続される
コンタクト部のゲート絶縁膜の膜厚を、前記トランジス
タのゲート電極下のゲート絶縁膜の膜厚よりも薄くする
ことにより、ビット線コンタクトをセルフアラインコン
タクト構造とする際の加工マージンを高くでき、高密度
化及び高信頼性化を図ることができる不揮発性半導体記
憶装置が実現できる。
【０１３９】なお、第１の絶縁膜として、二酸化シリコ
ン膜を用いているが、その他の酸化物系絶縁膜を用いて
もよい。その他の酸化物系絶縁膜は、例えば、アルミニ
ウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ
３Ｏ５など）のような金属酸化膜である。また、第２の
絶縁膜として、窒化シリコン膜を用いているが、その他
の窒化物系絶縁膜を用いてもよい。
ン膜を用いているが、その他の酸化物系絶縁膜を用いて
もよい。その他の酸化物系絶縁膜は、例えば、アルミニ
ウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ
３Ｏ５など）のような金属酸化膜である。また、第２の
絶縁膜として、窒化シリコン膜を用いているが、その他
の窒化物系絶縁膜を用いてもよい。
【０１４０】
【発明の効果】以上述べたようにこの発明によれば、ビ
ット線コンタクトをセルフアラインコンタクト構造とす
る際の加工マージンを高くでき、高密度化及び高信頼性
化を図ることができる不揮発性半導体記憶装置を提供す
ることが可能である。
ット線コンタクトをセルフアラインコンタクト構造とす
る際の加工マージンを高くでき、高密度化及び高信頼性
化を図ることができる不揮発性半導体記憶装置を提供す
ることが可能である。
【図１】（ａ）は第１の実施の形態のＮＯＲ型不揮発性
半導体記憶装置におけるメモリセルアレイの構成を示す
平面図であり、（ｂ）は前記メモリセルアレイの１Ｂ−
１Ｂ線に沿った断面図である。
半導体記憶装置におけるメモリセルアレイの構成を示す
平面図であり、（ｂ）は前記メモリセルアレイの１Ｂ−
１Ｂ線に沿った断面図である。
【図２】（ａ）は第２の実施の形態のＮＡＮＤ型不揮発
性半導体記憶装置におけるメモリセルアレイの構成を示
す平面図であり、（ｂ）は前記メモリセルアレイの２Ｂ
−２Ｂ線に沿った断面図である。
性半導体記憶装置におけるメモリセルアレイの構成を示
す平面図であり、（ｂ）は前記メモリセルアレイの２Ｂ
−２Ｂ線に沿った断面図である。
【図３】前記第２の実施の形態のＮＡＮＤ型メモリセル
の製造方法を示す主な第１工程の断面図である。
の製造方法を示す主な第１工程の断面図である。
【図４】前記第２の実施の形態のＮＡＮＤ型メモリセル
の製造方法を示す主な第２工程の断面図である。
の製造方法を示す主な第２工程の断面図である。
【図５】第３の実施の形態のＮＡＮＤ型不揮発性半導体
記憶装置におけるメモリセルアレイの断面図である。
記憶装置におけるメモリセルアレイの断面図である。
【図６】第４の実施の形態のＮＡＮＤ型不揮発性半導体
記憶装置におけるメモリセルアレイの断面図である。
記憶装置におけるメモリセルアレイの断面図である。
【図７】第５の実施の形態のＮＡＮＤ型不揮発性半導体
記憶装置におけるメモリセルアレイの断面図である。
記憶装置におけるメモリセルアレイの断面図である。
【図８】（ａ）は従来のＮＯＲ型のフラッシュメモリに
おけるメモリセルアレイの構成を示す平面図であり、
（ｂ）は前記メモリセルアレイの８Ｂ−８Ｂ線に沿った
断面図である。
おけるメモリセルアレイの構成を示す平面図であり、
（ｂ）は前記メモリセルアレイの８Ｂ−８Ｂ線に沿った
断面図である。
【図９】（ａ）は従来のＮＡＮＤ型のフラッシュメモリ
におけるメモリセルアレイの構成を示す平面図であり、
（ｂ）は前記メモリセルアレイの９Ｂ−９Ｂ線に沿った
断面図である。
におけるメモリセルアレイの構成を示す平面図であり、
（ｂ）は前記メモリセルアレイの９Ｂ−９Ｂ線に沿った
断面図である。
【図１０】窒化シリコン膜と積層ゲートの間に二酸化シ
リコン膜を挟む構造において、セルフアラインコンタク
トを形成する場合の第１工程の断面図である。
リコン膜を挟む構造において、セルフアラインコンタク
トを形成する場合の第１工程の断面図である。
【図１１】窒化シリコン膜と積層ゲートの間に二酸化シ
リコン膜を挟む構造において、セルフアラインコンタク
トを形成する場合の第２工程の断面図である。
リコン膜を挟む構造において、セルフアラインコンタク
トを形成する場合の第２工程の断面図である。
【図１２】図１１（ｂ）に示したメモリセルアレイを図
９（ａ）中の１２−１２線に沿って切断した場合の断面
図である。
９（ａ）中の１２−１２線に沿って切断した場合の断面
図である。
１１…ｐ型シリコン半導体基板（あるいはｐ型ウェル） １２…トンネル絶縁膜 １３…電荷蓄積層 １４…ゲート間絶縁膜 １５…制御ゲート １６…ゲートキャップ膜 １７Ａ…ソース １７Ｂ…ドレイン １８…ビット線コンタクト １９…共通ソース線コンタクト ２０…ビット線 ２１…共通ソース線 ２２…ゲートバリア膜 ２３…コンタクトバリア膜 ２４…層間絶縁膜 ３１…ｐ型シリコン半導体基板（あるいはｐ型ウェル） ３２…トンネル絶縁膜 ３３…電荷蓄積層 ３４…ゲート間絶縁膜 ３５…制御ゲート ３６…ゲートキャップ膜 ３７…ｎ型拡散層 ３８…ビット線コンタクト ３９…共通ソース線コンタクト ４０…ビット線 ４１…共通ソース線 ４２…ゲートバリア膜 ４３…コンタクトバリア膜 ４４…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB18 BB25 CC01 CC05 DD02 DD04 DD23 DD29 EE09 EE14 EE15 EE16 EE17 FF13 FF14 GG16 HH20 5F001 AA01 AA05 AA06 AA43 AA60 AB08 AD19 AD41 AD52 AD53 AD60 AG07 AG40 5F033 HH04 HH05 HH08 HH19 HH27 HH28 JJ04 JJ19 KK01 QQ09 QQ48 QQ92 QQ94 RR02 RR03 RR04 RR05 RR06 RR15 XX15 5F083 EP02 EP23 EP33 EP34 EP60 EP76 EP77 ER22 JA56 KA05 KA11 LA21 MA03 MA06 MA16 MA20 NA01 PR29 ZA05 ZA07
Claims (14)
- 【請求項１】 第１導電型の半導体基体と、 前記半導体基体に、互いに離間して形成された第２導電
型の第１、第２半導体領域と、 前記第１半導体領域と前記第２半導体領域との間の前記
半導体基体上に、ゲート絶縁膜を介して形成され、電荷
蓄積層、制御ゲート、及びこの制御ゲート上のキャップ
絶縁膜を含む積層ゲートと、 前記第１、第２半導体領域上に形成された層間絶縁膜
と、 前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、 前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、 前記層間絶縁膜内に埋め込まれ、前記第１半導体領域と
前記ビット線とを電気的に接続するビット線コンタクト
と、 前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と
前記ソース線とを電気的に接続するソース線コンタクト
とを具備する不揮発性半導体記憶装置であって、 前記ビット線コンタクトあるいはソース線コンタクトの
いずれとも隣接しない第１の積層ゲートは、前記キャッ
プ絶縁膜と異なる材料からなる第１の絶縁膜で覆われる
と共に、前記第１の絶縁膜が前記キャップ絶縁膜と同一
材料からなる第２の絶縁膜で覆われ、 前記ビット線コンタクトあるいはソース線コンタクトの
いずれかと隣接する第２の積層ゲートは、少なくとも隣
接する前記ビット線コンタクトあるいはソース線コンタ
クト側の前記積層ゲート側面が前記第１の絶縁膜で覆わ
れておらず、前記積層ゲート側面を含む第２の積層ゲー
トが前記第２の絶縁膜で覆われていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 前記第１の絶縁膜は膜厚２００Å以下の
酸化物系絶縁膜であり、前記第２の絶縁膜は膜厚４００
Å以下の窒化物系絶縁膜であることを特徴とする請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記ビット線コンタクトの対向する２つ
の側端面は前記第２の絶縁膜に接しており、前記側端面
の一部は前記キャップ絶縁膜上に張り出していることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記ビット線コンタクトあるいはソース
線コンタクトの少なくともいずれか一方の対向する２つ
の側端面は前記第２の絶縁膜に接しており、前記側端面
の一部は前記キャップ絶縁膜上に張り出していることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１の積層ゲートは前記電荷蓄積層
と前記半導体基体との間で電荷の授受を行ってデータを
記憶するメモリセルを構成し、前記第２の積層ゲートは
前記メモリセルと前記ビット線あるいはソース線との間
に配置された選択トランジスタを構成することを特徴と
する請求項１に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記積層ゲートを有する前記メモリセル
が複数個配列されたメモリセルアレイを有し、このメモ
リセルアレイの領域外に前記ビット線、ソース線及び制
御ゲートの信号を制御するための周辺トランジスタを含
む周辺回路を有し、前記周辺トランジスタのゲート電極
は前記第１の絶縁膜及び第２の絶縁膜で覆われているこ
とを特徴とする請求項５に記載の不揮発性半導体記憶装
置。 - 【請求項７】 第１導電型の半導体基体と、 前記半導体基体に、互いに離間して形成された第２導電
型の第１、第２半導体領域と、 前記第１半導体領域と前記第２半導体領域との間の前記
半導体基体上に、ゲート絶縁膜を介して形成され、電荷
蓄積層、制御ゲート、及びこの制御ゲート上のキャップ
絶縁膜を含む積層ゲートと、 前記第１、第２半導体領域上に形成された層間絶縁膜
と、 前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、 前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、 前記層間絶縁膜内に埋め込まれ、前記第１半導体領域と
前記ビット線とを電気的に接続するビット線コンタクト
と、 前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と
前記ソース線とを電気的に接続するソース線コンタクト
とを具備する不揮発性半導体記憶装置であって、 前記ビット線コンタクトあるいはソース線コンタクトの
いずれとも隣接しない第１の積層ゲートは、前記キャッ
プ絶縁膜と異なる材料からなる第１の絶縁膜で覆われる
と共に、前記第１の絶縁膜が前記キャップ絶縁膜と同一
材料からなる第２の絶縁膜で覆われ、 前記ビット線コンタクトあるいはソース線コンタクトの
いずれかと隣接する第２の積層ゲートは、少なくとも隣
接する前記ビット線コンタクトあるいはソース線コンタ
クト側の前記キャップ絶縁膜の側面が前記第１の絶縁膜
で覆われておらず、前記キャップ絶縁膜の側面を含む第
２の積層ゲートが前記第２の絶縁膜で覆われていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項８】 前記第２の積層ゲートは、隣接する前記
ビット線コンタクトあるいはソース線コンタクト側の前
記制御ゲートの側面の少なくとも一部が前記第１の絶縁
膜に覆われており、隣接する前記ビット線コンタクトあ
るいはソース線コンタクト側の前記電荷蓄積層の側面が
全て前記第１の絶縁膜に覆われていることを特徴とする
請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 第１導電型の半導体基体と、 前記半導体基体に、互いに離間して形成された第２導電
型の第１、第２半導体領域と、 前記第１半導体領域と前記第２半導体領域との間の前記
半導体基体上に、ゲート絶縁膜を介して形成され、電荷
蓄積層、制御ゲート、及びこの制御ゲート上のキャップ
絶縁膜を含む積層ゲートと、 前記第１、第２半導体領域上に形成された層間絶縁膜
と、 前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、 前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、 前記層間絶縁膜内に埋め込まれ、前記第１半導体領域と
前記ビット線とを電気的に接続するビット線コンタクト
と、 前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と
前記ソース線とを電気的に接続するソース線コンタクト
とを具備する不揮発性半導体記憶装置であって、 前記積層ゲートの制御ゲートの側面の少なくとも一部
は、前記キャップ絶縁膜と異なる材料からなる第１の絶
縁膜で覆われ、前記積層ゲートの電荷蓄積層の側面の全
ては、前記第１の絶縁膜で覆われ、前記積層ゲートのキ
ャップ絶縁膜の側面は、前記第１の絶縁膜で覆われてお
らず、前記積層ゲート及び前記第１の絶縁膜は前記キャ
ップ絶縁膜と同一材料からなる第２の絶縁膜で覆われて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項１０】 半導体基板に形成された複数のトレン
チ溝に埋め込まれた素子分離用絶縁材からなる素子分離
領域と、 前記素子分離領域によって電気的に分離された複数の第
１導電型の第１半導体領域と、 前記第１半導体領域に、互いに離間して形成された第２
導電型の第２、第３半導体領域と、 前記第２半導体領域と前記第３半導体領域との間の前記
第１半導体領域上に、ゲート絶縁膜を介して形成され、
電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャ
ップ絶縁膜を含む積層ゲートと、 前記第２、第３半導体領域上に形成された層間絶縁膜
と、 前記層間絶縁膜上に形成され、信号の入出力を行うビッ
ト線と、 前記層間絶縁膜上に形成され、信号の入出力を行うソー
ス線と、 前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と
前記ビット線とを電気的に接続するビット線コンタクト
と、 前記層間絶縁膜内に埋め込まれ、前記第３半導体領域と
前記ソース線とを電気的に接続するソース線コンタクト
とを具備する不揮発性半導体記憶装置であって、 前記電荷蓄積層は前記トレンチ溝と側端面が揃うように
配置されており、前記素子分離領域は半導体基板面より
高い位置まで形成されており、かつ前記制御ゲート下の
素子分離領域の位置は制御ゲート間の素子分離領域の位
置より高いことを特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 前記制御ゲート間の素子分離領域の位
置は、半導体基板面よりも高く、前記電荷蓄積層の上面
より低いことを特徴とする請求項１０に記載の不揮発性
半導体記憶装置。 - 【請求項１２】 前記ビット線、ソース線及び制御ゲー
トの信号を制御するための周辺トランジスタを含む周辺
回路をさらに具備し、前記周辺トランジスタはゲート電
極、ソース拡散層、ドレイン拡散層を有し、ソース拡散
層及びドレイン拡散層のいずれかに接続されるコンタク
ト材が前記ビット線コンタクトあるいはソース線コンタ
クトをなすコンタクト材と同じトランジスタであって、 前記ソース拡散層及びドレイン拡散層のいずれかに接続
されるコンタクト材に隣接するゲート絶縁膜の膜厚が前
記ゲート電極下のゲート絶縁膜の膜厚よりも薄いことを
特徴とする請求項１０に記載の不揮発性半導体記憶装
置。 - 【請求項１３】 前記周辺トランジスタは、前記積層ゲ
ートを有するメモリセルの電荷授受動作時にメモリセル
に印加される書き込み及び消去用高電圧を駆動する高耐
圧系トランジスタであり、前記ゲート電極下のゲート絶
縁膜の膜厚は前記メモリセルの電荷蓄積層下のゲート絶
縁膜の膜厚よりも厚いことを特徴とする請求項１２に記
載の不揮発性半導体記憶装置。 - 【請求項１４】 第１導電型の半導体基体と、 前記半導体基体に、互いに離間して形成された第２導電
型の第１、第２半導体領域と、 前記第１半導体領域と前記第２半導体領域との間の前記
半導体基体上に、第１ゲート絶縁膜を介して形成された
電荷蓄積層と、 前記電荷蓄積層上に第２ゲート絶縁膜を介して形成され
た制御ゲートと、 前記制御ゲート上に形成されたキャップ絶縁膜と、 前記電荷蓄積層、制御ゲート、キャップ絶縁膜を含む積
層ゲートの第１の側面上に形成され、前記キャップ絶縁
膜と異なる材料からなる第１の絶縁膜と、 前記積層ゲートの前記第１の側面と対向する第２の側面
上に形成され、前記キャップ絶縁膜と同一材料からなる
第２の絶縁膜と、 信号の入出力を行う配線層と、 第１半導体領域上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された配線層と、 前記積層ゲートの前記第１の側面に隣接して前記層間絶
縁膜内に埋め込まれ、前記第１半導体領域と前記配線層
とを電気的に接続するコンタクト材と、 を具備することを特徴とする不揮発性半導体記憶装置。
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| KR10-2001-0048161A KR100393865B1 (ko) | 2000-08-11 | 2001-08-10 | 불휘발성 반도체 기억 장치 |
| US10/179,958 US7307307B2 (en) | 2000-08-11 | 2002-06-26 | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
| US10/401,678 US20030183883A1 (en) | 2000-08-11 | 2003-03-31 | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
| US11/305,216 US7109547B2 (en) | 2000-08-11 | 2005-12-19 | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
| US11/767,121 US7579647B2 (en) | 2000-08-11 | 2007-06-22 | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
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|---|---|
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| JP (1) | JP4149644B2 (ja) |
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100689A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
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