JPH11307744A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11307744A JPH11307744A JP10108155A JP10815598A JPH11307744A JP H11307744 A JPH11307744 A JP H11307744A JP 10108155 A JP10108155 A JP 10108155A JP 10815598 A JP10815598 A JP 10815598A JP H11307744 A JPH11307744 A JP H11307744A
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Abstract
(57)【要約】
【課題】 セルの信頼性を低減させることなくスプリッ
トゲート型フラッシュEEPROMの読出速度及び書込
速度の向上を図る。 【解決手段】 半導体基板21に形成されたトレンチ4
1,49の底面部及び側面部にはドレインライン45、
ソースライン53がそれぞれN型拡散層により形成され
ている。トレンチ41,49には低抵抗化を図るために
タングステン55b、その上に高濃度不純物ポリシリコ
ン膜57bが埋め込まれている。ソースライン53に隣
接する基板21の表面には、ゲート酸化膜63を介し
て、制御ゲート31に直交する方向の帯状の選択ゲート
67が形成されている。
トゲート型フラッシュEEPROMの読出速度及び書込
速度の向上を図る。 【解決手段】 半導体基板21に形成されたトレンチ4
1,49の底面部及び側面部にはドレインライン45、
ソースライン53がそれぞれN型拡散層により形成され
ている。トレンチ41,49には低抵抗化を図るために
タングステン55b、その上に高濃度不純物ポリシリコ
ン膜57bが埋め込まれている。ソースライン53に隣
接する基板21の表面には、ゲート酸化膜63を介し
て、制御ゲート31に直交する方向の帯状の選択ゲート
67が形成されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にEEPROMやフラッシュEEPROMなど
浮遊ゲートを有しかつ電気的に書込及び消去可能な不揮
発性半導体記憶装置に関するものである。この記憶装置
は単体として、又はASIC(ApplicationSpecific int
egrated circuit)、マイコンチップなど記憶装置を内
蔵する可能性のある半導体に使用される。
関し、特にEEPROMやフラッシュEEPROMなど
浮遊ゲートを有しかつ電気的に書込及び消去可能な不揮
発性半導体記憶装置に関するものである。この記憶装置
は単体として、又はASIC(ApplicationSpecific int
egrated circuit)、マイコンチップなど記憶装置を内
蔵する可能性のある半導体に使用される。
【0002】
【従来の技術】図1は、一括消去型不揮発性半導体記憶
装置(フラッシュメモリ)の一つとして、Yueh.Y.Maら
により提案されたものを表す(米国特許第528044
6号(従来例1)参照)。(A)は平面図、(B)は
(A)のA−A’線に沿った位置での断面図である。シ
リコン基板2に共通のソース4と共通のドレイン6が対
向して互いに平行に形成され、基板上にはトンネル酸化
膜3を介して浮遊ゲート8が形成されている。浮遊ゲー
ト8はドレイン6と一部オーバーラップし、ソース4と
は距離をもって配置されている。浮遊ゲート8上には層
間絶縁膜5を介してソース4、ドレイン6と平行に帯状
の制御ゲート10が形成されている。制御ゲート10上
には絶縁膜を介し、ソース4と浮遊ゲート8との間の基
板2上にはゲート酸化膜7を介してソース4、ドレイン
6と直交する方向に帯状の選択ゲート12が形成されて
いる。14は素子分離のためのLOCOS(Local Oxid
ation of Silicon)であり、制御ゲート10の延びる方
向に隣接するメモリセルのチャネル間を分離している。
このように、ソース4と浮遊ゲート8との間の基板2上
に選択ゲート12が形成されている構造はスプリットゲ
ート型とよばれている。
装置(フラッシュメモリ)の一つとして、Yueh.Y.Maら
により提案されたものを表す(米国特許第528044
6号(従来例1)参照)。(A)は平面図、(B)は
(A)のA−A’線に沿った位置での断面図である。シ
リコン基板2に共通のソース4と共通のドレイン6が対
向して互いに平行に形成され、基板上にはトンネル酸化
膜3を介して浮遊ゲート8が形成されている。浮遊ゲー
ト8はドレイン6と一部オーバーラップし、ソース4と
は距離をもって配置されている。浮遊ゲート8上には層
間絶縁膜5を介してソース4、ドレイン6と平行に帯状
の制御ゲート10が形成されている。制御ゲート10上
には絶縁膜を介し、ソース4と浮遊ゲート8との間の基
板2上にはゲート酸化膜7を介してソース4、ドレイン
6と直交する方向に帯状の選択ゲート12が形成されて
いる。14は素子分離のためのLOCOS(Local Oxid
ation of Silicon)であり、制御ゲート10の延びる方
向に隣接するメモリセルのチャネル間を分離している。
このように、ソース4と浮遊ゲート8との間の基板2上
に選択ゲート12が形成されている構造はスプリットゲ
ート型とよばれている。
【0003】このスプリットゲート型構造のフラッシュ
EEPROMセルは、選択ゲート12を備えているので
電気的消去における過消去(オーバーイレース)状態に
よる読出時のリーク電流をこの選択ゲート12によって
遮断し、不良を回避することが容易になる。その結果、
ETOX型のフラッシュEEPROMでは過消去状態に
ならないように制御するベリファイ(確認)回路が必要
であるが、このスプリットゲート型フラッシュEEPR
OMではベリファイ回路は不要になる。
EEPROMセルは、選択ゲート12を備えているので
電気的消去における過消去(オーバーイレース)状態に
よる読出時のリーク電流をこの選択ゲート12によって
遮断し、不良を回避することが容易になる。その結果、
ETOX型のフラッシュEEPROMでは過消去状態に
ならないように制御するベリファイ(確認)回路が必要
であるが、このスプリットゲート型フラッシュEEPR
OMではベリファイ回路は不要になる。
【0004】また、この方式のもう一つの優れた点とし
て、制御ゲート10及び選択ゲート12への適切な電圧
印加を行なうことで、浮遊ゲート8への高効率キャリア
注入(ソース側キャリア注入)を実現していることが挙
げられる。このソース側キャリア注入法は、従来行われ
てきたCHE(Channel Hot Electron)注入法によるド
レイン側からのキャリア注入に比べて、1桁〜3桁も注
入効率が高いため、電源の低電圧化が実施しやすく、単
一電源化を可能にしている。
て、制御ゲート10及び選択ゲート12への適切な電圧
印加を行なうことで、浮遊ゲート8への高効率キャリア
注入(ソース側キャリア注入)を実現していることが挙
げられる。このソース側キャリア注入法は、従来行われ
てきたCHE(Channel Hot Electron)注入法によるド
レイン側からのキャリア注入に比べて、1桁〜3桁も注
入効率が高いため、電源の低電圧化が実施しやすく、単
一電源化を可能にしている。
【0005】更に加えて、(A)に示すように制御ゲー
ト10、選択ゲート12によって、メモリ素子をマトリ
クス的に選択できるため、コンタクトレスのNOR型配
列に素子を配置すると、隣り合うメモリ素子のソース4
および、ドレイン6を共用することができ、メモリアレ
イとして非常に小型化できるという利点もある。しか
し、従来例1は、ソース4及びドレイン6を不純物拡散
層だけで形成しているので拡散層抵抗を低減させること
が難しく、セルの読出速度及び書込速度が遅いという欠
点がある。
ト10、選択ゲート12によって、メモリ素子をマトリ
クス的に選択できるため、コンタクトレスのNOR型配
列に素子を配置すると、隣り合うメモリ素子のソース4
および、ドレイン6を共用することができ、メモリアレ
イとして非常に小型化できるという利点もある。しか
し、従来例1は、ソース4及びドレイン6を不純物拡散
層だけで形成しているので拡散層抵抗を低減させること
が難しく、セルの読出速度及び書込速度が遅いという欠
点がある。
【0006】また、選択ゲートをもたない不揮発性半導
体記憶装置において、セルアレイの集積度を損なわず、
セルの読出速度及び書込速度を向上させ、パンチスルー
を防止し、かつ接合リーク特性を良好にする不揮発性記
憶装置の製造方法が提案されている(特開平2−360
号(従来例2)参照)。従来例2では、半導体基板上に
第1の絶縁膜、第1の多結晶シリコン層、第2の絶縁膜
の少なくとも3層からなる第1のラインを相互に離間し
て複数形成する。その第1のラインの表面に第3の絶縁
膜を形成した後、異方性エッチングにより第1のライン
の側壁に第3の絶縁膜を残して第3の絶縁膜を除去す
る。次に、第1のライン間の基板にトレンチ(溝)を形
成し、そのトレンチに半導体基板とは逆導電型の不純物
を導入してドープ領域を形成した後、そのトレンチを導
体材で埋め込んで、ドープ領域と電気的に接続する。
体記憶装置において、セルアレイの集積度を損なわず、
セルの読出速度及び書込速度を向上させ、パンチスルー
を防止し、かつ接合リーク特性を良好にする不揮発性記
憶装置の製造方法が提案されている(特開平2−360
号(従来例2)参照)。従来例2では、半導体基板上に
第1の絶縁膜、第1の多結晶シリコン層、第2の絶縁膜
の少なくとも3層からなる第1のラインを相互に離間し
て複数形成する。その第1のラインの表面に第3の絶縁
膜を形成した後、異方性エッチングにより第1のライン
の側壁に第3の絶縁膜を残して第3の絶縁膜を除去す
る。次に、第1のライン間の基板にトレンチ(溝)を形
成し、そのトレンチに半導体基板とは逆導電型の不純物
を導入してドープ領域を形成した後、そのトレンチを導
体材で埋め込んで、ドープ領域と電気的に接続する。
【0007】第1のライン上、ドープ領域上及び導体材
上を含む領域に、第1のライン、トレンチ表面のドープ
領域及び導体材とは絶縁され、かつ相互に離間した複数
の帯状の第2の多結晶シリコンを第1のラインに直交す
る方向に形成し、第1のラインを第2のラインに対して
自己整合的にエッチングすることにより、第1のライン
の第1の多結晶シリコン層から複数の浮遊ゲートを形成
する。その結果、浮遊ゲートを挾むように帯状のトレン
チの拡散層がビット線として形成される。拡散層をトレ
ンチ型にしてその断面積を大きくし、さらに導体材を埋
め込むことにより拡散層抵抗を低減させて、セルの読出
速度及び書込速度を向上している。
上を含む領域に、第1のライン、トレンチ表面のドープ
領域及び導体材とは絶縁され、かつ相互に離間した複数
の帯状の第2の多結晶シリコンを第1のラインに直交す
る方向に形成し、第1のラインを第2のラインに対して
自己整合的にエッチングすることにより、第1のライン
の第1の多結晶シリコン層から複数の浮遊ゲートを形成
する。その結果、浮遊ゲートを挾むように帯状のトレン
チの拡散層がビット線として形成される。拡散層をトレ
ンチ型にしてその断面積を大きくし、さらに導体材を埋
め込むことにより拡散層抵抗を低減させて、セルの読出
速度及び書込速度を向上している。
【0008】
【発明が解決しようとする課題】従来例2の製造方法を
スプリットゲート型構造に適用する場合、半導体基板の
トレンチに導体材を埋め込むときに、導体膜を気相成長
法によって形成し、エッチバック法によって余分な導体
膜を除去するのであるが、エッチバック時に選択トラン
ジスタのゲート絶縁膜が形成される基板領域にエッチン
グダメージを与えてしまい、ゲート絶縁膜の信頼性を著
しく低下させてしまうという問題が生じる。さらに、浮
遊ゲートのみ、又は浮遊ゲートと制御ゲートからなる単
層又は積層ゲート電極の側壁に導体層のサイドウオール
が必然的に形成され、書込時にこの導体層のサイドウオ
ールにキャリヤが注入され、デバイス動作の不安定性の
原因となる問題がある。また、CVDタングステンの選
択成長を利用して選択的に半導体基板のトレンチに導体
材を埋め込む方法があるが、トレンチ以外の半導体基板
表面の状態によりトレンチ以外にもタングステンが形成
されてしまうことがあるため、現段階では、プロセスの
完成度が低いので適用は難しい。そこで、本発明は、セ
ルの信頼性を低減させることなくスプリットゲート型フ
ラッシュEEPROMの読出速度及び書込速度の向上を
図ることを目的とするものである。
スプリットゲート型構造に適用する場合、半導体基板の
トレンチに導体材を埋め込むときに、導体膜を気相成長
法によって形成し、エッチバック法によって余分な導体
膜を除去するのであるが、エッチバック時に選択トラン
ジスタのゲート絶縁膜が形成される基板領域にエッチン
グダメージを与えてしまい、ゲート絶縁膜の信頼性を著
しく低下させてしまうという問題が生じる。さらに、浮
遊ゲートのみ、又は浮遊ゲートと制御ゲートからなる単
層又は積層ゲート電極の側壁に導体層のサイドウオール
が必然的に形成され、書込時にこの導体層のサイドウオ
ールにキャリヤが注入され、デバイス動作の不安定性の
原因となる問題がある。また、CVDタングステンの選
択成長を利用して選択的に半導体基板のトレンチに導体
材を埋め込む方法があるが、トレンチ以外の半導体基板
表面の状態によりトレンチ以外にもタングステンが形成
されてしまうことがあるため、現段階では、プロセスの
完成度が低いので適用は難しい。そこで、本発明は、セ
ルの信頼性を低減させることなくスプリットゲート型フ
ラッシュEEPROMの読出速度及び書込速度の向上を
図ることを目的とするものである。
【0009】
【課題を解決するための手段】本発明による半導体記憶
装置は、半導体基板上のチャネル上にトンネル絶縁膜を
介して浮遊ゲートを含むゲート積層体が形成され、浮遊
ゲートはソース・ドレインの拡散層の一方の側に寄せら
れ、他方の拡散層とは距離をもって配置されており、前
記ゲート積層体のうちの浮遊ゲート以外の1つのゲート
が浮遊ゲートの外側でチャネル上にゲート絶縁膜を介し
て存在しているスプリットゲート型半導体記憶装置であ
って、少なくともソース拡散層は、半導体基板に形成し
たトレンチの底面及び側面に形成された不純物拡散層
と、そのトレンチに埋め込まれた導体層とを備えてい
る。これにより、スプリットゲート型フラッシュEEP
ROMのセルのソース拡散層の低抵抗化により、セル読
み出しのスピードを従来よりも高速にすることができ
る。
装置は、半導体基板上のチャネル上にトンネル絶縁膜を
介して浮遊ゲートを含むゲート積層体が形成され、浮遊
ゲートはソース・ドレインの拡散層の一方の側に寄せら
れ、他方の拡散層とは距離をもって配置されており、前
記ゲート積層体のうちの浮遊ゲート以外の1つのゲート
が浮遊ゲートの外側でチャネル上にゲート絶縁膜を介し
て存在しているスプリットゲート型半導体記憶装置であ
って、少なくともソース拡散層は、半導体基板に形成し
たトレンチの底面及び側面に形成された不純物拡散層
と、そのトレンチに埋め込まれた導体層とを備えてい
る。これにより、スプリットゲート型フラッシュEEP
ROMのセルのソース拡散層の低抵抗化により、セル読
み出しのスピードを従来よりも高速にすることができ
る。
【0010】本発明の製造方法では、半導体基板上のト
ンネル絶縁膜上に、少なくとも浮遊ゲートを含み最上層
が絶縁膜であるような積層ゲートで、その積層ゲートが
ビットラインに平行で、ドレイン拡散層を挟んで対向し
ているようにスタックゲート形状になるように形成した
後、その積層ゲートの側壁にシリコン酸化膜とシリコン
窒化膜からなる第一の積層側壁膜を形成する。そして、
ソース拡散層となるべき領域には、第一の積層側壁膜を
マスクにして自己整合的に半導体基板にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する。ドレイン拡散層となるべき領域に
は、トレンチを形成した後又はトレンチを形成しない
で、不純物を導入して不純物層を形成する。トレンチ内
には導体層を埋め込む。トレンチに不純物を導入する方
法としては、イオン注入法、不純物を含んだ絶縁性膜を
トレンチ内に堆積し、その後の熱処理により不純物を基
板に拡散させる固相拡散法、又は不純物を含んだ雰囲気
から不純物を基板に拡散させる気相拡散法などを用いる
ことができる。
ンネル絶縁膜上に、少なくとも浮遊ゲートを含み最上層
が絶縁膜であるような積層ゲートで、その積層ゲートが
ビットラインに平行で、ドレイン拡散層を挟んで対向し
ているようにスタックゲート形状になるように形成した
後、その積層ゲートの側壁にシリコン酸化膜とシリコン
窒化膜からなる第一の積層側壁膜を形成する。そして、
ソース拡散層となるべき領域には、第一の積層側壁膜を
マスクにして自己整合的に半導体基板にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する。ドレイン拡散層となるべき領域に
は、トレンチを形成した後又はトレンチを形成しない
で、不純物を導入して不純物層を形成する。トレンチ内
には導体層を埋め込む。トレンチに不純物を導入する方
法としては、イオン注入法、不純物を含んだ絶縁性膜を
トレンチ内に堆積し、その後の熱処理により不純物を基
板に拡散させる固相拡散法、又は不純物を含んだ雰囲気
から不純物を基板に拡散させる気相拡散法などを用いる
ことができる。
【0011】第一の積層側壁膜の少なくとも一部を除去
した後、積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する。第一の積層側壁膜のあ
った部分で第二の積層側壁膜からはみ出した部分には、
ゲート酸化膜を介して選択ゲートを形成する。この製造
方法によれば、共通ソース拡散層側のスタックゲート横
の積層側壁膜形成により、自己整合的な共通ソース拡散
層形成とセレクトゲート絶縁膜の形成領域の導体層埋め
込み時のエッチバックダメージ回避が可能になる。
した後、積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する。第一の積層側壁膜のあ
った部分で第二の積層側壁膜からはみ出した部分には、
ゲート酸化膜を介して選択ゲートを形成する。この製造
方法によれば、共通ソース拡散層側のスタックゲート横
の積層側壁膜形成により、自己整合的な共通ソース拡散
層形成とセレクトゲート絶縁膜の形成領域の導体層埋め
込み時のエッチバックダメージ回避が可能になる。
【0012】
【発明の実施の形態】ソース拡散層とドレイン拡散層の
両方が、半導体基板に形成したトレンチの底面及び側面
に形成された不純物拡散層と、そのトレンチに埋め込ま
れた導体層とを備えていることが好ましい。ソース拡散
層とドレイン拡散層の両方が低抵抗化されている場合に
は、セル読み出しと書き込みのスピードをさらに高速に
することができる。トレンチの内側に形成する導体層
は、高融点金属膜、高不純物濃度のポリシリコン膜、及
びシリサイド膜のうちの少なくとも1種類を含んでいる
ものとすることができる。
両方が、半導体基板に形成したトレンチの底面及び側面
に形成された不純物拡散層と、そのトレンチに埋め込ま
れた導体層とを備えていることが好ましい。ソース拡散
層とドレイン拡散層の両方が低抵抗化されている場合に
は、セル読み出しと書き込みのスピードをさらに高速に
することができる。トレンチの内側に形成する導体層
は、高融点金属膜、高不純物濃度のポリシリコン膜、及
びシリサイド膜のうちの少なくとも1種類を含んでいる
ものとすることができる。
【0013】選択ゲートとその他のゲートを電気的に絶
縁するための絶縁膜は、シリコン酸化膜とシリコン窒化
膜のうちの少なくとも1種類を含んでいるものとするこ
とができる。その絶縁膜は、スタックゲート横の積層側
壁膜形成時、及び半導体基板上のトレンチへの導体層の
埋め込み時のエッチバックストッパー膜としても作用す
ることができる。
縁するための絶縁膜は、シリコン酸化膜とシリコン窒化
膜のうちの少なくとも1種類を含んでいるものとするこ
とができる。その絶縁膜は、スタックゲート横の積層側
壁膜形成時、及び半導体基板上のトレンチへの導体層の
埋め込み時のエッチバックストッパー膜としても作用す
ることができる。
【0014】この半導体記憶装置をメモリセルとする集
積回路とする際、複数のメモリセルブロックを含むメモ
リセルブロック部と、所望のメモリセルブロックを選択
するブロックセレクトトランジスタ部とを備えることが
できるが、ブロックセレクトトランジスタはトレンチを
もたないドレイン拡散層とソース拡散層を備えたものと
することができる。このような集積回路とすることによ
り、メモリセルを駆動させるための周辺回路トランジス
タと同じ構造でブロックセレクトトランジスタを作製で
きる。
積回路とする際、複数のメモリセルブロックを含むメモ
リセルブロック部と、所望のメモリセルブロックを選択
するブロックセレクトトランジスタ部とを備えることが
できるが、ブロックセレクトトランジスタはトレンチを
もたないドレイン拡散層とソース拡散層を備えたものと
することができる。このような集積回路とすることによ
り、メモリセルを駆動させるための周辺回路トランジス
タと同じ構造でブロックセレクトトランジスタを作製で
きる。
【0015】
【実施例】図4(L)は一実施例の構造を表す断面図で
ある。この図は2つのメモリセルを表している。P型半
導体基板21のP型ウェル23に、拡散層形成用の帯状
のトレンチ41,49が、紙面垂直方向に延びて互いに
平行に、かつ交互に形成されている。トレンチ41の底
面部及び側面部の基板21(ウェル23も含めて基板2
1ということがある)には隣合うメモリセルで共通のド
レインライン45、トレンチ49の底面部及び側面部の
基板21には隣合うメモリセルで共通のソースライン5
3が、それぞれN型拡散層により形成されている。ドレ
インライン45に隣接する基板21上にはトンネル酸化
膜25を介してメモリセル毎に分離された浮遊ゲート2
7が形成されている。浮遊ゲート27上にはボトム酸化
膜、窒化膜及びトップ酸化膜の3層膜からなるインター
ポリ絶縁膜(ONO膜)29を介して、拡散層ライン4
5,53に平行に延びる帯状の制御ゲート31が形成さ
れており、制御ゲート31上には製造時のエッチング工
程での制御ゲート31の損傷を防止するCVDシリコン
酸化膜33が形成されている。浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン酸化膜
33からなる積層体の側壁上にはシリコン酸化膜35が
形成されており、ソースライン53側のシリコン酸化膜
35上にはさらにCVDシリコン窒化膜59が形成され
ている。
ある。この図は2つのメモリセルを表している。P型半
導体基板21のP型ウェル23に、拡散層形成用の帯状
のトレンチ41,49が、紙面垂直方向に延びて互いに
平行に、かつ交互に形成されている。トレンチ41の底
面部及び側面部の基板21(ウェル23も含めて基板2
1ということがある)には隣合うメモリセルで共通のド
レインライン45、トレンチ49の底面部及び側面部の
基板21には隣合うメモリセルで共通のソースライン5
3が、それぞれN型拡散層により形成されている。ドレ
インライン45に隣接する基板21上にはトンネル酸化
膜25を介してメモリセル毎に分離された浮遊ゲート2
7が形成されている。浮遊ゲート27上にはボトム酸化
膜、窒化膜及びトップ酸化膜の3層膜からなるインター
ポリ絶縁膜(ONO膜)29を介して、拡散層ライン4
5,53に平行に延びる帯状の制御ゲート31が形成さ
れており、制御ゲート31上には製造時のエッチング工
程での制御ゲート31の損傷を防止するCVDシリコン
酸化膜33が形成されている。浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン酸化膜
33からなる積層体の側壁上にはシリコン酸化膜35が
形成されており、ソースライン53側のシリコン酸化膜
35上にはさらにCVDシリコン窒化膜59が形成され
ている。
【0016】トレンチ41にはドレインライン45の低
抵抗化を図るためにタングステン55bが埋め込まれ、
そのタングステン55b上にはタングステン55bの異
常酸化を防止するために高濃度不純物ポリシリコン膜5
7bが埋め込まれており、そのポリシリコン膜57bの
表面にはシリコン酸化膜65が形成されている。トレン
チ49内にはソースライン53の低抵抗化を図るために
タングステン55bが埋め込まれており、その上にはタ
ングステン55bの異常酸化を防止するために高濃度不
純物ポリシリコン膜57bが埋め込まれており、そのポ
リシリコン膜57bの表面にはシリコン酸化膜65が形
成されている。
抵抗化を図るためにタングステン55bが埋め込まれ、
そのタングステン55b上にはタングステン55bの異
常酸化を防止するために高濃度不純物ポリシリコン膜5
7bが埋め込まれており、そのポリシリコン膜57bの
表面にはシリコン酸化膜65が形成されている。トレン
チ49内にはソースライン53の低抵抗化を図るために
タングステン55bが埋め込まれており、その上にはタ
ングステン55bの異常酸化を防止するために高濃度不
純物ポリシリコン膜57bが埋め込まれており、そのポ
リシリコン膜57bの表面にはシリコン酸化膜65が形
成されている。
【0017】ソースライン53に隣接する基板21の表
面には、ゲート酸化膜63を介して、制御ゲート31に
直交する方向の帯状の選択ゲート67が形成されてい
る。シリコン酸化膜33,35,65及びシリコン窒化
膜59が介在していることにより、選択ゲート67は浮
遊ゲート27、制御ゲート31、ソースライン53及び
ドレインライン45から絶縁されている。制御ゲート3
1と選択ゲート67によりメモリセルをマトリクス選択
することができる。
面には、ゲート酸化膜63を介して、制御ゲート31に
直交する方向の帯状の選択ゲート67が形成されてい
る。シリコン酸化膜33,35,65及びシリコン窒化
膜59が介在していることにより、選択ゲート67は浮
遊ゲート27、制御ゲート31、ソースライン53及び
ドレインライン45から絶縁されている。制御ゲート3
1と選択ゲート67によりメモリセルをマトリクス選択
することができる。
【0018】図2(A)〜(D)、図3(E)〜(H)
及び図4(I)〜(L)は図4(L)で説明した実施例
のメモリセルの製造方法の一実施例を表す工程断面図で
ある。これらの図を用いて一実施例を説明する。 (A)公知の技術によりP型半導体基板21にP型ウェ
ル23を形成し、素子分離領域に素子分離用のフィール
ド酸化膜(図示せず)を形成する。素子分離領域を除く
基板21表面に、膜厚が7〜11nmのトンネル酸化膜
25を形成した後、基板21全面に浮遊ゲート27とな
るポリシリコン膜を100〜150nmの厚さに堆積
し、その上にインターポリ絶縁膜29のうちのボトム酸
化膜(図示せず)とその上のCVDシリコン窒化膜(図
示せず)をそれぞれ5〜15nm、5nm〜15nmの
膜厚で堆積する。次に、インターポリ絶縁膜29を構成
するシリコン窒化膜から浮遊ゲート27となるポリシリ
コン膜までを、ビットライン方向(紙面垂直方向)に分
離するように帯状にパターニングする。
及び図4(I)〜(L)は図4(L)で説明した実施例
のメモリセルの製造方法の一実施例を表す工程断面図で
ある。これらの図を用いて一実施例を説明する。 (A)公知の技術によりP型半導体基板21にP型ウェ
ル23を形成し、素子分離領域に素子分離用のフィール
ド酸化膜(図示せず)を形成する。素子分離領域を除く
基板21表面に、膜厚が7〜11nmのトンネル酸化膜
25を形成した後、基板21全面に浮遊ゲート27とな
るポリシリコン膜を100〜150nmの厚さに堆積
し、その上にインターポリ絶縁膜29のうちのボトム酸
化膜(図示せず)とその上のCVDシリコン窒化膜(図
示せず)をそれぞれ5〜15nm、5nm〜15nmの
膜厚で堆積する。次に、インターポリ絶縁膜29を構成
するシリコン窒化膜から浮遊ゲート27となるポリシリ
コン膜までを、ビットライン方向(紙面垂直方向)に分
離するように帯状にパターニングする。
【0019】そして、インターポリ絶縁膜29を構成す
る残りのトップ酸化膜(図示せず)を5nm〜15n
m、その上に制御ゲート31となるポリシリコン膜を1
00nm〜150nm、さらにその上にCVDシリコン
酸化膜33を200nm〜350nmの膜厚で順に形成
し、各膜をフォトリソグラフィー技術と異方性エッチン
グにより、ワードライン方向(ビットライン方向と直交
する方向)に分離するようにパターニングし、浮遊ゲー
ト27、インターポリ絶縁膜29、制御ゲート31及び
シリコン酸化膜33から構成される積層ゲート(スタッ
クゲート形状)を形成する。
る残りのトップ酸化膜(図示せず)を5nm〜15n
m、その上に制御ゲート31となるポリシリコン膜を1
00nm〜150nm、さらにその上にCVDシリコン
酸化膜33を200nm〜350nmの膜厚で順に形成
し、各膜をフォトリソグラフィー技術と異方性エッチン
グにより、ワードライン方向(ビットライン方向と直交
する方向)に分離するようにパターニングし、浮遊ゲー
ト27、インターポリ絶縁膜29、制御ゲート31及び
シリコン酸化膜33から構成される積層ゲート(スタッ
クゲート形状)を形成する。
【0020】(B)基板21上全面にCVDシリコン酸
化膜35を15〜30nm、さらにその上にCVDシリ
コン窒化膜37aを700〜900nmの膜厚でそれぞ
れ堆積する。シリコン窒化膜37aの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン(図3
(E)で41として示される領域)上の空間がシリコン
窒化膜37aで埋め込まれるような膜厚にする。
化膜35を15〜30nm、さらにその上にCVDシリ
コン窒化膜37aを700〜900nmの膜厚でそれぞ
れ堆積する。シリコン窒化膜37aの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン(図3
(E)で41として示される領域)上の空間がシリコン
窒化膜37aで埋め込まれるような膜厚にする。
【0021】(C)少なくとも共通ソースラインが形成
される予定の領域のトンネル酸化膜25が残るような条
件でシリコン窒化膜37aを異方性エッチングによりエ
ッチバックし、シリコン酸化膜35及びシリコン窒化膜
37bからなる積層側壁膜(サイドウオール)を形成す
る。続いて、隣り合う積層ゲートの間に形成予定の共通
ドレインラインが形成される領域を開口し、共通ソース
ライン形成予定領域と共通ソースライン側の積層側壁膜
上をマスクするように、レジスト39をフォトリソグラ
フィー技術を用いてパターニングする。
される予定の領域のトンネル酸化膜25が残るような条
件でシリコン窒化膜37aを異方性エッチングによりエ
ッチバックし、シリコン酸化膜35及びシリコン窒化膜
37bからなる積層側壁膜(サイドウオール)を形成す
る。続いて、隣り合う積層ゲートの間に形成予定の共通
ドレインラインが形成される領域を開口し、共通ソース
ライン形成予定領域と共通ソースライン側の積層側壁膜
上をマスクするように、レジスト39をフォトリソグラ
フィー技術を用いてパターニングする。
【0022】(D)レジスト39をマスクにして、シリ
コン窒化膜37b、シリコン酸化膜35及びトンネル酸
化膜25を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板21表面を露出させる。
コン窒化膜37b、シリコン酸化膜35及びトンネル酸
化膜25を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板21表面を露出させる。
【0023】(E)次に、スタックゲートをマスクにし
て、基板21を自己整合的に異方性エッチングし、深さ
が500nmのトレンチ41を形成する。このとき、シ
リコン酸化膜33がエッチングストッパー膜として作用
し、制御ゲート31のエッチング防止の役目をしてい
る。そして、ヒ素を70keV、5×1015/cm2の
条件でトレンチ41に自己整合的に注入し、共通ドレイ
ン拡散層45を形成する。このとき、トレンチ41の底
部及び側面に効率良く注入できるように、基板21に対
して斜め方向から注入することが望ましい。
て、基板21を自己整合的に異方性エッチングし、深さ
が500nmのトレンチ41を形成する。このとき、シ
リコン酸化膜33がエッチングストッパー膜として作用
し、制御ゲート31のエッチング防止の役目をしてい
る。そして、ヒ素を70keV、5×1015/cm2の
条件でトレンチ41に自己整合的に注入し、共通ドレイ
ン拡散層45を形成する。このとき、トレンチ41の底
部及び側面に効率良く注入できるように、基板21に対
して斜め方向から注入することが望ましい。
【0024】また、ここでトレンチ41を図11(A)
のように、基板21に対して垂直な方向にエッチングし
た場合には、トンネル酸化膜25近傍(図中○印部分)
の注入不純物濃度が低下することがあるので、図11
(B)のように基板21に対して順テーパー形状にエッ
チングすると、トンネル酸化膜25近傍(図中○印部
分)にも効率良く注入でき、注入不純物濃度の低下を未
然に防ぐことができて好都合である。
のように、基板21に対して垂直な方向にエッチングし
た場合には、トンネル酸化膜25近傍(図中○印部分)
の注入不純物濃度が低下することがあるので、図11
(B)のように基板21に対して順テーパー形状にエッ
チングすると、トンネル酸化膜25近傍(図中○印部
分)にも効率良く注入でき、注入不純物濃度の低下を未
然に防ぐことができて好都合である。
【0025】トンネル酸化膜25近傍の注入不純物濃度
の低下を防ぐ他の方法として、ECR放電を用いたプラ
ズマドーピング法がある。この方法を用いて、例えばH
eガスで希釈したAsH3ガス雰囲気中において、EC
R放電中の真空度を5×10- 4〜10×10-4torr
に保ち、ガス流量、パワー及びプロセス時間を適当な値
に設定し、ウエハ近傍のプラズマ密度を制御しながら、
ヒ素のドーピングを行なうと、トレンチ41の底部及び
側面にトンネル酸化膜25近傍も含めて効率よく、かつ
均一に不純物層を形成することができる。
の低下を防ぐ他の方法として、ECR放電を用いたプラ
ズマドーピング法がある。この方法を用いて、例えばH
eガスで希釈したAsH3ガス雰囲気中において、EC
R放電中の真空度を5×10- 4〜10×10-4torr
に保ち、ガス流量、パワー及びプロセス時間を適当な値
に設定し、ウエハ近傍のプラズマ密度を制御しながら、
ヒ素のドーピングを行なうと、トレンチ41の底部及び
側面にトンネル酸化膜25近傍も含めて効率よく、かつ
均一に不純物層を形成することができる。
【0026】トンネル酸化膜25近傍の注入不純物濃度
の低下を防ぐさらに他の方法として、図12(A)に示
されるように、トレンチ41を形成した後、PSG(リ
ンガラス)膜43をCVD法により堆積し、その後の熱
処理によって、トレンチ41の底部及び側面に、トンネ
ル酸化膜25近傍も含めて効率よく、かつ均一に不純物
層を形成できる。PSG膜43は、図12(B)に示さ
れるように、その後のエッチバック法によりトレンチ4
1の底部の基板21が露出するようにエッチングすれば
よい(図12(B))。
の低下を防ぐさらに他の方法として、図12(A)に示
されるように、トレンチ41を形成した後、PSG(リ
ンガラス)膜43をCVD法により堆積し、その後の熱
処理によって、トレンチ41の底部及び側面に、トンネ
ル酸化膜25近傍も含めて効率よく、かつ均一に不純物
層を形成できる。PSG膜43は、図12(B)に示さ
れるように、その後のエッチバック法によりトレンチ4
1の底部の基板21が露出するようにエッチングすれば
よい(図12(B))。
【0027】(F)工程を示す図3に戻ると、レジスト
39を除去した後、再度レジスト47を形成し、隣り合
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン45はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト47を
パターニングする。レジスト47及びシリコン窒化膜3
7bをマスクにして自己整合的にシリコン酸化膜35と
トンネル酸化膜25を異方性エッチングし、基板21表
面を露出させる。続いて基板21を異方性エッチング
し、深さが500nmのトレンチ49を形成する。そし
て、ヒ素を70keV、5×1015/cm2の条件でト
レンチ49に自己整合的に注入し、共通ソースライン拡
散層53を形成する。
39を除去した後、再度レジスト47を形成し、隣り合
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン45はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト47を
パターニングする。レジスト47及びシリコン窒化膜3
7bをマスクにして自己整合的にシリコン酸化膜35と
トンネル酸化膜25を異方性エッチングし、基板21表
面を露出させる。続いて基板21を異方性エッチング
し、深さが500nmのトレンチ49を形成する。そし
て、ヒ素を70keV、5×1015/cm2の条件でト
レンチ49に自己整合的に注入し、共通ソースライン拡
散層53を形成する。
【0028】(G)レジスト47を除去した後、トレン
チ41及びトレンチ49が埋め込まれるように、厚さが
500〜1000nmの高融点金属のタングステン55
aをCVD法によって形成する。
チ41及びトレンチ49が埋め込まれるように、厚さが
500〜1000nmの高融点金属のタングステン55
aをCVD法によって形成する。
【0029】(H)エッチバック法によりトレンチ49
内のタングステン55aの表面が基板21表面よりも下
方になるまでエッチングし、埋込タングステン55bを
形成する。次に、埋込タングステン55bの異常酸化防
止用のキャップ膜として、リン又はヒ素が1×1020〜
1×1021/cm3程度含まれるアモルファスシリコン
膜又はポリシリコン膜57aを、トレンチ41とトレン
チ49が埋め込まれるように、500〜1000nmの
厚さに形成する。
内のタングステン55aの表面が基板21表面よりも下
方になるまでエッチングし、埋込タングステン55bを
形成する。次に、埋込タングステン55bの異常酸化防
止用のキャップ膜として、リン又はヒ素が1×1020〜
1×1021/cm3程度含まれるアモルファスシリコン
膜又はポリシリコン膜57aを、トレンチ41とトレン
チ49が埋め込まれるように、500〜1000nmの
厚さに形成する。
【0030】ここで、タングステン55aの代わりにタ
ングステンシリサイド膜を用いても同様な方法で作製で
きる。また、タングステン55aの代わりに、リン又は
ヒ素が1×1020〜1×1021/cm3程度含まれるア
モルファスシリコン膜又はポリシリコン膜を用いること
もでき、その場合には異常酸化防止用のキャップ膜が不
要になる。
ングステンシリサイド膜を用いても同様な方法で作製で
きる。また、タングステン55aの代わりに、リン又は
ヒ素が1×1020〜1×1021/cm3程度含まれるア
モルファスシリコン膜又はポリシリコン膜を用いること
もでき、その場合には異常酸化防止用のキャップ膜が不
要になる。
【0031】(I)次にエッチバック法により共通ソー
ス拡散層のトレンチ49内のアモルファスシリコン膜又
はポリシリコン膜57aが基板21表面と同じ位置にな
るまでエッチングし、埋込みアモルファスシリコン膜又
はポリシリコン膜57bを形成する。
ス拡散層のトレンチ49内のアモルファスシリコン膜又
はポリシリコン膜57aが基板21表面と同じ位置にな
るまでエッチングし、埋込みアモルファスシリコン膜又
はポリシリコン膜57bを形成する。
【0032】(J)次に、熱燐酸によるウエットエッチ
ングによりシリコン窒化膜37bの除去を行い、続いて
CVDシリコン窒化膜59を30〜60nm、CVDシ
リコン酸化膜61を20〜60nmの膜厚になるように
堆積した後、異方性エッチングによって、シリコン酸化
膜61をオーバーエッチ率0%の条件でエッチングし、
続いて選択ゲート67(図4(L)に図示)のゲート絶
縁膜63(図4(K)に図示)が形成される領域のシリ
コン酸化膜35が残るような条件でシリコン酸化膜61
をマスクにシリコン窒化膜59をエッチバックし、シリ
コン酸化膜61、シリコン窒化膜59、シリコン酸化膜
35の積層側壁膜(サイドウオール)を形成する。
ングによりシリコン窒化膜37bの除去を行い、続いて
CVDシリコン窒化膜59を30〜60nm、CVDシ
リコン酸化膜61を20〜60nmの膜厚になるように
堆積した後、異方性エッチングによって、シリコン酸化
膜61をオーバーエッチ率0%の条件でエッチングし、
続いて選択ゲート67(図4(L)に図示)のゲート絶
縁膜63(図4(K)に図示)が形成される領域のシリ
コン酸化膜35が残るような条件でシリコン酸化膜61
をマスクにシリコン窒化膜59をエッチバックし、シリ
コン酸化膜61、シリコン窒化膜59、シリコン酸化膜
35の積層側壁膜(サイドウオール)を形成する。
【0033】(K)そして、選択ゲート67(図4
(L)に図示)下のゲート酸化膜63を形成する領域の
シリコン酸化膜35とトンネル酸化膜25をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜63を8〜15nmの厚さを
形成する。このとき、同時に埋め込みアモルファスシリ
コン膜またはポリシリコン膜57b上にもシリコン酸化
膜65が15〜30nm程度形成される。
(L)に図示)下のゲート酸化膜63を形成する領域の
シリコン酸化膜35とトンネル酸化膜25をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜63を8〜15nmの厚さを
形成する。このとき、同時に埋め込みアモルファスシリ
コン膜またはポリシリコン膜57b上にもシリコン酸化
膜65が15〜30nm程度形成される。
【0034】(L)次に、選択ゲート67となるポリシ
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成しワード
ライン方向(制御ゲート31に直交する方向で、図1の
メモリアレイの平面図ではAA’方向)に所望な幅で異
方性エッチングでパターニングを行い、以降は公知技術
により周辺ゲートトランジスタ形成、配線形成を行なっ
ていく。なお上述の説明では省略したが、共通ドレイン
拡散層45、共通ソース拡散層53のN型不純物(A
s)の活性化のための熱処理を適当な段階で行ってい
る。
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成しワード
ライン方向(制御ゲート31に直交する方向で、図1の
メモリアレイの平面図ではAA’方向)に所望な幅で異
方性エッチングでパターニングを行い、以降は公知技術
により周辺ゲートトランジスタ形成、配線形成を行なっ
ていく。なお上述の説明では省略したが、共通ドレイン
拡散層45、共通ソース拡散層53のN型不純物(A
s)の活性化のための熱処理を適当な段階で行ってい
る。
【0035】図2〜図4のこの実施例の製造方法では、
ドレインライン45用のトレンチ41とソースライン5
3用のトレンチ49を別工程で形成しているので、構造
起因のエッチングレートの差(ドレイン側には両側にス
タックゲートがあるのでエッチングガスの侵入に差がで
きソース側ではエッチレートが早く、ドレイン側では遅
くなる)によるオーバーエッチの影響を回避でき、また
トレンチ内の不純物濃度分布を別個に制御できる。
ドレインライン45用のトレンチ41とソースライン5
3用のトレンチ49を別工程で形成しているので、構造
起因のエッチングレートの差(ドレイン側には両側にス
タックゲートがあるのでエッチングガスの侵入に差がで
きソース側ではエッチレートが早く、ドレイン側では遅
くなる)によるオーバーエッチの影響を回避でき、また
トレンチ内の不純物濃度分布を別個に制御できる。
【0036】図7(L)は他の実施例の構造を表す断面
図である。図4(L)と同じ部分には同じ符号を符し、
その部分の説明は省略する。制御ゲート31上には製造
時のエッチング工程での制御ゲート31の損傷を防止す
るシリコン窒化膜71が形成されており、浮遊ゲート2
7、インターポリ絶縁膜29、制御ゲート31及びシリ
コン酸化膜33からなる積層体の側壁にはシリコン窒化
膜73が形成されている。浮遊ゲート27と選択ゲート
67はシリコン窒化膜73により絶縁され、制御ゲート
31と選択ゲート67はシリコン窒化膜71,73によ
り絶縁されている。
図である。図4(L)と同じ部分には同じ符号を符し、
その部分の説明は省略する。制御ゲート31上には製造
時のエッチング工程での制御ゲート31の損傷を防止す
るシリコン窒化膜71が形成されており、浮遊ゲート2
7、インターポリ絶縁膜29、制御ゲート31及びシリ
コン酸化膜33からなる積層体の側壁にはシリコン窒化
膜73が形成されている。浮遊ゲート27と選択ゲート
67はシリコン窒化膜73により絶縁され、制御ゲート
31と選択ゲート67はシリコン窒化膜71,73によ
り絶縁されている。
【0037】次に図5(A)〜(D)、図6(E)〜
(H)及び図7(I)〜(L)はメモリセルの製造方法
の他の実施例を表す工程断面図である。これらの図を用
いてその実施例を説明する。 (A)図2(A)と同様に、公知の技術によりP型半導
体基板21にP型ウェル23を形成し、素子分離領域に
素子分離用のフィールド酸化膜を形成し、素子分離領域
を除く基板21表面に、膜厚が7〜11nmのトンネル
酸化膜25を形成した後、基板21全面に浮遊ゲート2
7となるポリシリコン膜を100〜150nmの厚さに
堆積し、その上にインターポリ絶縁膜29のうちのボト
ム酸化膜とその上のCVDシリコン窒化膜をそれぞれ5
〜15nm、5nm〜15nmの膜厚で堆積する。次
に、インターポリ絶縁膜29を構成するシリコン窒化膜
から浮遊ゲート27となるポリシリコン膜までを、ビッ
トライン方向(紙面垂直方向)に分離するように帯状に
パターニングする。
(H)及び図7(I)〜(L)はメモリセルの製造方法
の他の実施例を表す工程断面図である。これらの図を用
いてその実施例を説明する。 (A)図2(A)と同様に、公知の技術によりP型半導
体基板21にP型ウェル23を形成し、素子分離領域に
素子分離用のフィールド酸化膜を形成し、素子分離領域
を除く基板21表面に、膜厚が7〜11nmのトンネル
酸化膜25を形成した後、基板21全面に浮遊ゲート2
7となるポリシリコン膜を100〜150nmの厚さに
堆積し、その上にインターポリ絶縁膜29のうちのボト
ム酸化膜とその上のCVDシリコン窒化膜をそれぞれ5
〜15nm、5nm〜15nmの膜厚で堆積する。次
に、インターポリ絶縁膜29を構成するシリコン窒化膜
から浮遊ゲート27となるポリシリコン膜までを、ビッ
トライン方向(紙面垂直方向)に分離するように帯状に
パターニングする。
【0038】そして、インターポリ絶縁膜29を構成す
る残りのトップ酸化膜を5nm〜15nm、その上に制
御ゲート31となるポリシリコン膜を100nm〜15
0nm、さらにその上にCVDシリコン窒化膜71を2
00nm〜350nmの膜厚で順に形成し、各膜をフォ
トリソグラフィー技術と異方性エッチングにより、ワー
ドライン方向(ビットライン方向と直交する方向)に分
離するようにパターニングし、浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン窒化膜
71から構成される積層ゲート(スタックゲート形状)
を形成する。
る残りのトップ酸化膜を5nm〜15nm、その上に制
御ゲート31となるポリシリコン膜を100nm〜15
0nm、さらにその上にCVDシリコン窒化膜71を2
00nm〜350nmの膜厚で順に形成し、各膜をフォ
トリソグラフィー技術と異方性エッチングにより、ワー
ドライン方向(ビットライン方向と直交する方向)に分
離するようにパターニングし、浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン窒化膜
71から構成される積層ゲート(スタックゲート形状)
を形成する。
【0039】(B)基板21上全面にCVDシリコン窒
化膜73を15〜30nm、さらにその上にCVDシリ
コン酸化膜74aを700〜900nmの膜厚でそれぞ
れ堆積する。シリコン酸化膜74aの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン(図6
(E)で41として示される領域)上の空間がシリコン
酸化膜74aで埋め込まれるような膜厚にする。ここ
で、選択ゲート67(図7(L)で図示)と浮遊ゲート2
7、制御ゲート31との絶縁性を向上させるために、シ
リコン窒化膜73を形成する前に熱酸化法により浮遊ゲ
ート27、制御ゲート31の側壁にシリコン酸化膜を形
成してもよい。
化膜73を15〜30nm、さらにその上にCVDシリ
コン酸化膜74aを700〜900nmの膜厚でそれぞ
れ堆積する。シリコン酸化膜74aの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン(図6
(E)で41として示される領域)上の空間がシリコン
酸化膜74aで埋め込まれるような膜厚にする。ここ
で、選択ゲート67(図7(L)で図示)と浮遊ゲート2
7、制御ゲート31との絶縁性を向上させるために、シ
リコン窒化膜73を形成する前に熱酸化法により浮遊ゲ
ート27、制御ゲート31の側壁にシリコン酸化膜を形
成してもよい。
【0040】(C)少なくとも共通ソースラインが形成
される予定の領域のトンネル酸化膜25が残るような条
件でシリコン酸化膜74aを異方性エッチングによりエ
ッチバックし、シリコン窒化膜73及びシリコン酸化膜
74bからなる積層側壁膜を形成する。続いて、図2
(C)と同様に、隣り合う積層ゲートの間に形成予定の
共通ドレインラインが形成される領域を開口し、共通ソ
ースライン形成予定領域と共通ソースライン側の積層側
壁膜上をマスクするように、レジスト39をフォトリソ
グラフィー技術を用いてパターニングする。
される予定の領域のトンネル酸化膜25が残るような条
件でシリコン酸化膜74aを異方性エッチングによりエ
ッチバックし、シリコン窒化膜73及びシリコン酸化膜
74bからなる積層側壁膜を形成する。続いて、図2
(C)と同様に、隣り合う積層ゲートの間に形成予定の
共通ドレインラインが形成される領域を開口し、共通ソ
ースライン形成予定領域と共通ソースライン側の積層側
壁膜上をマスクするように、レジスト39をフォトリソ
グラフィー技術を用いてパターニングする。
【0041】(D)レジスト39をマスクにして、シリ
コン酸化膜74b、シリコン窒化膜73及びトンネル酸
化膜25を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板21表面を露出させる。
コン酸化膜74b、シリコン窒化膜73及びトンネル酸
化膜25を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板21表面を露出させる。
【0042】(E)次に、図3(E)と同様に、スタッ
クゲートをマスクにして、基板21を自己整合的に異方
性エッチングし、深さが500nmのトレンチ41を形
成する。このとき、シリコン窒化膜71がエッチングス
トッパー膜として作用し、制御ゲート31のエッチング
防止の役目をしている。そして、ヒ素を70keV、5
×1015/cm2の条件でトレンチ41に自己整合的に
注入し、共通ドレイン拡散層45を形成する。このと
き、トレンチ41の底部及び側面に効率よく注入できる
ように、基板21に対して斜め方向から注入することが
望ましい。
クゲートをマスクにして、基板21を自己整合的に異方
性エッチングし、深さが500nmのトレンチ41を形
成する。このとき、シリコン窒化膜71がエッチングス
トッパー膜として作用し、制御ゲート31のエッチング
防止の役目をしている。そして、ヒ素を70keV、5
×1015/cm2の条件でトレンチ41に自己整合的に
注入し、共通ドレイン拡散層45を形成する。このと
き、トレンチ41の底部及び側面に効率よく注入できる
ように、基板21に対して斜め方向から注入することが
望ましい。
【0043】(F)図3(F)と同様に、レジスト39
を除去した後、再度レジスト47を形成し、隣り合う積
層ゲート間に形成予定の共通ソースライン形成領域を開
口し、共通ドレインライン45はマスクされるように、
フォトリソグラフィー技術を用いてレジスト47をパタ
ーニングする。レジスト47及びシリコン酸化膜74b
をマスクにして自己整合的にシリコン窒化膜73とトン
ネル酸化膜25を異方性エッチングし、基板21表面を
露出させ、続いて基板21を異方性エッチングし、深さ
が500nmのトレンチ49を形成する。そして、ヒ素
を70keV、5×1015/cm2の条件でトレンチ4
9に自己整合的に注入し、共通ソースライン拡散層53
を形成する。
を除去した後、再度レジスト47を形成し、隣り合う積
層ゲート間に形成予定の共通ソースライン形成領域を開
口し、共通ドレインライン45はマスクされるように、
フォトリソグラフィー技術を用いてレジスト47をパタ
ーニングする。レジスト47及びシリコン酸化膜74b
をマスクにして自己整合的にシリコン窒化膜73とトン
ネル酸化膜25を異方性エッチングし、基板21表面を
露出させ、続いて基板21を異方性エッチングし、深さ
が500nmのトレンチ49を形成する。そして、ヒ素
を70keV、5×1015/cm2の条件でトレンチ4
9に自己整合的に注入し、共通ソースライン拡散層53
を形成する。
【0044】(G)図3(G)と同様に、レジスト47
を除去した後、トレンチ41及びトレンチ49が埋め込
まれるように、厚さが500〜1000nmの高融点金
属のタングステン55aをCVD法によって形成する。
を除去した後、トレンチ41及びトレンチ49が埋め込
まれるように、厚さが500〜1000nmの高融点金
属のタングステン55aをCVD法によって形成する。
【0045】(H)図3(H)と同様に、エッチバック
法によりトレンチ49内のタングステン55aの表面が
基板21表面よりも下方になるまでエッチングし、埋込
タングステン55bを形成する。次に、埋込タングステ
ン55bの異常酸化防止用のキャップ膜として、リン又
はヒ素が1×1020〜1×1021/cm3程度含まれる
アモルファスシリコン膜又はポリシリコン膜57aを、
トレンチ41とトレンチ49が埋め込まれるように、5
00〜1000nmの厚さに形成する。
法によりトレンチ49内のタングステン55aの表面が
基板21表面よりも下方になるまでエッチングし、埋込
タングステン55bを形成する。次に、埋込タングステ
ン55bの異常酸化防止用のキャップ膜として、リン又
はヒ素が1×1020〜1×1021/cm3程度含まれる
アモルファスシリコン膜又はポリシリコン膜57aを、
トレンチ41とトレンチ49が埋め込まれるように、5
00〜1000nmの厚さに形成する。
【0046】(I)次に、図4(I)と同様に、エッチ
バック法により共通ソース拡散層のトレンチ49内のア
モルファスシリコン膜又はポリシリコン膜57aが基板
21表面と同じ位置になるまでエッチングし、埋込みア
モルファスシリコン膜又はポリシリコン膜57bを形成
する。
バック法により共通ソース拡散層のトレンチ49内のア
モルファスシリコン膜又はポリシリコン膜57aが基板
21表面と同じ位置になるまでエッチングし、埋込みア
モルファスシリコン膜又はポリシリコン膜57bを形成
する。
【0047】(J)次に、フッ酸を含む水溶液によるウ
エットエッチングによりシリコン酸化膜74bの除去を
行なう。続いてCVDシリコン酸化膜69を30〜60
nmの膜厚になるように堆積した後、異方性エッチング
によって、そのシリコン酸化膜69をエッチバックし、
続いてシリコン酸化膜69をマスクにして選択ゲート6
7(図7(L)に図示)のゲート絶縁膜63(図7
(L)に図示)が形成される領域のトンネル酸化膜25
が残るような条件でシリコン窒化膜73をエッチングし
て、シリコン酸化膜69とシリコン窒化膜73の積層側
壁膜を形成する。
エットエッチングによりシリコン酸化膜74bの除去を
行なう。続いてCVDシリコン酸化膜69を30〜60
nmの膜厚になるように堆積した後、異方性エッチング
によって、そのシリコン酸化膜69をエッチバックし、
続いてシリコン酸化膜69をマスクにして選択ゲート6
7(図7(L)に図示)のゲート絶縁膜63(図7
(L)に図示)が形成される領域のトンネル酸化膜25
が残るような条件でシリコン窒化膜73をエッチングし
て、シリコン酸化膜69とシリコン窒化膜73の積層側
壁膜を形成する。
【0048】(K)そして、選択ゲート下のゲート酸化
膜63を形成する領域のトンネル酸化膜25をフッ酸を
含む水溶液でウエットエッチングし、除去する。続い
て、熱酸化法によりゲート酸化膜63を8〜15nmの
厚さに形成する。このとき、埋め込みアモルファスシリ
コン膜またはポリシリコン膜57b上にも同時にシリコ
ン酸化膜65が15〜30nm程度形成される。
膜63を形成する領域のトンネル酸化膜25をフッ酸を
含む水溶液でウエットエッチングし、除去する。続い
て、熱酸化法によりゲート酸化膜63を8〜15nmの
厚さに形成する。このとき、埋め込みアモルファスシリ
コン膜またはポリシリコン膜57b上にも同時にシリコ
ン酸化膜65が15〜30nm程度形成される。
【0049】(L)次に、選択ゲート67となるポリシ
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成し、ワー
ドライン方向(図1のメモリアレイの平面図でAA’方
向)に所望の幅をもつように異方性エッチングでパター
ニングを行なう。それ以降は公知技術により周辺ゲート
トランジスタ形成、配線形成を行なっていく。なお、上
述の説明では省略したが、共通ドレイン拡散層45、共
通ソース拡散層53のN型不純物(As)の活性化のた
めの熱処理を適当な段階で行っている。
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成し、ワー
ドライン方向(図1のメモリアレイの平面図でAA’方
向)に所望の幅をもつように異方性エッチングでパター
ニングを行なう。それ以降は公知技術により周辺ゲート
トランジスタ形成、配線形成を行なっていく。なお、上
述の説明では省略したが、共通ドレイン拡散層45、共
通ソース拡散層53のN型不純物(As)の活性化のた
めの熱処理を適当な段階で行っている。
【0050】図5〜図7のこの製造方法では、図2〜図
4の製造方法の効果に加えて、半導体基板のトレンチへ
の導体膜上の絶縁膜を熱酸化法で作製する際のスタック
ゲートを耐酸化膜であるシリコン窒化膜を覆っておくこ
とにより、スタックゲート側壁部の酸化によるスタック
ゲート長の縮小化が防止され、導体膜上の絶縁膜のプロ
セスマージン(酸化時間)を大きくできる。
4の製造方法の効果に加えて、半導体基板のトレンチへ
の導体膜上の絶縁膜を熱酸化法で作製する際のスタック
ゲートを耐酸化膜であるシリコン窒化膜を覆っておくこ
とにより、スタックゲート側壁部の酸化によるスタック
ゲート長の縮小化が防止され、導体膜上の絶縁膜のプロ
セスマージン(酸化時間)を大きくできる。
【0051】図10(L)はメモリセルのさらに他の実
施例を表す断面図である。図4(L)と同じ役割をする
部分には同じ符号を付し、その部分の説明は省略する。
この実施例では、ソース拡散層はトレンチ49内に形成
されているが、ドレイン拡散層の形成領域にはトレンチ
は形成されていない。
施例を表す断面図である。図4(L)と同じ役割をする
部分には同じ符号を付し、その部分の説明は省略する。
この実施例では、ソース拡散層はトレンチ49内に形成
されているが、ドレイン拡散層の形成領域にはトレンチ
は形成されていない。
【0052】図8(A)〜(D)、図9(E)〜(H)
及び図10(I)〜(L)はメモリセルの製造方法のさ
らに他の実施例を表す工程断面図である。これらの図を
用いて実施例を説明する。 (A)図2(A)と同様にして、P型半導体基板21に
P型ウェル23、素子分離用のフィールド酸化膜、トン
ネル酸化膜25を形成した後、浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン酸化膜
33から構成される積層ゲート(スタックゲート形状)
を形成する。
及び図10(I)〜(L)はメモリセルの製造方法のさ
らに他の実施例を表す工程断面図である。これらの図を
用いて実施例を説明する。 (A)図2(A)と同様にして、P型半導体基板21に
P型ウェル23、素子分離用のフィールド酸化膜、トン
ネル酸化膜25を形成した後、浮遊ゲート27、インタ
ーポリ絶縁膜29、制御ゲート31及びシリコン酸化膜
33から構成される積層ゲート(スタックゲート形状)
を形成する。
【0053】(B)基板21上全面にCVDシリコン酸
化膜79を15〜30nmの厚さに堆積した後、隣り合
う積層ゲートの間に形成予定の共通ドレインライン(図
3(E)の41で図示した領域)が形成される領域を開
口し、共通ソースライン上はマスクされるようにフォト
リソ技術を用いてレジスト85をパターニングする。そ
してヒ素を70keV、5×1015/cm2の条件で基
板21に注入し、共通ドレインライン拡散層77を形成
する。
化膜79を15〜30nmの厚さに堆積した後、隣り合
う積層ゲートの間に形成予定の共通ドレインライン(図
3(E)の41で図示した領域)が形成される領域を開
口し、共通ソースライン上はマスクされるようにフォト
リソ技術を用いてレジスト85をパターニングする。そ
してヒ素を70keV、5×1015/cm2の条件で基
板21に注入し、共通ドレインライン拡散層77を形成
する。
【0054】(C)基板21上全面にCVDシリコン窒
化膜基板21知的所有権部 御中aを700〜900n
mの厚さに堆積する。 (D)共通ソースラインが形成される領域のトンネル酸
化膜25が残るような条件でシリコン窒化膜83aを異
方性エッチングでエッチバックし、シリコン酸化膜79
とシリコン窒化膜83bの積層側壁膜を形成する。
化膜基板21知的所有権部 御中aを700〜900n
mの厚さに堆積する。 (D)共通ソースラインが形成される領域のトンネル酸
化膜25が残るような条件でシリコン窒化膜83aを異
方性エッチングでエッチバックし、シリコン酸化膜79
とシリコン窒化膜83bの積層側壁膜を形成する。
【0055】(E)次にレジスト80を形成し、隣り合
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン77はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト80を
パターニングする。そして、レジスト47及びシリコン
窒化膜83bをマスクにして自己整合的にシリコン酸化
膜79とトンネル酸化膜25を異方性エッチングし、基
板21表面を露出させ、続いて基板21を異方性エッチ
ングし、深さが500nmのトレンチ49を形成する。
そして、ヒ素を70keV、5×1015/cm2の条件
でトレンチ49に自己整合的に注入し、共通ソースライ
ン拡散層53を形成する。
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン77はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト80を
パターニングする。そして、レジスト47及びシリコン
窒化膜83bをマスクにして自己整合的にシリコン酸化
膜79とトンネル酸化膜25を異方性エッチングし、基
板21表面を露出させ、続いて基板21を異方性エッチ
ングし、深さが500nmのトレンチ49を形成する。
そして、ヒ素を70keV、5×1015/cm2の条件
でトレンチ49に自己整合的に注入し、共通ソースライ
ン拡散層53を形成する。
【0056】(F)次に、CVD法により高融点金属の
タングステン55aを、トレンチ49が埋め込まれるよ
うに、厚さが500〜1000nmになるように形成す
る。 (G)その後、エッチバック法により共通ソース拡散層
のトレンチ49内のタングステン55aの表面が基板2
1表面よりも下方になるまでエッチングし、埋め込みタ
ングステン55bを形成する。
タングステン55aを、トレンチ49が埋め込まれるよ
うに、厚さが500〜1000nmになるように形成す
る。 (G)その後、エッチバック法により共通ソース拡散層
のトレンチ49内のタングステン55aの表面が基板2
1表面よりも下方になるまでエッチングし、埋め込みタ
ングステン55bを形成する。
【0057】(H)次に、埋込タングステン55bの異
常酸化防止用のキャップ膜として、リン又はヒ素が1×
1020〜1×1021/cm3程度含まれるアモルファス
シリコン膜又はポリシリコン膜57aを、トレンチ49
が埋め込まれるように、500〜1000nmの厚さに
形成する。
常酸化防止用のキャップ膜として、リン又はヒ素が1×
1020〜1×1021/cm3程度含まれるアモルファス
シリコン膜又はポリシリコン膜57aを、トレンチ49
が埋め込まれるように、500〜1000nmの厚さに
形成する。
【0058】(I)次に、エッチバック法により共通ソ
ース拡散層のトレンチ49内のアモルファスシリコン膜
またはポリシリコン膜57aが基板21表面と同じ高さ
になるまでエッチングし、埋め込みアモルファスシリコ
ン膜またはポリシリコン膜57bを形成する。
ース拡散層のトレンチ49内のアモルファスシリコン膜
またはポリシリコン膜57aが基板21表面と同じ高さ
になるまでエッチングし、埋め込みアモルファスシリコ
ン膜またはポリシリコン膜57bを形成する。
【0059】(J)次に、熱燐酸によるウエットエッチ
ングによりシリコン窒化膜83bの除去を行なう。その
後、CVDシリコン窒化膜82を30〜60nm、CV
Dシリコン酸化膜89を20〜60nmの膜厚になるよ
うに堆積した後、異方性エッチングによって、シリコン
酸化膜89をオーバーエッチ率0%の条件でエッチング
し、続いて選択ゲート67(図10(L)に図示)のゲ
ート絶縁膜63(図10(K)に図示)が形成される領
域のシリコン酸化膜79が残るような条件でシリコン酸
化膜89をマスクにしてシリコン窒化膜82をエッチバ
ックし、シリコン酸化膜89、シリコン窒化膜82及び
シリコン酸化膜79の積層側壁膜を形成する。
ングによりシリコン窒化膜83bの除去を行なう。その
後、CVDシリコン窒化膜82を30〜60nm、CV
Dシリコン酸化膜89を20〜60nmの膜厚になるよ
うに堆積した後、異方性エッチングによって、シリコン
酸化膜89をオーバーエッチ率0%の条件でエッチング
し、続いて選択ゲート67(図10(L)に図示)のゲ
ート絶縁膜63(図10(K)に図示)が形成される領
域のシリコン酸化膜79が残るような条件でシリコン酸
化膜89をマスクにしてシリコン窒化膜82をエッチバ
ックし、シリコン酸化膜89、シリコン窒化膜82及び
シリコン酸化膜79の積層側壁膜を形成する。
【0060】(K)そして、選択ゲート67(図10
(L)に図示)下のゲート酸化膜63を形成する領域の
シリコン酸化膜79とトンネル酸化膜25をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜63を8〜15nmの厚さに
形成する。このとき、埋込みアモルファスシリコン膜ま
たはポリシリコン膜257b上にも同時にシリコン酸化
膜65が15〜30nm程度形成される。
(L)に図示)下のゲート酸化膜63を形成する領域の
シリコン酸化膜79とトンネル酸化膜25をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜63を8〜15nmの厚さに
形成する。このとき、埋込みアモルファスシリコン膜ま
たはポリシリコン膜257b上にも同時にシリコン酸化
膜65が15〜30nm程度形成される。
【0061】(L)次に、選択ゲート67となるポリシ
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成し、ワー
ドライン方向(図2のメモリアレイの平面図でAA’方
向)に所望に幅で異方性エッチングでパターニングを行
なう。それ以降は公知技術により周辺ゲートトランジス
タ形成、配線形成を行なっていく。
リコン膜を100〜150nm、その上にタングステン
シリサイド膜を50〜120nmの厚さに形成し、ワー
ドライン方向(図2のメモリアレイの平面図でAA’方
向)に所望に幅で異方性エッチングでパターニングを行
なう。それ以降は公知技術により周辺ゲートトランジス
タ形成、配線形成を行なっていく。
【0062】なお上述の説明では省略したが、共通ドレ
イン拡散層77、共通ソース拡散層53のN型不純物
(As)の活性化のための熱処理を適当な段階で行って
いる。図8〜図10の製造方法によっても、共通ソース
拡散層側のスタックゲート横の積層側壁膜形成により、
自己整合的な共通ソース拡散層形成とセレクトゲート絶
縁膜の形成領域の導体層埋め込み時のエッチバックダメ
ージを回避している。
イン拡散層77、共通ソース拡散層53のN型不純物
(As)の活性化のための熱処理を適当な段階で行って
いる。図8〜図10の製造方法によっても、共通ソース
拡散層側のスタックゲート横の積層側壁膜形成により、
自己整合的な共通ソース拡散層形成とセレクトゲート絶
縁膜の形成領域の導体層埋め込み時のエッチバックダメ
ージを回避している。
【0063】一般的にアプリケーションに適応した製品
を提供するため図13(A)のようにフラッシュEEP
ROMメモリセルをセクタブロック部91(例えば64
Kバイト、32Kバイトなど)に分けて、ブロックセレ
クトトランジスタ部93を介して各ブロックにアクセス
するアーキテクチャを採用している。本発明のフラッシ
ュEEPROMメモリセルを用いる場合、その構成は図
13(B)のようになる。ブロックセレクトトランジス
タ部93の破線の部分95が共通ドレイン拡散層、共通
ソース拡散層のブロックセレクトトランジスタを形成し
ている。図示は省略されているが、各ブロックセレクト
トランジスタ95の2本のゲート99の間の拡散層は、
コンタクトホールを介してメタルビットラインに接続さ
れている。
を提供するため図13(A)のようにフラッシュEEP
ROMメモリセルをセクタブロック部91(例えば64
Kバイト、32Kバイトなど)に分けて、ブロックセレ
クトトランジスタ部93を介して各ブロックにアクセス
するアーキテクチャを採用している。本発明のフラッシ
ュEEPROMメモリセルを用いる場合、その構成は図
13(B)のようになる。ブロックセレクトトランジス
タ部93の破線の部分95が共通ドレイン拡散層、共通
ソース拡散層のブロックセレクトトランジスタを形成し
ている。図示は省略されているが、各ブロックセレクト
トランジスタ95の2本のゲート99の間の拡散層は、
コンタクトホールを介してメタルビットラインに接続さ
れている。
【0064】図14(B)の構成を詳細に説明する。メ
モリブロック部91には、上記の実施例で説明したメモ
リセルがマトリクス状に配列されている。ここでは、図
4(L)に示したメモリセルについて説明する。シリコ
ン基板に共通のソースライン53と共通のドレインライ
ン45が交互に互いに平行に形成され、基板上にはトン
ネル酸化膜を介してメモリセルごとに分離された浮遊ゲ
ート27が形成されている。浮遊ゲート27はドレイン
ライン45と一部オーバーラップし、ソースライン53
とは距離をもって配置されている。浮遊ゲート27上に
は層間絶縁膜を介してソースライン53及びドレインラ
イン45と平行に帯状の制御ゲート31が形成されてお
り、制御ゲート31上には絶縁膜を介し、ソースライン
53と浮遊ゲート27との間の基板上にはゲート酸化膜
を介してソースライン53及びドレインライン45と直
交する方向に延びる帯状の選択ゲート67が形成されて
いる。68は素子分離のためのLOCOSであり、制御
ゲート31の延びる方向に隣接するメモリセルのチャネ
ル間を分離している。
モリブロック部91には、上記の実施例で説明したメモ
リセルがマトリクス状に配列されている。ここでは、図
4(L)に示したメモリセルについて説明する。シリコ
ン基板に共通のソースライン53と共通のドレインライ
ン45が交互に互いに平行に形成され、基板上にはトン
ネル酸化膜を介してメモリセルごとに分離された浮遊ゲ
ート27が形成されている。浮遊ゲート27はドレイン
ライン45と一部オーバーラップし、ソースライン53
とは距離をもって配置されている。浮遊ゲート27上に
は層間絶縁膜を介してソースライン53及びドレインラ
イン45と平行に帯状の制御ゲート31が形成されてお
り、制御ゲート31上には絶縁膜を介し、ソースライン
53と浮遊ゲート27との間の基板上にはゲート酸化膜
を介してソースライン53及びドレインライン45と直
交する方向に延びる帯状の選択ゲート67が形成されて
いる。68は素子分離のためのLOCOSであり、制御
ゲート31の延びる方向に隣接するメモリセルのチャネ
ル間を分離している。
【0065】メモリセルブロック部91のトレンチ4
1,49は、ブロックセレクトトランジスタ部93のブ
ロックセレクトトランジスタ95まで延びて連続して形
成されており、それらのトレンチ41,49の底部及び
側壁に形成された拡散層によるドレインライン45、ソ
ースライン53もメモリセルブロック部91からブロッ
クセレクトトランジスタ95まで連続して形成されてい
る。そして、トレンチ41,49内にはドレインライン
45、ソースライン45の低抵抗化を図るために埋込み
タングステン55bが埋め込まれており、その上には埋
込みタングステン55bの異常酸化を防止するためのポ
リシリコン膜57bが埋め込まれており、ポリシリコン
膜57bの表面にはシリコン酸化膜65が形成されてい
る。ブロックセレクトトランジスタ95は後で説明する
図15(G)又は図17(G)に示されるように、拡散
層103,103間にゲート酸化膜97を介してゲート
99を備えている。
1,49は、ブロックセレクトトランジスタ部93のブ
ロックセレクトトランジスタ95まで延びて連続して形
成されており、それらのトレンチ41,49の底部及び
側壁に形成された拡散層によるドレインライン45、ソ
ースライン53もメモリセルブロック部91からブロッ
クセレクトトランジスタ95まで連続して形成されてい
る。そして、トレンチ41,49内にはドレインライン
45、ソースライン45の低抵抗化を図るために埋込み
タングステン55bが埋め込まれており、その上には埋
込みタングステン55bの異常酸化を防止するためのポ
リシリコン膜57bが埋め込まれており、ポリシリコン
膜57bの表面にはシリコン酸化膜65が形成されてい
る。ブロックセレクトトランジスタ95は後で説明する
図15(G)又は図17(G)に示されるように、拡散
層103,103間にゲート酸化膜97を介してゲート
99を備えている。
【0066】次に、ブロックセレクトトランジスタ95
を製造する方法について説明する。図14と図15は図
13(B)中のBB’断面で見た図、図16と図17は
図13(B)中のCC’断面で見た図である。ここで
は、図2〜図4に示した製造方法においてブロックセレ
クトトランジスタ95を製造する方法を例にして説明す
る。
を製造する方法について説明する。図14と図15は図
13(B)中のBB’断面で見た図、図16と図17は
図13(B)中のCC’断面で見た図である。ここで
は、図2〜図4に示した製造方法においてブロックセレ
クトトランジスタ95を製造する方法を例にして説明す
る。
【0067】(A)図14(A)、図16(A)は、図
3(E)に対応している。レジスト39は共通ソースラ
イン拡散層形成領域(連結しているブロックセレクトト
ランジスタ形成領域も含まれる)上と、共通ドレインラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲートとそのレジスト
39をマスクにして基板21を異方性エッチングし、ト
レンチ41を500nmの深さまで形成し、ヒ素を70
keV、5×1015/cm2の条件でトレンチ41に注
入し、共通ドレインライン拡散層45を形成している。
3(E)に対応している。レジスト39は共通ソースラ
イン拡散層形成領域(連結しているブロックセレクトト
ランジスタ形成領域も含まれる)上と、共通ドレインラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲートとそのレジスト
39をマスクにして基板21を異方性エッチングし、ト
レンチ41を500nmの深さまで形成し、ヒ素を70
keV、5×1015/cm2の条件でトレンチ41に注
入し、共通ドレインライン拡散層45を形成している。
【0068】(B)図14(B)、図16(B)は、図
3(F)に対応している。レジスト47は共通ドレイン
ライン拡散層形成領域(連結しているブロックセレクト
トランジスタ形成領域も含まれる)上と、共通ソースラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲート横の積層側壁膜
とレジスト47をマスクにして基板21を異方性エッチ
ングし、トレンチ49を500nmの深さまで形成し、
ヒ素を70keV、5×1015/cm2の条件でトレン
チ49に注入し、共通ソースライン拡散層53を形成し
ている。
3(F)に対応している。レジスト47は共通ドレイン
ライン拡散層形成領域(連結しているブロックセレクト
トランジスタ形成領域も含まれる)上と、共通ソースラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲート横の積層側壁膜
とレジスト47をマスクにして基板21を異方性エッチ
ングし、トレンチ49を500nmの深さまで形成し、
ヒ素を70keV、5×1015/cm2の条件でトレン
チ49に注入し、共通ソースライン拡散層53を形成し
ている。
【0069】(C)図14(C)、図16(C)は、図
4(I)に対応している。共通ドレインライン拡散層用
トレンチ41と共通ソースライン拡散層用トレンチ49
内に高融点金属であるタングステン55bとN型不純物
を含んだアモルファスシリコン膜またはポリシリコン膜
57bが埋め込まれている状態を示している。
4(I)に対応している。共通ドレインライン拡散層用
トレンチ41と共通ソースライン拡散層用トレンチ49
内に高融点金属であるタングステン55bとN型不純物
を含んだアモルファスシリコン膜またはポリシリコン膜
57bが埋め込まれている状態を示している。
【0070】(D)図15(D)、図17(D)は、図
4(K)に対応している。熱酸化法によりゲート酸化膜
97を8〜15nmの厚さを形成し、同時に埋込みアモ
ルファスシリコン膜またはポリシリコン膜57b上にも
シリコン酸化膜65が15〜30nm程度形成される。
4(K)に対応している。熱酸化法によりゲート酸化膜
97を8〜15nmの厚さを形成し、同時に埋込みアモ
ルファスシリコン膜またはポリシリコン膜57b上にも
シリコン酸化膜65が15〜30nm程度形成される。
【0071】(E)図15(E)、図17(E)は、図
4(L)に対応している。選択ゲート67及びブロック
セレクトゲート99となるポリシリコン膜を100〜1
50nm、その上にタングステンシリサイド膜を50〜
120nmの厚さに形成する。まず初めにブロックセレ
クトトランジスタ形成領域上のポリシリコン膜/タング
ステンシリサイド膜はレジストでマスクされ、選択ゲー
ト67をワードライン方向(図1のメモリアレイの平面
図でAA’方向)に所望な幅で異方性エッチングでパタ
ーニングを行なう。次に、選択ゲート67はレジストで
マスクされ、ブロックセレクトゲート99をワードライ
ン方向に所望な幅で異方性エッチングでパターニングを
行う。
4(L)に対応している。選択ゲート67及びブロック
セレクトゲート99となるポリシリコン膜を100〜1
50nm、その上にタングステンシリサイド膜を50〜
120nmの厚さに形成する。まず初めにブロックセレ
クトトランジスタ形成領域上のポリシリコン膜/タング
ステンシリサイド膜はレジストでマスクされ、選択ゲー
ト67をワードライン方向(図1のメモリアレイの平面
図でAA’方向)に所望な幅で異方性エッチングでパタ
ーニングを行なう。次に、選択ゲート67はレジストで
マスクされ、ブロックセレクトゲート99をワードライ
ン方向に所望な幅で異方性エッチングでパターニングを
行う。
【0072】(F)図15(F)、図17(F)は、図
4には対応している図はないが、公知技術によりメモリ
セルブロック領域上にはマスクされ、ブロックセレクト
トランジスタ形成領域上は開口し、かつその開口が共通
ドレインライン拡散層用トレンチ41と共通ソースライ
ン拡散層用トレンチ49にオーバーラップするようにレ
ジスト101を形成し、N型不純物、例えばヒ素(A
s)を70keV、5×1015/cm2の条件で注入
し、共通ソース・ドレイン拡散層103を形成する。 (G)図15(G)、図17(G)に示されるように、
上述の製造方法により、フラッシュEEPROMメモリ
セルをブロック毎にまとめた半導体記憶装置集積回路が
得られる。
4には対応している図はないが、公知技術によりメモリ
セルブロック領域上にはマスクされ、ブロックセレクト
トランジスタ形成領域上は開口し、かつその開口が共通
ドレインライン拡散層用トレンチ41と共通ソースライ
ン拡散層用トレンチ49にオーバーラップするようにレ
ジスト101を形成し、N型不純物、例えばヒ素(A
s)を70keV、5×1015/cm2の条件で注入
し、共通ソース・ドレイン拡散層103を形成する。 (G)図15(G)、図17(G)に示されるように、
上述の製造方法により、フラッシュEEPROMメモリ
セルをブロック毎にまとめた半導体記憶装置集積回路が
得られる。
【0073】
【発明の効果】本発明による半導体記憶装置は、スプリ
ットゲート型フラッシュEEPROMのセルにおいて、
少なくともソース拡散層を半導体基板に形成したトレン
チの底面及び側面に形成された不純物拡散層と、そのト
レンチに埋め込まれた導体層とを備えたものとすること
により、低抵抗化し、セル読み出しのスピードを高速に
することができる。本発明の製造方法では、メモリセル
のスタックゲートの側壁にシリコン酸化膜とシリコン窒
化膜からなる第一の積層側壁膜を形成し、ソース拡散層
となるべき領域には、その第一の積層側壁膜をマスクに
して自己整合的に半導体基板にトレンチを形成し、その
トレンチ内の底面及び側面に不純物を導入して不純物層
を形成するようにしたので、共通ソース拡散層側のスタ
ックゲート横の積層側壁膜形成により、自己整合的な共
通ソース拡散層形成とセレクトゲート絶縁膜の形成領域
の導体層埋め込み時のエッチバックダメージ回避が可能
になる。
ットゲート型フラッシュEEPROMのセルにおいて、
少なくともソース拡散層を半導体基板に形成したトレン
チの底面及び側面に形成された不純物拡散層と、そのト
レンチに埋め込まれた導体層とを備えたものとすること
により、低抵抗化し、セル読み出しのスピードを高速に
することができる。本発明の製造方法では、メモリセル
のスタックゲートの側壁にシリコン酸化膜とシリコン窒
化膜からなる第一の積層側壁膜を形成し、ソース拡散層
となるべき領域には、その第一の積層側壁膜をマスクに
して自己整合的に半導体基板にトレンチを形成し、その
トレンチ内の底面及び側面に不純物を導入して不純物層
を形成するようにしたので、共通ソース拡散層側のスタ
ックゲート横の積層側壁膜形成により、自己整合的な共
通ソース拡散層形成とセレクトゲート絶縁膜の形成領域
の導体層埋め込み時のエッチバックダメージ回避が可能
になる。
【図1】 従来の不揮発性半導体記憶装置を表す図であ
り、(A)は平面図、(B)は(A)のA−A’線に沿
った位置での断面図である。
り、(A)は平面図、(B)は(A)のA−A’線に沿
った位置での断面図である。
【図2】 本発明による製造方法の一実施例の初めの部
分を表す工程断面図である。
分を表す工程断面図である。
【図3】 同実施例の図2の続きの工程を表す工程断面
図である。
図である。
【図4】 同実施例の図3の続きの工程を表す工程断面
図である。
図である。
【図5】 本発明による製造方法の他の実施例工程断面
図である。
図である。
【図6】 同実施例の図5の続きの工程を表す工程断面
図である。
図である。
【図7】 同実施例の図6の続きの工程を表す工程断面
図である。
図である。
【図8】 本発明による製造方法のさらに他の実施例の
初めの部分を表す工程断面図である。
初めの部分を表す工程断面図である。
【図9】 同実施例の図8の続きの工程を表す工程断面
図である。
図である。
【図10】 同実施例の図9の続きの工程を表す工程断
面図である。
面図である。
【図11】 トレンチの形状による拡散層の注入状態を
比較した図であり、(A)は方形状に形成されたトレン
チを表す断面図、(B)はテーパー状に形成されたトレ
ンチを表す断面図である。
比較した図であり、(A)は方形状に形成されたトレン
チを表す断面図、(B)はテーパー状に形成されたトレ
ンチを表す断面図である。
【図12】 トレンチに不純物を均一に注入する方法を
示す断面図であり、(A)はリンガラスを基板上全面に
堆積した状態での断面図、(B)は(A)のリンガラス
をエッチバックした状態を表す断面図である。
示す断面図であり、(A)はリンガラスを基板上全面に
堆積した状態での断面図、(B)は(A)のリンガラス
をエッチバックした状態を表す断面図である。
【図13】 本発明による半導体記憶装置の構成の一部
を表す図であり、(A)はブロック図、(B)は(A)
の一部分を表す平面図である。
を表す図であり、(A)はブロック図、(B)は(A)
の一部分を表す平面図である。
【図14】 ブロックセレクトトランジスタ部の製造方
法の一実施例の前半部を表す工程断面図であり、図13
のB−B’線に沿った位置での断面図である。
法の一実施例の前半部を表す工程断面図であり、図13
のB−B’線に沿った位置での断面図である。
【図15】 同実施例の図14の続きの工程断面図であ
る。
る。
【図16】 同実施例の前半部を図13のC−C’線に
沿った位置で示す断面図である。
沿った位置で示す断面図である。
【図17】 同実施例の図16の続きの工程断面図であ
る。
る。
21 P型半導体基板 23 P型ウェル 25 トンネル酸化膜 27 浮遊ゲート 29 インターポリ絶縁膜 31 制御ゲート 33,35,61,65,69,74a,74b,7
9,89シリコン酸化膜 37a,37b,59,71,73,82,83a,8
3bシリコン窒化膜 41,49 トレンチ 45 ドレインライン 53 ソースライン 55b タングステン 57b 高濃度不純物ポリシリコン膜 63 ゲート酸化膜 67 選択ゲート
9,89シリコン酸化膜 37a,37b,59,71,73,82,83a,8
3bシリコン窒化膜 41,49 トレンチ 45 ドレインライン 53 ソースライン 55b タングステン 57b 高濃度不純物ポリシリコン膜 63 ゲート酸化膜 67 選択ゲート
Claims (9)
- 【請求項1】 半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲートを含むゲート積層体が形成さ
れ、浮遊ゲートはソース・ドレインの拡散層の一方の側
に寄せられ、他方の拡散層とは距離をもって配置されて
おり、前記ゲート積層体のうちの浮遊ゲート以外の1つ
のゲートが浮遊ゲートの外側でチャネル上にゲート絶縁
膜を介して存在している半導体記憶装置において、 前記半導体記憶装置の少なくともソース拡散層は、半導
体基板に形成したトレンチの底面及び側面に形成された
不純物拡散層と、そのトレンチに埋め込まれた導体層と
を備えていることを特徴とする半導体記憶装置。 - 【請求項2】 前記半導体記憶装置のソース拡散層とド
レイン拡散層の両方が、半導体基板に形成したトレンチ
の底面及び側面に形成された不純物拡散層と、そのトレ
ンチに埋め込まれた導体層とを備えている請求項1に記
載の半導体記憶装置。 - 【請求項3】 半導体基板に形成したトレンチの内側に
形成する導体層は高融点金属膜、高不純物濃度のポリシ
リコン膜、及びシリサイド膜のうちの少なくとも1種類
を含んでいる請求項1又は2に記載の半導体記憶装置。 - 【請求項4】 選択ゲートとその他のゲートを電気的に
絶縁するための絶縁膜は、シリコン酸化膜とシリコン窒
化膜のうちの少なくとも1種類を含んでいる請求項1か
ら3のいずれかに記載の半導体記憶装置。 - 【請求項5】 複数のメモリセルブロックを含むメモリ
セルブロック部と、所望のメモリセルブロックを選択す
るブロックセレクトトランジスタ部とを備え、 前記メモリセルブロックに含まれるメモリセルは、半導
体基板上のチャネル上にトンネル絶縁膜を介して浮遊ゲ
ートを含むゲート積層体が形成され、浮遊ゲートはソー
ス・ドレインの拡散層の一方の側に寄せられ、他方の拡
散層とは距離をもって配置されており、前記ゲート積層
体のうちの浮遊ゲート以外の1つのゲートが浮遊ゲート
の外側でチャネル上にゲート絶縁膜を介して存在してい
る半導体記憶装置であり、かつ、その半導体記憶装置の
少なくともソース拡散層は、半導体基板に形成したトレ
ンチの底面及び側面に形成された不純物拡散層と、その
トレンチに埋め込まれた導体層とを備えており、 前記ブロックセレクトトランジスタ部のブロックセレク
トトランジスタはトレンチをもたないドレイン拡散層と
ソース拡散層を備えている半導体記憶装置集積回路。 - 【請求項6】 半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の(A)から(F)までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。 (A)半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン酸化膜又は単
層或いは積層の絶縁性薄膜であるような積層ゲートで、
前記積層ゲートがビットラインに平行で、ドレイン拡散
層を挟んで対向しているようにスタックゲート形状にな
るように形成する工程、 (B)ドレイン拡散層となるべき領域にのみ不純物層を
形成する工程、 (C)前記積層ゲートの側壁に第二のシリコン酸化膜と
シリコン窒化膜からなる第一の積層側壁膜を形成し、ソ
ース拡散層となるべき領域のみに、第一の積層側壁膜を
マスクにして自己整合的に半導体基板にトレンチを形成
し、そのトレンチの底面及び側面に不純物を導入して不
純物層を形成する工程、 (D)ソース拡散層となるべき領域のトレンチ内に導体
層を形成する工程、 (E)第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、 (F)少なくともソース拡散層となるべき領域のトレン
チ内に形成した導体層上に絶縁膜を形成する工程。 - 【請求項7】 半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の(A)から(F)までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。 (A)半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン酸化膜又は単
層或いは積層の絶縁性薄膜であるような積層ゲートで、
前記積層ゲートがビットラインに平行で、ドレイン拡散
層を挟んで対向しているようにスタックゲート形状にな
るように形成する工程、 (B)前記積層ゲートの側壁に第二のシリコン酸化膜と
シリコン窒化膜からなる第一の積層側壁膜を形成した
後、ドレイン拡散層となるべき領域にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する工程、 (C)ソース拡散層となるべき領域に、第一の積層側壁
膜をマスクにして自己整合的に半導体基板にトレンチを
形成し、そのトレンチ内の底面及び側面に不純物を導入
して不純物層を形成する工程、 (D)前記両トレンチ内に導体層を埋め込む工程、 (E)第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、 (F)前記両トレンチ内に埋め込んだ導体層上に絶縁膜
を形成する工程。 - 【請求項8】 半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の(A)から(F)までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。 (A)半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン窒化膜である
ような積層ゲートで、前記積層ゲートがビットラインに
平行で、ドレイン拡散層を挟んで対向しているようにス
タックゲート形状になるように形成する工程、 (B)前記積層ゲートの側壁に第二のシリコン窒化膜と
シリコン酸化膜からなる第一の積層側壁膜を形成した
後、ドレイン拡散層となるべき領域にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する工程、 (C)ソース拡散層となるべき領域に、第一の積層側壁
膜をマスクにして自己整合的に半導体基板にトレンチを
形成し、そのトレンチ内の底面及び側面に不純物を導入
して不純物層を形成する工程、 (D)前記両トレンチ内に導体層を埋め込む工程、 (E)第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、 (F)前記両トレンチ内に埋め込んだ導体層上に絶縁膜
を形成する工程。 - 【請求項9】 トレンチ内に埋め込む導体層が次の工程
(α)と(β)を含んでいる請求項6から8のいずれか
に記載の半導体記憶装置の製造方法。 (α)高融点金属とシリサイドのどちらか一方または両
方を、ソース拡散層となるべき領域のトレンチでは半導
体基板表面よりも低くなるように埋め込む工程、 (β)トレンチに埋め込んだ高融点金属とシリサイドの
どちらか一方または両方の上に、アモルファスシリコン
層またはポリシリコン層を形成する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10108155A JPH11307744A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10108155A JPH11307744A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11307744A true JPH11307744A (ja) | 1999-11-05 |
Family
ID=14477355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10108155A Pending JPH11307744A (ja) | 1998-04-17 | 1998-04-17 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11307744A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326263B1 (en) * | 2000-08-11 | 2001-12-04 | United Microelectronics Corp. | Method of fabricating a flash memory cell |
KR100393865B1 (ko) * | 2000-08-11 | 2003-09-06 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
KR100437465B1 (ko) * | 2001-07-10 | 2004-06-23 | 삼성전자주식회사 | 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치 |
KR100660551B1 (ko) | 2005-09-22 | 2006-12-22 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 제조 방법 |
JP2007115754A (ja) * | 2005-10-18 | 2007-05-10 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2008509571A (ja) * | 2004-08-11 | 2008-03-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | フローティングゲートメモリセル |
CN113506720A (zh) * | 2021-06-21 | 2021-10-15 | 上海华力集成电路制造有限公司 | 一种晶圆背面平整度改善的方法 |
-
1998
- 1998-04-17 JP JP10108155A patent/JPH11307744A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326263B1 (en) * | 2000-08-11 | 2001-12-04 | United Microelectronics Corp. | Method of fabricating a flash memory cell |
KR100393865B1 (ko) * | 2000-08-11 | 2003-09-06 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
KR100437465B1 (ko) * | 2001-07-10 | 2004-06-23 | 삼성전자주식회사 | 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치 |
JP2008509571A (ja) * | 2004-08-11 | 2008-03-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | フローティングゲートメモリセル |
KR100660551B1 (ko) | 2005-09-22 | 2006-12-22 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 제조 방법 |
JP2007115754A (ja) * | 2005-10-18 | 2007-05-10 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
CN113506720A (zh) * | 2021-06-21 | 2021-10-15 | 上海华力集成电路制造有限公司 | 一种晶圆背面平整度改善的方法 |
CN113506720B (zh) * | 2021-06-21 | 2024-04-26 | 上海华力集成电路制造有限公司 | 一种晶圆背面平整度改善的方法 |
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