JPH11307744A

JPH11307744A - 半導体装置及びその製造方法

Info

Publication number: JPH11307744A
Application number: JP10108155A
Authority: JP
Inventors: Masamune Kusunoki; 雅統楠
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-04-17
Filing date: 1998-04-17
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】セルの信頼性を低減させることなくスプリッ
トゲート型フラッシュＥＥＰＲＯＭの読出速度及び書込
速度の向上を図る。【解決手段】半導体基板２１に形成されたトレンチ４
１，４９の底面部及び側面部にはドレインライン４５、
ソースライン５３がそれぞれＮ型拡散層により形成され
ている。トレンチ４１，４９には低抵抗化を図るために
タングステン５５ｂ、その上に高濃度不純物ポリシリコ
ン膜５７ｂが埋め込まれている。ソースライン５３に隣
接する基板２１の表面には、ゲート酸化膜６３を介し
て、制御ゲート３１に直交する方向の帯状の選択ゲート
６７が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなど
浮遊ゲートを有しかつ電気的に書込及び消去可能な不揮
発性半導体記憶装置に関するものである。この記憶装置
は単体として、又はＡＳＩＣ(ApplicationSpecific int
egrated circuit）、マイコンチップなど記憶装置を内
蔵する可能性のある半導体に使用される。

【０００２】

【従来の技術】図１は、一括消去型不揮発性半導体記憶
装置（フラッシュメモリ）の一つとして、Yueh.Y.Maら
により提案されたものを表す（米国特許第５２８０４４
６号（従来例１）参照）。（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ’線に沿った位置での断面図である。シ
リコン基板２に共通のソース４と共通のドレイン６が対
向して互いに平行に形成され、基板上にはトンネル酸化
膜３を介して浮遊ゲート８が形成されている。浮遊ゲー
ト８はドレイン６と一部オーバーラップし、ソース４と
は距離をもって配置されている。浮遊ゲート８上には層
間絶縁膜５を介してソース４、ドレイン６と平行に帯状
の制御ゲート１０が形成されている。制御ゲート１０上
には絶縁膜を介し、ソース４と浮遊ゲート８との間の基
板２上にはゲート酸化膜７を介してソース４、ドレイン
６と直交する方向に帯状の選択ゲート１２が形成されて
いる。１４は素子分離のためのＬＯＣＯＳ（Local Oxid
ation of Silicon）であり、制御ゲート１０の延びる方
向に隣接するメモリセルのチャネル間を分離している。
このように、ソース４と浮遊ゲート８との間の基板２上
に選択ゲート１２が形成されている構造はスプリットゲ
ート型とよばれている。

【０００３】このスプリットゲート型構造のフラッシュ
ＥＥＰＲＯＭセルは、選択ゲート１２を備えているので
電気的消去における過消去（オーバーイレース）状態に
よる読出時のリーク電流をこの選択ゲート１２によって
遮断し、不良を回避することが容易になる。その結果、
ＥＴＯＸ型のフラッシュＥＥＰＲＯＭでは過消去状態に
ならないように制御するベリファイ（確認）回路が必要
であるが、このスプリットゲート型フラッシュＥＥＰＲ
ＯＭではベリファイ回路は不要になる。

【０００４】また、この方式のもう一つの優れた点とし
て、制御ゲート１０及び選択ゲート１２への適切な電圧
印加を行なうことで、浮遊ゲート８への高効率キャリア
注入（ソース側キャリア注入）を実現していることが挙
げられる。このソース側キャリア注入法は、従来行われ
てきたＣＨＥ（Channel Hot Electron）注入法によるド
レイン側からのキャリア注入に比べて、１桁〜３桁も注
入効率が高いため、電源の低電圧化が実施しやすく、単
一電源化を可能にしている。

【０００５】更に加えて、（Ａ）に示すように制御ゲー
ト１０、選択ゲート１２によって、メモリ素子をマトリ
クス的に選択できるため、コンタクトレスのＮＯＲ型配
列に素子を配置すると、隣り合うメモリ素子のソース４
および、ドレイン６を共用することができ、メモリアレ
イとして非常に小型化できるという利点もある。しか
し、従来例１は、ソース４及びドレイン６を不純物拡散
層だけで形成しているので拡散層抵抗を低減させること
が難しく、セルの読出速度及び書込速度が遅いという欠
点がある。

【０００６】また、選択ゲートをもたない不揮発性半導
体記憶装置において、セルアレイの集積度を損なわず、
セルの読出速度及び書込速度を向上させ、パンチスルー
を防止し、かつ接合リーク特性を良好にする不揮発性記
憶装置の製造方法が提案されている（特開平２−３６０
号（従来例２）参照）。従来例２では、半導体基板上に
第１の絶縁膜、第１の多結晶シリコン層、第２の絶縁膜
の少なくとも３層からなる第１のラインを相互に離間し
て複数形成する。その第１のラインの表面に第３の絶縁
膜を形成した後、異方性エッチングにより第１のライン
の側壁に第３の絶縁膜を残して第３の絶縁膜を除去す
る。次に、第１のライン間の基板にトレンチ（溝）を形
成し、そのトレンチに半導体基板とは逆導電型の不純物
を導入してドープ領域を形成した後、そのトレンチを導
体材で埋め込んで、ドープ領域と電気的に接続する。

【０００７】第１のライン上、ドープ領域上及び導体材
上を含む領域に、第１のライン、トレンチ表面のドープ
領域及び導体材とは絶縁され、かつ相互に離間した複数
の帯状の第２の多結晶シリコンを第１のラインに直交す
る方向に形成し、第１のラインを第２のラインに対して
自己整合的にエッチングすることにより、第１のライン
の第１の多結晶シリコン層から複数の浮遊ゲートを形成
する。その結果、浮遊ゲートを挾むように帯状のトレン
チの拡散層がビット線として形成される。拡散層をトレ
ンチ型にしてその断面積を大きくし、さらに導体材を埋
め込むことにより拡散層抵抗を低減させて、セルの読出
速度及び書込速度を向上している。

【０００８】

【発明が解決しようとする課題】従来例２の製造方法を
スプリットゲート型構造に適用する場合、半導体基板の
トレンチに導体材を埋め込むときに、導体膜を気相成長
法によって形成し、エッチバック法によって余分な導体
膜を除去するのであるが、エッチバック時に選択トラン
ジスタのゲート絶縁膜が形成される基板領域にエッチン
グダメージを与えてしまい、ゲート絶縁膜の信頼性を著
しく低下させてしまうという問題が生じる。さらに、浮
遊ゲートのみ、又は浮遊ゲートと制御ゲートからなる単
層又は積層ゲート電極の側壁に導体層のサイドウオール
が必然的に形成され、書込時にこの導体層のサイドウオ
ールにキャリヤが注入され、デバイス動作の不安定性の
原因となる問題がある。また、ＣＶＤタングステンの選
択成長を利用して選択的に半導体基板のトレンチに導体
材を埋め込む方法があるが、トレンチ以外の半導体基板
表面の状態によりトレンチ以外にもタングステンが形成
されてしまうことがあるため、現段階では、プロセスの
完成度が低いので適用は難しい。そこで、本発明は、セ
ルの信頼性を低減させることなくスプリットゲート型フ
ラッシュＥＥＰＲＯＭの読出速度及び書込速度の向上を
図ることを目的とするものである。

【０００９】

【課題を解決するための手段】本発明による半導体記憶
装置は、半導体基板上のチャネル上にトンネル絶縁膜を
介して浮遊ゲートを含むゲート積層体が形成され、浮遊
ゲートはソース・ドレインの拡散層の一方の側に寄せら
れ、他方の拡散層とは距離をもって配置されており、前
記ゲート積層体のうちの浮遊ゲート以外の１つのゲート
が浮遊ゲートの外側でチャネル上にゲート絶縁膜を介し
て存在しているスプリットゲート型半導体記憶装置であ
って、少なくともソース拡散層は、半導体基板に形成し
たトレンチの底面及び側面に形成された不純物拡散層
と、そのトレンチに埋め込まれた導体層とを備えてい
る。これにより、スプリットゲート型フラッシュＥＥＰ
ＲＯＭのセルのソース拡散層の低抵抗化により、セル読
み出しのスピードを従来よりも高速にすることができ
る。

【００１０】本発明の製造方法では、半導体基板上のト
ンネル絶縁膜上に、少なくとも浮遊ゲートを含み最上層
が絶縁膜であるような積層ゲートで、その積層ゲートが
ビットラインに平行で、ドレイン拡散層を挟んで対向し
ているようにスタックゲート形状になるように形成した
後、その積層ゲートの側壁にシリコン酸化膜とシリコン
窒化膜からなる第一の積層側壁膜を形成する。そして、
ソース拡散層となるべき領域には、第一の積層側壁膜を
マスクにして自己整合的に半導体基板にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する。ドレイン拡散層となるべき領域に
は、トレンチを形成した後又はトレンチを形成しない
で、不純物を導入して不純物層を形成する。トレンチ内
には導体層を埋め込む。トレンチに不純物を導入する方
法としては、イオン注入法、不純物を含んだ絶縁性膜を
トレンチ内に堆積し、その後の熱処理により不純物を基
板に拡散させる固相拡散法、又は不純物を含んだ雰囲気
から不純物を基板に拡散させる気相拡散法などを用いる
ことができる。

【００１１】第一の積層側壁膜の少なくとも一部を除去
した後、積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する。第一の積層側壁膜のあ
った部分で第二の積層側壁膜からはみ出した部分には、
ゲート酸化膜を介して選択ゲートを形成する。この製造
方法によれば、共通ソース拡散層側のスタックゲート横
の積層側壁膜形成により、自己整合的な共通ソース拡散
層形成とセレクトゲート絶縁膜の形成領域の導体層埋め
込み時のエッチバックダメージ回避が可能になる。

【００１２】

【発明の実施の形態】ソース拡散層とドレイン拡散層の
両方が、半導体基板に形成したトレンチの底面及び側面
に形成された不純物拡散層と、そのトレンチに埋め込ま
れた導体層とを備えていることが好ましい。ソース拡散
層とドレイン拡散層の両方が低抵抗化されている場合に
は、セル読み出しと書き込みのスピードをさらに高速に
することができる。トレンチの内側に形成する導体層
は、高融点金属膜、高不純物濃度のポリシリコン膜、及
びシリサイド膜のうちの少なくとも１種類を含んでいる
ものとすることができる。

【００１３】選択ゲートとその他のゲートを電気的に絶
縁するための絶縁膜は、シリコン酸化膜とシリコン窒化
膜のうちの少なくとも１種類を含んでいるものとするこ
とができる。その絶縁膜は、スタックゲート横の積層側
壁膜形成時、及び半導体基板上のトレンチへの導体層の
埋め込み時のエッチバックストッパー膜としても作用す
ることができる。

【００１４】この半導体記憶装置をメモリセルとする集
積回路とする際、複数のメモリセルブロックを含むメモ
リセルブロック部と、所望のメモリセルブロックを選択
するブロックセレクトトランジスタ部とを備えることが
できるが、ブロックセレクトトランジスタはトレンチを
もたないドレイン拡散層とソース拡散層を備えたものと
することができる。このような集積回路とすることによ
り、メモリセルを駆動させるための周辺回路トランジス
タと同じ構造でブロックセレクトトランジスタを作製で
きる。

【００１５】

【実施例】図４（Ｌ）は一実施例の構造を表す断面図で
ある。この図は２つのメモリセルを表している。Ｐ型半
導体基板２１のＰ型ウェル２３に、拡散層形成用の帯状
のトレンチ４１，４９が、紙面垂直方向に延びて互いに
平行に、かつ交互に形成されている。トレンチ４１の底
面部及び側面部の基板２１（ウェル２３も含めて基板２
１ということがある）には隣合うメモリセルで共通のド
レインライン４５、トレンチ４９の底面部及び側面部の
基板２１には隣合うメモリセルで共通のソースライン５
３が、それぞれＮ型拡散層により形成されている。ドレ
インライン４５に隣接する基板２１上にはトンネル酸化
膜２５を介してメモリセル毎に分離された浮遊ゲート２
７が形成されている。浮遊ゲート２７上にはボトム酸化
膜、窒化膜及びトップ酸化膜の３層膜からなるインター
ポリ絶縁膜（ＯＮＯ膜）２９を介して、拡散層ライン４
５，５３に平行に延びる帯状の制御ゲート３１が形成さ
れており、制御ゲート３１上には製造時のエッチング工
程での制御ゲート３１の損傷を防止するＣＶＤシリコン
酸化膜３３が形成されている。浮遊ゲート２７、インタ
ーポリ絶縁膜２９、制御ゲート３１及びシリコン酸化膜
３３からなる積層体の側壁上にはシリコン酸化膜３５が
形成されており、ソースライン５３側のシリコン酸化膜
３５上にはさらにＣＶＤシリコン窒化膜５９が形成され
ている。

【００１６】トレンチ４１にはドレインライン４５の低
抵抗化を図るためにタングステン５５ｂが埋め込まれ、
そのタングステン５５ｂ上にはタングステン５５ｂの異
常酸化を防止するために高濃度不純物ポリシリコン膜５
７ｂが埋め込まれており、そのポリシリコン膜５７ｂの
表面にはシリコン酸化膜６５が形成されている。トレン
チ４９内にはソースライン５３の低抵抗化を図るために
タングステン５５ｂが埋め込まれており、その上にはタ
ングステン５５ｂの異常酸化を防止するために高濃度不
純物ポリシリコン膜５７ｂが埋め込まれており、そのポ
リシリコン膜５７ｂの表面にはシリコン酸化膜６５が形
成されている。

【００１７】ソースライン５３に隣接する基板２１の表
面には、ゲート酸化膜６３を介して、制御ゲート３１に
直交する方向の帯状の選択ゲート６７が形成されてい
る。シリコン酸化膜３３，３５，６５及びシリコン窒化
膜５９が介在していることにより、選択ゲート６７は浮
遊ゲート２７、制御ゲート３１、ソースライン５３及び
ドレインライン４５から絶縁されている。制御ゲート３
１と選択ゲート６７によりメモリセルをマトリクス選択
することができる。

【００１８】図２（Ａ）〜（Ｄ）、図３（Ｅ）〜（Ｈ）
及び図４（Ｉ）〜（Ｌ）は図４（Ｌ）で説明した実施例
のメモリセルの製造方法の一実施例を表す工程断面図で
ある。これらの図を用いて一実施例を説明する。（Ａ）公知の技術によりＰ型半導体基板２１にＰ型ウェ
ル２３を形成し、素子分離領域に素子分離用のフィール
ド酸化膜（図示せず）を形成する。素子分離領域を除く
基板２１表面に、膜厚が７〜１１ｎｍのトンネル酸化膜
２５を形成した後、基板２１全面に浮遊ゲート２７とな
るポリシリコン膜を１００〜１５０ｎｍの厚さに堆積
し、その上にインターポリ絶縁膜２９のうちのボトム酸
化膜（図示せず）とその上のＣＶＤシリコン窒化膜（図
示せず）をそれぞれ５〜１５ｎｍ、５ｎｍ〜１５ｎｍの
膜厚で堆積する。次に、インターポリ絶縁膜２９を構成
するシリコン窒化膜から浮遊ゲート２７となるポリシリ
コン膜までを、ビットライン方向（紙面垂直方向）に分
離するように帯状にパターニングする。

【００１９】そして、インターポリ絶縁膜２９を構成す
る残りのトップ酸化膜（図示せず）を５ｎｍ〜１５ｎ
ｍ、その上に制御ゲート３１となるポリシリコン膜を１
００ｎｍ〜１５０ｎｍ、さらにその上にＣＶＤシリコン
酸化膜３３を２００ｎｍ〜３５０ｎｍの膜厚で順に形成
し、各膜をフォトリソグラフィー技術と異方性エッチン
グにより、ワードライン方向（ビットライン方向と直交
する方向）に分離するようにパターニングし、浮遊ゲー
ト２７、インターポリ絶縁膜２９、制御ゲート３１及び
シリコン酸化膜３３から構成される積層ゲート（スタッ
クゲート形状）を形成する。

【００２０】（Ｂ）基板２１上全面にＣＶＤシリコン酸
化膜３５を１５〜３０ｎｍ、さらにその上にＣＶＤシリ
コン窒化膜３７ａを７００〜９００ｎｍの膜厚でそれぞ
れ堆積する。シリコン窒化膜３７ａの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン（図３
（Ｅ）で４１として示される領域）上の空間がシリコン
窒化膜３７ａで埋め込まれるような膜厚にする。

【００２１】（Ｃ）少なくとも共通ソースラインが形成
される予定の領域のトンネル酸化膜２５が残るような条
件でシリコン窒化膜３７ａを異方性エッチングによりエ
ッチバックし、シリコン酸化膜３５及びシリコン窒化膜
３７ｂからなる積層側壁膜（サイドウオール）を形成す
る。続いて、隣り合う積層ゲートの間に形成予定の共通
ドレインラインが形成される領域を開口し、共通ソース
ライン形成予定領域と共通ソースライン側の積層側壁膜
上をマスクするように、レジスト３９をフォトリソグラ
フィー技術を用いてパターニングする。

【００２２】（Ｄ）レジスト３９をマスクにして、シリ
コン窒化膜３７ｂ、シリコン酸化膜３５及びトンネル酸
化膜２５を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板２１表面を露出させる。

【００２３】（Ｅ）次に、スタックゲートをマスクにし
て、基板２１を自己整合的に異方性エッチングし、深さ
が５００ｎｍのトレンチ４１を形成する。このとき、シ
リコン酸化膜３３がエッチングストッパー膜として作用
し、制御ゲート３１のエッチング防止の役目をしてい
る。そして、ヒ素を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の
条件でトレンチ４１に自己整合的に注入し、共通ドレイ
ン拡散層４５を形成する。このとき、トレンチ４１の底
部及び側面に効率良く注入できるように、基板２１に対
して斜め方向から注入することが望ましい。

【００２４】また、ここでトレンチ４１を図１１（Ａ）
のように、基板２１に対して垂直な方向にエッチングし
た場合には、トンネル酸化膜２５近傍（図中○印部分）
の注入不純物濃度が低下することがあるので、図１１
（Ｂ）のように基板２１に対して順テーパー形状にエッ
チングすると、トンネル酸化膜２５近傍（図中○印部
分）にも効率良く注入でき、注入不純物濃度の低下を未
然に防ぐことができて好都合である。

【００２５】トンネル酸化膜２５近傍の注入不純物濃度
の低下を防ぐ他の方法として、ＥＣＲ放電を用いたプラ
ズマドーピング法がある。この方法を用いて、例えばＨ
ｅガスで希釈したＡｓＨ₃ガス雰囲気中において、ＥＣ
Ｒ放電中の真空度を５×１０^- ⁴〜１０×１０^-4ｔｏｒｒ
に保ち、ガス流量、パワー及びプロセス時間を適当な値
に設定し、ウエハ近傍のプラズマ密度を制御しながら、
ヒ素のドーピングを行なうと、トレンチ４１の底部及び
側面にトンネル酸化膜２５近傍も含めて効率よく、かつ
均一に不純物層を形成することができる。

【００２６】トンネル酸化膜２５近傍の注入不純物濃度
の低下を防ぐさらに他の方法として、図１２（Ａ）に示
されるように、トレンチ４１を形成した後、ＰＳＧ（リ
ンガラス）膜４３をＣＶＤ法により堆積し、その後の熱
処理によって、トレンチ４１の底部及び側面に、トンネ
ル酸化膜２５近傍も含めて効率よく、かつ均一に不純物
層を形成できる。ＰＳＧ膜４３は、図１２（Ｂ）に示さ
れるように、その後のエッチバック法によりトレンチ４
１の底部の基板２１が露出するようにエッチングすれば
よい（図１２（Ｂ））。

【００２７】（Ｆ）工程を示す図３に戻ると、レジスト
３９を除去した後、再度レジスト４７を形成し、隣り合
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン４５はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト４７を
パターニングする。レジスト４７及びシリコン窒化膜３
７ｂをマスクにして自己整合的にシリコン酸化膜３５と
トンネル酸化膜２５を異方性エッチングし、基板２１表
面を露出させる。続いて基板２１を異方性エッチング
し、深さが５００ｎｍのトレンチ４９を形成する。そし
て、ヒ素を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件でト
レンチ４９に自己整合的に注入し、共通ソースライン拡
散層５３を形成する。

【００２８】（Ｇ）レジスト４７を除去した後、トレン
チ４１及びトレンチ４９が埋め込まれるように、厚さが
５００〜１０００ｎｍの高融点金属のタングステン５５
ａをＣＶＤ法によって形成する。

【００２９】（Ｈ）エッチバック法によりトレンチ４９
内のタングステン５５ａの表面が基板２１表面よりも下
方になるまでエッチングし、埋込タングステン５５ｂを
形成する。次に、埋込タングステン５５ｂの異常酸化防
止用のキャップ膜として、リン又はヒ素が１×１０²⁰〜
１×１０²¹／ｃｍ³程度含まれるアモルファスシリコン
膜又はポリシリコン膜５７ａを、トレンチ４１とトレン
チ４９が埋め込まれるように、５００〜１０００ｎｍの
厚さに形成する。

【００３０】ここで、タングステン５５ａの代わりにタ
ングステンシリサイド膜を用いても同様な方法で作製で
きる。また、タングステン５５ａの代わりに、リン又は
ヒ素が１×１０²⁰〜１×１０²¹／ｃｍ³程度含まれるア
モルファスシリコン膜又はポリシリコン膜を用いること
もでき、その場合には異常酸化防止用のキャップ膜が不
要になる。

【００３１】（Ｉ）次にエッチバック法により共通ソー
ス拡散層のトレンチ４９内のアモルファスシリコン膜又
はポリシリコン膜５７ａが基板２１表面と同じ位置にな
るまでエッチングし、埋込みアモルファスシリコン膜又
はポリシリコン膜５７ｂを形成する。

【００３２】（Ｊ）次に、熱燐酸によるウエットエッチ
ングによりシリコン窒化膜３７ｂの除去を行い、続いて
ＣＶＤシリコン窒化膜５９を３０〜６０ｎｍ、ＣＶＤシ
リコン酸化膜６１を２０〜６０ｎｍの膜厚になるように
堆積した後、異方性エッチングによって、シリコン酸化
膜６１をオーバーエッチ率０％の条件でエッチングし、
続いて選択ゲート６７（図４（Ｌ）に図示）のゲート絶
縁膜６３（図４（Ｋ）に図示）が形成される領域のシリ
コン酸化膜３５が残るような条件でシリコン酸化膜６１
をマスクにシリコン窒化膜５９をエッチバックし、シリ
コン酸化膜６１、シリコン窒化膜５９、シリコン酸化膜
３５の積層側壁膜（サイドウオール）を形成する。

【００３３】（Ｋ）そして、選択ゲート６７（図４
（Ｌ）に図示）下のゲート酸化膜６３を形成する領域の
シリコン酸化膜３５とトンネル酸化膜２５をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜６３を８〜１５ｎｍの厚さを
形成する。このとき、同時に埋め込みアモルファスシリ
コン膜またはポリシリコン膜５７ｂ上にもシリコン酸化
膜６５が１５〜３０ｎｍ程度形成される。

【００３４】（Ｌ）次に、選択ゲート６７となるポリシ
リコン膜を１００〜１５０ｎｍ、その上にタングステン
シリサイド膜を５０〜１２０ｎｍの厚さに形成しワード
ライン方向（制御ゲート３１に直交する方向で、図１の
メモリアレイの平面図ではＡＡ’方向）に所望な幅で異
方性エッチングでパターニングを行い、以降は公知技術
により周辺ゲートトランジスタ形成、配線形成を行なっ
ていく。なお上述の説明では省略したが、共通ドレイン
拡散層４５、共通ソース拡散層５３のＮ型不純物（Ａ
ｓ）の活性化のための熱処理を適当な段階で行ってい
る。

【００３５】図２〜図４のこの実施例の製造方法では、
ドレインライン４５用のトレンチ４１とソースライン５
３用のトレンチ４９を別工程で形成しているので、構造
起因のエッチングレートの差（ドレイン側には両側にス
タックゲートがあるのでエッチングガスの侵入に差がで
きソース側ではエッチレートが早く、ドレイン側では遅
くなる）によるオーバーエッチの影響を回避でき、また
トレンチ内の不純物濃度分布を別個に制御できる。

【００３６】図７（Ｌ）は他の実施例の構造を表す断面
図である。図４（Ｌ）と同じ部分には同じ符号を符し、
その部分の説明は省略する。制御ゲート３１上には製造
時のエッチング工程での制御ゲート３１の損傷を防止す
るシリコン窒化膜７１が形成されており、浮遊ゲート２
７、インターポリ絶縁膜２９、制御ゲート３１及びシリ
コン酸化膜３３からなる積層体の側壁にはシリコン窒化
膜７３が形成されている。浮遊ゲート２７と選択ゲート
６７はシリコン窒化膜７３により絶縁され、制御ゲート
３１と選択ゲート６７はシリコン窒化膜７１，７３によ
り絶縁されている。

【００３７】次に図５（Ａ）〜（Ｄ）、図６（Ｅ）〜
（Ｈ）及び図７（Ｉ）〜（Ｌ）はメモリセルの製造方法
の他の実施例を表す工程断面図である。これらの図を用
いてその実施例を説明する。（Ａ）図２（Ａ）と同様に、公知の技術によりＰ型半導
体基板２１にＰ型ウェル２３を形成し、素子分離領域に
素子分離用のフィールド酸化膜を形成し、素子分離領域
を除く基板２１表面に、膜厚が７〜１１ｎｍのトンネル
酸化膜２５を形成した後、基板２１全面に浮遊ゲート２
７となるポリシリコン膜を１００〜１５０ｎｍの厚さに
堆積し、その上にインターポリ絶縁膜２９のうちのボト
ム酸化膜とその上のＣＶＤシリコン窒化膜をそれぞれ５
〜１５ｎｍ、５ｎｍ〜１５ｎｍの膜厚で堆積する。次
に、インターポリ絶縁膜２９を構成するシリコン窒化膜
から浮遊ゲート２７となるポリシリコン膜までを、ビッ
トライン方向（紙面垂直方向）に分離するように帯状に
パターニングする。

【００３８】そして、インターポリ絶縁膜２９を構成す
る残りのトップ酸化膜を５ｎｍ〜１５ｎｍ、その上に制
御ゲート３１となるポリシリコン膜を１００ｎｍ〜１５
０ｎｍ、さらにその上にＣＶＤシリコン窒化膜７１を２
００ｎｍ〜３５０ｎｍの膜厚で順に形成し、各膜をフォ
トリソグラフィー技術と異方性エッチングにより、ワー
ドライン方向（ビットライン方向と直交する方向）に分
離するようにパターニングし、浮遊ゲート２７、インタ
ーポリ絶縁膜２９、制御ゲート３１及びシリコン窒化膜
７１から構成される積層ゲート（スタックゲート形状）
を形成する。

【００３９】（Ｂ）基板２１上全面にＣＶＤシリコン窒
化膜７３を１５〜３０ｎｍ、さらにその上にＣＶＤシリ
コン酸化膜７４ａを７００〜９００ｎｍの膜厚でそれぞ
れ堆積する。シリコン酸化膜７４ａの膜厚は、隣り合う
積層ゲートの間に形成予定の共通ドレインライン（図６
（Ｅ）で４１として示される領域）上の空間がシリコン
酸化膜７４ａで埋め込まれるような膜厚にする。ここ
で、選択ゲート６７（図７(Ｌ)で図示）と浮遊ゲート２
７、制御ゲート３１との絶縁性を向上させるために、シ
リコン窒化膜７３を形成する前に熱酸化法により浮遊ゲ
ート２７、制御ゲート３１の側壁にシリコン酸化膜を形
成してもよい。

【００４０】（Ｃ）少なくとも共通ソースラインが形成
される予定の領域のトンネル酸化膜２５が残るような条
件でシリコン酸化膜７４ａを異方性エッチングによりエ
ッチバックし、シリコン窒化膜７３及びシリコン酸化膜
７４ｂからなる積層側壁膜を形成する。続いて、図２
（Ｃ）と同様に、隣り合う積層ゲートの間に形成予定の
共通ドレインラインが形成される領域を開口し、共通ソ
ースライン形成予定領域と共通ソースライン側の積層側
壁膜上をマスクするように、レジスト３９をフォトリソ
グラフィー技術を用いてパターニングする。

【００４１】（Ｄ）レジスト３９をマスクにして、シリ
コン酸化膜７４ｂ、シリコン窒化膜７３及びトンネル酸
化膜２５を順番に異方性エッチングし、共通ドレインラ
イン形成予定領域の基板２１表面を露出させる。

【００４２】（Ｅ）次に、図３（Ｅ）と同様に、スタッ
クゲートをマスクにして、基板２１を自己整合的に異方
性エッチングし、深さが５００ｎｍのトレンチ４１を形
成する。このとき、シリコン窒化膜７１がエッチングス
トッパー膜として作用し、制御ゲート３１のエッチング
防止の役目をしている。そして、ヒ素を７０ｋｅＶ、５
×１０¹⁵／ｃｍ²の条件でトレンチ４１に自己整合的に
注入し、共通ドレイン拡散層４５を形成する。このと
き、トレンチ４１の底部及び側面に効率よく注入できる
ように、基板２１に対して斜め方向から注入することが
望ましい。

【００４３】（Ｆ）図３（Ｆ）と同様に、レジスト３９
を除去した後、再度レジスト４７を形成し、隣り合う積
層ゲート間に形成予定の共通ソースライン形成領域を開
口し、共通ドレインライン４５はマスクされるように、
フォトリソグラフィー技術を用いてレジスト４７をパタ
ーニングする。レジスト４７及びシリコン酸化膜７４ｂ
をマスクにして自己整合的にシリコン窒化膜７３とトン
ネル酸化膜２５を異方性エッチングし、基板２１表面を
露出させ、続いて基板２１を異方性エッチングし、深さ
が５００ｎｍのトレンチ４９を形成する。そして、ヒ素
を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件でトレンチ４
９に自己整合的に注入し、共通ソースライン拡散層５３
を形成する。

【００４４】（Ｇ）図３（Ｇ）と同様に、レジスト４７
を除去した後、トレンチ４１及びトレンチ４９が埋め込
まれるように、厚さが５００〜１０００ｎｍの高融点金
属のタングステン５５ａをＣＶＤ法によって形成する。

【００４５】（Ｈ）図３（Ｈ）と同様に、エッチバック
法によりトレンチ４９内のタングステン５５ａの表面が
基板２１表面よりも下方になるまでエッチングし、埋込
タングステン５５ｂを形成する。次に、埋込タングステ
ン５５ｂの異常酸化防止用のキャップ膜として、リン又
はヒ素が１×１０²⁰〜１×１０²¹／ｃｍ³程度含まれる
アモルファスシリコン膜又はポリシリコン膜５７ａを、
トレンチ４１とトレンチ４９が埋め込まれるように、５
００〜１０００ｎｍの厚さに形成する。

【００４６】（Ｉ）次に、図４（Ｉ）と同様に、エッチ
バック法により共通ソース拡散層のトレンチ４９内のア
モルファスシリコン膜又はポリシリコン膜５７ａが基板
２１表面と同じ位置になるまでエッチングし、埋込みア
モルファスシリコン膜又はポリシリコン膜５７ｂを形成
する。

【００４７】（Ｊ）次に、フッ酸を含む水溶液によるウ
エットエッチングによりシリコン酸化膜７４ｂの除去を
行なう。続いてＣＶＤシリコン酸化膜６９を３０〜６０
ｎｍの膜厚になるように堆積した後、異方性エッチング
によって、そのシリコン酸化膜６９をエッチバックし、
続いてシリコン酸化膜６９をマスクにして選択ゲート６
７（図７（Ｌ）に図示）のゲート絶縁膜６３（図７
（Ｌ）に図示）が形成される領域のトンネル酸化膜２５
が残るような条件でシリコン窒化膜７３をエッチングし
て、シリコン酸化膜６９とシリコン窒化膜７３の積層側
壁膜を形成する。

【００４８】（Ｋ）そして、選択ゲート下のゲート酸化
膜６３を形成する領域のトンネル酸化膜２５をフッ酸を
含む水溶液でウエットエッチングし、除去する。続い
て、熱酸化法によりゲート酸化膜６３を８〜１５ｎｍの
厚さに形成する。このとき、埋め込みアモルファスシリ
コン膜またはポリシリコン膜５７ｂ上にも同時にシリコ
ン酸化膜６５が１５〜３０ｎｍ程度形成される。

【００４９】（Ｌ）次に、選択ゲート６７となるポリシ
リコン膜を１００〜１５０ｎｍ、その上にタングステン
シリサイド膜を５０〜１２０ｎｍの厚さに形成し、ワー
ドライン方向（図１のメモリアレイの平面図でＡＡ’方
向）に所望の幅をもつように異方性エッチングでパター
ニングを行なう。それ以降は公知技術により周辺ゲート
トランジスタ形成、配線形成を行なっていく。なお、上
述の説明では省略したが、共通ドレイン拡散層４５、共
通ソース拡散層５３のＮ型不純物（Ａｓ）の活性化のた
めの熱処理を適当な段階で行っている。

【００５０】図５〜図７のこの製造方法では、図２〜図
４の製造方法の効果に加えて、半導体基板のトレンチへ
の導体膜上の絶縁膜を熱酸化法で作製する際のスタック
ゲートを耐酸化膜であるシリコン窒化膜を覆っておくこ
とにより、スタックゲート側壁部の酸化によるスタック
ゲート長の縮小化が防止され、導体膜上の絶縁膜のプロ
セスマージン（酸化時間）を大きくできる。

【００５１】図１０（Ｌ）はメモリセルのさらに他の実
施例を表す断面図である。図４（Ｌ）と同じ役割をする
部分には同じ符号を付し、その部分の説明は省略する。
この実施例では、ソース拡散層はトレンチ４９内に形成
されているが、ドレイン拡散層の形成領域にはトレンチ
は形成されていない。

【００５２】図８（Ａ）〜（Ｄ）、図９（Ｅ）〜（Ｈ）
及び図１０（Ｉ）〜（Ｌ）はメモリセルの製造方法のさ
らに他の実施例を表す工程断面図である。これらの図を
用いて実施例を説明する。（Ａ）図２（Ａ）と同様にして、Ｐ型半導体基板２１に
Ｐ型ウェル２３、素子分離用のフィールド酸化膜、トン
ネル酸化膜２５を形成した後、浮遊ゲート２７、インタ
ーポリ絶縁膜２９、制御ゲート３１及びシリコン酸化膜
３３から構成される積層ゲート（スタックゲート形状）
を形成する。

【００５３】（Ｂ）基板２１上全面にＣＶＤシリコン酸
化膜７９を１５〜３０ｎｍの厚さに堆積した後、隣り合
う積層ゲートの間に形成予定の共通ドレインライン（図
３（Ｅ）の４１で図示した領域）が形成される領域を開
口し、共通ソースライン上はマスクされるようにフォト
リソ技術を用いてレジスト８５をパターニングする。そ
してヒ素を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件で基
板２１に注入し、共通ドレインライン拡散層７７を形成
する。

【００５４】（Ｃ）基板２１上全面にＣＶＤシリコン窒
化膜基板２１知的所有権部御中ａを７００〜９００ｎ
ｍの厚さに堆積する。（Ｄ）共通ソースラインが形成される領域のトンネル酸
化膜２５が残るような条件でシリコン窒化膜８３ａを異
方性エッチングでエッチバックし、シリコン酸化膜７９
とシリコン窒化膜８３ｂの積層側壁膜を形成する。

【００５５】（Ｅ）次にレジスト８０を形成し、隣り合
う積層ゲート間に形成予定の共通ソースライン形成領域
を開口し、共通ドレインライン７７はマスクされるよう
に、フォトリソグラフィー技術を用いてレジスト８０を
パターニングする。そして、レジスト４７及びシリコン
窒化膜８３ｂをマスクにして自己整合的にシリコン酸化
膜７９とトンネル酸化膜２５を異方性エッチングし、基
板２１表面を露出させ、続いて基板２１を異方性エッチ
ングし、深さが５００ｎｍのトレンチ４９を形成する。
そして、ヒ素を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件
でトレンチ４９に自己整合的に注入し、共通ソースライ
ン拡散層５３を形成する。

【００５６】（Ｆ）次に、ＣＶＤ法により高融点金属の
タングステン５５ａを、トレンチ４９が埋め込まれるよ
うに、厚さが５００〜１０００ｎｍになるように形成す
る。（Ｇ）その後、エッチバック法により共通ソース拡散層
のトレンチ４９内のタングステン５５ａの表面が基板２
１表面よりも下方になるまでエッチングし、埋め込みタ
ングステン５５ｂを形成する。

【００５７】（Ｈ）次に、埋込タングステン５５ｂの異
常酸化防止用のキャップ膜として、リン又はヒ素が１×
１０²⁰〜１×１０²¹／ｃｍ³程度含まれるアモルファス
シリコン膜又はポリシリコン膜５７ａを、トレンチ４９
が埋め込まれるように、５００〜１０００ｎｍの厚さに
形成する。

【００５８】（Ｉ）次に、エッチバック法により共通ソ
ース拡散層のトレンチ４９内のアモルファスシリコン膜
またはポリシリコン膜５７ａが基板２１表面と同じ高さ
になるまでエッチングし、埋め込みアモルファスシリコ
ン膜またはポリシリコン膜５７ｂを形成する。

【００５９】（Ｊ）次に、熱燐酸によるウエットエッチ
ングによりシリコン窒化膜８３ｂの除去を行なう。その
後、ＣＶＤシリコン窒化膜８２を３０〜６０ｎｍ、ＣＶ
Ｄシリコン酸化膜８９を２０〜６０ｎｍの膜厚になるよ
うに堆積した後、異方性エッチングによって、シリコン
酸化膜８９をオーバーエッチ率０％の条件でエッチング
し、続いて選択ゲート６７（図１０（Ｌ）に図示）のゲ
ート絶縁膜６３（図１０（Ｋ）に図示）が形成される領
域のシリコン酸化膜７９が残るような条件でシリコン酸
化膜８９をマスクにしてシリコン窒化膜８２をエッチバ
ックし、シリコン酸化膜８９、シリコン窒化膜８２及び
シリコン酸化膜７９の積層側壁膜を形成する。

【００６０】（Ｋ）そして、選択ゲート６７（図１０
（Ｌ）に図示）下のゲート酸化膜６３を形成する領域の
シリコン酸化膜７９とトンネル酸化膜２５をフッ酸を含
む水溶液でウエットエッチングし、除去する。続いて熱
酸化法によりゲート酸化膜６３を８〜１５ｎｍの厚さに
形成する。このとき、埋込みアモルファスシリコン膜ま
たはポリシリコン膜２５７ｂ上にも同時にシリコン酸化
膜６５が１５〜３０ｎｍ程度形成される。

【００６１】（Ｌ）次に、選択ゲート６７となるポリシ
リコン膜を１００〜１５０ｎｍ、その上にタングステン
シリサイド膜を５０〜１２０ｎｍの厚さに形成し、ワー
ドライン方向（図２のメモリアレイの平面図でＡＡ’方
向）に所望に幅で異方性エッチングでパターニングを行
なう。それ以降は公知技術により周辺ゲートトランジス
タ形成、配線形成を行なっていく。

【００６２】なお上述の説明では省略したが、共通ドレ
イン拡散層７７、共通ソース拡散層５３のＮ型不純物
（Ａｓ）の活性化のための熱処理を適当な段階で行って
いる。図８〜図１０の製造方法によっても、共通ソース
拡散層側のスタックゲート横の積層側壁膜形成により、
自己整合的な共通ソース拡散層形成とセレクトゲート絶
縁膜の形成領域の導体層埋め込み時のエッチバックダメ
ージを回避している。

【００６３】一般的にアプリケーションに適応した製品
を提供するため図１３（Ａ）のようにフラッシュＥＥＰ
ＲＯＭメモリセルをセクタブロック部９１（例えば６４
Ｋバイト、３２Ｋバイトなど）に分けて、ブロックセレ
クトトランジスタ部９３を介して各ブロックにアクセス
するアーキテクチャを採用している。本発明のフラッシ
ュＥＥＰＲＯＭメモリセルを用いる場合、その構成は図
１３（Ｂ）のようになる。ブロックセレクトトランジス
タ部９３の破線の部分９５が共通ドレイン拡散層、共通
ソース拡散層のブロックセレクトトランジスタを形成し
ている。図示は省略されているが、各ブロックセレクト
トランジスタ９５の２本のゲート９９の間の拡散層は、
コンタクトホールを介してメタルビットラインに接続さ
れている。

【００６４】図１４（Ｂ）の構成を詳細に説明する。メ
モリブロック部９１には、上記の実施例で説明したメモ
リセルがマトリクス状に配列されている。ここでは、図
４（Ｌ）に示したメモリセルについて説明する。シリコ
ン基板に共通のソースライン５３と共通のドレインライ
ン４５が交互に互いに平行に形成され、基板上にはトン
ネル酸化膜を介してメモリセルごとに分離された浮遊ゲ
ート２７が形成されている。浮遊ゲート２７はドレイン
ライン４５と一部オーバーラップし、ソースライン５３
とは距離をもって配置されている。浮遊ゲート２７上に
は層間絶縁膜を介してソースライン５３及びドレインラ
イン４５と平行に帯状の制御ゲート３１が形成されてお
り、制御ゲート３１上には絶縁膜を介し、ソースライン
５３と浮遊ゲート２７との間の基板上にはゲート酸化膜
を介してソースライン５３及びドレインライン４５と直
交する方向に延びる帯状の選択ゲート６７が形成されて
いる。６８は素子分離のためのＬＯＣＯＳであり、制御
ゲート３１の延びる方向に隣接するメモリセルのチャネ
ル間を分離している。

【００６５】メモリセルブロック部９１のトレンチ４
１，４９は、ブロックセレクトトランジスタ部９３のブ
ロックセレクトトランジスタ９５まで延びて連続して形
成されており、それらのトレンチ４１，４９の底部及び
側壁に形成された拡散層によるドレインライン４５、ソ
ースライン５３もメモリセルブロック部９１からブロッ
クセレクトトランジスタ９５まで連続して形成されてい
る。そして、トレンチ４１，４９内にはドレインライン
４５、ソースライン４５の低抵抗化を図るために埋込み
タングステン５５ｂが埋め込まれており、その上には埋
込みタングステン５５ｂの異常酸化を防止するためのポ
リシリコン膜５７ｂが埋め込まれており、ポリシリコン
膜５７ｂの表面にはシリコン酸化膜６５が形成されてい
る。ブロックセレクトトランジスタ９５は後で説明する
図１５（Ｇ）又は図１７（Ｇ）に示されるように、拡散
層１０３，１０３間にゲート酸化膜９７を介してゲート
９９を備えている。

【００６６】次に、ブロックセレクトトランジスタ９５
を製造する方法について説明する。図１４と図１５は図
１３（Ｂ）中のＢＢ’断面で見た図、図１６と図１７は
図１３（Ｂ）中のＣＣ’断面で見た図である。ここで
は、図２〜図４に示した製造方法においてブロックセレ
クトトランジスタ９５を製造する方法を例にして説明す
る。

【００６７】（Ａ）図１４（Ａ）、図１６（Ａ）は、図
３（Ｅ）に対応している。レジスト３９は共通ソースラ
イン拡散層形成領域（連結しているブロックセレクトト
ランジスタ形成領域も含まれる）上と、共通ドレインラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲートとそのレジスト
３９をマスクにして基板２１を異方性エッチングし、ト
レンチ４１を５００ｎｍの深さまで形成し、ヒ素を７０
ｋｅＶ、５×１０¹⁵／ｃｍ²の条件でトレンチ４１に注
入し、共通ドレインライン拡散層４５を形成している。

【００６８】（Ｂ）図１４（Ｂ）、図１６（Ｂ）は、図
３（Ｆ）に対応している。レジスト４７は共通ドレイン
ライン拡散層形成領域（連結しているブロックセレクト
トランジスタ形成領域も含まれる）上と、共通ソースラ
イン拡散層と連結しているブロックセレクトトランジス
タ形成領域上にマスクされ、積層ゲート横の積層側壁膜
とレジスト４７をマスクにして基板２１を異方性エッチ
ングし、トレンチ４９を５００ｎｍの深さまで形成し、
ヒ素を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件でトレン
チ４９に注入し、共通ソースライン拡散層５３を形成し
ている。

【００６９】（Ｃ）図１４（Ｃ）、図１６（Ｃ）は、図
４（Ｉ）に対応している。共通ドレインライン拡散層用
トレンチ４１と共通ソースライン拡散層用トレンチ４９
内に高融点金属であるタングステン５５ｂとＮ型不純物
を含んだアモルファスシリコン膜またはポリシリコン膜
５７ｂが埋め込まれている状態を示している。

【００７０】（Ｄ）図１５（Ｄ）、図１７（Ｄ）は、図
４（Ｋ）に対応している。熱酸化法によりゲート酸化膜
９７を８〜１５ｎｍの厚さを形成し、同時に埋込みアモ
ルファスシリコン膜またはポリシリコン膜５７ｂ上にも
シリコン酸化膜６５が１５〜３０ｎｍ程度形成される。

【００７１】（Ｅ）図１５（Ｅ）、図１７（Ｅ）は、図
４（Ｌ）に対応している。選択ゲート６７及びブロック
セレクトゲート９９となるポリシリコン膜を１００〜１
５０ｎｍ、その上にタングステンシリサイド膜を５０〜
１２０ｎｍの厚さに形成する。まず初めにブロックセレ
クトトランジスタ形成領域上のポリシリコン膜／タング
ステンシリサイド膜はレジストでマスクされ、選択ゲー
ト６７をワードライン方向（図１のメモリアレイの平面
図でＡＡ’方向）に所望な幅で異方性エッチングでパタ
ーニングを行なう。次に、選択ゲート６７はレジストで
マスクされ、ブロックセレクトゲート９９をワードライ
ン方向に所望な幅で異方性エッチングでパターニングを
行う。

【００７２】（Ｆ）図１５（Ｆ）、図１７（Ｆ）は、図
４には対応している図はないが、公知技術によりメモリ
セルブロック領域上にはマスクされ、ブロックセレクト
トランジスタ形成領域上は開口し、かつその開口が共通
ドレインライン拡散層用トレンチ４１と共通ソースライ
ン拡散層用トレンチ４９にオーバーラップするようにレ
ジスト１０１を形成し、Ｎ型不純物、例えばヒ素（Ａ
ｓ）を７０ｋｅＶ、５×１０¹⁵／ｃｍ²の条件で注入
し、共通ソース・ドレイン拡散層１０３を形成する。（Ｇ）図１５（Ｇ）、図１７（Ｇ）に示されるように、
上述の製造方法により、フラッシュＥＥＰＲＯＭメモリ
セルをブロック毎にまとめた半導体記憶装置集積回路が
得られる。

【００７３】

【発明の効果】本発明による半導体記憶装置は、スプリ
ットゲート型フラッシュＥＥＰＲＯＭのセルにおいて、
少なくともソース拡散層を半導体基板に形成したトレン
チの底面及び側面に形成された不純物拡散層と、そのト
レンチに埋め込まれた導体層とを備えたものとすること
により、低抵抗化し、セル読み出しのスピードを高速に
することができる。本発明の製造方法では、メモリセル
のスタックゲートの側壁にシリコン酸化膜とシリコン窒
化膜からなる第一の積層側壁膜を形成し、ソース拡散層
となるべき領域には、その第一の積層側壁膜をマスクに
して自己整合的に半導体基板にトレンチを形成し、その
トレンチ内の底面及び側面に不純物を導入して不純物層
を形成するようにしたので、共通ソース拡散層側のスタ
ックゲート横の積層側壁膜形成により、自己整合的な共
通ソース拡散層形成とセレクトゲート絶縁膜の形成領域
の導体層埋め込み時のエッチバックダメージ回避が可能
になる。

【図面の簡単な説明】

【図１】従来の不揮発性半導体記憶装置を表す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’線に沿
った位置での断面図である。

【図２】本発明による製造方法の一実施例の初めの部
分を表す工程断面図である。

【図３】同実施例の図２の続きの工程を表す工程断面
図である。

【図４】同実施例の図３の続きの工程を表す工程断面
図である。

【図５】本発明による製造方法の他の実施例工程断面
図である。

【図６】同実施例の図５の続きの工程を表す工程断面
図である。

【図７】同実施例の図６の続きの工程を表す工程断面
図である。

【図８】本発明による製造方法のさらに他の実施例の
初めの部分を表す工程断面図である。

【図９】同実施例の図８の続きの工程を表す工程断面
図である。

【図１０】同実施例の図９の続きの工程を表す工程断
面図である。

【図１１】トレンチの形状による拡散層の注入状態を
比較した図であり、（Ａ）は方形状に形成されたトレン
チを表す断面図、（Ｂ）はテーパー状に形成されたトレ
ンチを表す断面図である。

【図１２】トレンチに不純物を均一に注入する方法を
示す断面図であり、（Ａ）はリンガラスを基板上全面に
堆積した状態での断面図、（Ｂ）は（Ａ）のリンガラス
をエッチバックした状態を表す断面図である。

【図１３】本発明による半導体記憶装置の構成の一部
を表す図であり、（Ａ）はブロック図、（Ｂ）は（Ａ）
の一部分を表す平面図である。

【図１４】ブロックセレクトトランジスタ部の製造方
法の一実施例の前半部を表す工程断面図であり、図１３
のＢ−Ｂ’線に沿った位置での断面図である。

【図１５】同実施例の図１４の続きの工程断面図であ
る。

【図１６】同実施例の前半部を図１３のＣ−Ｃ’線に
沿った位置で示す断面図である。

【図１７】同実施例の図１６の続きの工程断面図であ
る。

【符号の説明】

２１Ｐ型半導体基板２３Ｐ型ウェル２５トンネル酸化膜２７浮遊ゲート２９インターポリ絶縁膜３１制御ゲート３３，３５，６１，６５，６９，７４ａ，７４ｂ，７
９，８９シリコン酸化膜３７ａ，３７ｂ，５９，７１，７３，８２，８３ａ，８
３ｂシリコン窒化膜４１，４９トレンチ４５ドレインライン５３ソースライン５５ｂタングステン５７ｂ高濃度不純物ポリシリコン膜６３ゲート酸化膜６７選択ゲート

Claims

【特許請求の範囲】

【請求項１】半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲートを含むゲート積層体が形成さ
れ、浮遊ゲートはソース・ドレインの拡散層の一方の側
に寄せられ、他方の拡散層とは距離をもって配置されて
おり、前記ゲート積層体のうちの浮遊ゲート以外の１つ
のゲートが浮遊ゲートの外側でチャネル上にゲート絶縁
膜を介して存在している半導体記憶装置において、前記半導体記憶装置の少なくともソース拡散層は、半導
体基板に形成したトレンチの底面及び側面に形成された
不純物拡散層と、そのトレンチに埋め込まれた導体層と
を備えていることを特徴とする半導体記憶装置。
【請求項２】前記半導体記憶装置のソース拡散層とド
レイン拡散層の両方が、半導体基板に形成したトレンチ
の底面及び側面に形成された不純物拡散層と、そのトレ
ンチに埋め込まれた導体層とを備えている請求項１に記
載の半導体記憶装置。
【請求項３】半導体基板に形成したトレンチの内側に
形成する導体層は高融点金属膜、高不純物濃度のポリシ
リコン膜、及びシリサイド膜のうちの少なくとも１種類
を含んでいる請求項１又は２に記載の半導体記憶装置。
【請求項４】選択ゲートとその他のゲートを電気的に
絶縁するための絶縁膜は、シリコン酸化膜とシリコン窒
化膜のうちの少なくとも１種類を含んでいる請求項１か
ら３のいずれかに記載の半導体記憶装置。
【請求項５】複数のメモリセルブロックを含むメモリ
セルブロック部と、所望のメモリセルブロックを選択す
るブロックセレクトトランジスタ部とを備え、前記メモリセルブロックに含まれるメモリセルは、半導
体基板上のチャネル上にトンネル絶縁膜を介して浮遊ゲ
ートを含むゲート積層体が形成され、浮遊ゲートはソー
ス・ドレインの拡散層の一方の側に寄せられ、他方の拡
散層とは距離をもって配置されており、前記ゲート積層
体のうちの浮遊ゲート以外の１つのゲートが浮遊ゲート
の外側でチャネル上にゲート絶縁膜を介して存在してい
る半導体記憶装置であり、かつ、その半導体記憶装置の
少なくともソース拡散層は、半導体基板に形成したトレ
ンチの底面及び側面に形成された不純物拡散層と、その
トレンチに埋め込まれた導体層とを備えており、前記ブロックセレクトトランジスタ部のブロックセレク
トトランジスタはトレンチをもたないドレイン拡散層と
ソース拡散層を備えている半導体記憶装置集積回路。
【請求項６】半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の（Ａ）から（Ｆ）までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。（Ａ）半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン酸化膜又は単
層或いは積層の絶縁性薄膜であるような積層ゲートで、
前記積層ゲートがビットラインに平行で、ドレイン拡散
層を挟んで対向しているようにスタックゲート形状にな
るように形成する工程、（Ｂ）ドレイン拡散層となるべき領域にのみ不純物層を
形成する工程、（Ｃ）前記積層ゲートの側壁に第二のシリコン酸化膜と
シリコン窒化膜からなる第一の積層側壁膜を形成し、ソ
ース拡散層となるべき領域のみに、第一の積層側壁膜を
マスクにして自己整合的に半導体基板にトレンチを形成
し、そのトレンチの底面及び側面に不純物を導入して不
純物層を形成する工程、（Ｄ）ソース拡散層となるべき領域のトレンチ内に導体
層を形成する工程、（Ｅ）第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、（Ｆ）少なくともソース拡散層となるべき領域のトレン
チ内に形成した導体層上に絶縁膜を形成する工程。
【請求項７】半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の（Ａ）から（Ｆ）までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。（Ａ）半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン酸化膜又は単
層或いは積層の絶縁性薄膜であるような積層ゲートで、
前記積層ゲートがビットラインに平行で、ドレイン拡散
層を挟んで対向しているようにスタックゲート形状にな
るように形成する工程、（Ｂ）前記積層ゲートの側壁に第二のシリコン酸化膜と
シリコン窒化膜からなる第一の積層側壁膜を形成した
後、ドレイン拡散層となるべき領域にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する工程、（Ｃ）ソース拡散層となるべき領域に、第一の積層側壁
膜をマスクにして自己整合的に半導体基板にトレンチを
形成し、そのトレンチ内の底面及び側面に不純物を導入
して不純物層を形成する工程、（Ｄ）前記両トレンチ内に導体層を埋め込む工程、（Ｅ）第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、（Ｆ）前記両トレンチ内に埋め込んだ導体層上に絶縁膜
を形成する工程。
【請求項８】半導体基板上のチャネル上にトンネル絶
縁膜を介して浮遊ゲート、制御ゲート及び選択ゲートが
順に積層形成されるとともに、浮遊ゲートはドレイン拡
散層側に寄せられ、ソース拡散層とは距離をもって配置
されており、選択ゲートが前記チャネル上にゲート絶縁
膜を介して存在している半導体記憶装置の製造方法にお
いて、以下の（Ａ）から（Ｆ）までの工程を含んでソー
ス・ドレインを形成することを特徴とする半導体記憶装
置の製造方法。（Ａ）半導体基板上のトンネル絶縁膜上に、少なくとも
浮遊ゲートを含み最上層が第一のシリコン窒化膜である
ような積層ゲートで、前記積層ゲートがビットラインに
平行で、ドレイン拡散層を挟んで対向しているようにス
タックゲート形状になるように形成する工程、（Ｂ）前記積層ゲートの側壁に第二のシリコン窒化膜と
シリコン酸化膜からなる第一の積層側壁膜を形成した
後、ドレイン拡散層となるべき領域にトレンチを形成
し、そのトレンチ内の底面及び側面に不純物を導入して
不純物層を形成する工程、（Ｃ）ソース拡散層となるべき領域に、第一の積層側壁
膜をマスクにして自己整合的に半導体基板にトレンチを
形成し、そのトレンチ内の底面及び側面に不純物を導入
して不純物層を形成する工程、（Ｄ）前記両トレンチ内に導体層を埋め込む工程、（Ｅ）第一の積層側壁膜の少なくとも一部を除去した
後、前記積層ゲートの側壁に第一の積層側壁膜よりも薄
い第二の積層側壁膜を形成する工程、（Ｆ）前記両トレンチ内に埋め込んだ導体層上に絶縁膜
を形成する工程。
【請求項９】トレンチ内に埋め込む導体層が次の工程
（α）と（β）を含んでいる請求項６から８のいずれか
に記載の半導体記憶装置の製造方法。（α）高融点金属とシリサイドのどちらか一方または両
方を、ソース拡散層となるべき領域のトレンチでは半導
体基板表面よりも低くなるように埋め込む工程、（β）トレンチに埋め込んだ高融点金属とシリサイドの
どちらか一方または両方の上に、アモルファスシリコン
層またはポリシリコン層を形成する工程。