JP2002036623A - Pulse width adding circuit and imaging apparatus comprising it - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize accurate control in the quantity of light for attaining a high image quality in a print engine easily using an LSI circuit. SOLUTION: A differential pixel modulation signal is inputted to a DFF1 performing a frequency division operation at the edge and a pulse delay circuit 2 and the Q output from the DFF1 is converted through a differentiation circuit 3 into a differential signal. Output from the pulse delay circuit 2 is inputted to a pulse delay circuit 4. Outputs from the differentiation circuit 3 and the pulse delay circuit 4 are inputted to an EXOR circuit 6 and a pulse delay circuit 5 for tracking the delay time of the EXOR circuit 6. Output signal from the EXOR circuit 6 is inputted to a differentiation circuit 8 outputting a differential pulse signal. Output from the pulse delay circuit 5 is inputted to a pulse delay circuit 7 for tracking the delay time of the differentiation circuit 8 and a differential pulse signal is outputted. The differential pulse signal is outputted through pulse delay circuits 14, 15, an EXOR circuit 16 and a differentiation circuit 17.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、パルス幅変調にお
けるパルス幅付加動作を行うパルス幅付加回路及びそれ
を用いた画像形成装置に関する。The present invention relates to a pulse width adding circuit for performing a pulse width adding operation in pulse width modulation, and an image forming apparatus using the same.

【０００２】[0002]

【従来の技術】パルス幅変調を使用してレーザ光量制御
を行っているものにレーザ印画エンジンがある。まずレ
ーザ印画エンジンについてカラー機を例にして説明す
る。2. Description of the Related Art A laser printing engine performs laser light quantity control using pulse width modulation. First, a laser printing engine will be described using a color machine as an example.

【０００３】レーザー印画エンジンは、カラー化の要望
が強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナー
を用いた印画プロセスは白黒に比べてそのままでは４倍
の印画時間を要してしまう。このため、使用される感光
ドラムを各色に設けた４ドラム化と、レーザも一挙に２
ライン書き込みできる２ビーム化を併用する印画エンジ
ンで対応することになる。[0003] Although there is a strong demand for colorization of a laser printing engine, a printing process using four-color toners of Ye, Cy, Mg, and Bk generally requires four times as long printing time as it is in black and white. . For this reason, the photosensitive drum used for each color is changed to four drums, and the laser is
A printing engine that uses a two-beam system capable of line writing will be used.

【０００４】図２０は、前述した４ドラム機の概略図で
あり、感光ドラム２４ａ〜２４ｄがインラインに配置さ
れて４色ごとの専用になり、印画紙３２に順次各色トナ
ーが転写されてカラー画像が再生される。各感光ドラム
には、図１９で示すように静電潜像を形成するためのレ
ーザビーム光量による画像書込み部が設けられている。
まず、図１９に示したの動作を説明する。FIG. 20 is a schematic diagram of the above-described four-drum machine, in which photosensitive drums 24a to 24d are arranged in-line and dedicated for each of four colors. Is played. As shown in FIG. 19, each photosensitive drum is provided with an image writing unit based on the amount of laser beam for forming an electrostatic latent image.
First, the operation shown in FIG. 19 will be described.

【０００５】（画像書込み部の説明）図１９は、レーザ
印画エンジンの画像書き込み部を説明するための図で、
レーザチップ２７は、レーザダイオードａ、ｂを有す２
ビームタイプのものであり、各バック光を受光するフォ
トダイオードｃから構成されている。(Explanation of Image Writing Unit) FIG. 19 is a diagram for explaining an image writing unit of the laser printing engine.
The laser chip 27 has laser diodes a and b.
It is of a beam type and is composed of a photodiode c that receives each back light.

【０００６】各レーザダイオードａ、ｂを発光制御する
駆動電流Ｉｄ１，Ｉｄ２は、ＬＤドライバ２８より供給
される。フォトダイオードｃからの発光量を検出したモ
ニター電流Ｉｍは、ＬＤドライバ２８に入力されレーザ
ダイオードａ、ｂの発光量のＡＰＣ（オートパワーコン
トロール）を行う。Drive currents Id1 and Id2 for controlling light emission of the laser diodes a and b are supplied from an LD driver 28. The monitor current Im that detects the amount of light emitted from the photodiode c is input to the LD driver 28 and performs APC (auto power control) of the amount of light emitted from the laser diodes a and b.

【０００７】レーザチップ２７は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
製造上できない。このため、図２１に示すように、格子
線で示される画素領域に対して、図示のようにレーザ走
査方向に、例えば１６画素離れた位置に２つのビームが
発生するように斜め配置しておく。レーザチップ２７か
ら発生した変調レーザビームは、モータ軸に固定されて
図中の矢印方向への回転するポリゴンミラー２２によっ
て偏光され、感光ドラム２４上に変調レーザビームを走
査する。The laser chip 27 cannot be manufactured with an interval between two laser emission points of one pixel (approximately 42 μm at 600 dpi). For this reason, as shown in FIG. 21, the beam is obliquely arranged in the laser scanning direction as shown in FIG. 21 so that two beams are generated, for example, at positions 16 pixels apart from each other. . The modulated laser beam generated from the laser chip 27 is polarized by the polygon mirror 22 fixed to the motor shaft and rotating in the direction of the arrow in the figure, and scans the photosensitive drum 24 with the modulated laser beam.

【０００８】ｆ−θレンズ２３は、偏光された変調レー
ザビームを感光ドラム２４上に線速度一定に集光するた
めのものである。感光ドラム２４及び印画トナーを予め
所定の静電帯電しておくと、感光ドラム２４上における
照射光量に応じて印画トナーの付着量が変わるため中間
調画像の印画が可能になる。ＢＤミラー２５は、感光ド
ラム２４と機械的に位置関係が固定されており、ＢＤミ
ラー２５からの反射レーザビームは受光ダイオード２６
に入力され、感光ドラム２４上の情報書き込み開始位置
を検出するために使用される。The f-θ lens 23 focuses the polarized modulated laser beam on the photosensitive drum 24 at a constant linear velocity. When the photosensitive drum 24 and the printing toner are charged in advance with a predetermined electrostatic charge, the amount of the printing toner adhered to the photosensitive drum 24 changes according to the irradiation light amount, so that a halftone image can be printed. The positional relationship between the BD mirror 25 and the photosensitive drum 24 is mechanically fixed, and the reflected laser beam from the BD mirror 25 is
And is used to detect the information writing start position on the photosensitive drum 24.

【０００９】受光ダイオード２６の出力は、水平同期信
号発生回路３１に入力されて水平同期信号ＢＤを発生す
る。ＢＤ信号は画素変調回路２９に入力される。画素変
調回路２９は、水平同期信号ＢＤに同期した画素クロッ
クまたはその係数倍クロックを発生する。この画素クロ
ックをもとに画素データを読み取るためのリードクロッ
クＲＫ１、ＲＫ２を画素データ発生部３０に入力する。
画素データ発生部３０は画素変調回路２９に対して、画
素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、
ＷＫ２を出力する。入力された画素データをもとに所望
のレーザ光量変調を可能にする画素変調信号ＯＮ１、Ｏ
Ｎ２をＬＤドライバ２８に出力する。The output of the light receiving diode 26 is input to a horizontal synchronizing signal generating circuit 31 to generate a horizontal synchronizing signal BD. The BD signal is input to the pixel modulation circuit 29. The pixel modulation circuit 29 generates a pixel clock synchronized with the horizontal synchronizing signal BD or a clock multiplied by a coefficient thereof. Read clocks RK1 and RK2 for reading pixel data based on the pixel clock are input to the pixel data generator 30.
The pixel data generation unit 30 supplies the pixel modulation circuit 29 with the pixel data D1, D2 and the respective write clocks WK1,
Outputs WK2. Pixel modulation signals ON1 and O2 that enable desired laser light quantity modulation based on input pixel data
N2 is output to the LD driver 28.

【００１０】画素変調信号ＯＮ１、ＯＮ２は、レーザ照
射時間によってレーザ光量を制御するパルス幅変調信号
である。[0010] The pixel modulation signals ON1 and ON2 are pulse width modulation signals for controlling the amount of laser light according to the laser irradiation time.

【００１１】図１４（ａ）は、異なるパルス幅Ｐ１〜Ｐ
４の画素変調信号の一例である。これらパルス幅に呼応
してレーザダイオードが点灯すれば感光ドラム２４に対
する所望の光量制御が実現できるわけである。ところが
レーザダイオードは、原理上、駆動電流Ｉｄが供給され
ても直ちに発光せず遅延時間Ｔｄ経過して発光する。一
方、駆動電流Ｉｄが遮断されると短時間に発光停止す
る。このため、図１４（ｂ）に示すように、画素変調信
号ＯＮに比べて発光期間が発光遅延時間Ｔｄだけ短くな
ってしまう。画素変調パルスＰ２においては発光しなく
なり、レーザ印画エンジンにおいて高画質が得られな
い。特に、階調性を重視するカラー機においては大きな
問題である。このため、図６に示すようなパルス幅付加
回路が画素変調回路２９に設けられている。FIG. 14A shows different pulse widths P1 to P1.
4 is an example of a pixel modulation signal of FIG. If the laser diode is turned on in response to these pulse widths, desired light amount control for the photosensitive drum 24 can be realized. However, in principle, the laser diode does not emit light immediately after the drive current Id is supplied, but emits light after the delay time Td elapses. On the other hand, when the drive current Id is cut off, the light emission stops in a short time. Therefore, as shown in FIG. 14B, the light emission period is shorter than the pixel modulation signal ON by the light emission delay time Td. No light is emitted in the pixel modulation pulse P2, and high image quality cannot be obtained in the laser printing engine. In particular, this is a serious problem in a color machine that emphasizes gradation. Therefore, a pulse width adding circuit as shown in FIG.

【００１２】（従来のパルス幅付加回路の説明）図６
は、従来のパルス幅付加回路を示す図である。パルス幅
信号Ｐ０、Ｎ０は、差動信号化された画素変調信号であ
る。差動画素変調信号Ｐ０、Ｎ０は、各々バッファを介
してＤＦＦ９，１０なるカウンタ回路に入力される。Ｄ
ＦＦ９，１０は、差動画素変調信号Ｐ０、Ｎ０が入力さ
れる前（各水平走査毎）にリセット信号ＲＥＳＢでリセ
ットしておく。ＤＦＦ９、１０の各Ｑ出力からは、画素
変調信号の立ち上がりエッジ及び立下りエッジに対し
て、各々図１３（ｂ）、（ｃ）で示す分周された信号が
出力される。(Description of conventional pulse width adding circuit) FIG. 6
FIG. 2 is a diagram showing a conventional pulse width adding circuit. The pulse width signals P0 and N0 are pixel modulation signals converted into differential signals. The differential pixel modulation signals P0 and N0 are input to counter circuits including DFFs 9 and 10 via buffers, respectively. D
The FFs 9 and 10 are reset by a reset signal RESB before the differential pixel modulation signals P0 and N0 are input (each horizontal scan). The Q outputs of the DFFs 9 and 10 output frequency-divided signals shown in FIGS. 13B and 13C with respect to the rising edge and the falling edge of the pixel modulation signal.

【００１３】ＤＦＦ９、１０は、一般的な図７に示す回
路構成である。ＤＦＦ９、１０のＱ出力は、差動化回路
１２、１３に入力され差動パルス信号（Ｐ１／Ｎ１）、
（Ｐ２／Ｎ２）に変換される。差動化回路１２、１３
は、例えば、図２に示す本発明人が提唱する構成であ
る。差動パルス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）
は、パルス遅延回路１４，１５に入力される。パルス遅
延回路１５の遅延時間は、パルス遅延回路１４の遅延時
間に比べ発光遅延時間Ｔｄだけ大きくしておくと、図１
３（ｄ）に等価的に示すような差動パルス信号（Ｐ４／
Ｎ４）が出力される。パルス遅延回路１４，１５の差動
出力（Ｐ３／Ｎ３）、（Ｐ４／Ｎ４）はＥＸＯＲ１６に
入力され、図１３（ｅ）に示すように、各画素変調パル
スＰ１〜Ｐ４にパルス幅Ｔｄが付加された画素変調信号
が生成される。画素変調信号は同じく差動化回路１７を
介して差動画素変調信号（Ｐ５／Ｎ５）として出力され
る。この画素変調信号で発光遅延時間Ｔｄを持つレーザ
ダイオードを駆動すると図１３（ｆ）の様に所望の点灯
制御が実現できる。The DFFs 9 and 10 have a general circuit configuration shown in FIG. The Q outputs of the DFFs 9 and 10 are input to the differential circuits 12 and 13 to receive differential pulse signals (P1 / N1),
(P2 / N2). Differentiating circuits 12, 13
Is a configuration proposed by the present inventors shown in FIG. 2, for example. Differential pulse signal (P1 / N1), (P2 / N2)
Is input to the pulse delay circuits 14 and 15. If the delay time of the pulse delay circuit 15 is set to be longer than the delay time of the pulse delay circuit 14 by the light emission delay time Td,
3 (d) as a differential pulse signal (P4 /
N4) is output. The differential outputs (P3 / N3) and (P4 / N4) of the pulse delay circuits 14 and 15 are input to the EXOR 16, and a pulse width Td is added to each of the pixel modulation pulses P1 to P4 as shown in FIG. The generated pixel modulation signal is generated. The pixel modulation signal is also output as a differential pixel modulation signal (P5 / N5) via the differential circuit 17. When a laser diode having a light emission delay time Td is driven by this pixel modulation signal, desired lighting control can be realized as shown in FIG.

【００１４】以上説明したパルス幅付加回路において、
パルス遅延動作を立ち上がりエッジと立下りエッジ別々
に行っているのは、パルス遅延回路１４，１５が細いパ
ルスに対して正常に動作しないためである。また、パル
ス幅付加回路においてパルス幅付加値は安定かつ設定で
きなければならない。このため、画素変調回路２９内に
ある画素クロック信号（Ｋ／ＫＢ）から正確にクロック
周期を等分割（８分割）したタイミングを得るための多
相クロックを発生するＤＬＬ回路（図１８）の制御電流
Ｉｖによってパルス遅延回路１４，１５は制御されてい
る。In the pulse width adding circuit described above,
The reason why the pulse delay operation is performed separately for the rising edge and the falling edge is that the pulse delay circuits 14 and 15 do not operate properly for a thin pulse. Further, the pulse width addition value in the pulse width addition circuit must be stable and can be set. Therefore, control of a DLL circuit (FIG. 18) for generating a multi-phase clock for accurately obtaining a timing obtained by equally dividing the clock cycle from the pixel clock signal (K / KB) in the pixel modulation circuit 29 (eight divisions). The pulse delay circuits 14 and 15 are controlled by the current Iv.

【００１５】画素クロック信号（Ｋ／ＫＢ）は、各々同
じ構成の可変遅延回路１８ａ〜１８ｉに順次入力され
る。可変遅延回路１８ａ、１８ｉの出力信号は、位相比
較回路１９に入力され、アップパルス及びダウンパルス
を出力し、チャージポンプ回路２０に入力されて誤差電
圧を発生し、可変Ｇｍアンプ２１によって制御電流Ｉｖ
に変換されて可変遅延回路１８ａ〜１８ｉを制御する。The pixel clock signal (K / KB) is sequentially input to variable delay circuits 18a to 18i having the same configuration. The output signals of the variable delay circuits 18a and 18i are input to a phase comparison circuit 19, which outputs an up pulse and a down pulse, and are input to a charge pump circuit 20 to generate an error voltage.
To control the variable delay circuits 18a to 18i.

【００１６】図１５は、可変パルス遅延回路を示す図
で、制御電流Ｉｖで遅延時間が制御できる可変遅延回路
の構成を示している。この回路平衡状態は、可変遅延回
路１８ｉの出力が可変遅延回路１８ａの出力に対して画
素クロックの１周期遅れた時である。この時、可変遅延
回路１８ａ〜１８ｉの各遅延時間は、画素クロックの１
／８周期である。したがって、可変遅延回路１８ａ〜１
８ｈの各出力Ｋ０〜Ｋ７は画素クロック周期を８等分し
た多相クロック信号である。この多相クロック信号は、
高精度なパルス幅変調を必要とする画素変調信号のタイ
ミング信号として使用される。図６のパルス幅付加回路
におけるパルス遅延回路１４は、ＤＬＬ回路に使用され
ている可変遅延回路と同じく、図１５に示される構成を
している。FIG. 15 is a diagram showing a variable pulse delay circuit, and shows a configuration of a variable delay circuit whose delay time can be controlled by a control current Iv. This circuit equilibrium state is when the output of the variable delay circuit 18i is delayed by one pixel clock cycle from the output of the variable delay circuit 18a. At this time, each delay time of the variable delay circuits 18a to 18i is equal to one pixel clock.
/ 8 cycle. Therefore, variable delay circuits 18a-1
Each output K0 to K7 of 8h is a multi-phase clock signal obtained by dividing the pixel clock cycle into eight equal parts. This polyphase clock signal is
It is used as a timing signal of a pixel modulation signal requiring high-precision pulse width modulation. The pulse delay circuit 14 in the pulse width adding circuit in FIG. 6 has the configuration shown in FIG. 15, similarly to the variable delay circuit used in the DLL circuit.

【００１７】図１６は、パルス幅付加用パルス遅延回路
を示す図である。ここに示されたパルス遅延回路１５と
図１５に示された可変パルス遅延回路との違いは、ＭＮ
７に供給される電流が、ＭＰ４ａ〜ＭＰ４ｄまでの省電
流で決定されるところである。制御信号Ｓ１〜Ｓ３によ
ってＭＮ７に供給する電流を可変して、遅延時間を、例
えば、画素クロックの１／８〜２／８周期にしておく
と、パルス付加値を０〜１／８周期に安定に設定でき
る。画素変調信号は、画像により図８（ａ）のように、
細いパルスを含むことがある。この場合、分周差動パル
ス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）は、図８
（ｂ）、（ｃ）のようになり、図８（ｄ）のように、画
素変調信号（Ｐ５／Ｎ５）が再生される。もし、パルス
遅延回路１４，１５が期間ｔ１〜ｔ３及び期間ｔ４〜ｔ
６におけるパルス信号を通過しなかった時、図８（ｅ）
のような元画素変調信号と異なる画素変調信号が再生さ
れる。しかし、レーザ印画エンジンは、基本的に光量値
に対して動作するものであるから、図８（ｄ）と（ｅ）
では光量値差がないので問題とならない。FIG. 16 is a diagram showing a pulse delay circuit for adding a pulse width. The difference between the pulse delay circuit 15 shown here and the variable pulse delay circuit shown in FIG.
7 is determined by the current saving of MP4a to MP4d. When the current supplied to the MN 7 is varied by the control signals S1 to S3 and the delay time is set to, for example, 1/8 to 2/8 cycle of the pixel clock, the pulse added value is stabilized to 0 to 1/8 cycle. Can be set to As shown in FIG. 8A, the pixel modulation signal is represented by an image as shown in FIG.
May include thin pulses. In this case, the divided differential pulse signals (P1 / N1) and (P2 / N2) are
(B) and (c), and the pixel modulation signal (P5 / N5) is reproduced as shown in FIG. 8 (d). If the pulse delay circuits 14 and 15 are in the period t1 to t3 and the period t4 to t
FIG. 8 (e) when the pulse signal in FIG.
Such a pixel modulation signal different from the original pixel modulation signal is reproduced. However, since the laser printing engine basically operates on the light amount value, FIGS. 8D and 8E
This is not a problem because there is no difference in the light amount value.

【００１８】[0018]

【発明が解決しようとする課題】しかしながら、図１２
に示す場合は、レーザ印画エンジンおいて問題である。
ＤＦＦ９と１０は同一ＬＳＩ内で構成してもまったく同
じ特性にすることはできない。このため、図１２
（ｂ）、（ｃ）に示すように、細いパルスを含む入力画
素変調によって、立ち下がりエッジに対して正常に動作
しても立上がりエッジに対して時間ｔ３、ｔ５で誤動作
することが図１２（ｂ）に示すようになる。この場合、
再生された画素変調信号（Ｐ５／Ｎ５）は、図１２
（ｄ）のように所望光量値に対して明らかに小さいもの
となり画像上大きな問題となる。However, FIG.
Is a problem in the laser printing engine.
Even if the DFFs 9 and 10 are configured in the same LSI, they cannot have exactly the same characteristics. Therefore, FIG.
As shown in FIGS. 12B and 12C, due to input pixel modulation including a thin pulse, a malfunction occurs at times t3 and t5 with respect to the rising edge even if the normal operation is performed with respect to the falling edge. As shown in b). in this case,
The reproduced pixel modulation signal (P5 / N5) is shown in FIG.
As shown in (d), the light amount is clearly smaller than the desired light amount value, which is a serious problem on the image.

【００１９】図１２（ｅ）は、時間ｔ３の時だけ誤動作
した場合で、時間ｔ６以降で全面的に発光してしまい画
像情報は大きく壊れてしまう。このため、従来のパルス
幅付加回路は画素変調信号に含まれる最小パルス幅は、
正負とも規定してフリップフロップが誤動作しないよう
に絶対にしなければならなった。このため、パルス幅変
調の使用できるダイナミックレンジが制約され、十分な
画素変調ができなかった。これは画素クロック周波数が
上昇すると更に顕著になる。FIG. 12 (e) shows a case where a malfunction occurs only at time t3. After time t6, the light is completely emitted and the image information is greatly destroyed. Therefore, the conventional pulse width adding circuit requires the minimum pulse width included in the pixel modulation signal to be
It was necessary to specify both positive and negative so that the flip-flop did not malfunction. For this reason, the dynamic range in which pulse width modulation can be used is restricted, and sufficient pixel modulation cannot be performed. This becomes more remarkable as the pixel clock frequency increases.

【００２０】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、レーザ印画エンジ
ンにおいて高画質を得るための正確な光量制御がＬＳＩ
回路で容易に実現できるようにしたパルス幅付加回路及
びそれを用いたレーザ印画エンジンを提供することにあ
る。The present invention has been made in view of such a problem, and it is an object of the present invention to accurately control the amount of light for obtaining high image quality in a laser printing engine by using an LSI.
An object of the present invention is to provide a pulse width adding circuit which can be easily realized by a circuit and a laser printing engine using the same.

【００２１】[0021]

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、入力パ
ルス幅変調信号に所定時間だけパルス幅を追加するパル
ス幅付加回路において、前記入力パルス幅変調信号を分
周する分周手段と、該分周手段の出力と前記入力パルス
幅変調信号の排他的論理和を行う第１の排他的論理和手
段と、前記分周手段の出力を第１の分周信号とし、前記
第１の排他的論理和手段の出力を第２の分周信号とし
て、前記第１の分周信号を第１の遅延時間だけ遅延する
第１の遅延手段と、前記第２の分周信号を第２の遅延時
間だけ遅延する第２の遅延手段と、前記第１及第２の遅
延手段の出力を排他的論理和を行う第２の排他的論理和
手段とを有し、前記第１と第２の遅延時間差に相当した
パルス幅付加を入力パルス幅変調信号に対して行うこと
を特徴としたものである。In order to achieve the above object, the present invention provides a pulse width adding circuit for adding a pulse width to an input pulse width modulation signal for a predetermined time. , A frequency dividing means for dividing the input pulse width modulation signal, a first exclusive OR means for performing an exclusive OR of an output of the frequency dividing means and the input pulse width modulation signal, A first frequency-divided signal as an output of the means, a second frequency-divided signal as an output of the first exclusive-OR means, and a first frequency-delayed signal that delays the first frequency-divided signal by a first delay time. , A second delay means for delaying the second frequency-divided signal by a second delay time, and a second exclusion circuit for performing an exclusive OR operation on the outputs of the first and second delay means. Logical OR means for inputting a pulse width addition corresponding to the first and second delay time differences It is obtained by and performing relative pulse width modulated signal.

【００２２】また、請求項２に記載の発明は、前記入力
パルス幅変調信号は、画像データの濃度レベルに応じて
発生された信号であることを特徴としたものである。The invention according to claim 2 is characterized in that the input pulse width modulation signal is a signal generated according to the density level of image data.

【００２３】また、請求項３に記載の発明は、請求項２
に記載のパルス幅付加回路を含み、前記パルス幅回路に
より処理されたパルス幅変調信号を用いて画像形成を行
うことを特徴とする画像形成装置である。The invention described in claim 3 is the same as the invention described in claim 2.
An image forming apparatus, comprising: a pulse width adding circuit according to (1), wherein an image is formed using a pulse width modulated signal processed by the pulse width circuit.

【００２４】[0024]

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図２３は、本発明を使用したパ
ルス幅付加回路を搭載した４ドラム／２ビームレーザ印
画エンジン用の画素変調回路をＬＳＩ化した構成例を示
す図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 23 is a diagram showing a configuration example in which a pixel modulation circuit for a 4-drum / 2-beam laser printing engine equipped with a pulse width adding circuit using the present invention is formed into an LSI.

【００２５】（４ドラム／２ビーム対応の画素変調ＬＳ
Ｉの説明）基準クロックＣＫは、周波数シンセサイザと
しても機能するＰＬＬ回路３５に入力され、画素クロッ
ク周波数の４倍の各々１／８周期位相がずれた（１／３
２画素ずれた）８相クロックバスＫを出力する。画素位
置設定データＤＳは、ＰＬＬ回路３５に入力されてい
る。画素位置設定データＤＳにおける画素周波数設定デ
ータＤＦを使用する。ＰＬＬ回路３５の８相クロック発
生するＶＣＯ回路の制御電流Ｉｖ０が出力される。水平
同期信号ＢＤはＢＤ遅延回路３３に入力し、画素位置設
定データＤＳによってＢＤ信号を遅延制御する。(Pixel modulation LS corresponding to 4 drums / 2 beams)
Description of I) The reference clock CK is input to the PLL circuit 35 which also functions as a frequency synthesizer, and the phase is shifted by 1/8 period (1/3) each of four times the pixel clock frequency.
An eight-phase clock bus K (shifted by two pixels) is output. The pixel position setting data DS is input to the PLL circuit 35. The pixel frequency setting data DF in the pixel position setting data DS is used. The control current Iv0 of the VCO circuit that generates the eight-phase clock of the PLL circuit 35 is output. The horizontal synchronizing signal BD is input to the BD delay circuit 33, and the BD signal is delay-controlled by the pixel position setting data DS.

【００２６】ＢＤ遅延回路３３は、制御電流Ｉｖ０が入
力されており、ＰＬＬ回路３５内の可変周波数発振回路
ＶＣＯに使用している可変遅延回路と同等の遅延回路が
縦続に接続された構成が含まれており、各遅延回路の接
続点からは互いに１／３２画素タイミングがずれたＢＤ
信号が発生している。ここでは画素位置設定データＤＳ
の内のドラム間の絶対画素位置設定データＲＧの微調整
ビットが使用されて、所望のＢＤ信号に遅延制御してド
ラム間画素位置合わせを１／３２画素まで微調整でき
る。出力ＢＤ信号は、水平同期信号分離回路３４に入力
され、図１６に示すように、先行レーザ用水平同期信号
ＨＤ１と後行レーザ用用水平同期信号ＨＤ２に分離され
る。The BD delay circuit 33 receives the control current Iv0 and includes a configuration in which delay circuits equivalent to the variable delay circuits used for the variable frequency oscillation circuit VCO in the PLL circuit 35 are cascaded. From the connection point of each delay circuit, the BD is shifted by 1/32 pixel timing from each other.
A signal is being generated. Here, the pixel position setting data DS
The fine adjustment bit of the absolute pixel position setting data RG between the drums is used to delay-control to a desired BD signal to finely adjust the pixel alignment between drums to 1/32 pixel. The output BD signal is input to the horizontal synchronizing signal separation circuit 34, and is separated into the preceding laser horizontal synchronizing signal HD1 and the succeeding laser horizontal synchronizing signal HD2, as shown in FIG.

【００２７】水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ３６ａ、３６ｂにＰＬＬ回路３５
出力の８相クロックバスＫとともに入力される。各同期
クロックジェネレータは、入力ＨＤ信号に同期した同期
クロック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロッ
クの同期精度は１／３２画素である。１ドラム／１ビー
ム機における同期精度は、１／８画素程度で十分であっ
たが、４ドラム／２ビーム機の場合、色ずれは直ちに色
モワレや色調を変化させるため同期クロックジェネレー
タ特性に対する要求は高くなる。カラー印画エンジンの
場合画像の階調再現は重要であるため、一般にＰＷＭ画
素変調が用いられる。The horizontal synchronizing signals HD1 and HD2 are supplied to the PLL circuits 35 by the synchronizing clock generators 36a and 36b, respectively.
It is input together with the output 8-phase clock bus K. Each synchronous clock generator outputs synchronous clock signals SCK1 and SCK2 synchronized with the input HD signal. The synchronization accuracy of each clock is 1/32 pixel. Synchronization accuracy of about 1/8 pixel was sufficient for a one-drum / one-beam machine, but a four-drum / two-beam machine required a synchronous clock generator characteristic because color misregistration and color tone changed immediately. Will be higher. In the case of a color printing engine, since gradation reproduction of an image is important, PWM pixel modulation is generally used.

【００２８】また、デジタル画像処理に柔軟に対応する
ため、図２２（ｂ）に示すように、画素（Ｔｏ）３２分
割によって変調を行う。しかしながら、１ビーム当たり
３２ビットの画素データは膨大であり実現不能である。
このため、画素データＤ１、Ｄ２は、６ビットデータと
して書込みクロックＷＫ１、ＷＫ２とともに３２ビット
展開のデータデコーダ３８ａ、３８ｂに入力する。デー
タデコーダ３８ａ、３８ｂは、例えば、６４アドレス／
３２ビットのＳＲＡＭであり、格納データは、ユーザが
前もって所望値に設定しておく。データデコーダ３８
ａ、３８ｂの出力の３２ビットデータを、図２２（ｂ）
に示すようにシリアル変換するわけである。例えば、画
素周波数が２５ＭＨｚ（４０ｎｓ）であったとすると、
変調精度は１.２５ｎｓと非常に高精度な信号処理が要
求される。Further, in order to flexibly cope with digital image processing, modulation is performed by dividing pixels (To) into 32 as shown in FIG. However, pixel data of 32 bits per beam is enormous and cannot be realized.
Therefore, the pixel data D1 and D2 are input to the 32-bit data decoders 38a and 38b together with the write clocks WK1 and WK2 as 6-bit data. The data decoders 38a and 38b are, for example, 64 addresses /
This is a 32-bit SRAM, and the stored data is set to a desired value by a user in advance. Data decoder 38
The 32-bit data output from a and 38b are converted into the data shown in FIG.
The serial conversion is performed as shown in FIG. For example, if the pixel frequency is 25 MHz (40 ns),
The modulation accuracy is extremely high, requiring 1.25 ns.

【００２９】画素周波数は更に上昇される傾向にある。
同期クロックジェネレータ３６ａ、３６ｂの出力の同期
クロックＳＣＫ１、ＳＣＫ２及びＨＲＢ１，ＨＲＢ２
は、各々タイムベース回路３７ａ、３７ｂに入力され
る。タイムベース回路３７ｂにはＰＬＬ回路３５におけ
るＶＣＯ回路に使用されている可変遅延回路と同等の可
変遅延回路が縦続に接続された構成が含まれており、各
々の接続点に各々１／３２画素ずれた画素クロックが発
生しており、入力される画素位置設定データＤＳの中の
相対画素位置設定データＲＰによってビーム間隔を高精
度に調整できる。更にタイムベース回路３７ａ，３７ｂ
では、ドラム間画素位置合わせにおける粗調のために絶
対画素位置設定データＲＧの上位ビットが使用される。The pixel frequency tends to be further increased.
Synchronous clocks SCK1, SCK2 and HRB1, HRB2 output from the synchronous clock generators 36a, 36b
Are input to the time base circuits 37a and 37b, respectively. The time base circuit 37b includes a configuration in which variable delay circuits equivalent to the variable delay circuits used for the VCO circuit in the PLL circuit 35 are cascaded, and each connection point is shifted by 1/32 pixel. A pixel clock is generated, and the beam interval can be adjusted with high accuracy by the relative pixel position setting data RP in the input pixel position setting data DS. Further, time base circuits 37a and 37b
In the above, the upper bits of the absolute pixel position setting data RG are used for coarse adjustment in pixel alignment between drums.

【００３０】図２５は、図２３におけるタイムベース回
路を説明するタイムチャートである。タイムベース回路
３７ａ、３７ｂの出力信号バスＫ１、Ｋ２の内容を示し
てある。ＤＫ０、ＤＫ１はデータデコーダ３８ａ，３８
ｂにおけるＳＲＡＭの読出しタイミングを用クロックと
して使用される。Ｋ０〜Ｋ３は、（３２⇒８）ビットデ
ータ変換回路３９ａ、３９ｂに入力され、図２２（ａ）
で示す８ビットデータＤＶに変換される。図２５で示す
クロック遅延時間は、ＴｄをＢＤ遅延回路２０で行われ
る分を含んで表すと設定データＲＧ、ＲＰを各５ビット
とすると以下の式で示される。 Td1＝Td(0)＋RG(4:0)×(To/32) Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)FIG. 25 is a time chart for explaining the time base circuit in FIG. The contents of the output signal buses K1 and K2 of the time base circuits 37a and 37b are shown. DK0 and DK1 are data decoders 38a and 38
The read timing of the SRAM in b is used as a clock for use. K0 to K3 are input to the (32 → 8) bit data conversion circuits 39a and 39b, and are output as shown in FIG.
Is converted to 8-bit data DV indicated by. The clock delay time shown in FIG. 25 is expressed by the following equation, where Td includes setting data RG and RP each having 5 bits, including the amount performed by the BD delay circuit 20. Td1 = Td (0) + RG (4: 0) × (To / 32) Td2 = Td (0) + RG (4: 0) × (To / 32) + RP (4: 0) × (To / 32)

【００３１】上記式から理解できるように、画素データ
ＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制御
できこのタイミングで最終的にデータ変調すれば所望の
画素変調が実現できる。（３２⇒８）ビットデータ変換
回路３９ａ、３９ｂの各８ビットデータＤＶ１、ＤＶ２
は、変調回路４０ａ、４０ｂに同期クロックＳＫ１、Ｓ
Ｋ２と共に入力される。変調回路４０ａ、４０ｂには、
ＰＬＬ回路３５におけるＶＣＯ回路に使用されている可
変遅延回路と同等の可変遅延回路を縦続に接続したＤＬ
Ｌ回路（図１８）が含まれており、各々の可変遅延回路
の遅延量が１／３２画素になるように制御された８相ク
ロックが発生する構成になっており、図２２（ｂ）で示
す３２ビットシリアル変調信号ＯＮ１Ａ、ＯＮ２Ａを可
能にしている。As can be understood from the above equation, the phase of the pixel data DV1 and DV2 can be controlled with a precision of 1/32 pixel, and a desired pixel modulation can be realized by finally performing data modulation at this timing. (32 → 8) 8-bit data DV1 and DV2 of the bit data conversion circuits 39a and 39b
Are supplied to the modulation circuits 40a and 40b by the synchronization clocks SK1 and Sk.
It is input together with K2. In the modulation circuits 40a and 40b,
A DL in which variable delay circuits equivalent to the variable delay circuits used in the VCO circuit in the PLL circuit 35 are cascaded.
An L-circuit (FIG. 18) is included, and an eight-phase clock controlled so that the delay amount of each variable delay circuit becomes 1/32 pixel is generated. The illustrated 32-bit serial modulation signals ON1A and ON2A are enabled.

【００３２】３２ビットシリアル変調信号ＯＮ１Ａ、Ｏ
Ｎ２Ａは、本発明のパルス幅付加回路４１ａ、４１ｂに
入力される。パルス幅追加回路４１ａ、４１ｂの出力の
画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂは出力ドライバ３８
ａ、３８ｂにに入力され、画素変調信号ＯＮ１、ＯＮ２
をＬＤドライバ２４に出力する。画素変調パルス信号の
パルス幅精度は、＜１ｎｓの高精度を要求されるため、
小信号差動出力タイプが使用される。以上説明した画素
変調回路は、ＣＭＯＳのＬＳＩプロセスで実現可能であ
り、高集積化が期待できるものである。The 32-bit serial modulation signals ON1A and O1A
N2A is input to the pulse width adding circuits 41a and 41b of the present invention. The pixel modulation signals ON1B and ON2B output from the pulse width addition circuits 41a and 41b are output from the output driver 38.
a, 38b, and the pixel modulation signals ON1, ON2
To the LD driver 24. Since the pulse width accuracy of the pixel modulation pulse signal is required to be as high as <1 ns,
A small signal differential output type is used. The pixel modulation circuit described above can be realized by a CMOS LSI process, and high integration can be expected.

【００３３】（本発明のパルス幅付加回路の説明）図１
は、本発明のパルス幅付加回路の一実施例を示す回路図
で、本発明のパルス幅付加回路は、入力パルス幅変調信
号に所定時間だけパルス幅を追加するものであって、入
力パルス幅変調信号を分周する分周回路１と、分周回路
１の出力と入力パルス幅変調信号の排他的論理和を行う
第１の排他的論理和回路６と、分周回路１の出力を第１
の分周信号とし、第１の排他的論理和回路６の出力を第
２の分周信号として、第１の分周信号を第１の遅延時間
だけ遅延する第１の遅延回路１４と、第２の分周信号を
第２の遅延時間だけ遅延する第２の遅延回路１５と、第
１及第２の遅延回路１４、１５の出力を排他的論理和を
行う第２の排他的論理和回路１６を設けて、第１と第２
の遅延時間差に相当したパルス幅付加を入力パルス幅変
調信号に対して行うように構成されている。(Explanation of pulse width adding circuit of the present invention) FIG.
1 is a circuit diagram showing an embodiment of a pulse width adding circuit according to the present invention. The pulse width adding circuit according to the present invention adds a pulse width to an input pulse width modulation signal for a predetermined time. A frequency dividing circuit 1 for dividing the frequency of the modulated signal, a first exclusive OR circuit 6 for performing an exclusive OR of an output of the frequency dividing circuit 1 and an input pulse width modulation signal, and an output of the frequency dividing circuit 1 1
A first delay circuit 14 for delaying the first frequency-divided signal by a first delay time using the output of the first exclusive OR circuit 6 as a second frequency-divided signal; A second delay circuit 15 for delaying the divided signal of 2 by a second delay time, and a second exclusive OR circuit for performing an exclusive OR operation on the outputs of the first and second delay circuits 14 and 15 16 and the first and second
The pulse width addition corresponding to the delay time difference is performed on the input pulse width modulation signal.

【００３４】差動画素変調信号（Ｐ０／Ｎ０）は、バッ
ファを介して立ち上がりエッジで分周動作するＤＦＦ１
に入力されるとともに、パルス遅延回路２に入力され
る。ＤＦＦ１の構成は、図３に示される一般的なもので
ある。パルス遅延回路２は、ＤＦＦ１のＫ→Ｑの遅延時
間を追尾するためのものであり、図５に示すような構成
をしている。ＤＦＦ１のＱ出力は、構成が図２に示され
る差動化回路３に入力され差動信号に変換される。The differential pixel modulation signal (P0 / N0) is supplied via a buffer to a DFF1 which performs frequency division at the rising edge.
And to the pulse delay circuit 2. The configuration of the DFF 1 is the general one shown in FIG. The pulse delay circuit 2 is for tracking the delay time of K → Q of the DFF 1 and has a configuration as shown in FIG. The Q output of the DFF 1 is input to the differential circuit 3 whose configuration is shown in FIG. 2 and is converted into a differential signal.

【００３５】一方、パルス遅延回路２の出力は、差動化
回路３の遅延時間を追尾する、図４に示すような構成の
パルス遅延回路４に入力される。差動化回路３とパルス
遅延回路４の出力は、ＥＸＯＲ回路６に入力されるとと
もに、ＥＸＯＲ回路６の遅延時間を追尾するパルス遅延
回路５に入力される。ＥＸＯＲ回路６の出力信号は、差
動化回路８に入力されて差動パルス信号（Ｐ２／Ｎ２）
を出力する。一方、パルス遅延回路５の出力は、差動化
回路８の遅延時間を追尾するパルス遅延回路７に入力さ
れて差動パルス信号（Ｐ１／Ｎ１）を出力する。続い
て、図６で示される従来のパルス幅付加回路と同じく、
パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動
化回路１７を介して差動パルス信号（Ｐ５／Ｎ５）を出
力する。On the other hand, the output of the pulse delay circuit 2 is input to a pulse delay circuit 4 which tracks the delay time of the differential circuit 3 and has a configuration as shown in FIG. The outputs of the differential circuit 3 and the pulse delay circuit 4 are input to an EXOR circuit 6 and also to a pulse delay circuit 5 that tracks the delay time of the EXOR circuit 6. The output signal of the EXOR circuit 6 is input to the differential circuit 8, and the differential pulse signal (P2 / N2)
Is output. On the other hand, the output of the pulse delay circuit 5 is input to a pulse delay circuit 7 that tracks the delay time of the differential circuit 8, and outputs a differential pulse signal (P1 / N1). Subsequently, similarly to the conventional pulse width adding circuit shown in FIG.
A differential pulse signal (P5 / N5) is output via the pulse delay circuits 14, 15 and the EXOR circuit 16 and the differential circuit 17.

【００３６】図１のパルス幅付加回路の特性を図８〜図
１１に基づいて説明する。各図において図（ａ）は、入
力画素変調パルス（Ｐ０／Ｎ０）であり、図（ｂ）は差
動パルス（Ｐ１／Ｎ１）、図（ｃ）は差動パルス（Ｐ２
／Ｎ２）、図（ｄ）及び（ｅ）は出力画素変調信号（Ｐ
５／Ｎ５）である。各図においては、パルス遅延回路１
５内のパルス付加制御信号Ｓ１〜Ｓ３を全てＬレベルに
してパルス幅付加値が最小の場合(無い場合)で示してい
る。The characteristics of the pulse width adding circuit shown in FIG. 1 will be described with reference to FIGS. In each of the figures, (a) shows the input pixel modulation pulse (P0 / N0), (b) shows the differential pulse (P1 / N1), and (c) shows the differential pulse (P2
/ N2), and FIGS. (D) and (e) show the output pixel modulation signal (P
5 / N5). In each figure, a pulse delay circuit 1
5, the pulse added control signals S1 to S3 are all at L level, and the pulse width added value is the minimum (no case).

【００３７】（図８の説明）図８は、ＤＦＦ１が画素変
調パルスに対して正常にした場合を示す図であり、図
（ｄ）のように正常に画素変調信号を出力される。も
し、パルス遅延回路１４，１５で時間ｔ１〜ｔ３及び時
間ｔ４〜ｔ６で発生するパルスが通過しなくても、図
（ｅ）のように、光量値として問題のない画素変調信号
が再生される。(Explanation of FIG. 8) FIG. 8 is a diagram showing a case where the DFF 1 makes the pixel modulation pulse normal, and the pixel modulation signal is output normally as shown in FIG. Even if the pulses generated at times t1 to t3 and times t4 to t6 do not pass through the pulse delay circuits 14 and 15, a pixel modulation signal having no problem in light amount value is reproduced as shown in FIG. .

【００３８】（図９の説明）図９は、時間ｔ３及びｔ５
でＤＦＦ１が誤動作した場合を示す図である。この場合
でも図（ｄ）のように、正常に画素変調信号は再生され
る。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及び時
間ｔ４〜ｔ６のパルスを通過できなくても、図（ｅ）図
のように、光量値として問題のない画素変調信号が再生
される。(Explanation of FIG. 9) FIGS. 9A and 9B show time t3 and time t5.
FIG. 4 is a diagram showing a case where the DFF1 malfunctions. Even in this case, the pixel modulation signal is normally reproduced as shown in FIG. Even if the pulse delay circuit 15 cannot pass the pulses from time t2 to t3 and from time t4 to t6, a pixel modulation signal having no problem in light amount value is reproduced as shown in FIG.

【００３９】（図１０の説明）図１０は、時間ｔ１とｔ
５の時ＤＦＦ１が誤動作した場合を示す図である。この
場でも、図（ｄ）のように、正常に画素変調信号は再生
される。もし、パルス遅延回路１５が時間ｔ１〜ｔ２及
び時間ｔ４〜ｔ６のパルスを通過できなくても、図
（ｅ）のように、光量値として問題のない画素変調信号
が再生される。(Explanation of FIG. 10) FIG.
It is a figure which shows the case where DFF1 malfunctioned at the time of 5. Even in this case, the pixel modulation signal is normally reproduced as shown in FIG. Even if the pulse delay circuit 15 cannot pass the pulses at times t1 to t2 and times t4 to t6, a pixel modulation signal having no problem with the light amount value is reproduced as shown in FIG.

【００４０】（図１１の説明）図１１は、時間ｔ３の時
のみＤＦＦ１が誤動作した場合を示す図である。この場
合でも図（ｄ）図のように、正常に画素変調信号は再生
される。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及
び時間ｔ４〜ｔ６のパルスを通過できなかった時、図
（ｅ）のように、微小パルス幅増加するが光量値として
問題のない画素変調信号が再生され、しかも続く画素変
調信号に影響が及ばない。(Explanation of FIG. 11) FIG. 11 is a diagram showing a case where the DFF1 malfunctions only at time t3. Even in this case, the pixel modulation signal is normally reproduced as shown in FIG. If the pulse delay circuit 15 fails to pass the pulses from time t2 to t3 and from time t4 to t6, as shown in FIG. 9E, a pixel modulation signal which increases the pulse width by a small amount but has no problem as the light amount value is reproduced. And the subsequent pixel modulation signal is not affected.

【００４１】このように、図１のパルス幅付加回路は、
ＤＦＦ１のパルス応答に対して画素変調信号が正常また
は小さなパルス幅は変化で出力されるため、レーザ印画
エンジンにおいては非常に好都合な特性をしている。し
かも、使用されるフリップフロップＤＦＦ１は、リセッ
ト機能が必要ないため、図３で示すような最高速の構成
が使用できるため、誤動作の発生確率を低くすることが
できる。As described above, the pulse width adding circuit of FIG.
Since the pixel modulation signal is output with a change in the normal or small pulse width with respect to the pulse response of the DFF1, it has a very advantageous characteristic in the laser printing engine. Moreover, since the flip-flop DFF1 used does not require a reset function, the highest-speed configuration as shown in FIG. 3 can be used, so that the probability of occurrence of a malfunction can be reduced.

【００４２】[0042]

【発明の効果】以上説明したように本発明によれば、非
常に細いパルスにも安定に機能するため、レーザ印画エ
ンジンにおいて高画質を得るための正確な光量制御がＬ
ＳＩ回路で容易に実現できるという効果がある。As described above, according to the present invention, since the laser light can stably function even for a very thin pulse, accurate light quantity control for obtaining high image quality in the laser printing engine can be performed by the L method.
There is an effect that it can be easily realized by an SI circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のパルス幅付加回路の一実施例を示す回
路図である。FIG. 1 is a circuit diagram showing an embodiment of a pulse width adding circuit according to the present invention.

【図２】パルス幅付加回路を構成する差動化回路を示す
回路図である。FIG. 2 is a circuit diagram showing a differential circuit constituting a pulse width adding circuit.

【図３】パルス幅付加回路を構成するＤ型フリップフロ
ップを示す回路図である。FIG. 3 is a circuit diagram showing a D-type flip-flop constituting a pulse width adding circuit.

【図４】パルス幅付加回路を構成するパルス遅延回路を
示す回路図である。FIG. 4 is a circuit diagram showing a pulse delay circuit constituting the pulse width adding circuit.

【図５】パルス幅付加回路を構成するパルス遅延回路を
示す回路図である。FIG. 5 is a circuit diagram showing a pulse delay circuit constituting the pulse width adding circuit.

【図６】従来のパルス幅付加回路を示す回路図である。FIG. 6 is a circuit diagram showing a conventional pulse width adding circuit.

【図７】パルス幅付加回路を構成するリセット付きＤ型
フリップフロップを示す回路図である。FIG. 7 is a circuit diagram illustrating a D-type flip-flop with reset that constitutes the pulse width adding circuit.

【図８】図１の動作を説明するためのタイムチャートで
ある。FIG. 8 is a time chart for explaining the operation of FIG. 1;

【図９】図１の動作を説明するためのタイムチャートで
ある。FIG. 9 is a time chart for explaining the operation of FIG. 1;

【図１０】図１の動作を説明するためのタイムチャート
である。FIG. 10 is a time chart for explaining the operation of FIG. 1;

【図１１】図１の動作を説明するためのタイムチャート
である。FIG. 11 is a time chart for explaining the operation of FIG. 1;

【図１２】図６の動作を説明するためのタイムチャート
である。FIG. 12 is a time chart for explaining the operation of FIG. 6;

【図１３】パルス付加動作を説明するためのタイムチャ
ートである。FIG. 13 is a time chart for explaining a pulse adding operation.

【図１４】レーザダイオードの発光動作を説明するため
のタイムチャートである。FIG. 14 is a time chart for explaining a light emitting operation of the laser diode.

【図１５】図１８の可変パルス遅延回路を示す回路図で
ある。15 is a circuit diagram showing the variable pulse delay circuit of FIG.

【図１６】パルス幅付加回路を構成するパルス幅付加用
パルス遅延回路を示す回路図である。FIG. 16 is a circuit diagram showing a pulse width adding pulse delay circuit constituting the pulse width adding circuit.

【図１７】レベル変換回路を示す回路図である。FIG. 17 is a circuit diagram showing a level conversion circuit.

【図１８】多相クロック発生用ＤＬＬ回路を示す回路図
である。FIG. 18 is a circuit diagram showing a DLL circuit for generating a multi-phase clock.

【図１９】レーザ印画エンジンの画像書き込み部を示す
図である。FIG. 19 is a diagram illustrating an image writing unit of the laser printing engine.

【図２０】４ドラム印画エンジンの概念図である。FIG. 20 is a conceptual diagram of a 4-drum printing engine.

【図２１】２ビーム印画エンジンのビームスポット図で
ある。FIG. 21 is a beam spot diagram of a two-beam printing engine.

【図２２】画素変調信号を示すタイムチャートである。FIG. 22 is a time chart showing a pixel modulation signal.

【図２３】４ドラム／２ビーム機用の画素変調ＬＳＩの
ブロック図である。FIG. 23 is a block diagram of a pixel modulation LSI for a 4-drum / 2-beam machine.

【図２４】水平同期分離を示すタイムチャートである。FIG. 24 is a time chart showing horizontal synchronization separation.

【図２５】図２３におけるタイムベース回路を説明する
ためのタイムチャートである。FIG. 25 is a time chart for explaining the time base circuit in FIG. 23;

【符号の説明】[Explanation of symbols]

１、９、１０ ＤＦＦ ２、４、５、７ パルス遅延回路 ３、８、１２、１３、１７ 差動化回路 ６、１６ ＥＸＯＲ回路 １１ 正負エッジ分周回路 １４ パルス遅延回路 １５ パルス幅付加用遅延回路 １８ａ〜ｉ 可変パルス遅延回路 １９ 位相比較回路 ２０ チャージポンプ回路 ２１ 可変Ｇｍアンプ ２２ ポリゴンミラー ２３ ｆ−θレンズ ２４ａ〜ｄ 感光ドラム ２５ ＢＤミラー ２６ フォトディテクタ ２７ レーザチップ ２８ ＬＤドライバ ２９ 画素変調回路 ３０ 画素データ発生部 ３１ 水平同期信号発生回路 ３２ 印画紙 ３３ ＢＤ遅延回路 ３４ 水平同期信号分離回路 ３５ ＰＬＬ回路 ３６ａ，３６ｂ 同期クロックジェネレータ ３７ａ，３７ｂ タイムベース回路 ３８ａ，３８ｂ データデコーダ ３９ａ，３９ｂ ３２⇒８ビットシリアル変換回路 ４０ａ，４０ｂ 変調回路 ４１ａ，４１ｂ パルス幅付加回路 ４２ａ，４２ｂ 小信号差動出力ドライバ 1, 9, 10 DFF 2, 4, 5, 7 pulse delay circuit 3, 8, 12, 13, 17 differential circuit 6, 16 EXOR circuit 11 positive / negative edge frequency divider circuit 14 pulse delay circuit 15 delay for adding pulse width Circuits 18a to i Variable pulse delay circuit 19 Phase comparison circuit 20 Charge pump circuit 21 Variable Gm amplifier 22 Polygon mirror 23 f-θ lens 24a to d Photosensitive drum 25 BD mirror 26 Photodetector 27 Laser chip 28 LD driver 29 Pixel modulation circuit 30 Pixel Data generator 31 Horizontal synchronizing signal generating circuit 32 Printing paper 33 BD delay circuit 34 Horizontal synchronizing signal separating circuit 35 PLL circuit 36a, 36b Synchronous clock generator 37a, 37b Time base circuit 38a, 38b Data decoder 39a, 39b 32 → 8 bit serial Strange Circuit 40a, 40b modulating circuit 41a, 41b pulse width adding circuit 42a, 42b small signal differential output driver

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力パルス幅変調信号に所定時間だけパ
ルス幅を追加するパルス幅付加回路において、前記入力
パルス幅変調信号を分周する分周手段と、該分周手段の
出力と前記入力パルス幅変調信号の排他的論理和を行う
第１の排他的論理和手段と、前記分周手段の出力を第１
の分周信号とし、前記第１の排他的論理和手段の出力を
第２の分周信号として、前記第１の分周信号を第１の遅
延時間だけ遅延する第１の遅延手段と、前記第２の分周
信号を第２の遅延時間だけ遅延する第２の遅延手段と、
前記第１及第２の遅延手段の出力を排他的論理和を行う
第２の排他的論理和手段とを有し、前記第１と第２の遅
延時間差に相当したパルス幅付加を入力パルス幅変調信
号に対して行うことを特徴としたパルス幅付加回路。A pulse width adding circuit for adding a pulse width to an input pulse width modulation signal for a predetermined time, a frequency dividing means for dividing the input pulse width modulation signal, an output of the frequency dividing means and the input pulse. A first exclusive-OR means for performing an exclusive-OR operation on the width-modulated signal;
First delay means for delaying the first frequency-divided signal by a first delay time with the output of the first exclusive-OR means as a second frequency-divided signal; Second delay means for delaying the second frequency-divided signal by a second delay time;
A second exclusive-OR means for performing an exclusive-OR operation on the outputs of the first and second delay means, and adding a pulse width corresponding to the first and second delay time differences to an input pulse width. A pulse width adding circuit characterized by performing on a modulation signal. 【請求項２】 前記入力パルス幅変調信号は、画像デー
タの濃度レベルに応じて発生された信号であることを特
徴とする請求項１に記載のパルス幅付加回路。2. The pulse width adding circuit according to claim 1, wherein the input pulse width modulation signal is a signal generated according to a density level of image data. 【請求項３】 請求項２に記載のパルス幅付加回路を含
み、前記パルス幅回路により処理されたパルス幅変調信
号を用いて画像形成を行うことを特徴とする画像形成装
置。3. An image forming apparatus including the pulse width adding circuit according to claim 2, wherein an image is formed using a pulse width modulation signal processed by the pulse width circuit.