JP2002036623A - パルス幅付加回路及びそれを用いた画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 印画エンジンにおいて高画質を得るための正
確な光量制御がＬＳＩ回路で容易に実現できるようにす
ること。 【解決手段】 差動画素変調信号は、エッジで分周動作
するＤＦＦ１とパルス遅延回路２に入力され、ＤＦＦ１
のＱ出力は、差動化回路３で差動信号に変換される。パ
ルス遅延回路２の出力はパルス遅延回路４に入力され
る。差動化回路３とパルス遅延回路４の出力は、ＥＸＯ
Ｒ回路６に入力され、ＥＸＯＲ回路６の遅延時間を追尾
するパルス遅延回路５に入力される。ＥＸＯＲ回路６の
出力信号は、差動化回路８に入力されて差動パルス信号
を出力する。パルス遅延回路５の出力は、差動化回路８
の遅延時間を追尾するパルス遅延回路７に入力されて差
動パルス信号を出力する。パルス遅延回路１４，１５と
ＥＸＯＲ回路１６及び差動化回路１７を介して差動パル
ス信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅変調にお
けるパルス幅付加動作を行うパルス幅付加回路及びそれ
を用いた画像形成装置に関する。

【０００２】

【従来の技術】パルス幅変調を使用してレーザ光量制御
を行っているものにレーザ印画エンジンがある。まずレ
ーザ印画エンジンについてカラー機を例にして説明す
る。

【０００３】レーザー印画エンジンは、カラー化の要望
が強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナー
を用いた印画プロセスは白黒に比べてそのままでは４倍
の印画時間を要してしまう。このため、使用される感光
ドラムを各色に設けた４ドラム化と、レーザも一挙に２
ライン書き込みできる２ビーム化を併用する印画エンジ
ンで対応することになる。

【０００４】図２０は、前述した４ドラム機の概略図で
あり、感光ドラム２４ａ〜２４ｄがインラインに配置さ
れて４色ごとの専用になり、印画紙３２に順次各色トナ
ーが転写されてカラー画像が再生される。各感光ドラム
には、図１９で示すように静電潜像を形成するためのレ
ーザビーム光量による画像書込み部が設けられている。
まず、図１９に示したの動作を説明する。

【０００５】（画像書込み部の説明）図１９は、レーザ
印画エンジンの画像書き込み部を説明するための図で、
レーザチップ２７は、レーザダイオードａ、ｂを有す２
ビームタイプのものであり、各バック光を受光するフォ
トダイオードｃから構成されている。

【０００６】各レーザダイオードａ、ｂを発光制御する
駆動電流Ｉｄ１，Ｉｄ２は、ＬＤドライバ２８より供給
される。フォトダイオードｃからの発光量を検出したモ
ニター電流Ｉｍは、ＬＤドライバ２８に入力されレーザ
ダイオードａ、ｂの発光量のＡＰＣ（オートパワーコン
トロール）を行う。

【０００７】レーザチップ２７は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
製造上できない。このため、図２１に示すように、格子
線で示される画素領域に対して、図示のようにレーザ走
査方向に、例えば１６画素離れた位置に２つのビームが
発生するように斜め配置しておく。レーザチップ２７か
ら発生した変調レーザビームは、モータ軸に固定されて
図中の矢印方向への回転するポリゴンミラー２２によっ
て偏光され、感光ドラム２４上に変調レーザビームを走
査する。

【０００８】ｆ−θレンズ２３は、偏光された変調レー
ザビームを感光ドラム２４上に線速度一定に集光するた
めのものである。感光ドラム２４及び印画トナーを予め
所定の静電帯電しておくと、感光ドラム２４上における
照射光量に応じて印画トナーの付着量が変わるため中間
調画像の印画が可能になる。ＢＤミラー２５は、感光ド
ラム２４と機械的に位置関係が固定されており、ＢＤミ
ラー２５からの反射レーザビームは受光ダイオード２６
に入力され、感光ドラム２４上の情報書き込み開始位置
を検出するために使用される。

【０００９】受光ダイオード２６の出力は、水平同期信
号発生回路３１に入力されて水平同期信号ＢＤを発生す
る。ＢＤ信号は画素変調回路２９に入力される。画素変
調回路２９は、水平同期信号ＢＤに同期した画素クロッ
クまたはその係数倍クロックを発生する。この画素クロ
ックをもとに画素データを読み取るためのリードクロッ
クＲＫ１、ＲＫ２を画素データ発生部３０に入力する。
画素データ発生部３０は画素変調回路２９に対して、画
素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、
ＷＫ２を出力する。入力された画素データをもとに所望
のレーザ光量変調を可能にする画素変調信号ＯＮ１、Ｏ
Ｎ２をＬＤドライバ２８に出力する。

【００１０】画素変調信号ＯＮ１、ＯＮ２は、レーザ照
射時間によってレーザ光量を制御するパルス幅変調信号
である。

【００１１】図１４（ａ）は、異なるパルス幅Ｐ１〜Ｐ
４の画素変調信号の一例である。これらパルス幅に呼応
してレーザダイオードが点灯すれば感光ドラム２４に対
する所望の光量制御が実現できるわけである。ところが
レーザダイオードは、原理上、駆動電流Ｉｄが供給され
ても直ちに発光せず遅延時間Ｔｄ経過して発光する。一
方、駆動電流Ｉｄが遮断されると短時間に発光停止す
る。このため、図１４（ｂ）に示すように、画素変調信
号ＯＮに比べて発光期間が発光遅延時間Ｔｄだけ短くな
ってしまう。画素変調パルスＰ２においては発光しなく
なり、レーザ印画エンジンにおいて高画質が得られな
い。特に、階調性を重視するカラー機においては大きな
問題である。このため、図６に示すようなパルス幅付加
回路が画素変調回路２９に設けられている。

【００１２】（従来のパルス幅付加回路の説明）図６
は、従来のパルス幅付加回路を示す図である。パルス幅
信号Ｐ０、Ｎ０は、差動信号化された画素変調信号であ
る。差動画素変調信号Ｐ０、Ｎ０は、各々バッファを介
してＤＦＦ９，１０なるカウンタ回路に入力される。Ｄ
ＦＦ９，１０は、差動画素変調信号Ｐ０、Ｎ０が入力さ
れる前（各水平走査毎）にリセット信号ＲＥＳＢでリセ
ットしておく。ＤＦＦ９、１０の各Ｑ出力からは、画素
変調信号の立ち上がりエッジ及び立下りエッジに対し
て、各々図１３（ｂ）、（ｃ）で示す分周された信号が
出力される。

【００１３】ＤＦＦ９、１０は、一般的な図７に示す回
路構成である。ＤＦＦ９、１０のＱ出力は、差動化回路
１２、１３に入力され差動パルス信号（Ｐ１／Ｎ１）、
（Ｐ２／Ｎ２）に変換される。差動化回路１２、１３
は、例えば、図２に示す本発明人が提唱する構成であ
る。差動パルス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）
は、パルス遅延回路１４，１５に入力される。パルス遅
延回路１５の遅延時間は、パルス遅延回路１４の遅延時
間に比べ発光遅延時間Ｔｄだけ大きくしておくと、図１
３（ｄ）に等価的に示すような差動パルス信号（Ｐ４／
Ｎ４）が出力される。パルス遅延回路１４，１５の差動
出力（Ｐ３／Ｎ３）、（Ｐ４／Ｎ４）はＥＸＯＲ１６に
入力され、図１３（ｅ）に示すように、各画素変調パル
スＰ１〜Ｐ４にパルス幅Ｔｄが付加された画素変調信号
が生成される。画素変調信号は同じく差動化回路１７を
介して差動画素変調信号（Ｐ５／Ｎ５）として出力され
る。この画素変調信号で発光遅延時間Ｔｄを持つレーザ
ダイオードを駆動すると図１３（ｆ）の様に所望の点灯
制御が実現できる。

【００１４】以上説明したパルス幅付加回路において、
パルス遅延動作を立ち上がりエッジと立下りエッジ別々
に行っているのは、パルス遅延回路１４，１５が細いパ
ルスに対して正常に動作しないためである。また、パル
ス幅付加回路においてパルス幅付加値は安定かつ設定で
きなければならない。このため、画素変調回路２９内に
ある画素クロック信号（Ｋ／ＫＢ）から正確にクロック
周期を等分割（８分割）したタイミングを得るための多
相クロックを発生するＤＬＬ回路（図１８）の制御電流
Ｉｖによってパルス遅延回路１４，１５は制御されてい
る。

【００１５】画素クロック信号（Ｋ／ＫＢ）は、各々同
じ構成の可変遅延回路１８ａ〜１８ｉに順次入力され
る。可変遅延回路１８ａ、１８ｉの出力信号は、位相比
較回路１９に入力され、アップパルス及びダウンパルス
を出力し、チャージポンプ回路２０に入力されて誤差電
圧を発生し、可変Ｇｍアンプ２１によって制御電流Ｉｖ
に変換されて可変遅延回路１８ａ〜１８ｉを制御する。

【００１６】図１５は、可変パルス遅延回路を示す図
で、制御電流Ｉｖで遅延時間が制御できる可変遅延回路
の構成を示している。この回路平衡状態は、可変遅延回
路１８ｉの出力が可変遅延回路１８ａの出力に対して画
素クロックの１周期遅れた時である。この時、可変遅延
回路１８ａ〜１８ｉの各遅延時間は、画素クロックの１
／８周期である。したがって、可変遅延回路１８ａ〜１
８ｈの各出力Ｋ０〜Ｋ７は画素クロック周期を８等分し
た多相クロック信号である。この多相クロック信号は、
高精度なパルス幅変調を必要とする画素変調信号のタイ
ミング信号として使用される。図６のパルス幅付加回路
におけるパルス遅延回路１４は、ＤＬＬ回路に使用され
ている可変遅延回路と同じく、図１５に示される構成を
している。

【００１７】図１６は、パルス幅付加用パルス遅延回路
を示す図である。ここに示されたパルス遅延回路１５と
図１５に示された可変パルス遅延回路との違いは、ＭＮ
７に供給される電流が、ＭＰ４ａ〜ＭＰ４ｄまでの省電
流で決定されるところである。制御信号Ｓ１〜Ｓ３によ
ってＭＮ７に供給する電流を可変して、遅延時間を、例
えば、画素クロックの１／８〜２／８周期にしておく
と、パルス付加値を０〜１／８周期に安定に設定でき
る。画素変調信号は、画像により図８（ａ）のように、
細いパルスを含むことがある。この場合、分周差動パル
ス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）は、図８
（ｂ）、（ｃ）のようになり、図８（ｄ）のように、画
素変調信号（Ｐ５／Ｎ５）が再生される。もし、パルス
遅延回路１４，１５が期間ｔ１〜ｔ３及び期間ｔ４〜ｔ
６におけるパルス信号を通過しなかった時、図８（ｅ）
のような元画素変調信号と異なる画素変調信号が再生さ
れる。しかし、レーザ印画エンジンは、基本的に光量値
に対して動作するものであるから、図８（ｄ）と（ｅ）
では光量値差がないので問題とならない。

【００１８】

【発明が解決しようとする課題】しかしながら、図１２
に示す場合は、レーザ印画エンジンおいて問題である。
ＤＦＦ９と１０は同一ＬＳＩ内で構成してもまったく同
じ特性にすることはできない。このため、図１２
（ｂ）、（ｃ）に示すように、細いパルスを含む入力画
素変調によって、立ち下がりエッジに対して正常に動作
しても立上がりエッジに対して時間ｔ３、ｔ５で誤動作
することが図１２（ｂ）に示すようになる。この場合、
再生された画素変調信号（Ｐ５／Ｎ５）は、図１２
（ｄ）のように所望光量値に対して明らかに小さいもの
となり画像上大きな問題となる。

【００１９】図１２（ｅ）は、時間ｔ３の時だけ誤動作
した場合で、時間ｔ６以降で全面的に発光してしまい画
像情報は大きく壊れてしまう。このため、従来のパルス
幅付加回路は画素変調信号に含まれる最小パルス幅は、
正負とも規定してフリップフロップが誤動作しないよう
に絶対にしなければならなった。このため、パルス幅変
調の使用できるダイナミックレンジが制約され、十分な
画素変調ができなかった。これは画素クロック周波数が
上昇すると更に顕著になる。

【００２０】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、レーザ印画エンジ
ンにおいて高画質を得るための正確な光量制御がＬＳＩ
回路で容易に実現できるようにしたパルス幅付加回路及
びそれを用いたレーザ印画エンジンを提供することにあ
る。

【００２１】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、入力パ
ルス幅変調信号に所定時間だけパルス幅を追加するパル
ス幅付加回路において、前記入力パルス幅変調信号を分
周する分周手段と、該分周手段の出力と前記入力パルス
幅変調信号の排他的論理和を行う第１の排他的論理和手
段と、前記分周手段の出力を第１の分周信号とし、前記
第１の排他的論理和手段の出力を第２の分周信号とし
て、前記第１の分周信号を第１の遅延時間だけ遅延する
第１の遅延手段と、前記第２の分周信号を第２の遅延時
間だけ遅延する第２の遅延手段と、前記第１及第２の遅
延手段の出力を排他的論理和を行う第２の排他的論理和
手段とを有し、前記第１と第２の遅延時間差に相当した
パルス幅付加を入力パルス幅変調信号に対して行うこと
を特徴としたものである。

【００２２】また、請求項２に記載の発明は、前記入力
パルス幅変調信号は、画像データの濃度レベルに応じて
発生された信号であることを特徴としたものである。

【００２３】また、請求項３に記載の発明は、請求項２
に記載のパルス幅付加回路を含み、前記パルス幅回路に
より処理されたパルス幅変調信号を用いて画像形成を行
うことを特徴とする画像形成装置である。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図２３は、本発明を使用したパ
ルス幅付加回路を搭載した４ドラム／２ビームレーザ印
画エンジン用の画素変調回路をＬＳＩ化した構成例を示
す図である。

【００２５】（４ドラム／２ビーム対応の画素変調ＬＳ
Ｉの説明）基準クロックＣＫは、周波数シンセサイザと
しても機能するＰＬＬ回路３５に入力され、画素クロッ
ク周波数の４倍の各々１／８周期位相がずれた（１／３
２画素ずれた）８相クロックバスＫを出力する。画素位
置設定データＤＳは、ＰＬＬ回路３５に入力されてい
る。画素位置設定データＤＳにおける画素周波数設定デ
ータＤＦを使用する。ＰＬＬ回路３５の８相クロック発
生するＶＣＯ回路の制御電流Ｉｖ０が出力される。水平
同期信号ＢＤはＢＤ遅延回路３３に入力し、画素位置設
定データＤＳによってＢＤ信号を遅延制御する。

【００２６】ＢＤ遅延回路３３は、制御電流Ｉｖ０が入
力されており、ＰＬＬ回路３５内の可変周波数発振回路
ＶＣＯに使用している可変遅延回路と同等の遅延回路が
縦続に接続された構成が含まれており、各遅延回路の接
続点からは互いに１／３２画素タイミングがずれたＢＤ
信号が発生している。ここでは画素位置設定データＤＳ
の内のドラム間の絶対画素位置設定データＲＧの微調整
ビットが使用されて、所望のＢＤ信号に遅延制御してド
ラム間画素位置合わせを１／３２画素まで微調整でき
る。出力ＢＤ信号は、水平同期信号分離回路３４に入力
され、図１６に示すように、先行レーザ用水平同期信号
ＨＤ１と後行レーザ用用水平同期信号ＨＤ２に分離され
る。

【００２７】水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ３６ａ、３６ｂにＰＬＬ回路３５
出力の８相クロックバスＫとともに入力される。各同期
クロックジェネレータは、入力ＨＤ信号に同期した同期
クロック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロッ
クの同期精度は１／３２画素である。１ドラム／１ビー
ム機における同期精度は、１／８画素程度で十分であっ
たが、４ドラム／２ビーム機の場合、色ずれは直ちに色
モワレや色調を変化させるため同期クロックジェネレー
タ特性に対する要求は高くなる。カラー印画エンジンの
場合画像の階調再現は重要であるため、一般にＰＷＭ画
素変調が用いられる。

【００２８】また、デジタル画像処理に柔軟に対応する
ため、図２２（ｂ）に示すように、画素（Ｔｏ）３２分
割によって変調を行う。しかしながら、１ビーム当たり
３２ビットの画素データは膨大であり実現不能である。
このため、画素データＤ１、Ｄ２は、６ビットデータと
して書込みクロックＷＫ１、ＷＫ２とともに３２ビット
展開のデータデコーダ３８ａ、３８ｂに入力する。デー
タデコーダ３８ａ、３８ｂは、例えば、６４アドレス／
３２ビットのＳＲＡＭであり、格納データは、ユーザが
前もって所望値に設定しておく。データデコーダ３８
ａ、３８ｂの出力の３２ビットデータを、図２２（ｂ）
に示すようにシリアル変換するわけである。例えば、画
素周波数が２５ＭＨｚ（４０ｎｓ）であったとすると、
変調精度は１.２５ｎｓと非常に高精度な信号処理が要
求される。

【００２９】画素周波数は更に上昇される傾向にある。
同期クロックジェネレータ３６ａ、３６ｂの出力の同期
クロックＳＣＫ１、ＳＣＫ２及びＨＲＢ１，ＨＲＢ２
は、各々タイムベース回路３７ａ、３７ｂに入力され
る。タイムベース回路３７ｂにはＰＬＬ回路３５におけ
るＶＣＯ回路に使用されている可変遅延回路と同等の可
変遅延回路が縦続に接続された構成が含まれており、各
々の接続点に各々１／３２画素ずれた画素クロックが発
生しており、入力される画素位置設定データＤＳの中の
相対画素位置設定データＲＰによってビーム間隔を高精
度に調整できる。更にタイムベース回路３７ａ，３７ｂ
では、ドラム間画素位置合わせにおける粗調のために絶
対画素位置設定データＲＧの上位ビットが使用される。

【００３０】図２５は、図２３におけるタイムベース回
路を説明するタイムチャートである。タイムベース回路
３７ａ、３７ｂの出力信号バスＫ１、Ｋ２の内容を示し
てある。ＤＫ０、ＤＫ１はデータデコーダ３８ａ，３８
ｂにおけるＳＲＡＭの読出しタイミングを用クロックと
して使用される。Ｋ０〜Ｋ３は、（３２⇒８）ビットデ
ータ変換回路３９ａ、３９ｂに入力され、図２２（ａ）
で示す８ビットデータＤＶに変換される。図２５で示す
クロック遅延時間は、ＴｄをＢＤ遅延回路２０で行われ
る分を含んで表すと設定データＲＧ、ＲＰを各５ビット
とすると以下の式で示される。 Td1＝Td(0)＋RG(4:0)×(To/32) Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)

【００３１】上記式から理解できるように、画素データ
ＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制御
できこのタイミングで最終的にデータ変調すれば所望の
画素変調が実現できる。（３２⇒８）ビットデータ変換
回路３９ａ、３９ｂの各８ビットデータＤＶ１、ＤＶ２
は、変調回路４０ａ、４０ｂに同期クロックＳＫ１、Ｓ
Ｋ２と共に入力される。変調回路４０ａ、４０ｂには、
ＰＬＬ回路３５におけるＶＣＯ回路に使用されている可
変遅延回路と同等の可変遅延回路を縦続に接続したＤＬ
Ｌ回路（図１８）が含まれており、各々の可変遅延回路
の遅延量が１／３２画素になるように制御された８相ク
ロックが発生する構成になっており、図２２（ｂ）で示
す３２ビットシリアル変調信号ＯＮ１Ａ、ＯＮ２Ａを可
能にしている。

【００３２】３２ビットシリアル変調信号ＯＮ１Ａ、Ｏ
Ｎ２Ａは、本発明のパルス幅付加回路４１ａ、４１ｂに
入力される。パルス幅追加回路４１ａ、４１ｂの出力の
画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂは出力ドライバ３８
ａ、３８ｂにに入力され、画素変調信号ＯＮ１、ＯＮ２
をＬＤドライバ２４に出力する。画素変調パルス信号の
パルス幅精度は、＜１ｎｓの高精度を要求されるため、
小信号差動出力タイプが使用される。以上説明した画素
変調回路は、ＣＭＯＳのＬＳＩプロセスで実現可能であ
り、高集積化が期待できるものである。

【００３３】（本発明のパルス幅付加回路の説明）図１
は、本発明のパルス幅付加回路の一実施例を示す回路図
で、本発明のパルス幅付加回路は、入力パルス幅変調信
号に所定時間だけパルス幅を追加するものであって、入
力パルス幅変調信号を分周する分周回路１と、分周回路
１の出力と入力パルス幅変調信号の排他的論理和を行う
第１の排他的論理和回路６と、分周回路１の出力を第１
の分周信号とし、第１の排他的論理和回路６の出力を第
２の分周信号として、第１の分周信号を第１の遅延時間
だけ遅延する第１の遅延回路１４と、第２の分周信号を
第２の遅延時間だけ遅延する第２の遅延回路１５と、第
１及第２の遅延回路１４、１５の出力を排他的論理和を
行う第２の排他的論理和回路１６を設けて、第１と第２
の遅延時間差に相当したパルス幅付加を入力パルス幅変
調信号に対して行うように構成されている。

【００３４】差動画素変調信号（Ｐ０／Ｎ０）は、バッ
ファを介して立ち上がりエッジで分周動作するＤＦＦ１
に入力されるとともに、パルス遅延回路２に入力され
る。ＤＦＦ１の構成は、図３に示される一般的なもので
ある。パルス遅延回路２は、ＤＦＦ１のＫ→Ｑの遅延時
間を追尾するためのものであり、図５に示すような構成
をしている。ＤＦＦ１のＱ出力は、構成が図２に示され
る差動化回路３に入力され差動信号に変換される。

【００３５】一方、パルス遅延回路２の出力は、差動化
回路３の遅延時間を追尾する、図４に示すような構成の
パルス遅延回路４に入力される。差動化回路３とパルス
遅延回路４の出力は、ＥＸＯＲ回路６に入力されるとと
もに、ＥＸＯＲ回路６の遅延時間を追尾するパルス遅延
回路５に入力される。ＥＸＯＲ回路６の出力信号は、差
動化回路８に入力されて差動パルス信号（Ｐ２／Ｎ２）
を出力する。一方、パルス遅延回路５の出力は、差動化
回路８の遅延時間を追尾するパルス遅延回路７に入力さ
れて差動パルス信号（Ｐ１／Ｎ１）を出力する。続い
て、図６で示される従来のパルス幅付加回路と同じく、
パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動
化回路１７を介して差動パルス信号（Ｐ５／Ｎ５）を出
力する。

【００３６】図１のパルス幅付加回路の特性を図８〜図
１１に基づいて説明する。各図において図（ａ）は、入
力画素変調パルス（Ｐ０／Ｎ０）であり、図（ｂ）は差
動パルス（Ｐ１／Ｎ１）、図（ｃ）は差動パルス（Ｐ２
／Ｎ２）、図（ｄ）及び（ｅ）は出力画素変調信号（Ｐ
５／Ｎ５）である。各図においては、パルス遅延回路１
５内のパルス付加制御信号Ｓ１〜Ｓ３を全てＬレベルに
してパルス幅付加値が最小の場合(無い場合)で示してい
る。

【００３７】（図８の説明）図８は、ＤＦＦ１が画素変
調パルスに対して正常にした場合を示す図であり、図
（ｄ）のように正常に画素変調信号を出力される。も
し、パルス遅延回路１４，１５で時間ｔ１〜ｔ３及び時
間ｔ４〜ｔ６で発生するパルスが通過しなくても、図
（ｅ）のように、光量値として問題のない画素変調信号
が再生される。

【００３８】（図９の説明）図９は、時間ｔ３及びｔ５
でＤＦＦ１が誤動作した場合を示す図である。この場合
でも図（ｄ）のように、正常に画素変調信号は再生され
る。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及び時
間ｔ４〜ｔ６のパルスを通過できなくても、図（ｅ）図
のように、光量値として問題のない画素変調信号が再生
される。

【００３９】（図１０の説明）図１０は、時間ｔ１とｔ
５の時ＤＦＦ１が誤動作した場合を示す図である。この
場でも、図（ｄ）のように、正常に画素変調信号は再生
される。もし、パルス遅延回路１５が時間ｔ１〜ｔ２及
び時間ｔ４〜ｔ６のパルスを通過できなくても、図
（ｅ）のように、光量値として問題のない画素変調信号
が再生される。

【００４０】（図１１の説明）図１１は、時間ｔ３の時
のみＤＦＦ１が誤動作した場合を示す図である。この場
合でも図（ｄ）図のように、正常に画素変調信号は再生
される。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及
び時間ｔ４〜ｔ６のパルスを通過できなかった時、図
（ｅ）のように、微小パルス幅増加するが光量値として
問題のない画素変調信号が再生され、しかも続く画素変
調信号に影響が及ばない。

【００４１】このように、図１のパルス幅付加回路は、
ＤＦＦ１のパルス応答に対して画素変調信号が正常また
は小さなパルス幅は変化で出力されるため、レーザ印画
エンジンにおいては非常に好都合な特性をしている。し
かも、使用されるフリップフロップＤＦＦ１は、リセッ
ト機能が必要ないため、図３で示すような最高速の構成
が使用できるため、誤動作の発生確率を低くすることが
できる。

【００４２】

【発明の効果】以上説明したように本発明によれば、非
常に細いパルスにも安定に機能するため、レーザ印画エ
ンジンにおいて高画質を得るための正確な光量制御がＬ
ＳＩ回路で容易に実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明のパルス幅付加回路の一実施例を示す回
路図である。

【図２】パルス幅付加回路を構成する差動化回路を示す
回路図である。

【図３】パルス幅付加回路を構成するＤ型フリップフロ
ップを示す回路図である。

【図４】パルス幅付加回路を構成するパルス遅延回路を
示す回路図である。

【図５】パルス幅付加回路を構成するパルス遅延回路を
示す回路図である。

【図６】従来のパルス幅付加回路を示す回路図である。

【図７】パルス幅付加回路を構成するリセット付きＤ型
フリップフロップを示す回路図である。

【図８】図１の動作を説明するためのタイムチャートで
ある。

【図９】図１の動作を説明するためのタイムチャートで
ある。

【図１０】図１の動作を説明するためのタイムチャート
である。

【図１１】図１の動作を説明するためのタイムチャート
である。

【図１２】図６の動作を説明するためのタイムチャート
である。

【図１３】パルス付加動作を説明するためのタイムチャ
ートである。

【図１４】レーザダイオードの発光動作を説明するため
のタイムチャートである。

【図１５】図１８の可変パルス遅延回路を示す回路図で
ある。

【図１６】パルス幅付加回路を構成するパルス幅付加用
パルス遅延回路を示す回路図である。

【図１７】レベル変換回路を示す回路図である。

【図１８】多相クロック発生用ＤＬＬ回路を示す回路図
である。

【図１９】レーザ印画エンジンの画像書き込み部を示す
図である。

【図２０】４ドラム印画エンジンの概念図である。

【図２１】２ビーム印画エンジンのビームスポット図で
ある。

【図２２】画素変調信号を示すタイムチャートである。

【図２３】４ドラム／２ビーム機用の画素変調ＬＳＩの
ブロック図である。

【図２４】水平同期分離を示すタイムチャートである。

【図２５】図２３におけるタイムベース回路を説明する
ためのタイムチャートである。

【符号の説明】

１、９、１０ ＤＦＦ ２、４、５、７ パルス遅延回路 ３、８、１２、１３、１７ 差動化回路 ６、１６ ＥＸＯＲ回路 １１ 正負エッジ分周回路 １４ パルス遅延回路 １５ パルス幅付加用遅延回路 １８ａ〜ｉ 可変パルス遅延回路 １９ 位相比較回路 ２０ チャージポンプ回路 ２１ 可変Ｇｍアンプ ２２ ポリゴンミラー ２３ ｆ−θレンズ ２４ａ〜ｄ 感光ドラム ２５ ＢＤミラー ２６ フォトディテクタ ２７ レーザチップ ２８ ＬＤドライバ ２９ 画素変調回路 ３０ 画素データ発生部 ３１ 水平同期信号発生回路 ３２ 印画紙 ３３ ＢＤ遅延回路 ３４ 水平同期信号分離回路 ３５ ＰＬＬ回路 ３６ａ，３６ｂ 同期クロックジェネレータ ３７ａ，３７ｂ タイムベース回路 ３８ａ，３８ｂ データデコーダ ３９ａ，３９ｂ ３２⇒８ビットシリアル変換回路 ４０ａ，４０ｂ 変調回路 ４１ａ，４１ｂ パルス幅付加回路 ４２ａ，４２ｂ 小信号差動出力ドライバ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力パルス幅変調信号に所定時間だけパ
   ルス幅を追加するパルス幅付加回路において、前記入力
   パルス幅変調信号を分周する分周手段と、該分周手段の
   出力と前記入力パルス幅変調信号の排他的論理和を行う
   第１の排他的論理和手段と、前記分周手段の出力を第１
   の分周信号とし、前記第１の排他的論理和手段の出力を
   第２の分周信号として、前記第１の分周信号を第１の遅
   延時間だけ遅延する第１の遅延手段と、前記第２の分周
   信号を第２の遅延時間だけ遅延する第２の遅延手段と、
   前記第１及第２の遅延手段の出力を排他的論理和を行う
   第２の排他的論理和手段とを有し、前記第１と第２の遅
   延時間差に相当したパルス幅付加を入力パルス幅変調信
   号に対して行うことを特徴としたパルス幅付加回路。
2. 【請求項２】 前記入力パルス幅変調信号は、画像デー
   タの濃度レベルに応じて発生された信号であることを特
   徴とする請求項１に記載のパルス幅付加回路。
3. 【請求項３】 請求項２に記載のパルス幅付加回路を含
   み、前記パルス幅回路により処理されたパルス幅変調信
   号を用いて画像形成を行うことを特徴とする画像形成装
   置。