JP2001189646A - Delay circuit, delay control circuit, vco circuit, delay chain circuit, pulse width adding circuit and laser printing engine - Google Patents

Abstract

PROBLEM TO BE SOLVED: To easily provide a stable high-accuracy VCO circuit by using a delay circuit composed of MOS transistors. SOLUTION: A first operating current I2 is supplied to the source connecting node of first and second CMOS transistors MN1 and MN3 of which the source sides are mutually connected, and input pulse signals PI and NI of common mode and reverse mode are applied to each of the gate nodes of the first and second CMOS transistors MN1 and MN3. Besides, a second operating current I1 is supplied to each of the drain nodes of the first and second CMOS transistors MN1 and MN3, the respective source nodes of third and fourth CMOS transistors MN4 and MN5 are connected to the respective drain nodes of the first and second CMOS transistors MN1 and MN3, and output pulse signal PO and NO, with which the delay of the input signals PI and NI is controlled, are extracted from the respective drain nodes of the first and second CMOS transistors MN1 and MN3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、制御信号によって
入力パルス信号を所定時間遅延制御した遅延パルス信号
を出力するＭＯＳトランジスタを用いた遅延回路及びこ
の遅延回路を有する遅延制御回路と、ＶＣＯ回路、ディ
レーチェーン回路、パルス幅付加回路、レーザ印画エン
ジンに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit using a MOS transistor for outputting a delay pulse signal obtained by delaying an input pulse signal by a control signal for a predetermined time, a delay control circuit having the delay circuit, a VCO circuit, The present invention relates to a delay chain circuit, a pulse width adding circuit, and a laser printing engine.

【０００２】[0002]

【従来の技術】図１９はＣＭＯＳトランジスタを用いた
一般的なパルス遅延回路の構成を示す図である。入力パ
ルス信号ＰＩは、Ｐ型のトランジスタＴＰ２とＮ型のト
ランジスタＴＮ１からなるインバータに入力され、更に
トランジスタＴＰ３とトランジスタＴＮ３からなるイン
バータに入力されて、出力パルス信号ＰＯとなる。その
際、各インバータのしきい値電圧Ｖｔｈは、電源電圧ｖ
ｃｃに対して一般に０．５ｖｃｃとなるように、各Ｎ型
及びＰ型のトランジスタの電圧−電流変換能力βｎ及び
βｐが等しくなるように各トランジスタサイズ（ゲート
長Ｌ及びゲート幅Ｗ）が設定されている。2. Description of the Related Art FIG. 19 is a diagram showing a configuration of a general pulse delay circuit using CMOS transistors. The input pulse signal PI is input to an inverter including a P-type transistor TP2 and an N-type transistor TN1, and further input to an inverter including a transistor TP3 and a transistor TN3, and becomes an output pulse signal PO. At this time, the threshold voltage Vth of each inverter is equal to the power supply voltage v
Each transistor size (gate length L and gate width W) is set so that the voltage-current conversion capabilities βn and βp of the N-type and P-type transistors are equal to each other so as to be generally 0.5 vcc with respect to cc. ing.

【０００３】また、上記トランジスタＴＮ１及びトラン
ジスタＴＰ２の各ソースには、それぞれ動作電流Ｉ１及
びＩ２を供給するためにトランジスタＴＮ２及びＴＰ１
が接続されている。この動作電流Ｉ１とＩ２は一般に等
しくなるようにしておき、これを制御信号ＶＢ１及びＶ
Ｂ２で制御している。そして、上述の遅延された出力パ
ルス信号ＶＯの遅延時間ｔｄは、この動作電流Ｉ１及び
Ｉ２で制御される。The sources of the transistors TN1 and TP2 are supplied with transistors TN2 and TP1 to supply operating currents I1 and I2, respectively.
Is connected. The operating currents I1 and I2 are generally made equal to each other, and this is controlled by the control signals VB1 and VB1.
It is controlled by B2. The delay time td of the delayed output pulse signal VO is controlled by the operating currents I1 and I2.

【０００４】図２１は上記の遅延回路を用いて構成した
ＶＣＯ回路（可変周波数発振回路）の一例を示す図であ
り、駆動電流で遅延時間が変化する遅延回路８〜１１と
インバータｉｎｖ１からなるリングオシレータとなって
いる。遅延回路８〜１１は図１９に示す構成であり、同
じ構成となっている。遅延回路１１の出力はインバータ
ｉｎｖ１を介して遅延回路８に入力され、発振回路とし
て動作する。また、図示していないが制御信号ＶＢから
図１９に示す制御信号ＶＢ１及びＶＢ２が変換生成さ
れ、各遅延回路８〜１１に入力される。このＶＣＯ回路
の発振周期Ｔｏは、次式で表される。FIG. 21 is a diagram showing an example of a VCO circuit (variable frequency oscillating circuit) constituted by using the above-mentioned delay circuit, and includes a ring composed of delay circuits 8 to 11 whose delay time changes with a drive current and an inverter inv1. It is an oscillator. The delay circuits 8 to 11 have the configuration shown in FIG. 19, and have the same configuration. The output of the delay circuit 11 is input to the delay circuit 8 via the inverter inv1, and operates as an oscillation circuit. Although not shown, control signals VB1 and VB2 shown in FIG. 19 are converted and generated from control signal VB, and input to delay circuits 8-11. The oscillation period To of the VCO circuit is represented by the following equation.

【０００５】 Ｔｏ＝（４ｔｄ×Δｔ）×２ （１） 次に、図２３のタイムチャートを用いて図１９に示す遅
延回路の動作について詳細に説明する。図２３の（ａ）
は入力パルス信号ＰＩを示し、同図の（ｂ）はトランジ
スタＴＮ１及びトランジスタＴＰ２のドレインノード
、トランジスタＴＮ１のソース及びトランジスタＴ
Ｐ２のソースの出力を示している。To = (4td × Δt) × 2 (1) Next, the operation of the delay circuit shown in FIG. 19 will be described in detail with reference to a time chart of FIG. (A) of FIG.
Represents an input pulse signal PI, and FIG. 4B shows the drain nodes of the transistors TN1 and TP2, the source of the transistor TN1, and the transistor T.
The output of the source of P2 is shown.

【０００６】時刻ｔ０以前は入力パルス信号ＰＩはＬレ
ベル（低レベル）であり、トランジスタＴＰ２が導通
し、トランジスタＴＮ１が遮断されているので、ノード
及びノードはｖｃｃレベルになり、ノードはＬレ
ベルになっている。時刻ｔ０で入力パルス信号ＰＩがＨ
レベル（高レベル）になると、トランジスタＴＮ１は導
通して、ノードは電圧Ｖ２に上昇する。その際、トラ
ンジスタＴＮ１は５極管動作をするので、電圧Ｖ２は次
式により決定される。Before time t0, the input pulse signal PI is at L level (low level), the transistor TP2 is turned on, and the transistor TN1 is turned off. Therefore, the node and the node are at the Vcc level, and the node is at the L level. Has become. At time t0, the input pulse signal PI becomes H
At the level (high level), the transistor TN1 conducts, and the node rises to the voltage V2. At this time, since the transistor TN1 performs a pentode operation, the voltage V2 is determined by the following equation.

【０００７】 Ｉ１＝βＮ１（ΔＶ）＾２ ＝βＮ１（Ｖｇｓ＿Ｎ１−Ｖｔｈ＿Ｎ）＾２ ＝βＮ１（ｖｃｃ−Ｖ１−Ｖｔｈ＿Ｎ）＾２ （２） βＮ１：トランジスタＴＮ１の電圧−電流変換能力 Ｖｇｓ＿Ｎ１：トランジスタＴＮ１のゲート−ソース間
電圧 Ｖｔｈ＿Ｎ：Ｎ型トランジスタのしきい値電圧 このとき、トランジスタＴＮ１には電流Ｉ１が供給さ
れ、ノードの電圧を下降させる。この下降速度は、電
流Ｉ１とノードが持つ総寄生容量値Ｃｍ１で決定され
る。容量値Ｃｍ１は、トランジスタＴＮ３及びトランジ
スタＴＰ３のゲート容量、トランジスタＴＰ２及びトラ
ンジスタＴＮ１のドレイン−ゲート間容量等である。ま
た、このときノードは電圧Ｖ２のままである。そし
て、時刻ｔ１でトランジスタＴＮ３及びトランジスタＴ
Ｐ３のインバータのしきい値電圧（０．５ｖｃｃ）に達
し（ｔ１−ｔ０）、遅延して出力パルス信号ＰＯを立ち
上がらせる。I1 = βN1 (ΔV) ＾ 2 = βN1 (Vgs_N1-Vth_N) ＾ 2 = βN1 (vcc-V1-Vth_N) ＾ 2 (2) βN1: voltage-current conversion capability of transistor TN1 Vgs_N1: gate of transistor TN1 -Source voltage Vth_N: threshold voltage of N-type transistor At this time, the current I1 is supplied to the transistor TN1 to lower the voltage of the node. This falling speed is determined by the current I1 and the total parasitic capacitance value Cm1 of the node. The capacitance value Cm1 is the gate capacitance of the transistor TN3 and the transistor TP3, the drain-gate capacitance of the transistor TP2 and the transistor TN1, and the like. At this time, the node remains at the voltage V2. Then, at time t1, the transistors TN3 and T
The threshold voltage (0.5 vcc) of the inverter P3 is reached (t1-t0), and the output pulse signal PO rises with a delay.

【０００８】時刻ｔ１′までトランジスタＴＮ１は５極
管特性を示し、ノードは電圧Ｖ２のままで、ノード
の下降速度は変化しない。しかし、時刻ｔ１′でトラン
ジスタＴＮ１のドレイン電圧がソース電圧に等しくなる
と、トランジスタＴＮ１は電流Ｉ１を駆動する能力がな
くなり、ノードも共に下降し、ｇｎｄ電圧になる。こ
のときの下降速度は、ノードの総寄生容量Ｃｍ２の条
件が加わることと、トランジスタＴＮ２が３極管及び抵
抗特性へ移行して電流Ｉ１が小さくなることにより、図
示のように大幅に遅くなる。[0008] Until time t1 ', the transistor TN1 exhibits pentode characteristics, the node remains at the voltage V2, and the falling speed of the node does not change. However, when the drain voltage of the transistor TN1 becomes equal to the source voltage at the time t1 ', the transistor TN1 loses the ability to drive the current I1, and both the nodes also fall to the gnd voltage. At this time, the falling speed is greatly reduced as shown in the figure because the condition of the total parasitic capacitance Cm2 of the node is added, and the transistor TN2 shifts to the triode and resistance characteristics to reduce the current I1.

【０００９】時刻ｔ２′までは入力パルス信号Ｐ１はＨ
レベルであり、トランジスタＴＮ１が導通し、トランジ
スタＴＰ２が遮断されているので、ノード及びはｇ
ｎｄレベルになり、ノードはＨレベルになっている。
時刻ｔ２で入力パルス信号ＰＩがＬレベルになると、ト
ランジスタＴＰ２は導通し、ノードは電圧Ｖ３に下降
する。このとき、トランジスタＴＰ２は５極管動作をす
るため、電圧Ｖ３は次式より決定される。Until time t2 ', input pulse signal P1 is at H level.
Level, the transistor TN1 is conducting and the transistor TP2 is off, so that the node and g
nd level, and the node is at the H level.
When the input pulse signal PI becomes L level at time t2, the transistor TP2 conducts and the node drops to the voltage V3. At this time, since the transistor TP2 performs a pentode operation, the voltage V3 is determined by the following equation.

【００１０】 Ｉ２＝βＰ２（ΔＶ）＾２ ＝βＰ２（Ｖｇｓ＿Ｐ２−Ｖｔｈ＿Ｐ）＾２ ＝βＰ２（ｖｃｃ−Ｖ３−Ｖｔｈ＿Ｐ）＾２ （２） βＰ２：トランジスタＴＰ２の電圧−電流変換能力 Ｖｇｓ＿Ｐ：トランジスタＴＰ２のゲート−ソース間電
圧 Ｖｔｈ＿Ｐ：Ｐ型トランジスタのしきい値電圧 このとき、トランジスタＴＰ２には電流Ｉ２が供給さ
れ、ノードの電圧を上昇させる。この上昇速度は、電
流Ｉ２とノードが持つ総寄生容量値Ｃｍ１で決定され
る。またこのとき、ノードは電圧Ｖ３のままである。
そして、時刻ｔ３でトランジスタＴＮ３及びトランジス
タＴＰ３のインバータのしきい値電圧（０．５ｖｃｃ）
に達し（ｔ３−ｔ２）、遅延して出力パルス信号ＰＯを
立ち下がらせる。I2 = βP2 (ΔV) ＾ 2 = βP2 (Vgs_P2-Vth_P) ＾ 2 = βP2 (vcc-V3-Vth_P) ＾ 2 (2) βP2: voltage-current conversion capability of transistor TP2 Vgs_P: gate of transistor TP2 -Source voltage Vth_P: threshold voltage of P-type transistor At this time, current I2 is supplied to transistor TP2 to increase the voltage of the node. This rising speed is determined by the current I2 and the total parasitic capacitance Cm1 of the node. At this time, the node remains at the voltage V3.
Then, at time t3, the threshold voltage (0.5 vcc) of the inverter of the transistor TN3 and the transistor TP3
(T3-t2), and the output pulse signal PO falls with a delay.

【００１１】時刻ｔ３′までトランジスタＴＰ２は５極
管特性を示し、ノードは電圧Ｖ３のままで、ノード
の上昇速度は変化しない。しかし、時刻ｔ３′でトラン
ジスタＴＰ２のドレイン電圧がソース電圧に等しくなる
と、トランジスタＴＰ２は電流Ｉ２を駆動する能力がな
くなり、ノードも共に上昇し、ｖｃｃ電圧になる。こ
のときの上昇速度は、ノードの総寄生容量Ｃｍ３の条
件が加わることと、トランジスタＴＰ１が３極管及び抵
抗特性へ移行して電流Ｉ２が小さくなることにより、図
示のように大幅に遅くなる。そして、（ｔ１−ｔ０）及
び（ｔ３−ｔ２）が等しい場合、出力パルス信号ＰＯは
入力信号ＰＩの遅延出力となれる。Until time t3 ', the transistor TP2 exhibits pentode characteristics, the node remains at the voltage V3, and the rising speed of the node does not change. However, when the drain voltage of the transistor TP2 becomes equal to the source voltage at the time t3 ', the transistor TP2 loses the ability to drive the current I2, and the nodes both rise to the VCC voltage. At this time, the rising speed is greatly reduced as shown in the figure because the condition of the total parasitic capacitance Cm3 of the node is added and the transistor TP1 shifts to the triode and resistance characteristics to reduce the current I2. When (t1-t0) and (t3-t2) are equal, the output pulse signal PO can be a delayed output of the input signal PI.

【００１２】図２３の（ｃ）はＰ型及びＮ型トランジス
タの電圧−電流変換能力βＮ及びβＰが大きい方向に変
動したときの動作状態を示すもので、（２）式及び
（３）式よりΔＶは小さくなり、図示のように、電圧Ｖ
２及びＶ３は大きくなり、時刻ｔ２においてノードは
ｇｎｄ電圧にならないまま上昇を始める。同様に、時刻
ｔ０においてもノードはｖｃｃ電圧にならないまま下
降を始める。FIG. 23 (c) shows an operation state when the voltage-current conversion capabilities βN and βP of the P-type and N-type transistors fluctuate in a larger direction, and are obtained from the equations (2) and (3). ΔV becomes small, and the voltage V
2 and V3 become large, and at time t2, the node starts rising without being at the gnd voltage. Similarly, at time t0, the node starts falling without being at the voltage of vcc.

【００１３】このような動作状態の遅延回路を図２１の
構成のＶＣＯ回路において使用すると、ノードのＨレ
ベル及びＬレベルが十分確定していないため、外乱ノイ
ズによって発振周期に大きなジッタが発生してしまう危
険性がある。以上の動作は、遅延時間ｔｄの入力パルス
周期Ｔｏに対する比を大きく動作させる場合に発生し易
い。またＶＣＯ回路の場合、遅延回路段数が少ないとき
がこれに相当する。When the delay circuit in such an operation state is used in the VCO circuit having the configuration shown in FIG. 21, since the H level and the L level of the node are not sufficiently determined, large jitter occurs in the oscillation cycle due to disturbance noise. There is a risk that it will. The above operation is likely to occur when the ratio of the delay time td to the input pulse period To is increased. In the case of a VCO circuit, this corresponds to a case where the number of delay circuit stages is small.

【００１４】図２３の（ｄ）はＮ型に比べてＰ型トラン
ジスタの電圧−電流変換能力が小さくなるように変動し
た場合（βＰ＜βＮ）の動作状態を示すものである。β
Ｐ２＜βＮ１のため、（２）式及び（３）式より電圧Ｖ
２は電圧Ｖ３より多くなるとともに、トランジスタＴＮ
３及びトランジスタＴＰ３からなるインバータのしきい
値Ｖｔｈも０．５ｖｃｃより小さくなる。このため、図
からわかるように立ち上がり遅延時間（ｔ１−ｔ０）と
立ち下がり遅延時間（ｔ３−ｔ２）がバランスされなく
なる。FIG. 23D shows an operation state when the voltage-current conversion capability of the P-type transistor is changed so as to be smaller than that of the N-type transistor (βP <βN). β
Since P2 <βN1, the voltage V is obtained from the equations (2) and (3).
2 becomes higher than the voltage V3 and the transistor TN
The threshold value Vth of the inverter including the transistor 3 and the transistor TP3 is also smaller than 0.5 vcc. Therefore, as can be seen from the figure, the rising delay time (t1-t0) and the falling delay time (t3-t2) are not balanced.

【００１５】このような動作状態の遅延回路で図２１の
ＶＣＯ回路を動作させると、発振出力信号のデューティ
ーが崩れることになる。また、Ｐ型に比べてＮ型トラン
ジスタの電圧−電流変換能力が小さくなるように変動し
た場合（βＮ＜βＰ）の場合も、同様に発振出力信号の
デューティーが崩れることになる。When the VCO circuit of FIG. 21 is operated by the delay circuit in such an operation state, the duty of the oscillation output signal is broken. Also, in the case where the voltage-current conversion capability of the N-type transistor is changed so as to be smaller than that of the P-type (βN <βP), the duty of the oscillation output signal is similarly broken.

【００１６】このように、遅延回路を使用したＶＣＯ回
路は、単に制御された発振出力信号を得るだけでなく、
遅延回路の遅延時間ｔｄを制御した制御信号ＶＢを用い
て、同構成の単独あるいは複数の遅延回路を用いたパル
ス遅延回路ブロックを制御し、異なる入力パルス信号か
ら複数の制御された遅延パルス信号を発生させて使用す
ることがある。As described above, the VCO circuit using the delay circuit not only obtains a controlled oscillation output signal, but also
Using a control signal VB that controls the delay time td of the delay circuit, a pulse delay circuit block using one or a plurality of delay circuits having the same configuration is controlled, and a plurality of controlled delay pulse signals are output from different input pulse signals. May be generated and used.

【００１７】しかし図２１のＶＣＯ回路の場合、インバ
ータｉｎｖ１の遅延時間Δｔが（１）式のように発振周
期Ｔｏの条件に入っているので、各遅延回路の遅延時間
は所望値より小さくなってしまい、複数の遅延回路を正
確に制御できない。これは、特に高周波動作させた場合
顕著となる。この対策として遅延回路の差動回路が考え
られる。However, in the case of the VCO circuit of FIG. 21, since the delay time Δt of the inverter inv1 is in the condition of the oscillation period To as shown in the equation (1), the delay time of each delay circuit becomes smaller than a desired value. As a result, a plurality of delay circuits cannot be accurately controlled. This is particularly noticeable when operating at high frequencies. As a countermeasure, a differential circuit of a delay circuit can be considered.

【００１８】図２２は差動遅延回路１２〜１５を用いた
ＶＣＯ回路の一例を示す図である。この回路ではインバ
ータｉｎｖ１は不要となり、差動遅延回路１５の正相出
力（ＰＯ）及び逆相出力（ＮＯ）を差動遅延回路１２の
逆相入力（Ｎ１）及び正相入力（Ｐ１）にすることで発
振動作を実現している。FIG. 22 is a diagram showing an example of a VCO circuit using the differential delay circuits 12 to 15. In this circuit, the inverter inv1 becomes unnecessary, and the positive phase output (PO) and the negative phase output (NO) of the differential delay circuit 15 are used as the negative phase input (N1) and the normal phase input (P1) of the differential delay circuit 12. This realizes the oscillation operation.

【００１９】図２０は図１９の単相遅延回路を変形した
基本的に同じ動作をする差動遅延回路を示す図である。
しかし、この図２０の差動遅延回路は使用することがで
きない。その理由は、もし入力信号Ｐ１及びＮ１が差動
信号ならず共にＬレベルあるいはＨレベルになったとす
ると、出力信号も差動信号にならずＨレベルまたはＬレ
ベルになってしまい、図２２のＶＣＯ回路は発振動作す
ることができない。つまり、電源起動問題を持っている
ことである。FIG. 20 is a diagram showing a differential delay circuit which is a modification of the single-phase delay circuit of FIG. 19 and which operates basically in the same manner.
However, the differential delay circuit of FIG. 20 cannot be used. The reason is that if the input signals P1 and N1 are not differential signals and both are at L level or H level, the output signals are not differential signals and are at H level or L level. The circuit cannot oscillate. That is, it has a power activation problem.

【００２０】[0020]

【発明が解決しようとする課題】従来の遅延回路は上記
のように構成されているので、次のような問題点があっ
た。Since the conventional delay circuit is constructed as described above, it has the following problems.

【００２１】（１）図１９の遅延回路をＶＣＯ回路に使
用した場合、一般に大きく変動するＮ型及びＰ型のトラ
ンジスタの電圧−電流変換能力βにより発振周期にジッ
タを発生する危険性が高く、これを避けるため動作周波
数範囲を狭くしなければならず、汎用化を崩している。(1) When the delay circuit shown in FIG. 19 is used in a VCO circuit, there is a high risk that jitter occurs in the oscillation cycle due to the voltage-current conversion capability β of generally fluctuating N-type and P-type transistors. To avoid this, the operating frequency range must be narrowed, which breaks general use.

【００２２】（２）図１９の遅延回路をＶＣＯ回路に使
用した場合、一般に大きく変動するＮ型及びＰ型のトラ
ンジスタの電圧−電流変換能力βの相対値及びしきい値
電圧Ｖｔｈの相対値により発振出力信号のデューティー
のバランスを崩すことになり、この出力信号を使用する
上での弊害になる。(2) When the delay circuit shown in FIG. 19 is used in a VCO circuit, the relative value of the voltage-current conversion ability β and the relative value of the threshold voltage Vth of the N-type and P-type transistors, which generally vary greatly, The balance of the duty of the oscillation output signal will be lost, which is a problem in using this output signal.

【００２３】（３）図２０の差動遅延回路をＶＣＯ回路
に使用する場合、電源起動条件で発振動作が得られない
ことがあり、使用することができない。(3) When the differential delay circuit shown in FIG. 20 is used in a VCO circuit, an oscillating operation may not be obtained under a power supply start condition, so that it cannot be used.

【００２４】本発明は、上記のような問題点に着目して
なされたもので、容易に安定したＶＣＯ回路を構成で
き、また精度が向上した遅延回路、遅延制御回路、ＶＣ
Ｏ回路、ディレーチェーン回路、パルス幅付加回路、レ
ーザ印画エンジンを得ることを目的としている。The present invention has been made in view of the above-mentioned problems, and a stable VCO circuit can be easily formed, and a delay circuit, a delay control circuit, a VC
The purpose is to obtain an O circuit, a delay chain circuit, a pulse width adding circuit, and a laser printing engine.

【００２５】[0025]

【課題を解決するための手段】本発明に係る遅延回路、
遅延制御回路、ＶＣＯ回路、ディレーチェーン回路、パ
ルス幅付加回路、レーザ印画エンジンは、次のように構
成したものである。A delay circuit according to the present invention,
The delay control circuit, VCO circuit, delay chain circuit, pulse width adding circuit, and laser printing engine are configured as follows.

【００２６】（１）互いにソース側が接続された第１及
び第２のＭＯＳトランジスタを有し、この第１及び第２
のＭＯＳトランジスタのソース接続ノードに第１の制御
信号によって制御される第１の動作電流を供給し、前記
第１及び第２のＭＯＳトランジスタの各ゲートノードに
正相と逆相の入力信号を与えるとともに、前記第１及び
第２のＭＯＳトランジスタのそれぞれのドレインノード
に第２の制御信号によって制御される第２の動作電流を
供給し、前記第１及び第２のＭＯＳトランジスタの各ド
レインノードに、ドレインノードとゲートノードが所定
のレベルに固定された第３及び第４のＭＯＳトランジス
タの各ソースノードを接続して、前記第１及び第２のＭ
ＯＳトランジスタの各ドレインノードから前記入力信号
を遅延制御した信号を出力するようにした。(1) There are first and second MOS transistors whose source sides are connected to each other.
A first operating current controlled by a first control signal is supplied to a source connection node of the first MOS transistor, and positive and negative input signals are supplied to respective gate nodes of the first and second MOS transistors. And supplying a second operating current controlled by a second control signal to each drain node of the first and second MOS transistors, to each drain node of the first and second MOS transistors. The first and second M transistors are connected by connecting the source nodes of the third and fourth MOS transistors whose drain node and gate node are fixed at a predetermined level.
The delay signal of the input signal is output from each drain node of the OS transistor.

【００２７】（２）上記（１）の構成の第１及び第２の
遅延回路と、第２の遅延回路の第１及び第２のＭＯＳト
ランジスタの各ドレインノードからの遅延制御された信
号を入力する論理回路を備え、前記論理回路の出力によ
り第１の遅延回路の第１及び第２のＭＯＳトランジスタ
のうち何れかのＭＯＳトランジスタのドレインノードの
論理レベルを変化させるようにした。(2) The delay-controlled signals from the first and second delay circuits having the above configuration (1) and the respective drain nodes of the first and second MOS transistors of the second delay circuit are input. And a logic level of a drain node of one of the first and second MOS transistors of the first delay circuit is changed by an output of the logic circuit.

【００２８】（３）複数の遅延回路を接続した遅延制御
回路であって、上記（１）の構成の遅延回路を含むよう
にした。(3) A delay control circuit to which a plurality of delay circuits are connected, wherein the delay control circuit has the configuration of the above (1).

【００２９】（４）複数の遅延回路を接続したＶＣＯ回
路であって、上記（１）の構成の遅延回路を含むように
した。(4) A VCO circuit connecting a plurality of delay circuits, wherein the VCO circuit includes the delay circuit having the configuration of (1).

【００３０】（５）複数の遅延回路を接続したＶＣＯ回
路であって、上記（２）の構成の遅延制御回路を含むよ
うにした。(5) A VCO circuit to which a plurality of delay circuits are connected, wherein the VCO circuit includes the delay control circuit having the configuration of (2).

【００３１】（６）複数の遅延回路を接続したＶＣＯ回
路であって、上記（２）の構成の遅延制御回路を連続し
て２回路接続した。(6) This is a VCO circuit to which a plurality of delay circuits are connected, and two delay control circuits having the configuration of the above (2) are connected in series.

【００３２】（７）制御信号によって入力信号を遅延制
御した遅延信号を出力するＭＯＳトランジスタを使用し
た遅延回路であって、前記制御信号によって発生する第
１の制御電流を第１及び第２のＭＯＳトランジスタから
なるソースカップルノードに供給し、前記第１及び第２
のＭＯＳトランジスタの各々のゲートノードに差動信号
を入力するとともに、該第１及び第２のＭＯＳトランジ
スタの各々のドレインノードには第２の制御信号によっ
て発生する互いに等しい第２及び第３の制御電流を供給
し、ドレインノード及びゲートノードが所定レベルに固
定された第３及び第４のＭＯＳトランジスタのソースノ
ードをそれぞれ接続した。(7) A delay circuit using a MOS transistor for outputting a delay signal obtained by delay-controlling an input signal by a control signal, wherein a first control current generated by the control signal is supplied to a first and a second MOS transistor. A source couple node comprising a transistor;
A differential signal is input to each gate node of the MOS transistors of the first and second MOS transistors, and the second and third control signals generated by the second control signal are equal to each other at the drain nodes of the first and second MOS transistors. A current was supplied, and the source nodes of the third and fourth MOS transistors whose drain node and gate node were fixed at predetermined levels were connected, respectively.

【００３３】（８）制御信号によって入力信号を遅延制
御した遅延信号を出力するＭＯＳトランジスタを使用し
た遅延制御回路であって、請求項１の構成の第１及び第
２の遅延回路と、第２の遅延回路の第１及び第２のＭＯ
Ｓトランジスタのドレインノードの信号が入力される論
理回路を有し、該論理回路の出力によって第１または第
２のＭＯＳトランジスタのドレインノードの一つの論理
レベルを変化させるようにした。(8) A delay control circuit using a MOS transistor for outputting a delay signal obtained by delay-controlling an input signal by a control signal, wherein the first and second delay circuits having the structure of claim 1 are provided. First and second MOs of the delay circuit of FIG.
There is a logic circuit to which a signal at the drain node of the S transistor is input, and the output of the logic circuit changes the logic level of one of the drain nodes of the first or second MOS transistor.

【００３４】（９）複数の遅延回路を接続したＶＣＯ回
路であって、上記（７）の構成の遅延回路または（８）
の構成の遅延制御回路を含むようにした。(9) A VCO circuit to which a plurality of delay circuits are connected, wherein the delay circuit having the configuration of (7) or (8)
The delay control circuit having the above configuration is included.

【００３５】（１０）複数の遅延回路を接続したＶＣＯ
回路であって、上記（８）の構成の遅延制御回路を連続
して２回路接続した。(10) VCO to which a plurality of delay circuits are connected
In this circuit, two delay control circuits having the configuration (8) were connected in series.

【００３６】（１１）複数の遅延回路を接続したディレ
ーチェーン回路であって、上記（７）の構成の遅延回路
または（８）の構成の遅延制御回路を含むようにした。(11) A delay chain circuit to which a plurality of delay circuits are connected, which includes the delay circuit having the configuration of (7) or the delay control circuit having the configuration of (8).

【００３７】（１２）複数の遅延回路を接続したディレ
ーチェーン回路であってて、上記（８）の構成の遅延制
御回路を連続して２回路接続した。(12) A delay chain circuit in which a plurality of delay circuits are connected, wherein two delay control circuits having the configuration of (8) are connected in series.

【００３８】（１３）入力パルス信号に対して所望のパ
ルス幅を付加するパルス幅付加回路であって、上記
（７）の構成の遅延回路を有するようにした。(13) A pulse width adding circuit for adding a desired pulse width to an input pulse signal, which has a delay circuit having the configuration of the above (7).

【００３９】（１４）レーザ光量を制御して印画紙に画
像を再生するレーザ印画エンジンであって、上記（７）
の構成の遅延回路、上記（８）の構成の遅延制御回路、
上記（９）または（１０）の構成のＶＣＯ回路、上記
（１１）または（１２）の構成のディレーチェーン回
路、上記（１３）の構成のパルス幅付加回路のうち少な
くとも何れかを有するようにした。(14) A laser printing engine for controlling the amount of laser light to reproduce an image on photographic paper.
A delay circuit having the configuration of (8),
At least one of the VCO circuit having the configuration of (9) or (10), the delay chain circuit having the configuration of (11) or (12), and the pulse width adding circuit having the configuration of (13) is provided. .

【００４０】[0040]

【発明の実施の形態】以下、本発明の実施例を図面につ
いて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４１】図１は本発明の実施例による遅延回路の構
成を示す図である。この遅延回路は、互いにソース側が
接続されたＮ型の第１及び第２のＣＭＯＳトランジスタ
ＭＮ１，ＭＮ３を有し、この第１及び第２のＣＭＯＳト
ランジスタＭＮ１，ＭＮ３のソースカップル（接続）ノ
ードに第１の制御信号ＶＢ１によって制御されるＮ型の
ＣＭＯＳトランジスタＭＮ２による第１の動作電流Ｉ１
を供給し、上記第１及び第２のＣＭＯＳトランジスタＭ
Ｎ１，ＭＮ３の各ゲートノードに正相の入力パルス信号
ＰＩと逆相の入力パルス信号ＮＩを与えるとともに、上
記第１及び第２のＣＭＯＳトランジスタＭＮ１，ＭＮ３
のそれぞれのドレインノード及びに第２の制御信号
ＶＢ２によって制御されるＰ型のＣＭＯＳトランジスタ
ＭＰ１及びＭＰ２による第２の動作電流Ｉ２を供給し、
上記第１及び第２のＣＭＯＳトランジスタＭＮ１，ＭＮ
３の各ドレインノード，に、ドレインノードとゲー
トノードが所定のレベルに固定されたＮ型の第３及び第
４のＣＭＯＳトランジスタＭＮ４，ＭＮ５の各ソースノ
ードを接続して、上記第１及び第２のＣＭＯＳトランジ
スタＭＮ１，ＭＮ３の各ドレインノード，から上記
入力パルス信号ＰＩ，ＮＩを遅延制御した正相及び逆相
の出力パルス信号（遅延信号）ＰＯ及びＮＯを得るよう
にしている。FIG. 1 is a diagram showing a configuration of a delay circuit according to an embodiment of the present invention. This delay circuit has N-type first and second CMOS transistors MN1 and MN3 whose source sides are connected to each other. A source couple (connection) node of the first and second CMOS transistors MN1 and MN3 is connected to a first node. 1 operating current I1 by an N-type CMOS transistor MN2 controlled by one control signal VB1.
And the first and second CMOS transistors M
A positive-phase input pulse signal PI and a negative-phase input pulse signal NI are supplied to each gate node of N1 and MN3, and the first and second CMOS transistors MN1 and MN3 are provided.
A second operating current I2 from the P-type CMOS transistors MP1 and MP2 controlled by the second control signal VB2 to the respective drain nodes and
The first and second CMOS transistors MN1, MN
3 is connected to each of the source nodes of N-type third and fourth CMOS transistors MN4 and MN5 whose drain node and gate node are fixed at a predetermined level. From the respective drain nodes of the CMOS transistors MN1 and MN3, positive and negative phase output pulse signals (delay signals) PO and NO obtained by delay-controlling the input pulse signals PI and NI are obtained.

【００４２】上記構成の回路において、制御信号ＶＢ１
はトランジスタＭＮ２の動作電流Ｉ１を制御して、トラ
ンジスタＭＮ１及びＭＮ３のソースカップルノードに供
給する。トランジスタＭＮ１及びＭＮ３には各々正相入
力（ＰＩ）及び逆相（ＮＩ）が入力されている。また、
制御信号ＶＢ２はトランジスタＭＰ１及びＭＰ２の動作
電流Ｉ２を制御し、トランジスタＭＰ１及びＭＰ２の各
ドレインはトランジスタＭＮ１及びＭＮ３の各ドレイン
と接続されている。In the circuit having the above configuration, the control signal VB1
Controls the operating current I1 of the transistor MN2 and supplies it to the source couple nodes of the transistors MN1 and MN3. The positive phase input (PI) and the negative phase (NI) are input to the transistors MN1 and MN3, respectively. Also,
The control signal VB2 controls the operating current I2 of the transistors MP1 and MP2, and the drains of the transistors MP1 and MP2 are connected to the drains of the transistors MN1 and MN3.

【００４３】電流Ｉ２は電流Ｉ１の１／２に設定してお
く。加えてノード及びノードにはドレイン−ゲート
短絡のトランジスタＭＮ４及びＭＮ５のソースが接続さ
れている。このトランジスタＭＮ４及びＭＮ５の電流−
電圧変換能力は、トランジスタＭＮ１及びＭＮ３の値に
対して例えば１／２に小さくしておく。また、ノード
及びは各々正相出力（ＰＯ）及び逆相出力（ＮＯ）の
出力端子とする。The current I2 is set to 1/2 of the current I1. In addition, the nodes are connected to the sources of the drain-gate short-circuited transistors MN4 and MN5. The current of the transistors MN4 and MN5-
The voltage conversion capability is set to, for example, half the value of the transistors MN1 and MN3. Nodes and are output terminals of a positive-phase output (PO) and a negative-phase output (NO), respectively.

【００４４】次に、図４のタイムチャートを用いて動作
を説明する。時刻ｔ０以前は、トランジスタＭＮ１が遮
断及びトランジスタＭＮ３が導通しているため、ノード
及びには各々０．５Ｉ１（＝Ｉ２）のプルダウン及
びプルアップ電流が供給され、ノードはｖｃｃ電圧
に、ノードはトランジスタＭＮ５によって決定される
電圧Ｖ１に固定されている。時刻ｔ０において信号ＰＩ
が立ち上がる（信号ＮＩは立ち下がる）と、トランジス
タＭＮ１が導通し、トランジスタＭＮ３が遮断状態にな
り、ノード及びに、各プルアップ電流及びプルダウ
ン電流が加わるように変化する。このため、ノード及
びは電圧Ｖ１より電圧上昇及びｖｃｃ電圧より電圧下
降を開始する。Next, the operation will be described with reference to the time chart of FIG. Before time t0, since the transistor MN1 is turned off and the transistor MN3 is turned on, a pull-down current and a pull-up current of 0.5I1 (= I2) are supplied to the node and the node, respectively. It is fixed to the voltage V1 determined by MN5. At time t0, signal PI
Rises (the signal NI falls), the transistor MN1 is turned on, the transistor MN3 is turned off, and the node and the node are changed so that the pull-up current and the pull-down current are applied. For this reason, the node and the node start voltage rise from the voltage V1 and voltage fall from the VCC voltage.

【００４５】時刻ｔ１においてノード及びの電圧が
交錯し、更に電圧変化を継続して、更に（ｔ１−ｔ０）
程度経過すると、各々ｖｃｃ電圧及び電圧Ｖ１に到達
し、電圧が固定される。このとき、トランジスタＭＮ１
のソース電圧は電圧Ｖ１近傍であり、トランジスタＭＮ
２は能動状態を維持でき、電流Ｉ１を供給し続ける。At time t1, the voltages of the node and the node intersect, the voltage continues to change, and (t1-t0)
After about a lapse, the voltages reach the VCC voltage and the voltage V1, respectively, and the voltages are fixed. At this time, the transistor MN1
Of the transistor MN is near the voltage V1.
2 can remain active and continue to supply current I1.

【００４６】時刻ｔ２において信号ＰＩが立ち下がる
（信号ＮＩは立ち上がる）とトランジスタＭＮ１が遮断
及びトランジスタＭＮ３が導通状態に変化し、ノード
及びに、各々プルダウン電流及びプルアップ電流が加
わるように変化する。このため、ノード及びはｖｃ
ｃ電圧より電圧下降及び電圧Ｖ１より電圧上昇を開始す
る。At time t2, when the signal PI falls (the signal NI rises), the transistor MN1 is turned off and the transistor MN3 changes to the conductive state, so that the pull-up current and the pull-up current are applied to the node and the node, respectively. Therefore, the node and the vc
The voltage starts decreasing from the voltage c and increasing from the voltage V1.

【００４７】時刻ｔ３においてノード及びの電圧が
交錯し、更に電圧変化を継続して、更に（ｔ３−ｔ２）
程度経過すると、各々電圧Ｖ１及びｖｃｃ電圧に到達
し、電圧が固定される。図１の遅延回路の遅延時間は、
ノード及びの電圧が交錯する時間（ｔ１−ｔ０）及
び（ｔ３−ｔ２）で決定され、差動遅延動作をする。こ
のとき、ノード及びの回路構成は等しいため（ｔ１
−ｔ０）＝（ｔ３−ｔ２）となり、またこの関係はＮ型
及びＰ型のトランジスタの変動する電圧−電流変換能力
βＮ及びβＰに関わりなく成立する。At time t3, the voltages of the node and the node intersect, the voltage continues to change, and (t3-t2)
After about a lapse of time, the voltages reach the voltages V1 and vcc, respectively, and the voltages are fixed. The delay time of the delay circuit of FIG.
The delay time is determined by the times (t1-t0) and (t3-t2) at which the voltage of the node and the voltage intersect, and a differential delay operation is performed. At this time, the circuit configurations of the node and the node are equal (t1
−t0) = (t3−t2), and this relationship holds regardless of the fluctuating voltage-current conversion capabilities βN and βP of the N-type and P-type transistors.

【００４８】図１の遅延回路を用いたＶＣＯ回路の構成
を図２に示す。この回路は、図８のＶＣＯ回路と接続関
係は等しいので説明は省略する。遅延回路３，４は図１
に示す遅延回路であり、遅延回路１，２は図１の遅延回
路と異なる。図３に遅延回路１，２の回路構成を示す。FIG. 2 shows a configuration of a VCO circuit using the delay circuit of FIG. This circuit has the same connection relationship as the VCO circuit of FIG. The delay circuits 3 and 4 are shown in FIG.
The delay circuits 1 and 2 are different from the delay circuit of FIG. FIG. 3 shows a circuit configuration of the delay circuits 1 and 2.

【００４９】図３の回路は遅延制御回路として構成され
たもので、図１と構成が等しい遅延回路ブロック５と起
動回路６から構成されている。起動回路６は、図１と構
成が等しい遅延回路ブロック５′と論理回路であるＯＲ
回路７から構成されている。ＯＲ回路７のＬレベルはト
ランジスタＭＮ１５及びＭＮ１４によって遅延回路ブロ
ック５′のＬレベルと等しい電圧にしておく。もし信号
ＰＯ及びＮＯが共にＬレベルになると、ＯＲ回路７の出
力はＬレベルになり、トランジスタＭＰ４を強制的に導
通させて信号ＰＯをＨレベルであるｖｃｃ電圧にする。
つまり、信号ＰＯ及びＮＯからなる差動出力を正常復帰
させる。The circuit shown in FIG. 3 is configured as a delay control circuit, and includes a delay circuit block 5 and a start-up circuit 6 having the same configuration as that of FIG. The starter circuit 6 includes a delay circuit block 5 'having the same configuration as that of FIG.
It comprises a circuit 7. The L level of the OR circuit 7 is set to a voltage equal to the L level of the delay circuit block 5 'by the transistors MN15 and MN14. If the signals PO and NO both go low, the output of the OR circuit 7 goes low, forcing the transistor MP4 to conduct, causing the signal PO to go to the high level, vcc voltage.
That is, the differential output composed of the signals PO and NO is returned to normal.

【００５０】また、ゲート−ソースが短絡されたトラン
ジスタＭＰ３は常に遮断されており、通常動作時は同様
に遮断されているトランジスタＭＰ４と同じ動作をし
て、差動出力のバランスを維持する。しかし、トランジ
スタＭＰ３は使用しなくても良い。図２のＶＣＯ回路に
は遅延回路１，２として２つこの回路を連続して使用す
る。図３の遅延回路は動作異常をＬレベルでのみ検出し
ているので、検出できないＨレベルの動作異常を連続し
て使用することで実現可能にしている。Further, the transistor MP3 whose gate and source are short-circuited is always shut off, and performs the same operation as that of the transistor MP4 which is also shut off during the normal operation, thereby maintaining the balance of the differential output. However, the transistor MP3 may not be used. In the VCO circuit of FIG. 2, two of these circuits are continuously used as delay circuits 1 and 2. Since the delay circuit of FIG. 3 detects an operation abnormality only at the L level, the delay circuit can be realized by continuously using an undetectable H-level operation abnormality.

【００５１】ここで、上記のようなパルス信号の遅延制
御を行って信号処理しているシステムとして、レーザ印
画エンジンがあり、このレーザ印画エンジンについて、
カラー機を例として簡単に説明する。Here, as a system for performing signal processing by performing the above-described pulse signal delay control, there is a laser printing engine.
A brief description will be given using a color machine as an example.

【００５２】レーザ印画エンジンは、近年カラー化の要
望が強いが、一般にＹｅ（イエロー）、Ｃｙ（シア
ン）、Ｍｇ（マゼンタ）、Ｂｋ（ブラック）の４色トナ
ーを用いた印画プロセスは、白黒に比べてそのままでは
４倍の印画時間を要してしまう。このため、使用される
感光ドラムを各色に設けた４ドラム化と、レーザも一挙
に２ライン書き込みできる２ビーム化を併用することで
対応することになる。In recent years, there has been a strong demand for color printing of laser printing engines. However, printing processes using four-color toners of Ye (yellow), Cy (cyan), Mg (magenta), and Bk (black) are generally black and white. Compared to this, four times as much printing time is required. For this reason, it is possible to cope with the use of a four-drum photosensitive drum for each color and a two-beam laser capable of simultaneously writing two lines of laser.

【００５３】図１３は上述の４ドラム機の概念図であ
る。上記の各色ごとの感光ドラム３２ａ〜３２ｄがイン
ラインに配置されて４色ごとの専用になり、印画紙４０
に順次各色のトナーが転写されてカラー画像が再生され
る。また各感光ドラム３２ａ〜３２ｄに図１２に示すよ
うな静電潜像を形成するためのレーザビーム光量による
画像書込み部が設けられている。以下に、その動作につ
いて説明する。FIG. 13 is a conceptual diagram of the above-described four-drum machine. The photosensitive drums 32a to 32d for each of the above colors are arranged in-line and dedicated for each of the four colors.
The toner of each color is sequentially transferred to a color image. Each of the photosensitive drums 32a to 32d is provided with an image writing unit for forming an electrostatic latent image as shown in FIG. The operation will be described below.

【００５４】＜画像書込み部の説明＞レーザチップ３５
は二つのレーザダイオードａ、ｂを有する２ビームタイ
プのものであり、これと各々の各バック光を受光するフ
ォトダイオードｃから構成されている。<Description of Image Writing Unit> Laser Chip 35
Is a two-beam type having two laser diodes a and b, and is constituted by a photodiode c for receiving each of the back lights.

【００５５】各レーザダイオードを発光制御する駆動電
流Ｉｄ１，Ｉｄ２は、ＬＤドライバ３６より供給され、
フォトダイオードからの発光量を検出したモニタ電流Ｉ
ｍはＬＤドライバ３６に入力され、レーザダイオード
ａ、ｂの発光量のＡＰＣ（オートパワーコントロール）
が行われる。Drive currents Id1 and Id2 for controlling the emission of each laser diode are supplied from an LD driver 36,
Monitor current I that detects the amount of light emitted from the photodiode
m is input to the LD driver 36 and APC (auto power control) of the light emission amount of the laser diodes a and b.
Is performed.

【００５６】上記のレーザチップ３５は、二つのレーザ
発光点間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）
にすることは素子製造上できない。このため、図１４に
示すように格子線で示される画素領域に対して、図示の
ようにレーザ走査方向に例えば１６画素離れた位置に２
つのビームＡ，Ｂが発生するように斜め配置しておく。In the laser chip 35, the interval between two laser emission points is set to one pixel interval (approximately 42 μm at 600 dpi).
Can not be achieved in element production. For this reason, as shown in FIG. 14, two pixels are separated from each other by, for example, 16 pixels in the laser scanning direction with respect to the pixel region indicated by the grid lines.
It is arranged obliquely so that two beams A and B are generated.

【００５７】レーザチップ３５から発生した変調レーザ
ビームは、モータ軸に固定されて図２１中の矢印方向へ
回転するポリゴンミラー３０によって偏光され、感光ド
ラム３２上に変調レーザビームを走査する。ｆ−θレン
ズ３１は、偏光された変調レーザビームを感光ドラム３
２上に線速度一定に集光するためのものである。感光ド
ラム３２及び印画トナーを予め所定の静電帯電しておく
と、感光ドラム３２上における照射光量に応じて印画ト
ナーの付着量が変わるため、中間調画像の印画が可能に
なる。The modulated laser beam generated from the laser chip 35 is polarized by the polygon mirror 30 fixed to the motor shaft and rotating in the direction of the arrow in FIG. 21, and scans the photosensitive drum 32 with the modulated laser beam. The f-θ lens 31 transmits the polarized modulated laser beam to the photosensitive drum 3
2 for condensing light at a constant linear velocity. If the photosensitive drum 32 and the printing toner are charged in advance with a predetermined electrostatic charge, the amount of the printing toner adhered to the photosensitive drum 32 changes in accordance with the amount of irradiation light, so that a halftone image can be printed.

【００５８】ＢＤミラー３３は感光ドラム３２と機械的
に位置関係が固定されており、このＢＤミラー３３から
の反射レーザビームは受光ダイオード３４に入力され、
感光ドラム３２上の情報書き込み開始位置を検出するた
めに使用される。受光ダイオード３４の出力は水平同期
信号発生回路３８に入力されて、水平同期信号ＢＤを発
生する。このＢＤ信号は、画素変調回路３７に入力され
る。The positional relationship between the BD mirror 33 and the photosensitive drum 32 is fixed mechanically. The reflected laser beam from the BD mirror 33 is input to a light receiving diode 34.
It is used to detect the information writing start position on the photosensitive drum 32. The output of the light receiving diode 34 is input to a horizontal synchronizing signal generation circuit 38 to generate a horizontal synchronizing signal BD. This BD signal is input to the pixel modulation circuit 37.

【００５９】画素変調回路３７は、上記水平同期信号Ｂ
Ｄに同期した画素クロックあるいはその係数倍のクロッ
クを発生する。そして、この画素クロックをもとに画素
データを読み取るためのリードクロックＲＫ１、ＲＫ２
を画素データ発生部３９に入力する。画素データ発生部
３９は、画素変調回路３７に対して、画素データＤ１，
Ｄ２及び各々のライトクロックＷＫ１，ＷＫ２を出力す
る。画素変調回路３７は、入力された画素データをもと
に所望のレーザ光量変調を可能にする画素変調信号ＯＮ
１、ＯＮ２をＬＤドライバ３６に出力する。The pixel modulation circuit 37 outputs the horizontal synchronizing signal B
A pixel clock synchronized with D or a clock multiplied by a coefficient thereof is generated. Then, read clocks RK1 and RK2 for reading pixel data based on the pixel clock.
Is input to the pixel data generator 39. The pixel data generation unit 39 supplies pixel data D1,
D2 and write clocks WK1 and WK2. The pixel modulation circuit 37 has a pixel modulation signal ON that enables desired laser light quantity modulation based on the input pixel data.
1 and ON2 are output to the LD driver 36.

【００６０】上記画素変調回路３７は、４ドラム／２ビ
ーム機に対応するためには８個搭載しなければならな
い。したがって、この画素変調回路３７は、性能、回路
規模、安定性、コスト等の面からシステムＬＳＩ化が必
須である。Eight pixel modulation circuits 37 must be mounted in order to support a 4-drum / 2-beam machine. Therefore, it is essential that the pixel modulation circuit 37 be a system LSI in terms of performance, circuit scale, stability, cost, and the like.

【００６１】ところで、上記の画素変調回路３７はデジ
タル信号処理回路であり、図５に示すようなＰＬＬ回路
が含まれているのが一般的である。図５では一般的なＰ
ＬＬ回路と同じく図５のＶＣＯ回路５２と位相比較回路
１７、チャージポンプ回路１８及び可変Ｇｍアンプを含
む構成となっている。Incidentally, the pixel modulation circuit 37 is a digital signal processing circuit, and generally includes a PLL circuit as shown in FIG. In FIG. 5, the general P
Like the LL circuit, the configuration includes the VCO circuit 52 of FIG. 5, the phase comparison circuit 17, the charge pump circuit 18, and the variable Gm amplifier.

【００６２】なお、図５に示すＶＣＯ回路はＫ０〜Ｋ７
の多相クロックを発生している。また、図５のＰＬＬ回
路では、これ以外に周波数制御データＤＦが入力された
図５の周波数シンセサイザ制御回路５３が含まれてい
る。これは、図１３に示す４ドラムレーザ印画エンジン
では、各感光ドラム３２ａ〜３２ｄに対するレーザ走査
範囲が機械精度等でばらつき、各色の画サイズに誤差が
生じ、色モワレ等の画質上の問題が発生するのに対応す
るためのものである。The VCO circuit shown in FIG.
Of the multi-phase clock. The PLL circuit of FIG. 5 further includes the frequency synthesizer control circuit 53 of FIG. 5 to which the frequency control data DF is input. This is because, in the four-drum laser printing engine shown in FIG. 13, the laser scanning range for each of the photosensitive drums 32a to 32d fluctuates due to mechanical precision or the like, an error occurs in the image size of each color, and image quality problems such as color moiré occur. It is for dealing with doing.

【００６３】つまり、図５の回路で生成された画素周波
数あるいはその逓倍周波数のクロック信号を周波数制御
することによって、画サイズを制御するものである。当
然、レーザ印画エンジンの種類によっては、周波数シン
セサイザ制御回路５３は必要ない。That is, the image size is controlled by controlling the frequency of the clock signal of the pixel frequency generated by the circuit of FIG. Naturally, the frequency synthesizer control circuit 53 is not required depending on the type of the laser printing engine.

【００６４】図１５は前述の本実施例の遅延回路を搭載
した４ドラム／２ビームレーザ印画エンジン用の画素変
調回路３７をシステムＬＳＩ化した構成例を示す図であ
る。図１５の画素変調ＬＳＩは、今まで以上に制御され
た遅延時間を持つ遅延回路を多項目に渡って必要として
いる。FIG. 15 is a diagram showing a configuration example in which the pixel modulation circuit 37 for a 4-drum / 2-beam laser printing engine equipped with the above-described delay circuit of the present embodiment is formed into a system LSI. The pixel modulation LSI of FIG. 15 requires a delay circuit having a delay time controlled more than ever before in many items.

【００６５】＜４ドラム／２ビーム対応の画素変調ＬＳ
Ｉの説明＞基準クロックＣＫは、周波数シンセサイザと
しても機能する前述の遅延回路を含むＰＬＬ回路４３に
入力され、このＰＬＬ回路４３から画素クロック周波数
の４倍の各々１／８周期位相がずれた(１／３２画素ず
れた)８相クロックバスＫが出力される。画素位置設定
データＤＳはＰＬＬ回路４３に入力されており、この画
素位置設定データＤＳにおける画素周波数設定データＤ
Ｆが使用される。また、ＰＬＬ回路４３は、８相クロッ
クを発生するＶＣＯ回路の制御電流ＩｖＯを出力する。<Pixel modulation LS corresponding to 4 drums / 2 beams
Description of I> The reference clock CK is input to the PLL circuit 43 including the above-described delay circuit which also functions as a frequency synthesizer, and the phase of the clock is shifted from the PLL circuit 43 by １ ／ period each of four times the pixel clock frequency ( An 8-phase clock bus K (shifted by 1/32 pixel) is output. The pixel position setting data DS is input to the PLL circuit 43, and the pixel frequency setting data D in the pixel position setting data DS
F is used. The PLL circuit 43 outputs a control current IvO of the VCO circuit that generates an eight-phase clock.

【００６６】水平同期信号ＢＤは、図７に示す遅延回路
１６ａ〜１６ｈと選択回路２９から構成されたＢＤ遅延
回路４１に入力され、画素位置設定データＤＳによって
ＢＤ信号を遅延制御する。ＢＤ遅延回路４１は上記の制
御電流ＩｖＯが入力されており、ＰＬＬ回路４３内の可
変周波数発振回路ＶＣＯに使用されている可変遅延回路
と同等の遅延回路が縦続に接続された構成が含まれてお
り、各遅延回路の接続点からは互いに１／３２画素タイ
ミングがずれたＢＤ信号が発生している。The horizontal synchronizing signal BD is input to a BD delay circuit 41 composed of delay circuits 16a to 16h and a selection circuit 29 shown in FIG. 7, and delay-controls the BD signal by the pixel position setting data DS. The BD delay circuit 41 receives the control current IvO and includes a configuration in which delay circuits equivalent to the variable delay circuits used in the variable frequency oscillation circuit VCO in the PLL circuit 43 are cascaded. As a result, a BD signal whose timing is shifted by 1/32 pixel from the connection point of each delay circuit is generated.

【００６７】ここでは、画素位置設定データＤＳの内の
ドラム間の絶対画素位置設定データＲＧの微調整ビット
が使用されて、所望のＢＤ信号に遅延制御してドラム間
画素位置合わせを１／３２画素まで微調整できる。出力
ＢＤ信号は水平同期信号分離回路４２に入力され、図１
６に示すように先行レーザ用水平同期信号ＨＤ１と後行
レーザ用水平同期信号ＨＤ２に分離される。水平同期信
号ＨＤ１、ＨＤ２は、各々同期クロックジェネレータ４
４ａ、４４ｂにＰＬＬ回路４３出力の８相クロックバス
Ｋとともに入力される。In this case, the fine adjustment bit of the absolute pixel position setting data RG between drums in the pixel position setting data DS is used, and delay control is performed to a desired BD signal to perform 1/32 pixel alignment between drums. Fine adjustments can be made up to the pixel. The output BD signal is input to the horizontal synchronization signal separation circuit 42,
As shown in FIG. 6, it is separated into a preceding laser horizontal synchronizing signal HD1 and a succeeding laser horizontal synchronizing signal HD2. The horizontal synchronizing signals HD1 and HD2 are respectively supplied to the synchronizing clock generator 4
4a and 44b are input together with the 8-phase clock bus K output from the PLL circuit 43.

【００６８】各同期クロックジェネレータ４４ａ，４４
ｂは、入力ＨＤ信号に同期した同期クロック信号ＳＣＫ
１、ＳＣＫ２を出力する。各クロックの同期精度は１／
３２画素である。１ドラム／１ビーム機における同期精
度は１／８画素程度で十分であったが、４ドラム／２ビ
ーム機の場合、色ずれは直ちに色モワレや色調を変化さ
せるため、同期クロックジェネレータ特性に対する要求
は高くなる。カラー印画エンジンの場合、画像の階調再
現は重要であるため、一般にＰＷＭ画素変調が用いられ
る。Each of the synchronous clock generators 44a, 44
b is a synchronous clock signal SCK synchronized with the input HD signal
1. Output SCK2. The synchronization accuracy of each clock is 1 /
32 pixels. A synchronization accuracy of about 1/8 pixel was sufficient for a one-drum / one-beam machine, but in a four-drum / two-beam machine, color misregistration immediately changes color moire and color tone. Will be higher. In the case of a color printing engine, since tone reproduction of an image is important, PWM pixel modulation is generally used.

【００６９】また、デジタル画像処理に柔軟に対応する
ため、図１７のｂ）に示すように画素(Ｔｏ)３２分割に
よって変調を行う。しかしながら、１ビーム当たり３２
ビットの画素データは膨大であり、実現不可能である。
このため、画素データＤ１、Ｄ２は６ビットデータとし
てライトクロックＷＫ１、ＷＫ２と共に３２ビット展開
のデータデコーダ３４ａ、３４ｂに入力する。データデ
コーダ４６ａ、４６ｂは例えば６４アドレス／３２ビッ
トのＳＲＡＭであり、格納データはユーザが前もって所
望値に設定しておく。つまり、データデコーダ４６ａ、
４６ｂの出力の３２ビットデータを、図１７のａ）に示
すようにシリアル変換するわけである。Further, in order to flexibly cope with digital image processing, modulation is performed by dividing the pixel (To) into 32 as shown in FIG. However, 32 per beam
Bit pixel data is enormous and cannot be realized.
Therefore, the pixel data D1 and D2 are input to the 32-bit data decoders 34a and 34b together with the write clocks WK1 and WK2 as 6-bit data. The data decoders 46a and 46b are, for example, 64 address / 32-bit SRAMs, and the stored data is set to a desired value by the user in advance. That is, the data decoder 46a,
The 32-bit data output from 46b is serial-converted as shown in FIG. 17A.

【００７０】例えば、画素周波数が２５ＭＨｚ(４０ｎ
ｓ)であったとすると、変調精度は１.２５ｎｓと非常に
高精度な信号処理が要求される。この画素周波数は更に
上昇される傾向にある。同期クロックジェネレータ４４
ａ、４４ｂの出力の同期クロックＳＣＫ１、ＳＣＫ２及
びＨＲＢ１，ＨＲＢ２は、各々タイムベース回路４５
ａ、４５ｂに入力される。タイムベース回路４５ｂに
は、ＰＬＬ回路４３におけるＶＣＯ回路に使用されてい
る可変遅延回路と同等の可変遅延回路が縦続に接続され
た図７に示すディレーチェーン回路が含まれており、各
々の接続点にそれぞれ１／３２画素ずれた画素クロック
が発生しており、入力される画素位置設定データＤＳの
中の相対画素位置設定データＲＰによってビーム間隔を
高精度に調整できる。For example, if the pixel frequency is 25 MHz (40 n
If s), then the modulation accuracy is 1.25 ns, requiring very high precision signal processing. This pixel frequency tends to be further increased. Synchronous clock generator 44
The synchronous clocks SCK1, SCK2 and HRB1, HRB2 of the outputs of a and 44b are respectively transmitted to the time base circuit 45.
a and 45b. The time base circuit 45b includes a delay chain circuit shown in FIG. 7 in which variable delay circuits equivalent to the variable delay circuits used in the VCO circuit in the PLL circuit 43 are cascade-connected. The pixel clocks are shifted by 1/32 pixel from each other, and the beam interval can be adjusted with high accuracy by the relative pixel position setting data RP in the input pixel position setting data DS.

【００７１】これは、２ビームレーザチップの斜め配置
の誤差により、図１４の矢印で示すビームスポット間隔
の誤差を補正するものである。更にタイムベース回路４
５ａ，４５ｂでは、ドラム間画素位置合わせにおける粗
調のために絶対画素位置設定データＲＧの上位ビットが
使用される。タイムベース回路４５ａ、４５ｂの出力信
号バスＫ１、Ｋ２の内容を図１８に示す。ＤＫ０、ＤＫ
１はデータデコーダ４６ａ，４６ｂにおけるＳＲＡＭの
リードタイミング用クロックとして使用される。Ｋ０〜
Ｋ３は(３２⇒８)のビットデータ変換回路４７ａ、４７
ｂに入力され、８ビットデータＤＶ１，ＤＶ２に変換さ
れる。図１８に示すクロック遅延時間ＴｄをＢＤ遅延回
路４１で行われる分を含んで表すと、設定データＲＧ、
ＲＰを各５ビットとしたときに次式で示される。This is to correct the error of the beam spot interval indicated by the arrow in FIG. 14 by the error of the diagonal arrangement of the two-beam laser chip. Furthermore, time base circuit 4
In 5a and 45b, the upper bits of the absolute pixel position setting data RG are used for coarse adjustment in pixel alignment between drums. FIG. 18 shows the contents of the output signal buses K1, K2 of the time base circuits 45a, 45b. DK0, DK
1 is used as a clock for SRAM read timing in the data decoders 46a and 46b. K0
K3 is the (32 → 8) bit data conversion circuit 47a, 47
b and converted into 8-bit data DV1 and DV2. When the clock delay time Td shown in FIG. 18 includes the amount performed by the BD delay circuit 41, the setting data RG,
When RP is 5 bits each, it is expressed by the following equation.

【００７２】 Ｔｄ１＝Ｔｄ（０）＋ＲＧ（４：０）×（Ｔｏ／３２） Ｔｄ２＝Ｔｄ（０）＋ＲＧ（４：０）×（Ｔｏ／３２）
＋ＲＰ（４：０）×（Ｔｏ／３２） 上式からわかるように、画素データＤＶ１、ＤＶ２の位
相は１／３２画素の精度で位相制御できる。このタイミ
ングで最終的にデータ変調すれば、所望の画素変調が実
現できる。これによって、４ドラム機における各ドラム
間の画素位置ずれに対しても対応できる。Td1 = Td (0) + RG (4: 0) × (To / 32) Td2 = Td (0) + RG (4: 0) × (To / 32)
+ RP (4: 0) × (To / 32) As can be seen from the above equation, the phases of the pixel data DV1 and DV2 can be controlled with an accuracy of 1/32 pixel. If data is finally modulated at this timing, desired pixel modulation can be realized. Thereby, it is possible to cope with a pixel position shift between the drums in the four-drum machine.

【００７３】(３２⇒８)のビットデータ変換回路４７
ａ、４７ｂの各８ビットデータＤＶ１、ＤＶ２は、高速
シリアル変調回路４８ａ、４８ｂに入力される。一方、
同期クロックＳＫ１、ＳＫ２は図６に示すような遅延回
路１６ａ〜１６ｉ、位相比較回路１７、チャージポンプ
回路１８及び可変Ｇｍアンプ１９から構成されたディレ
ーチェーンループ（ＤＬＬ）回路５１ａ、５１ｂに入力
され、ここから多相クロックバスＫ３、Ｋ４が高速シリ
アル変調回路４８ａ、４８ｂに出力される。このＤＬＬ
制御によって各々の遅延量が１／３２画素になるように
制御された８相クロックが発生する構成になっており、
図１７のｂ）に示す３２ビットシリアル画素変調信号Ｏ
Ｎ１Ａ、ＯＮ２Ａの出力を可能にしている。(32 → 8) Bit data conversion circuit 47
The 8-bit data DV1 and DV2 of a and 47b are input to the high-speed serial modulation circuits 48a and 48b. on the other hand,
Synchronous clocks SK1 and SK2 are input to delay chain loop (DLL) circuits 51a and 51b composed of delay circuits 16a to 16i, a phase comparison circuit 17, a charge pump circuit 18 and a variable Gm amplifier 19 as shown in FIG. From this, the multi-phase clock buses K3 and K4 are output to the high-speed serial modulation circuits 48a and 48b. This DLL
An eight-phase clock controlled so that each delay amount becomes 1/32 pixel by control is generated.
The 32-bit serial pixel modulation signal O shown in FIG.
Output of N1A and ON2A is enabled.

【００７４】上記３２ビットシリアル変調信号ＯＮ１
Ａ、ＯＮ２Ａは、パルス幅付加回路４９ａ、４９ｂに入
力される。レーザダイオードは電流を供給しても発光原
理に起因して直ちに発光せず、遅延して発光し、電流を
遮断すると直ちに消光する。この様子を図９のａ）、
ｂ）に示す。ａ）示す画素変調駆動電流がレーザに供給
されたとき、ｂ）に示すように発光期間が減少する(細
る)。Ｐ２のように狭パルスであると発光しなくなり、
正常な発光制御が実現できない。図８に示すパルス幅付
加回路４９ａ、４９ｂは、この問題を対応するために設
けられている。The 32-bit serial modulation signal ON1
A and ON2A are input to the pulse width adding circuits 49a and 49b. The laser diode does not emit light immediately due to the principle of light emission even when a current is supplied, emits light with a delay, and extinguishes immediately when the current is interrupted. This situation is shown in FIG.
It is shown in b). When the pixel modulation drive current shown in a) is supplied to the laser, the light emission period is reduced (narrowed) as shown in b). If the pulse is narrow like P2, it will not emit light,
Normal light emission control cannot be realized. The pulse width adding circuits 49a and 49b shown in FIG. 8 are provided to address this problem.

【００７５】画素変調信号は差動信号（ＰＯ／ＮＯ）に
変換されて入力される。この画素変調信号（ＰＯ／Ｎ
Ｏ）は、各々の立ち上がりエッジ及び立ち下がりエッジ
で分周動作するＤＦＦ２０、ＤＦＦ２１に入力される。
なお、ＤＦＦ２０、ＤＦＦ２１は画素変調信号が入力さ
れる前に（水平同期信号毎に）リセット信号ＲＥＳＢで
リセットされる。ＤＦＦ２０、ＤＦＦ２１の各Ｑ出力と
して、図９のｃ）、ｄ）の分周信号が出力され、差動化
回路２３，２４で各々差動信号に変換されて、遅延回路
２５、２６に入力される。The pixel modulation signal is converted into a differential signal (PO / NO) and input. This pixel modulation signal (PO / N
O) is input to the DFF 20 and the DFF 21 that perform frequency division at each rising edge and falling edge.
Note that the DFF 20 and the DFF 21 are reset by the reset signal RESB (for each horizontal synchronization signal) before the pixel modulation signal is input. As the Q outputs of the DFF 20 and the DFF 21, the frequency-divided signals of c) and d) in FIG. 9 are output, converted into differential signals by the differential circuits 23 and 24, and input to the delay circuits 25 and 26. You.

【００７６】遅延回路２５，２６の遅延時間は、各々Ｄ
ＬＬ回路５１ａ，５１ｂの制御電流Ｉｖ１，Ｉｖ２によ
って制御されている。また、遅延回路２６の遅延時間は
制御信号によって可変できるようにしておく。例えば、
二つの遅延時間の差を前述の発光遅延時間にしておく
と、図９のｅ）のように等価的に示すことができる。遅
延回路２５，２６の各出力はＥＸＯＲ回路２７に入力さ
れて、差動化回路を介して差動画素変調信号（Ｐ５／Ｎ
５）として出力される。The delay times of the delay circuits 25 and 26 are D
It is controlled by control currents Iv1 and Iv2 of the LL circuits 51a and 51b. The delay time of the delay circuit 26 is made variable by a control signal. For example,
If the difference between the two delay times is set to the above-described light emission delay time, it can be equivalently shown as e) in FIG. Each output of the delay circuits 25 and 26 is input to an EXOR circuit 27, and is output to a differential pixel modulation signal (P5 / N) through a differential circuit.
5) is output.

【００７７】画素変調信号Ｐ５は、図９のｆ）のように
入力画素変調信号（ＰＯ／ＮＯ）の各パルスに対して発
光遅延時間Ｔｄだけパルス幅が追加された信号として再
生される。このときの発光波形は図９のｇ）のようにな
り、所望の画素変調が得られる。パルス幅付加回路４９
ａ、４９ｂの出力の画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂは
出力ドライバ５０ａ、５０ｂにに入力され、ここから画
素変調信号ＯＮ１、ＯＮ２がＬＤドライバ３６に出力さ
れる。また、画素変調パルス信号のパルス幅精度は＜１
ｎｓの高精度を要求されるため、小信号差動出力タイプ
が使用される。The pixel modulation signal P5 is reproduced as a signal in which a pulse width is added to each pulse of the input pixel modulation signal (PO / NO) by the light emission delay time Td as shown in FIG. The emission waveform at this time is as shown in g) of FIG. 9, and a desired pixel modulation is obtained. Pulse width adding circuit 49
The pixel modulation signals ON1B and ON2B of the outputs a and 49b are input to output drivers 50a and 50b, from which the pixel modulation signals ON1 and ON2 are output to the LD driver. The pulse width accuracy of the pixel modulation pulse signal is <1.
Since high accuracy of ns is required, a small signal differential output type is used.

【００７８】以上説明した画素変調回路に遅延時間を制
御する必要のある遅延回路が含まれるブロックとして、
ＰＬＬ回路４３、ディレーチェーンループ回路５１ａ，
５１ｂ、ＢＤ遅延回路４１、タイムベース回路４５ｂ、
パルス幅付加回路４９ａ、４９ｂが挙げられ、数多く使
用することで高精度のデジタル信号処理を実現してい
る。図１５に示す画素変調システムは、ＣＭＯＳのＬＳ
Ｉプロセスで実現可能であり、高集積化が期待できるも
のである。The above-described pixel modulation circuit includes a delay circuit for which the delay time needs to be controlled.
PLL circuit 43, delay chain loop circuit 51a,
51b, a BD delay circuit 41, a time base circuit 45b,
There are pulse width adding circuits 49a and 49b, and high-precision digital signal processing is realized by using many of them. The pixel modulation system shown in FIG.
It can be realized by the I process, and high integration can be expected.

【００７９】ここで前述の図１の遅延回路は、図２２に
示すＶＣＯ回路にそのまま使用できる。図２２のＶＣＯ
回路は、起動問題に対して確実に対応するための回路構
成である。遅延回路３、４は図１に示す遅延回路であ
り、遅延回路１、２は図１の遅延回路と異なる。図３は
遅延回路１、２の回路構成を示す。図１と構成が等しい
遅延回路ブロック５と起動回路６から構成されている。
起動回路６は図１と構成が等しい遅延回路ブロック５′
とＯＲ回路７から構成されている。Here, the delay circuit shown in FIG. 1 can be used as it is in the VCO circuit shown in FIG. VCO of FIG.
The circuit has a circuit configuration for surely responding to a startup problem. The delay circuits 3 and 4 are the delay circuits shown in FIG. 1, and the delay circuits 1 and 2 are different from the delay circuits shown in FIG. FIG. 3 shows a circuit configuration of the delay circuits 1 and 2. It comprises a delay circuit block 5 and a start-up circuit 6, which have the same configuration as in FIG.
The starting circuit 6 has a delay circuit block 5 'having the same configuration as that of FIG.
And an OR circuit 7.

【００８０】ＯＲ回路７のＬレベルはトランジスタＭＮ
１５及びＭＮ１４によって遅延回路ブロックのＬレベル
と等しい電圧Ｖ１にしておく。もし信号ＰＯ及びＮＯが
共にＬレベルになると、ＯＲ回路７の出力はＬレベルに
なり、トランジスタＭＰ４を強制的に導通して、ＰＯを
Ｈレベルであるｖｃｃ電圧にする。つまり、ＰＯ及びＮ
Ｏからなる差動出力を正常復帰させる。ゲート−ソース
が短絡されたトランジスタＭＰ３は常に遮断されてお
り、通常動作時同様に遮断されているトランジスタＭＰ
４と同じ動作をして、差動出力のバランスを維持する。
しかし、トランジスタＭＰ３は使用しなくても良い。The L level of the OR circuit 7 is the level of the transistor MN
The voltage V1 is set to the voltage V1 equal to the L level of the delay circuit block by means of MN15 and MN14. If the signals PO and NO both go low, the output of the OR circuit 7 goes low, forcing the transistor MP4 to conduct and forcing PO to the high level, the VCC voltage. That is, PO and N
The differential output consisting of O is returned to normal. The transistor MP3 whose gate-source is short-circuited is always shut off, and the transistor MP3 which is shut off similarly to the normal operation.
The same operation as in No. 4 is performed to maintain the balance of the differential output.
However, the transistor MP3 may not be used.

【００８１】図２のＶＣＯ回路には遅延回路１、２とし
てこの遅延回路を二つの連続して使用する。図３の遅延
回路は動作異常をＬレベルでのみ検出しているので、検
出できないＨレベルの動作異常を連続して使用すること
で実現する。図１の構成の遅延回路は、このままＰＬＬ
回路４３、ディレーチェーンループ回路５１ａ，５１
ｂ、ＢＤ遅延回路４１、タイムベース回路４５ｂ及びパ
ルス幅付加回路４９ａ，４９ｂにおける遅延回路２５に
使用できる。The VCO circuit shown in FIG. 2 uses two of these delay circuits as delay circuits 1 and 2 in succession. Since the delay circuit of FIG. 3 detects an operation abnormality only at the L level, it is realized by continuously using an undetectable H-level operation abnormality. The delay circuit having the configuration of FIG.
Circuit 43, delay chain loop circuits 51a, 51
b, the BD delay circuit 41, the time base circuit 45b, and the delay circuit 25 in the pulse width adding circuits 49a and 49b.

【００８２】パルス幅付加回路４９ａ，４９ｂにおける
遅延回路２６は、図１０に示す構成をしている。図１の
回路との違いは、トランジスタＭＮ７に供給される電流
がトランジスタＭＰ４ａ〜ＭＰ４ｄまでの省電流で決定
されるところである。制御信号Ｓ１〜Ｓ３によってトラ
ンジスタＭＮ７に供給する電流を可変して、遅延時間を
例えば画素クロックの１／８〜２／８周期にしておく
と、パルス付加値を０〜１／８周期に安定に設定でき
る。なお、遅延回路２５及び２６の出力レベルはフルス
イングレベルである必要があるため、図１１に示すレベ
ル変換回路を介して出力する。その他、フルスイングレ
ベルの信号を必要な場合は、同じくレベル変換回路を介
して出力する。The delay circuit 26 in the pulse width adding circuits 49a and 49b has the configuration shown in FIG. The difference from the circuit of FIG. 1 is that the current supplied to the transistor MN7 is determined by the current saving of the transistors MP4a to MP4d. When the current supplied to the transistor MN7 is varied by the control signals S1 to S3 and the delay time is set to, for example, 1/8 to 2/8 cycle of the pixel clock, the pulse added value is stably set to 0 to 1/8 cycle. Can be set. Since the output levels of the delay circuits 25 and 26 need to be the full swing level, they are output via the level conversion circuit shown in FIG. In addition, when a signal of a full swing level is required, it is output via a level conversion circuit.

【００８３】[0083]

【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。As described above, according to the present invention,
The following effects can be obtained.

【００８４】（１）Ｎ型及びＰ型のＭＯＳトランジスタ
の電圧−電流変換能力βの絶対値及び相対値変動に対し
て、遅延出力信号のデューティーバランスが崩れにくい
とともに、Ｈレベル及びＬレベルが安定して得られるの
で、ジッタ発生の危険性が少ない。このため、安定した
ＶＣＯ回路を構成することが容易に実現できる。(1) The duty balance of the delay output signal is hardly broken and the H level and the L level are stable with respect to the absolute value and the relative value of the voltage-current conversion capability β of the N-type and P-type MOS transistors. Therefore, the risk of jitter generation is small. Therefore, it is possible to easily realize a stable VCO circuit.

【００８５】（２）起動動作異常を発生しない差動遅延
回路を実現できるため、ＶＣＯ回路によって遅延回路の
遅延時間を正確に制御でき、これを使用した高精度回路
が容易に実現できる。(2) Since a differential delay circuit that does not cause an abnormal start-up operation can be realized, the delay time of the delay circuit can be accurately controlled by the VCO circuit, and a high-precision circuit using the same can be easily realized.

【００８６】（３）Ｎ型及びＰ型のトランジスタの電圧
−電流変換能力βの絶対値及び相対値変動に対して、遅
延出力信号のデューティーバランスが崩れ難く、Ｈレベ
ル及びＬレベルが安定して得られるので、ジッタ発生の
危険性が少く、このためレーザ印画エンジンに使用され
る画素変調回路の例とする高精度デジタル信号処理ＬＳ
Ｉに多用できるものである。また、起動問題に確実に対
処でき、安定したＶＣＯ回路を構成することが容易にな
る。(3) The duty balance of the delay output signal is hardly disrupted and the H level and the L level are stable with respect to the variation of the absolute value and the relative value of the voltage-current conversion capability β of the N-type and P-type transistors. High precision digital signal processing LS which is an example of a pixel modulation circuit used in a laser printing engine.
I can be used frequently. In addition, the start-up problem can be reliably dealt with, and it becomes easy to configure a stable VCO circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の実施例による遅延回路の構成を示す
図FIG. 1 is a diagram showing a configuration of a delay circuit according to an embodiment of the present invention.

【図２】 本発明の遅延回路を用いたＶＣＯ回路の構成
図FIG. 2 is a configuration diagram of a VCO circuit using the delay circuit of the present invention.

【図３】 本発明の遅延制御回路の構成を示す図FIG. 3 is a diagram showing a configuration of a delay control circuit of the present invention.

【図４】 実施例の遅延回路の動作を示すタイムチャー
トFIG. 4 is a time chart illustrating an operation of the delay circuit according to the embodiment;

【図５】 ＰＬＬ回路の構成を示すブロック図FIG. 5 is a block diagram illustrating a configuration of a PLL circuit.

【図６】 ＤＬＬ回路の構成を示すブロック図FIG. 6 is a block diagram showing a configuration of a DLL circuit;

【図７】 ディレーチェーン回路によるパルス信号選択
回路の構成を示すブロック図FIG. 7 is a block diagram showing a configuration of a pulse signal selection circuit using a delay chain circuit;

【図８】 パルス幅付加回路の構成を示すブロック図FIG. 8 is a block diagram showing a configuration of a pulse width adding circuit.

【図９】 パルス幅付加回路の動作を示すタイムチャー
トFIG. 9 is a time chart showing the operation of the pulse width adding circuit.

【図１０】 本発明を使用した第３の遅延回路の構成図FIG. 10 is a configuration diagram of a third delay circuit using the present invention.

【図１１】 レベル変換回路の構成を示す図FIG. 11 is a diagram showing a configuration of a level conversion circuit.

【図１２】 レーザ印画エンジンにおける画像書き込み
部の構成を示すブロック図FIG. 12 is a block diagram illustrating a configuration of an image writing unit in the laser printing engine.

【図１３】 ４ドラムレーザ印画エンジンの概念図FIG. 13 is a conceptual diagram of a 4-drum laser printing engine.

【図１４】 ２ビームレーザチップのレーザスポットを
示す説明図FIG. 14 is an explanatory view showing a laser spot of a two-beam laser chip.

【図１５】 ４ドラム／２ビーム機対応の画素変調回路
の構成を示すブロック図FIG. 15 is a block diagram showing a configuration of a pixel modulation circuit corresponding to a 4-drum / 2-beam machine.

【図１６】 水平同期信号分離回路の動作を示すタイム
チャートFIG. 16 is a time chart showing the operation of the horizontal synchronization signal separation circuit.

【図１７】 画素変調信号を示すタイムチャートFIG. 17 is a time chart showing a pixel modulation signal.

【図１８】 タイムベース回路の動作を示すタイムチャ
ートFIG. 18 is a time chart showing the operation of the time base circuit.

【図１９】 従来の単相遅延回路の構成を示す図FIG. 19 is a diagram showing a configuration of a conventional single-phase delay circuit.

【図２０】 従来の差動遅延回路の構成を示す図FIG. 20 is a diagram showing a configuration of a conventional differential delay circuit.

【図２１】 図１９の遅延回路を用いたＶＣＯ回路の構
成図21 is a configuration diagram of a VCO circuit using the delay circuit of FIG.

【図２２】 図２０の遅延回路を用いたＶＣＯ回路の構
成図FIG. 22 is a configuration diagram of a VCO circuit using the delay circuit of FIG. 20;

【図２３】 図１９の回路の動作を示すタイムチャートFIG. 23 is a time chart showing the operation of the circuit of FIG. 19;

【符号の説明】[Explanation of symbols]

１，２ 遅延回路 ３，４ 遅延回路 ５，５′ 遅延回路ブロック ６ 起動回路 ７ ＯＲ回路（論理回路） ８，９，１０，１１ 遅延回路 １２，１３，１４，１５ 遅延回路 １６ａ〜１６ｉ 遅延回路 １７ 位相比較回路 １８ チャージポンプ回路 １９ 可変Ｇｍアンプ ２０，２１ ＤＦＦ ２２ 分周回路 ２３，２４，２５ 差動化回路 ２５，２６ 遅延回路 ３０ ポリゴンミラー ３１ ｆ−θレンズ ３２ａ〜３２ｄ 感光ドラム ３３ ＢＤミラー ３４ フォトディテクタ ３５ レーザチップ ３６ ＬＤドライバ ３７ 画素変調回路 ３８ 水平同期信号発生回路 ３９ 画素データ発生部 ４０ 印画紙 ４１ ＢＤ遅延回路 ４２ 水平同期信号分離回路 ４３ ＰＬＬ回路 ４４ａ，４４ｂ 同期クロックジェネレータ ４５ａ，４５ｂ タイムベース回路 ４６ａ，４６ｂ データデコーダ ４７ａ，４７ｂ ビットデータ変換回路 ４８ａ，４８ｂ 高精度シリアル変調回路 ４９ａ，４９ｂ パルス幅付加回路 ５０ａ，５０ｂ 出力ドライバ ５１ａ，５１ｂ ディレーチェーンループ回路 ５２ ＶＣＯ回路 ５３ 周波数シンセサイザ制御回路 ＭＮ１ 第１のＣＭＯＳトランジスタ ＭＮ３ 第２のＣＭＯＳトランジスタ ＭＮ４ 第３のＣＭＯＳトランジスタ ＭＮ５ 第４のＣＭＯＳトランジスタ 1, 2 delay circuit 3, 4 delay circuit 5, 5 'delay circuit block 6 starting circuit 7 OR circuit (logic circuit) 8, 9, 10, 11 delay circuit 12, 13, 14, 15 delay circuit 16a to 16i delay circuit Reference Signs List 17 phase comparison circuit 18 charge pump circuit 19 variable Gm amplifier 20, 21 DFF 22 frequency dividing circuit 23, 24, 25 differential circuit 25, 26 delay circuit 30 polygon mirror 31 f-θ lens 32 a to 32 d photosensitive drum 33 BD mirror 34 Photo Detector 35 Laser Chip 36 LD Driver 37 Pixel Modulation Circuit 38 Horizontal Synchronization Signal Generation Circuit 39 Pixel Data Generation Unit 40 Printing Paper 41 BD Delay Circuit 42 Horizontal Synchronization Signal Separation Circuit 43 PLL Circuits 44a, 44b Synchronization Clock Generator 45a, 45b Time Base Circuit 46a, 46b Data Decoders 47a, 47b Bit data conversion circuits 48a, 48b High precision serial modulation circuits 49a, 49b Pulse width addition circuits 50a, 50b Output drivers 51a, 51b Delay chain loop circuits 52 VCO circuits 53 Frequency synthesizer control circuits MN1 First CMOS transistor MN3 Second CMOS transistor MN4 Third CMOS transistor MN5 Fourth CMOS transistor

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 互いにソース側が接続された第１及び第
２のＭＯＳトランジスタを有し、この第１及び第２のＭ
ＯＳトランジスタのソース接続ノードに第１の制御信号
によって制御される第１の動作電流を供給し、前記第１
及び第２のＭＯＳトランジスタの各ゲートノードに正相
と逆相の入力信号を与えるとともに、前記第１及び第２
のＭＯＳトランジスタのそれぞれのドレインノードに第
２の制御信号によって制御される第２の動作電流を供給
し、前記第１及び第２のＭＯＳトランジスタの各ドレイ
ンノードに、ドレインノードとゲートノードが所定のレ
ベルに固定された第３及び第４のＭＯＳトランジスタの
各ソースノードを接続して、前記第１及び第２のＭＯＳ
トランジスタの各ドレインノードから前記入力信号を遅
延制御した信号を出力することを特徴とする遅延回路。A first MOS transistor having a source connected to the first MOS transistor, and a first and a second MOS transistor connected to the first and second MOS transistors;
Supplying a first operating current controlled by a first control signal to a source connection node of an OS transistor;
And input signals of positive and negative phases to the respective gate nodes of the MOS transistors and the first and second MOS transistors.
A second operating current controlled by a second control signal is supplied to the respective drain nodes of the MOS transistors, and a drain node and a gate node are connected to the respective drain nodes of the first and second MOS transistors. The first and second MOS transistors are connected by connecting the source nodes of the third and fourth MOS transistors fixed to the level.
A delay circuit which outputs a signal obtained by delaying the input signal from each drain node of a transistor. 【請求項２】 請求項１の構成の第１及び第２の遅延回
路と、第２の遅延回路の第１及び第２のＭＯＳトランジ
スタの各ドレインノードからの遅延制御された信号を入
力する論理回路を備え、前記論理回路の出力により第１
の遅延回路の第１及び第２のＭＯＳトランジスタのうち
何れかのＭＯＳトランジスタのドレインノードの論理レ
ベルを変化させることを特徴とする遅延制御回路。2. A logic for inputting a delay-controlled signal from each drain node of the first and second MOS transistors of the first and second delay circuits having the configuration of claim 1 and the second delay circuit. A first circuit according to an output of the logic circuit.
Wherein the logic level of the drain node of any one of the first and second MOS transistors of the delay circuit is changed. 【請求項３】 複数の遅延回路を接続した遅延制御回路
であって、請求項１の構成の遅延回路を含むことを特徴
とする遅延制御回路。3. A delay control circuit connecting a plurality of delay circuits, wherein the delay control circuit includes the delay circuit having the configuration of claim 1. 【請求項４】 複数の遅延回路を接続したＶＣＯ回路で
あって、請求項１の構成の遅延回路を含むことを特徴と
するＶＣＯ回路。4. A VCO circuit connecting a plurality of delay circuits, the VCO circuit including the delay circuit having the configuration of claim 1. 【請求項５】 複数の遅延回路を接続したＶＣＯ回路で
あって、請求項２の構成の遅延制御回路を含むことを特
徴とするＶＣＯ回路。5. A VCO circuit connecting a plurality of delay circuits, the VCO circuit including a delay control circuit having the configuration of claim 2. 【請求項６】 複数の遅延回路を接続したＶＣＯ回路で
あって、請求項２の構成の遅延制御回路を連続して２回
路接続したことを特徴とするＶＣＯ回路。6. A VCO circuit in which a plurality of delay circuits are connected, wherein two delay control circuits having the configuration of claim 2 are connected in series. 【請求項７】 制御信号によって入力信号を遅延制御し
た遅延信号を出力するＭＯＳトランジスタを使用した遅
延回路であって、前記制御信号によって発生する第１の
制御電流を第１及び第２のＭＯＳトランジスタからなる
ソースカップルノードに供給し、前記第１及び第２のＭ
ＯＳトランジスタの各々のゲートノードに差動信号を入
力するとともに、該第１及び第２のＭＯＳトランジスタ
の各々のドレインノードには第２の制御信号によって発
生する互いに等しい第２及び第３の制御電流を供給し、
ドレインノード及びゲートノードが所定レベルに固定さ
れた第３及び第４のＭＯＳトランジスタのソースノード
をそれぞれ接続したことを特徴とする遅延回路。7. A delay circuit using a MOS transistor for outputting a delay signal obtained by delay-controlling an input signal by a control signal, wherein a first control current generated by the control signal is supplied to a first and a second MOS transistor. And the first and second M
A differential signal is input to each gate node of the OS transistor, and the second and third control currents generated by the second control signal are equal to each other at the drain node of each of the first and second MOS transistors. Supply,
A delay circuit, wherein a drain node and a gate node are connected to source nodes of third and fourth MOS transistors each having a fixed level. 【請求項８】 制御信号によって入力信号を遅延制御し
た遅延信号を出力するＭＯＳトランジスタを使用した遅
延制御回路であって、請求項１の構成の第１及び第２の
遅延回路と、第２の遅延回路の第１及び第２のＭＯＳト
ランジスタのドレインノードの信号が入力される論理回
路を有し、該論理回路の出力によって第１または第２の
ＭＯＳトランジスタのドレインノードの一つの論理レベ
ルを変化させることを特徴とする遅延制御回路。8. A delay control circuit using a MOS transistor for outputting a delay signal obtained by delay-controlling an input signal by a control signal, wherein the first and second delay circuits having the configuration of claim 1 are provided. A logic circuit to which signals at the drain nodes of the first and second MOS transistors of the delay circuit are input, wherein the logic level of one of the drain nodes of the first or second MOS transistor is changed by an output of the logic circuit; A delay control circuit. 【請求項９】 複数の遅延回路を接続したＶＣＯ回路で
あって、請求項７の構成の遅延回路または請求項８の構
成の遅延制御回路を含むことを特徴とするＶＣＯ回路。9. A VCO circuit connected to a plurality of delay circuits, the VCO circuit comprising a delay circuit having the configuration of claim 7 or a delay control circuit having a configuration of claim 8. 【請求項１０】 複数の遅延回路を接続したＶＣＯ回路
であって、請求項８の構成の遅延制御回路を連続して２
回路接続したことを特徴とするＶＣＯ回路。10. A VCO circuit to which a plurality of delay circuits are connected.
A VCO circuit characterized by being connected to a circuit. 【請求項１１】 複数の遅延回路を接続したディレーチ
ェーン回路であって、請求項７の構成の遅延回路または
請求項８の構成の遅延制御回路を含むことを特徴とする
ディレーチェーン回路。11. A delay chain circuit connecting a plurality of delay circuits, wherein the delay chain circuit includes the delay circuit having the configuration of claim 7 or the delay control circuit having the configuration of claim 8. 【請求項１２】 複数の遅延回路を接続したディレーチ
ェーン回路であってて、請求項８の構成の遅延制御回路
を連続して２回路接続したことを特徴とするディレーチ
ェーン回路。12. A delay chain circuit in which a plurality of delay circuits are connected, wherein two delay control circuits having the configuration of claim 8 are connected in series. 【請求項１３】 入力パルス信号に対して所望のパルス
幅を付加するパルス幅付加回路であって、請求項７の構
成の遅延回路を有することを特徴とするパルス幅付加回
路。13. A pulse width adding circuit for adding a desired pulse width to an input pulse signal, comprising a delay circuit having the structure of claim 7. 【請求項１４】 レーザ光量を制御して印画紙に画像を
再生するレーザ印画エンジンであって、請求項７の構成
の遅延回路、請求項８の構成の遅延制御回路、請求項９
または１０の構成のＶＣＯ回路、請求項１１または１２
の構成のディレーチェーン回路、請求項１３の構成のパ
ルス幅付加回路のうち少なくとも何れかを有することを
特徴とするレーザ印画エンジン。14. A laser printing engine for controlling an amount of laser light to reproduce an image on photographic paper, wherein the delay circuit has the configuration of claim 7, the delay control circuit has the configuration of claim 8, and
Or a VCO circuit having the configuration of claim 10;
14. A laser printing engine comprising at least one of the delay chain circuit having the above configuration and the pulse width adding circuit having the configuration of claim 13.