JP2002043899A - Signal transmission circuit, integrated circuit using the same, and laser photographic engine - Google Patents

Abstract

PROBLEM TO BE SOLVED: To achieve high-precision digital signal processing by realizing a configuration for forming a pixel modulation circuit into an LSI, so as to constitute a signal transmitting circuit for signal transmission requiring high-precision signal transmission. SOLUTION: The circuit is branched into a positive pole signal generating section, which is constituted of buffers B2 to B6 via a buffer B1, and a negative pole signal generating section, which is constituted of buffers B7 to B10. Although the sections differ in the number of buffers and in the delay times of signals, the delay times are matched with each other by the output open buffers B3 and B4. Two signals, outputted from the buffers B6 and B10, turn into differential signals. When the signals are inputted to a single-phase circuit 2, a positive polarity signal is inputted to buffers b11 to B14; a negative pole signal is inputted to buffers b15 to B17; and the outputs of the buffers B14 and B17 are connected to each other, to reproduce a single-phase received signal P2 via buffers B18 and B19, and the outputs are used for signal processing on the receiving side.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、信号伝送回路及び
それを用いた集積回路並びにレーザ印画エンジンに関
し、より詳細には、レーザ印画エンジンのデジタル信号
処理回路の各回路ブロック間を高精度信号を伝送する場
合の信号伝送回路及びそれを用いた集積回路並びにレー
ザ印画エンジンに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission circuit, an integrated circuit using the same, and a laser printing engine. More specifically, a high precision signal is transmitted between circuit blocks of a digital signal processing circuit of the laser printing engine. The present invention relates to a signal transmission circuit for transmission, an integrated circuit using the same, and a laser printing engine.

【０００２】[0002]

【従来の技術】一般に、レーザ印画エンジンは、高精度
信号を伝送する信号伝送回路を有するデジタル信号処理
回路を必要としているシステムである。そこでまず、レ
ーザ印画エンジンについてカラー機を例として説明す
る。レーザー印画エンジンは、カラー化の要望が強い
が、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを用い
た印画プロセスは、白黒に比べてそのままでは４倍の印
画時間を要してしまう。このため、使用される感光ドラ
ムを各色に設けた４ドラム化と、レーザも一挙に２ライ
ン書き込みできる２ビーム化を併用する印画エンジンで
対応することになる。2. Description of the Related Art Generally, a laser printing engine is a system that requires a digital signal processing circuit having a signal transmission circuit for transmitting a high-precision signal. Therefore, the laser printing engine will be described first by taking a color machine as an example. Although there is a strong demand for colorization of laser printing engines, printing processes using four-color toners of Ye, Cy, Mg, and Bk generally require four times as long printing time as they are in black and white. For this reason, a printing engine that uses both a photosensitive drum used for each color in four drums and a laser capable of writing two lines at a time can be used.

【０００３】図７は、前述した４ドラム機の概略図であ
り、感光ドラム７ａ〜７ｄがインラインに配置されて４
色ごとの専用になり、印画紙１８に順次各色トナーが転
写されてカラー画像が再生される。各感光ドラムには、
図６で示す静電潜像を形成するためのレーザビーム光量
による画像書込み部が設けられる。FIG. 7 is a schematic diagram of the above-described four-drum machine, in which photosensitive drums 7a to 7d are
Each color is exclusively used, and each color toner is sequentially transferred to the photographic paper 18 to reproduce a color image. Each photosensitive drum has
An image writing unit is provided with a laser beam amount for forming an electrostatic latent image shown in FIG.

【０００４】（画像書込み部の説明）図６は、レーザ印
画エンジンにおける画像書き込み部の構成図である。レ
ーザチップ１０は、レーザーダイオードａ、ｂを有す２
ビームタイプのものであり、各バック光を受光するフォ
トダイオードｃから構成されている。各レーザダイオー
ドを発光制御する駆動電流Ｉｄ１，Ｉｄ２は、ＬＤドラ
イバ１１より供給される。フォトダイオードからの発光
量を検出したモニター電流Ｉｍは、ＬＤドライバ１４に
入力されレーザーダイオードａ、ｂの発光量のＡＰＣ
（オートパワーコントロール）を行う。(Explanation of Image Writing Unit) FIG. 6 is a configuration diagram of an image writing unit in a laser printing engine. The laser chip 10 has laser diodes a and b.
It is of a beam type and is composed of a photodiode c that receives each back light. Drive currents Id1 and Id2 for controlling the light emission of each laser diode are supplied from the LD driver 11. The monitor current Im that has detected the amount of light emitted from the photodiode is input to the LD driver 14 and the APC of the amount of light emitted from the laser diodes a and b is output.
(Auto power control).

【０００５】レーザチップ１０は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
製造上できない。このため、図８に示すように、格子線
で示される画素領域に対して、図示のようにレーザ走査
方向に、例えば１６画素離れた位置に２つのビームが発
生するように斜め配置しておく。レーザーチップ１０か
ら発生した変調レーザービームは、モータ軸に固定され
て図中の矢印方向への回転するポリゴンミラー８によっ
て偏光され、感光ドラム３２上に変調レーザービームを
走査する。The laser chip 10 cannot be manufactured with an interval between two laser emission points of one pixel (approximately 42 μm at 600 dpi) in terms of element manufacturing. For this reason, as shown in FIG. 8, with respect to the pixel region indicated by the grid lines, the beam is obliquely arranged in the laser scanning direction as shown, for example, so that two beams are generated at positions separated by 16 pixels. . The modulated laser beam generated from the laser chip 10 is polarized by a polygon mirror 8 fixed to a motor shaft and rotating in the direction of the arrow in the figure, and scans the photosensitive drum 32 with the modulated laser beam.

【０００６】ｆ−θレンズ６は、偏光された変調レーザ
ビームを感光ドラム７上に線速度一定に集光するための
ものである。感光ドラム７及び印画トナーを予め所定の
静電帯電しておくと、感光ドラム７上における照射光量
に応じて印画トナーの付着量が変わるため中間調画像の
印画が可能になる。ＢＤミラー８は感光ドラム７と機械
的に位置関係が固定されており、ＢＤミラー８からの反
射レーザビームは受光ダイオード９に入力され、感光ド
ラム７上の情報書き込み開始位置を検出するために使用
される。受光ダイオード９の出力は、水平同期信号発生
回路１３に入力されて水平同期信号ＢＤを発生する。The f-θ lens 6 focuses the polarized modulated laser beam on the photosensitive drum 7 at a constant linear velocity. When the photosensitive drum 7 and the printing toner are charged in advance with a predetermined electrostatic charge, the amount of the printing toner adhered to the photosensitive drum 7 changes according to the irradiation light amount, so that a halftone image can be printed. The positional relationship between the BD mirror 8 and the photosensitive drum 7 is mechanically fixed, and the reflected laser beam from the BD mirror 8 is input to the light receiving diode 9 and used to detect the information writing start position on the photosensitive drum 7. Is done. The output of the light receiving diode 9 is input to a horizontal synchronization signal generation circuit 13 to generate a horizontal synchronization signal BD.

【０００７】ＢＤ信号は画素変調回路１２に入力され
る。画素変調回路１２には後述するＰＬＬ回路が含まれ
ており、水平同期信号ＢＤに同期した画素クロックまた
はその係数倍クロックを発生する。この画素クロックを
もとに画素データを読み取るためのリードクロックＲＫ
１、ＲＫ２を画素データ発生部１４に入力する。画素デ
ータ発生部１４は画素変調回路１２に対して、画素デー
タＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２
を出力する。入力された画素データをもとに所望のレー
ザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２を
ＬＤドライバ１４に出力する。[0007] The BD signal is input to the pixel modulation circuit 12. The pixel modulation circuit 12 includes a PLL circuit described later, and generates a pixel clock synchronized with the horizontal synchronization signal BD or a clock multiplied by a coefficient thereof. Read clock RK for reading pixel data based on this pixel clock
1 and RK2 are input to the pixel data generator 14. The pixel data generation unit 14 supplies the pixel modulation circuit 12 with the pixel data D1 and D2 and the respective write clocks WK1 and WK2.
Is output. Pixel modulation signals ON1 and ON2 that enable desired laser light quantity modulation based on the input pixel data are output to the LD driver 14.

【０００８】画素変調回路１２は、４ドラム／２ビーム
機に対応するためには８個搭載しなければならない。し
たがって、画素変調回路１２は、性能、回路規模、安定
性、コスト等からＣＭＯＳプロセスによるシステムＬＳ
Ｉ化が必須である。ところで、画素変調回路１２はデジ
タル信号処理回路であり、図１０で示すような、ＰＬＬ
回路が含まれているのが一般的である。図１０の構成は
一般的なＰＬＬ回路と同じく可変周波数発振器３０と位
相比較回路２７、チャージポンプ回路２８及び可変Ｇｍ
アンプ２９を含んで構成されている。また、図１０のＰ
ＬＬ回路ではこれ以外に周波数制御データＤＦが入力さ
れた周波数シンセサイザ制御回路３１が含まれている。
これは図７で示した４ドラムレーザ印画エンジンでは、
各感光ドラム７ａ〜７ｄに対するレーザ走査範囲が機械
精度等でバラツキ各色の画サイズに誤差が生じ色モワレ
等の画質上の問題を対応するためのものである。[0008] Eight pixel modulation circuits 12 must be mounted in order to support a four-drum / two-beam machine. Accordingly, the pixel modulation circuit 12 uses the CMOS process system LS due to its performance, circuit scale, stability, cost, etc.
I conversion is essential. Incidentally, the pixel modulation circuit 12 is a digital signal processing circuit, and a PLL as shown in FIG.
Typically, a circuit is included. 10 has a variable frequency oscillator 30, a phase comparison circuit 27, a charge pump circuit 28, a variable Gm
It is configured to include an amplifier 29. Also, P in FIG.
The LL circuit further includes a frequency synthesizer control circuit 31 to which the frequency control data DF is input.
This is the four-drum laser printing engine shown in FIG.
The laser scanning range for each of the photosensitive drums 7a to 7d varies due to mechanical precision or the like. An error occurs in the image size of each color, and this is for addressing problems in image quality such as color moiré.

【０００９】つまり、図１０で作成された画素周波数ま
たはその逓倍周波数のクロック信号を周波数制御するこ
とによって画サイズを制御するものである。当然、周波
数シンセサイザ制御回路３１は、レーザ印画エンジンの
種類によっては周波数シンセサイザ制御回路３１は必要
ない。レーザ印画エンジンをカラー化する場合、画像の
階調性再現が重要な機能として要望される。レーザ印画
エンジンでは、一般に、階調性再現はレーザ光量変調を
画素周期内のパルス幅変調で行う。このため、図１１に
示す画素クロックまたはその逓倍クロックを入力とする
画素周期内を細分化する多相クロックＫ０〜Ｋ７を発生
するディレーチェーンループ（ＤＬＬ）回路を使い画素
周期内の高精度なパルス幅光量変調を画素変調回路１２
で行っている。In other words, the image size is controlled by controlling the frequency of the clock signal of the pixel frequency or its multiple frequency generated in FIG. Naturally, the frequency synthesizer control circuit 31 is not necessary depending on the type of the laser printing engine. When colorizing a laser printing engine, reproduction of gradation of an image is required as an important function. In a laser printing engine, in general, gradation reproduction is performed by modulating a laser light amount by pulse width modulation in a pixel cycle. For this reason, a high-precision pulse in the pixel cycle is used by using a delay chain loop (DLL) circuit that generates the multi-phase clocks K0 to K7 that subdivide the pixel cycle using the pixel clock or the multiplied clock shown in FIG. Pixel light modulation circuit 12 for width light quantity modulation
It is done in.

【００１０】（従来のデジタル信号処理回路に信号伝送
回路の説明）画素変調回路１２は、デジタル信号処理回
路をＣＭＯＳＬＳＩ化される。このため、内部では多数
の信号を各回路ブロック間で伝送する必要がある。図４
は、信号伝送回路の一般例を示す図である。上側電源Ｖ
ＤＤｘと下側電源ＶＥＥｘを供給して動作している送信
側信号処理ブロック３から信号Ｐ０を出力バッファＢ１
を介して出力する。ＣＭＯＳデジタル信号処理では、規
模、高速動作等で電源フルスイングの単相信号によって
処理するのが望ましい。バッファ１の出力信号は、上側
電源ＶＤＤｙと下側電源ＶＥＥｙを供給して動作する受
信側信号処理ブロック４に単一パターン配線で伝送され
入力バッファＢ２に入力され受信信号Ｐ１を得て、受信
側の信号処理に使用する。信号伝送線路には他の複数の
信号伝送配線Ｎｘ、Ｎｙと交錯しながら伝送される。(Description of Conventional Digital Signal Processing Circuit and Signal Transmission Circuit) In the pixel modulation circuit 12, the digital signal processing circuit is implemented as a CMOS LSI. Therefore, it is necessary to internally transmit a large number of signals between circuit blocks. FIG.
FIG. 3 is a diagram illustrating a general example of a signal transmission circuit. Upper power supply V
The signal P0 is output from the transmitting-side signal processing block 3 which operates by supplying DDx and the lower power supply VEEx to the output buffer B1.
Output via. In CMOS digital signal processing, it is desirable to perform processing using a single-phase signal with a power supply full swing in scale, high-speed operation, and the like. The output signal of the buffer 1 is transmitted by a single pattern wiring to the receiving side signal processing block 4 which operates by supplying the upper power supply VDDy and the lower power supply VEEy, and is input to the input buffer B2 to obtain the reception signal P1. Used for signal processing. The signal transmission line is transmitted while being crossed with the other plurality of signal transmission lines Nx and Ny.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、従来の
信号伝送回路は以下に示すような課題をもっている。図
５（ａ）は、高精度な信号伝送を行う必要のある画素ク
ロック信号である。図５（ｂ）は、送信側及び受信側の
各々２つの電源のレベル差がなく、また、伝送中に他の
信号伝送配線から干渉されない場合の受信波形を示した
ものである。受信バッファＢ２の遷移電圧Ｖｔにおい
て、画素クロック信号の重要なエッジタイミングｔ１〜
ｔ３は実効的に崩れない。しかし、送信側及び受信側の
各々２つの電源端子のレベルに差が生じたり、他の信号
伝送配線から干渉があった場合、図５（ｃ）のように、
受信側で見ると受信信号にレベル変動が発生する。する
と重要なエッジタイミングｔ１〜ｔ３において各々ｄｐ
１〜ｄｐ３の受信タイミング誤差を発生してしまう。こ
れはクロックジッタの発生を意味しており、画素クロッ
クを使用して高精度処理を行う画素変調回路１２におい
て結果的に再生画像の品質を損なう重要な問題である。However, the conventional signal transmission circuit has the following problems. FIG. 5A shows a pixel clock signal that requires high-precision signal transmission. FIG. 5B shows a reception waveform when there is no level difference between two power sources on the transmission side and the reception side, and there is no interference from other signal transmission lines during transmission. At the transition voltage Vt of the receiving buffer B2, the important edge timings t1 to t1 of the pixel clock signal
t3 does not effectively collapse. However, when there is a difference between the levels of the two power supply terminals on the transmission side and the reception side or when there is interference from other signal transmission wirings, as shown in FIG.
When viewed from the receiving side, a level fluctuation occurs in the received signal. Then, at important edge timings t1 to t3, dp
A reception timing error of 1 to dp3 occurs. This means the occurrence of clock jitter, which is an important problem in the pixel modulation circuit 12 that performs high-precision processing using the pixel clock, and consequently impairs the quality of the reproduced image.

【００１２】さらに、ＣＭＯＳプロセスで構成されたＬ
ＳＩの場合、出力バッファＢ１の駆動電流能力は大きく
変動するが、この駆動電流能力が小さくなった場合レベ
ル遷移時間が大きくなり、図５（ｄ）のように、受信波
形が変化する。図５（ｄ）の場合、タイミング誤差ｄｐ
１〜ｄｐ３は更に増大し問題は悪化する。ところが画素
変調回路１２の用に大きなデジタル信号処理回路では、
送信側及び受信側の各々２つの電源レベル差を小さくす
ることは難しく、多くの信号伝送を必要とするため、他
の信号伝送配線から干渉をさけることは困難である。Further, L formed by a CMOS process
In the case of SI, the drive current capability of the output buffer B1 greatly varies, but when the drive current capability decreases, the level transition time increases, and the reception waveform changes as shown in FIG. In the case of FIG. 5D, the timing error dp
1 to dp3 further increase and the problem worsens. However, in a large digital signal processing circuit for the pixel modulation circuit 12,
It is difficult to reduce the difference between the two power supply levels on the transmission side and the reception side, and many signal transmissions are required. Therefore, it is difficult to avoid interference from other signal transmission lines.

【００１３】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、画素変調回路をＬ
ＳＩ化可能な構成を実現して、高精度な信号伝送を必要
としている信号伝送に対して信号伝送回路を構成するこ
とによって、高精度デジタル信号処理を実現する信号伝
送回路及びそれを用いた集積回路並びにレーザ印画エン
ジンを提供することにある。The present invention has been made in view of such a problem, and an object of the present invention is to provide a pixel modulation circuit with an L
A signal transmission circuit that realizes high-precision digital signal processing by realizing a configuration capable of SI and configuring a signal transmission circuit for signal transmission that requires high-precision signal transmission, and integration using the same Circuit and a laser printing engine.

【００１４】[0014]

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、電源振
幅の単相送信信号を信号伝送する信号伝送回路におい
て、Ｐ型トランジスタとＮ型トランジスタの各出力を接
続した構成の複数のバッファと出力開放バッファとから
なる前記単相送信信号を差動送信信号に変換する差動化
回路と、Ｐ型トランジスタとＮ型トランジスタの各出力
を接続した構成の複数のバッファと出力開放バッファと
からなり、差動受信信号を単相受信信号に変換する単相
化回路とを設け、前記差動化回路の出力信号を前記単相
化回路に入力するように構成したことを特徴とするもの
である。SUMMARY OF THE INVENTION In order to achieve the above object, according to the present invention, a signal transmission circuit for transmitting a single-phase transmission signal having a power supply amplitude is a P-type signal transmission circuit. A differential circuit for converting the single-phase transmission signal into a differential transmission signal, comprising a plurality of buffers configured to connect the respective outputs of the transistor and the N-type transistor and an output open buffer; and a P-type transistor and an N-type transistor. A single-phase circuit for converting a differential reception signal into a single-phase reception signal, comprising a plurality of buffers configured to connect each output and an output open buffer; and Characterized in that it is configured to be input to a conversion circuit.

【００１５】また、請求項２に記載の発明は、前記差動
化回路及び前記単相化回路における正極及び負極のタイ
ミング合わせを２つの出力開放バッファを用い、各バッ
ファを２個所のノードにそれぞれ接続するものである。According to a second aspect of the present invention, in the differential circuit and the single-phase circuit, the timing of the positive electrode and the negative electrode is adjusted using two output open buffers, and each buffer is connected to two nodes. Connect.

【００１６】また、請求項３に記載の発明は、請求項１
に記載の信号伝送回路を含むことを特徴とする集積回路
である。[0016] The invention according to claim 3 provides the invention according to claim 1.
An integrated circuit characterized by including the signal transmission circuit described in (1).

【００１７】また、請求項４に記載の発明は、レーザ光
量変調によって印画紙に画像を再生するレーザ印画エン
ジンにおいて、請求項１に記載の信号伝送回路又は請求
項３に記載の集積回路を含んでいることを特徴とするレ
ーザ印画エンジンである。According to a fourth aspect of the present invention, there is provided a laser printing engine for reproducing an image on a printing paper by modulating a laser light amount, including the signal transmission circuit according to the first aspect or the integrated circuit according to the third aspect. A laser printing engine.

【００１８】このように本発明は、４ドラム／２ビーム
機用の画素変調回路をＬＳＩ化可能な構成を実現して、
高精度な信号伝送を必要としている信号伝送に対して信
号伝送回路を構成したことによって、高精度デジタル信
号処理を実現したものである。As described above, the present invention realizes a configuration in which a pixel modulation circuit for a 4-drum / 2-beam machine can be made into an LSI,
A high-precision digital signal processing is realized by configuring a signal transmission circuit for signal transmission requiring high-precision signal transmission.

【００１９】[0019]

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図９は、本発明を使用した遅延
回路を搭載４ドラム／２ビームレーザ印画エンジン用の
画素変調回路をシステムＬＳＩ化した構成例を示す図で
ある。図９の画素変調ＬＳＩは、高精度な信号伝送を必
要としている個所が多数ある。Embodiments of the present invention will be described below with reference to the drawings. FIG. 9 is a diagram showing a configuration example in which a pixel modulation circuit for a 4-drum / 2-beam laser printing engine equipped with a delay circuit using the present invention is made into a system LSI. In the pixel modulation LSI of FIG. 9, there are many places that require high-precision signal transmission.

【００２０】（４ドラム／２ビーム対応の画素変調ＬＳ
Ｉの説明）基準クロックＣＫは、周波数シンセサイザと
しても機能する図１０に示すようなＰＬＬ回路１８に入
力され、画素クロック周波数の４倍の各々１／８周期位
相がずれた(１／３２画素ずれた)８相クロックバスＫを
出力する。画素位置設定データＤＳはＰＬＬ回路１８に
入力されており、画素位置設定データＤＳにおける画素
周波数設定データＤＦを使用する。ＰＬＬ回路１８の８
相クロック発生する可変周波数発振回路３０の制御電流
Ｉｖ０を出力する。水平同期信号ＢＤは、所定数の遅延
回路を使用したディレーチェーン回路と、出力される多
相ＢＤ信号を選択する選択回路から構成されるＢＤ遅延
回路１６に入力される。そして、画素位置設定データＤ
ＳによってＢＤ信号を所定の遅延制御する。(Pixel modulation LS corresponding to 4 drums / 2 beams)
Description of I) The reference clock CK is input to a PLL circuit 18 as shown in FIG. 10 which also functions as a frequency synthesizer, and is shifted in phase by 1/8 cycle of 4 times the pixel clock frequency (1/32 pixel shift). And 8) outputs an 8-phase clock bus K. The pixel position setting data DS is input to the PLL circuit 18, and uses the pixel frequency setting data DF in the pixel position setting data DS. 8 of the PLL circuit 18
The control current Iv0 of the variable frequency oscillation circuit 30 that generates a phase clock is output. The horizontal synchronizing signal BD is input to a delay chain circuit using a predetermined number of delay circuits and a BD delay circuit 16 including a selection circuit for selecting an output multi-phase BD signal. Then, the pixel position setting data D
A predetermined delay control of the BD signal is performed by S.

【００２１】ＢＤ遅延回路１６は制御電流Ｉｖ０が入力
されており、ＰＬＬ回路１８内の可変周波数発振回路３
０に使用している可変遅延回路と同等構成で、各遅延回
路の接続点からは互いに１／３２画素タイミングがずれ
たＢＤ信号が発生している。ここでは画素位置設定デー
タＤＳの内のドラム間の絶対画素位置設定データＲＧの
微調整ビットが使用されて、所望のＢＤ信号に遅延制御
してドラム間画素位置合わせを１／３２画素まで微調整
できる。出力ＢＤ信号は、水平同期信号分離回路１７に
入力され、図１２に示すように、先行レーザ用水平同期
信号ＨＤ１と後行レーザ用用水平同期信号ＨＤ２に分離
される。The control current Iv0 is input to the BD delay circuit 16 and the variable frequency oscillation circuit 3 in the PLL circuit 18
The BD signal has the same configuration as the variable delay circuit used for 0, and a BD signal whose timing is shifted by 1/32 pixel from the connection point of each delay circuit is generated. Here, the fine adjustment bit of the absolute pixel position setting data RG between drums in the pixel position setting data DS is used, and delay control is performed to a desired BD signal to finely adjust the pixel alignment between drums to 1/32 pixel. it can. The output BD signal is input to the horizontal synchronizing signal separation circuit 17, and is separated into a preceding laser horizontal synchronizing signal HD1 and a succeeding laser horizontal synchronizing signal HD2, as shown in FIG.

【００２２】水平同期信号ＨＤ１、ＨＤ２は、各々同期
クロックジェネレータ１９ａ、１９ｂにＰＬＬ回路１８
出力の８相クロックバスＫとともに入力される。各同期
クロックジェネレータは、入力ＨＤ信号に同期した同期
クロック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロッ
クの同期精度は１／３２画素である。１ドラム／１ビー
ム機における同期精度は１／８画素程度で十分であった
が、４ドラム／２ビーム機の場合、色ずれは直ちに色モ
ワレや色調を変化させるため、同期クロックジェネレー
タ特性に対する要求は高くなる。カラー印画エンジンの
場合画像の階調再現は重要であるため、一般に、ＰＷＭ
画素変調が用いられる。また、デジタル画像処理に柔軟
に対応するため、図１３（ｂ）に示すように画素（Ｔ
ｏ）３２分割によって変調を行う。The horizontal synchronizing signals HD1 and HD2 are supplied to the synchronizing clock generators 19a and 19b by the PLL circuit 18 respectively.
It is input together with the output 8-phase clock bus K. Each synchronous clock generator outputs synchronous clock signals SCK1 and SCK2 synchronized with the input HD signal. The synchronization accuracy of each clock is 1/32 pixel. A synchronization accuracy of about 1/8 pixel was sufficient for a one-drum / one-beam machine, but in a four-drum / two-beam machine, color misregistration immediately changes color moire and color tone. Will be higher. In the case of a color printing engine, since gradation reproduction of an image is important, generally, PWM is used.
Pixel modulation is used. Further, in order to flexibly cope with digital image processing, as shown in FIG.
o) Modulation is performed by 32 divisions.

【００２３】しかしながら、１ビーム当たり３２ビット
の画素データは膨大であり実現不能である。このため、
画素データＤ１、Ｄ２は、６ビットデータとして書込み
クロックＷＫ１、ＷＫ２と共に３２ビット展開のデータ
デコーダ２１ａ、２１ｂに入力する。データデコーダ２
１ａ、２１ｂは、例えば、６４アドレス／３２ビットの
ＳＲＡＭであり、格納データはユーザが前もって所望値
に設定しておく。データデコーダ２１ａ、２１ｂの出力
の３２ビットデータを、図１３（ａ）に示すように、シ
リアル変換するわけである。例えば、画素周波数が２５
ＭＨｚ(４０ｎｓ)であったとすると、変調精度は１.２
５ｎｓと非常に高精度な信号処理が要求される。画素周
波数は更に上昇される傾向にある。同期クロックジェネ
レータ１９ａ、１９ｂの出力の同期クロックＳＣＫ１、
ＳＣＫ２及びＨＲＢ１，ＨＲＢ２は各々タイムベース回
路２０ａ、２０ｂに入力される。However, pixel data of 32 bits per beam is enormous and cannot be realized. For this reason,
The pixel data D1 and D2 are input to the 32-bit data decoders 21a and 21b together with the write clocks WK1 and WK2 as 6-bit data. Data decoder 2
Reference numerals 1a and 21b denote SRAMs of, for example, 64 addresses / 32 bits, and the stored data is set to a desired value by a user in advance. The 32-bit data output from the data decoders 21a and 21b is converted into serial data as shown in FIG. For example, if the pixel frequency is 25
MHz (40 ns), the modulation accuracy is 1.2
Very high precision signal processing of 5 ns is required. The pixel frequency tends to be further increased. Synchronous clocks SCK1, output from the synchronous clock generators 19a and 19b,
SCK2 and HRB1, HRB2 are input to time base circuits 20a, 20b, respectively.

【００２４】タイムベース回路２０ｂには、ＰＬＬ回路
２１におけるＶＣＯ回路に使用されている可変遅延回路
と同等の可変遅延回路が縦続に接続されたディレーチェ
ーン回路が含まれており、各々の接続点に各々１／３２
画素ずれた画素クロックが発生しており、入力される画
素位置設定データＤＳの中の相対画素位置設定データＲ
Ｐによってビーム間隔を高精度に調整できる。これは２
ビームレーザチップの斜め配置の誤差により、図８の矢
印で示されるビームスポット間隔の誤差を補正するもの
である。The time base circuit 20b includes a delay chain circuit in which variable delay circuits equivalent to the variable delay circuits used in the VCO circuit in the PLL circuit 21 are connected in cascade. 1/32 each
A pixel clock with a pixel shift has occurred, and the relative pixel position setting data R in the input pixel position setting data DS
With P, the beam interval can be adjusted with high precision. This is 2
An error in the beam spot interval shown by an arrow in FIG. 8 is corrected by an error in the oblique arrangement of the beam laser chips.

【００２５】更にタイムベース回路２０ａ，２０ｂで
は、ドラム間画素位置合わせにおける粗調のために絶対
画素位置設定データＲＧの上位ビットが使用される。タ
イムベース回路２０ａ、２０ｂの出力信号バスＫ１、Ｋ
２の内容を図１４に示す。ＤＫ０、ＤＫ１は、データデ
コーダ２１ａ，２１ｂにおけるＳＲＡＭの読出しタイミ
ングを用クロックとして使用される。Ｘ０〜Ｘ３は(３
２⇒８)ビットデータ変換回路２２ａ、２２ｂに入力さ
れ、図１３（ａ)で示す８ビットデータＤＶに変換され
る。図１４で示すクロック遅延時間は、ＴｄをＢＤ遅延
回路１６で行われる分を含んで表すと設定データＲＧ、
ＲＰを各５ビットとすると下式で示される。 Td1＝Td(0)＋RG(4:0)×(To/32) Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)Further, in the time base circuits 20a and 20b, upper bits of the absolute pixel position setting data RG are used for coarse adjustment in pixel alignment between drums. Output signal buses K1, K of the time base circuits 20a, 20b
2 is shown in FIG. DK0 and DK1 use the SRAM read timing in the data decoders 21a and 21b as a clock. X0 to X3 are (3
2⇒8) The data is input to the bit data conversion circuits 22a and 22b and is converted into 8-bit data DV shown in FIG. The clock delay time shown in FIG. 14 indicates that the setting data RG, Td includes Td including the amount performed by the BD delay circuit 16.
If RP is 5 bits each, it is expressed by the following equation. Td1 = Td (0) + RG (4: 0) × (To / 32) Td2 = Td (0) + RG (4: 0) × (To / 32) + RP (4: 0) × (To / 32)

【００２６】上記式から理解できるように、画素データ
ＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制御
できる。このタイミングで最終的にデータ変調すれば所
望の画素変調が実現できる。これによって、４ドラム機
における各ドラム間の画素位置ズレに対しても対応でき
る。（３２⇒８）ビットデータ変換回路２２ａ、２２ｂ
の各８ビットデータＤＶ１、ＤＶ２は、高速シリアル変
調回路２４ａ、２４ｂに入力される。As can be understood from the above equation, the phases of the pixel data DV1 and DV2 can be controlled with an accuracy of 1/32 pixel. If data is finally modulated at this timing, desired pixel modulation can be realized. Thereby, it is possible to cope with a pixel position shift between the drums in the four-drum machine. (32 → 8) Bit data conversion circuits 22a, 22b
Are input to the high-speed serial modulation circuits 24a and 24b.

【００２７】一方、同期クロックＳＫ１、ＳＫ２は、図
１１で示すような遅延回路ＤＬ０〜ＤＬ８、位相比較回
路２７、チャージポンプ回路２８及び可変Ｇｍアンプ２
９から構成されるＤＬＬ回路２３ａ、２３ｂに入力され
て、多相クロックバスＫ３、Ｋ４を高速シリアル変調回
路２４ａ、２４ｂに出力する。ＤＬＬ制御によって各々
の遅延量が１／３２画素になるように制御された８相ク
ロックが発生する構成になっており、図１３（ｂ）で示
す３２ビットシリアル画素変調信号ＯＮ１Ａ、ＯＮ２Ａ
を可能にしている。３２ビットシリアル変調信号ＯＮ１
Ａ、ＯＮ２Ａはパルス幅付加回路２５ａ、２５ｂに入力
する。On the other hand, the synchronous clocks SK1 and SK2 are supplied to delay circuits DL0 to DL8, a phase comparison circuit 27, a charge pump circuit 28 and a variable Gm amplifier 2 as shown in FIG.
9 and outputs the multiphase clock buses K3 and K4 to the high-speed serial modulation circuits 24a and 24b. The configuration is such that an 8-phase clock whose delay amount is controlled to be 1/32 pixel by the DLL control is generated, and the 32-bit serial pixel modulation signals ON1A and ON2A shown in FIG.
Is possible. 32-bit serial modulation signal ON1
A and ON2A are input to the pulse width adding circuits 25a and 25b.

【００２８】レーザダイオードは、電流を供給しても発
光原理に起因して直ちに発光せず遅延して発光し電流を
遮断すると直ちに消光する。この様子を、図１５
（ａ）、（ｂ）に示す。図１５（ａ）示す画素変調駆動
電流がレーザに供給された時、図１５（ｂ）のように発
光期間減少する（細る）。Ｐ２の様に狭パルスであると
発光しなくなり、正常な発光制御が実現できない。パル
ス幅付加回路２５ａ、２５ｂはこの問題を対応するため
設けらている。画素変調信号は差動信号（Ｐ０／Ｎ０）
に変換され入力される。画素変調信号は立ち上がり及び
立下りエッジで各々分周されｃ）図１５（ｄ）のパルス
信号を発生させる。図１５（ｄ）の信号を（ｃ）の信号
に対して所望の発光遅延時間Ｔｄだけ遅延させると図１
５（ｅ）になる。The laser diode does not emit light immediately due to the principle of light emission even when a current is supplied, emits light with a delay, and extinguishes immediately when the current is cut off. This situation is illustrated in FIG.
(A) and (b) show. When the pixel modulation drive current shown in FIG. 15A is supplied to the laser, the light emission period decreases (narrows) as shown in FIG. 15B. If the pulse is narrow as in P2, light emission stops, and normal light emission control cannot be realized. The pulse width adding circuits 25a and 25b are provided to address this problem. The pixel modulation signal is a differential signal (P0 / N0)
Is converted and input. The pixel modulation signal is frequency-divided at the rising and falling edges, respectively, and c) generates the pulse signal shown in FIG. When the signal of FIG. 15D is delayed from the signal of FIG. 15C by a desired light emission delay time Td, FIG.
5 (e).

【００２９】使用する遅延回路をＤＬＬ回路と相関のあ
る構成にすれば、ＤＬＬ回路の制御電流Ｉｖ１及びＩｖ
２を使って制御信号によって係数倍制御電流を発生させ
て安定した遅延時間を得ることができる。図１５（ｃ）
と（ｅ）のパルス信号のＥＸＯＲを取ると図１５（ｆ）
の各画素パルスにＴｄだけパルスを付加した画素変調信
号得られ、図１５（ｇ）のように所望の光量変調が実現
される。パルス幅追加回路２５ａ、２５ｂの出力の画素
変調信号ＯＮ１Ｂ、ＯＮ２Ｂは出力ドライバ２６ａ、２
６ｂに入力され、画素変調信号ＯＮ１、ＯＮ２をＬＤド
ライバ１１に出力する。画素変調パルス信号のパルス幅
精度は、＜１ｎｓの高精度を要求されるため、小信号差
動出力タイプが使用される。以上説明した画素変調回路
において、図９の図中に☆印で示す個所は、高精度信号
伝送しなければならない信号伝送個所である。If the delay circuit used has a configuration correlated with the DLL circuit, the control currents Iv1 and Iv
2 to generate a coefficient-multiplied control current according to the control signal, thereby obtaining a stable delay time. FIG. 15 (c)
EXORing the pulse signals of FIG.
A pixel modulation signal obtained by adding a pulse of Td to each pixel pulse is obtained, and desired light quantity modulation is realized as shown in FIG. The pixel modulation signals ON1B and ON2B output from the pulse width adding circuits 25a and 25b are output to output drivers 26a and 2b.
6b, and outputs the pixel modulation signals ON1 and ON2 to the LD driver 11. Since a high precision of <1 ns is required for the pulse width accuracy of the pixel modulation pulse signal, a small signal differential output type is used. In the pixel modulation circuit described above, the points indicated by the asterisks in the diagram of FIG. 9 are signal transmission points at which high-precision signals must be transmitted.

【００３０】（本発明の信号伝送回路の説明）図１は、
高精度信号伝送のための信号伝送回路である。図４の信
号伝送回路と同じく、送信側信号処理ブロック３と受信
側信号処理ブロック４を含んでいる。送信信号処理ブロ
ック３によって作成された出力信号Ｐ０は、単相信号を
差動信号に変換する差動化回路１に入力される。(Description of Signal Transmission Circuit of the Present Invention) FIG.
This is a signal transmission circuit for high-precision signal transmission. As in the signal transmission circuit of FIG. 4, it includes a transmission-side signal processing block 3 and a reception-side signal processing block 4. The output signal P0 generated by the transmission signal processing block 3 is input to a differential circuit 1 that converts a single-phase signal into a differential signal.

【００３１】本発明の電源振幅の単相送信信号を信号伝
送する信号伝送回路は、Ｐ型トランジスタとＮ型トラン
ジスタの各出力を接続した構成の複数のバッファＢ１、
Ｂ２、Ｂ５〜Ｂ１０と出力開放バッファＢ３、Ｂ４とか
らなる単相送信信号を差動送信信号に変換する差動化回
路１と、Ｐ型トランジスタとＮ型トランジスタの各出力
を接続した構成の複数のバッファＢ１１、Ｂ１４〜Ｂ１
９からと出力開放バッファＢ１２、Ｂ１３とからなり、
差動受信信号を単相受信信号に変換する単相化回路２と
を設け、差動化回路１の出力信号を単相化回路２に入力
するように構成されている。A signal transmission circuit for transmitting a single-phase transmission signal having a power supply amplitude according to the present invention includes a plurality of buffers B1, each having a configuration in which respective outputs of a P-type transistor and an N-type transistor are connected,
B2, B5 to B10, and a differential circuit 1 for converting a single-phase transmission signal into a differential transmission signal, which is composed of output open buffers B3 and B4, and a plurality of configurations in which respective outputs of a P-type transistor and an N-type transistor are connected. Buffers B11, B14 to B1
9 and output release buffers B12 and B13,
A single-phase circuit 2 for converting the differential reception signal into a single-phase reception signal; and an output signal of the differential circuit 1 is input to the single-phase circuit 2.

【００３２】次に、差動化回路の構成について説明す
る。差動化回路１は、バッファＢ１を介してバッファＢ
２〜Ｂ６で構成される正極信号作成部と、バッファＢ７
〜Ｂ１０から構成される負極信号作成部に分岐する。正
極信号作成部と負極信号作成部は通過するバッファ数が
異なり、したがって、信号遅延時間が異なるが、出力開
放バッファＢ３、Ｂ４によって遅延時間を合わせる。こ
れによって、バッファＢ６及びＢ１０から出力される２
つの信号は、電源フルスイングの差動信号になる。これ
らの信号は、図４の例と同じく他の信号伝送配線を交錯
して受信側信号処理ブロック４に伝送配線によって信号
伝送される。Next, the configuration of the differential circuit will be described. The differential circuit 1 includes a buffer B via a buffer B1.
A positive signal generating unit composed of 2 to B6, and a buffer B7
B10 to a negative signal generator. The positive signal generator and the negative signal generator have different numbers of buffers passing therethrough, and therefore have different signal delay times, but the delay times are adjusted by the output open buffers B3 and B4. As a result, 2 output from the buffers B6 and B10
The two signals become power-supply full swing differential signals. These signals are transmitted to the receiving-side signal processing block 4 via the transmission wirings by crossing the other signal transmission wirings as in the example of FIG.

【００３３】受信側信号処理ブロック４において、まず
単相化回路２に入力される。正極信号はバッファＢ１１
〜Ｂ１４に入力され、負極信号はバッファＢ１５〜Ｂ１
７に入力され、バッファＢ１４とＢ１７の出力は、結線
されてバッファＢ１８とＢ１９を介して電源フルスイン
グの単相受信信号Ｐ２を再生して受信側信号処理に使用
される。正極信号と負極信号の通過するバッファ数が異
なるが出力開放バッファ１２、Ｂ１３によって、バッフ
ァＢ１４とＢ１７の出力の結線点おいては、二つの信号
の遅延時間は概ね等しい。In the receiving-side signal processing block 4, the signal is first input to the single-phase circuit 2. The positive signal is buffer B11
To B14, and the negative signal is supplied to buffers B15 to B1.
7, the outputs of the buffers B14 and B17 are connected, and the buffers B18 and B19 are used to reproduce the single-phase reception signal P2 of the full swing of the power supply and used for the reception-side signal processing. Although the number of buffers through which the positive signal and the negative signal pass differs, the delay time of the two signals is substantially equal at the connection point between the outputs of the buffers B14 and B17 due to the output open buffers 12 and B13.

【００３４】次に、この動作について説明する。正極信
号においては、図１の場合と同じく図５（ａ）〜（ｄ）
に示すように、送信側及び受信側ブロック間の電源レベ
ル差及び信号伝送において受ける他の信号伝送線からの
干渉によって重要なエッジにおけるタイミング誤差ｄｐ
１〜ｄｐ３を発生する。図１５（ｅ）〜（ｈ）は、負極
信号に対して図１５（ｂ）〜（ｄ）の各々の伝送条件で
の受信側信号の波形を示したものである。やはり図１５
（ｇ）及び（ｈ）のように、重要なエッジにおけるタイ
ミング誤差ｄｎ１〜ｄｎ３が発生する。Next, this operation will be described. 5 (a) to 5 (d) in the same manner as in FIG.
As shown in FIG. 5, the timing error dp at an important edge due to the power supply level difference between the transmitting and receiving blocks and the interference from other signal transmission lines received in signal transmission.
1 to dp3 are generated. FIGS. 15E to 15H show the waveforms of the receiving side signal under the respective transmission conditions of FIGS. 15B to 15D with respect to the negative signal. Again FIG.
As shown in (g) and (h), timing errors dn1 to dn3 occur at important edges.

【００３５】しかし、発生する時間軸誤差の極性は伝送
条件に関わらず逆となる。このため、単相化回路２にお
けるバッファ１４，１７の出力の加算ノードにおいてタ
イミング誤差は概ねキャンセルされ、受信信号Ｐ２は、
タイミング誤差の大きく軽減された信号として再生され
る。However, the polarity of the generated time axis error is reversed regardless of the transmission conditions. For this reason, the timing error is almost canceled at the addition node of the outputs of the buffers 14 and 17 in the single-phase circuit 2, and the received signal P2 becomes
The signal is reproduced as a signal with greatly reduced timing error.

【００３６】図２及び図３は、各々差動化回路及び単相
化回路の他の構成例を示す図である。各々の回路におい
て正極及び負極のタイミング合わせは、２つの出力開放
バッファＢ８、Ｂ９（Ｂ７、Ｂ９）を使い１つづつ２個
所のノードで行われる。以上説明した信号伝送回路は、
クロック信号に限らずデータ信号など電源フルスイング
の信号に適用できる。また使用しているバッファは一般
的なＮ型トランジスタとＰ型トランジスタによるプッシ
ュプルタイプで良い。FIGS. 2 and 3 are diagrams showing other examples of the configuration of the differential circuit and the single-phase circuit, respectively. In each circuit, the timing adjustment of the positive electrode and the negative electrode is performed at two nodes one by one using two output open buffers B8 and B9 (B7 and B9). The signal transmission circuit described above,
The present invention can be applied to not only a clock signal but also a signal having a full swing of a power supply such as a data signal. The buffer used may be a push-pull type using general N-type transistors and P-type transistors.

【００３７】[0037]

【発明の効果】以上説明したように本発明によれば、電
源振幅の単相送信信号を信号伝送する信号伝送回路にお
いて、Ｐ型トランジスタとＮ型トランジスタの各出力を
接続した構成の複数のバッファと出力開放バッファとか
らなる前記単相送信信号を差動送信信号に変換する差動
化回路と、Ｐ型トランジスタとＮ型トランジスタの各出
力を接続した構成の複数のバッファと出力開放バッファ
とからなり、差動受信信号を単相受信信号に変換する単
相化回路とを設け、前記差動化回路の出力信号を前記単
相化回路に入力するように構成したので、レーザ印画エ
ンジンにおける画素変調回路のような高精度な信号伝送
に、本発明を使用した信号伝送回路を使用した場合に、
特別な回路構成を必要とせず容易に、信号タイミング誤
差（ジッタ等）を発生しない信号伝送が実現できる。こ
れはデジタル信号処理ＬＳＩにおいて、ブロック間の電
源レベル変動及び回路レイアウト制約上厳しい信号干渉
問題を一挙に解決するものであり、汎用的に使用できる
という効果がある。As described above, according to the present invention, in a signal transmission circuit for transmitting a single-phase transmission signal having a power supply amplitude, a plurality of buffers having a configuration in which respective outputs of a P-type transistor and an N-type transistor are connected. A differential circuit for converting the single-phase transmission signal into a differential transmission signal, comprising: a plurality of buffers configured to connect each output of a P-type transistor and an N-type transistor; and an output release buffer. A single-phase circuit for converting a differential reception signal into a single-phase reception signal, and an output signal of the differential circuit is input to the single-phase circuit. When a signal transmission circuit using the present invention is used for high-precision signal transmission such as a modulation circuit,
Signal transmission without generating a signal timing error (jitter or the like) can be easily realized without requiring a special circuit configuration. This solves a signal interference problem which is severe due to power supply level fluctuation between blocks and circuit layout restrictions in a digital signal processing LSI, and has an effect that it can be used for general purposes.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の信号伝送回路の一実施例を示す回路図
である。FIG. 1 is a circuit diagram showing one embodiment of a signal transmission circuit of the present invention.

【図２】差動化回路の第２の構成を示す回路図である。FIG. 2 is a circuit diagram showing a second configuration of the differential circuit.

【図３】単相化回路の第２の構成を示す回路図である。FIG. 3 is a circuit diagram showing a second configuration of the single-phase circuit.

【図４】従来の信号伝送回路を示す回路図である。FIG. 4 is a circuit diagram showing a conventional signal transmission circuit.

【図５】図１及び図４の動作を説明するためのタイムチ
ャートである。FIG. 5 is a time chart for explaining the operation of FIGS. 1 and 4;

【図６】レーザ印画エンジンにおける画像書き込み部の
構成図である。FIG. 6 is a configuration diagram of an image writing unit in the laser printing engine.

【図７】４ドラムレーザ印画エンジンの概念図である。FIG. 7 is a conceptual diagram of a four-drum laser printing engine.

【図８】２ビームレーザのレーザスポットの概念図であ
る。FIG. 8 is a conceptual diagram of a laser spot of a two-beam laser.

【図９】４ドラム／２ビーム機用の画素変調ＬＳＩのブ
ロック図である。FIG. 9 is a block diagram of a pixel modulation LSI for a 4-drum / 2-beam machine.

【図１０】ＰＬＬ回路を示す回路図である。FIG. 10 is a circuit diagram illustrating a PLL circuit.

【図１１】ＤＬＬ回路を示す回路図である。FIG. 11 is a circuit diagram showing a DLL circuit.

【図１２】水平同期信号分離回路の動作を説明するため
のタイムチャートである。FIG. 12 is a time chart for explaining the operation of the horizontal synchronizing signal separation circuit.

【図１３】画素変調信号を説明するためのタイムチャー
トである。FIG. 13 is a time chart for explaining a pixel modulation signal.

【図１４】タイムベース回路の動作を説明するためのタ
イムチャートである。FIG. 14 is a time chart for explaining the operation of the time base circuit.

【図１５】パルス幅付加回路の動作を説明するためのタ
イムチャートである。FIG. 15 is a time chart for explaining the operation of the pulse width adding circuit.

【符号の説明】[Explanation of symbols]

１ 差動化回路 ２ 単相化回路 ３ 送信側信号処理部 ４ 受信側信号処理部 ５ ポリゴンミラー ６ ｆ−θレンズ ７ａ〜ｄ 感光ドラム ８ ＢＤミラー ９ フォトディテクタ １０ レーザチップ １１ ＬＤドライバ １２ 画素変調回路 １３ 水平同期信号発生回路 １４ 画素データ発生部 １５ 印画紙 １６ ＢＤ遅延回路 １７ 水平同期信号分離回路 １８ ＰＬＬ回路 １９ａ，１９ｂ 同期クロックジェネレータ ２０ａ，２０ｂ タイムベース回路 ２１ａ，２１ｂ データデコーダ ２２ａ，２２ｂ ３２⇒８ビットデータ変換回路 ２３ａ，２３ｂ ＤＬＬ回路 ２４ａ，２４ｂ 高精度変調回路 ２５ａ，２５ｂ パルス幅付加回路 ２６ａ，２６ｂ 高速出力ドライバ ２７ 位相比較回路 ２８ チャージポンプ回路 ２９ 可変Ｇｍアンプ ３０ ＶＣＯ回路 ３１ 周波数制御回路 ３２ ディレーチェーン回路 REFERENCE SIGNS LIST 1 differential circuit 2 single-phase circuit 3 transmission-side signal processing unit 4 reception-side signal processing unit 5 polygon mirror 6 f-θ lens 7 a to d photosensitive drum 8 BD mirror 9 photodetector 10 laser chip 11 LD driver 12 pixel modulation circuit Reference Signs List 13 horizontal synchronization signal generation circuit 14 pixel data generation unit 15 photographic paper 16 BD delay circuit 17 horizontal synchronization signal separation circuit 18 PLL circuit 19a, 19b synchronization clock generator 20a, 20b time base circuit 21a, 21b data decoder 22a, 22b 32⇒8 Bit data conversion circuit 23a, 23b DLL circuit 24a, 24b High-precision modulation circuit 25a, 25b Pulse width addition circuit 26a, 26b High-speed output driver 27 Phase comparison circuit 28 Charge pump circuit 29 Variable Gm amplifier 30 VCO circuit 31 Frequency control Circuit 32 delay chain circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 電源振幅の単相送信信号を信号伝送する
信号伝送回路において、Ｐ型トランジスタとＮ型トラン
ジスタの各出力を接続した構成の複数のバッファと出力
開放バッファとからなる前記単相送信信号を差動送信信
号に変換する差動化回路と、Ｐ型トランジスタとＮ型ト
ランジスタの各出力を接続した構成の複数のバッファと
出力開放バッファとからなり、差動受信信号を単相受信
信号に変換する単相化回路とを設け、前記差動化回路の
出力信号を前記単相化回路に入力するように構成したこ
とを特徴とする信号伝送回路。1. A signal transmission circuit for transmitting a single-phase transmission signal having a power supply amplitude, said single-phase transmission comprising a plurality of buffers configured to connect respective outputs of a P-type transistor and an N-type transistor and an output open buffer. A differential circuit for converting a signal into a differential transmission signal, a plurality of buffers configured to connect each output of a P-type transistor and an N-type transistor, and an output open buffer. And a single-phase circuit for converting the signal into a single-phase signal, and an output signal of the differential circuit is input to the single-phase circuit. 【請求項２】 前記差動化回路及び前記単相化回路にお
ける正極及び負極のタイミング合わせを２つの出力開放
バッファを用い、各バッファを２個所のノードにそれぞ
れ接続することを特徴とする請求項１に記載の信号伝送
回路。2. The method according to claim 1, wherein the positive and negative timings of the differential circuit and the single-phase circuit are adjusted using two output open buffers, and each buffer is connected to each of two nodes. 2. The signal transmission circuit according to 1. 【請求項３】 請求項１に記載の信号伝送回路を含むこ
とを特徴とする集積回路。3. An integrated circuit comprising the signal transmission circuit according to claim 1. 【請求項４】 レーザ光量変調によって印画紙に画像を
再生するレーザ印画エンジンにおいて、請求項１に記載
の信号伝送回路又は請求項３に記載の集積回路を含んで
いることを特徴とするレーザ印画エンジン。4. A laser printing engine for reproducing an image on a printing paper by laser light intensity modulation, wherein the laser printing engine includes the signal transmission circuit according to claim 1 or the integrated circuit according to claim 3. engine.