JP2002026124A - 半導体素子の金属配線形成方法 - Google Patents
半導体素子の金属配線形成方法Info
- Publication number
- JP2002026124A JP2002026124A JP2001184676A JP2001184676A JP2002026124A JP 2002026124 A JP2002026124 A JP 2002026124A JP 2001184676 A JP2001184676 A JP 2001184676A JP 2001184676 A JP2001184676 A JP 2001184676A JP 2002026124 A JP2002026124 A JP 2002026124A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- copper
- layer
- cvd
- damascene pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000010410 layer Substances 0.000 claims abstract description 57
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000010949 copper Substances 0.000 claims abstract description 38
- 229910052802 copper Inorganic materials 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical class 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims abstract description 4
- 238000003426 chemical strengthening reaction Methods 0.000 claims description 10
- 229910052740 iodine Inorganic materials 0.000 claims description 10
- 239000003795 chemical substances by application Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052789 astatine Inorganic materials 0.000 claims description 3
- 229910052794 bromium Inorganic materials 0.000 claims description 3
- 239000003054 catalyst Substances 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- OCVXZQOKBHXGRU-UHFFFAOYSA-N iodine(1+) Chemical compound [I+] OCVXZQOKBHXGRU-UHFFFAOYSA-N 0.000 claims description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910010037 TiAlN Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 229910021474 group 7 element Inorganic materials 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 claims description 2
- 239000002243 precursor Substances 0.000 claims description 2
- 239000012744 reinforcing agent Substances 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000011630 iodine Substances 0.000 claims 2
- 229910008482 TiSiN Inorganic materials 0.000 claims 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 9
- 239000012691 Cu precursor Substances 0.000 abstract description 3
- 230000002787 reinforcement Effects 0.000 abstract 2
- 230000003449 preventive effect Effects 0.000 abstract 1
- 230000009257 reactivity Effects 0.000 abstract 1
- 230000002265 prevention Effects 0.000 description 9
- 230000008021 deposition Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000003623 enhancer Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- -1 CH 2 I 2 Chemical class 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76844—Bottomless liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 拡散防止膜をダマシンパターンの側壁にスペ
ーサ形態で形成してバイア抵抗が高くなることを防止
し、化学的強化剤層の選択的反応性質を用いてダマシン
パターン内に化学的強化剤層を選択的に形成することに
より、銅前駆体を用いたダマシンパターンの選択的部分
埋込みを容易に行うことができる半導体素子の金属配線
形成方法を提供すること。 【解決手段】 本発明に係る半導体素子の金属配線形成
方法は、下部金属層上に第１、第２及び第３絶縁膜から
なる層間絶縁膜が形成された半導体基板を提供する段階
と、前記層間絶縁膜にトレンチ及びバイアからなるダマ
シンパターンを形成する段階と、前記トレンチ及びバイ
アの側壁に拡散防止膜スペーサを形成する段階と、前記
トレンチの底面を成す第２絶縁膜、及び前記バイアの底
面を成す下部金属層上に選択的に化学的強化剤層を形成
する段階と、ＣＶＤ法で銅層を形成する段階と、水素還
元熱処理及び化学的機械的研磨工程を行って銅金属配線
を形成する段階とを含んでなることを特徴とする。
ーサ形態で形成してバイア抵抗が高くなることを防止
し、化学的強化剤層の選択的反応性質を用いてダマシン
パターン内に化学的強化剤層を選択的に形成することに
より、銅前駆体を用いたダマシンパターンの選択的部分
埋込みを容易に行うことができる半導体素子の金属配線
形成方法を提供すること。 【解決手段】 本発明に係る半導体素子の金属配線形成
方法は、下部金属層上に第１、第２及び第３絶縁膜から
なる層間絶縁膜が形成された半導体基板を提供する段階
と、前記層間絶縁膜にトレンチ及びバイアからなるダマ
シンパターンを形成する段階と、前記トレンチ及びバイ
アの側壁に拡散防止膜スペーサを形成する段階と、前記
トレンチの底面を成す第２絶縁膜、及び前記バイアの底
面を成す下部金属層上に選択的に化学的強化剤層を形成
する段階と、ＣＶＤ法で銅層を形成する段階と、水素還
元熱処理及び化学的機械的研磨工程を行って銅金属配線
を形成する段階とを含んでなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の金属配
線形成方法に係り、特に銅の蒸着を加速化出来る化学的
強化剤層を形成した後、銅前駆体を用いて超微細構造の
ダマシンパターンを銅で埋め込む工程技術において、銅
の選択的部分埋込みを可能にし、拡散防止膜による銅配
線のバイア抵抗が高くなることを防止することが出来る
半導体素子の金属配線形成方法に関する。
線形成方法に係り、特に銅の蒸着を加速化出来る化学的
強化剤層を形成した後、銅前駆体を用いて超微細構造の
ダマシンパターンを銅で埋め込む工程技術において、銅
の選択的部分埋込みを可能にし、拡散防止膜による銅配
線のバイア抵抗が高くなることを防止することが出来る
半導体素子の金属配線形成方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が増加し信号伝達速
度が減少するにつれて、電流を伝達する金属配線とし
て、既存アルミニウムの代わりに約４０％低い比抵抗を
有する銅を使用しとうする努力が行われている。銅は電
気伝導度に優れている一方、半導体素子の絶縁膜として
用いられるシリコン酸化物内への拡散速度が非常に速い
という短所をもっている。すなわち、シリコン酸化物を
拡散して移動した銅原子は、半導体素子のトランジスタ
及びキャパシタを劣化させるとともに漏洩電流を増加さ
せることができて、銅の拡散を防止するための拡散防止
膜の使用は必須的である。しかし、デュアルダマシン構
造において、銅配線形成際の拡散防止膜がバイアコンタ
クトの底面(Via Contact Bottom)にも存在するため、銅
配線のバイア抵抗を高める要因として作用する。従っ
て、比抵抗の低い拡散障壁金属を選択しなければ、抵抗
効果が大きいだろうと考えられる。更に、銅の化学的機
械的研磨の際に拡散障壁層との選択比の差によってディ
シング(Dishing)及びエロージョン(Erosion)を生じさせ
る虞がある。
度が減少するにつれて、電流を伝達する金属配線とし
て、既存アルミニウムの代わりに約４０％低い比抵抗を
有する銅を使用しとうする努力が行われている。銅は電
気伝導度に優れている一方、半導体素子の絶縁膜として
用いられるシリコン酸化物内への拡散速度が非常に速い
という短所をもっている。すなわち、シリコン酸化物を
拡散して移動した銅原子は、半導体素子のトランジスタ
及びキャパシタを劣化させるとともに漏洩電流を増加さ
せることができて、銅の拡散を防止するための拡散防止
膜の使用は必須的である。しかし、デュアルダマシン構
造において、銅配線形成際の拡散防止膜がバイアコンタ
クトの底面(Via Contact Bottom)にも存在するため、銅
配線のバイア抵抗を高める要因として作用する。従っ
て、比抵抗の低い拡散障壁金属を選択しなければ、抵抗
効果が大きいだろうと考えられる。更に、銅の化学的機
械的研磨の際に拡散障壁層との選択比の差によってディ
シング(Dishing)及びエロージョン(Erosion)を生じさせ
る虞がある。
【０００３】また、次世代半導体素子の急激な高性能化
及び小型化の傾向によって、ＣＶＤ法を用いた銅配線形
成方法を適用しようとする趨勢であるが、ＣＶＤ法によ
る銅埋込みは低い蒸着速度及びこれによる高費用が大き
い問題点として台頭してきている。最近はＣＥＣＶＤ(C
hemically Enhanced CVD)法を用いた銅配線埋込みを適
用する関心が増大しつつあるが、このような方法もやは
り、化学的強化剤を均一に噴射することや、化学的強化
剤を特定の所望するところに分布させて選択的(Selecti
ve)埋込み工程を行うようにする方法などを依然として
課題を残している。
及び小型化の傾向によって、ＣＶＤ法を用いた銅配線形
成方法を適用しようとする趨勢であるが、ＣＶＤ法によ
る銅埋込みは低い蒸着速度及びこれによる高費用が大き
い問題点として台頭してきている。最近はＣＥＣＶＤ(C
hemically Enhanced CVD)法を用いた銅配線埋込みを適
用する関心が増大しつつあるが、このような方法もやは
り、化学的強化剤を均一に噴射することや、化学的強化
剤を特定の所望するところに分布させて選択的(Selecti
ve)埋込み工程を行うようにする方法などを依然として
課題を残している。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、拡散防止膜をダマシンパターンの側壁にスペーサ形
態で形成してバイア抵抗が高くなることを防止し、化学
的強化剤層の選択的反応性質を用いてダマシンパターン
内に化学的強化剤層を選択的に形成することにより、銅
前駆体を用いたダマシンパターンの選択的部分埋込みを
容易に行うことが出来る半導体素子の金属配線形成方法
を提供することにある。
は、拡散防止膜をダマシンパターンの側壁にスペーサ形
態で形成してバイア抵抗が高くなることを防止し、化学
的強化剤層の選択的反応性質を用いてダマシンパターン
内に化学的強化剤層を選択的に形成することにより、銅
前駆体を用いたダマシンパターンの選択的部分埋込みを
容易に行うことが出来る半導体素子の金属配線形成方法
を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体素子の金属配線形成方法は、
下部金属層上に第１、第２及び第３絶縁膜からなる層間
絶縁膜が形成された半導体基板を提供する段階と、前記
層間絶縁膜にトレンチ及びバイアからなるダマシンパタ
ーンを形成する段階と、前記トレンチ及びバイアの側壁
に拡散防止膜スペーサを形成する段階と、前記トレンチ
の底面を成す第２絶縁膜及び前記バイアの底面を成す下
部金属層上に選択的に化学的強化剤層を形成する段階
と、ＣＶＤ法で銅層を形成する段階と、水素還元熱処理
及び化学的機械的研磨工程を行って銅金属配線を形成す
る段階とを含んでなることを特徴とする。
めに、本発明に係る半導体素子の金属配線形成方法は、
下部金属層上に第１、第２及び第３絶縁膜からなる層間
絶縁膜が形成された半導体基板を提供する段階と、前記
層間絶縁膜にトレンチ及びバイアからなるダマシンパタ
ーンを形成する段階と、前記トレンチ及びバイアの側壁
に拡散防止膜スペーサを形成する段階と、前記トレンチ
の底面を成す第２絶縁膜及び前記バイアの底面を成す下
部金属層上に選択的に化学的強化剤層を形成する段階
と、ＣＶＤ法で銅層を形成する段階と、水素還元熱処理
及び化学的機械的研磨工程を行って銅金属配線を形成す
る段階とを含んでなることを特徴とする。
【０００６】
【発明の実施の形態】以下、添付図に基づいて本発明の
実施例を詳細に説明する。
実施例を詳細に説明する。
【０００７】図１（ａ）〜図１（ｃ）は本発明に係る半
導体素子の金属配線形成方法を説明するために順次示し
た断面図である。
導体素子の金属配線形成方法を説明するために順次示し
た断面図である。
【０００８】図１（ａ）を参照すると、半導体素子を形
成するための各種要素が形成された半導体基板１０上に
第１層間絶縁膜２０、下部金属層３０及び第２層間絶縁
膜４０を順次形成する。第２層間絶縁膜４０は第１絶縁
膜４０ａ、第２絶縁膜４０ｂ及び第３絶縁膜４０ｃから
構成される。前記第２絶縁膜４０ｂは窒化物質で形成さ
れ、第２層間絶縁膜４０にダマシンパターンを形成する
工程におけるトレンチ形成の際に第１絶縁膜４０ａがエ
ッチングされないようにエッチング防止膜の役割を果た
す。第2層間絶縁膜４０にトレンチ及びバイアからなる
ダマシンパターンを形成し、洗浄工程を行ってダマシン
パターンによって露出された下部金属層３０の表面に残
留する酸化物層を除去する。その後、露出した下部金属
層３０を含む第２層間絶縁膜４０上に５０〜５００Åの
厚さに拡散防止膜を形成し、全面エッチングにより拡散
防止膜がダマシンパターンの側壁のみに存在するように
して拡散防止膜スペーサ５０を形成する。
成するための各種要素が形成された半導体基板１０上に
第１層間絶縁膜２０、下部金属層３０及び第２層間絶縁
膜４０を順次形成する。第２層間絶縁膜４０は第１絶縁
膜４０ａ、第２絶縁膜４０ｂ及び第３絶縁膜４０ｃから
構成される。前記第２絶縁膜４０ｂは窒化物質で形成さ
れ、第２層間絶縁膜４０にダマシンパターンを形成する
工程におけるトレンチ形成の際に第１絶縁膜４０ａがエ
ッチングされないようにエッチング防止膜の役割を果た
す。第2層間絶縁膜４０にトレンチ及びバイアからなる
ダマシンパターンを形成し、洗浄工程を行ってダマシン
パターンによって露出された下部金属層３０の表面に残
留する酸化物層を除去する。その後、露出した下部金属
層３０を含む第２層間絶縁膜４０上に５０〜５００Åの
厚さに拡散防止膜を形成し、全面エッチングにより拡散
防止膜がダマシンパターンの側壁のみに存在するように
して拡散防止膜スペーサ５０を形成する。
【０００９】第１及び第３絶縁膜４０ａ及び４０ｃは低
誘電定数値を有する酸化物質を用いて形成し、第２絶縁
膜４０ｂは窒化物質を用いて形成する。第２層間絶縁膜
４０に形成されたトレンチ及びバイアは二重ダマシン方
式で形成される。洗浄工程は、下部金属層３０がＷ及び
Ａｌなどの金属の場合にはＲＦプラズマを利用し、下部
金属層３０がＣｕの場合にはリアクティブ・クリーニン
グ(reactive cleaning)方 法を適用して行う。拡散防止
膜はイオン化された(ionized)PVD TiN、 CVD TiN、 MOC
VD TiN、イオン化されたPVD Ta、イオン化されたPVD Ta
N、CVD Ta、 CVD TaN、CVD WN、CVD TiAlN、CVD TiSi
N、CVD TaSiNの少なくともいずれ か一つで形成する。
拡散防止膜をスペーサ形態で形成する理由は、下部金属
層２０の表面を含んで拡散防止膜を形成すると、拡散防
止膜の抵抗成分によってバイア抵抗が高くなるからであ
る。
誘電定数値を有する酸化物質を用いて形成し、第２絶縁
膜４０ｂは窒化物質を用いて形成する。第２層間絶縁膜
４０に形成されたトレンチ及びバイアは二重ダマシン方
式で形成される。洗浄工程は、下部金属層３０がＷ及び
Ａｌなどの金属の場合にはＲＦプラズマを利用し、下部
金属層３０がＣｕの場合にはリアクティブ・クリーニン
グ(reactive cleaning)方 法を適用して行う。拡散防止
膜はイオン化された(ionized)PVD TiN、 CVD TiN、 MOC
VD TiN、イオン化されたPVD Ta、イオン化されたPVD Ta
N、CVD Ta、 CVD TaN、CVD WN、CVD TiAlN、CVD TiSi
N、CVD TaSiNの少なくともいずれ か一つで形成する。
拡散防止膜をスペーサ形態で形成する理由は、下部金属
層２０の表面を含んで拡散防止膜を形成すると、拡散防
止膜の抵抗成分によってバイア抵抗が高くなるからであ
る。
【００１０】即ち、拡散防止膜スペーサ５０は、ダマシ
ンパターン内で第１及び第３絶縁膜４０ａ及び４０ｃを
覆っており、銅原子の外部拡散を防止する本然の役割を
十分果たすことが出来ると共に、下部金属層３０の表面
が露出されることによりバイア抵抗を低めることが出来
る。拡散防止膜スペーサ５０はバイアの底面部に存在し
ないから、シリコン窒化膜（ＳｉＮ）またはシリコン酸
化窒化膜（ＳｉＯＮ）などのような不導体で形成するこ
とも出来る。
ンパターン内で第１及び第３絶縁膜４０ａ及び４０ｃを
覆っており、銅原子の外部拡散を防止する本然の役割を
十分果たすことが出来ると共に、下部金属層３０の表面
が露出されることによりバイア抵抗を低めることが出来
る。拡散防止膜スペーサ５０はバイアの底面部に存在し
ないから、シリコン窒化膜（ＳｉＮ）またはシリコン酸
化窒化膜（ＳｉＯＮ）などのような不導体で形成するこ
とも出来る。
【００１１】図１（ｂ）を参照すると、下部金属層３０
を含む全体構造上に化学的強化剤層６０を形成する。化
学的強化剤層６０は、酸化物質とは反応がよく起こら
ず、窒化物質及び金属とは反応がよく起こるという選択
的な反応性質をもっているから、酸化物質からなる第３
絶縁膜４０ｃ上には形成されず、図示したように窒化物
質からなる第２絶縁膜４０ｂ及び下部金属層３０の上部
のみに集中的に形成される。
を含む全体構造上に化学的強化剤層６０を形成する。化
学的強化剤層６０は、酸化物質とは反応がよく起こら
ず、窒化物質及び金属とは反応がよく起こるという選択
的な反応性質をもっているから、酸化物質からなる第３
絶縁膜４０ｃ上には形成されず、図示したように窒化物
質からなる第２絶縁膜４０ｂ及び下部金属層３０の上部
のみに集中的に形成される。
【００１２】化学的強化剤層６０は、ＣＨ3I、Ｃ2Ｈ
5I、ＣＤ3I、ＣＨ2I2などのヨード（I）含有液体化合
物、Ｈｈｆａｃｌ／２Ｈ2Ｏ、Ｈｈｆａｃ、ＴＭＶＳ、
純粋I2、ヨード（I）含有ガス及び水蒸気のいずれか一
つを触媒として、−２０〜３００℃の温度範囲で１〜６
００秒間処理して５０〜５００Åの厚さに形成する。ま
た、周期律表上の７族元素である液状のＦ、Ｃｌ、Ｂ
ｒ、I、Ａｔ、ガス状態のＦ、Ｃｌ、Ｂｒ、I、Ａｔも触
媒として用いることが出来る。
5I、ＣＤ3I、ＣＨ2I2などのヨード（I）含有液体化合
物、Ｈｈｆａｃｌ／２Ｈ2Ｏ、Ｈｈｆａｃ、ＴＭＶＳ、
純粋I2、ヨード（I）含有ガス及び水蒸気のいずれか一
つを触媒として、−２０〜３００℃の温度範囲で１〜６
００秒間処理して５０〜５００Åの厚さに形成する。ま
た、周期律表上の７族元素である液状のＦ、Ｃｌ、Ｂ
ｒ、I、Ａｔ、ガス状態のＦ、Ｃｌ、Ｂｒ、I、Ａｔも触
媒として用いることが出来る。
【００１３】図１（ｃ）を参照すると、ダマシンパター
ンを含む第２層間絶縁膜４０上に（ｈｆａｃ）ＣｕＶＴ
ＭＯＳ系列、（ｈｆａｃ）ＣｕＤＭＢ系列及び（ｈｆａ
ｃ）ＣｕＴＭＶＳ系列のｈｆａｃを用いた全ての前駆体
のうちいずれか一つを用いたＭＯＣＶＤ法で銅層を形成
してダマシンパターンを銅で埋め込む。第２絶縁膜４０
ｂ及び下部金属層３０の上部には化学的強化剤層６０が
形成されているため、第３絶縁膜４０ｃ上に蒸着される
銅の蒸着速度よりダマシンパターンの内部に蒸着される
銅の蒸着速度が著しく速いからダマシンパターン内部へ
の選択的銅蒸着が可能である。前記選択的蒸着工程は、
ダイレクト・リキッド・インジェクション（ＤＬI）、
コントロール・エバポレイション・ミキサ（ＣＥＭ）、
オリフィス方式又はスプレー方式のベイパライザ(vapor
izer)を有する全ての銅蒸着装備で行なう。その後、水
素還元熱処理工程を行い、化学的機械的研磨（ＣＭＰ）
工程により第３絶縁膜４０ｃ上に蒸着された銅層を除去
して銅配線７０を形成する。第３絶縁膜４０ｃ上に銅層
が蒸着されるが、化学的強化剤層６０によって加速さ
れ、蒸着された銅層の厚さに比べれば極めて薄い厚さで
あるから、化学的機械的研磨工程により容易に除去する
ことが出来る。
ンを含む第２層間絶縁膜４０上に（ｈｆａｃ）ＣｕＶＴ
ＭＯＳ系列、（ｈｆａｃ）ＣｕＤＭＢ系列及び（ｈｆａ
ｃ）ＣｕＴＭＶＳ系列のｈｆａｃを用いた全ての前駆体
のうちいずれか一つを用いたＭＯＣＶＤ法で銅層を形成
してダマシンパターンを銅で埋め込む。第２絶縁膜４０
ｂ及び下部金属層３０の上部には化学的強化剤層６０が
形成されているため、第３絶縁膜４０ｃ上に蒸着される
銅の蒸着速度よりダマシンパターンの内部に蒸着される
銅の蒸着速度が著しく速いからダマシンパターン内部へ
の選択的銅蒸着が可能である。前記選択的蒸着工程は、
ダイレクト・リキッド・インジェクション（ＤＬI）、
コントロール・エバポレイション・ミキサ（ＣＥＭ）、
オリフィス方式又はスプレー方式のベイパライザ(vapor
izer)を有する全ての銅蒸着装備で行なう。その後、水
素還元熱処理工程を行い、化学的機械的研磨（ＣＭＰ）
工程により第３絶縁膜４０ｃ上に蒸着された銅層を除去
して銅配線７０を形成する。第３絶縁膜４０ｃ上に銅層
が蒸着されるが、化学的強化剤層６０によって加速さ
れ、蒸着された銅層の厚さに比べれば極めて薄い厚さで
あるから、化学的機械的研磨工程により容易に除去する
ことが出来る。
【００１４】上述した本発明の原理を適用して銅の代わ
りにアルミニウムやタングステンなどのような金属を用
いて配線を形成することが出来る。
りにアルミニウムやタングステンなどのような金属を用
いて配線を形成することが出来る。
【００１５】
【発明の効果】上述したように、本発明は、拡散防止膜
をスペーサ形態で形成し、化学的強化剤層を選択的にダ
マシンパターン内に形成した後、銅を蒸着して配線を形
成することにより、ダマシンパターンへの銅埋込み及び
化学的機械的研磨工程を容易に行うと共に拡散防止膜に
よるバイア抵抗成分を減らすことが出来るから、素子の
動作速度及び信頼性を向上させることが出来るという効
果を奏する。
をスペーサ形態で形成し、化学的強化剤層を選択的にダ
マシンパターン内に形成した後、銅を蒸着して配線を形
成することにより、ダマシンパターンへの銅埋込み及び
化学的機械的研磨工程を容易に行うと共に拡散防止膜に
よるバイア抵抗成分を減らすことが出来るから、素子の
動作速度及び信頼性を向上させることが出来るという効
果を奏する。
【図１】図１（ａ）及び図１（ｃ）は本発明に係る半導
体素子の金属配線形成方法を説明するために順次示した
断面図である。
体素子の金属配線形成方法を説明するために順次示した
断面図である。
１０ 半導体基板 ２０ 第１層間絶縁膜 ３０ 下部金属層 ４０ａ 第１絶縁膜 ４０ｂ 第２絶縁膜 ４０ｃ 第３絶縁膜 ４０ 第２層間絶縁膜 ５０ 拡散防止膜スペーサ ６０ 化学的強化剤層 ７０ 銅配線
フロントページの続き Ｆターム(参考） 5F033 HH08 HH19 HH21 HH27 HH30 HH32 HH33 HH34 JJ08 JJ19 KK08 KK11 KK19 MM02 MM10 NN05 PP02 PP06 PP11 PP14 PP21 QQ00 QQ08 QQ09 QQ12 QQ13 QQ25 QQ31 QQ48 QQ92 QQ94 RR06 RR08 TT07 XX09
Claims (8)
- 【請求項１】下部金属層上に第１、第２及び第３絶縁膜
からなる層間絶縁膜が形成された半導体基板を提供する
段階と、 前記層間絶縁膜にトレンチ及びバイアからなるダマシン
パターンを形成する段階と、 前記トレンチ及びバイアの側壁に拡散防止膜スペーサを
形成する段階と、 前記トレンチの底面を成す第２絶縁膜、及び前記バイア
の底面を成す下部金属層上に選択的に化学的強化剤層を
形成する段階と、 ＣＶＤ法により銅層を形成する段階と、 水素還元熱処理及び化学的機械的研磨工程を行って銅金
属配線を形成する段階とを含んでなることを特徴とする
半導体素子の金属配線形成方法。 - 【請求項２】前記ダマシンパターン形成後の洗浄は、前
記下部金属層がＷ及びＡｌのいずれかの場合にはＲＦプ
ラズマを用いて行い、前記下部金属層が銅の場合にはリ
アクティブ・クリーニング工程を用いて行うことを特徴
とする請求項１記載の半導体素子の銅金属配線形成方
法。 - 【請求項３】前記拡散防止膜スペーサは、前記ダマシン
パターンを含む全体上部に５０〜５００Åの厚さに拡散
防止膜を形成した後、全面エッチング工程で形成するこ
とを特徴とする請求項１記載の半導体素子の銅金属配線
形成方法。 - 【請求項４】前記拡散防止膜スペーサはイオン化された
PVD TiN、CVD TiN、MOCVD TiN、イオン化されたPVD T
a、イオン化されたPVD TaN、CVD Ta、 CVD TaN、CVD W
N、CVD TiAlN、CVD TiSiN、CVD TaSiNの少なくともいず
れか一つで形成することを特徴とする請求項１記載の半
導体素子の銅金属配線方法。 - 【請求項５】前記拡散防止膜スペーサはＳｉＮ及びＳｉ
ＯＮのいずれか一つを用いて形成することを特徴とする
請求項１記載の半導体素子の金属配線形成方法。 - 【請求項６】前記化学的強化剤層はヨード（I）含有液
体化合物、Ｈｈｆａｃ１／２Ｈ2Ｏ、Ｈｈｆａｃ、ＴＭ
ＶＳ、純粋I2、ヨード（I）含有ガス、水蒸気、周期律
表上の７族元素である液状のＦ、Ｃｌ、Ｂｒ、I、Ａ
ｔ、ガス状態のＦ、Ｃｌ、Ｂｒ、I、Ａｔのいずれか一
つを触媒として、−２０〜３００℃の温度範囲で１〜６
００秒間処理して５０〜５００Åの厚さに形成すること
を特徴とする請求項１記載の半導体素子の金属配線形成
方法。 - 【請求項７】前記ヨード（I）含有液体化合物はＣＨ
3I、Ｃ2Ｈ5I、ＣＤ3I及びＣＨ2I2のいずれか一つである
ことを特徴とする請求項６記載の半導体素子の金属配線
形成方法。 - 【請求項８】前記銅層は（ｈｆａｃ）ＣｕＶＴＭＯＳ系
列、（ｈｆａｃ）ＣｕＤＭＢ系列及び（ｈｆａｃ）Ｃｕ
ＴＭＶＳ系列などのｈｆａｃを用いた全ての前駆体のう
ちいずれか一つを用いて銅蒸着装備でＭＯＣＶＤ法によ
り行われることを特徴とする請求項１記載の半導体素子
の金属配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-33980 | 2000-06-20 | ||
| KR10-2000-0033980A KR100403454B1 (ko) | 2000-06-20 | 2000-06-20 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026124A true JP2002026124A (ja) | 2002-01-25 |
| JP4850354B2 JP4850354B2 (ja) | 2012-01-11 |
Family
ID=19672824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001184676A Expired - Fee Related JP4850354B2 (ja) | 2000-06-20 | 2001-06-19 | 半導体素子の金属配線形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6723645B2 (ja) |
| JP (1) | JP4850354B2 (ja) |
| KR (1) | KR100403454B1 (ja) |
| TW (1) | TW490805B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005010892A1 (en) * | 2003-07-07 | 2005-02-03 | Advanced Micro Devices, Inc. | Polymer memory device formed in via opening |
| US8158197B2 (en) | 2005-03-03 | 2012-04-17 | Ulvac, Inc. | Method for forming tantalum nitride film |
| US8796142B2 (en) | 2005-03-03 | 2014-08-05 | Ulvac, Inc. | Method for forming tantalum nitride film |
| KR20150070855A (ko) * | 2013-12-17 | 2015-06-25 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821309B2 (en) * | 2002-02-22 | 2004-11-23 | University Of Florida | Chemical-mechanical polishing slurry for polishing of copper or silver films |
| KR100655139B1 (ko) * | 2005-11-03 | 2006-12-08 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| KR101046389B1 (ko) | 2009-06-16 | 2011-07-14 | 한국과학기술원 | 비아 매립방법 및 이를 이용한 반도체 패키지의 관통전극 형성방법 |
| CN103311284B (zh) * | 2013-06-06 | 2015-11-25 | 苏州晶湛半导体有限公司 | 半导体器件及其制作方法 |
| US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
| CN115084304A (zh) * | 2021-03-10 | 2022-09-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11859277B2 (en) * | 2021-05-21 | 2024-01-02 | Applied Materials, Inc. | Catalyst enhanced molybdenum deposition and gap fill |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000015866A1 (en) * | 1998-09-11 | 2000-03-23 | Genitech Co., Ltd. | Chemical deposition method using catalyst on surface |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629246A (ja) * | 1991-02-04 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | 選択的な無電解メッキの方法 |
| US5322712A (en) * | 1993-05-18 | 1994-06-21 | Air Products And Chemicals, Inc. | Process for improved quality of CVD copper films |
| US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
| KR19980065748A (ko) * | 1997-01-14 | 1998-10-15 | 김광호 | 반도체 소자의 금속 배선 형성방법 |
| JPH10284600A (ja) * | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置及びその製造方法 |
| JP3329696B2 (ja) * | 1997-07-08 | 2002-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| US6100184A (en) * | 1997-08-20 | 2000-08-08 | Sematech, Inc. | Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer |
| JP3300643B2 (ja) * | 1997-09-09 | 2002-07-08 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100332364B1 (ko) * | 1998-09-01 | 2002-09-18 | 지니텍 주식회사 | 금속막의형성방법 |
| US6177347B1 (en) * | 1999-07-02 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | In-situ cleaning process for Cu metallization |
| US6040243A (en) * | 1999-09-20 | 2000-03-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion |
| US6323121B1 (en) * | 2000-05-12 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Fully dry post-via-etch cleaning method for a damascene process |
-
2000
- 2000-06-20 KR KR10-2000-0033980A patent/KR100403454B1/ko not_active IP Right Cessation
-
2001
- 2001-06-06 US US09/875,698 patent/US6723645B2/en not_active Expired - Fee Related
- 2001-06-18 TW TW090114706A patent/TW490805B/zh not_active IP Right Cessation
- 2001-06-19 JP JP2001184676A patent/JP4850354B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000015866A1 (en) * | 1998-09-11 | 2000-03-23 | Genitech Co., Ltd. | Chemical deposition method using catalyst on surface |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005010892A1 (en) * | 2003-07-07 | 2005-02-03 | Advanced Micro Devices, Inc. | Polymer memory device formed in via opening |
| GB2419231A (en) * | 2003-07-07 | 2006-04-19 | Advanced Micro Devices Inc | Polymer memory device formed in via opening |
| GB2419231B (en) * | 2003-07-07 | 2007-01-17 | Advanced Micro Devices Inc | Polymer memory device formed in via opening |
| US8158197B2 (en) | 2005-03-03 | 2012-04-17 | Ulvac, Inc. | Method for forming tantalum nitride film |
| US8796142B2 (en) | 2005-03-03 | 2014-08-05 | Ulvac, Inc. | Method for forming tantalum nitride film |
| KR20150070855A (ko) * | 2013-12-17 | 2015-06-25 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법 |
| KR102169013B1 (ko) | 2013-12-17 | 2020-10-23 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100403454B1 (ko) | 2003-11-01 |
| JP4850354B2 (ja) | 2012-01-11 |
| US20020006727A1 (en) | 2002-01-17 |
| US6723645B2 (en) | 2004-04-20 |
| KR20010114051A (ko) | 2001-12-29 |
| TW490805B (en) | 2002-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100407678B1 (ko) | 반도체 소자의 구리 금속배선 형성 방법 | |
| US8975749B2 (en) | Method of making a semiconductor device including barrier layers for copper interconnect | |
| US6271136B1 (en) | Multi-step plasma process for forming TiSiN barrier | |
| US9112004B2 (en) | Barrier layer for copper interconnect | |
| US8026605B2 (en) | Interconnect structure and method of manufacturing a damascene structure | |
| US7176571B2 (en) | Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure | |
| US8372739B2 (en) | Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication | |
| JP2005303327A (ja) | 集積回路製造のための低誘電率材料 | |
| KR100407680B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| JP2002026124A (ja) | 半導体素子の金属配線形成方法 | |
| JP3449960B2 (ja) | 半導体装置の製造方法 | |
| JP2002100630A (ja) | 半導体素子の金属配線形成方法 | |
| US6274472B1 (en) | Tungsten interconnect method | |
| KR100667905B1 (ko) | 반도체 소자의 구리 금속배선 형성방법 | |
| JP2002190524A (ja) | 半導体素子の金属配線形成方法 | |
| US20070037378A1 (en) | Method for forming metal pad in semiconductor device | |
| KR100612543B1 (ko) | 반도체 소자의 구리 금속배선 형성 방법 | |
| US7407882B1 (en) | Semiconductor component having a contact structure and method of manufacture | |
| KR100612548B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100743770B1 (ko) | 반도체 소자의 구리 금속 배선 형성 방법 | |
| US7217660B1 (en) | Method for manufacturing a semiconductor component that inhibits formation of wormholes | |
| KR100891524B1 (ko) | 반도체 소자의 제조방법 | |
| KR100587600B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성방법 | |
| KR100571387B1 (ko) | 반도체 소자의 구리 배선 제조 방법 | |
| KR19980082870A (ko) | 반도체 장치의 콘택홀 내부를 채우는 배선층의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |