DE19748885C2 - Phasenregelschleife mit Verbesserungen des Phasen-Jitters, MTIEs, der Folgegeschwindigkeit und der Einrastgeschwindigkeit - Google Patents
Phasenregelschleife mit Verbesserungen des Phasen-Jitters, MTIEs, der Folgegeschwindigkeit und der EinrastgeschwindigkeitInfo
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Abstract
Die Phasenregelschleife (PLL) der Erfindung umfaßt einen ersten Teiler (DIV1), einen zweiten Teiler (DIV2), eine Phasendetektionseinrichtung (PFD) und eine Oszillator-Einrichtung (VCO), die in einer PLL-Schleifenkonfiguration verschaltet sind. Der erste Teiler (DIV1) und der zweite Teiler (DIV2) weisen jeweils wenigstens zwei verschiedene wählbare Frequenzfaktoren (a, b; c, d) auf. Eine Steuereinrichtung (CTPL) schaltet zwischen Paaren von Frequenzteilungsfaktoren, die jeweils aus beiden Teilern (DIV1, DIV2) gewählt werden, gemäß einem vorgegebenen Umschaltungsmuster (Z) um. Die Verwendung von wenigstens zwei verschiedenen Paaren von Frequenzteilungsfaktoren in den Teilern (DIV1, DIV2) ermöglicht eine hohe Phasenauflösung, eine schnelle Folgegeschwindigkeit und eine Feinabstimmung der Frequenz/Phase des Ausgangssignals des spannungsgesteuerten Oszillators (VCO) in Schritten von ppm.
Description
Die Erfindung betrifft eine Phasenregelschleife zum Erzeugen
eines Ausgangssignals, das relativ zu einem Referenzsignal
einer vorgegebenen Referenzfrequenz eine vorgegebene Frequenz
und eine eingerastete Phase aufweist. Die Erfindung betrifft
eine Phasenregelschleife, die eine Erhöhung der Grenzfrequenz
des Tiefpassfilters und der Auflösung des Phasen/Frequenz-
Diskriminators ermöglicht, insbesondere für einen geringen
Durchschnittszeit-Intervallfehler (meantime interval error
MTIE), einen geringen Phasen-Jitter selbst bei niedrigen
Frequenzen und eine schnelle Folgegeschwindigkeit und eine
minimale Zeit zum Einrasten auf die Referenzfrequenz.
Die Phasenregelschleife (PLL) ist eine nützliche
Einzelkomponente, die von mehreren Herstellern als eine
einzelne integrierte Schaltung verfügbar ist. Eine
Phasenregelschleife PLL enthält typischerweise einen
Phasendetektor PFD, einen Verstärker AV, ein Tiefpassfilter
LPF (die beide in einer Tiefpaßfilter-Einrichtung LPFM
enthalten sind) und einen spannungsgesteuerten Oszillator
VCO, die schematisch in Fig. 1a gezeigt ist. In einer
Phasenregelschleife werden eine Mischung von digitalen und
analogen Techniken in einem Paket kombiniert. Die Anwendungen
der Phasenregelschleife finden sich in der Tondecodierung,
einer Demodulation von AM und FM-Signalen, einer
Frequenzmultiplikation, einer Frequenzsynthese, einer
Pulssynchronisation von Signalen von rauschbehafteten
Quellen, z. B. einem Magnetband, und einer Regeneration von
"sauberen" Signalen.
Der grundlegende Betrieb der Phasenregelschleife ist wie
folgt. Der Phasendetektor PFD ist eine Einrichtung, die zwei
Frequenzen vergleicht, d. h. die vorgegebene Frequenz f2 eines
Ausgangssignals von dem spannungsgesteuerten Oszillator und
eine vorgegebene Referenzfrequenz f1 eines Referenzsignals
f1. Der Phasendetektor erzeugt einen Ausgang, der ein Maß der
Phasendifferenz zwischen den zwei Signalen f1, f2 ist (wenn
sie sich beispielsweise in der Frequenz unterscheiden, ergibt
dies einen periodischen Ausgang bei der Differenzfrequenz).
Wenn f1 nicht gleich zu f2 ist veranlaßt das
Phasenabweichungssignal, nachdem es in der
Tiefpaßfiltereinrichtung LPFM gefiltert und verstärkt worden
ist, die Frequenz des spannungsgesteuerten Oszillators sich
in die Richtung von f1 zu verschieben. Wenn die
Betriebsbedingungen richtig eingestellt sind, wird der
spannungsgesteuerte Oszillator seine Ausgangsfrequenz f2
schnell auf die Referenzfrequenz f1 "einrasten", wobei eine
feste Phasenbeziehung zu dem Eingangssignal aufrecht erhalten
wird.
Die erzeugte Steuerspannung, die dem VCO eingegeben wird, ist
ein Maß für die Ausgangsfrequenz f2. Der VCO-Ausgang ist eine
lokal erzeugte Frequenz, die im einfachsten Fall gleich zu f1
ist, wodurch somit eine saubere Kopie von f1, die selbst
rauschbehaftet sein kann, bereitgestellt wird. Die
Wellenformen von f1, f2 sind nicht auf irgendeine bestimmte
Wellenform beschränkt, d. h. das Ausgangssignal des VCOs kann
eine Sägezahnwelle, eine Rechteckwelle oder irgendeine andere
Welle sein. Deshalb stellt die Phasenregelschleife PLL eine
einfache Technik bereit, um beispielsweise eine Rechteckwelle
zu erzeugen, die auf eine Folge von Eingangsimpulsen
eingerastet ist.
Da der Phasendetektor PFD die Phase (oder die Frequenz) der
Referenzfrequenz f1 mit der vorgegebenen Frequenz f2
vergleicht, die von dem spannungsgesteuerten Oszillator
ausgegeben wird, ist das Phasenabweichungssignal S ein
Signal, das - in Abhängigkeit von dem Folgeverhalten der
Phasenregelschleife PLL - Werte entsprechend der
Phasen/Frequenzabweichung zwischen f1 und f2 annimmt.
Um ein flexibleres Design der voranstehend erwähnten
Parameter zu ermöglichen und eine Erzeugung von
Ausgangsfrequenzen f2 bei einem Vielfachen der
Referenzfrequenz f1 zu ermöglichen, und auch Verbesserungen
der voranstehend erwähnten Parameter vorzunehmen, werden
herkömmlicherweise Teiler zum Teilen der vorgegebenen
Frequenz f2 und der Referenzfrequenz f1 durch jeweilige
Frequenzteilerfaktoren p, q in zwei Teilern DIV1, DIV2
vorgesehen, die vor der Phasendetektionseinrichtung PFD
angeordnet sind, wie in Fig. 1b dargestellt. Fig. 1b zeigt
die Merkmale des Oberbegriffs des Anspruchs 1. Mit einer
geeigneten Wahl der Frequenzteilerfaktoren p, q vergleicht
die Phasendetektionseinrichtung PFD geteilte Frequenzen f1/p
und f2/q, um das Phasenabweichungssignal S zu ermitteln. Es
gibt auch Ausbildungen, bei denen nur ein Teiler DIV1
verwendet wird. Aus Fig. 1b ist ersichtlich, daß mit der
geeigneten Wahl von p, q zusammen mit einer geeigneten Wahl
der Grenzfrequenz und der Filtercharakteristik des
Tiefpaßfilters LPF und der Verstärkung AV die
Folgegeschwindigkeit, die Einrastgeschwindigkeit, der MTIE
(meantime interval error) und ausserdem der Phasen-Jitter
beeinflußt werden kann. Nachdem die Frequenzen f1, f2 durch
geeignete Frequenzfaktoren p, q geteilt werden, können
gewünschte Frequenzverhältnisse eingestellt werden.
Der Ausgang des Phasendetektors PFD (der z. B. ein Mischer
oder ein Flip-Flop sein kann), d. h. das
Phasenabweichungssignal S, umfasst ein Spektrum, das die
Steuerinformation in seinem unteren Frequenzbereich enthält.
Um diese Steuerinformation zu extrahieren wird das Spektrum
durch das Tiefpaßfilter LPF, das eine durch die bestimmte
Anwendung gegebene Grenzfrequenz aufweist, tiefpaßgefiltert.
Wenn eine große Anzahl von Phasenvergleichen in einer
gegebenen Zeit durchgeführt wird, d. h. wenn die Frequenzen
f1/p, f2/q groß sind, dann ist das Spektrum relativ breit,
die Grenzfrequenz des Tiefpaßfilters LPF kann relativ groß
sein und es ist ausreichend ein Tiefpaßfilter mit einer
vergleichsweise einfachen Ausbildung (6 dB/Dekade) zu
verwenden, da die höheren spektralen Komponenten von der
Anwendungs-abhängigen Tiefpaßfilter-Grenzfrequenz weit
entfernt sind. Wenn im Gegensatz dazu über einer gegebenen
Zeitperiode nur eine kleine Anzahl von Phasenvergleichen
durchgeführt werden kann, d. h. wenn die Frequenzen f1/p, f2/q
vergleichsweise klein sind, dann ist das Spektrum relativ
schmal und es ist erforderlich, eine niedrige Grenzfrequenz
des Tiefpaßfilters LPF zu wählen und Tiefpaßfilter mit einem
relativ komplizierten Design (z. B. 30 bis 30 dB/Decade) zu
verwenden, da die höheren spektralen Komponenten sich relativ
nahe an der Anwendungs-abhängigen Tiefpaßfilterfrequenz
befinden.
In Abhängigkeit von der Grenzfrequenz und dem gewählten
Filterdesign kann der Ausgang der Tiefpaßfiltereinrichtung
LPFM noch spektrale Komponenten enthalten, die durch das
Tiefpaßfilter LPF nicht ausreichend unterdrückt worden sind.
Selbst wenn komplizierte Filterdesigns verwendet werden, z. B.
Schalterkondensatorfilter mit einer sehr steilen Flanke, kann
die Schaltfrequenz als eine spektrale Komponente in dem
Ausgang der Tiefpaßfilter-Einrichtung LPFM auftreten. Ferner
können andere Verzerrungs- und Rauschkomponenten in dem
Ausgang der Tiefpaßfilter-Einrichtung LPFM vorhanden sein,
die durch das LPF nicht ausreichend unterdrückt worden sind.
Derartige Effekte verursachen einen Phasen-Jitter in dem
Ausgang des spannungsgesteuerten Oszillators VCO, d. h. eine
Schwankung der Ausgangssignalfrequenz f2. Ferner ist der
spannungsgesteuerte Oszillator - selbst bei Abwesenheit einer
Eingangssteuerspannung - nicht vollständig stabil, was einen
weiteren Eigenphasenjitter in der Ausgangssignalfrequenz f2
verursacht.
Ferner beeinflußt die Wahl der Grenzfrequenz und der
Filtercharakteristik nicht nur die ausreichende Unterdrückung
von spektralen Komponenten und anderen Rauschkomponenten in
dem Ausgang des LPFs, sondern beeinflußt auch das Folge- und
Einrasteverhalten der gesamten Phasenregelschleife. Auch
hinsichtlich der maximalen Folgegeschwindigkeit und der Zeit,
die die PLL zum Einrasten auf die Referenz benötigt, und des
meantime interval Fehlers ist deshalb die Wahl der
Grenzfrequenz des LPFs in Bezug auf die Frequenzen f1/p, f2/q
wichtig, insbesondere wenn f1/p und f2/q kleine Frequenzen
sind, so daß nur eine kleine Anzahl von Phasenvergleichen
durchgeführt werden kann.
Wie voranstehend erläutert ist die Beziehung zwischen den
verschieden voranstehend erwähnten Parametern von äußerster
Wichtigkeit, um die gewünschte Betriebsbedingung der PLL zu
erreichen. Insbesondere gibt es immer einen Kompromiß
zwischen dem Phasen-Jitter, dem MTIE und der maximalen
Folgegeschwindigkeit und ausserdem der Zeit, die die PLL zum
Einrasten benötigt.
In Abhängigkeit von der verfügbaren Referenzfrequenz f1 und
der gewünschten Frequenz f2 treten insbesondere Probleme für
große Werte von p, q ohne gemeinsame Teiler auf. Dann weist
die Konfiguration in Fig. 1b den Nachteil von großen
Laufzeiten und Totzeiten auf; d. h. mit hohen Werten von p, q
wird eine beträchtliche Zeit benötigt, bis die
Phasenregelschleife PLL einrastet, was durch die benötigte
niedrige Grenzfrequenz ds Tiefpaßfilters LPF bedingt ist.
Somit weisen derartige PLLs insbesondere für große Werte von
p, q (d. h. kleine Frequenzen zum Vergleich an dem PFD)
prinzipbedingt eine langsame Ansprechgeschwindigkeit oder
Trägheit und auch eine langsame Folgegeschwindigkeit auf,
nachdem Änderungen in der Frequenz oder Phase des
spannungsgesteuerten Oszillators oder in der Referenzfrequenz
aufgetreten sind. Selbst wenn ein optimierter Zusammenhang
für p, q, f1, f2 und der Grenzfrequenz des Tiefpaßfilters LPF
gefunden wird, um eine bestimmte Betriebscharakteristik zu
erhalten, besteht immer noch eine Wechselwirkung, da nicht
alle anderen Betriebsbedingungen wie voranstehend erläutert,
gleichzeitig optimiert werden können. Deshalb weist die PLL-
Konfiguration aus Fig. 1b im wesentlichen die folgenden
Hauptnachteile auf:
- 1. Abgesehen von der Erzeugung von großen Phasen-Jittern, insbesondere bei niedrigen Frequenzen, wird ein großer MTIE-Fehler (definiert als der mittlere Phasenfehler, der über mehrere Perioden der Frequenzen f1; f2 gemittelt ist) erzeugt. Diese trifft selbst dann zu, wenn teurere spannungsgesteuerte Oszillatoren mit guter Kurzzeitstabilität verwendet werden. Für einige Anwendungen ist die Verwendung von preiswerten LC- oder RC-Oszillatoren nahezu gänzlich ausgeschlossen.
- 2. Die maximale Folgegeschwindigkeit (wie z. B. für Sweeper benötigt wird) ist durch die Grenzfrequenz des Tiefpaßfilters LPF begrenzt.
- 3. Die Einrastgeschwindigkeit oder die minimale Zeit, die von der Phasenregelschleife zum Einrasten der Frequenz f2 auf die Frequenz f1 benötigt wird, ist ebenfalls durch die Grenzfrequenz des Tiefpaßfilters LPF begrenzt.
- 4. Es ist nicht möglich, die von dem spannungsgesteuerten Oszillaor ausgegebene Frequenz f2 in Schritten von ppm (parts per million oder Teile pro Million) einzustellen, bedingt durch die vergleichsweise lange Ansprechzeit, die von der Grenzfrequenz des Tiefpaßfilters LPF verursacht wird.
Eine kleine Verbesserung der voranstehend beschriebenen
Nachteile kann erhalten werden, wenn einer der
Frequenzteilungsfaktoren p, q (p < p) durch eine
Steuereinrichtung geringfügig geändert wird, z. B. p → p + 1.
Auch andere Prozeduren unter Verwendung von gemischten
Verfahren benötigen höchst fortgeschrittene Filter, d. h.
Filter höherer Ordnung, die nach der Herstellung eine
manuelle Feinabstimmung zusätzlich benötigen können.
Die D 39 39 709 A1 beschreibt ein Verfahren zur Abstimmung
eines Funksende- und Empfangsgeräts, mit dem eine
Kanalumschaltung über ein größeres Frequenzband ermöglicht
werden soll. Eine Phasenregelschleife gemäß des Oberbegriffs
des Anspruchs 1 ist aus diesem Dokument bekannt. Ein
Phasenvergleicher vergleicht zwei Vergleichsfrequenzen, die
von zwei Teilern ausgegeben werden. In einem ersten weist die
Vergleichsfrequenz einen Wert von 50 kHz auf und in einem
nächsten Schritt sind beide Vergleichsfrequenzen 5 kHz.
Gleichzeitig mit der Umschaltung der Vergleichsfrequenzen
wird die Grenzfrequenz des Schleifenfilters der
Phasenregelschleife umgeschaltet. Die Umschaltung kann auch
in zwei oder mehreren Schritten nacheinander ausgeführt
werden, wobei verschieden hohe Vergleichsfrequenzen und
verschieden hohe Grenzfrequenzen des Schleifenfilters der
PLL-Schaltung angewendet werden.
Die JP 57-20037 A zeigt ein weiteres Beispiel einer
Phasenregelschleife, bei der die Frequenzteilungsfaktoren von
zwei Frequenzteilern paarweise geändert werden, um eine
schnellere Umschaltzeit der Phasenregelschleife bei
Frequenzwechseln zu erreichen. Auch hier findet eine
Umschaltung der Filterkonstante des Schleifenfilters statt.
Die US 4 516 083 zeigt eine weitere Variante einer
Phasenregelschleife, bei der Teilungsfaktoren mit Hilfe einer
Steuereinrichtung abhängig vom Ausgangssignal des
Phasendetektors einer Phasenregelschleife umgeschaltet werden
können. Während ein Eingang an dem Phasendetektor
hinsichtlich der Frequenz konstant gehalten wird, wird hier
lediglich der Teilungsfaktor der anderen Vergleichsfrequenz
geändert, d. h. es findet hier keine paarweise Umschaltung von
Teilungsfaktoren statt.
Die US 5 144 254 beschreibt eine Phasenregelschleife, bei der
Phasendetektor zwei Signale empfängt, die jeweils von einem
Teiler ausgegeben werden. Eine Berechnungseinrichtung kann
diese Teiler hinsichtlich ihrer Teilungsfaktoren steuern.
Wie oben in dem herkömmlichen in Fig. 1b gezeigten Design
erläutert, ist eine Einstellung des spannungsgesteuerten
Oszillators in Schritten von ppm, ein schnelles
Folgeverhalten des spannungsgesteuerten Oszillators mit
gleichzeitiger Bereitstellung einer hohen Phasenstabilität
und eine schnelle Einrastung der PLL schwierig, insbesondere
mit großen Werten von p, q ohne gemeinsame Teiler.
In der herkömmlichen PLL bilden jedoch nur die Werte p, q und
die Grenzfrequenz des Tiefpaßfilters und ausserdem die
Filtercharakteristik und die Verstärkung die
Hauptdesignparameter zum Optimieren des PLL-Designs. Die Wahl
dieser Parameter muß gleichzeitig die folgenden drei
Kriterien optimieren:
- a) den maximalen zulässigen Phasenfehler, der durch die Phasen-Jitter-Anforderungen definiert wird;
- b) die Vergleichsfrequenzen und die Phasenauflösung, verursacht durch die Wahl der Frequenzteilerfaktoren; und
- c) die Grenzfrequenz des Tiefpaßfilters LPF wegen der Folge- und Phasenjitter-Verhalten.
Deshalb ist in dem herkömmlichen Design das Tiefpaßfilter-
Design entweder sehr kompliziert oder die Phasenauflösung der
PLL ist unzureichend.
Deshalb ist die Aufgabe der vorliegenden Erfindung,
- - die Bereitstellung einer Phasenregelschleife (PLL), die insbesondere eine hohe Phasenauflösung erreichen kann, ohne daß ein kompliziertes Tiefpaßfilterdesign benötigt wird.
Diese Aufgabe wird durch eine Phasenregelschleife gemäß
Anspruchs 1 gelöst.
Gemäß der Erfindung ist realisiert worden, daß insbesondere eine hohe
Phasenauflösung und auch eine hohe Folgegeschwindigkeit und
ausserdem eine Feineinstellung in Schritten von ppm
realisiert werden kann, wenn die Teiler modifiziert werden,
d. h. derart, daß jeder Teiler eine Vielzahl von wenigstens
zwei verschiedenen wählbaren Frequenzteilerfaktoren aufweist und
eine Steuereinrichtung vorgesehen ist, um jeweils einen
Frequenzteilerfaktor für jeden Teiler zu wählen, wobei die Paare
von Frequenzteilerfaktoren gemäß einem
vorgegebenen Umschaltungsmuster umgeschaltet werden.
Gemäß der Erfindung ist nicht nur realisiert worden, daß
durch Erweitern der Frequenzteilerfaktoren in eine Vielzahl
von Frequenzteilerfaktoren zur alternierenden Verwendung von
jedem Teiler eine größere Designfreiheit für die Lösung der
voranstehend erwähnten Probleme erhalten werden kann, sondern
daß ein vorgegebenes Umschaltungsmuster immer gefunden werden
kann, so daß der Phasenfehler in derartig kleinen Grenzen
gehalten werden kann, die eine Einstellung der
Phasenregelschleife in Schritten von ppm ermöglicht wird. Die
Erfindung hat den herkömmlichen Weg verlassen, bei dem die
Erzielung einer Optimierung der Phasenregelschleife mittels
einer Einstellung von f1, f2 (p, q) zusammen mit der
Grenzfrequenz oder der Filtercharakteristik angestrengt wird.
Wenn mehrere Frequenzteilerfaktor-Paare gemäß dem
Umschaltungsmuster umgeschaltet werden, werden beträchtliche
Vereinfachungen in dem Tiefpaßfilterdesign möglich, während
noch eine erhöhte Phasenauflösung erzielt werden kann.
Gemäß der Erfindung
enthält jeder Teiler nur zwei wählbare Frequenzteilerfaktoren
a, b; c, d und das Umschaltungsmuster wird zum Umschalten
zwischen diesen zwei Paaren verwendet. Zwei
Frequenzteilerfaktoren sind zum Erzielen der Verbesserung der
Phasenauflösung ausreichend.
Weitere vorteilhafte Ausführungsformen und Verbesserungen der
Erfindung lassen sich den abhängigen Ansprüchen entnehmen.
Nachstehend wird die Erfindung anhand ihrer Ausführungsformen
und unter Bezugnahme auf die beiliegenden Zeichnungen
erläutert.
In den Zeichnungen bezeichnen die gleichen oder identischen
Bezugszeichen die gleichen oder ähnliche Teile überall in den
Zeichnungen. In den Zeichnungen zeigen:
Fig. 1a ein allgemeines Blockschaltbild einer herkömmlichen
Phasenregelschleife einschließlich eines
Phasendetektors PFD, einer Tiefpaßfilter-
Einrichtung LPFM und einem spannungsgesteuerten
Oszillator VCO;
Fig. 1b ein Prinzipblockschaltbild einer herkömmlichen
Phasenregelschleife, wenn ein erster und ein
zweiter Teiler DIV1, DIV2 zum Teilen des
Ausgangssignals f2 und des Referenzsignals f1
jeweils durch einen einzelnen Frequenzteilerfaktor
p, q verwendet werden;
Fig. 2-1 eine Ausführungsform der Phasenregelschleife unter
Verwendung von zwei Frequenzteilerfaktoren pro
Teiler zusammen mit einer Steuereinrichtung SEL1,
SEL2 zum Umschalten zwischen den zwei Paaren von
Frequenzteilerfaktoren gemäß einem vorgegebenen
Umschaltungsmuster Z;
Fig. 2-2 eine Ausführungsform der Steuereinrichtung in Fig.
2 unter Verwendung von zwei Schieberegistern SHR1,
SHR2, die jeweils das Umschaltmuter Z enthalten;
Fig. 2-3 eine Ausführungsform der Steuereinrichtung unter
Verwendung von zwei Schieberegistern SHR1, SHR2 und
einem Umschaltmusterspeicher SPM sowie einem Zähler
CN;
Fig. 2-4 ein Verfahren zum Bestimmen der Teilerfaktoren a,
b, c, d und des Umschaltmusters X, Y, Z;
Fig. 3-1 verschiedene Beispiele EX1-EX6 unter Verwendung
von zwei Paaren von Frequenzteilerfaktoren, die
Situationen für ein schnelles Folgen, einen
verringerten Jitter und eine Feinabstimmung in
Schritten von ppm darstellt; und
Fig. 3-2 ein optimiertes Umschaltungsmuster Z für das
Beispiel EX4 in Fig. 3-1.
Gemäß der Erfindung enthält jeder Frequenzteiler DIV1, DIV2
in Fig. 1b eine Vielzahl von wenigstens zwei verschiedenen
Frequenzteilungsfaktoren a, b; c, d zum jeweiligen Teilen der
Referenzfrequenz f1 und der vorgegebenen Frequenz f2. Zu
jedem Zeitpunkt wird ein vorgegebenes Paar von
Frequenzteilungsfaktoren bestehend aus einem
Frequenzteilungsfaktor des ersten Teilers und einem
Frequenzteilungsfaktor des zweiten Teilers gewählt. Die
jeweiligen Paare sind vordefiniert. Ein Umschaltmuster,
welches vorgegeben ist, wird zum Umschalten zwischen den
einzelnen gewählten Paaren verwendet.
Beispielsweise umfaßt der erste Teiler DIV1
Frequenzteilungsfaktoren a1, a2, . . . an und der zweite Teiler
DIV2 enthält Frequenzteilungsfaktoren b1, b2, . . . bn. Paare
Pn der Frequenzteilungsfaktoren a, b sind vordefiniert, d. h.:
P1 = (a1, b1), P2 = (a2, b2), . . . Pn = (an, bn). Der
Frequenzteilungsfaktor an und der Frequenzteilungsfaktor bn
können beliebig gewählt werden, wobei angenommen wird, daß
a1, a2, . . . an, b1, b2, . . . bn natürliche Zahlen sind und
b1 < a1, b2 < a2, . . . bn < an ist. Ein optimiertes
Umschaltmuster kann immer gefunden werden, so daß der
Phasenabweichungsbetrag z. B. des Phasenabweichungssignals S
innerhalb bestimmter Grenzen bleibt, die sehr viel kleiner
als der Phasenabweichungsbetrag und somit als der Phasen-
Jitter ist, die mit der herkömmlichen Konfiguration in Fig.
1b erhalten werden können.
Somit hat die Erfindung nicht nur realisiert, daß die
Frequenzteilung, die von dem Teiler DIV1 ausgeführt wird, in
eine Frequenzteilung unter Verwendung von verschiedenen
Paaren von Frequenzteilungsfaktoren gemäß einem vorgegebenen
Umschaltmuster "ausgeweitet" werden kann, sondern die
Erfindung hat auch realisiert, daß selbst mit einem nicht-
optimierten Umschaltmuster die Phasenauflösung, der Phasen-
Jitter sowie die Folgegeschwindigkeit gegenüber der
herkömmlichen Lösung in Fig. 1b verbessert werden kann. Gemäß
der Erfindung kann auch gezeigt werden, daß für jede
Kombination von Frequenzteilungsfaktoren ein optimiertes
Umschaltmuster erhalten werden kann, so daß der
Phasenabweichungsfehler innerhalb bestimmter definierter
Grenzen bleibt.
Somit hat die Erfindung die Frequenzteilung in den jeweiligen
Teilern im Prinzip wie folgt erweitert:
Es sei darauf hingewiesen, daß in den obigen zwei
Gleichungenas "∼" Zeichen nur schematisch darstellt, daß die
ursprüngliche Teilung von f1 durch den Referenzteilungsfaktor
p durch eine Teilung von f1 z1 mal durch a1, z2 mal durch
a2 . . . und zn mal durch an. ersetzt worden ist. Genauso ist die
Frequenzteilung von f2/q durch eine Teilung von f2 z1 mal
durch b1 etc. ersetzt worden. Die Länge des Umschaltmusters Z
ist:
Z = z1 + z2 + . . . + zn.
Für die Verbesserung der Auflösung ist es nur wichtig, daß in
der Länge Z des Umschaltmusters eine Auswahl des Paars P1 z1-
mal, eine Teilung unter Verwendung des Paars P2 z2-mal etc.
stattfindet.
Für irgendeine Anzahl von Frequenzteilungsfaktoren n ≧ 2 kann
gezeigt werden, daß eine optimierte Folge einer Umschaltung
zwischen den Paaren P1, P2, . . . Pn derart gefunden werden
kann, daß der verbleibende Phasenabweichungsfehler in dem
Phasenabweichungssignal S minimiert ist. Hierbei wird
angenommen, daß p < q ist und p und q keinen gemeinsamen
Teiler aufweisen, daß a1, a2 . . . an und b1, b2, . . . bn und p,
q natürliche Zahlen sind und b1 < a1, b2 < a2 . . . an < bn
(eine ähnliche Beziehung ist für p < q erfüllt).
Somit basiert die Erfindung auf der Feststellung, daß für
irgendeinen Wert p/q (wobei p, q teilerfremd sind) wenigstens
zwei Paare von Teilerfaktoren gefunden werden können, so daß
die Phasenauflösung vor (!) dem Tiefpaßfiler LPF kleiner als
in dem herkömmlichen Fall von Fig. 1a ist und, daß nach einer
Länge einer Umschaltung Z der Phasenfehler vor dem
Tiefpaßfilter LPF einen Nullstelle aufweist.
Durch Verwendung des Prinzips der Erfindung kann für
irgendeine gewünschte Phasenauflösung, Folgegeschwindigkeit
und Einrastegeschwindigkeit sowie für irgendwelche
Anforderungen des Phasen-Jitters und des MTIE-Fehlers
(meantime interval error) eine Anzahl von
Frequenzteilungsfaktoren Pn (n ≧ 2) und ein Umschaltmuster Z
gefunden werden, so daß diese Anforderungen immer sogar auf
eine Feinabstimmung in Schritten von ppm herab erfüllt werden
können. Die Tatsache, daß die Abstimmung in Schritten von ppm
bereits mit n = 2 erzielt werden kann, wird nachstehend unter
Bezugnahme auf eine Ausführungsform der Erfindung erläutert,
so wie sie in Fig. 2 dargestellt ist.
Eine Ausführungsform der Erfindung gemäß den
Phasenregelschleife PLL, bei der der erste Teiler zwei
Frequenzfaktoren a und b und der zweite Teiler zwei
Frequenzteilungsfaktoren c und d aufweist und eine
Steuereinrichtung mit zwei Wählern SEL1, SEL2 zwischen einem
ersten Paar P1 bestehend aus Frequenzteilungsfaktoren a und c
und einem zweiten Paar P2 bestehend aus
Frequenzteilungsfaktoren b und d umschaltet, ist in Fig. 2-1
gezeigt. In Fig. 2-1 bezeichnen die gleichen Bezugszeichen
wie in den Fig. 1a, 1b die gleichen Teile.
Wie sich Fig. 2-1 entnehmen läßt, ist hier die herkömmliche
Frequenzteilung der vorgegebenen frequenz f1/p in eine
Frequenzteilung von x-mal durch a und y-mal durch b
aufgeteilt worden, z. B. das Eingangssignal an der
Phasenvergleichseinrichtung PFD ist folgendermaßen entwickelt
worden:
f1/p ∼ x . (f1/a) + y(f1/b)
Genauso wird das andere Eingangssignal an der
Phasenvergleichseinrichtung PFD in eine Frequenzteilung von
x-mal durch c und y-mal durch d aufgesplittet, z. B.:
f2/q ∼ x . (f2/c) + y . (f2/d).
Die Steuereinrichtung mit den Wählern SEL1, SEL2 berechnet
die Anzahl x von Teilungen durch a in dem ersten Teiler und
durch c in dem zweiten Teiler und die Anzahl y der Teilungen
durch b in dem Teiler DIV1 und durch d in dem Teiler DIV2.
Wie nachstehend noch ersichtlich wird, kann x, y und somit
die Länge Z = x + y des Umschaltmusters immer auf Grundlage
von p, q und den vorgegebenen Frequenzteilungsfaktoren a, b,
c, d berechnet werden. Somit wählen die Wähler SEL1, SEL2
jeweils das Paar P1 = (a, c) x-mal un das Paar
P2 = (b, d) y-mal.
Wie sich die folgenden mathematischen Betrachtungen ersehen
läßt, ermöglicht die Phasenregelschleife gemäß der
Ausführungsform der Erfindung in Fig. 2-1 nicht nur eine
signifikant höhere Vergleichsfrequenz an der
Phasenvergleichseinrichtung PFD (dem Phasen- und
Frequenzdiskriminator), sondern erreicht auch eine viel
bessere Phasenauflösung für die Phase selbst für irgendeine
Beziehung von "p/q" der Frequenzen der Referenzfrequenz f1
und der Ausgangsfrequenz f2 des spannungsgesteuerten
Oszillators VCO. Somit ist die erfindungsgemäße
Phasenregelschleife gemäß Fig. 2-1 durch die geführte Auswahl
zwischen zwei Frequenzteilungspaaren bestehend aus a, c und
b, d gemäß der Länge des Umschaltmusters oder der Wählreihe Z
mit einer vorgegebenen Länge Z charakterisiert.
Wie voranstehend erläutert werden die
Frequenzteilungsfaktoren a, b, c, d so gewählt, daß sie
kleiner als p oder q sind, was zu einer höheren
Vergleichsfrequenz an dem Phasendetektor PFD führt. Es sei
darauf hingewiesen, daß die Frequenzteilungsfaktoren a, b, c,
d selbst nicht exakt das gewünschte Frequenzverhältnis "p/q"
darstellen. Bei jedem Vergleich existiert eine kleine
Phasenabweichung, die mit e und g bezeichnet ist, und zwar
vor (!) dem Tiefpaßfilter. Das heißt, wenn sie positiv (oder
negativ) mit dem ersten Frequenzteilungsfaktor-Paar P1 = (a, c),
ist, dann ist sie negativ (positiv), wenn das zweite
Frequenzteilungs-Paar P2 = (b, d) verwendet wird.
Das Tiefpaßfilter mit seinem Integrationsanteil erzeugt die
resultierende Phasenabweichung (Fehler), der nach irgendeiner
vorgegebenen Länge Z des Umschaltmusters, welches eine Anzahl
x von Teilungen P1 und eine Anzahl y von Teilungen unter
Verwendung von P2 umfaßt, Null wird. Die resultierende
Phasenabweichung erweist - unabhängig (!) von der
Grenzfrequenz des Tiefpaßfilters LPF und unabhängig von dem
gewählten Umschaltmuster Z (!) - eine Nullstelle nach einer
Länge Z auf. Es kann gezeigt werden, daß die Länge des
Umschaltmusters wie folgt bestimmt werden kann:
Z = (x + y)
wobei x die Anzahl von Malen einer Teilung durch das Paar P1
ist und y die jeweilige Anzahl von Teilungen unter Verwendung
von P2 ist. Da x und y natürliche Zahlen sind und auch a, b,
c, d natürliche Zahlen sind, kann die Steuereinrichtung CTRL
die Länge des Umschaltmusters Z immer gemäß der voranstehend
erwähnten Formel berechnet.
Wenn ferner das Umschaltungsmuster Z unter Verwendung von P1,
P2 gemäß einer optimierten Folge alternierend optimiert wird,
schwankt die Eigenphasen-Jitteramplitude vor (!) dem
Tiefpaßfilter LPF nur in einem Intervall von
(-I, +I) mit I = Z/2q = (e + g)/2.
Mit der Wahl von a, b, c, d und der Grenzfrequenz des LPFs
können vorgegebene Phasen-Jitter Anforderungen in dem Ausgang
des spannungsgesteuerten Verstärkers erfüllt werden.
Wie voranstehend erläutert, ist eine Steuereinrichtung SEL1,
SEL2 zum Umschalten zwischen den Paaren P1, P2 gemäß dem
vorgegebenen Umschaltungsmuster Z vorgesehen. Das
Umschaltungsmuster weist eine Länge auf, die die Umschaltung
zwischen P1, P2 an den Teilern DIV1, DIV2 anzeigt. Wie
erläutert zeigt Z an, daß x-mal P1 gewählt werden soll und
y-mal P2 gewählt werden soll, und zwar gemäß einem vorgegebenen
Muster, dessen Bestimmung nachstehend noch näher unter
Bezugnahme auf die Fig. 2-4 erläutert wird.
Unter der Annahme, daß das Wählsignal von dem Wähler SEL1,
SEL2 jeweils einen L-Pegel annimmt, um die Auswahl von P1
anzuzeigen, und einen H-Pegel zum Anzeigen der Auswahl von P2
an den Teilern DIV1, DIV2 annimmt, dann ist das
Umschaltmuster eine Reihe von H, L einer Länge Z mit einem
vorgegebenen Muster. Das Umschaltungsmuster ist das gleiche
in dem Wähler SEL1 und dem Wähler SEL2. Die nächste Stelle in
dem Umschaltungsmuster (H oder L) zum jeweiligen Wählen des
nächsten Paars P1, P2 wird immer dann gewählt, wenn der
Teiler DIV1 oder DIV2 einen Impuls an den Phasendetektor PFD
ausgibt, was mit der Linie zwischen dem Eingang des
Phasendetektors PFD und dem jeweiligen Wähler SEL1, SEL2
angedeutet ist. Mit jedem Ausgangsimpuls wird der nächste
Teilungsfaktor in dem Umschaltmuster gewählt.
Da f1, f2 und die Teilungsfaktoren a, b, c, d unterschiedlich
zueinander sind (d. h. p und q unterscheiden sich voneinander)
ist klar, daß die Umschaltung auf den nächsten Teilungsfaktor
in jedem Teiler DIV1, DIV2 nicht-synchronisiert ausgeführt
wird, da die zwei Impulse, die jeweils dem Phasendetektor PFD
von DIV1, DIV2 eingegeben werden, aufgrund der verschiedenen
jeweils ausgeführten Frequenzteilungen zu verschiedenen
Zeiten ankommen.
Andererseits existiert eine insgesamte Synchronisation, wenn
der Wähler SEL1 vollständig durch das Umschaltungsmuster der
Länge Z durchgeschaltet hat, wie mit dem "Rücksetzung nach
der Länge Z" zwischen dem Wähler SEL1 und dem Wähler SEL2 in
Fig. 2-1 gezeigt ist. Das heißt, wenn die letzte Auswahl
eines Teilungsfaktors a, b aufgrund des letzten Eintrags in
dem Umschaltmuster beendet worden ist und ein weiterer Impuls
von dem Teiler DIV1 ausgegeben wird, dann startet der Wähler
SEL1 das Umschaltmuster erneut von dem Anfang. Obwohl der
Wähler SEL2 unter Umständen noch nicht durch das vollständige
Umschaltmuster zu dieser Zeit gelaufen ist, d. h. wenn die PLL
noch nicht eingerastet ist, dann wird auch der Wähler SEL2
aufgrund der von dem Wähler SEL1 ausgegebenen Rücksetzung auf
den Anfang des Umschaltmusters zurückgesetzt. D. h. wenn der
Wähler SEL1 vollständig durch das Umschaltmuster gelaufen
ist, dann wird eine Gesamtsynchronisation so ausgeführt, daß
beide Wähler SEL1, SEL2 das Umschaltmuster erneut synchron
starten. Dies verursacht jedoch keinerlei Problem, da maximal
ein Phasenvergleich verloren geht, wenn der letzte Impuls von
dem Teiler DIV2 nicht an den Phasendetektor PFD angelegt
worden ist, wenn die Rücksetzung der Umschaltmuster synchron
in beiden Wählern SEL1, SEL2 ausgeführt wird.
Die Teiler DIV1, DIV2 können als Zähler ausgeführt werden,
die ein Signal nach Heraufzählen auf eine vorgegebene Anzahl
(z. B. 15) ausgeben. Um das Einstellen der Teilungsfaktoren a,
b auszuführen, wird der Anfangszählwert jeweils auf einen
anderen Wert gesetzt, so daß der Überlaufimpuls nach einer
Anzahl vn Zählungen a, b der Eingangsfrequenz f1 oder f2
erzeugt wird. Mit einem derartigen setzbaren Zähler können im
wesentlichen eine beliebige Anzahl von verschiedenen
Teilungsfaktoren eingestellt werden.
Fig. 2-2 zeigt eine Ausführungsform der Wähler SEL1, SEL2 in
Fig. 2-1 unter Verwendung von Schieberegistern SHR1, SHR2.
Wie in Fig. 2-2 angedeutet, wird ein Umschaltmuster bestehend
aus einer Reihe von H, L in das jeweilige Schieberegister
SHR1, SHR2 geladen. Immer dann, wenn ein Impuls von dem
Teiler I oder dem Teiler II ausgegeben wird, wird das
Umschaltungsmuster um 1 Bit verschoben, so daß der nächste
Teilungsfaktor a, b oder c, d gewählt wird. Das
Schieberegister SHR1, SHR2 ist in einer Ringkonfiguration
ausgebildet, so daß das letzte Ausgangsbit H, L dem Register
erneut eingegeben wird. Deshalb wird in zyklischer Weise das
gleiche Umschaltungsmuster wiederholt zum Wählen der
Teilungsfaktoren verwendet. Wie bereits unter Bezugnahme auf
Fig. 2-1 erläutert, wird der nächste Teilungsfaktor immer
dann gewählt, wenn der jeweilige Teiler einen nächsten Impuls
ausgibt. Um jedoch die Gesamtsynchronisation zu erreichen,
werden beiden Umschaltungsmuster zurückgesetzt, wenn das
Schieberegister SHR1 vollständig durchgeschaltet hat (was mit
der Leitung "Rücksetzung des Umschaltmusters" zwischen dem
Schieberegister SHR1 und SHR2 angedeutet ist).
Fig. 2-3 zeigt eine Ausführungsform des Wählers, der in Fig.
2-1 gezeigt ist, unter Verwendung jeweils eines
Umschaltungsmusterspeichers SPM und eines Schieberegisters
SHR1, SHR2. Der Zähler CN zählt die Anzahl von
Ausgangsimpulsen von dem ersten Teiler I und lädt das
Umschaltungsmuster aus dem Umschaltungsmusterspeicher in das
Schieberegister SHR1 erneut nach Zählen der Anzahl von Z
Impulsen in dem Ausgang von dem Teiler I. Wie mit der
Verbindung zwischen dem Ausgang des Zählers CN und dem
Umschaltungsmusterspeicher SPM, der mit dem Schieberegister
SHR2 verbunden ist, ersichtlich, werden wiederum nach dem
Zählen der Anzahl Z beide Schieberegister SHR1, SHR2 auf das
Umschaltungsmuster, das in dem jeweiligen
Umschaltungsmusterspeicher gespeichert ist, zurückgesetzt.
Ausführungsformen der Erfindung unter Verwendung von
verschiedenen Kombinatonen der Werte p, q und a, b, c, d und
Z werden weiter nachstehend unter Bezugnahme auf die in Fig.
3 angegebenen Beispiele erläutert. Nachstehend wird gezeigt,
wie die Steuereinrichtung CTRL das Umschaltungsmuster Z für
irgendeine Kombination von Teilungfaktoren berechnet, wenn
jeder Teiler DIV1, DIV2 jeweils zwei Frequenzteilungsfaktoren
verwendet.
Die Steuereinrichtung CTRL geht von einer Betrachtung der
herkömmlichen Konfiguration in Fig. 1b aus, d. h. die zwei
Frequenzen f1, f2 stimmen nicht überein, z. B. die Frequenzen
f1/f2 weisen ein vorgegebenes Verhältnis wie folgt auf:
f2 = (p/q) . f1 (1)
wobei angenommen wird, daß p und q die Beziehung p < q
erfüllen und p und q teilerfremd sind. In der Tat bezeichnet
die obige Gleichung (1) den eingerasteten Zustand der
Phasenregelschleife PLL, wenn die zwei Teiler DIV1, DIV2 für
die zwei Frequenzen f1, f2 verwendet werden, wie in Fig. 1b
gezeigt. Es sei darauf hingewiesen, daß sämtliche
Betrachtungen und Ableitungen, die in der folgenden
Beschreibung dargestellt sind, genauso zutreffen, wenn die
Beziehung in Gleichung (1) als f2 = (q/p) . f1 definiert
würde. Es sei hier angenommen, daß p und q keinen gemeinsamen
Teiler aufweisen, da ansonsten offensichtlich die
Phasenregelschleife nach p + q Teilungen in einen
eingerasteten Zustand gehen würde. Obwohl p < q angenommen
worden ist, ist eine analoge Ableitung für p ≧ q erfüllt. Die
Steuereinrichtung CTRL nimmt an, daß a, b, c, d, p und q
natürliche Zahlen sind, wobei p < q, c < a und d < b ist.
Unter Betrachtung des ursprünglichen eingerasteten Zustands
der Gleichung (1) und der Tatsache, daß p, q keinen
gemeinsamen Teiler aufweisen, realisiert die
Steuereinrichtung CTRL dann, das offensichtlich für jedes
vorgegebene Paar von p/q Paare mit natürlichen Zahlen a, c
bzw. b, d existieren müssen, die die folgenden Gleichungen
(2), (3) erfüllen:
c < p/q . a < c + 1 (2)
d-1 < p/q . b < d (3).
Die Gleichungen (2) und (3) sind sehr wichtig, da diese
anzeigen, daß für jedes Paar p/q (ohne gemeinsame Teiler)
zwei natürliche Zahlen, c, c + 1 (d-1, d) existieren müssen,
zwischen denen das Verhältnis p/q multipliziert mit a (b)
liegen muß. Zunächst beschreibt der Ausdruck in Gleichung (2)
im wesentlichen den Bereich von Grenzen, in denen sich die
Phasenabweichung noch verändern kann, wenn der erste Teiler
durch a teilt. Genauso beschreibt die Gleichung (3) den
eingerasteten Zustand, wenn der Teiler DIV1 durch b teilt.
Dies ist eine wichtige Erkenntnis aus den Anforderungen von
p < q, c < a und d < b.
Da p/q ohne gemeinsame Teiler sind, werden auch die rationale
Zahl (der Bruch) p/q . a und p/q . b rationale Zahlen sein
und der verbleibende Phasenfehler nach der
Phasenvergleichseinrichtung PFD kann unter Verwendung der
Gleichungen (2), (3) wie folgt spezifiziert werden:
e = p/q . a-c (4)
g = d-p/q . b (5)
Es ist ersichtlich, daß der verbleibende Phaenfehler e bei
Verwendung des Paars P1 = (a, c) und der verbleibende
Phasenfehler g bei Verwendung des Paars P2 = (b, d) beide
rationale Zahlen sind, aber beide größer als Null sind. Dies
ist allgemein erfüllt.
Nachdem die Größe des verbleibenden Phasenfehlers realisiert
worden ist, fragt die Steuereinrichtung CTRL nun, wie die
Paare P1, P2 verwendet werden sollen, so daß eine
"insgesamte" durchschnittliche Teilung von p in dem ersten
Teiler DIV1 und eine "insgesamte" Teilung von q in dem
zweiten Teiler DIV2 stattfindet. Das heißt, die
Steuereinrichtung CTRL untersucht, wie viele Male x das Paar
P1 verwendet werden soll und wie viele Male y das zweite Paar
P2 verwendet werden soll. Dies kann mit dem folgenden Satz
von linearen Gleichungen ausgedrückt werden:
a . x + b . y = q (6)
c . x + d . y = p (7)
Die Frage ist, ob Lösungen x, y dieses Satzes von linearen
Gleichungen erhalten werden können, d. h. ob (ad-bc) ≠ 0 in
Gleichung (6), (7) erfüllt ist. Unter Verwendung der
Ungleichungen (4), (5) ist klar, daß Lösungen für x, y
existieren müssen, weil:
Wie oben angedeutet, ist e, g immer größer als 0 und deshalb
ist (ad-bc) < 0. Wenn man dies betrachtet, kann die
allgemeine Lösung für die Anzahl von Teilungen y und die
Anzahl von Teilungen x allgemein aus den Gleichungen (6), (7)
unter Verwendung von (8), (4), (2) bestimmt werden, nämlich:
Die Gleichungen (9), (10) sind allgemein für alle natürlichen
Zahlen a, b, c, d, p und q gültig. Jedoch kann in ihrer
allgemeinen Form natürlich noch nicht erfüllt werden, daß y
und x natürliche Zahlen sind, weil (ad-bc) irgendeine
natürliche Zahl annehmen kann und deshalb x, y rationale
Zahlen sein können. Jedoch ist es natürlich nicht möglich,
eine Umschaltung von z. B. x = 1,35 mal mit dem
Frequenzteilungspaar P1 auszuführen.
Jedoch kann unabhänig von dem Wert (ad-bc) gezeigt werden,
daß die Phasenregelschleife in einen eingerasteten Zustand
geht, weil der resultierende Phasenfehler vor (!) dem
Tiefpaßfilter LPF Nullstellen aufweist, was aus einer
Kombination der Gleichungen (9) und (10) wie folgt gezeigt
werden kann:
(x/y = e/g) ⇔ (xe-yg = 0) (13)
Allgemein weisen die Nullstellen einen Abstand zueinander von
Z = (a-b) . p + (d-c) . q)
auf, was allgemein aus den Gleichungen (4), (5), (9), (10)
folgt, wobei angenommen wird, daß Z = x + y.
Aus der Gleichung (9), (10) folgt unmittelbar, daß natürliche
Zahlen x, y erhalten werden können, wenn (ad-bc) = 1
erfüllt ist. Dann ist der Abstand der Nullstellen:
Z = x + y = (a-b) . p + (d-c) . q
und die Anzahl von Teilungen x, y sind
x = qg = q . d-p . b
y = qe = p . a-q . c.
Das heißt, die Steuereinrichtung CTRL berechnet x, y und
somit die Länge des Umschaltungsmusters Z aus a, b, d, c und
aus p, q mit der Einschränkung (ad-bc) = 1. Es sei darauf
hingewiesen, daß ein derartiges Umschaltungsmuster Z nur
bedeutet, daß gefordert wird, das Paar P1 = (a, c) x-mal zu
wählen und das Paar P2 = (b, d) y-mal zu wählen. Allgemein
kann das Umschalten alternierend oder gemäß einem
vorgegebenen Muster ausgeführt werden. Das heißt, im Prinzip
ist es möglich, zunächst x-mal unter Verwendung von P1 zu
teilen und dann y-mal durch P2 zu teilen. In diesem Fall
würden die verbleibenden Fehler unter Verwendung von x, y,
z. B. jeweils wie in den Gleichungen (4), (5) angedeutet sein.
Wenn jedoch das Umschaltungsmuster einer Umschaltung zwischen
P1 und P2 optimiert wird, schwankt der verbleibende
Phasenfehler und somit die maximale Eigenphasen-
Jitteramplitude vor (!) dem Tiefpaßfilter LPF in einem
Intervall von
[-I, +I] with I = (g + e)/2 = Z/2q.
Es ist wichtig zu realisieren, daß mit der Wahl von Z (bei
gegebenem q) bereits vor dem Tiefpaßfiilter LPF ein
resultierender Phasenfehler erhalten werden kann, der in
einem minimalen Ausmaß schwankt und immer noch eine
Einrastung der Phasenregelschleife erlaubt. Wenn sogar vor
dem Tiefpaßfilter die durchschnittliche Änderung des
Phasenfehlers minimal ist, können die Anforderungen an die
Grenzfrequenz des Tiefpaßfilters LPF gelockert werden.
Insbesondere können die Phasenfehleränderungen vor dem LPF so
minimal sein, daß die entsprechenden Änderungen, die von dem
spannungsgesteuerten Oszillator ausgeführt werden, nachdem
das Phasenabweichungssignal S (z. B.) von dem LPF integriert
worden sind, so klein oder sogar insignifikant werden, so daß
der dadurch verursachte Phasen-Jitter extrem gering wird. Die
Werte können so gewählt werden, daß tatsächliche Änderungen,
die in der gesteuerten Spannung an dem Eingang des
spannungsgesteuerten Oszillators auftreten, Änderungen der
Ausgangsfrequenz f2 erzeugen würden, die sogar kleiner als
die eigenen eigentümlichen Änderungen des VCO selbst sein
würden. Beispiele dieser Tatsache werden nachstehend unter
Bezugnahme auf Fig. 3 beschrieben.
Jedoch ist es nicht notwendig, die Einschränkung (ad-bc) = 1
den Werten a, b, c, d aufzuerlegen, um zu erreichen, daß
eine Lösung der Gleichung (6), (7) immer mit x, y in
natürlichen Zahlen erhalten werden kann. Für den Fall
(ad-bc) < 1 kann das lineare Gleichungssystem (6), (7) umskaliert
werden, um noch eine allgemeine Lösung zu erlauben, nämlich:
a . x + b . y mit q: = q . (ad-bc) (11)
c . x + d . y mit p: = p . (ad-bc) (12)
Nun sind wegen der Gleichung (9), (10) auch die Lösungen
x und y des linearen Gleichungssystems (11), (12) natürliche
Zahlen. Das heißt, x und y können nun wie folgt definiert
werden:
x = dq-bp < 0
y = ap-cq < 0
In diesem Fall ist natürlich die Länge des
Umschaltungsmusters Z = x + y, z. B. die bereits
voranstehend erwähnte Länge des Umschaltungsmusters Z ist
allgemein
Z = (a-b) . p + (d-c) . q = x + y
Somit ist gezeigt worden, daß für irgendeinen vorher
gegebenen Wert p, q (p < q) und für irgendwelche gewünschten
Frequenzteilungsfaktoren a, b, c, d mit c ≦ a und d ≦ b immer
die Länge Z oder die Werte x, y positive natürliche Zahlen
sind, wobei der Phasenfehler vor dem Tiefpaßfilter LPF
jeweils eine Nullstelle nach einer Länge Z von Umschaltungen
aufweist.
Obwohl in der voranstehend angeführten Beschreibung nur der
Fall von n = 2 behandelt ist, um zu illustrieren, daß immer
eine Länge Z bestehend aus natürlichen Zahlen zur Umschaltung
zwischen zwei Paaren von Frequenzteilungsfaktoren (a, c) und
(b, d) gefunden werden kann, sei darauf hingewiesen, daß dies
analog auch für den allgemeinen Fall einer Verwendung von n < 2
Paaren fon Frequenzteilungsfaktoren zutrifft. Jeder
Frequenzteilungsfaktor a, der oben betrachtet wird, kann
natürlich in lineare Kombinationen von Produkten von
natürlichen Zahlen zerlegt werden, beispielsweise:
a = i . j + k . 1
Was spezifisch oben für den Fall n = 2 erläutert wurde,
trifft deshalb allgemein auch für n < 2 zu.
Wie voranstehend erläutert ist allgemein der Zusammenhang
xe-yg = 0 erfüllt. Dies ist auch unabhängig von der Tatsache,
wie das Umschaltungsmuster selbst gewählt wird. Selbst wenn
ein Auswählen eines ungeeigneten Umschaltungsmusters (z. B.
nacheinander x-mal P1 = (a, c) und danach y-mal P2 = (b, d))
gewählt wird, ist der resultierende Phasenfehler in dem
Ausgang des Phasendetektors PFD unter xe = yg. Das
Umschaltungsmuster kann immer derart bestimmt werden, daß der
resultierende Phasenfehler unter I = (e + g)/2 bleibt.
Wenn y/x = 1 ist (d. h. die Anzahl von Teilungen unter
Verwendung von P1 gleich der Anzahl von Teilungen unter
Verwendung von P2), dann wird offensichtlich der
durchschnittliche Phasenfehler über der Länge Z von
Umschaltungen minimiert, wenn alternierend P1, P2 verwendet
wird, d. h. wenn ein Grundmuster F1 = HL nacheinander
verwendet wird. Dies kann auf einen allgemeinen Fall
ausgeweitet werden, um das allgemeine Umschaltungsmuster für
Werte y/x ≠ 1 wie folgt zu bestimmen:
Fall 1: 1 = y/x ergibt Muster {F1} mit F1 = HL
Fall 2: 2 = y/x ergibt Muster {F2} mit F2 = HLH
Fall 2N: 2N = y/x ergibt Muster {F2N} mit F2N = H(N)LH(N)
Fall 2N+1: 2N+1 = y/x ergibt Muster {F2N+1} mit F2N+1 = H(N)LH(N+1) (14)
Fall 2: 2 = y/x ergibt Muster {F2} mit F2 = HLH
Fall 2N: 2N = y/x ergibt Muster {F2N} mit F2N = H(N)LH(N)
Fall 2N+1: 2N+1 = y/x ergibt Muster {F2N+1} mit F2N+1 = H(N)LH(N+1) (14)
H(N) bezeichnet N-Wiederholungen von H, d. h. H(2) = HH. Es
sei darauf hingewiesen, daß der resultierende Phasenfehler
für jedes der voranstehend erwähnten Muster {Fe} unter
(e + g)/2 bleibt.
In dem allgemeinen Fall n = y/x < m mit m = n+1, besteht
das allgemeine Muster {Fn,m;x,y} aus (mx-y)-mal Fn und
(y-nx)-mal Fm. Für ein Verschachteln von Fi und Fi+1 wird
die allgemeine Regel wie folgt angegeben:
Nach [(mx-y)/(y-nx)]-mal Fi wird das Muster Fi+1 einmal verwendet. Deshalb kann ein optimiertes Umschaltungsmuster immer gefunden werden, um den Phasenfehler unter (e + g)/2 zu halten.
Nach [(mx-y)/(y-nx)]-mal Fi wird das Muster Fi+1 einmal verwendet. Deshalb kann ein optimiertes Umschaltungsmuster immer gefunden werden, um den Phasenfehler unter (e + g)/2 zu halten.
Fig. 2-4 zeigt einen Algorithmus, wie die Phasenregelschleife
bezüglich des Umschaltungsmusters entworfen wird. Zunächst
werden im Schritt S2 die Faktoren p, q für die vorgewählten
Frequenzen f1, f2 bestimmt. Im Schritt S3 werden die
Teilungfaktoren a, b, c, d gemäß der Gleichungen (2), (3)
gewählt. Im Schritt S4 wird der Phasenfehler e, g gemäß der
Gleichungen (4), (5) berechnet. Im Schritt S5 werden die
berechneten Phasenfehler (e, g) gegenüber den gewünschten
Werten überprüft, um zu bestimmen, ob e, g akzeptabel ist.
Wenn im Schritt S5 der resultierende Phasenfehler e, g nicht
akzeptabel ist, werden neue Faktoren a, b, c, d im Schritt S3
gewählt. Wenn der Phasenfehleer e, g im Schritt S5 akzeptabel
ist, dann werden im Schritt S6 die Zahlen x, y aus den
Gleichungen (9), (10) berechnet. Im Schritt S7 wird das
Umschaltungsmuster {Fn,m;x,y} bestimmt und im Schritt S8
werden die Werte der gewählten Teilungsfaktoren a, b, c, d
und das Umschaltungsmuster F an die Wähler SEL1, SEL2
ausgegeben, wie in Fig. 2-1 angedeutet.
Nachstehend werden spezifische Beispiele unter Verwendung von
n = 2 unter Bezugnahme auf Fig. 3 illustriert. Unter
Bezugnahme auf Fig. 3 wird ferner ein optimales
Umschaltungsmuster diskutiert.
Die Beispiele EX1, EX2, EX3, EX4 in Fig. 3 betreffen eine
Wahl der vorgegebenen Frequenz f2 und der Referenzfrequenz
f1, wie f1/f2 = q/p = 6783/2990 gemäß der voranstehend
erwähnten Gleichung (1).
In Beispiel EX1: Schnelles Folgen I (nur für
Illustrationszwecke und kein Entwurfsvorschlag) ist die
Vergleichsfrequenz an der Phasendetektionseinrichtung PFD
maximal und gleich zu f1, da c = d = 1 ist. Zunächst wird das
schnellste mögliche Folgen in Beispiel EX1 erzielt. Jedoch
existieren relativ große Phasenfehler e, g vor dem
Tiefpaßfilter LPF. In diesem Fall wird die Grenzfrequenz des
Tischpassfilters LPF die Phasen-Jitter-Unterdrückung und
deshalb den Eigen-Phasen-Jitter, der von dem
spannungsgesteuerten Oszillator selbst erzeugt wird,
bestimmen. Das heißt, in diesem Fall muß die Grenzfrequenz
des Tiefpaßfilters LPF klein genug sein und für eine feste
Grenzfrequenz kann noch ein großer Jitter in der
Ausgangsfrequenz f2 vorhanden sein.
Kleinere Phasenfehler e, g können in dem Beispiel EX2:
schnelles Folgen II und dem Beispiel EX3: Jitter reduziert I
erzielt werden. In dem Beispiel EX2 kann eine vergleichsweise
schnelle Folgegeschwindigkeit noch erhalten werden, indem die
Werte von c = 3 und d = 4 gewählt werden. In dem Beispiel EX2
sind die Jitter-Amplituden nach der
Phasendetektionseinrichtung PFD, d. h. vor dem Tiefpaßfilter
LPF 117 mUi bzw. 20 mUi für EX2, EX3 (mUi = milli-Einheitsintervall
oder milli Unit interval, was dimensionslos
und das Maß für den Jitter ist, definiert als:
durchschnittliche Phasenabweichung/Periode des Signals).
In dem Beispiel EX4; Jitter reduziert II sind die
Phasenfehler e, g sehr klein, d. h. die Jitter-Amplituden nach
dem Phasendetektor PFD und vor dem Tiefpaßfilter LPF sind
bereits so klein wie 4 mUi. Selbst ohne eine Integration von
derartig kleinen Jitter-Amplituden durch das Tiefpaßfilter
LPF ist die dadurch verursachte Veränderung der
Ausgangsfrequenz f2 kleiner als der Eigenjitter von den
meisten Oszillatoren. Wie sich dem Beispiel EX4 entnehmen
läßt, kann dies bereits mit Frequenzteilungsfaktoren von nur
2 bis 3 Stellen erreicht werden. Unter Verwendung des
herkömmlichen Beispiels in Fig. 1b, ist p = 2990 . 106, d. h.,
man müsste einen Frequenzteilungsfaktor p verwenden, der 9
bis 10 Stellen umfaßt.
In dem Beispiel EX4 ist der Referenzfrequenzausgang von dem
ersten Teiler DIV1 an dem Phasendetektor PFD wenigstens ein
viertel oder 1/26 von f1. Dies ist jeweils ein Faktor von 750
oder 115 höher als eine Verwendung von p = 2990 in dem
herkömmlichen Fall. Somit ist die Phasenauflösung -
unabhängig von der Grenzfrequenz und der Verstärkung der
Tiefpaßfilter (des Tiefpaßfilters innerhalb des
Phasendetektors PFD und des eigentlichen Tiefpaßfilters LPF)
- auch größer um diesen Faktor. Zusätzlich kann die
Grenzfrequenz der Tiefpaßfilter deshalb auch um diesen Faktor
erhöht werden, was zu einem vereinfachten Filterentwurf
führt.
Fig. 3-2 zeigt ein Umschaltmuster Z zum Wählen der
Frequenzteilungspaare P1, P2 für das Beispiel EX4 in Fig. 3-1.
Wenn in Fig. 3-2 die Steuereinrichtung ein H an die Wähler
SEL1, SEL2 in Fig. 2 ausgibt, dann teilt der Teiler DIV1
durch b (in dem Beispiel EX4 durch 245) und der Teiler DIV2
teilt durch d (in dem Beispiel EX4 durch 108). Wenn die
Wähler SEL1, SEL2 ein "L" an die Teiler DIV1, DIV2 ausgeben,
wird das Frequenzteilungsfaktorpaar P1 gewählt, nämlich a = 152
und c = 67. Wenn "H" ausgegeben wird, dann wird P2 = (b, c)
gewählt. Wie in fig. 3-2 angedeutet, weist der
resultierende Phasenfehler vor (!) dem Tiefpaßfilter nach
2 = x + y = 33 Teilungen eine Nullstelle auf, wie voranstehend
diskutiert wurde.
Wie sich der Fig. 3-2 entnehmen läßt, verwendet das in dem
Beispiel verwendete Umschaltungsmuster Z H und L
anternierend, wobei ein Grundmuster F1F1F2 ("HLHLHLH")
viermal verwendet wird und ein anderes Grundmuster F1F2
("HLHLH") nur einmal verwendet wird. Wie in Fig. 3-2
angedeutet, entspricht das Umschaltungsmuster Z dem
optimierten Umschaltungsmuster Z, bei dem der resultierende
Phasenfehler und somit die maximale Eigen-Jitteramplitude vor
dem Tiefpaßfilter LPF nur in einem Intervall von [+I, -I]
schwankt. Ein nicht-optimiertes Umschaltungsmuster Z würde
beispielsweise x-mal ein "H" und y-mal ein "L" und dann
wiederum x-mal ein "H" etc. sein. Jedoch sollte bemerkt
werden, daß es immer möglich ist, ein Umschaltungsmuster Z zu
finden, welches aus Grundumschaltungsmustern Fi besteht, wie
voranstehend erläutert, um den Phasenfehler an dem Ausgang
des Phasendetektors in der am besten möglichen Weise zu
minimieren. Wenn das Umschaltungsmuster Z in dieser Weise
optimiert worden ist, kann das Umschaltungsmuster Z leicht
durch Auslesen von Fi-Muster aus einem Speicher realisiert
werden oder es kann durch Zustandsmaschinen (state machines)
unter Verwendung von kaskadierten Zuständen in einer
intelligenteren Lösung realisiert werden (FPGA-Design).
In dem Beispiel EX4 (x = 14 und y = 19) besteht das
Umschaltungsmuster {F1,2;14,19} somit aus F1, 2; 14, 19
mit 9-mal F1 und 5-mal F2, wie voranstehend für den
allgemeinen Fall erläutert wurde. Dies führt zu dem
Umschaltungsmuster, so wie es in Fig. 3-2 gezeigt ist.
Das Verschachtelungsmuster [(mx-y)/(y-nx)] in dem
Beispiel EX4 ist 9/5 = 1,8. In Fig. 3-2 ist die (symetrische)
Folge 22122 für die fünf Abstände gewählt worden. Der
resultierende Phasenfehler für das optimierte
Umschaltungsmuster in Fig. 3-2 ist immer unter (e + g)/2.
Es sei darauf hingewiesen, daß selbst für den allgemeinen
Fall die Folge von Abständen derart gewählt werden kann, daß
der resultierende Phasenfehler minimal (kleiner als (e + g)/2)
ist. Wie in der allgemeinen Ableitung voranstehend
gezeigt, besteht jedes Umschaltungsmuster, sogar ein sehr
langes Umschaltungsmuster, nur aus zwei unterschiedlichen
Teilmustern. Es kann abgeschätzt werden, daß jedes Teilmuster
gewöhnlicherweise kürzer als 10 Umschaltungen ist und in dem
Beispiel EX4 gibt es nur zwei bzw. drei Schritte. Ferner ist
auf Grundlage der obigen Erläuterungen die Erzeugung eines
Umschaltungsmusters mit einem niedrigen resultierenden
Phasenfehler bereits ausreichend durch x, y bestimmt.
Beispiele EX5, EX6 zeigen jeweils Situationen, bei denen
nicht die schnelle Folgegeschwindigkeit das Hauptaugenmerk
ist, sondern die Phasen- oder Frequenzauflösung in Schritten
von ppm (Teile pro Million oder parts per million). Wie sich
den Beispielen EX5, EX6 entnehmen läßt, ist die Länge des
Umschaltungsmusters Z extrem lang, jedoch sind die
resultierenden Phasenfehler e, g vergleichsweise niedrig. Nur
Teilungsfaktoren a, b, c, d mit zwei Stellen müssen verwendet
werden. Deshalb beziehen sich die Beispiele EX5, EX6
tatsächlich auf die Anforderung, einen Oszillator mit einer
hohen Stabilität bereitzustellen, der trotzdem sehr fein
abstimmbar ist (d. h. im Bereich von Hz bis milli Hz). Eine
niedrige Grenzfrequenz des LPFs kann gewählt werden.
Die Beispiele EX5, EX6 zeigen einen Fall, bei dem eine extrem
feine Auflösung der Phase, d. h. eine sehr hohe Anzahl von
Phasenvergleichen, ausgeführt werden sollte. Deshalb sind in
den Beispielen EX5, EX6 die Werte für p, q in den Beispielen
EX1-EX4 jeweils mit 1000 bzw. 1000000 multipliziert worden.
Natürlich ist die Folgegeschwindigkeit und die
Frequenzabstimmung in Schritten von ppm (parts per million)
auf Grund des gewählten insgesamten Referenzteilungsfaktors p
und des Referenzteilungsfaktors q erreicht werden. Jedoch ist
noch ersichtlich, daß nur Frequenzteilungsfaktoren a, b, c, d
mit zwei Stellen verwendet werden müssen, nämlich die
gleichen wie diejenigen, die in dem Beispiel EX3 verwendet
werden. Dies führt zu nahezu den gleichen Phasenfehlern e, g,
jedoch mit der Möglichkeit einer Abstimmung der
Ausgangsfrequenz f2 in Schritten von ppm. Gemäß der Jitter-
Anforderungen muß die Grenzfrequenz des Tiefpaßfilters LPF
auf die (beträchtliche) Länge des Umschaltungsmusters Z
angepaßt werden, d. h. daß über eine lange Zeitperiode eine
Integration durchgeführt werden muß, jedoch wird angenommen,
daß selbst wenn die Grenzfrequenz des Tiefpaßfilters LPF wie
in dem Beispiel EX3 gehalten wird, ein von dem
Umschaltungsmuster Z verursachter Phasen-Jitter in der
Ausgangsfrequenz f2 auftreten wird, der jedoch unterhalb
(d. h. milli Hz bis Hz) des Eigenjitters des
spannungsgesteuerten Oszillators VCO liegt, so daß keine
Probleme verursacht werden.
Der MTIE und der Jitter sollten in der Größenordnung von mUi
bleiben. Zugegebenermaßen wird die benötigte niedrige
Grenzfrequenz hier in ein extrem langes Umschaltmuster Z
umgesetzt. Selbst wenn jedoch Frequenzteilungsfaktoren a, b,
c, d mit nur zwei Stellen gewählt werden, stellt dieses lange
resultierende Umschaltungsmuster Z sicher, daß ein
Phasenvergleich in Schritten von ppm bei derartig hohen
Frequenzen von f1/f2 (p/q) ausgeführt werden kann. Die
Steuereinrichtung wird nur benötigt, um eine lange (LH) Folge
(Z ≈ 108 Umschaltungen) zu erzeugen, bis der Phasenfehler
eine Nullstelle nach dem Phasendetektor PFD und vor (!) dem
Tiefpaßfilter annimmt. Deshalb kann eine Feinabstimmung der
Phase oder der Frequenz in Schritten von ppm erreicht werden
und die Phasenregelschleife geht noch in einem eingerasteten
Zustand über, selbst wenn sie dies nur nach einer
beträchtlich langen Folgegeschwindigkeit (langes
Umschaltungsmuster Z) tut.
Wie voranstehend erläutert, erlaubt die Phasenregelschleife
der Erfindung eine wesentlich höhere Vergleichsfrequenz an
dem Phasendetektor PFD und erzielt somit eine wesentlich
verbesserte Phasenauflösung, was bei einem beliebigen
Frequenzverhältnis (p/q = f2/f1) erreicht werden kann. Somit
kann die erfindungsgemäße Phasenregelschleife PLL in
irgendwelchen Anwendungen verwendet werden, bei denen eine
gewünschte Ausgangsfrequenz f2 auf eine Referenzfrequenz f1
entweder bei einer hohen Folgegeschwindigkeit oder mit einer
extrem hohen Phasenauflösung und einem geringen Phasen-Jitter
eingerastet werden muß.
Claims (17)
1. Phasenregelschleife (PLL) zum Erzeugen eines
Ausgangssignals (f2) einer vorgegebenen Frequenz (f2)
und einer eingerasteten Phase relativ zu einem
Referenzsignal (f1) einer vorgegebenen Referenzfrequenz
(f1), umfassend:
- a) einen ersten Teiler (DIV1) zur Frequenzteilung des Referenzsignals (f1);
- b) einen zweiten Teiler (DIV2) zur Frequenzteilung des Ausgangssignals (f2);
- c) eine Phasendetektionseinrichtung (PFD) zum Erfassen einer Phasenabweichung zwischen dem geteilten Referenzsignal (f1/p) und dem geteilten Ausgangssignal (f2/q) und zum Ausgeben eines entsprechenden Phasenabweichungssignals (S); und
- d) eine Oszillatoreinrichtung (LPFM; VCO) zum Ausgeben des Ausgangssignals (f2) mit einer Frequenz (f2) entsprechend der Phasenabweichung, die von dem Phasenabweichungssignal (S) angezeigt wird;
- a) der erste Teiler (DIV1) zwei verschiedene wählbare Frequenzteilungsfaktoren a und b aufweist;
- b) der zweite Teiler (DIV2) zwei verschiedene wählbare Frequenzteilungsfaktoren c und d aufweist; und
- c) eine Steuereinrichtung (CTRL, SEL1, SEL2)
vorgesehen ist,
- 1. zum jeweiligen Wählen eines Frequenzteilungsfaktor-Paars bestehend aus einem Frequenzteilungsfaktor a und c bzw. eines Frequenzteilungsfaktor-Paars b und d jeweils des ersten und zweiten Teilers; und
- 2. zum Umschalten zwischen den zwei verschiedenen Frequenzteilungsfaktor-Paaren a, c und b, d entsprechend einem vorgegebenen Umschaltungsmuster einer vorgegebenen Länge (Z); wobei
- d) ein Teilungsfaktor p für den ersten Teiler
definiert ist und ein Teilungsfaktor q für den
zweiten Teiler definiert ist, so dass die folgende
Gleichung (1) erfüllt ist
f2 = p/q . f1 (1)
wobei f2 die vorgegebene Frequenz des Ausgangssignals ist und f1 die vorgegebene Referenzfrequenz des Referenzsignals ist, p, q, a, b, c, d natürliche Zahlen sind, p und q ohne gemeinsame Teiler sind und p, q, a, b, c, d so gewählt sind, dass die folgenden Beziehungen erfüllt sind: p < q, c < a, d < b und a, b, c, d < p; q; und wobei - e) in dem Umschaltungsmuster (Z) eine Anzahl x von
Teilungen unter Verwendung einer Wahl des ersten
Paars
x = (ap-cq)/(ad-bc) (10)
gleicht und eine Anzahl y von Teilungen unter Verwendung einer Wahl des zweiten Paars
y = (dq-bp)/(ad-bc) (11)
gleicht, wobei x, y beide größer 0 sind und wobei die vorgegebene Länge des Umschaltmusters Z = x + y ist.
2. Phasenregelschleife nach Anspruch 1,
dadurch gekennzeichnet, dass
a, b, c, d derart gewählt sind, dass die folgenden
Beziehungen (2) und (3) erfüllt sind:
c < p/q . a < c + 1 (2)
d-1 < p/q . b < d (3).
c < p/q . a < c + 1 (2)
d-1 < p/q . b < d (3).
3. Phasenregelschleife (PLL) nach Anspruch 2,
dadurch gekennzeichnet, dass
eine Phasenabweichung e des Phasenabweichungssignals (S)
e = p/q . a-c (4)
ist, wenn das erste Paar a, c gewählt wird, und eine Phasenabweichung g des Phasenabweichungssignals (S)
g = d-p/q . b (5)
ist, wenn das zweite Paar p, d gewählt wird, wobei e und g entweder beide positiv oder beide negativ sind, wobei die Gleichungen (4), (5) implizieren, dass (ad-cb) ungleich Null ist.
e = p/q . a-c (4)
ist, wenn das erste Paar a, c gewählt wird, und eine Phasenabweichung g des Phasenabweichungssignals (S)
g = d-p/q . b (5)
ist, wenn das zweite Paar p, d gewählt wird, wobei e und g entweder beide positiv oder beide negativ sind, wobei die Gleichungen (4), (5) implizieren, dass (ad-cb) ungleich Null ist.
4. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
a, b, c, d so gewählt sind, dass
ab-cd = 1
erfüllt ist, wobei x, y natürliche Zahlen sind.
ab-cd = 1
erfüllt ist, wobei x, y natürliche Zahlen sind.
5. Phasenregelschleife (PLL) nach Anspruch 4,
dadurch gekennzeichnet, dass
die Phasenabweichung e, g nach einer Länge Z des
Umschaltungsmusters mit Z = x + y = (a-b) . p + (d-c) . q gleich
Null ist, wobei die folgende Beziehung (13) erfüllt ist:
x . e-y . g = 0 (13)
wobei die Phasenregelschleife eingerastet ist.
x . e-y . g = 0 (13)
wobei die Phasenregelschleife eingerastet ist.
6. Phasenregelschleife (PLL) nach Anspruch 5,
dadurch gekennzeichnet, dass
für ein optimiertes Umschaltungsmuster (Z) die
Phasenabweichung in einem Intervall [-I, +I] mit
I = (g + e)/2 = Z/2q schwankt.
7. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
wenn a, b, c, d derart gewählt sind, daß ad-bc < 1 ist,
eine Länge Z des Umschaltungsmusters Z = (x' + y') ist,
wobei x' = d . q-b . p < 0 und y' = a . p-c . q < 0 ist und
x' and y' natürliche Zahlen sind.
8. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
die Oszillator-Einrichtung (LPFM, VCO) ein
Tiefpassfilter (LPFM) mit einer vorgegebenen
Grenzfrequenz und einen spannungsgesteuerten Oszillator
(VCO) umfasst.
9. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
die Steuereinrichtung zwei Wähler (SEL1, SEL2) umfasst,
die jeweils einem Teiler (DIV1, DIV2) zugeordnet sind,
und die Wähler (SEL1, SEL2) jeweils durch einen
Ausgangsimpuls von dem jeweiligen Teiler (DIV1, DIV2)
getriggert werden, um einen nächsten
Frequenzteilungsfaktor (a oder b; c oder d) gemäß einem
nächsten Eintrag in dem Umschaltungsmuster zu wählen und
nachdem der erste Wähler (SEL1) eine Umschaltung
zwischen Frequenzteilungsfaktoren (a und b) über der
vorgegebenen Länge (Z) der Umschaltungen gemäß dem
vorgegebenen Umschaltungsmuster beendet hat, beide
Wähler synchron eine Umschaltung beginnend mit dem
ersten Eintrag in dem Umschaltungsmuster erneut
beginnen.
10. Phasenregelschleife (PLL, Fig. 2-2) gemäß Anspruch 1,
dadurch gekennzeichnet, dass
die Steuereinrichtung zwei Wähler (SEL1, SEL2) umfasst,
die jeweils einem Teiler (DIV1, DIV2) zugeordnet sind,
und die Wähler (SEL1, SEL2) jeweils ein Schieberegister
(SHR1, SHR2) mit dem vorgegebenen Umschaltungsmuster (Z)
umfassen, wobei die Schieberegister jeweils durch einen
Impulsausgang von dem jeweiligen Teiler (DIV1 oder DIV2)
getriggert werden.
11. Phasenregelschleife (PLL, Fig. 2-3) gemäß Anspruch 1,
dadurch gekennzeichnet, dass
die Wähler (SEL1, SEL2) jeweils ein Schieberegister und
einen Umschaltungsmuster-Speicher umfassen und ein
Zähler (CN) zum Zählen der Anzahl von Impulsen des
Teilers (SEL1) vorgesehen ist, wobei der Zähler (CN) ein
in dem Umschaltungsmuster-Speicher (SPM) gespeichertes
Umschaltungsmuster (Z) erneut lädt, wenn der Zählwert
die Anzahl von Umschaltungen (Z) in der Länge (Z) des
Umschaltungsmusters überschreitet.
12. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
die Teiler (DIV1, DIV2) setzbare Zähler umfassen.
13. Phasenregelschleife (PLL) nach Anspruch 1 oder 7,
dadurch gekennzeichnet, dass
das Umschaltungsmuster als Fn,m;x,y definiert ist und (mx-y)-mal eine Umschaltungsfolge Fn und (y-nx)-mal ein Umschaltungsmuster Fm für n < y/x < m mit m = n+1 enthält,
wobei Fn,m allgemein aus F1 = HL, F2 = HLH, F2N = H(N)LH(N) und F2N+1 = H(N)LH(N+1) gegeben sind, wobei H eine Wahl der Teilungsfaktoren b; d anzeigt und L eine Wahl von Teilungsfaktoren a, c anzeigt und H(N) N-Wiederholungen von H andeutet; und
eine Verschachtelungsfolge von Folgen Fn und Fm so gewählt ist, dass nach (mx-y)/(y-nx)-mal Fn einmal Fm verwendet wird.
das Umschaltungsmuster als Fn,m;x,y definiert ist und (mx-y)-mal eine Umschaltungsfolge Fn und (y-nx)-mal ein Umschaltungsmuster Fm für n < y/x < m mit m = n+1 enthält,
wobei Fn,m allgemein aus F1 = HL, F2 = HLH, F2N = H(N)LH(N) und F2N+1 = H(N)LH(N+1) gegeben sind, wobei H eine Wahl der Teilungsfaktoren b; d anzeigt und L eine Wahl von Teilungsfaktoren a, c anzeigt und H(N) N-Wiederholungen von H andeutet; und
eine Verschachtelungsfolge von Folgen Fn und Fm so gewählt ist, dass nach (mx-y)/(y-nx)-mal Fn einmal Fm verwendet wird.
14. Phasenregelschleife (PLL) nach einem oder mehreren der
Ansprüche 1 bis 7,
dadurch gekennzeichnet, dass
der Oszillatoreinrichtung (LPFM, VCO) eine andere
Phasenregelschleife (PLL) mit den Merkmalen a)-i)
nachgeschaltet ist, die als Eingang das Ausgangssignal
(f2) der Oszillatoreinrichtung (LPFM, VCO) und als
Ausgang das Ausgangssignal (f2) aufweist.
15. Phasenregelschleife (PLL) nach den Ansprüchen 7 oder 5,
dadurch gekennzeichnet, dass
die Steuereinrichtung eine Wählereinrichtung (SEL1,
SEL2) umfasst zum Wählen des ersten Paars zur
Frequenzteilung in den ersten und zweiten Teilern, wenn
das Umschaltungsmuster (Z) ein L andeutet, und zum
Wählen des zweiten Paars zur Frequenzteilung in den
ersten und zweiten Teilern, wenn das Umschaltungsmuster
(Z) ein H andeutet.
16. Phasenregelschleife (PLL) nach Anspruch 1,
dadurch gekennzeichnet, dass
p = 2990, q = 6783, a = 152, b = 245, c = 67, d = 108, x = 14, y = 19
ist und eine Länge Z des Umschaltungsmusters 33 ist.
17. Phasenregelschleife (PLL) nach den Ansprüchen 16, 15 und
13, dadurch gekennzeichnet, dass
das optimierte Umschaltungsmuster (Z), das in einem
Umschaltungsmuster-Speicher der Steuereinrichtung
gespeichert ist, für die im Anspruch 16 angegebenen
Werte folgendermaßen definiert ist:
F1F1F2; F1F1F2; F1F2; F1F1F2; F1F1F2.
F1F1F2; F1F1F2; F1F2; F1F1F2; F1F1F2.
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