JP2001345453A - 液晶表示装置及びその作製方法 - Google Patents

液晶表示装置及びその作製方法

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Abstract

(57)【要約】 （修正有） 【課題】 信頼性の高い液晶表示装置を提供する。 【解決手段】 半導体層は、チャネル形成領域と、ＬＤ
Ｄ領域と、ソース領域及びドレイン領域とを有してい
る。ゲート電極は積層した第１ゲート電極と第２ゲート
電極で構成され、チャネル長方向の長さがそれぞれ異な
っている。ゲート電極をマスクとしてイオン注入を行う
ことにより、ゲート電極の厚さが異なることによるイオ
ンの侵入深さの違いを利用して、半導体層中のイオン濃
度が段階的に異なる領域を有するＬＤＤ領域を形成す
る。ＬＤＤ領域はゲート絶縁膜を間に挟んで前記第１の
ゲート電極と重なっている液晶表示装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子（半導体
薄膜を用いた素子）を用いた半導体表示装置、中でも特
に液晶表示装置に関する。また液晶表示装置を表示部に
用いた電子機器に関する。
【０００２】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて
薄膜トランジスタ（ＴＦＴ）を形成する技術が注目され
ている。薄膜トランジスタはＩＣや半導体表示装置のよ
うな電子デバイスに広く応用され、特に液晶表示装置、
液晶表示装置のスイッチング素子として開発が急がれて
いる。
【０００３】アクティブマトリクス型の液晶表示装置
は、画素部が有する複数の画素にそれぞれＴＦＴ（画素
ＴＦＴ）と、液晶セルとを有している。液晶セルは、画
素電極と、対向電極と、画素電極と対向電極の間に設け
られた液晶とを有している。そして画素電極にかかる電
圧を画素ＴＦＴによって制御することで、画素部に画像
が表示される。
【０００４】特に結晶構造を有する半導体膜を活性層と
して用いたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られ
ることから、同一基板上に機能回路を集積させて高精細
な画像表示を行う液晶表示装置を実現することが可能で
ある。
【０００５】本明細書において、前記結晶構造を有する
半導体膜とは、単結晶半導体、多結晶半導体、微結晶半
導体を含むものであり、さらに、特開平７−１３０６５
２号公報、特開平８−７８３２９号公報、特開平１０−
１３５４６８号公報、または特開平１０−１３５４６９
号公報で開示された半導体を含んでいる。
【０００６】アクティブマトリクス型液晶表示装置を構
成するためには、画素部だけでも１００〜２００万個の
結晶質ＴＦＴが必要となり、さらに周辺に設けられる機
能回路を付加するとそれ以上の結晶質ＴＦＴが必要であ
った。液晶表示装置に要求される仕様は厳しく、画像表
示を安定して行うためには、個々の結晶質ＴＦＴの信頼
性を確保することが必要であった。
【０００７】ＴＦＴの特性はオン状態とオフ状態の２つ
の状態に分けて考えることができる。オン状態の特性か
らは、オン電流、移動度、Ｓ値、しきい値などの特性を
知ることができ、オフ状態の特性ではオフ電流が重視さ
れている。
【０００８】しかし、結晶質ＴＦＴはオフ電流が高くな
りやすいという問題点があった。
【０００９】また、結晶質ＴＦＴは信頼性の面で依然Ｌ
ＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導
体基板上に作製されるトランジスタ）に及ばないとされ
ている。例えば、結晶質ＴＦＴを連続駆動させると移動
度やオン電流（ＴＦＴがオン状態にある時に流れる電
流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流
れる電流）の増加といった劣化現象が観測されることが
あった。この原因はホットキャリア効果であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられた。
【００１０】ＭＯＳトランジスタでは、オフ電流を下
げ、ドレイン近傍の高電界を緩和する方法として、低濃
度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知
られている。この構造はチャネル領域の外側に低濃度の
不純物領域を設けたものであり、この低濃度不純物領域
をＬＤＤ領域と呼んでいる。
【００１１】特にＬＤＤ領域がゲート絶縁膜を介してゲ
ート電極と重なる構造（ＧＯＬＤ（Gate-drain Overla
pped LDD）構造）を有している場合、ドレイン近傍の
高電界を緩和してホットキャリア効果を防ぎ、信頼性を
向上させることができた。なお本明細書においてＬＤＤ
領域がゲート絶縁膜を介してゲート電極と重なる領域を
Ｌｏｖ領域（第１のＬＤＤ領域）と呼ぶ。
【００１２】なおＧＯＬＤ（Gate-drain Overlapped
LDD）構造は、ＬＡＴＩＤ（Large-tilt-angle implant
ed drain）構造、または、ＩＴＬＤＤ（Inverse T LD
D）構造等としても知られている。そして、例えば、「M
utsuko Hatano,Hajime Akimoto and Takeshi Sakai,I
EDM97 TECHNICAL DIGEST,p523-526,1997」では、シリ
コンで形成したサイドウォールによるＧＯＬＤ構造であ
るが、他の構造のＴＦＴと比べ、きわめて優れた信頼性
が得られることが確認されている。
【００１３】なお本明細書においてＬＤＤ領域がゲート
絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ
領域（第２のＬＤＤ領域）と呼ぶ。
【００１４】Ｌｏｆｆ領域とＬｏｖ領域を併せ持つＴＦ
Ｔの作製方法はすでにいくつか提案されている。Ｌｏｖ
領域とＬｏｆｆ領域とを形成する方法としては、セルフ
アラインは用いずにマスクのみで形成する方法と、互い
に幅の異なる２層のゲート電極及びゲート絶縁膜を用い
てセルフアラインのみで形成する方法とが挙げられる。
【００１５】しかしマスクのみを用いる場合、Ｌｏｖ領
域とＬｏｆｆ領域を形成するのに２枚のマスクが必要と
なり、工程数が増加してしまう。一方セルフアラインの
みによってＬｏｖ領域とＬｏｆｆ領域を形成する場合、
マスクの数を増やさなくても良いので、工程数を抑える
ことは可能である。しかしゲート電極の幅とゲート絶縁
膜の厚さはそのままＬｏｖ領域とＬｏｆｆ領域の形成さ
れる位置に影響を与える。ゲート電極とゲート絶縁膜の
エッチングレートはたいていの場合大きく異なってお
り、エッチングによって、Ｌｏｖ領域とＬｏｆｆ領域の
微妙な位置あわせを制御するのが難しい。
【００１６】
【発明が解決しようとする課題】本発明は上記のことに
鑑み、Ｌｏｖ領域及びＬｏｆｆ領域を形成する際にマス
クの数を抑え、またＬｏｖ領域とＬｏｆｆ領域を所望の
位置に容易に形成できるようにすることを課題とする。
またオン状態とオフ状態の両方で良好な特性が得られる
結晶質ＴＦＴを実現することを課題とする。そして、そ
のような結晶質ＴＦＴで回路を形成した半導体回路を有
する信頼性の高い半導体表示装置を実現することを課題
とする。
【００１７】
【課題を解決するための手段】本発明は、ゲート電極を
用いたセルフアラインとマスクとを用いて半導体層に不
純物を添加し、Ｌｏｖ領域とＬｏｆｆ領域を形成した。
ゲート電極は２層の導電膜から形成されており、より半
導体層に近い層（第１のゲート電極）は遠い層（第２の
ゲート電極）よりも、チャネル長方向において長くなっ
ている。
【００１８】なお本明細書においてチャネル長方向と
は、ソース領域とドレイン領域の間をキャリアが移動す
る方向である。
【００１９】本発明では、第１のゲート電極と第２のゲ
ート電極のチャネル長方向（キャリアが移動する方向）
の長さ（以下単にゲート電極の幅と呼ぶ）が異なってい
る。そのため、第１及び第２のゲート電極をマスクとし
てイオン注入を行うことにより、ゲート電極の厚さが異
なることによるイオンの侵入深さの違いを利用して、第
２のゲート電極の下に位置する半導体層中のイオン濃度
を、第２のゲート電極の下に位置せず、かつ第１のゲー
ト電極の下に位置する半導体層中のイオン濃度より低く
することが可能である。そしてさらに、第２のゲート電
極の下に位置せず、かつ第１のゲート電極の下に位置す
る半導体層中のイオン濃度を、第１のゲート電極の下に
位置しない半導体層中のイオン濃度より低くすることが
可能である。
【００２０】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することが容易になった。
【００２１】以下に本発明の構成を示す。
【００２２】本発明によって絶縁表面上に形成された半
導体層と、前記半導体層に接するゲート絶縁膜と、前記
ゲート絶縁膜に接する第１のゲート電極と、前記第１の
ゲート電極に接する第２のゲート電極と、液晶セルとを
有する半導体表示装置であって、前記半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接するＬＤＤ
領域と、前記ＬＤＤ領域に接するソース領域及びドレイ
ン領域とを有しており、チャネル長の方向における前記
第１のゲート電極の幅は、チャネル長の方向における前
記第２のゲート電極の幅より広く、前記ＬＤＤ領域は前
記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重
なっており、前記液晶セルは画素電極と、対向電極と、
前記画素電極と前記対向電極の間に設けられた液晶とを
有しており、前記ソース領域または前記ドレイン領域
は、前記画素電極と電気的に接続されていることを特徴
とする半導体表示装置が提供される。
【００２３】本発明によって絶縁表面上に形成された半
導体層と、前記半導体層に接するゲート絶縁膜と、前記
ゲート絶縁膜に接する第１のゲート電極と、前記第１の
ゲート電極に接する第２のゲート電極と、液晶セルとを
有する半導体表示装置であって、前記半導体層は、チャ
ネル形成領域と、前記チャネル形成領域に接するＬＤＤ
領域と、前記ＬＤＤ領域に接するソース領域及びドレイ
ン領域とを有しており、チャネル長の方向における前記
第１のゲート電極の幅は、チャネル長の方向における前
記第２のゲート電極の幅より広く、前記ＬＤＤ領域は前
記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重
なっており、前記チャネル形成領域は前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なっており、前
記液晶セルは画素電極と、対向電極と、前記画素電極と
前記対向電極の間に設けられた液晶とを有しており、前
記ソース領域または前記ドレイン領域は、前記画素電極
と電気的に接続されていることを特徴とする半導体表示
装置が提供される。
【００２４】本発明によって絶縁表面上に形成された半
導体層と、該半導体層に接するゲート絶縁膜と、前記ゲ
ート絶縁膜に接する第１のゲート電極と、前記第１のゲ
ート電極に接する第２のゲート電極とを含むＴＦＴと、
液晶セルとを有する半導体表示装置であって、チャネル
長の方向における前記第１のゲート電極の幅は、チャネ
ル長の方向における前記第２のゲート電極の幅より広
く、前記第１のゲート電極は、端部における断面の形状
がテーパーであり、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接するＬＤＤ領域と、前記
ＬＤＤ領域に接するソース領域及びドレイン領域とを有
しており、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟
んで前記第１のゲート電極と重なっており、前記チャネ
ル形成領域は前記ゲート絶縁膜を間に挟んで前記第２の
ゲート電極と重なっており、前記液晶セルは画素電極
と、対向電極と、前記画素電極と前記対向電極の間に設
けられた液晶とを有しており、前記ソース領域または前
記ドレイン領域は、前記画素電極と電気的に接続されて
いることを特徴とする半導体表示装置が提供される。
【００２５】本発明は、前記ＬＤＤ領域が前記第２のゲ
ート電極をマスクとして前記半導体層に前記不純物を添
加することにより、自己整合的に形成されていることを
特徴としていても良い。
【００２６】本発明は、前記ＬＤＤ領域における不純物
濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の
範囲で濃度勾配を有する領域を含んでおり、チャネル形
成領域からの距離が増大するとともに不純物濃度が増加
することを特徴としていても良い。
【００２７】本発明によって絶縁表面上に形成された半
導体層と、該半導体層に接するゲート絶縁膜と、前記ゲ
ート絶縁膜に接する第１のゲート電極と、前記第１のゲ
ート電極に接する第２のゲート電極とをそれぞれ含む画
素ＴＦＴ及び駆動回路用ＴＦＴと、液晶セルとを有する
半導体表示装置であって、チャネル長の方向における前
記第１のゲート電極の幅は、チャネル長の方向における
前記第２のゲート電極の幅より広く、前記画素ＴＦＴの
半導体層は、前記ゲート絶縁膜を間に挟んで前記第２の
ゲート電極と重なるチャネル形成領域と、前記チャネル
形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なる第１のＬＤＤ領域と、前記
第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第
２のＬＤＤ領域に接するソース領域及びドレイン領域と
を有しており、前記駆動回路用ＴＦＴの半導体層は、前
記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重
なるチャネル形成領域と、該チャネル形成領域と接し、
かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電
極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と
接するソース領域またはドレイン領域とを含んでおり、
前記液晶セルは画素電極と、対向電極と、前記画素電極
と前記対向電極の間に設けられた液晶とを有しており、
前記画素ＴＦＴの前記ソース領域または前記ドレイン領
域は、前記画素電極と電気的に接続されていることを特
徴とする半導体表示装置が提供される。
【００２８】本発明によって絶縁表面上に形成された半
導体層と、該半導体層に接するゲート絶縁膜と、前記ゲ
ート絶縁膜に接する第１のゲート電極と、前記第１のゲ
ート電極に接する第２のゲート電極とをそれぞれ含む画
素ＴＦＴ及び駆動回路用ＴＦＴと、液晶セルとを有する
半導体表示装置であって、チャネル長の方向における前
記第１のゲート電極の幅は、チャネル長の方向における
前記第２のゲート電極の幅より広く、前記第１のゲート
電極は、端部における断面の形状がテーパーであり、前
記画素ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟
んで前記第２のゲート電極と重なるチャネル形成領域
と、前記チャネル形成領域に接し、かつ前記ゲート絶縁
膜を間に挟んで前記第１のゲート電極と重なる第１のＬ
ＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤ
Ｄ領域と、前記第２のＬＤＤ領域に接するソース領域及
びドレイン領域とを有しており、前記駆動回路用ＴＦＴ
の半導体層は、前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なるチャネル形成領域と、該チャネル
形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なる第３のＬＤＤ領域と、該第
３のＬＤＤ領域と接するソース領域またはドレイン領域
とを含んでおり、前記液晶セルは画素電極と、対向電極
と、前記画素電極と前記対向電極の間に設けられた液晶
とを有しており、前記画素ＴＦＴの前記ソース領域また
は前記ドレイン領域は、前記画素電極と電気的に接続さ
れていることを特徴とする半導体表示装置が提供され
る。
【００２９】本発明は、前記第１のＬＤＤ領域における
不純物濃度が、少なくとも１×１０17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
【００３０】本発明は、前記第３のＬＤＤ領域における
不純物濃度が、少なくとも１×１０17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
【００３１】本発明は、前記第１のＬＤＤ領域または前
記第３のＬＤＤ領域が、前記第２のゲート電極をマスク
として前記半導体層に前記不純物を添加することによ
り、自己整合的に形成されていることを特徴としていて
も良い。
【００３２】本発明によって絶縁表面上に形成された半
導体層と、ゲート絶縁膜と、第１のゲート電極と、第２
のゲート電極と、第１の配線と、第２の配線と、第１の
層間絶縁膜と、第２の層間絶縁膜と、中間配線と、液晶
セルとを有する半導体表示装置であって、前記ゲート絶
縁膜は前記半導体層を覆って前記絶縁表面上に形成され
ており、前記第１のゲート電極及び前記第１の配線は前
記ゲート絶縁膜に接して形成されており、前記第２のゲ
ート電極と前記第２の配線とは、それぞれ前記第１のゲ
ート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、前記第２のゲート電極及び前記
第２の配線は第２の導電膜から形成されており、前記第
１の層間絶縁膜は、前記第１及び第２のゲート電極と、
前記第１及び第２の配線と、前記ゲート絶縁膜とを覆っ
て形成されており、前記第２の層間絶縁膜は、前記第１
の層間絶縁膜上に形成されており、前記中間配線は、前
記第２の層間絶縁膜に設けられたコンタクトホールを介
して前記第１の層間絶縁膜に接するように、前記第２の
層間絶縁膜を覆って形成されており、前記中間配線は前
記コンタクトホールにおいて、前記第１の層間絶縁膜を
間に介して前記第２の配線と重なっており、前記半導体
層は、チャネル形成領域と、前記チャネル形成領域に接
するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域
及びドレイン領域とを有しており、チャネル長の方向に
おける前記第１のゲート電極の幅は、チャネル長の方向
における前記第２のゲート電極の幅より広く、前記チャ
ネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なっており、前記ＬＤＤ領域は前記ゲ
ート絶縁膜を間に挟んで前記第１のゲート電極と重なっ
ており、前記液晶セルは画素電極と、対向電極と、前記
画素電極と前記対向電極の間に設けられた液晶とを有し
ており、前記ソース領域または前記ドレイン領域は、前
記画素電極と電気的に接続されていることを特徴とする
半導体表示装置が提供される。
【００３３】本発明によって絶縁表面上に形成された半
導体層と、ゲート絶縁膜と、第１のゲート電極と、第２
のゲート電極と、第１の配線と、第２の配線と、第１の
層間絶縁膜と、第２の層間絶縁膜と、中間配線と、液晶
セルとを有する半導体表示装置であって、前記ゲート絶
縁膜は前記半導体層を覆って前記絶縁表面上に形成され
ており、前記第１のゲート電極及び前記第１の配線は前
記ゲート絶縁膜に接して形成されており、前記第２のゲ
ート電極と前記第２の配線とは、それぞれ前記第１のゲ
ート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、前記第２のゲート電極及び前記
第２の配線は第２の導電膜から形成されており、前記第
１の層間絶縁膜は、前記第１及び第２のゲート電極と、
前記第１及び第２の配線と、前記ゲート絶縁膜とを覆っ
て形成されており、前記第２の層間絶縁膜は、前記第１
の層間絶縁膜上に形成されており、前記中間配線は、前
記第２の層間絶縁膜に設けられた第１のコンタクトホー
ルを介して前記第１の層間絶縁膜に接するように、前記
第２の層間絶縁膜を覆って形成されており、前記中間配
線は前記第１のコンタクトホールにおいて、前記第１の
層間絶縁膜を間に介して前記第２の配線と重なってお
り、前記半導体層は、チャネル形成領域と、前記チャネ
ル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接
するソース領域及びドレイン領域とを有しており、前記
ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１の
ゲート電極と重なっており、前記チャネル形成領域は前
記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重
なっており、前記中間配線は、前記ゲート絶縁膜と、前
記第１の層間絶縁膜と、第２の層間絶縁膜とに設けられ
た第２のコンタクトホールを介して前記ソース領域また
は前記ドレイン領域に接続されており、前記液晶セルは
画素電極と、対向電極と、前記画素電極と前記対向電極
の間に設けられた液晶とを有しており、前記画素ＴＦＴ
の前記ソース領域または前記ドレイン領域は、前記画素
電極と電気的に接続されていることを特徴とする半導体
表示装置が提供される。
【００３４】本発明によって絶縁表面上に形成された半
導体層と、ゲート絶縁膜と、第１のゲート電極と、第２
のゲート電極と、第１の配線と、第２の配線と、第１の
層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽
膜と、液晶セルとを有する半導体表示装置であって、前
記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上
に形成されており、前記第１のゲート電極及び前記第１
の配線は前記ゲート絶縁膜に接して形成されており、前
記第２のゲート電極と前記第２の配線とは、それぞれ前
記第１のゲート電極と前記第１の配線とに接して形成さ
れており、前記第１のゲート電極及び前記第１の配線は
第１の導電膜から形成されており、前記第２のゲート電
極及び前記第２の配線は第２の導電膜から形成されてお
り、前記第１の層間絶縁膜は、前記第１及び第２のゲー
ト電極と、前記第１及び第２の配線と、前記ゲート絶縁
膜とを覆って形成されており、前記第２の層間絶縁膜
は、前記第１の層間絶縁膜上に形成されており、前記中
間配線は、前記第２の層間絶縁膜に設けられたコンタク
トホールを介して前記第１の層間絶縁膜に接するよう
に、前記第２の層間絶縁膜を覆って形成されており、前
記中間配線は前記コンタクトホールにおいて、前記第１
の層間絶縁膜を間に介して前記第２の配線と重なってお
り、前記半導体層は、チャネル形成領域と、前記チャネ
ル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接
するソース領域及びドレイン領域とを有しており、前記
ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１の
ゲート電極と重なっており、前記チャネル形成領域は前
記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重
なっており、前記遮蔽膜は前記中間配線と同じ導電膜か
ら形成されており、前記遮蔽膜は前記チャネル形成領域
と重なるように前記第２の層間絶縁膜上に形成されてお
り、前記液晶セルは画素電極と、対向電極と、前記画素
電極と前記対向電極の間に設けられた液晶とを有してお
り、前記ソース領域または前記ドレイン領域は、前記画
素電極と電気的に接続されていることを特徴とする半導
体表示装置が提供される。
【００３５】本発明によって絶縁表面上に形成された半
導体層と、ゲート絶縁膜と、第１のゲート電極と、第２
のゲート電極と、第１の配線と、第２の配線と、第１の
層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽
膜と、液晶セルとを有する半導体表示装置であって、前
記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上
に形成されており、前記第１のゲート電極及び前記第１
の配線は前記ゲート絶縁膜に接して形成されており、前
記第２のゲート電極と前記第２の配線とは、それぞれ前
記第１のゲート電極と前記第１の配線とに接して形成さ
れており、前記第１のゲート電極及び前記第１の配線は
第１の導電膜から形成されており、前記第２のゲート電
極及び前記第２の配線は第２の導電膜から形成されてお
り、前記第１の層間絶縁膜は、前記第１及び第２のゲー
ト電極と、前記第１及び第２の配線と、前記ゲート絶縁
膜とを覆って形成されており、前記第２の層間絶縁膜
は、前記第１の層間絶縁膜上に形成されており、前記中
間配線は、前記第２の層間絶縁膜に設けられた第１のコ
ンタクトホールを介して前記第１の層間絶縁膜に接する
ように、前記第２の層間絶縁膜を覆って形成されてお
り、前記中間配線は前記第１のコンタクトホールにおい
て、前記第１の層間絶縁膜を間に介して前記第２の配線
と重なっており、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接するＬＤＤ領域と、前記
ＬＤＤ領域に接するソース領域及びドレイン領域とを有
しており、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟
んで前記第１のゲート電極と重なっており、前記チャネ
ル形成領域は前記ゲート絶縁膜を間に挟んで前記第２の
ゲート電極と重なっており、前記中間配線は、前記ゲー
ト絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁
膜とに設けられた第２のコンタクトホールを介して前記
ソース領域または前記ドレイン領域に接続されており、
前記遮蔽膜は前記中間配線と同じ導電膜から形成されて
おり、前記遮蔽膜は前記チャネル形成領域と重なるよう
に前記第２の層間絶縁膜上に形成されており、前記液晶
セルは画素電極と、対向電極と、前記画素電極と前記対
向電極の間に設けられた液晶とを有しており、前記ソー
ス領域または前記ドレイン領域は、前記画素電極と電気
的に接続されていることを特徴とする半導体表示装置が
提供される。
【００３６】本発明によって基板上に形成された遮光膜
と、前記遮光膜を覆って前記基板上に形成された絶縁膜
と、前記絶縁膜上に形成された半導体層と、前記半導体
層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する
第１のゲート電極と、前記第１のゲート電極に接する第
２のゲート電極と、液晶セルとを有する半導体表示装置
であって、前記半導体層は、チャネル形成領域と、前記
チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領
域に接するソース領域及びドレイン領域とを有してお
り、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっており、前記チャネル形成
領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート
電極と重なっており、前記遮光膜は前記絶縁膜を介して
前記チャネル形成領域と重なっており、前記液晶セルは
画素電極と、対向電極と、前記画素電極と前記対向電極
の間に設けられた液晶とを有しており、前記ソース領域
または前記ドレイン領域は、前記画素電極と電気的に接
続されていることを特徴とする半導体表示装置が提供さ
れる。
【００３７】本発明によって基板上に形成された遮光膜
と、前記遮光膜を覆って前記基板上に形成された絶縁膜
と、前記絶縁膜上に形成された半導体層と、前記半導体
層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する
第１のゲート電極と、前記第１のゲート電極に接する第
２のゲート電極と、液晶セルとを有する半導体表示装置
であって、前記半導体層は、チャネル形成領域と、前記
チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領
域に接するソース領域及びドレイン領域とを有してお
り、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっており、前記チャネル形成
領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート
電極と重なっており、前記遮光膜は前記絶縁膜を介して
前記チャネル形成領域と重なっており、前記液晶セルは
画素電極と、対向電極と、前記画素電極と前記対向電極
の間に設けられた液晶とを有しており、前記ソース領域
または前記ドレイン領域は、前記画素電極と電気的に接
続されていることを特徴とする半導体表示装置が提供さ
れる。
【００３８】本発明は、前記絶縁膜がＣＭＰ研磨によっ
て平坦化されていることを特徴としていても良い。
【００３９】本発明は、前記半導体表示装置を用いるこ
とを特徴とするビデオカメラ、画像再生装置、ヘッドマ
ウントディスプレイまたはパーソナルコンピュータであ
っても良い。
【００４０】本発明によって絶縁表面上に半導体層を形
成する工程と、前記半導体層に接するようにゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接するように
第１の導電膜を形成する工程と、前記第１の導電膜に接
するように第２の導電膜を形成する工程と、前記第１の
導電膜と前記第２の導電膜をパターニングして第１のゲ
ート電極と第２のゲート電極とを形成する工程と、前記
半導体層の前記第１及び第２のゲート電極が形成されて
いる方から前記半導体層に第１の不純物を添加する工程
と、前記第１のゲート電極と前記第２のゲート電極とを
覆って前記半導体層上にマスクを形成し、前記半導体層
の前記マスクが形成されている方から前記第１の不純物
と同じ導電型を有する第２の不純物を添加することで、
前記半導体層中にチャネル形成領域と、前記チャネル形
成領域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ
領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領
域に接するソース領域及びドレイン領域とを形成する工
程と、前記半導体層と、前記第１のゲート電極と、前記
第２のゲート電極とを覆って、一層または複数の層から
なる層間絶縁膜を形成する工程と、前記層間絶縁膜にコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを介して前記ソース領域またはドレイン領域と電気的
に接続している画素電極を形成する工程と、を有する半
導体表示装置の作製方法であって、チャネル長方向にお
いて、前記第１のゲート電極は前記第２のゲート電極よ
りも長く、前記チャネル形成領域は前記ゲート絶縁膜を
間に挟んで前記第２のゲート電極と重なっており、前記
第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記
第１のゲート電極と重なっていることを特徴とする半導
体表示装置の作製方法が提供される。
【００４１】本発明によって絶縁表面上に半導体層を形
成する工程と、前記半導体層に接するようにゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接するように
第１の導電膜を形成する工程と、前記第１の導電膜に接
するように第２の導電膜を形成する工程と、前記第１の
導電膜と前記第２の導電膜をパターニングして第１のゲ
ート電極と第２のゲート電極とを形成する工程と、前記
半導体層の前記第１及び第２のゲート電極の形成されて
いる方から前記ゲート電極に第１の不純物を添加する工
程と、前記第１のゲート電極と前記第２のゲート電極と
を覆って前記半導体層上にマスクを形成し、前記半導体
層の前記マスクが形成されている方から前記第１の不純
物と同じ導電型を有する第２の不純物を添加すること
で、前記半導体層中にチャネル形成領域と、前記チャネ
ル形成領域に接する第１のＬＤＤ領域と、前記第１のＬ
ＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤ
Ｄ領域に接するソース領域及びドレイン領域とを形成す
る工程と、前記半導体層と、前記第１のゲート電極と、
前記第２のゲート電極とを覆って、一層または複数の層
からなる層間絶縁膜を形成する工程と、前記層間絶縁膜
にコンタクトホールを形成する工程と、前記コンタクト
ホールを介して前記ソース領域またはドレイン領域と電
気的に接続している画素電極を形成する工程と、を有す
る半導体表示装置の作製方法であって、チャネル長方向
において、前記第１のゲート電極は前記第２のゲート電
極よりも長く、前記チャネル形成領域は前記ゲート絶縁
膜を間に挟んで前記第２のゲート電極と重なっており、
前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで
前記第１のゲート電極と重なっていることを特徴とする
半導体表示装置の作製方法が提供される。
【００４２】本発明によって絶縁表面上に半導体層を形
成する工程と、前記半導体層に接するようにゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接するように
第１の形状の第１の導電層と、第１の形状の第２の導電
層とを形成する工程と、前記第１の形状の第１の導電
層、前記第１の形状の第２の導電層をエッチングして、
テーパー部を有する第１のゲート電極と、第２のゲート
電極を形成する工程と、前記ゲート絶縁膜を通過させて
前記半導体層に一導電型を付与する不純物元素を添加
し、第２のＬＤＤ領域を形成すると同時に、前記第１の
ゲート電極のテーパ−部を通過させて前記半導体層に一
導電型を付与する不純物元素を添加し、前記半導体層の
端部に向かって不純物濃度が増加する第１のＬＤＤ領域
を形成する工程と、前記テーパー部を有する第１のゲー
ト電極と第２のゲート電極をマスクとして一導電型を付
与する不純物元素を添加してソース領域またはドレイン
領域を形成する工程と、前記半導体層と、前記第１のゲ
ート電極と、前記第２のゲート電極とを覆って、一層ま
たは複数の層からなる層間絶縁膜を形成する工程と、前
記層間絶縁膜にコンタクトホールを形成する工程と、前
記コンタクトホールを介して前記ソース領域またはドレ
イン領域と電気的に接続している画素電極を形成する工
程と、を有する半導体表示装置の作製方法が提供され
る。
【００４３】本発明によって絶縁表面上に半導体層を形
成する工程と、前記半導体層に接するようにゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接するように
第１の導電膜を形成する工程と、前記第１の導電膜に接
するように第２の導電膜を形成する工程と、前記第２の
導電膜をエッチングし、第１の形状の第２の導電層とを
形成する工程と、前記第１の導電膜をエッチングし、第
１の形状の第１の導電層を形成する工程と、前記第１の
形状の第１の導電層、前記第１の形状の第２の導電層を
エッチングして、テーパー部を有する第１のゲート電極
と、第２のゲート電極とを形成する工程と、前記ゲート
絶縁膜を通過させて前記半導体層に一導電型を付与する
不純物元素を添加し、第２のＬＤＤ領域を形成すると同
時に、前記第１のゲート電極のテーパ−部を通過させて
前記半導体層に一導電型を付与する不純物元素を添加
し、前記半導体層の端部に向かって不純物濃度が増加す
る第１のＬＤＤ領域を形成する工程と、前記テーパー部
を有する第１のゲート電極と第２のゲート電極をマスク
として一導電型を付与する不純物元素を添加してソース
領域またはドレイン領域を形成する工程と、前記半導体
層と、前記第１のゲート電極と、前記第２のゲート電極
とを覆って、一層または複数の層からなる層間絶縁膜を
形成する工程と、前記層間絶縁膜にコンタクトホールを
形成する工程と、前記コンタクトホールを介して前記ソ
ース領域またはドレイン領域と電気的に接続している画
素電極を形成する工程と、を有する半導体表示装置の作
製方法が提供される。
【００４４】
【発明の実施の形態】図１に本発明の薄膜トランジスタ
の構造およびその作製方法を示す。
【００４５】基板１００上に下地膜１０１を形成する。
下地膜１０１は形成しなくとも良いが、下地膜１０１を
形成することは基板１００から半導体層への不純物拡散
を防ぐのに有効である。そして下地膜１０１上に公知の
方法で形成された結晶質半導体膜からなる半導体層１０
２、１０３を形成する。
【００４６】半導体層１０２、１０３を覆うようにゲー
ト絶縁膜１０４を形成する。そしてゲート絶縁膜１０４
上にゲート電極を形成するための第１の導電膜１０５と
第２の導電膜１０６とを形成する。なお第１の導電膜１
０５と第２の導電膜１０６は、エッチングで選択比の取
れる導電性材料であることが必要である。（図１
（Ａ））
【００４７】次に、半導体層１０２、１０３上にレジス
トによるマスク１０７、１０８を形成する。そしてマス
ク１０７、１０８を用いて第１の導電膜１０５と第２の
導電膜１０６をエッチングする（第１のエッチング処
理）ことで第１の形状の導電層１０９、１１０（第１の
形状の第１の導電層１０９ａ、１１０ａ、第１の形状の
第２の導電層１０９ｂ、１１０ｂ）が形成される。（図
１（Ｂ））
【００４８】ここで図２（Ａ）に図１（Ｂ）における第
１の形状の導電層１０９、１１０の拡大図を示す。図２
（Ａ）示すように第１の導電層１０９ａ、１１０ａ及び
第２の導電層１０９ｂ、１１０ｂの端部はテーパー状と
なる。またゲート絶縁膜１０４は、上記エッチングによ
って第１の形状の導電層１０９、１１０で覆われない領
域がエッチングされ薄くなり、第１の形状のゲート絶縁
膜１０４ａとなる。
【００４９】次に、図１（Ｃ）に示すように第２のエッ
チング処理を行う。第１の形状の第２の導電層１０９
ｂ、１１０ｂを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の形状の第１の導電層１０９
ａ、１１０ａを異方性エッチングし、第２の形状の導電
層１１３、１１４（第２の形状の第１の導電層１１３
ａ、１１４ａと第２の形状の第２の導電層１１３ｂ、１
１４ｂ）を形成する。
【００５０】ここで、図２（Ｂ）に図１（Ｃ）における
第２の形状の導電層１１３、１１４の拡大図を示す。図
２（Ｂ）に示すように、第２のエッチング処理により第
２の形状の第２の導電層１１３ｂ、１１４ｂは第２の形
状の第１の導電層１１３ａ、１１４ａよりもよりたくさ
んエッチングされている。また、マスク１０７、１０８
は第２のエッチング処理によってエッチングされ、マス
ク１１１、１１２となっている。また、第１の形状のゲ
ート絶縁膜１０４ａは、上記エッチングによって第２の
形状の導電層１１３、１１４で覆われない領域がさらに
エッチングされ薄くなり、第２の形状のゲート絶縁膜１
０４ｂとなる。
【００５１】マスク１１１、１１２を除去し、図１
（Ｄ）に示すように半導体層１０２、１０３に第１のド
ーピング処理を行い、ｎ型を付与する不純物元素を添加
する。ドーピングは、第２の形状の導電層１１３、１１
４を不純物元素に対するマスクとして用い、第２の形状
の第２の導電層１１３ａ、１１４ａの下側の領域にも不
純物元素が添加されるようにドーピングする。
【００５２】こうして、第２の導電層１１３ａ、１１４
ａと重なる第１の不純物領域１１５、１１６と、第１の
不純物領域よりも不純物の濃度が高い第２の不純物領域
１１７、１１８とが形成される。なお本実施例ではマス
ク１１１、１１２を除去してからｎ型を付与する不純物
元素を添加したが、本発明はこれに限定されない。図１
（Ｄ）の工程においてｎ型を付与する不純物元素を添加
してからマスク１１１、１１２を除去しても良い。
【００５３】次に第２の形状の導電層１１４を覆うよう
に半導体層１０３上にレジストからなるマスク１１９を
形成する。マスク１１９は第２の形状のゲート絶縁膜１
０４ｂを間に挟んで第２の不純物領域１１８と一部重な
っている。そして第２のドーピング処理を行いｎ型を付
与する不純物元素を添加する。この場合、第１のドーピ
ング処理よりもドーズ量を上げて低い加速電圧の条件と
してｎ型を付与する不純物元素をドーピングする。第２
のドーピング処理によって、チャネル形成領域１２４及
びＬｏｖ領域１２３の他に、自己整合的にソース領域１
２０、ドレイン領域１２１、Ｌｏｆｆ領域１２２が半導
体層１０３に形成される。また第２の形状の第１の導電
層１１３ａをマスクとした第２のドーピング処理によっ
て、半導体層１０２に第３の不純物領域１２５が形成さ
れる。（図１（Ｅ））
【００５４】本発明はマスク１１９のサイズを制御する
ことで、Ｌｏｆｆ領域１２２のサイズを自由に設定する
ことが可能である。
【００５５】そして、図１（Ｆ）に示すように、ｎチャ
ネル型ＴＦＴを形成する半導体層１０３はレジストマス
ク１２６で全面を被覆する。そして第２の形状の導電層
１１３を不純物元素に対するマスクとして用いた第３の
ドーピング処理によって、ｐチャネル型ＴＦＴを形成す
る半導体層１０２にｐ型を付与する不純物元素を有する
ソース領域１２７、ドレイン領域１２８及びＬｏｖ領域
１２９とチャネル形成領域１３０を自己整合的に形成す
る。
【００５６】ソース領域１２７、ドレイン領域１２８及
びＬｏｖ領域１２９にはそれぞれ異なる濃度でｎ型を付
与する不純物が添加されているが、ｐ型を付与する不純
物元素の濃度がｎ型を付与する不純物元素の濃度よりも
十分に高くなるようにすることで、ソース領域１２７、
ドレイン領域１２８及びＬｏｖ領域１２９の導電型をｐ
型とした。
【００５７】以上までの工程でそれぞれの半導体層１０
２、１０３に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層１
０２、１０３と重なる第２の形状の導電層１１３、１１
４がゲート電極として機能する。第２の形状の第１の導
電層１１３ａ、１１４ａを第１のゲート電極、第２の形
状の第２の導電層１１３ｂ、１１４ｂを第２のゲート電
極と呼ぶ。
【００５８】次に導電型の制御を目的として、それぞれ
の半導体層に添加された不純物元素を活性化する工程を
行う。ただし、１０５、１０６に用いた導電性の材料が
熱に弱い場合には、配線等を保護するため層間絶縁膜
（シリコンを主成分とする）を形成した後で活性化を行
うことが好ましい。
【００５９】さらに、３〜１００％の水素を含む雰囲気
中で熱処理を行い、半導体層１０２、１０３を水素化す
る工程を行う。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【００６０】以上の工程が終了すると、ｐチャネル型Ｔ
ＦＴ１４１、ｎチャネル型ＴＦＴ１４２が完成する。
【００６１】なお図１及び図２では、チャネル長方向に
おける第２のゲート電極１１３ｂ、１１４ｂの長さと比
べ、第２の形状の第１のゲート電極１１３ａ、１１４ａ
のほうが長くなっている領域の表面が平坦であるように
図示されているが、実際は非常に小さいテーパー角を有
するテーパー状となっている。なお、エッチング条件に
よっては、平坦にすることも可能である。
【００６２】上述したように、本発明では、第１のゲー
ト電極と第２のゲート電極のチャネル長方向（キャリア
が移動する方向）の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっている。そのため、第１及び第２のゲート
電極をマスクとしてイオン注入を行うことにより、ゲー
ト電極の厚さが異なることによるイオンの侵入深さの違
いを利用して、第２のゲート電極の下に位置する半導体
層中のイオン濃度を、第２のゲート電極の下に位置せ
ず、かつ第１のゲート電極の下に位置する半導体層中の
イオン濃度より低くすることが可能である。そしてさら
に、第２のゲート電極の下に位置せず、かつ第１のゲー
ト電極の下に位置する半導体層中のイオン濃度を、第１
のゲート電極の下に位置しない半導体層中のイオン濃度
より低くすることが可能である。
【００６３】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することが容易になった。
【００６４】
【実施例】以下、本発明の実施例について説明する。
【００６５】（実施例１）本実施例では、同一基板上に
画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎ
チャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作
製する方法について詳細に説明する。
【００６６】まず、図３（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、アルミノホウケイ酸
ガラスなどのガラス、または石英基板から成る基板３０
０上に酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜などの絶縁膜から成る下地膜３０１を形成す
る。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される酸化窒化シリコン膜を１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を
５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚
さに積層形成する。なお図３（Ａ）では２層構造である
下地膜３０１を１つの層で示した。本実施例では下地膜
３０１が２層構造である例を示したが、前記絶縁膜の単
層膜または３層以上積層させた構造として形成しても良
い。
【００６７】半導体層３０２〜３０４は、非晶質構造を
有する半導体膜をレーザー結晶化法や公知の熱結晶化法
を用いて作製した結晶質半導体膜で形成する。この半導
体層３０２〜３０４の厚さは２５〜８０ｎｍ（好ましく
は３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜
の材料に限定はないが、好ましくはシリコンまたはシリ
コンゲルマニウム（ＳｉＧｅ）合金などで形成すると良
い。
【００６８】公知の結晶化方法としては、電熱炉を使用
した熱結晶化方法、レーザー光を用いたレーザーアニー
ル結晶化法、赤外光を用いたランプアニール結晶化法、
触媒金属を用いた結晶化法がある。
【００６９】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm2(代表的には２０
０〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。
【００７０】次いで、半導体層３０２〜３０４を覆うゲ
ート絶縁膜３０５を形成する。ゲート絶縁膜３０５はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で
形成する。勿論、ゲート絶縁膜はこのような酸化窒化シ
リコン膜に限定されるものでなく、他のシリコンを含む
絶縁膜を単層または積層構造として用いても良い。例え
ば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ
法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを
混合し、反応圧力４０Pa、基板温度３００〜４００℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製される酸化シリコン膜は、その後４００〜５００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
【００７１】そして、ゲート絶縁膜３０５上にゲート電
極を形成するための第１の導電膜３０６と第２の導電膜
３０７とを形成する。本実施例では、第１の導電膜３０
６をＴａで５０〜１００ｎｍの厚さに形成し、第２の導
電膜３０７をＷで１００〜３００ｎｍの厚さに形成す
る。
【００７２】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。
【００７３】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％または９９．９９％のＷターゲッ
トを用い、さらに成膜時に気相中からの不純物の混入が
ないように十分配慮してＷ膜を形成することにより、抵
抗率９〜２０μΩｃｍを実現することができる。
【００７４】なお、本実施例では、第１の導電膜３０６
をＴａ、第２の導電膜３０７をＷとしたが、特に限定さ
れず、エッチングの選択比のとれる導電性材料であれば
良い。第１の導電膜３０６と第２の導電膜３０７は、い
ずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた
元素、または前記元素を主成分とする合金材料若しくは
化合物材料で形成してもよい。また、リン等の不純物元
素をドーピングした多結晶シリコン膜に代表される半導
体膜を用いてもよい。本実施例以外の他の組み合わせの
一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成
し、第２の導電膜をＷとする組み合わせ、第１の導電膜
を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡ
ｌとする組み合わせ、第１の導電膜を窒化タンタル（Ｔ
ａＮ）で形成し、第２の導電膜をＣｕとする組み合わせ
で形成することが好ましい。（図３（Ｂ））
【００７５】次に、レジストによるマスク３０８〜３１
１を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。
【００７６】なお図３（Ｃ）では図示しなかったが、上
記エッチング条件では、レジストによるマスクの形状を
適したものとすることにより、基板側に印加するバイア
ス電圧の効果により第１の導電層及び第２の導電層の端
部がテーパー状となる。テーパー部の角度は１５〜４５
°となる。ゲート絶縁膜上に残渣を残すことなくエッチ
ングするためには、１０〜２０％程度の割合でエッチン
グ時間を増加させると良い。Ｗ膜に対する酸化窒化シリ
コン膜の選択比は２〜４（代表的には３）であるので、
オーバーエッチング処理により、酸化窒化シリコン膜が
露出した面は２０〜５０nm程度エッチングされることに
なる。また図３（Ｃ）では図示しなかったが、ゲート絶
縁膜３０５は、上記エッチングによって第１の形状の導
電層３１２〜３１５で覆われない領域が２０〜５０nm程
度エッチングされ薄くなり、第１の形状のゲート絶縁膜
３０５ａとなる。
【００７７】こうして、第１のエッチング処理により第
１の形状の第１の導電層と第１の形状の第２の導電層と
から成る第１の形状の導電層３１２〜３１５（第１の導
電層３１２ａ〜３１５ａと第２の導電層３１２ｂ〜３１
５ｂ）を形成する。
【００７８】次に、図３（Ｄ）に示すように第２のエッ
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Pa
の圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MH
z)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
３２０〜３２３（第１の導電層３２０ａ〜３２３ａと第
２の導電層３２０ｂ〜３２３ｂ）を形成する。また図３
（Ｄ）では図示しなかったが、第１の形状のゲート絶縁
膜３０５ａは、上記エッチングによって第２の形状の導
電層３２０〜３２３で覆われない領域がさらに２０〜５
０nm程度エッチングされ薄くなり、第２の形状のゲート
絶縁膜３０５ｂとなった。また、マスク３０８〜３１１
は第２のエッチング処理によってエッチングされ、マス
ク３１６〜３１９となっている。
【００７９】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【００８０】そして、マスク３１６〜３１９を除去し、
図４（Ａ）に示すように第１のドーピング処理を行い、
ｎ型を付与する不純物元素を添加する。例えば、加速電
圧を７０〜１２０ｋｅＶとし、１×１０13atoms/cm2の
ドーズ量で行う。ドーピングは、第２の形状の第２の導
電層３２０ｂ〜３２２ｂを不純物元素に対するマスクと
して用い、第２の形状の第１の導電層３２０ａ〜３２２
ａの下側の領域にも不純物元素が添加されるようにドー
ピングする。こうして、第２の形状の第１の導電層３２
０ａ〜３２２ａと重なる第１の不純物領域３２５〜３２
７と、第１の不純物領域よりも不純物の濃度が高い第２
の不純物領域３２８〜３３０とが形成される。なお本実
施例ではマスク３１６〜３１９を除去してからｎ型を付
与する不純物元素を添加したが、本発明はこれに限定さ
れない。図４（Ａ）の工程においてｎ型を付与する不純
物元素を添加してからマスク３１６〜３１９を除去して
も良い。
【００８１】次に第２の形状の第２の導電層３１８を覆
うように半導体層３０４上にレジストからなるマスク３
３１を形成する。マスク３３１は第２の形状のゲート絶
縁膜３０５ｂを間に挟んで第２の不純物領域３３０と一
部重なっている。そして第２のドーピング処理を行いｎ
型を付与する不純物元素を添加する。この場合、第１の
ドーピング処理よりもドーズ量を上げて低い加速電圧の
条件としてｎ型を付与する不純物元素をドーピングす
る。（図４（Ｂ））ドーピングの方法はイオンドープ法
若しくはイオン注入法で行えば良い。イオンドープ法の
条件はドーズ量を１×１０13〜５×１０14atoms/cm2と
し、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を
付与する不純物元素として１５族に属する元素、典型的
にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここで
はリン（Ｐ）を用いる。この場合、第２の形状の導電層
３２０、３２１がｎ型を付与する不純物元素に対するマ
スクとなり、自己整合的にソース領域３３２〜３３４、
ドレイン領域３３５〜３３７、中間領域３３８、Ｌｏｖ
領域３３９〜３４０が形成される。またマスク３３１に
よってＬｏｆｆ領域３４１が形成される。ソース領域３
３２〜３３４、ドレイン領域３３５〜３３７には１×１
０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与す
る不純物元素を添加する。
【００８２】本発明はマスク３３１のサイズを制御する
ことで、Ｌｏｆｆ領域３４１の、キャリアが移動する方
向における長さを自由に設定することが可能である。
【００８３】ｎ型を付与する不純物元素は、Ｌｏｆｆ領
域で１×１０17〜１×１０18atoms/cm3の濃度となるよ
うにし、Ｌｏｖ領域で１×１０16〜３×１０18atoms/cm
3の濃度となるようにする。
【００８４】なお図４（Ｂ）において、上述したような
条件でｎ型を付与する不純物元素をドーピングする前ま
たは後に、半導体層３０４上にマスク３３１を形成した
状態で加速電圧を７０〜１２０ｋｅＶとしｎ型を付与す
る不純物元素をドーピングしても良い。上記工程によっ
て、画素ＴＦＴのＬｏｆｆ領域となる部分３４１のｎ型
を付与する不純物元素の濃度を抑えつつ、駆動回路に用
いられるｎチャネル型ＴＦＴのＬｏｖ領域となる部分３
４０のｎ型を付与する不純物元素の濃度を高めることが
できる。画素ＴＦＴのＬｏｆｆ領域となる部分３４１の
ｎ型を付与する不純物元素の濃度を抑えることで、画素
ＴＦＴのオフ電流を低減することが可能である。また駆
動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域と
なる部分３４０のｎ型を付与する不純物元素の濃度を高
めることで、ホットキャリア効果による、ドレイン近傍
の高電界によって発生したホットキャリアが劣化現象を
引き起こすのを防ぐことができる。この工程において、
駆動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域
となる部分３４０の、ｎ型を付与する不純物元素の濃度
は、５×１０17〜５×１０19atoms/cm3であることが望
ましい。
【００８５】そして、図４（Ｃ）に示すように、ｐチャ
ネル型ＴＦＴを形成する半導体層３０２に一導電型とは
逆の導電型の不純物元素が添加されたソース領域３６０
と、ドレイン領域３６１と、Ｌｏｖ領域３４２を形成す
る。第２の形状を有する導電層３２０を不純物元素に対
するマスクとして用い、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する半導体
層３０３、３０４はレジストマスク３４３で全面を被覆
しておく。ソース領域３６０及びドレイン領域３６１
と、Ｌｏｖ領域３４２とにはそれぞれ異なる濃度でリン
が添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオ
ンドープ法で形成し、そのいずれの領域においても不純
物濃度を２×１０20〜２×１０21atoms/cm3となるよう
にする。実際には、ソース領域３６０と、ドレイン領域
３６１と、Ｌｏｖ領域３４２に含まれるボロンは、第２
のドーピング処理と同様に半導体層上に位置するテーパ
ー状となっている導電層や絶縁膜の膜厚による影響を受
け、不純物元素の濃度も変化している。
【００８６】以上までの工程でそれぞれの半導体層３０
２〜３０４に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層３
０２〜３０４と重なる第２の形状の導電層３２０〜３２
２がゲート電極として機能する。また、３２３は容量配
線として機能する。
【００８７】こうして導電型の制御を目的として、それ
ぞれの半導体層に添加された不純物元素を活性化する工
程を行う。この工程はファーネスアニール炉を用いる熱
アニール法で行う。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）を適用す
ることができる。熱アニール法では酸素濃度が１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４
００〜７００℃、代表的には５００〜６００℃で行うも
のであり、本実施例では５００℃で４時間の熱処理を行
う。ただし、第１の導電膜３０６、第２の導電膜３０７
が熱に弱い場合には、ゲート電極、配線等を保護するた
め層間絶縁膜（シリコンを主成分とする）を形成した後
で活性化を行うことが好ましい。
【００８８】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【００８９】次いで、第１の層間絶縁膜３４４は酸化窒
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
３４５を形成する。
【００９０】そして第２の層間絶縁膜３４５の容量配線
３２３上にコンタクトホールを形成し、前記第１の層間
絶縁膜３４４の一部を露出させる。次に中間配線３４６
を容量配線３２３上のコンタクトホールを介して第１の
層間絶縁膜３４４に接するように形成した。（図４
（Ｄ））
【００９１】次に第２の層間絶縁膜３４５上に、有機絶
縁物材料から成る第３の層間絶縁膜３４７を形成する。
【００９２】そして、第２の形状のゲート絶縁膜３０５
ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５
にコンタクトホールを形成し、該コンタクトホールを介
して、ソース領域３６０、３３３、３３４と接するよう
にソース配線３４８〜３５０を形成した。また同様に、
ドレイン領域３６１、３３６と接するドレイン配線３５
１を形成する（図５（Ａ））。ドレイン領域３３７と中
間配線３４６とは、ドレイン配線３５２によって電気的
に接続される。
【００９３】なお、第２の形状のゲート絶縁膜３０５
ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４
５、第３の層間絶縁膜３４７がＳｉＯ2膜またはＳｉＯ
Ｎ膜の場合、ＣＦ4とＯ2とを用いたドライエッチングで
コンタクトホールを形成するのが好ましい。また第２の
形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４
４、第２の層間絶縁膜３４５、第３の層間絶縁膜３４７
が有機樹脂膜の場合、ＣＨＦ 3を用いたドライエッチン
グ、またはＢＨＦ（緩衝フッ酸：ＨＦ＋ＮＨ4Ｆ）でコ
ンタクトホールを形成するのが好ましい。また第２の形
状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、
第２の層間絶縁膜３４５、第３の層間絶縁膜３４７が異
なる材料で形成されている場合、膜ごとにエッチングの
方法及び用いるエッチャントやエッチングガスの種類を
変えることが好ましいが。エッチングの方法及び用いる
エッチャントやエッチングガスを全て同じにしてコンタ
クトホールを形成しても良い。
【００９４】容量配線３２３と中間配線３４６との間に
第１の層間絶縁膜３４４が接して設けられている部分
に、保持容量が形成される。
【００９５】次に、有機樹脂からなる第４層間絶縁膜３
５３を形成する。有機樹脂としてはポリイミド、ポリア
ミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。特に、第４層間絶縁膜３５３は平
坦化の意味合いが強いので、平坦性に優れたアクリルが
好ましい。本実施例ではＴＦＴによって形成される段差
を十分に平坦化しうる膜厚でアクリル膜を形成する。好
ましくは１〜５μm（さらに好ましくは２〜４μm）とす
れば良い。
【００９６】次に第４層間絶縁膜３５３に、中間配線３
５２に達するコンタクトホールを形成し、画素電極３５
４を形成する。本実施例では酸化インジウム・スズ（Ｉ
ＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを
行って画素電極３５４を形成する。また、酸化インジウ
ムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導
電膜を用いても良い。この画素電極３５４が液晶セルの
画素電極となる。（図５（Ｂ））
【００９７】次に、図６に示すように、図５（Ｂ）の状
態のアクティブマトリクス基板に配向膜３５５を形成す
る。通常液晶表示素子の配向膜にはポリイミド樹脂を用
いる。配向膜を形成した後、ラビング処理を施して液晶
分子がある一定のプレチルト角を持って配向するように
した。また図６には示さないが、対向基板とアクティブ
マトリクス基板との間にスペーサを有していても良い。
【００９８】一方、対向側の対向基板３５６に対向電極
３５７および配向膜３５８を形成する。図６では図示し
ないが対向基板３５６上に遮蔽膜を有していても良い。
その場合、遮蔽膜はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５
０〜３００nmの厚さで形成する。そして、画素部と駆動
回路が形成されたアクティブマトリクス基板と対向基板
とをシール剤（図示せず）で貼り合わせる。シール剤に
はフィラー（図示せず）が混入されていて、このフィラ
ー（場合によってはスペーサも）によって均一な間隔を
持って２枚の基板が貼り合わせられる。その後、両基板
の間に液晶材料３５９を注入する。液晶材料には公知の
液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電
場に対して透過率が連続的に変化する電気光学応答性を
示す、無しきい値反強誘電性混合液晶を用いることもで
きる。この無しきい値反強誘電性混合液晶には、Ｖ字型
の電気光学応答特性を示すものもある。このようにして
図６に示すアクティブマトリクス型液晶表示装置が完成
する。
【００９９】本実施例において、画素ＴＦＴ４０１の半
導体層は、ソース領域４０４、ドレイン領域４０５、Ｌ
ｏｆｆ領域４０６、Ｌｏｖ領域４０７、チャネル形成領
域４０８、中間領域４０９を含んでいる。Ｌｏｆｆ領域
４０６は第２の形状のゲート絶縁膜３０５ｂを介してゲ
ート電極３１８と重ならないように設けられている。ま
たＬｏｖ領域４０７は第２の形状のゲート絶縁膜３０５
ｂを介してゲート電極３１８と重なるように設けられて
いる。このような構造はホットキャリア効果によるオフ
電流を低減する上で非常に効果的である。
【０１００】また、本実施例では画素ＴＦＴ４０１はダ
ブルゲート構造としているが、本発明では画素ＴＦＴは
シングルゲート構造やその他のマルチゲート構造を有し
ていても良い。ダブルゲート構造とすることで実質的に
二つのＴＦＴが直列された構造となり、オフ電流をさら
に低減することができるという利点がある。
【０１０１】また本実施例では画素用ＴＦＴ４０１はｎ
チャネル型ＴＦＴであるが、ｐチャネル型ＴＦＴであっ
てもかまわない。
【０１０２】なお、本実施例のアクティブマトリクス基
板は、画素部だけでなく駆動回路部にも最適な構造のＴ
ＦＴを配置することにより、非常に高い信頼性を示し、
動作特性も向上しうる。
【０１０３】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔ４０３として用いる。なお、ここでいう駆動回路とし
ては、シフトレジスタ、バッファ、レベルシフタ、サン
プリング回路（サンプル及びホールド回路）などが含ま
れる。デジタル駆動を行う場合には、Ｄ／Ａコンバータ
などの信号変換回路も含まれ得る。
【０１０４】本実施例の場合、ＣＭＯＳ回路のｎチャネ
ル型ＴＦＴ（駆動回路用ｎチャネル型ＴＦＴ）４０３の
半導体層は、ソース領域４２１、ドレイン領域４２２、
Ｌｏｖ領域４２３及びチャネル形成領域４２４を含んで
いる。
【０１０５】駆動回路用ｐチャネル型ＴＦＴ４０２の半
導体層は、ソース領域４１０、ドレイン領域４１１、Ｌ
ｏｖ領域４１２、チャネル形成領域４１３を含んでい
る。Ｌｏｖ領域４１２は第２の形状のゲート絶縁膜３０
５ｂを介してゲート電極３２０と重なるように設けられ
ている。なお本実施例において駆動回路用ｐチャネル型
ＴＦＴ４０２はＬｏｆｆ領域を有していないが、Ｌｏｆ
ｆ領域を有する構成にしても良い。
【０１０６】上述したように本発明では、ゲート電極の
チャネル長方向の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっているため、ゲート電極をマスクとしてイ
オン注入を行うことにより、ゲート電極の厚さが異なる
ことによるイオンの侵入深さの違いを利用して、第１の
ゲート電極の下に位置する半導体層中のイオン濃度を、
第１のゲート電極の下に位置しない半導体層中のイオン
濃度より低くすることが可能である。
【０１０７】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
【０１０８】また、画素ＴＦＴのドレイン領域に接続さ
れたドレイン配線を形成するためのコンタクトホール
は、ゲート絶縁膜と第１の層間絶縁膜とをエッチングし
て形成する必要があったため、ドレイン配線と容量配線
と第１の層間絶縁膜とで保持容量を形成することが難し
かった。しかし本発明は第２の層間絶縁膜と第３の層間
絶縁膜の間に新たに中間配線を設けているので、画素Ｔ
ＦＴのドレイン配線に接続された中間配線３５２と、第
１の層間絶縁膜３４４と、ゲート信号線と同時に形成さ
れた容量配線３２３とで保持容量を形成することができ
る。
【０１０９】なお本実施例では透過型の液晶表示装置に
ついて説明したが、本発明はこれに限定されず、反射型
の液晶表示装置であっても良い。また本実施例では画素
ＴＦＴがｎチャネル型ＴＦＴである場合について説明し
たが、本発明はこれに限定されず、画素ＴＦＴはｐチャ
ネル型ＴＦＴであっても良い。
【０１１０】また本実施例では、画素ＴＦＴにＬｏｖ領
域とＬｏｆｆ領域の両方を設ける場合について説明した
が、画素ＴＦＴがＬｏｖ領域のみを有している構成にし
ても良い。また本実施例では駆動回路用ＴＦＴにＬｏｖ
領域のみ設ける構成について説明したが、駆動回路用Ｔ
ＦＴにＬｏｖ領域とＬｏｆｆ領域の両方を設ける構成に
しても良い。
【０１１１】（実施例２）本実施例では、本発明の液晶
表示装置の画素部の上面図について説明する。
【０１１２】図７（Ａ）に本実施例の液晶表示装置の上
面図を示す。また図７（Ｂ）は本実施例の液晶表示装置
の画素部の回路図である。５０１はソース信号線、５０
２はゲート信号線である。ソース信号線５０１上に設け
られている配線５０３は容量配線であり、ソース信号線
５０１と重なっている。
【０１１３】５０４は画素ＴＦＴであり、半導体層５０
５を有している。半導体層５０５上にゲート信号線５０
２の一部がゲート電極として設けられている。そして半
導体層５０５のソース領域とドレイン領域は、一方はソ
ース信号線５０１に、もう一方はドレイン配線５１０に
よって中間配線５１１に接続されている。容量配線５０
３は、５１２で示す部分で第１の層間絶縁膜（図示せ
ず）と接しており、容量配線５０３と第１の層間絶縁膜
と中間配線５１１とは５１２で示す部分で保持容量を形
成している。
【０１１４】ドレイン配線５１０は画素電極５０９に接
続されている。
【０１１５】なお本実施例は実施例１と自由に組み合わ
せることが可能である。
【０１１６】（実施例３）本実施例では、保持容量を、
容量配線と第１の層間絶縁膜と中間配線とで形成する構
成に加え、容量配線とゲート絶縁膜と半導体層とで形成
している例について説明する。なお図３〜図６で示した
物は同じ符号を用いる。
【０１１７】図８に本実施例の液晶表示装置の断面図を
示す。本実施例の液晶表示装置は図５（Ｂ）で示した液
晶表示装置と、半導体層６００を有している点が異なっ
ている。なおその他の構成については実施例１において
既に述べているので、本実施例の液晶表示装置の詳しい
構成については実施例１を参照し、ここでは説明を省略
する。
【０１１８】半導体層６００は第２の形状のゲート絶縁
膜３０５ｂを間に挟んで第１の容量配線３２３ａ及び第
２の容量配線３２３ｂと重なっている。半導体層６００
はチャネル形成領域６０３と、チャネル形成領域６０３
に接するように設けられた第１の不純物領域６０２と、
第１の不純物領域６０２に接するように設けられた第２
の不純物領域６０１とを有している。第１の不純物領域
６０２における不純物の濃度は第２の不純物領域６０１
における不純物の濃度よりも低い。また第１の不純物領
域６０２は第１の容量配線３２３ａと、第１の形状のゲ
ート絶縁膜３０５ｂを間に挟んで重なっている。
【０１１９】なお半導体層６００が有するチャネル形成
領域６０３にチャネルが形成されるような電圧が、容量
配線３２３に常にかかっている。
【０１２０】中間配線３４６はドレイン配線３５２によ
って画素ＴＦＴ２０１のドレイン領域４０５と電気的に
接続されている。また中間配線３４６は第２の層間絶縁
膜３４５に形成されたコンタクトホールを介して第２の
容量配線３２３ｂ上の第１の層間絶縁膜３４４と接して
いる。
【０１２１】本実施例の構成によって、保持容量の容量
値を高くすることができる。なお保持容量の面積を大き
くすると開口率の低下によって液晶表示装置の輝度が低
くなってしまっていたが、本実施例の構成では、容量配
線３２３と第２の形状のゲート絶縁膜３０５ｂと半導体
層６００とで形成される保持容量が、中間配線３４６と
第１の層間絶縁膜３４４と容量配線３２３とで形成され
る保持容量とが重なっているために、開口率の低下を抑
えつつ保持容量の容量値を高くすることができる。
【０１２２】なお本実施例では画素ＴＦＴがｎチャネル
型ＴＦＴである場合について説明したが、本発明はこれ
に限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっ
ても良い。
【０１２３】なお本実施例は実施例１、２と組み合わせ
て実施することが可能である。
【０１２４】（実施例４）本実施例では、中間配線と遮
蔽膜（ブラックマトリクス）とを同時に形成する例につ
いて説明する。なお図３〜図６で示した物は同じ符号を
用いる。
【０１２５】図９に本実施例の液晶表示装置の断面図を
示す。本実施例の液晶表示装置は図５（Ｂ）で示した液
晶表示装置と、遮蔽膜７０１を有している点が異なって
いる。なおその他の構成については実施例１において既
に述べているので、本実施例の液晶表示装置の詳しい構
成については実施例１を参照し、ここでは説明を省略す
る。
【０１２６】中間配線３４６は第２の層間絶縁膜３４５
に形成されたコンタクトホールを介して第２の容量配線
３２３ｂ上の第１の層間絶縁膜３４４と接している。
【０１２７】遮蔽膜７０１は第２の層間絶縁膜３４５上
に中間配線３４６と同時に形成される。遮蔽膜７０１を
設けることによって、液晶表示装置の外部からの光が画
素ＴＦＴのチャネル形成領域４０８に入射することによ
ってオフ電流が増加するのを防ぐことができる。
【０１２８】また本実施例の遮蔽膜７０１は中間配線３
４６と同時に形成することが可能であるため、工程数を
増やす必要がない。
【０１２９】なお本実施例の場合、遮蔽膜７０１と中間
配線３４６とを光を透過しにくい材料で形成することが
重要である。
【０１３０】なお本実施例では画素ＴＦＴがｎチャネル
型ＴＦＴである場合について説明したが、本発明はこれ
に限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっ
ても良い。また本実施例では遮蔽膜を画素ＴＦＴのチャ
ネル形成領域４０８の上にのみ設けたが、本発明はこれ
に限定されない。駆動回路用のＴＦＴのチャネル形成領
域上に遮蔽膜を設けても良い。
【０１３１】なお本実施例は実施例１〜３と組み合わせ
て実施することが可能である。
【０１３２】（実施例５）本実施例では、ソース配線と
ドレイン配線を形成するために第１の形状のゲート絶縁
膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁
膜３４５、第３の層間絶縁膜３４７に設けられるコンタ
クトホールの形成の仕方について、実施例１とは異なる
例について説明する。なお図３〜図６で示した物は同じ
符号を用いる。
【０１３３】図１０に本実施例の液晶表示装置の断面図
を示す。本実施例の液晶表示装置は図５（Ｂ）で示した
液晶表示装置と、コンタクトホールの構成が異なってい
る。なおその他の構成については実施例１において既に
述べているので、本実施例の液晶表示装置の詳しい構成
については実施例１を参照し、ここでは説明を省略す
る。
【０１３４】本実施例では、中間配線３４６を形成する
前に、第２の層間絶縁膜３４５に中間配線３４６を形成
するためのコンタクトホール設けるのと同時に、ソース
配線３４８〜３５０とドレイン配線３５１、３５２を形
成するためのコンタクトホールを第２の層間絶縁膜３４
５に形成する。このとき第１の層間絶縁膜３４４および
第２の形状のゲート絶縁膜３０５ｂにはコンタクトホー
ルを設けない。
【０１３５】次に中間配線３４６を形成したあと第３の
層間絶縁膜３４７を形成する。そして第３の層間絶縁膜
３４７、第１の層間絶縁膜３４４、第２の形状のゲート
絶縁膜３０５ｂにコンタクトホールを形成し、ソース領
域４１０、４２２、４０４とドレイン領域４１１、４２
１、４０５とドレイン配線３４６に接続するように、ソ
ース配線３４８〜３５０とドレイン配線３５１、３５２
を形成する。
【０１３６】本実施例では上記構成によって、ソース領
域４１０、４２２、４０４とドレイン領域４１１、４２
１、４０５に接続するためのコンタクトホールを、第２
の層間絶縁膜３４５をエッチングすることなしに形成す
ることが出来、エッチングが簡単になる。
【０１３７】なお本実施例では画素ＴＦＴがｎチャネル
型ＴＦＴである場合について説明したが、本発明はこれ
に限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっ
ても良い。
【０１３８】なお本実施例は実施例１〜４と組み合わせ
て実施することが可能である。
【０１３９】（実施例６）本実施例では、遮蔽膜を基板
とＴＦＴの半導体層との間に設ける例について説明す
る。なお図３〜図６で示した物は同じ符号を用いる。
【０１４０】図１１に本実施例の液晶表示装置の断面図
を示す。本実施例の液晶表示装置は図５（Ｂ）で示した
液晶表示装置と、遮蔽膜８０１を有している点が異なっ
ている。なおその他の構成については実施例１において
既に述べているので、本実施例の液晶表示装置の詳しい
構成については実施例１を参照し、ここでは説明を省略
する。
【０１４１】本実施例の液晶表示装置は、画素ＴＦＴの
半導体層３０４の下に遮蔽膜８０１を設けている。遮蔽
膜８０１は、画素ＴＦＴの半導体層３０４のチャネル形
成領域４０８と絶縁膜（本実施例では酸化膜）８０３を
間に挟んで重なっている。
【０１４２】遮蔽膜８０１は光を遮蔽することができ、
遮蔽膜が形成された後の工程における加熱処理の温度に
耐えうる材料ならば、いずれの材料でも用いることが可
能であり、光を透過しにくい金属、シリコン、等を用い
ることが可能である。本実施例ではＷを用いた。なお遮
蔽膜８０１の厚さは０．１μｍ〜０．５μｍ程度である
ことが好ましい。また酸化膜８０３の厚さは０．５μｍ
〜１．５μｍ程度であることが好ましい。さらに遮蔽膜
８０１と半導体層３０４との間の距離は０．１μｍ〜
０．５μｍ程度であることが好ましい。
【０１４３】なお本実施例では遮蔽膜を画素部ＴＦＴの
半導体層３０４下側にのみ設けたが、本実施例はこれに
限定されない。同様に駆動回路用のＴＦＴの半導体層３
０２、３０３の下に遮蔽膜を設けてもかまわない。
【０１４４】本実施例は上記構成によって、基板の下側
から入射する光がチャネル形成領域に入射することによ
ってＴＦＴのオフ電流が上がるのを防いでいる。
【０１４５】酸化膜８０３の表面が平坦化されていない
と、その上に形成された半導体層を結晶化させる際に、
半導体層が均一に結晶化されないという問題が起こって
しまう。よって、酸化膜８０３上には半導体層を直に形
成するので、半導体層を形成する前に酸化膜８０３の表
面を平坦化しておくことが好ましい。
【０１４６】例えば、ＣＭＰ（ケミカルメカニカルポリ
ッシング）研磨を用いて酸化膜８０３を平坦化しても良
い。ＣＭＰ研磨は公知の方法を用いて行うことができ
る。
【０１４７】本実施例ではシリカゾルと電解溶液とを混
合したものを用いて研磨を行う。電解溶液中において、
１００ｋｇ／ｃｍ2の圧力を研磨パッドから加えて研磨
を行う。この研磨の際の圧力は５０ｋｇ／ｃｍ2〜１５
０ｋｇ／ｃｍ2程度の範囲から選択することができる。
また研磨を行う表面と研磨パッドとの隙間は０．１μｍ
として研磨を行う。
【０１４８】上記構成によって、ＴＦＴのオフ電流を抑
えることができ、なおかつ半導体層の結晶性が不均一に
なるのを防ぐことができる。
【０１４９】なお本実施例では画素ＴＦＴがｎチャネル
型ＴＦＴである場合について説明したが、本発明はこれ
に限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっ
ても良い。
【０１５０】なお本実施例は実施例１〜５と組み合わせ
て実施することが可能である。
【０１５１】（実施例７）本実施例は、ソース信号線を
形成した後にゲート信号線を形成する例について説明す
る。
【０１５２】図１２（Ａ）に本実施例の液晶表示装置の
上面図を示す。なお図１２（Ｂ）は図１２（Ａ）のＡ−
Ａ’における断面図である。９０１はソース信号線、９
０２はゲート信号線である。ゲート信号線９０２の下に
設けられている配線９０３は中間配線であり、ゲート信
号線９０２と重なっている。
【０１５３】９０４は画素ＴＦＴであり、半導体層９０
５を有している。半導体層９０５上にゲート信号線９０
２に接続されたゲート電極９２０が設けられている。そ
して半導体層９０５のソース領域とドレイン領域は、一
方はソース配線９２１によってソース信号線９０１に、
もう一方はドレイン配線９１０によって容量配線９１１
に接続されている。中間配線９０３は、９１２で示す部
分で第１の層間絶縁膜９２３と接しており、中間配線９
０３と第１の層間絶縁膜９２３と容量配線９１１とで保
持容量９１２を形成している。
【０１５４】ドレイン配線９１０は画素電極９０９に接
続されている。
【０１５５】本発明は中間配線９０３を第２の層間絶縁
膜９２４と第３の層間絶縁膜９２５の間に設けている。
そのために中間配線をゲート信号線９０２と重ねて設け
ることができるので、開口率を上げることができる。
【０１５６】（実施例８）本実施例では、本発明におい
て半導体層として用いる結晶質半導体膜を、触媒元素を
用いた熱結晶化法により形成する例を示す。触媒元素を
用いる場合、特開平７−１３０６５２号公報、特開平８
−７８３２９号公報で開示された技術を用いることが望
ましい。
【０１５７】ここで、特開平７−１３０６５２号公報に
開示されている技術を本発明に適用する場合の例を図１
３に示す。まず基板１２０１に酸化シリコン膜１２０２
を設け、その上に非晶質シリコン膜１２０３を形成し
た。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１２０４を
形成した。（図１３（Ａ））
【０１５８】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１２０５
を形成した。こうして得られた結晶質シリコン膜１２０
５は非常に優れた結晶質を有した。（図１３（Ｂ））
【０１５９】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本発明に適用した場合について、図１
４で説明する。
【０１６０】まず、ガラス基板１３０１に酸化シリコン
膜１３０２を設け、その上に非晶質シリコン膜１３０
３、酸化シリコン膜１３０４を連続的に形成した。この
時、酸化シリコン膜１３０４の厚さは１５０ｎｍとし
た。
【０１６１】次に酸化シリコン膜１３０４をパターニン
グして、選択的に開孔部１３０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布した。これにより、ニッケル含有層１３０６が
形成され、ニッケル含有層１３０６は開孔部１３０５の
底部のみで非晶質シリコン膜１３０２と接触した。（図
１４（Ａ））
【０１６２】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１３０７を形成した。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１３０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１４（Ｂ）)
【０１６３】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。
【０１６４】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れてあいた。しかしながら、本発明のＴＦＴ構造を採用
することで、本実施例の技術を最大限に生かしたＴＦＴ
を作製することが可能となった。
【０１６５】次に、実施例１で用いられる半導体層を形
成する方法として、非晶質半導体膜を初期膜として前記
触媒元素を用いて結晶質半導体膜を形成した後で、その
触媒元素を結晶質半導体膜から除去する工程を行った例
について、図１５を用いて説明する。本実施例ではその
方法として、特開平１０−１３５４６８号公報または特
開平１０−１３５４６９号公報に記載された技術を用い
た。
【０１６６】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atms/cm3以下、好ましくは１×１０16atms/cm3にま
で低減することができる。
【０１６７】ここではコーニング社の１７３７基板に代
表される無アルカリガラス基板を用いた。図１５（Ａ）
では、実施例４で示した結晶化の技術を用いて、下地１
４０２、結晶質シリコン膜１４０３が形成された状態を
示している。そして、結晶質シリコン膜１４０３の表面
にマスク用の酸化シリコン膜１４０４が１５０ｎｍの厚
さに形成され、パターニングにより開孔部が設けられ、
結晶質シリコン膜を露出させた領域を設けてある。そし
て、リンを添加する工程を実施して、結晶質シリコン膜
にリンが添加された領域１４０５が設けられた。
【０１６８】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１４０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１４０３に残存していた触媒元素はリンが添加さ
れた領域１４０５に偏析させることができた。
【０１６９】そして、マスク用の酸化シリコン膜１４０
４と、リンが添加された領域１４０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０17atms/cm3以下にまで低減された結
晶質シリコン膜を得ることができた。この結晶質シリコ
ン膜はそのまま本発明のＴＦＴの半導体層として使用す
ることができた。
【０１７０】（実施例９）本発明の液晶表示装置の駆動
方法のについて説明する。図１６に、本実施例の液晶表
示装置の一例をブロック図で示す。
【０１７１】１６０１はソース信号線駆動回路、１６０
２はゲート信号線駆動回路、１６０３は画素部を示して
いる。本実施例ではソース信号線駆動回路とゲート信号
線駆動回路とを１つづつ設けたが、本発明はこの構成に
限定されない。ソース信号線駆動回路を２つ設けても良
いし、ゲート信号線駆動回路を２つ設けても良い。
【０１７２】ソース信号線駆動回路１６０１は、シフト
レジスタ回路１６０１＿１、レベルシフト回路１６０１
＿２、サンプリング回路１６０１＿３を有している。な
おレベルシフト回路は必要に応じて用いればよく、必ず
しも用いなくとも良い。また本実施例においてレベルシ
フト回路１６０１＿２はシフトレジスタ回路１６０１＿
１とサンプリング回路１６０１＿３との間に設ける構成
としたが、本発明はこの構成に限定されない。シフトレ
ジスタ回路１６０１＿１の中にレベルシフト回路１６０
１＿２が組み込まれている構成にしても良い。
【０１７３】クロック信号（ＣＬＫ）、スタートパルス
信号（ＳＰ）がシフトレジスタ回路１６０１＿１に入力
される。そしてシフトレジスタ回路１６０１＿１からビ
デオ信号をサンプリングするためのサンプリング信号が
出力される。出力されたサンプリング信号はレベルシフ
ト回路１６０１＿２に入力され、その電位の振幅を大き
くされて出力される。
【０１７４】レベルシフト回路１６０１＿２から出力さ
れたサンプリング信号は、サンプリング回路１６０１＿
３に入力される。そして同時にソース信号線駆動回路１
６０１の外部からビデオ信号が、ビデオ信号線（図示せ
ず）を介してサンプリング回路１６０１＿３に入力され
る。
【０１７５】サンプリング回路１６０１＿３において、
入力されたビデオ信号がサンプリング信号によってそれ
ぞれサンプリングされ、ソース信号線１６０４を介して
所定の画素に入力される。
【０１７６】画素部１６０３では、ソース信号線駆動回
路１６０１に接続されたソース信号線１６０４と、ゲー
ト信号線駆動回路１６０２に接続されたゲート信号線１
６０５とが交差している。そのソース信号線１６０４と
ゲート信号線１６０５とに囲まれた領域に、画素１６０
６の薄膜トランジスタ（画素ＴＦＴ）１６０７と、対向
電極と画素電極の間に液晶を挟んだ液晶セル１６０８
と、保持容量１６０９とが設けられている。
【０１７７】画素ＴＦＴ１６０７は、ゲート信号線駆動
回路１６０２からゲート信号線１６０５を介して入力さ
れる選択信号により動作する。ソース信号線１６０４に
入力されたビデオ信号は、画素ＴＦＴ１６０７により選
択され、同時に所定の画素電極に書き込まれる。
【０１７８】なお本実施例では、ソース信号線駆動回路
１６０１とゲート信号線駆動回路１６０２とを、画素部
１６０３が形成されている基板上に形成しているが、本
発明はこれに限定されない。ソース信号線駆動回路１６
０１とゲート信号線駆動回路１６０２とをＩＣチップ上
に形成し、ＦＰＣやＴＡＢを介して画素部１６０３と接
続されていても良い。
【０１７９】また本発明の液晶表示装置の駆動方法は、
本実施例に示した駆動方法に限定されない。
【０１８０】本実施例は実施例１〜８と組み合わせて実
施することが可能である。
【０１８１】（実施例１０）実施例１では、第１の形状
の導電層を形成する第１のエッチング処理を１回のエッ
チング条件で行ったが、ゲート絶縁膜の膜減り及び形状
の均一性を向上させるため、複数回のエッチング条件で
行ってもよい。本実施例では第１のエッチング処理を２
回のエッチング条件で第１の形状の導電層を形成する例
を示す。
【０１８２】また、本発明は、導電層の両側にテーパー
状が形成され、チャネル形成領域の両側にＬＤＤ領域が
形成されるが、本実施例は、駆動回路用ｎチャネル型い
ＴＦＴにおける導電層近傍の片側の断面拡大図である図
１８を用い、作製工程に従って説明する。なお、簡略化
のため、下地膜と基板は図示していない。
【０１８３】まず、実施例１に従って、図３（Ｂ）と同
じ状態を得る。ただし、実施例１では第１の導電膜とし
てＴａを用いたが、本実施例では第１の導電膜として非
常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜
厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００
〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎ
ｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷ
からなる第２の導電膜を積層形成した。
【０１８４】次いで、レジストからなる第１の形状のマ
スク１５０５ａを形成し、ＩＣＰ法によりエッチングを
行って第１の形状の第２の導電層１５０４ａを形成す
る。ここでは、ＴａＮと選択比が高いエッチングガスと
してＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたた
め、図１８（Ａ）に示した状態を得ることができる。表
１に様々なエッチング条件と第２の導電層（Ｗ）のエッ
チングレート、第１の導電層（ＴａＮ）のエッチングレ
ート、または第２の導電層（Ｗ）のテーパー角との関係
を示す。
【０１８５】
【表１】
【０１８６】なお、本明細書においてテーパー角とは、
図１８（Ａ）の右上図に示したように、水平面と材料層
の側面とがなす角を指している。また、本明細書中では
便宜上、テーパー角を有している側面をテーパー状と呼
び、テーパー状を有している部分をテーパー部と呼ぶ。
【０１８７】また、水平面と第２の導電層（Ｗ）の側面
とがなす角（テーパー角α１）は、第１のエッチング条
件を、例えば表１中の条件４〜１５のいずれか一に設定
することで１９度〜７０度の範囲で自由に設定すること
ができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
【０１８８】また、図１８（Ａ）において、１５０１は
半導体層、１５０２はゲート絶縁膜、１５０３は第１の
導電膜である。
【０１８９】次いで、マスク１５０５ａをそのままにし
た状態で、第２のエッチング条件とし、エッチングを行
って、第１の形状の第１の導電層１５０３ａを形成す
る。なお、第２のエッチング条件でのエッチングの際、
ゲート絶縁膜１５０２も若干エッチングされて第１の形
状のゲート絶縁膜１５０２ａとなる。ここでは、第２の
エッチング条件のエッチングガスとしてＣＦ4とＣｌ2か
らなる混合ガスを用いた。第２のエッチング条件とし
て、例えば、表１の条件１〜３のいずれか一を用いれば
よい。このように第１のエッチング処理を２回のエッチ
ング条件で行うことによって、ゲート絶縁膜１５０２の
膜減りを抑えることができる。（図１８（Ｂ））
【０１９０】なお、図１８（Ｂ）では、第２のエッチン
グ条件のエッチングを行った際、第１の形状の第２の導
電層１５０４ａも若干、エッチングされるが微小（約
０．１５μｍ程度、即ち線幅全体で０．３μｍ程度）で
あるため図１８（Ａ）と同一形状として図示した。
【０１９１】次いで、マスク１５０５ａをそのままにし
た状態で、第２のエッチング処理を行い、図１８（Ｃ）
に示した第２の形状の導電層を得る。本実施例では、第
２のエッチング処理として、ＣＦ4とＣｌ2とＯ2からな
る混合ガスを用いたエッチング条件でエッチングを行っ
た。ここでのエッチング条件は、表１中の条件４〜１５
のいずれか一条件を用い、エッチング時間を適宜設定す
ればよい。また、各導電層のチャネル長方向の幅もエッ
チング条件によって自由に設定することができる。この
第２のエッチング処理によって、第２の形状のマスク１
５０５ｂ、第２の形状の第１の導電層１５０３ｂ、第２
の形状の第２の導電層１５０４ｂ、及び第２の形状のゲ
ート絶縁膜１５０２ｂが形成される。
【０１９２】なお本実施例では、第２の形状の第１の導
電層１５０３ｂが第１のゲート電極、第２の形状の第２
の導電層１５０４ｂが第２のゲート電極に相当する。
【０１９３】第２の形状の第２の導電層１５０４ｂは、
テーパー角α１よりも大きいテーパー角α２を形成し、
第２の形状の第１の導電層１５０３ｂは非常に小さいテ
ーパー角βを形成する。
【０１９４】次いで、マスク１５０５ｂをそのままの状
態としたまま、第１のドーピング処理を行う。（図１８
（Ｃ））ここでは、ｎ型を付与するリンをイオンドーピ
ング法を用い、第２の形状の第２の導電層１５０４ｂを
マスクとして半導体層１５０１に添加する。また、ここ
ではマスク１５０５ｂをそのままの状態としたまま第１
のドーピング処理を行ったが、マスク１５０５ｂを除去
した後に第１のドーピング処理を行ってもよい。
【０１９５】この第１のドーピング処理により不純物領
域１５０１ａ、１５０１ｂが形成される。また、ゲート
絶縁膜及び第１の導電層を挟んで第２の導電層と重なる
半導体層は、チャネル形成領域となる。なお、図示しな
いが、チャネル形成領域を挟んで両側に不純物領域１５
０１ａ、１５０１ｂが左右対称に形成される。
【０１９６】また、ドーピングにおいて、半導体層上に
位置する材料層の膜厚が厚くなればなるほどイオンの注
入される深さが浅くなる。従って、ゲート絶縁膜を挟ん
で第１の導電層と重なる不純物領域１５０１ａ、即ち第
１のＬＤＤ領域（Ｌov領域）は、テーパー角βの側面を
有するテーパー状の部分の影響を受けて、半導体層中に
添加される不純物元素の濃度が変化する。膜厚が厚くな
ればなるほど不純物濃度が低減し、薄くなればなるほど
不純物濃度が増加している。
【０１９７】また、第２のエッチング処理の際、エッチ
ングの条件によってはゲート絶縁膜にテーパー状の部分
が形成される場合もある。その場合もテーパー状の部分
の影響を受けて、半導体層中に添加される不純物元素の
濃度が変化する。
【０１９８】一方、第１の導電層と重ならない不純物領
域１５０１ｂ、第２のＬＤＤ領域（Ｌoff領域）におい
て、ゲート絶縁膜の膜厚は、ほぼ一定であるので不純物
濃度もほぼ一定となる。
【０１９９】次いで、図示しないが、画素ＴＦＴの一部
を覆うレジストマスクを形成する。画素ＴＦＴにおいて
は、ここでのレジストマスクのサイズを制御することで
Ｌoff領域の長さが決定する。
【０２００】次いで、第２のドーピング処理を行う。半
導体に一導電型を付与する不純物元素、ここでは、ｎ型
を付与するリンをイオンドーピング法を用い、第２の形
状の第１の導電層１５０３ｂ及び第２の形状の第２の導
電層１５０４ｂをマスクとして半導体層１５０１に添加
する。第２のドーピング処理は、第１のドーピング処理
よりも高濃度のドーピングを行い、不純物領域１５０１
ｃ、１５０１ｄを形成する。
【０２０１】不純物領域１５０１ｄ、即ちソース領域ま
たはドレイン領域は、第１のドーピング処理により添加
された不純物濃度に加え、さらに第２のドーピング処理
により高濃度となる。
【０２０２】また、第１の導電層と重なっているため不
純物領域１５０１ｃにはドーピングされず、不純物領域
１５０１ａと同一の濃度分布を有する。従って、不純物
領域１５０１ｃも第１のＬＤＤ領域である。ただし、ド
ーピング条件によっては、さらに高濃度となる。その場
合には、第２のドーピング処理においても第１のドーピ
ング処理と同様にテーパー角βの側面を有するテーパー
状の部分の影響を受けて、半導体層中に添加される。
【０２０３】一方、画素ＴＦＴにおいては、レジストマ
スクで覆われなかった領域のみにドーピングされてソー
ス領域またはドレイン領域が形成される。また、レジス
トマスクで覆われ、且つ導電層と重ならない第２のＬＤ
Ｄ領域１５０１ｂはそのままの状態である。
【０２０４】次いで、画素ＴＦＴのレジストマスクを除
去する。
【０２０５】以降の工程は、実施例１の図４（Ｃ）以降
の工程に従って図６（Ｂ）に示すアクティブマトリクス
基板を作製すればよい。
【０２０６】上記方法により駆動回路用ｎチャネルＴＦ
Ｔと、画素ＴＦＴとが作り分けられる。
【０２０７】駆動回路用ｎチャネルＴＦＴは、ゲート絶
縁膜を間に挟んで第２の導電層と重なるチャネル形成領
域と、該チャネル形成領域の両側に第１のＬＤＤ領域
と、該第１のＬＤＤ領域に接するソース領域またはドレ
イン領域とを備え、画素ＴＦＴは、ゲート絶縁膜を間に
挟んで第２の導電層と重なるチャネル形成領域と、該チ
ャネル形成領域の両側に第１のＬＤＤ領域と、該第１の
ＬＤＤ領域に接する第２のＬＤＤ領域と、該第２のＬＤ
Ｄ領域に接するソース領域またはドレイン領域を備え
る。
【０２０８】また、ゲート絶縁膜を間に挟んで第１の導
電層と重なる第１のＬＤＤ領域は、チャネル形成領域か
らの距離が増大するとともに不純物濃度が増加する濃度
分布を備えている。なお、第１のＬＤＤ領域における不
純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ
3の範囲で濃度勾配を有する領域を含んでいる。このよ
うにＬＤＤ領域において連続的な濃度勾配を有していれ
ば、オフ電流の低減に効果がある。また、第１のＬＤＤ
領域におけるチャネル長方向の長さが長ければ長いほど
信頼性が向上する。
【０２０９】また、駆動回路用ｐチャネル型ＴＦＴにボ
ロンをドーピングする工程（図４（Ｃ）において、実際
には、１４９〜１５２に含まれるボロンは、第１のドー
ピング処理と同様に半導体層上に位置するテーパー状と
なっている第１の導電層の膜厚による影響を受け、不純
物領域中に添加される不純物元素の濃度は変化してい
る。膜厚が厚くなればなるほど不純物濃度が低減し、薄
くなればなるほど不純物濃度が増加している。
【０２１０】また、本実施例は、実施例１〜９のいずれ
か一と自由に組み合わせることができる。
【０２１１】また、本実施例のエッチングガス用ガス
（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混
合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混
合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた
場合、ゲート絶縁膜１５０２との選択比が非常に高いの
でさらに膜減りを抑えることができる。
【０２１２】（実施例１１）実施例１０に記述したよう
にエッチング条件によって第２の形状の第１のゲート電
極（ＴａＮ）は様々な形状となる。本実施例では、図１
９（Ａ）の形状Ａと図１９（Ｂ）の形状Ｂとでシミュレ
ーションを行い、比較を行った。
【０２１３】図１９（Ａ）に実施例１０に示した形状Ａ
を示した。図１９（Ａ）は、図１８（Ｄ）と同一である
ので同じ符号を用いた。図２０は、図１９（Ａ）におい
て第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０
ｎｍとし、Ｌov長（Ｌov領域のチャネル長方向の長さ）
を０．４μｍ、０．８μｍ、１．５μｍとした場合にお
ける電子温度との関係を示すグラフである。なお、チャ
ネル長方向における不純物元素の濃度分布（半導体層表
面から深さ１０ｎｍの濃度分布）は、図２３に示したも
のを用いてシミュレーションを行った。ただし、第１の
ゲート電極側面の一部でテーパー角が変化しており、そ
の変化している箇所は、断面から見てゲート絶縁膜から
１０ｎｍの膜厚の位置であり、かつ、上面からみて第１
のゲート電極の端部から０．１３μｍ離れた位置として
シミュレーションを行った。
【０２１４】また、図１９（Ｂ）に本実施例の形状Ｂを
示す。図１９（Ｂ）は、図１９（Ａ）とは異なってお
り、側面の一部でテーパー角が変化している箇所はな
く、テーパー角γが形成されている。
【０２１５】図１９（Ｂ）に示した第１のゲート電極１
７００においても同様にシミュレーションを行い、第１
のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍと
し、Ｌov長を０．４μｍ、０．８μｍ、１．５μｍとし
た場合における電子温度との関係を図２１に示す。な
お、チャネル長方向における不純物元素の濃度分布は、
図２３に示したものを用いてシミュレーションを行っ
た。
【０２１６】また、図１９（Ｂ）に示した第１のゲート
電極１７００、即ちＴａＮ膜厚が３０ｎｍの時、図２２
にチャネル長方向の電界強度とＬov長との関係と、Ｌov
長と電子温度との関係を示した。図２２において、電界
強度と電子温度の示す傾向が、近似している。従って、
電子温度が低ければ、それだけＴＦＴの劣化の程度が小
さくなる傾向を示すと言える。
【０２１７】図２１と図２０を比較した場合、図２１に
示した図１９（Ｂ）の形状のほうが低い電子温度を示し
ている。即ち、ＴＦＴの劣化の点から見れば、図１９
（Ｂ）の形状とすると、電子温度を低下させることがで
きるため望ましい。
【０２１８】また、１．５μｍのＬov長である時に電子
温度が低いことから、Ｌov長は長いほうがよいことが読
み取れる。
【０２１９】本実施例は実施例１〜１０と自由に組み合
わせて実施することが可能である。
【０２２０】（実施例１２）本発明の液晶表示装置は様
々な電子機器の表示媒体として用いることができる。
【０２２１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、ゲーム機、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１７に示す。
【０２２２】図１７（Ａ）は画像表示装置であり、筐体
２００１、支持台２００２、表示部２００３等を含む。
本発明は表示部２００３に適用することができる。
【０２２３】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明を表示部２１０２に適用するこ
とができる。
【０２２４】図１７（Ｃ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２２０１、信号ケー
ブル２２０２、頭部固定バンド２２０３、スクリーン部
２２０４、光学系２２０５、表示部２２０６等を含む。
本発明は表示部２２０６に適用できる。
【０２２５】図１７（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本発明はこれら表示部（ａ）、（ｂ）２３０
４、２３０５に用いることができる。なお、記録媒体を
備えた画像再生装置には家庭用ゲーム機器なども含まれ
る。
【０２２６】図１７（Ｅ）はパーソナルコンピュータで
あり、本体２４０１、映像入力部２４０２、表示部２４
０３、キーボード２４０４で構成される。本発明を表示
部２４０３に適用することができる。
【０２２７】図１７（Ｆ）はゴーグル型ディスプレイで
あり、本体２５０１、表示部２５０２、アーム部２５０
３で構成される。本発明は表示部２５０２に適用するこ
とができる。
【０２２８】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜１１のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【０２２９】
【発明の効果】上述したように本発明では、第１のゲー
ト電極と第２のゲート電極のチャネル長方向（キャリア
が移動する方向）の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっている。そのため、第１及び第２のゲート
電極をマスクとしてイオン注入を行うことにより、ゲー
ト電極の厚さが異なることによるイオンの侵入深さの違
いを利用して、第２のゲート電極の下に位置する半導体
層中のイオン濃度を、第２のゲート電極の下に位置せ
ず、かつ第１のゲート電極の下に位置する半導体層中の
イオン濃度より低くすることが可能である。そしてさら
に、第２のゲート電極の下に位置せず、かつ第１のゲー
ト電極の下に位置する半導体層中のイオン濃度を、第１
のゲート電極の下に位置しない半導体層中のイオン濃度
より低くすることが可能である。
【０２３０】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することが容易になった。
【０２３１】また中間配線を第２の層間絶縁膜と第３の
層間絶縁膜の間に設けている。そのために中間配線をゲ
ート信号線またはソース信号線と重ねて設けることがで
きるので、開口率を上げることができる。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の作製行程を示す
図。
【図２】 ＴＦＴゲート電極の拡大図。
【図３】 本発明の液晶表示装置の作製行程を示す
図。
【図４】 本発明の液晶表示装置の作製行程を示す
図。
【図５】 本発明の液晶表示装置の作製行程を示す
図。
【図６】 本発明の液晶表示装置の作製行程を示す
図。
【図７】 本発明の液晶表示装置の画素の上面図及び
回路図。
【図８】 本発明の液晶表示装置の断面図。
【図９】 本発明の液晶表示装置の断面図。
【図１０】 本発明の液晶表示装置の断面図。
【図１１】 本発明の液晶表示装置の断面図。
【図１２】 本発明の液晶表示装置の画素の上面図及び
断面図。
【図１３】 半導体層の結晶化方法を示す図。
【図１４】 半導体層の結晶化方法を示す図。
【図１５】 半導体層の結晶化方法を示す図。
【図１６】 本発明の液晶表示装置のブロック図。
【図１７】 本発明の液晶表示装置を用いた電子機器。
【図１８】 本発明の液晶表示装置の作製行程を示す
図。
【図１９】 ＴＦＴゲート電極の拡大図。
【図２０】 形状ＡにおけるＴａＮ膜厚と電子温度の関
係を示すグラフ。
【図２１】 形状ＢにおけるＴａＮ厚と電子温度の関係
を示すグラフ。
【図２２】 形状Ｂにおける電子温度と横方向電界強度
との比較。
【図２３】 形状Ａ及び形状Ｂにおけるリンの濃度分布
を示す図。
【符号の説明】
１００ 基板 １０１ 保護膜 １０２、１０３ 半導体層 １０４ ゲート絶縁膜 １０５ 第１の導電膜 １０６ 第２の導電膜 １０７、１０８ マスク １０９、１１０ 第１の形状の導電層 １０４ａ 第１の形状のゲート絶縁膜 １１１、１１２ マスク １１３、１１４ 第２の形状の導電層 １０４ｂ 第２の形状のゲート絶縁膜 １１５、１１６ 第１の不純物領域 １１７、１１８ 第２の不純物領域 １１９ マスク １２０ ソース領域 １２１ ドレイン領域 １２２ Ｌｏｆｆ領域 １２３ Ｌｏｖ領域 １２４ チャネル形成領域 １２５ 第３の不純物領域 １２６ マスク １２７ ソース領域 １２８ ドレイン領域 １２９ Ｌｏｖ領域 １３０ チャネル形成領域 １４１ ｐチャネル方ＴＦＴ １４２ ｎチャネル型ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１９Ｂ (72)発明者 小野 幸治 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 荒尾 達也 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面上に形成された半導体層と、前記
    半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に
    接する第１のゲート電極と、前記第１のゲート電極に接
    する第２のゲート電極とを有する液晶表示装置であっ
    て、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、チャネル
    長の方向における前記第１のゲート電極の幅は、チャネ
    ル長の方向における前記第２のゲート電極の幅より広
    く、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっていることを特徴とする液晶表
    示装置。
  2. 【請求項２】絶縁表面上に形成された半導体層と、前記
    半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に
    接する第１のゲート電極と、前記第１のゲート電極に接
    する第２のゲート電極とを有する液晶表示装置であっ
    て、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、チャネル
    長の方向における前記第１のゲート電極の幅は、チャネ
    ル長の方向における前記第２のゲート電極の幅より広
    く、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっていることを特徴とする
    液晶表示装置。
  3. 【請求項３】絶縁表面上に形成された半導体層と、該半
    導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
    する第１のゲート電極と、前記第１のゲート電極に接す
    る第２のゲート電極とを含むＴＦＴとを有する液晶表示
    装置であって、 チャネル長の方向における前記第１のゲート電極の幅
    は、チャネル長の方向における前記第２のゲート電極の
    幅より広く、 前記第１のゲート電極は、端部における断面の形状がテ
    ーパーであり、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっていることを特徴とする
    液晶表示装置。
  4. 【請求項４】請求項１乃至請求項３のいずれか１項にお
    いて、前記ＬＤＤ領域は前記第２のゲート電極をマスク
    として前記半導体層に前記不純物を添加することによ
    り、自己整合的に形成されていることを特徴とする液晶
    表示装置。
  5. 【請求項５】請求項１乃至請求項４のいずれか１項にお
    いて、前記ＬＤＤ領域における不純物濃度は、少なくと
    も１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を
    有する領域を含んでおり、チャネル形成領域からの距離
    が増大するとともに不純物濃度が増加することを特徴と
    する液晶表示装置。
  6. 【請求項６】絶縁表面上に形成された半導体層と、該半
    導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
    する第１のゲート電極と、前記第１のゲート電極に接す
    る第２のゲート電極とをそれぞれ含む画素ＴＦＴ及び駆
    動回路用ＴＦＴとを有する液晶表示装置であって、 チャネル長の方向における前記第１のゲート電極の幅
    は、チャネル長の方向における前記第２のゲート電極の
    幅より広く、 前記画素ＴＦＴの半導体層は、前記ゲート絶縁膜を間に
    挟んで前記第２のゲート電極と重なるチャネル形成領域
    と、前記チャネル形成領域に接し、かつ前記ゲート絶縁
    膜を間に挟んで前記第１のゲート電極と重なる第１のＬ
    ＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤ
    Ｄ領域と、前記第２のＬＤＤ領域に接するソース領域及
    びドレイン領域とを有しており、 前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜
    を間に挟んで前記第２のゲート電極と重なるチャネル形
    成領域と、該チャネル形成領域と接し、かつ前記ゲート
    絶縁膜を間に挟んで前記第１のゲート電極と重なる第３
    のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領
    域またはドレイン領域とを含んでいることを特徴とする
    液晶表示装置。
  7. 【請求項７】絶縁表面上に形成された半導体層と、該半
    導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
    する第１のゲート電極と、前記第１のゲート電極に接す
    る第２のゲート電極とをそれぞれ含む画素ＴＦＴ及び駆
    動回路用ＴＦＴとを有する液晶表示装置であって、 チャネル長の方向における前記第１のゲート電極の幅
    は、チャネル長の方向における前記第２のゲート電極の
    幅より広く、 前記第１のゲート電極は、端部における断面の形状がテ
    ーパーであり、 前記画素ＴＦＴの半導体層は、前記ゲート絶縁膜を間に
    挟んで前記第２のゲート電極と重なるチャネル形成領域
    と、前記チャネル形成領域に接し、かつ前記ゲート絶縁
    膜を間に挟んで前記第１のゲート電極と重なる第１のＬ
    ＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤ
    Ｄ領域と、前記第２のＬＤＤ領域に接するソース領域及
    びドレイン領域とを有しており、 前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜
    を間に挟んで前記第２のゲート電極と重なるチャネル形
    成領域と、該チャネル形成領域と接し、かつ前記ゲート
    絶縁膜を間に挟んで前記第１のゲート電極と重なる第３
    のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領
    域またはドレイン領域とを含んでいることを特徴とする
    液晶表示装置。
  8. 【請求項８】請求項６または請求項７において、前記第
    １のＬＤＤ領域における不純物濃度は、少なくとも１×
    １０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する
    領域を含んでおり、チャネル形成領域からの距離が増大
    するとともに不純物濃度が増加することを特徴とする液
    晶表示装置。
  9. 【請求項９】請求項６乃至請求項８のいずれか１項にお
    いて、前記第３のＬＤＤ領域における不純物濃度は、少
    なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度
    勾配を有する領域を含んでおり、チャネル形成領域から
    の距離が増大するとともに不純物濃度が増加することを
    特徴とする液晶表示装置。
  10. 【請求項１０】請求項６乃至請求項９のいずれか１項に
    おいて、前記第１のＬＤＤ領域または前記第３のＬＤＤ
    領域は、前記第２のゲート電極をマスクとして前記半導
    体層に前記不純物を添加することにより、自己整合的に
    形成されていることを特徴とする液晶表示装置。
  11. 【請求項１１】絶縁表面上に形成された半導体層と、ゲ
    ート絶縁膜と、第１のゲート電極と、第２のゲート電極
    と、第１の配線と、第２の配線と、第１の層間絶縁膜
    と、第２の層間絶縁膜と、中間配線とを有する液晶表示
    装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
    上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
    絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
    前記第１のゲート電極と前記第１の配線とに接して形成
    されており、 前記第１のゲート電極及び前記第１の配線は第１の導電
    膜から形成されており、 前記第２のゲート電極及び前記第２の配線は第２の導電
    膜から形成されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
    極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
    を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
    成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられたコ
    ンタクトホールを介して前記第１の層間絶縁膜に接する
    ように、前記第２の層間絶縁膜を覆って形成されてお
    り、 前記中間配線は前記コンタクトホールにおいて、前記第
    １の層間絶縁膜を間に介して前記第２の配線と重なって
    おり、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 チャネル長の方向における前記第１のゲート電極の幅
    は、チャネル長の方向における前記第２のゲート電極の
    幅より広く、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっていることを特徴とする液晶表
    示装置。
  12. 【請求項１２】絶縁表面上に形成された半導体層と、ゲ
    ート絶縁膜と、第１のゲート電極と、第２のゲート電極
    と、第１の配線と、第２の配線と、第１の層間絶縁膜
    と、第２の層間絶縁膜と、中間配線とを有する液晶表示
    装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
    上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
    絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
    前記第１のゲート電極と前記第１の配線とに接して形成
    されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
    極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
    を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
    成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられた第
    １のコンタクトホールを介して前記第１の層間絶縁膜に
    接するように、前記第２の層間絶縁膜を覆って形成され
    ており、 前記中間配線は前記第１のコンタクトホールにおいて、
    前記第１の層間絶縁膜を間に介して前記第２の配線と重
    なっており、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記中間配線は、前記ゲート絶縁膜と、前記第１の層間
    絶縁膜と、第２の層間絶縁膜とに設けられた第２のコン
    タクトホールを介して前記ソース領域または前記ドレイ
    ン領域に接続されていることを特徴とする液晶表示装
    置。
  13. 【請求項１３】絶縁表面上に形成された半導体層と、ゲ
    ート絶縁膜と、第１のゲート電極と、第２のゲート電極
    と、第１の配線と、第２の配線と、第１の層間絶縁膜
    と、第２の層間絶縁膜と、中間配線と、遮蔽膜とを有す
    る液晶表示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
    上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
    絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
    前記第１のゲート電極と前記第１の配線とに接して形成
    されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
    極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
    を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
    成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられたコ
    ンタクトホールを介して前記第１の層間絶縁膜に接する
    ように、前記第２の層間絶縁膜を覆って形成されてお
    り、 前記中間配線は前記コンタクトホールにおいて、前記第
    １の層間絶縁膜を間に介して前記第２の配線と重なって
    おり、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記遮蔽膜は前記中間配線と同じ導電膜から形成されて
    おり、 前記遮蔽膜は前記チャネル形成領域と重なるように前記
    第２の層間絶縁膜上に形成されていることを特徴とする
    液晶表示装置。
  14. 【請求項１４】絶縁表面上に形成された半導体層と、ゲ
    ート絶縁膜と、第１のゲート電極と、第２のゲート電極
    と、第１の配線と、第２の配線と、第１の層間絶縁膜
    と、第２の層間絶縁膜と、中間配線と、遮蔽膜とを有す
    る液晶表示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
    上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
    絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
    前記第１のゲート電極と前記第１の配線とに接して形成
    されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
    極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
    を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
    成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられた第
    １のコンタクトホールを介して前記第１の層間絶縁膜に
    接するように、前記第２の層間絶縁膜を覆って形成され
    ており、 前記中間配線は前記第１のコンタクトホールにおいて、
    前記第１の層間絶縁膜を間に介して前記第２の配線と重
    なっており、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記中間配線は、前記ゲート絶縁膜と、前記第１の層間
    絶縁膜と、第２の層間絶縁膜とに設けられた第２のコン
    タクトホールを介して前記ソース領域または前記ドレイ
    ン領域に接続されており、 前記遮蔽膜は前記中間配線と同じ導電膜から形成されて
    おり、 前記遮蔽膜は前記チャネル形成領域と重なるように前記
    第２の層間絶縁膜上に形成されていることを特徴とする
    液晶表示装置。
  15. 【請求項１５】基板上に形成された遮光膜と、前記遮光
    膜を覆って前記基板上に形成された絶縁膜と、前記絶縁
    膜上に形成された半導体層と、前記半導体層に接するゲ
    ート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート
    電極と、前記第１のゲート電極に接する第２のゲート電
    極とを有する液晶表示装置であって、 前記半導体層は、チャネル形成領域と、前記チャネル形
    成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
    ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
    １のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記遮光膜は前記絶縁膜を介して前記チャネル形成領域
    と重なっていることを特徴とする液晶表示装置。
  16. 【請求項１６】請求項１５において、前記絶縁膜はＣＭ
    Ｐ研磨によって平坦化されていることを特徴とする液晶
    表示装置。
  17. 【請求項１７】請求項１乃至請求項１６のいずれか１項
    に記載の前記液晶表示装置を用いることを特徴とするビ
    デオカメラ。
  18. 【請求項１８】請求項１乃至請求項１６のいずれか１項
    に記載の前記液晶表示装置を用いることを特徴とする画
    像再生装置。
  19. 【請求項１９】請求項１乃至請求項１６のいずれか１項
    に記載の前記液晶表示装置を用いることを特徴とするヘ
    ッドマウントディスプレイ。
  20. 【請求項２０】請求項１乃至請求項１６のいずれか１項
    に記載の前記液晶表示装置を用いることを特徴とするパ
    ーソナルコンピュータ。
  21. 【請求項２１】絶縁表面上に半導体層を形成する工程
    と、 前記半導体層に接するようにゲート絶縁膜を形成する工
    程と、 前記ゲート絶縁膜に接するように第１の導電膜を形成す
    る工程と、 前記第１の導電膜に接するように第２の導電膜を形成す
    る工程と、 前記第１の導電膜と前記第２の導電膜をパターニングし
    て第１のゲート電極と第２のゲート電極とを形成する工
    程と、 前記半導体層の前記第１及び第２のゲート電極が形成さ
    れている方から前記半導体層に第１の不純物を添加する
    工程と、 前記第１のゲート電極と前記第２のゲート電極とを覆っ
    て前記半導体層上にマスクを形成し、前記半導体層の前
    記マスクが形成されている方から前記第１の不純物と同
    じ導電型を有する第２の不純物を添加することで、前記
    半導体層中にチャネル形成領域と、前記チャネル形成領
    域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域
    に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に
    接するソース領域及びドレイン領域とを形成する工程
    と、 前記半導体層と、前記第１のゲート電極と、前記第２の
    ゲート電極とを覆って、一層または複数の層からなる層
    間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記ソース領域またはド
    レイン領域と電気的に接続している画素電極を形成する
    工程と、を有する液晶表示装置の作製方法であって、 チャネル長方向において、前記第１のゲート電極は前記
    第２のゲート電極よりも長く、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
    前記第２のゲート電極と重なっており、 前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで
    前記第１のゲート電極と重なっていることを特徴とする
    液晶表示装置の作製方法。
  22. 【請求項２２】絶縁表面上に半導体層を形成する工程
    と、 前記半導体層に接するようにゲート絶縁膜を形成する工
    程と、 前記ゲート絶縁膜に接するように第１の導電層と、第２
    の導電層とを形成する工程と、 前記第１の導電層、前記第２の導電層をエッチングし
    て、テーパー部を有する第１のゲート電極と、第２のゲ
    ート電極を形成する工程と、 前記ゲート絶縁膜を通過させて前記半導体層に一導電型
    を付与する不純物元素を添加し、第２のＬＤＤ領域を形
    成すると同時に、前記第１のゲート電極のテーパ−部を
    通過させて前記半導体層に一導電型を付与する不純物元
    素を添加し、前記半導体層の端部に向かって不純物濃度
    が増加する第１のＬＤＤ領域を形成する工程と、 前記テーパー部を有する第１のゲート電極と第２のゲー
    ト電極をマスクとして一導電型を付与する不純物元素を
    添加してソース領域またはドレイン領域を形成する工程
    と、 前記半導体層と、前記第１のゲート電極と、前記第２の
    ゲート電極とを覆って、一層または複数の層からなる層
    間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記ソース領域またはド
    レイン領域と電気的に接続している画素電極を形成する
    工程と、を有する液晶表示装置の作製方法。
  23. 【請求項２３】絶縁表面上に半導体層を形成する工程
    と、 前記半導体層に接するようにゲート絶縁膜を形成する工
    程と、 前記ゲート絶縁膜に接するように第１の導電膜を形成す
    る工程と、 前記第１の導電膜に接するように第２の導電膜を形成す
    る工程と、 前記第２の導電膜をエッチングし、第１の形状の第２の
    導電層とを形成する工程と、 前記第１の導電膜をエッチングし、第１の形状の第１の
    導電層を形成する工程と、 前記第１の形状の第１の導電層、前記第１の形状の第２
    の導電層をエッチングして、テーパー部を有する第１の
    ゲート電極と、第２のゲート電極とを形成する工程と、 前記ゲート絶縁膜を通過させて前記半導体層に一導電型
    を付与する不純物元素を添加し、第２のＬＤＤ領域を形
    成すると同時に、前記第１のゲート電極のテーパ−部を
    通過させて前記半導体層に一導電型を付与する不純物元
    素を添加し、前記半導体層の端部に向かって不純物濃度
    が増加する第１のＬＤＤ領域を形成する工程と、 前記テーパー部を有する第１のゲート電極と第２のゲー
    ト電極をマスクとして一導電型を付与する不純物元素を
    添加してソース領域またはドレイン領域を形成する工程
    と、 前記半導体層と、前記第１のゲート電極と、前記第２の
    ゲート電極とを覆って、一層または複数の層からなる層
    間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記ソース領域またはド
    レイン領域と電気的に接続している画素電極を形成する
    工程と、を有する液晶表示装置の作製方法。
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