JP2513023B2 - 電界効果型半導体装置およびその製造方法 - Google Patents
電界効果型半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果型半導体装置およびその製造方法に
関し、特に、改良されたLDD（Lightly Doped Drain）MO
Sトランジスタおよびその製造方法に関する。
関し、特に、改良されたLDD（Lightly Doped Drain）MO
Sトランジスタおよびその製造方法に関する。
［従来の技術］ 初期の電界効果型MOSトランジスタの一般的な構造
は、半導体基板の表面から或る深さで形成された、前記
半導体基板とは逆の導電型式の拡散層の１対のソース・
ドレインと、このソース・ドレイン間の前記半導体基板
上に絶縁層を介して形成される導電層のゲートとを含
む。近年、回路素子の微細化が進むにつれ、MOSトラン
ジスタのソース・ドレイン間の長さ、すなわち、チャネ
ル長も短くなってきた。これに伴ない、上記のような構
造のMOSトランジスタは以下のような問題を呈した。
は、半導体基板の表面から或る深さで形成された、前記
半導体基板とは逆の導電型式の拡散層の１対のソース・
ドレインと、このソース・ドレイン間の前記半導体基板
上に絶縁層を介して形成される導電層のゲートとを含
む。近年、回路素子の微細化が進むにつれ、MOSトラン
ジスタのソース・ドレイン間の長さ、すなわち、チャネ
ル長も短くなってきた。これに伴ない、上記のような構
造のMOSトランジスタは以下のような問題を呈した。
ｎチャネルMOSトランジスタの場合を例にとって説明
する。ｎチャネルMOSトランジスタは、その導通時に、
ソースからドレインに電子が流れるように、すなわち、
ドレイン電流が流れるようにソース・ドレイン間にチャ
ネルを生じる。一方、ドレイン近傍には空乏層が存在し
ここでの電界強度は非常に強くなっている。そのため、
ドレイン電流である電子はドレイン近傍で加速され高い
エネルギを持つ。そのため、これが結晶格子に衝突する
際電子が放出され（この電子をホットエレクトロンとい
う）、電子−正孔対が生じる衝突電離が起こる。一般
に、ｎチャネルMOSトランジスタのゲートおよびドレイ
ンには正電位が与えられ、基板には負電位が与えられ
る。したがって、衝突電離によって生じた正孔は基板側
に流れるが、生じた電子の一部はドレイン方向でなく、
ゲート方向へ流れる。この結果、ゲート下部に存在する
絶縁層に電子が捕獲され、絶縁層は負に帯電する。この
ため、しきい値電圧の経時変化や相互コンダクタンスの
劣化など、トランジスタとしての使用上、問題が生じ
た。
する。ｎチャネルMOSトランジスタは、その導通時に、
ソースからドレインに電子が流れるように、すなわち、
ドレイン電流が流れるようにソース・ドレイン間にチャ
ネルを生じる。一方、ドレイン近傍には空乏層が存在し
ここでの電界強度は非常に強くなっている。そのため、
ドレイン電流である電子はドレイン近傍で加速され高い
エネルギを持つ。そのため、これが結晶格子に衝突する
際電子が放出され（この電子をホットエレクトロンとい
う）、電子−正孔対が生じる衝突電離が起こる。一般
に、ｎチャネルMOSトランジスタのゲートおよびドレイ
ンには正電位が与えられ、基板には負電位が与えられ
る。したがって、衝突電離によって生じた正孔は基板側
に流れるが、生じた電子の一部はドレイン方向でなく、
ゲート方向へ流れる。この結果、ゲート下部に存在する
絶縁層に電子が捕獲され、絶縁層は負に帯電する。この
ため、しきい値電圧の経時変化や相互コンダクタンスの
劣化など、トランジスタとしての使用上、問題が生じ
た。
そこで、上記のような問題を解消するために、LDDMOS
トランジスタが開発された。現在、LDDMOSトランジスタ
は、１つのトランジスタと１つの容量性素子とからなる
メモリセルを有したDRAM（ダイナミックランダムアクセ
スメモリ）などに用いられている。現在知られているLD
DMOSトランジスタはたとえば、特開昭62−241375号公
報、特開昭62−33470号公報および「Fabrication of Hi
gh−Performance LDDFET'S with Oxide Sidewall−Spac
er Technology」（IE3 TRANSACTIONS ELECTRON DEVICE,
Vol,ED−29,No.4,April 1982,P.P.590−596）に示され
ている。
トランジスタが開発された。現在、LDDMOSトランジスタ
は、１つのトランジスタと１つの容量性素子とからなる
メモリセルを有したDRAM（ダイナミックランダムアクセ
スメモリ）などに用いられている。現在知られているLD
DMOSトランジスタはたとえば、特開昭62−241375号公
報、特開昭62−33470号公報および「Fabrication of Hi
gh−Performance LDDFET'S with Oxide Sidewall−Spac
er Technology」（IE3 TRANSACTIONS ELECTRON DEVICE,
Vol,ED−29,No.4,April 1982,P.P.590−596）に示され
ている。
第５図（ａ）は上記文献に示されたLDDMOSトランジス
タの構造を示す断面図である。図を参照して、このLDDM
OSトランジスタは、ｐ型の半導体基板１と、このｐ型半
導体基板１の主面上にゲート絶縁膜３を介して形成され
たゲート電極２と、前記ゲート電極２およびゲート絶縁
膜３の側壁に形成された側壁絶縁膜（サイドウォール）
４と、ゲート電極２の側部部分下まで延びるように半導
体基板１の主面に形成された１対のｎ型拡散層5aおよび
5bと、側壁絶縁膜４の下方部分下に延び、しかしゲート
電極２の側部部分下までは延びないように半導体基板１
の主面に形成された１対のｎ型拡散層6aおよび6bとを含
む。また、ｎ型拡散層5aおよび5bの不純物濃度はｎ型拡
散層6aおよび6bのそれよりも低い。このトランジスタの
ソース領域はｎ型拡散層5aおよび6aであり、ドレイン領
域はｎ型拡散層5bおよび6bである。このように、LDDMOS
トランジスタは、そのソース／ドレイン領域が、不純物
濃度の異なる２つの拡散層によって形成されていること
を特徴とする。
タの構造を示す断面図である。図を参照して、このLDDM
OSトランジスタは、ｐ型の半導体基板１と、このｐ型半
導体基板１の主面上にゲート絶縁膜３を介して形成され
たゲート電極２と、前記ゲート電極２およびゲート絶縁
膜３の側壁に形成された側壁絶縁膜（サイドウォール）
４と、ゲート電極２の側部部分下まで延びるように半導
体基板１の主面に形成された１対のｎ型拡散層5aおよび
5bと、側壁絶縁膜４の下方部分下に延び、しかしゲート
電極２の側部部分下までは延びないように半導体基板１
の主面に形成された１対のｎ型拡散層6aおよび6bとを含
む。また、ｎ型拡散層5aおよび5bの不純物濃度はｎ型拡
散層6aおよび6bのそれよりも低い。このトランジスタの
ソース領域はｎ型拡散層5aおよび6aであり、ドレイン領
域はｎ型拡散層5bおよび6bである。このように、LDDMOS
トランジスタは、そのソース／ドレイン領域が、不純物
濃度の異なる２つの拡散層によって形成されていること
を特徴とする。
次に、このように構成されたLDDMOSトランジスタの製
造方法を、第５図（ｂ）および第５図（ｃ）を用いて説
明する。まず、第５図（ｂ）を参照して、ｐ型の半導体
基板１の主面上にゲート絶縁膜３を形成し、さらにゲー
ト絶縁膜３上にゲート電極２を形成する。このゲート電
極２はたとえば多結晶シリコンまたは高融点金属のよう
な導電材料を半導体基板１の主面上およびゲート絶縁膜
３上の全面に形成した後、プラズマ反応を利用した反応
性イオンエッチングにより選択的にエッチングすること
によって形成される。次に、第５図（ｃ）を参照して、
デート電極２をマスクの一部として自己整合的にｎ型の
不純物、たとえば砒素（As）を１×1012／cm2〜１×10
14／cm2程度の濃度で半導体基板１の主面にイオン注入
する。その結果、ゲート電極２の両側における半導体基
板１の主面から或る深さで低濃度の不純物拡散層が形成
される。その後、ゲート電極２の両側壁にそれぞれ側壁
絶縁膜４を形成する。この側壁絶縁膜４は、まず、ゲー
ト電極２上および半導体基板１の主面上に、一定膜厚の
シリコン酸化膜を形成し、次いでイオンエッチング等の
異方性エッチングをゲート電極２の表面が露出するまで
行なうことにより形成される。その後、ゲート電極２お
よび側壁絶縁膜４をマスクの一部として自己整合的にｎ
型の不純物、たとえばリン（Ｐ）を１×1014／cm2以上
の濃度で半導体基板１の主面にイオン注入する。その結
果、ゲート電極２の両側における半導体基板１の主面か
ら或る深さで高濃度の不純物拡散層が形成される。次
に、注入したイオンの活性化を熱処理によって行なうこ
とにより、低濃度のｎ型拡散層5aおよび5bの一端はゲー
ト電極２の側部下方まで延び、高濃度のｎ型拡散層6aお
よび6bは側壁絶縁膜４の側部下方まで延びる。しかし、
ｎ型拡散層6aおよび6bの一端はゲート電極２の側部下方
までは延びない。
造方法を、第５図（ｂ）および第５図（ｃ）を用いて説
明する。まず、第５図（ｂ）を参照して、ｐ型の半導体
基板１の主面上にゲート絶縁膜３を形成し、さらにゲー
ト絶縁膜３上にゲート電極２を形成する。このゲート電
極２はたとえば多結晶シリコンまたは高融点金属のよう
な導電材料を半導体基板１の主面上およびゲート絶縁膜
３上の全面に形成した後、プラズマ反応を利用した反応
性イオンエッチングにより選択的にエッチングすること
によって形成される。次に、第５図（ｃ）を参照して、
デート電極２をマスクの一部として自己整合的にｎ型の
不純物、たとえば砒素（As）を１×1012／cm2〜１×10
14／cm2程度の濃度で半導体基板１の主面にイオン注入
する。その結果、ゲート電極２の両側における半導体基
板１の主面から或る深さで低濃度の不純物拡散層が形成
される。その後、ゲート電極２の両側壁にそれぞれ側壁
絶縁膜４を形成する。この側壁絶縁膜４は、まず、ゲー
ト電極２上および半導体基板１の主面上に、一定膜厚の
シリコン酸化膜を形成し、次いでイオンエッチング等の
異方性エッチングをゲート電極２の表面が露出するまで
行なうことにより形成される。その後、ゲート電極２お
よび側壁絶縁膜４をマスクの一部として自己整合的にｎ
型の不純物、たとえばリン（Ｐ）を１×1014／cm2以上
の濃度で半導体基板１の主面にイオン注入する。その結
果、ゲート電極２の両側における半導体基板１の主面か
ら或る深さで高濃度の不純物拡散層が形成される。次
に、注入したイオンの活性化を熱処理によって行なうこ
とにより、低濃度のｎ型拡散層5aおよび5bの一端はゲー
ト電極２の側部下方まで延び、高濃度のｎ型拡散層6aお
よび6bは側壁絶縁膜４の側部下方まで延びる。しかし、
ｎ型拡散層6aおよび6bの一端はゲート電極２の側部下方
までは延びない。
以上のように、LDDMOSトランジスタのソース・ドレイ
ン領域は低濃度不純物拡散層と高濃度不純物拡散層とを
含む。したがって、第５図（ａ）を参照して、トランジ
スタ使用時におけるドレイン近傍に生じる空乏層の延び
は、低濃度不純物拡散層と高濃度不純物拡散層のずれ部
分の長さｌに対応して長くなる。このため、空乏層にお
ける電界の強さは、従来のMOSトランジスタに比べて低
下する。その結果、ドレイン電極Idが得るエネルギが減
少し、ホットエレクトロンの発生が抑制され、ゲート絶
縁膜への電子の注入が起こりにくくなる。しかしなが
ら、ドレインを形成するｎ型拡散層5bおよび6bの近傍
は、やはり他の部分に比べ強電界となっているのでドレ
イン近傍で発生するホットエレクトロンは皆無とは言え
ず、従来よりも少量ではあるがホットエレクトロンが発
生する。一方、ドレインを形成している5bおよび6bは共
に側壁絶縁膜４の下部まで延びる。そのため、発生した
ホットエレクトロンは主に側壁絶縁膜４にトラップされ
る。トラップされたホットエレクトロンは、側壁絶縁膜
４の下方まで延びるｎ型拡散層5b表面の本来の極性を打
消し反転させる。よって、ｎ型拡散層5bの不純物濃度は
実効的に低下する。この結果、トランジスタのソース抵
抗が増大し相互コンダクタンスgm等が劣化するという問
題があった。
ン領域は低濃度不純物拡散層と高濃度不純物拡散層とを
含む。したがって、第５図（ａ）を参照して、トランジ
スタ使用時におけるドレイン近傍に生じる空乏層の延び
は、低濃度不純物拡散層と高濃度不純物拡散層のずれ部
分の長さｌに対応して長くなる。このため、空乏層にお
ける電界の強さは、従来のMOSトランジスタに比べて低
下する。その結果、ドレイン電極Idが得るエネルギが減
少し、ホットエレクトロンの発生が抑制され、ゲート絶
縁膜への電子の注入が起こりにくくなる。しかしなが
ら、ドレインを形成するｎ型拡散層5bおよび6bの近傍
は、やはり他の部分に比べ強電界となっているのでドレ
イン近傍で発生するホットエレクトロンは皆無とは言え
ず、従来よりも少量ではあるがホットエレクトロンが発
生する。一方、ドレインを形成している5bおよび6bは共
に側壁絶縁膜４の下部まで延びる。そのため、発生した
ホットエレクトロンは主に側壁絶縁膜４にトラップされ
る。トラップされたホットエレクトロンは、側壁絶縁膜
４の下方まで延びるｎ型拡散層5b表面の本来の極性を打
消し反転させる。よって、ｎ型拡散層5bの不純物濃度は
実効的に低下する。この結果、トランジスタのソース抵
抗が増大し相互コンダクタンスgm等が劣化するという問
題があった。
さらに、使用時間が長くなるほど側壁絶縁膜４にトラ
ップされるホットエレクトロンの量が増加するため、こ
れに伴ないｎ型拡散層5bの実効的な不純物濃度も極めて
低くなる。その結果、ドレインとして機能する部分は高
濃度のｎ型拡散層6bのみとなる。これは、ドレインがゲ
ート電極２の下部まで延びなくなることを意味する。こ
の結果、ゲート電極２に正の電圧を印加することによっ
てゲート電極２下に生じる負極性の領域はドレインまで
延びにくくなる。すなわち、ソース・ドレイン間にチャ
ネルが生じにくくなる。よって、このトランジスタを導
通させるためのソース・ゲート間電圧、すなわち、スレ
ッショルホルド電圧VTHは自ずと高くならざるを得な
い。また、側壁絶縁膜４にトラップされたホットエレク
トロンの量がさらに増加すると、もはやｎ型拡散層5bの
表面にはチャネルが生じにくくなる。つまり、トランジ
スタとして機能しなくなる。なお、実験の結果、1.2μ
ｍ以下のチャネル長さを有するｎチャネルトランジスタ
および0.5〜0.8μｍ以下のチャネル長さを有するｐチャ
ネルトランジスタを製造したときに、上記問題点が顕著
に現われた。そこで、これらの問題点を解消するため
に、１対のソース／ドレイン領域を形成する、低濃度お
よび高濃度の拡散層が共にゲート電極の側部まで延びる
ようにしたLDDMOSトランジスタが、「The Impact of Ga
te−Drain Overlapped LDD on VLSIs」（Tech.Dig.of 1
987 IE3 IEDM,Dec.1987,P.P.83−41）に示されている。
ップされるホットエレクトロンの量が増加するため、こ
れに伴ないｎ型拡散層5bの実効的な不純物濃度も極めて
低くなる。その結果、ドレインとして機能する部分は高
濃度のｎ型拡散層6bのみとなる。これは、ドレインがゲ
ート電極２の下部まで延びなくなることを意味する。こ
の結果、ゲート電極２に正の電圧を印加することによっ
てゲート電極２下に生じる負極性の領域はドレインまで
延びにくくなる。すなわち、ソース・ドレイン間にチャ
ネルが生じにくくなる。よって、このトランジスタを導
通させるためのソース・ゲート間電圧、すなわち、スレ
ッショルホルド電圧VTHは自ずと高くならざるを得な
い。また、側壁絶縁膜４にトラップされたホットエレク
トロンの量がさらに増加すると、もはやｎ型拡散層5bの
表面にはチャネルが生じにくくなる。つまり、トランジ
スタとして機能しなくなる。なお、実験の結果、1.2μ
ｍ以下のチャネル長さを有するｎチャネルトランジスタ
および0.5〜0.8μｍ以下のチャネル長さを有するｐチャ
ネルトランジスタを製造したときに、上記問題点が顕著
に現われた。そこで、これらの問題点を解消するため
に、１対のソース／ドレイン領域を形成する、低濃度お
よび高濃度の拡散層が共にゲート電極の側部まで延びる
ようにしたLDDMOSトランジスタが、「The Impact of Ga
te−Drain Overlapped LDD on VLSIs」（Tech.Dig.of 1
987 IE3 IEDM,Dec.1987,P.P.83−41）に示されている。
第６図は、上記に示されるLDDMOSトランジスタの構造
を示す断面図である。図を参照して、このLDDMOSトラン
ジスタは、ｐ型の半導体基板１と、前記半導体基板１上
にゲート絶縁膜３を介して形成される、多結晶シリコン
層2a、多結晶シリコンの酸化膜2c、および多結晶シリコ
ン層2aよりも小さい長さおよび幅を有する多結晶シリコ
ン層2bを含むゲート電極２と、多結晶シリコン層2aと2b
との段差部に形成された側壁絶縁膜７と、多結晶シリコ
ン層2aの側部下まで延びるように半導体基板１の主面に
形成された１対の低濃度ｎ型拡散層5aおよび5bと、多結
晶シリコン層2aの側部下の半導体基板１の主面まで延
び、しかし低濃度ｎ型拡散層5aおよび5bを越えないよう
に半導体基板１の主面に形成された１対の高濃度不純物
拡散層6aおよび6bとを含む。酸化膜2cは絶縁層であるが
その厚さが非常に薄いためこれを挟む多結晶シリコン層
2aと2bとの間には導電性が得られる。以下、このトラン
ジスタのソース領域を低濃度ｎ型拡散層5aおよび高濃度
ｎ型拡散層6aとし、ドレイン領域を低濃度ｎ型拡散層5b
および高濃度ｎ型拡散層6bとして説明する。
を示す断面図である。図を参照して、このLDDMOSトラン
ジスタは、ｐ型の半導体基板１と、前記半導体基板１上
にゲート絶縁膜３を介して形成される、多結晶シリコン
層2a、多結晶シリコンの酸化膜2c、および多結晶シリコ
ン層2aよりも小さい長さおよび幅を有する多結晶シリコ
ン層2bを含むゲート電極２と、多結晶シリコン層2aと2b
との段差部に形成された側壁絶縁膜７と、多結晶シリコ
ン層2aの側部下まで延びるように半導体基板１の主面に
形成された１対の低濃度ｎ型拡散層5aおよび5bと、多結
晶シリコン層2aの側部下の半導体基板１の主面まで延
び、しかし低濃度ｎ型拡散層5aおよび5bを越えないよう
に半導体基板１の主面に形成された１対の高濃度不純物
拡散層6aおよび6bとを含む。酸化膜2cは絶縁層であるが
その厚さが非常に薄いためこれを挟む多結晶シリコン層
2aと2bとの間には導電性が得られる。以下、このトラン
ジスタのソース領域を低濃度ｎ型拡散層5aおよび高濃度
ｎ型拡散層6aとし、ドレイン領域を低濃度ｎ型拡散層5b
および高濃度ｎ型拡散層6bとして説明する。
次に、上記のように構成されたLDDMOSトランジスタの
製造方法を説明する。
製造方法を説明する。
まず、半導体基板１の主面上にゲート絶縁膜３を形成
し、このゲート絶縁膜３上に、不純物が透過するのに十
分に薄い厚さを有する多結晶シリコン層2aを形成する。
この多結晶シリコン層2aの表面を酸化して、非常に薄い
酸化膜2cを形成する。次に、この酸化膜2c上および半導
体基板１の主面上の全面に多結晶シリコンおよび所望の
パターンのレジスト（図示せず）順次形成し、前記レジ
ストをマスクとして酸化膜2cが露出するまでプラズマエ
ッチングを行ない、多結晶シリコン層2bを形成する。こ
のとき、酸化膜2cは多結晶シリコン層2aがエッチングさ
れるのを防ぐストッパの役目をする。次に、多結晶シリ
コン層2bをマスクとして、ｎ型の低濃度不純物を半導体
基板１主面に注入する。このとき、多結晶シリコン層2a
の膜厚は不純物が透過するのに十分な薄い厚さになって
いるため、多結晶シリコン層2aの、多結晶シリコン層2b
が形成されていない部分の下における半導体基板１の主
面から或る深さで低濃度ｎ型拡散層5aおよび5b（破線で
示す）が形成される。次に、多結晶シリコン層2aと2bと
の段差部に側壁絶縁膜７が形成される。この側壁絶縁膜
７と多結晶シリコン層2bとをマスクとして、高濃度のｎ
型不純物が半導体基板１主面に注入される。これによっ
て、多結晶シリコン層2aの両側に高濃度ｎ型拡散層6aお
よび6b（破線で示す）が形成される。最後に、注入され
た不純物イオンを熱処理によって活性化することによ
り、低濃度ｎ型拡散層5aおよび5bの領域の端部と高濃度
ｎ型拡散層6aおよび6bの領域の端部とが、図中矢印の方
向に延びる。これによって、高濃度ｎ型拡散6aおよび6b
は、多結晶シリコン層2aの側部下まで延び、しかし低濃
度ｎ型拡散層5aおよび5bを越えないように半導体基板１
の主面に形成される。すなわち、低濃度ｎ型拡散層5aお
よび5b（実線で示す）と高濃度ｎ型拡散層6aおよび6b
（実線で示す）とは共に、ゲート電極２下部と重なり合
う。
し、このゲート絶縁膜３上に、不純物が透過するのに十
分に薄い厚さを有する多結晶シリコン層2aを形成する。
この多結晶シリコン層2aの表面を酸化して、非常に薄い
酸化膜2cを形成する。次に、この酸化膜2c上および半導
体基板１の主面上の全面に多結晶シリコンおよび所望の
パターンのレジスト（図示せず）順次形成し、前記レジ
ストをマスクとして酸化膜2cが露出するまでプラズマエ
ッチングを行ない、多結晶シリコン層2bを形成する。こ
のとき、酸化膜2cは多結晶シリコン層2aがエッチングさ
れるのを防ぐストッパの役目をする。次に、多結晶シリ
コン層2bをマスクとして、ｎ型の低濃度不純物を半導体
基板１主面に注入する。このとき、多結晶シリコン層2a
の膜厚は不純物が透過するのに十分な薄い厚さになって
いるため、多結晶シリコン層2aの、多結晶シリコン層2b
が形成されていない部分の下における半導体基板１の主
面から或る深さで低濃度ｎ型拡散層5aおよび5b（破線で
示す）が形成される。次に、多結晶シリコン層2aと2bと
の段差部に側壁絶縁膜７が形成される。この側壁絶縁膜
７と多結晶シリコン層2bとをマスクとして、高濃度のｎ
型不純物が半導体基板１主面に注入される。これによっ
て、多結晶シリコン層2aの両側に高濃度ｎ型拡散層6aお
よび6b（破線で示す）が形成される。最後に、注入され
た不純物イオンを熱処理によって活性化することによ
り、低濃度ｎ型拡散層5aおよび5bの領域の端部と高濃度
ｎ型拡散層6aおよび6bの領域の端部とが、図中矢印の方
向に延びる。これによって、高濃度ｎ型拡散6aおよび6b
は、多結晶シリコン層2aの側部下まで延び、しかし低濃
度ｎ型拡散層5aおよび5bを越えないように半導体基板１
の主面に形成される。すなわち、低濃度ｎ型拡散層5aお
よび5b（実線で示す）と高濃度ｎ型拡散層6aおよび6b
（実線で示す）とは共に、ゲート電極２下部と重なり合
う。
上記のように構成されたLDDMOSトランジスタによれ
ば、ソース・ドレイン領域を形成する低濃度および高濃
度の拡散層5aおよび5bならびに6aおよび6bの一端が、共
にゲート電極２を構成する下部の多結晶シリコン層2aの
側部下方まで延びる。このため、発生したホットエレク
トロンがゲート絶縁膜３および側壁絶縁膜７にトラップ
されることによって拡散層5bの不純物濃度が実効的に低
下し、ドレインが実効的に拡散層6bのみから形成される
場合においても、ソース・ドレイン間のチャネル形成は
阻害されない。
ば、ソース・ドレイン領域を形成する低濃度および高濃
度の拡散層5aおよび5bならびに6aおよび6bの一端が、共
にゲート電極２を構成する下部の多結晶シリコン層2aの
側部下方まで延びる。このため、発生したホットエレク
トロンがゲート絶縁膜３および側壁絶縁膜７にトラップ
されることによって拡散層5bの不純物濃度が実効的に低
下し、ドレインが実効的に拡散層6bのみから形成される
場合においても、ソース・ドレイン間のチャネル形成は
阻害されない。
［発明が解決しようとする課題］ 第６図に示される従来のLDDMOSトランジスタはホット
エレクトロンに起因する問題を解消することはできる
が、ゲート電極２を構成する多結晶シリコン層2bの幅お
よび長さを下部の多結晶シリコン層2aのそれらよりも小
さくするために製造工程上、次のような問題を呈した。
酸化膜2cの上部に多結晶シリコン層を形成し、これをエ
ッチングして多結晶シリコン層2bを形成する際、酸化膜
2cがエッチングストッパとして機能した。しかし、酸化
膜2cをエッチングストッパとして確実に機能させるため
には、酸化膜2cの膜厚をある程度厚くする必要がある。
しかし、酸化膜2cの膜厚を厚くしすぎると、多結晶シリ
コン層2aと2bとの間の導電性が悪化してしまい、多結晶
シリコン層2aと2bとがゲート電極２として一体化して機
能しなくなる。逆に、多結晶シリコン層2aと2bとの間の
導電性を得ようとして、酸化膜2cの膜厚を薄くしすぎる
と、酸化膜2cはエッチングストッパとして機能しなくな
る。そこで、酸化膜2cが上記２つの機能のどちらも果た
すためには、その膜厚を10〜20Åに制御しなければなら
ない。これは、現在の製造技術では極めて困難である。
また、たとえ酸化膜2cの膜厚を上記の範囲に制御できた
としても、多結晶シリコン層2b形成時のエッチング精度
を高めない限り酸化膜2cはエッチングストッパとして機
能し難い。
エレクトロンに起因する問題を解消することはできる
が、ゲート電極２を構成する多結晶シリコン層2bの幅お
よび長さを下部の多結晶シリコン層2aのそれらよりも小
さくするために製造工程上、次のような問題を呈した。
酸化膜2cの上部に多結晶シリコン層を形成し、これをエ
ッチングして多結晶シリコン層2bを形成する際、酸化膜
2cがエッチングストッパとして機能した。しかし、酸化
膜2cをエッチングストッパとして確実に機能させるため
には、酸化膜2cの膜厚をある程度厚くする必要がある。
しかし、酸化膜2cの膜厚を厚くしすぎると、多結晶シリ
コン層2aと2bとの間の導電性が悪化してしまい、多結晶
シリコン層2aと2bとがゲート電極２として一体化して機
能しなくなる。逆に、多結晶シリコン層2aと2bとの間の
導電性を得ようとして、酸化膜2cの膜厚を薄くしすぎる
と、酸化膜2cはエッチングストッパとして機能しなくな
る。そこで、酸化膜2cが上記２つの機能のどちらも果た
すためには、その膜厚を10〜20Åに制御しなければなら
ない。これは、現在の製造技術では極めて困難である。
また、たとえ酸化膜2cの膜厚を上記の範囲に制御できた
としても、多結晶シリコン層2b形成時のエッチング精度
を高めない限り酸化膜2cはエッチングストッパとして機
能し難い。
ソース・ドレイン領域を高濃度および低濃度の２重拡
散層により形成したLDDMOSトランジスタの他の例が、特
開昭61−105868号公報および特開昭60−68657号に示さ
れている。しかし、これらはその製造工程において単
に、低濃度不純物層と、高濃度不純物層を形成する際、
同じマスクによって２度拡散が行なわれるだけである。
散層により形成したLDDMOSトランジスタの他の例が、特
開昭61−105868号公報および特開昭60−68657号に示さ
れている。しかし、これらはその製造工程において単
に、低濃度不純物層と、高濃度不純物層を形成する際、
同じマスクによって２度拡散が行なわれるだけである。
また、ゲート電極を２層構造とし、ソース・ドレイン
領域を高濃度および低濃度の２重拡散層によって形成し
たLDDMOSトランジスタの他の例が特開昭63−44790号公
報に示されている。これは、ゲート電極を構成する上部
電極部幅を下部電極部の幅よりも大きくしたものであ
る。そのため、その製造上、上部電極部と半導体基板の
主面との間に厚い酸化膜層が存在するため、相互コンダ
クタンスgmの劣化により、ゲート電極に印加された信号
が基板に伝達されにくくなり、MOSトランジスタとして
のオン・オフ制御力が弱まるという問題を有した。
領域を高濃度および低濃度の２重拡散層によって形成し
たLDDMOSトランジスタの他の例が特開昭63−44790号公
報に示されている。これは、ゲート電極を構成する上部
電極部幅を下部電極部の幅よりも大きくしたものであ
る。そのため、その製造上、上部電極部と半導体基板の
主面との間に厚い酸化膜層が存在するため、相互コンダ
クタンスgmの劣化により、ゲート電極に印加された信号
が基板に伝達されにくくなり、MOSトランジスタとして
のオン・オフ制御力が弱まるという問題を有した。
さらに、特開昭61−296740号公報は、ゲート電極上の
アルミニウム配線層の段切れを防ぐために、ゲート電極
の断面上側部ににテーパが形成されたLDDMOSトランジス
タを示す。したがって、上記４例のLDDMOSトランジスタ
は、どれも先述の問題点を何ら解決するものではなかっ
た。
アルミニウム配線層の段切れを防ぐために、ゲート電極
の断面上側部ににテーパが形成されたLDDMOSトランジス
タを示す。したがって、上記４例のLDDMOSトランジスタ
は、どれも先述の問題点を何ら解決するものではなかっ
た。
本発明の目的は先述のような問題点を解決し、製造が
容易で、かつ側壁絶縁膜にトラップされるホットエレク
トロンの影響がなく、相互コンダクタンスgm等の特性が
良好な電界効果型半導体装置およびその製造方法を提供
することである。
容易で、かつ側壁絶縁膜にトラップされるホットエレク
トロンの影響がなく、相互コンダクタンスgm等の特性が
良好な電界効果型半導体装置およびその製造方法を提供
することである。
［課題を解決するための手段］ 上記のような目的を達成するために本発明にかかる電
界効果型半導体装置は、 主面を有する、第１導電型の半導体基板と、 半導体基板の前記主面上に形成される絶縁膜と、 絶縁膜上に形成され、かつ側壁部と、上辺と、上辺よ
り長い下辺とを有し、さらに、その上辺に接して垂直面
を有する横断面形状を有する導電材料の層と、 導電材料の層の両側における半導体基板の主面に形成
され、かつその一端が導電材料の層の側部部分と重なり
合うように、導電材料の層の側部部分の下にある基板部
分の方向に延びる、第２導電型の第１拡散層と、 前記導電材料の層の両側における半導体基板の前記主
面に、第１拡散層と重なるように形成され、かつその一
端が導電材料の層の側部部分と重なるように、しかし第
１拡散層を越えないように延びる、第１拡散層の不純物
濃度よりも高濃度の第２拡散層と、 前記導電材料の層の前記側壁に形成される側壁絶縁膜
とを含む。
界効果型半導体装置は、 主面を有する、第１導電型の半導体基板と、 半導体基板の前記主面上に形成される絶縁膜と、 絶縁膜上に形成され、かつ側壁部と、上辺と、上辺よ
り長い下辺とを有し、さらに、その上辺に接して垂直面
を有する横断面形状を有する導電材料の層と、 導電材料の層の両側における半導体基板の主面に形成
され、かつその一端が導電材料の層の側部部分と重なり
合うように、導電材料の層の側部部分の下にある基板部
分の方向に延びる、第２導電型の第１拡散層と、 前記導電材料の層の両側における半導体基板の前記主
面に、第１拡散層と重なるように形成され、かつその一
端が導電材料の層の側部部分と重なるように、しかし第
１拡散層を越えないように延びる、第１拡散層の不純物
濃度よりも高濃度の第２拡散層と、 前記導電材料の層の前記側壁に形成される側壁絶縁膜
とを含む。
さらに、上記のような目的を達成するために本発明に
係る電界効果型半導体装置の製造方法は、 第１導電型の半導体基板の主面上に絶縁膜を形成する
工程と、 側壁部と、上辺と、上辺より長い下辺とを有し、さら
に、その上辺に接して垂直面を有する導電材料の層を、
前記絶縁膜上に形成する工程とを備え、 導電材料の層の下辺端部近傍は、不純物が透過される
のに十分な膜厚を有し、 導電材料の層をマスクの一部として、第２導電型不純
物を、導電材料の層の両側における半導体基板の主面に
注入して第２導電型の第１拡散層を形成する工程を備
え、 注入された第２導電型不純物は、導電材料の層の下辺
端部近傍を透過して、その下辺端部近傍下方の半導体基
板に注入され、それにより第１拡散層の一端は導電材料
の層の下辺端部下方の基板部分方向まで延び、 導電材料の層の前記側壁部に側壁絶縁膜を形成する工
程と、 側壁絶縁膜および導電材料の層をマスクの一部とし
て、第２導電型不純物を、導電材料の層の両側における
半導体基板の主面に導入して、第１拡散層の濃度より高
濃度の第２拡散層を形成する工程と、 その一部が半導体材料の下辺端部部分と重なるよう
に、しかし第１拡散層を越えないように延びるように拡
散層を活性化する工程とを含む。
係る電界効果型半導体装置の製造方法は、 第１導電型の半導体基板の主面上に絶縁膜を形成する
工程と、 側壁部と、上辺と、上辺より長い下辺とを有し、さら
に、その上辺に接して垂直面を有する導電材料の層を、
前記絶縁膜上に形成する工程とを備え、 導電材料の層の下辺端部近傍は、不純物が透過される
のに十分な膜厚を有し、 導電材料の層をマスクの一部として、第２導電型不純
物を、導電材料の層の両側における半導体基板の主面に
注入して第２導電型の第１拡散層を形成する工程を備
え、 注入された第２導電型不純物は、導電材料の層の下辺
端部近傍を透過して、その下辺端部近傍下方の半導体基
板に注入され、それにより第１拡散層の一端は導電材料
の層の下辺端部下方の基板部分方向まで延び、 導電材料の層の前記側壁部に側壁絶縁膜を形成する工
程と、 側壁絶縁膜および導電材料の層をマスクの一部とし
て、第２導電型不純物を、導電材料の層の両側における
半導体基板の主面に導入して、第１拡散層の濃度より高
濃度の第２拡散層を形成する工程と、 その一部が半導体材料の下辺端部部分と重なるよう
に、しかし第１拡散層を越えないように延びるように拡
散層を活性化する工程とを含む。
［作用］ 本発明にかかる電界効果型半導体装置およびその製造
工程は以上のように構成されるため、第１拡散層および
第２拡散層が共に導電材料の層の下辺側部下まで延び
る。このため、導電材料の層の下部に形成される絶縁膜
にホットエレクトロンが捕獲されることにより第１拡散
層の不純物濃度が実効的に低下し、その極性が反転した
場合でも、導電材料の層と第２拡散層とが実効的に離れ
ることはない。
工程は以上のように構成されるため、第１拡散層および
第２拡散層が共に導電材料の層の下辺側部下まで延び
る。このため、導電材料の層の下部に形成される絶縁膜
にホットエレクトロンが捕獲されることにより第１拡散
層の不純物濃度が実効的に低下し、その極性が反転した
場合でも、導電材料の層と第２拡散層とが実効的に離れ
ることはない。
さらに、導電材料の層の間には絶縁層を配さないた
め、従来よりも簡単な工程で、第１および第２の拡散層
を共に導電材料の層の側部部分下方まで延びるように形
成できる。
め、従来よりも簡単な工程で、第１および第２の拡散層
を共に導電材料の層の側部部分下方まで延びるように形
成できる。
［実施例］ 第１図（ａ）は本発明の一実施例を示す、LDDMOSトラ
ンジスタの断面図である。図を参照して、このトランジ
スタは、ｐ型半導体基板１と、前記ｐ型半導体基板１の
主面上に形成される酸化シリコンのゲート絶縁膜３と、
前記ゲート絶縁膜３上に形成される、下部電極21および
下部電極21上に直接形成される上部電極22を含むゲート
電極22と、ゲート電極22の両側壁に形成された酸化シリ
コンの側壁絶縁膜４と、その一端が下部電極21の端部下
まで延びるように半導体基板１の主面に形成された１対
の低濃度ｎ型拡散層5aおよび5bと、その一端が下部電極
21の端部下まで延びるように、しかし前記低濃度ｎ型拡
散層5aおよび5bを越えないように形成された１対の高濃
度ｎ型拡散層6aおよび6bとを含む。
ンジスタの断面図である。図を参照して、このトランジ
スタは、ｐ型半導体基板１と、前記ｐ型半導体基板１の
主面上に形成される酸化シリコンのゲート絶縁膜３と、
前記ゲート絶縁膜３上に形成される、下部電極21および
下部電極21上に直接形成される上部電極22を含むゲート
電極22と、ゲート電極22の両側壁に形成された酸化シリ
コンの側壁絶縁膜４と、その一端が下部電極21の端部下
まで延びるように半導体基板１の主面に形成された１対
の低濃度ｎ型拡散層5aおよび5bと、その一端が下部電極
21の端部下まで延びるように、しかし前記低濃度ｎ型拡
散層5aおよび5bを越えないように形成された１対の高濃
度ｎ型拡散層6aおよび6bとを含む。
なお、例によれば、低濃度ｎ型拡散層5aおよび5bと下
部電極21の側部との重なりは、0.18μｍ程度、高濃度ｎ
型拡散層6aおよび6bと下部電極21との重なりは0.1μｍ
程度、ｎ型拡散層5aおよび5bならびに6aおよび6bの深さ
は0.1μｍ程度、ｎ型拡散層5aおよび5bの不純物濃度と6
aおよび6bの不純物濃度は各々、1017／cm2と1020／cm2
程度、ｐ型半導体基板１の不純物濃度は1016／cm2であ
る。
部電極21の側部との重なりは、0.18μｍ程度、高濃度ｎ
型拡散層6aおよび6bと下部電極21との重なりは0.1μｍ
程度、ｎ型拡散層5aおよび5bならびに6aおよび6bの深さ
は0.1μｍ程度、ｎ型拡散層5aおよび5bの不純物濃度と6
aおよび6bの不純物濃度は各々、1017／cm2と1020／cm2
程度、ｐ型半導体基板１の不純物濃度は1016／cm2であ
る。
また、本実施例においては、ゲート電極２を構成する
下部電極21は、厚さが2000Å、下辺の長さが1.18μｍ、
端部が半導体基板１の主面をなす角θが45°の横断面が
台形である多結晶シリコンにより形成され、上部電極22
は、厚さが2000Åの横断面が長方形である高融点金属膜
（たとえばMoSi2）により形成され、ゲート絶縁膜３の
膜厚は200Åである。
下部電極21は、厚さが2000Å、下辺の長さが1.18μｍ、
端部が半導体基板１の主面をなす角θが45°の横断面が
台形である多結晶シリコンにより形成され、上部電極22
は、厚さが2000Åの横断面が長方形である高融点金属膜
（たとえばMoSi2）により形成され、ゲート絶縁膜３の
膜厚は200Åである。
以上のように、このトランジスタにおいてはドレイン
を形成するｎ型拡散層5bおよび6bが共にゲート電極２を
構成する下部電極22の側部部分下まで延びるため、発生
したホットエレクトロンが側壁絶縁膜４およびゲート絶
縁膜３にトラップされることによって低濃度ｎ型拡散層
5bの不純物濃度が実効的に低下した場合でも、ゲート電
極２は高濃度ｎ型拡散層6bによって、ドレインと重なり
合う。したがって、低濃度ｎ型拡散層の濃度の実効的低
下によって生じる先述の種々の問題が解消される。さら
に、ゲート電極２を構成する上部電極21および下部電極
21との間には絶縁層存在しないため、上部電極22と下部
電極21との間の導電性を損わない。よって、ゲート電極
２は十分にその機能を果たす。
を形成するｎ型拡散層5bおよび6bが共にゲート電極２を
構成する下部電極22の側部部分下まで延びるため、発生
したホットエレクトロンが側壁絶縁膜４およびゲート絶
縁膜３にトラップされることによって低濃度ｎ型拡散層
5bの不純物濃度が実効的に低下した場合でも、ゲート電
極２は高濃度ｎ型拡散層6bによって、ドレインと重なり
合う。したがって、低濃度ｎ型拡散層の濃度の実効的低
下によって生じる先述の種々の問題が解消される。さら
に、ゲート電極２を構成する上部電極21および下部電極
21との間には絶縁層存在しないため、上部電極22と下部
電極21との間の導電性を損わない。よって、ゲート電極
２は十分にその機能を果たす。
以下、このトランジスタの製造方法について説明す
る。第１図（ｂ）〜（ｆ）はこのトランジスタの製造工
程を示す図である。
る。第１図（ｂ）〜（ｆ）はこのトランジスタの製造工
程を示す図である。
まず、第１図（ｂ）を参照して、ｐ型半導体基板１の
主面上に、ゲート絶縁膜になるべき厚さ200Åの酸化シ
リコン膜300、下部電極21となるべき厚さ2000Åの多結
晶シリコン膜210、および上部電極22となるべき厚さ200
0Åの高融点金属膜220を順次形成する。さらに、この高
融点金属膜220の表面に、ゲート電極２を形成するため
のマスクとなるレジスト膜８を選択的に形成する。
主面上に、ゲート絶縁膜になるべき厚さ200Åの酸化シ
リコン膜300、下部電極21となるべき厚さ2000Åの多結
晶シリコン膜210、および上部電極22となるべき厚さ200
0Åの高融点金属膜220を順次形成する。さらに、この高
融点金属膜220の表面に、ゲート電極２を形成するため
のマスクとなるレジスト膜８を選択的に形成する。
次に、第１図（ｃ）を参照して、レジスト膜８をマス
クとして、高融点金属膜220を異方性エッチングし、上
部電極22を形成する。このときのエッチングは、たとえ
ば、0.05Torr程度の低めの圧力下でCL2またはHCL等の塩
素を含むガスを用い、物理反応または、物理反応および
化学反応を利用することによって、異方性を強めた反応
性イオンエッチングによって行なえばよい。
クとして、高融点金属膜220を異方性エッチングし、上
部電極22を形成する。このときのエッチングは、たとえ
ば、0.05Torr程度の低めの圧力下でCL2またはHCL等の塩
素を含むガスを用い、物理反応または、物理反応および
化学反応を利用することによって、異方性を強めた反応
性イオンエッチングによって行なえばよい。
次に、第１図（ｄ）を参照して、レジスト膜８をマス
クとして多結晶シリコン膜210および絶縁膜300を等方性
エッチングし、ゲート絶縁膜３および下部電極21を形成
する。このとき、等方性エッチングを行なうため、上部
電極20のうち、レジスト膜８の端部に近い部分が若干削
られる。したがって、上部電極22は最終的に図のような
形状となる。このときのエッチングは、たとえば、0.6T
orr程度の圧力下でCF4または、CF4およびO2を用い、主
に化学反応を利用し等方性を強めた反応性イオンエッチ
ングによって行なえばよい。
クとして多結晶シリコン膜210および絶縁膜300を等方性
エッチングし、ゲート絶縁膜３および下部電極21を形成
する。このとき、等方性エッチングを行なうため、上部
電極20のうち、レジスト膜８の端部に近い部分が若干削
られる。したがって、上部電極22は最終的に図のような
形状となる。このときのエッチングは、たとえば、0.6T
orr程度の圧力下でCF4または、CF4およびO2を用い、主
に化学反応を利用し等方性を強めた反応性イオンエッチ
ングによって行なえばよい。
次に、第１図（ｅ）を参照して、レジスト膜８を除去
した後、ｎ型不純物である砒素（As）を100keVで半導体
基板１の主面に対して垂直に注入する。このとき、ゲー
ト電極２はマスクの一部として機能し、ゲート電極２と
自己整合的に半導体基板１の主面に砒素が注入される。
しかし、ゲート電極２を形成する下部電極21の端部の膜
厚はイオン注入によって不純物が透過する程度に薄くな
っているため、この部分を砒素が透過する。砒素の注入
を100keVで行なった場合、多結晶シリコンから形成され
る下部電極21のうち、砒素が通過できる部分の厚さは、
絶縁膜３の厚さ200Åを含めて1000Å以下の部分である
ことが実験により明らかである。一方、下部電極21の端
部の半導体基板１の主面に対する角度は45°である。よ
って、砒素の注入によって形成されるｎ型拡散層5aおよ
び5bは下部電極21と、その端部から内側に向かって0.08
μｍの位置で重なり合う。
した後、ｎ型不純物である砒素（As）を100keVで半導体
基板１の主面に対して垂直に注入する。このとき、ゲー
ト電極２はマスクの一部として機能し、ゲート電極２と
自己整合的に半導体基板１の主面に砒素が注入される。
しかし、ゲート電極２を形成する下部電極21の端部の膜
厚はイオン注入によって不純物が透過する程度に薄くな
っているため、この部分を砒素が透過する。砒素の注入
を100keVで行なった場合、多結晶シリコンから形成され
る下部電極21のうち、砒素が通過できる部分の厚さは、
絶縁膜３の厚さ200Åを含めて1000Å以下の部分である
ことが実験により明らかである。一方、下部電極21の端
部の半導体基板１の主面に対する角度は45°である。よ
って、砒素の注入によって形成されるｎ型拡散層5aおよ
び5bは下部電極21と、その端部から内側に向かって0.08
μｍの位置で重なり合う。
その後、ゲート電極２上および半導体基板１の主面上
に一定膜厚の酸化シリコン膜を形成し、異方性の反応性
イオンエッチングにより、半導体基板１の主面および上
部電極22の表面が露出するまでエッチングを行なう。そ
の結果、第１図（ｆ）に示すように、ゲート電極２の両
側壁には酸化シリコンから形成される側壁絶縁膜４が形
成される。この側壁絶縁膜４およびゲート電極２をマス
クの一部として自己整合的に半導体基板１の主面にｎ型
拡散層5aおよび5bより高濃度となるように砒素を注入
し、高濃度の不純物拡散領域6aおよび6bを形成する。
に一定膜厚の酸化シリコン膜を形成し、異方性の反応性
イオンエッチングにより、半導体基板１の主面および上
部電極22の表面が露出するまでエッチングを行なう。そ
の結果、第１図（ｆ）に示すように、ゲート電極２の両
側壁には酸化シリコンから形成される側壁絶縁膜４が形
成される。この側壁絶縁膜４およびゲート電極２をマス
クの一部として自己整合的に半導体基板１の主面にｎ型
拡散層5aおよび5bより高濃度となるように砒素を注入
し、高濃度の不純物拡散領域6aおよび6bを形成する。
最後に、ｎ型拡散層5aおよび5bならびに6aおよび6bを
熱処理によって活性化する。この結果、ｎ型拡散層5aお
よび5bならびに6aおよび6bは各々下部電極21の端部と0.
18μｍと0.1μｍの重なりを有するようになるととも
に、半導体基板１の主面から0.1μｍの深さを有するよ
うになる。よって、第１図（ａ）に示される断面形状を
有するトランジスタが得られる。
熱処理によって活性化する。この結果、ｎ型拡散層5aお
よび5bならびに6aおよび6bは各々下部電極21の端部と0.
18μｍと0.1μｍの重なりを有するようになるととも
に、半導体基板１の主面から0.1μｍの深さを有するよ
うになる。よって、第１図（ａ）に示される断面形状を
有するトランジスタが得られる。
以上のように第１図（ａ）に示されるトランジスタの
製造工程において、ゲート電極２を形成する上部電極22
および下部電極21は互いに異なる材質で形成されるた
め、これら各々を形成する際、異なるエッチング条件で
エッチングを行なえば第１図（ａ），（ｄ），（ｅ）お
よび（ｆ）に示される形状のゲート電極が容易に得られ
る。つまり、ゲート電極を構成する２つの電極間にエッ
チングストッパ用の酸化膜を配する必要はない。その結
果、従来技術の説明で述べたような、酸化膜の膜厚の制
御が必要でない。すなわち、製造が容易になる。
製造工程において、ゲート電極２を形成する上部電極22
および下部電極21は互いに異なる材質で形成されるた
め、これら各々を形成する際、異なるエッチング条件で
エッチングを行なえば第１図（ａ），（ｄ），（ｅ）お
よび（ｆ）に示される形状のゲート電極が容易に得られ
る。つまり、ゲート電極を構成する２つの電極間にエッ
チングストッパ用の酸化膜を配する必要はない。その結
果、従来技術の説明で述べたような、酸化膜の膜厚の制
御が必要でない。すなわち、製造が容易になる。
なお、本実施例においては、ゲート電極２の下部電極
21を多結晶シリコン膜にて、上部電極22を高融点金属膜
にて形成したが、下部電極21をリン等の不純物が含まれ
た多結晶シリコン膜にて形成し、上部電極22を下部電極
21の不純物濃度より高いリン等の不純物が含まれた多結
晶シリコン膜にて形成してもよい。一般に、エッチング
に際して、不純物濃度の高い多結晶シリコン膜は不純物
濃度の低い多結晶シリコン膜に比べて等方性にてエッチ
ングされやすい。したがって、このような構成のゲート
電極を形成する場合には、同一のエッチング条件による
反応性イオンエッチングによって、上部の導電層および
下部の導電層をエッチングすればゲート電極の断面形状
は第１図（ａ）に示されたものと同様にすることができ
る。
21を多結晶シリコン膜にて、上部電極22を高融点金属膜
にて形成したが、下部電極21をリン等の不純物が含まれ
た多結晶シリコン膜にて形成し、上部電極22を下部電極
21の不純物濃度より高いリン等の不純物が含まれた多結
晶シリコン膜にて形成してもよい。一般に、エッチング
に際して、不純物濃度の高い多結晶シリコン膜は不純物
濃度の低い多結晶シリコン膜に比べて等方性にてエッチ
ングされやすい。したがって、このような構成のゲート
電極を形成する場合には、同一のエッチング条件による
反応性イオンエッチングによって、上部の導電層および
下部の導電層をエッチングすればゲート電極の断面形状
は第１図（ａ）に示されたものと同様にすることができ
る。
また、上部電極と下部電極とを全く同じ材質のものか
ら形成してもよい。第２図は、本発明の他の実施例を示
すLDDMOSトランジスタの断面図である。図を参照して、
このトランジスタはｐ型半導体基板１と、前記半導体基
板１の主面上に形成されるゲート絶縁膜３と、ゲート絶
縁膜３上に形成される多結晶シリコンによって形成され
るゲート電極２と、ゲート電極２の両側部に形成される
側壁絶縁膜４と、その端部がゲート電極２の側部下方ま
で延びるように半導体基板１の主面に形成される低濃度
ｎ型拡散層5aおよび5bと、その端部がゲート電極２の側
部下方まで延びるように、しかし前記低濃度ｎ型拡散層
5aおよび5bを越えないように形成される高濃度ｎ型拡散
層6aおよび6bとを含む。このトランジスタと先の実施例
（第１図）のトランジスタとの相違点はゲート電極が上
部および下部共に同一の材質で構成されている点であ
る。
ら形成してもよい。第２図は、本発明の他の実施例を示
すLDDMOSトランジスタの断面図である。図を参照して、
このトランジスタはｐ型半導体基板１と、前記半導体基
板１の主面上に形成されるゲート絶縁膜３と、ゲート絶
縁膜３上に形成される多結晶シリコンによって形成され
るゲート電極２と、ゲート電極２の両側部に形成される
側壁絶縁膜４と、その端部がゲート電極２の側部下方ま
で延びるように半導体基板１の主面に形成される低濃度
ｎ型拡散層5aおよび5bと、その端部がゲート電極２の側
部下方まで延びるように、しかし前記低濃度ｎ型拡散層
5aおよび5bを越えないように形成される高濃度ｎ型拡散
層6aおよび6bとを含む。このトランジスタと先の実施例
（第１図）のトランジスタとの相違点はゲート電極が上
部および下部共に同一の材質で構成されている点であ
る。
次に、このトランジスタの製造方法について説明す
る。ます、半導体基板１の表面上にゲート絶縁膜となる
べき厚さ200Åの絶縁膜、厚さ4000Åの多結晶シリコン
層、およびレジスト膜を順次形成する。次に、このレジ
スト膜をマスクに多結晶シリコン層の上部2000Åを異方
性を強めた反応性イオンエッチングにてエッチングす
る。続いて、下部2000Åの多結晶シリコン層を等方性を
強めた反応性イオンエッチングによってエッチングす
る。これによって、ゲート電極２の断面形状は第１図
（ａ）に示した先の実施例におけるものと同様になる。
る。ます、半導体基板１の表面上にゲート絶縁膜となる
べき厚さ200Åの絶縁膜、厚さ4000Åの多結晶シリコン
層、およびレジスト膜を順次形成する。次に、このレジ
スト膜をマスクに多結晶シリコン層の上部2000Åを異方
性を強めた反応性イオンエッチングにてエッチングす
る。続いて、下部2000Åの多結晶シリコン層を等方性を
強めた反応性イオンエッチングによってエッチングす
る。これによって、ゲート電極２の断面形状は第１図
（ａ）に示した先の実施例におけるものと同様になる。
なお、上記２実施例において、ｎ型拡散層5aおよび5b
ならびに6aおよび6bを砒素の注入により形成したが、他
のイオン種（たとえばリン）の注入により形成してもよ
い。また、ｎ型拡散層5aおよび5bを砒素の注入により形
成し、ｎ型拡散層6aおよび6bをリンの注入によって形成
してもよい。つまり、ソース／トレインを形成する高濃
度不純物拡散層と低濃度不純物拡散層とは異なるイオン
の注入によって形成されてもよい。
ならびに6aおよび6bを砒素の注入により形成したが、他
のイオン種（たとえばリン）の注入により形成してもよ
い。また、ｎ型拡散層5aおよび5bを砒素の注入により形
成し、ｎ型拡散層6aおよび6bをリンの注入によって形成
してもよい。つまり、ソース／トレインを形成する高濃
度不純物拡散層と低濃度不純物拡散層とは異なるイオン
の注入によって形成されてもよい。
さらに、ｎ型拡散層5aおよび5bならびに6aおよび6b
を形成する際のイオン注入エネルギも上記実施例におけ
る値100keVに限定されない。また、上記２実施例におい
ては、イオン注入の角度を半導体基板１の主面に対し垂
直な方向としたが、これもこの方向に限定される必要は
ない。つまり、これらの値は本発明にかかるLDDMOSトラ
ンジスタのような電界効果型半導体装置を得ることので
きる条件に設定されればよい。
を形成する際のイオン注入エネルギも上記実施例におけ
る値100keVに限定されない。また、上記２実施例におい
ては、イオン注入の角度を半導体基板１の主面に対し垂
直な方向としたが、これもこの方向に限定される必要は
ない。つまり、これらの値は本発明にかかるLDDMOSトラ
ンジスタのような電界効果型半導体装置を得ることので
きる条件に設定されればよい。
また、ゲート電極２の断面形状は上記２実施例のもの
に限定されず、下辺が上辺より長い断面形状を有し下部
電極側部の膜厚が不純物が透過するのに十分な薄い厚さ
であればよい。
に限定されず、下辺が上辺より長い断面形状を有し下部
電極側部の膜厚が不純物が透過するのに十分な薄い厚さ
であればよい。
したがって、ｎ型拡散層5aおよび5bならびに6aおよび
6bの深さおよびゲート電極２側部との重なりは上記２実
施例の値に限定されるものではなく、注入エネルギ、注
入角度、イオン種、ゲート電極２の材質、およびゲート
電極２の断面形状を変えることなどにより自由に設定さ
れ得る。以下、注入エネルギおよびゲート電極２の断面
形状とｎ型拡散層5aおよび5bまたは6aおよび6bの形状
（プロファイル）との関係について説明する。
6bの深さおよびゲート電極２側部との重なりは上記２実
施例の値に限定されるものではなく、注入エネルギ、注
入角度、イオン種、ゲート電極２の材質、およびゲート
電極２の断面形状を変えることなどにより自由に設定さ
れ得る。以下、注入エネルギおよびゲート電極２の断面
形状とｎ型拡散層5aおよび5bまたは6aおよび6bの形状
（プロファイル）との関係について説明する。
第３図はシリコン基板に不純物をイオン注入により添
加する場合の、注入エネルギと注入により不純物イオン
が到達する、基板表面からの深さの関係を示すグラフで
ある。図において、横軸はイオン注入エネルギ、縦軸は
不純物イオンの注入深さである。なお、図は、注入する
イオン種が砒素As+、注入角度が基板に対し垂直である
場合を示す。図のように、注入エネルギと不純物イオン
の注入深さとは比例関係にある。したがって、拡散層5a
および5bならびに6aおよび6bの半導体基板１の主面から
の深さはイオン注入エネルギを変化させることによって
も制御され得る。
加する場合の、注入エネルギと注入により不純物イオン
が到達する、基板表面からの深さの関係を示すグラフで
ある。図において、横軸はイオン注入エネルギ、縦軸は
不純物イオンの注入深さである。なお、図は、注入する
イオン種が砒素As+、注入角度が基板に対し垂直である
場合を示す。図のように、注入エネルギと不純物イオン
の注入深さとは比例関係にある。したがって、拡散層5a
および5bならびに6aおよび6bの半導体基板１の主面から
の深さはイオン注入エネルギを変化させることによって
も制御され得る。
第４図は、下部電極21の材質を多結晶シリコン、注入
するイオン種を砒素、注入方向を半導体基板１の主面に
対し垂直とした場合に、計算により求められる、下部電
極21の形状と拡散層5aおよび5bのプロファイルとの関係
を示す図である。図において、縦軸は半導体基板１の主
面からの距離およびイオン注入エネルギ、横軸は下部電
極21の端からの距離を示す。したがって、半導体基板１
の主面からの距離が200Å（0.02μｍ）の範囲内の部分
（図中の斜線部）はゲート絶縁膜３を表わし、横軸と縦
軸との交点、すなわち原点は下部電極21の端を表わす。
図中、直線a,b,およびｃは各々、下部電極21の端部の半
導体基板１の主面に対する角度θが60°,45°，および3
0°の場合における、イオン注入エネルギと拡散層5aお
よび5bの端部と下部電極21とが重なり合う位置との関係
を示す。これらからわかるように、イオン注入エネルギ
の増大に比例して、形成される拡散層5aおよび5bは下部
電極21の下に侵入していく、つまり、拡散層5aおよび5b
と下部電極とが重なり合う位置が図において右にシフト
する。これは、下部電極21の厚さがその端から離れるほ
ど厚くなっており、イオン注入エネルギが増大するほど
イオンが透過できる膜厚の限界値も大きくなるためであ
る。一方、下部電極21の厚さは半導体基板１の主面に対
する角度θによって異なる。したがって、イオン注入エ
ネルギが同一であっても、下部電極21の端部の半導体基
板１の主面に対する角度θが大きくなるほど、形成され
る拡散層5aおよび5bと下部電極との重なりは小さくな
る。したがって、先述の２実施例の場合と同じくイオン
注入エネルギが100keVの場合に、拡散層5aおよび5bと下
部電極21との重なりは上記角度θが45°の場合に0.08μ
ｍであるのに対し、上記角度θが30°の場合には0.14μ
ｍである。さらに、このとき、拡散層5aおよび5bの半導
体基板１の主面からの深さは下部電極21の端からの距離
に応じて図中−１（θ＝45°の場合）と（θ＝30°
の場合）である。これらからわかるように、角度θを45
°とした場合、下部電極21の端から0.08μｍの位置まで
拡散層5aおよび5bが形成され、その深さは下部電極21の
端部に向かって徐々に深くなり、下部電極21の端部およ
びその外側（下部電極と重ならない部分）では一定値0.
08μｍとなる。次に、θ＝35°の場合、下部電極21の端
から約0.14μｍの位置まで拡散層5aおよび5bが形成さ
れ、その深さは下部電極21の端部で0.08μｍになる。ま
た、注入エネルギを150keVに増加した場合、θ＝45°で
あれば、拡散層5aおよび5bは下部電極21の端から0.13μ
ｍの位置まで形成され、その深さは下部電極21の端部に
向かって徐々に深くなり下部電極21の端部およびその外
側で一定の深さ0.13μｍとなる（図中−２参照）。
するイオン種を砒素、注入方向を半導体基板１の主面に
対し垂直とした場合に、計算により求められる、下部電
極21の形状と拡散層5aおよび5bのプロファイルとの関係
を示す図である。図において、縦軸は半導体基板１の主
面からの距離およびイオン注入エネルギ、横軸は下部電
極21の端からの距離を示す。したがって、半導体基板１
の主面からの距離が200Å（0.02μｍ）の範囲内の部分
（図中の斜線部）はゲート絶縁膜３を表わし、横軸と縦
軸との交点、すなわち原点は下部電極21の端を表わす。
図中、直線a,b,およびｃは各々、下部電極21の端部の半
導体基板１の主面に対する角度θが60°,45°，および3
0°の場合における、イオン注入エネルギと拡散層5aお
よび5bの端部と下部電極21とが重なり合う位置との関係
を示す。これらからわかるように、イオン注入エネルギ
の増大に比例して、形成される拡散層5aおよび5bは下部
電極21の下に侵入していく、つまり、拡散層5aおよび5b
と下部電極とが重なり合う位置が図において右にシフト
する。これは、下部電極21の厚さがその端から離れるほ
ど厚くなっており、イオン注入エネルギが増大するほど
イオンが透過できる膜厚の限界値も大きくなるためであ
る。一方、下部電極21の厚さは半導体基板１の主面に対
する角度θによって異なる。したがって、イオン注入エ
ネルギが同一であっても、下部電極21の端部の半導体基
板１の主面に対する角度θが大きくなるほど、形成され
る拡散層5aおよび5bと下部電極との重なりは小さくな
る。したがって、先述の２実施例の場合と同じくイオン
注入エネルギが100keVの場合に、拡散層5aおよび5bと下
部電極21との重なりは上記角度θが45°の場合に0.08μ
ｍであるのに対し、上記角度θが30°の場合には0.14μ
ｍである。さらに、このとき、拡散層5aおよび5bの半導
体基板１の主面からの深さは下部電極21の端からの距離
に応じて図中−１（θ＝45°の場合）と（θ＝30°
の場合）である。これらからわかるように、角度θを45
°とした場合、下部電極21の端から0.08μｍの位置まで
拡散層5aおよび5bが形成され、その深さは下部電極21の
端部に向かって徐々に深くなり、下部電極21の端部およ
びその外側（下部電極と重ならない部分）では一定値0.
08μｍとなる。次に、θ＝35°の場合、下部電極21の端
から約0.14μｍの位置まで拡散層5aおよび5bが形成さ
れ、その深さは下部電極21の端部で0.08μｍになる。ま
た、注入エネルギを150keVに増加した場合、θ＝45°で
あれば、拡散層5aおよび5bは下部電極21の端から0.13μ
ｍの位置まで形成され、その深さは下部電極21の端部に
向かって徐々に深くなり下部電極21の端部およびその外
側で一定の深さ0.13μｍとなる（図中−２参照）。
以上の例で示したように、イオン注入エネルギおよび
下部電極の形状、すなわち、ゲート電極形状をパラメー
タとして組合わせただけでも、拡散層5aおよび5bの深さ
およびゲート電極との重なり具合は自由に選択できるこ
とがわかる。
下部電極の形状、すなわち、ゲート電極形状をパラメー
タとして組合わせただけでも、拡散層5aおよび5bの深さ
およびゲート電極との重なり具合は自由に選択できるこ
とがわかる。
なお、ゲート絶縁膜、下部電極、および上部電極の膜
厚も先の２実施例における値に限定されるものではな
く、使用目的等に応じ任意に設定される。たとえば、ゲ
ート絶縁膜の膜厚は基板とゲート電極とを絶縁する機能
を果たしかつゲートに与えられた電位を基板に伝達する
のに十分な値であればよい。ただし、ゲート絶縁膜の厚
さは上記パラメータと同様に低濃度拡散層のプロファイ
ルに影響を与えるものであるから、低濃度拡散層のプロ
ファイルを考慮して設定されなければならない。
厚も先の２実施例における値に限定されるものではな
く、使用目的等に応じ任意に設定される。たとえば、ゲ
ート絶縁膜の膜厚は基板とゲート電極とを絶縁する機能
を果たしかつゲートに与えられた電位を基板に伝達する
のに十分な値であればよい。ただし、ゲート絶縁膜の厚
さは上記パラメータと同様に低濃度拡散層のプロファイ
ルに影響を与えるものであるから、低濃度拡散層のプロ
ファイルを考慮して設定されなければならない。
さらに、側壁絶縁膜の形状も上記実施例のものに限定
されない。さらに、側壁絶縁膜は高濃度拡散層を形成す
る際マスクとして機能するから、高濃度拡散層の端部が
熱処理によって下部電極の側部下方まで延びるように形
成される形状でなければならない。
されない。さらに、側壁絶縁膜は高濃度拡散層を形成す
る際マスクとして機能するから、高濃度拡散層の端部が
熱処理によって下部電極の側部下方まで延びるように形
成される形状でなければならない。
先の２実施例は、ｎチャネルトランジスタの場合であ
ったが、もちろんｐチャネルトランジスタに本発明にか
かる電界効果型半導体装置を用いてもよい。
ったが、もちろんｐチャネルトランジスタに本発明にか
かる電界効果型半導体装置を用いてもよい。
［発明の効果］ 以上のように本発明にかかる電界効果型半導体装置に
よれば、半導体基板の主面に形成される低濃度および高
濃度の拡散層が共にゲート電極の側部下方まで延びるた
め、これをLDDMOSトランジスタとして用いた場合、ドレ
イン近傍で発生したホットエレクトロンが絶縁層にトラ
ップされることによって機能低下が生じることはない。
さらに、低濃度および高濃度拡散層を形成するために設
けられる、横断面形状が長方形の上部および台形形状の
下部からなる導電層は絶縁層を介さず直接接合される。
したがって、これをトランジスタのゲートとして用いた
場合、ゲート電極に印加される電圧はゲート電極下の基
板に確実に伝達される。つまり、従来のようなゲート電
極の構造に基づくトランジスタのオン・オフ制御不良と
いう問題は解消される。
よれば、半導体基板の主面に形成される低濃度および高
濃度の拡散層が共にゲート電極の側部下方まで延びるた
め、これをLDDMOSトランジスタとして用いた場合、ドレ
イン近傍で発生したホットエレクトロンが絶縁層にトラ
ップされることによって機能低下が生じることはない。
さらに、低濃度および高濃度拡散層を形成するために設
けられる、横断面形状が長方形の上部および台形形状の
下部からなる導電層は絶縁層を介さず直接接合される。
したがって、これをトランジスタのゲートとして用いた
場合、ゲート電極に印加される電圧はゲート電極下の基
板に確実に伝達される。つまり、従来のようなゲート電
極の構造に基づくトランジスタのオン・オフ制御不良と
いう問題は解消される。
同時に、本発明にかかる電界効果型半導体装置の製造
方法によれば、上部および下部の導電層はエッチング条
件を適当に選択することによって連続的にエッチングさ
れる。つまり、電界効果型半導体装置、特に、LDDMOSト
ランジスタに課せられた当初の目的、すなわち、電界効
果型MOSトランジスタの信頼性へのホットエレクトロン
の悪影響の解消が確実に、かつ、容易に達成される。そ
の結果、相互コンダクタンスのgm等の特性が良好な高信
頼性を有する微細な電界効果型MOSトランジスタ等の電
界効果型半導体装置が確実に得られる。したがって、LD
DMOSトランジスタ等の電界効果型半導体装置が用いられ
る半導体デバイス等に本発明を用いれば、従来よりも信
頼性の高い半導体デバイスが得られる。
方法によれば、上部および下部の導電層はエッチング条
件を適当に選択することによって連続的にエッチングさ
れる。つまり、電界効果型半導体装置、特に、LDDMOSト
ランジスタに課せられた当初の目的、すなわち、電界効
果型MOSトランジスタの信頼性へのホットエレクトロン
の悪影響の解消が確実に、かつ、容易に達成される。そ
の結果、相互コンダクタンスのgm等の特性が良好な高信
頼性を有する微細な電界効果型MOSトランジスタ等の電
界効果型半導体装置が確実に得られる。したがって、LD
DMOSトランジスタ等の電界効果型半導体装置が用いられ
る半導体デバイス等に本発明を用いれば、従来よりも信
頼性の高い半導体デバイスが得られる。
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図、第３図はシリコン基板へのイオン
注入における、注入エネルギとイオンの注入深さとの一
般的な関係を示すグラフ、第４図は下部電極の形状と低
濃度不純物拡散層のプロファイルとの関係を示す図、第
５図および第６図は各々、別々の従来のLDDMOSトランジ
スタの一例を示す図である。 図において、１はｐ型半導体基板、２はゲート電極、３
はゲート絶縁膜、４および７は側壁絶縁膜、5aおよび5b
は低濃度ｎ型拡散層、6aおよび6bは高濃度ｎ型拡散層、
８はレジスト膜、21は下部電極、22は上部電極、210は
多結晶シリコン層、220は高融点金属層、300は酸化膜、
2aは下部多結晶シリコン層、2bは上部多結晶シリコン
層、2cは酸化膜である。 なお、図中、同一符号は同一または相当部分を示す。
他の実施例を示す図、第３図はシリコン基板へのイオン
注入における、注入エネルギとイオンの注入深さとの一
般的な関係を示すグラフ、第４図は下部電極の形状と低
濃度不純物拡散層のプロファイルとの関係を示す図、第
５図および第６図は各々、別々の従来のLDDMOSトランジ
スタの一例を示す図である。 図において、１はｐ型半導体基板、２はゲート電極、３
はゲート絶縁膜、４および７は側壁絶縁膜、5aおよび5b
は低濃度ｎ型拡散層、6aおよび6bは高濃度ｎ型拡散層、
８はレジスト膜、21は下部電極、22は上部電極、210は
多結晶シリコン層、220は高融点金属層、300は酸化膜、
2aは下部多結晶シリコン層、2bは上部多結晶シリコン
層、2cは酸化膜である。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 田中 義典 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭64−73769（ＪＰ，Ａ)
Claims (2)
- 【請求項１】主面を有する、第１導電型の半導体基板
と、 前記半導体基板の前記主面上に形成される絶縁膜と、 前記絶縁膜上に形成され、かつ上辺と、上辺より長い下
辺と、この上辺と下辺とを結ぶ傾斜側壁部とを有し、さ
らにその上辺に接して垂直に延びる垂直側壁部を有する
横断面形状を有する導電材料の層と、 前記導電材料の層の両側における前記半導体基板の前記
主面に形成され、かつその一端が前記導電材料の層の側
部部分と重なり合うように、前記導電材料の層の前記側
部部分の下にある前記基板部分の方向に延びる、第２導
電型の第１拡散層と、 前記導電材料の層の両側における前記半導体基板の前記
主面に、前記第１拡散層と重なるように形成され、かつ
その一端が前記導電材料の層の側部部分と重なるよう
に、しかし前記第１拡散層を越えないように延びる、第
２拡散層と、 前記導電材料の層の前記傾斜側壁部および垂直側壁部に
形成される側壁絶縁膜とを備え、 前記第２拡散層の不純物濃度は前記第１の拡散層のそれ
よりも高い、電界効果型半導体装置。 - 【請求項２】第１導電型の半導体基板の主面上に絶縁膜
を形成する工程と、 上辺と、上辺より長い下辺と、この上辺および下辺を結
ぶ傾斜側壁部とを有し、さらに、その上辺に接して垂直
に延びる垂直側壁部を有する導電材料の層を、前記絶縁
膜上に形成する工程とを備え、 前記導電材料の層の下辺端部近傍は、不純物が透過され
るのに十分な膜厚を有し、 前記導電材料の層をマスクの一部として、第２導電型不
純物を、前記導電材料の層の両側における前記半導体基
板の前記主面に注入して第２導電型の第１拡散層を形成
する工程を備え、 前記注入された第２導電型不純物は、前記導電材料の層
の下辺端部近傍を透過して、その下辺端部近傍下方の前
記半導体基板に注入され、それにより前記第１拡散層の
一端は前記導電材料の層の下辺端部下方の基板部分方向
まで延び、 前記導電材料の層の前記傾斜側壁部および垂直側壁部に
側壁絶縁膜を形成する工程と、 前記側壁絶縁膜および前記導電材料の層をマスクの一部
として、第２導電型不純物を、前記導電材料の層の両側
における前記半導体基板の主面に注入して、前記第１拡
散層の濃度より高濃度の第２拡散層を形成する工程と、 その一部は前記半導体材料の前記下辺端部部分と重なる
ように、しかし前記第１拡散層を越えないように延びる
ように前記拡散層を活性化する工程とを備えた、電界効
果型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056611A JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
| US07/425,017 US5177571A (en) | 1988-10-24 | 1989-10-23 | Ldd mosfet with particularly shaped gate electrode immune to hot electron effect |
| DE3935411A DE3935411C2 (de) | 1988-10-24 | 1989-10-24 | Feldeffekttransistor und Verfahren zu dessen Herstellung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26736488 | 1988-10-24 | ||
| JP63-267364 | 1988-10-24 | ||
| JP1056611A JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH02191340A JPH02191340A (ja) | 1990-07-27 |
| JP2513023B2 true JP2513023B2 (ja) | 1996-07-03 |
Family
ID=26397565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056611A Expired - Lifetime JP2513023B2 (ja) | 1988-10-24 | 1989-03-08 | 電界効果型半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
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| JP (1) | JP2513023B2 (ja) |
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| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| KR950013785B1 (ko) * | 1991-01-21 | 1995-11-16 | 미쓰비시 뎅끼 가부시끼가이샤 | Mos형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법 |
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
| US5736418A (en) * | 1996-06-07 | 1998-04-07 | Lsi Logic Corporation | Method for fabricating a field effect transistor using microtrenches to control hot electron effects |
| US5817564A (en) * | 1996-06-28 | 1998-10-06 | Harris Corporation | Double diffused MOS device and method |
| JPH10256394A (ja) | 1997-03-12 | 1998-09-25 | Internatl Business Mach Corp <Ibm> | 半導体構造体およびデバイス |
| US6015991A (en) * | 1997-03-12 | 2000-01-18 | International Business Machines Corporation | Asymmetrical field effect transistor |
| US6328801B1 (en) | 1997-07-25 | 2001-12-11 | L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude | Method and system for recovering and recirculating a deuterium-containing gas |
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US6365917B1 (en) * | 1998-11-25 | 2002-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| JP3443355B2 (ja) * | 1999-03-12 | 2003-09-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
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| TW513753B (en) * | 2000-03-27 | 2002-12-11 | Semiconductor Energy Lab | Semiconductor display device and manufacturing method thereof |
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| JP2009094170A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP2010245366A (ja) * | 2009-04-08 | 2010-10-28 | Fujifilm Corp | 電子素子及びその製造方法、並びに表示装置 |
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|---|---|---|---|---|
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| JPS61105868A (ja) * | 1984-10-29 | 1986-05-23 | Seiko Epson Corp | 半導体装置 |
| JPS61224459A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS61296740A (ja) * | 1985-06-25 | 1986-12-27 | Nec Kansai Ltd | 半導体装置 |
| US4755479A (en) * | 1986-02-17 | 1988-07-05 | Fujitsu Limited | Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers |
| JPS62241375A (ja) * | 1986-04-11 | 1987-10-22 | Seiko Epson Corp | 半導体集積回路装置の製造方法 |
| US4894694A (en) * | 1986-10-31 | 1990-01-16 | Hewlett-Packard Company | MOSFET structure and method for making same |
| JPS63190377A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| US4837180A (en) * | 1987-07-09 | 1989-06-06 | Industrial Technology Research Institute | Ladder gate LDDFET |
| JPS6473769A (en) * | 1987-09-16 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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| JPH06233470A (ja) * | 1993-02-03 | 1994-08-19 | Ricoh Co Ltd | バッテリ−装置および充電装置付き電子機器 |
| JPH06344790A (ja) * | 1993-06-08 | 1994-12-20 | Nippon Cable Syst Inc | コラム式シフトレバー装置 |
-
1989
- 1989-03-08 JP JP1056611A patent/JP2513023B2/ja not_active Expired - Lifetime
- 1989-10-23 US US07/425,017 patent/US5177571A/en not_active Expired - Lifetime
- 1989-10-24 DE DE3935411A patent/DE3935411C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3935411C2 (de) | 1994-06-30 |
| US5177571A (en) | 1993-01-05 |
| JPH02191340A (ja) | 1990-07-27 |
| DE3935411A1 (de) | 1990-04-26 |
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