JP2001338500A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JP2001338500A JP2001338500A JP2000154986A JP2000154986A JP2001338500A JP 2001338500 A JP2001338500 A JP 2001338500A JP 2000154986 A JP2000154986 A JP 2000154986A JP 2000154986 A JP2000154986 A JP 2000154986A JP 2001338500 A JP2001338500 A JP 2001338500A
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- dfm
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 簡単なテストシステムを用いても、高速に実
動作状態中の誤動作解析が可能な半導体記憶素子の実現
を課題とする。 【解決手段】 素子の入出力ピンのピン設定情報を一時
記憶するＤＦＭレジスタ１６と、外部からの設定により
このＤＦＭレジスタ１６へピン設定情報の記憶を実行さ
せ、外部からの設定によりこのＤＦＭレジスタ１６から
記憶されているピン設定情報の読出しを実行させるテス
ト制御回路１５とを設けたことを特徴とする。
動作状態中の誤動作解析が可能な半導体記憶素子の実現
を課題とする。 【解決手段】 素子の入出力ピンのピン設定情報を一時
記憶するＤＦＭレジスタ１６と、外部からの設定により
このＤＦＭレジスタ１６へピン設定情報の記憶を実行さ
せ、外部からの設定によりこのＤＦＭレジスタ１６から
記憶されているピン設定情報の読出しを実行させるテス
ト制御回路１５とを設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に誤動作時のデータ記憶機能を有する半導体記
憶素子に関する。
関し、特に誤動作時のデータ記憶機能を有する半導体記
憶素子に関する。
【０００２】
【従来の技術】これまで、半導体記憶素子の不良解析を
行なう時、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定は通常できるが、Ｆａｉｌ（誤動作）した時のシー
ケンス等の情報に関しては、一部のテストシステム以外
では検出が難しかった。また、その一部のテストシステ
ムにおいても、誤動作時のデータを記憶するＤａｔａＦ
ａｉｌ Ｍｅｍｏｒｙ機能を搭載しているものもある
が、実動作状態や高周波帯域でのデータ取り込みが困難
な場合があり、解析はテストシステムの性能に大きく左
右されるという問題があった。
行なう時、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定は通常できるが、Ｆａｉｌ（誤動作）した時のシー
ケンス等の情報に関しては、一部のテストシステム以外
では検出が難しかった。また、その一部のテストシステ
ムにおいても、誤動作時のデータを記憶するＤａｔａＦ
ａｉｌ Ｍｅｍｏｒｙ機能を搭載しているものもある
が、実動作状態や高周波帯域でのデータ取り込みが困難
な場合があり、解析はテストシステムの性能に大きく左
右されるという問題があった。
【０００３】図５に、従来の半導体メモリデバイス（記
憶素子）とそのテストシステムのブロック図を示す。図
５において、符号１０が半導体メモリデバイスであり、
符号１１はコントロール制御回路、符号１２はアドレス
制御回路、符号１３はメモリセルアレイ、符号１４はデ
ータ入出力制御回路である。また、符号２０はテストシ
ステムであり、符号２１はコンパレータ（比較器）、符
号２２はアルゴリズミックパターンゼネレータ（処理手
順信号発生器）、符号２３はタイミングゼネレータ（タ
イミング発生器）、符号２４はドライバである。また、
図５中、符号１−ａはメモリ全体を制御するコントロー
ル信号、符号１−ｂはアドレス制御信号、符号１−ｃは
メモリセルヘの書き込みおよび読み出し信号、符号１−
ｄはメモリデバイス１０から出力される信号を判定する
テストシステム２０のコンパレータ２１への信号、符号
１−ｅはテストシステム２０からメモリデバイス１０ヘ
入力されるドライバ信号を示す。
憶素子）とそのテストシステムのブロック図を示す。図
５において、符号１０が半導体メモリデバイスであり、
符号１１はコントロール制御回路、符号１２はアドレス
制御回路、符号１３はメモリセルアレイ、符号１４はデ
ータ入出力制御回路である。また、符号２０はテストシ
ステムであり、符号２１はコンパレータ（比較器）、符
号２２はアルゴリズミックパターンゼネレータ（処理手
順信号発生器）、符号２３はタイミングゼネレータ（タ
イミング発生器）、符号２４はドライバである。また、
図５中、符号１−ａはメモリ全体を制御するコントロー
ル信号、符号１−ｂはアドレス制御信号、符号１−ｃは
メモリセルヘの書き込みおよび読み出し信号、符号１−
ｄはメモリデバイス１０から出力される信号を判定する
テストシステム２０のコンパレータ２１への信号、符号
１−ｅはテストシステム２０からメモリデバイス１０ヘ
入力されるドライバ信号を示す。
【０００４】テストシステム２０は、アルゴリズミック
パターンゼネレータ２２で形成するテストパターンとタ
イミングに従って、タイミングゼネレータ２３が所定の
タイミングで、ＣＬＫ（クロック）信号、入力データ、
アドレス信号、Ｃｔｒｌ（制御信号）をドライバ２４に
送り、ドライバ２４を介して、コントロール信号１−ａ
でアドレスをアドレス制御回路１２に、コントロール制
御回路１１に入力されるＣＬＫ信号を基準に、Ｃｔｒｌ
をコントロール制御回路１１に、アドレスをアドレス制
御回路１２に、入力データを半導体メモリデバイス１０
のデータ入出力制御回路１４に取り込む。
パターンゼネレータ２２で形成するテストパターンとタ
イミングに従って、タイミングゼネレータ２３が所定の
タイミングで、ＣＬＫ（クロック）信号、入力データ、
アドレス信号、Ｃｔｒｌ（制御信号）をドライバ２４に
送り、ドライバ２４を介して、コントロール信号１−ａ
でアドレスをアドレス制御回路１２に、コントロール制
御回路１１に入力されるＣＬＫ信号を基準に、Ｃｔｒｌ
をコントロール制御回路１１に、アドレスをアドレス制
御回路１２に、入力データを半導体メモリデバイス１０
のデータ入出力制御回路１４に取り込む。
【０００５】そうして、アドレス制御回路１２からのア
ドレス制御信号１−ｂでアドレスが選択され、メモリセ
ルアレイ１３へ信号１−ｃで入力データの書き込みが行
なわれ、またメモリセルアレイ１３からのデータの読み
出しが行なわれる。読み出したデータはデータ入出力制
御回路１４を介して信号１−ｄとしてコンパレータ２１
に入力され、コンパレータ２１でアルゴリズミックパタ
ーンゼネレータ２２が要求する期待値と比較され、一致
すればＰａｓｓ（正動作）とし、一致が見られなければ
Ｆａｉｌ（誤動作）とする。
ドレス制御信号１−ｂでアドレスが選択され、メモリセ
ルアレイ１３へ信号１−ｃで入力データの書き込みが行
なわれ、またメモリセルアレイ１３からのデータの読み
出しが行なわれる。読み出したデータはデータ入出力制
御回路１４を介して信号１−ｄとしてコンパレータ２１
に入力され、コンパレータ２１でアルゴリズミックパタ
ーンゼネレータ２２が要求する期待値と比較され、一致
すればＰａｓｓ（正動作）とし、一致が見られなければ
Ｆａｉｌ（誤動作）とする。
【０００６】このように、従来の半導体メモリデバイス
（記憶素子）とそのテストシステムでは、Ｐａｓｓ／Ｆ
ａｉｌの判定はできるが、Ｆａｉｌした時のシーケンス
等の情報に関しては、一部のテストシステム以外は検出
が難しい。また、その一部のテストシステムにおいて
も、Ｆａｉｌした時のシーケンス等の情報の出力ができ
るＤａｔａ Ｆａｉｌ Ｍｅｍｏｒｙ機能を搭載してい
るものもあるが、実動作状態や高周波帯域でのデータ取
り込みが困難な場合があり、解析時にテストシステムの
性能に大きく左右されるという問題があった。
（記憶素子）とそのテストシステムでは、Ｐａｓｓ／Ｆ
ａｉｌの判定はできるが、Ｆａｉｌした時のシーケンス
等の情報に関しては、一部のテストシステム以外は検出
が難しい。また、その一部のテストシステムにおいて
も、Ｆａｉｌした時のシーケンス等の情報の出力ができ
るＤａｔａ Ｆａｉｌ Ｍｅｍｏｒｙ機能を搭載してい
るものもあるが、実動作状態や高周波帯域でのデータ取
り込みが困難な場合があり、解析時にテストシステムの
性能に大きく左右されるという問題があった。
【０００７】
【発明が解決しようとする課題】上述のごとく、従来の
半導体記憶素子の不良解析は、一部のテストシステムを
除いては、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定にとどまっていた。また、テストシステムを用いた
場合でも、実動作状態や高周波帯域で動作中のデータ取
り込みが困難であり、高性能のテストシステムを用いな
いと正しい解析ができず、不良解析に費用や時間がかか
るという問題があった。本発明は、この問題を比較的簡
単な構成で解決して、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子の実現を課題とする。
半導体記憶素子の不良解析は、一部のテストシステムを
除いては、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定にとどまっていた。また、テストシステムを用いた
場合でも、実動作状態や高周波帯域で動作中のデータ取
り込みが困難であり、高性能のテストシステムを用いな
いと正しい解析ができず、不良解析に費用や時間がかか
るという問題があった。本発明は、この問題を比較的簡
単な構成で解決して、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子の実現を課題とする。
【０００８】
【課題を解決するための手段】上記課題を達成するた
め、本発明は、ディジタル信号を記憶するメモリセルア
レイを有し、外部から入力されるディジタル信号をこの
メモリセルアレイに記憶し、記憶した信号を外部に出力
する半導体記憶素子において、素子の入出力ピンのピン
設定情報を一時記憶する一時記憶手段と、外部からの設
定により前記一時記憶手段へ前記ピン設定情報の記憶を
実行させる記憶モード設定手段と、外部からの設定によ
り前記一時記憶手段から記憶されている前記ピン設定情
報の読出しを実行させる読出しモード設定手段とを具備
することを特徴とする。これにより、半導体記憶素子の
動作中のピン設定情報を、半導体記憶素子内部に記憶す
ることが可能になり、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子を実現することができる。
め、本発明は、ディジタル信号を記憶するメモリセルア
レイを有し、外部から入力されるディジタル信号をこの
メモリセルアレイに記憶し、記憶した信号を外部に出力
する半導体記憶素子において、素子の入出力ピンのピン
設定情報を一時記憶する一時記憶手段と、外部からの設
定により前記一時記憶手段へ前記ピン設定情報の記憶を
実行させる記憶モード設定手段と、外部からの設定によ
り前記一時記憶手段から記憶されている前記ピン設定情
報の読出しを実行させる読出しモード設定手段とを具備
することを特徴とする。これにより、半導体記憶素子の
動作中のピン設定情報を、半導体記憶素子内部に記憶す
ることが可能になり、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子を実現することができる。
【０００９】
【発明の実施の形態】以下、本発明にかかる半導体記憶
素子を添付図面を参照にして詳細に説明することにす
る。
素子を添付図面を参照にして詳細に説明することにす
る。
【００１０】図１に、本発明のＤａｔａ Ｆａｉｌ Ｍ
ｅｍｏｒｙ（今後ＤＦＭと記述）機能を搭載した半導体
メモリデバイスとそのテストシステムの概略図を示す。
図１中、符号１０が半導体メモリデバイスであり、符号
１１はコントロール制御回路、符号１２はアドレス制御
回路、符号１３はメモリセルアレイ、符号１４はデータ
入出力制御回路、符号１５はテスト制御回路（ＤＦＭレ
ジスタコントロール回路）、符号１６はＤＦＭレジス
タ、符号１７はＤＦＭ出力制御回路である。また、符号
２０はテストシステムであり、符号２１はコンパレータ
（比較器）、符号２２はアルゴリズミックパターンゼネ
レータ（処理手順信号発生器）、符号２３はタイミング
ゼネレータ（タイミング発生器）、符号２４はドライバ
である。これらの符号は、便利のために、図５と同じ機
能のブロックには同じ番号をふるようにした。
ｅｍｏｒｙ（今後ＤＦＭと記述）機能を搭載した半導体
メモリデバイスとそのテストシステムの概略図を示す。
図１中、符号１０が半導体メモリデバイスであり、符号
１１はコントロール制御回路、符号１２はアドレス制御
回路、符号１３はメモリセルアレイ、符号１４はデータ
入出力制御回路、符号１５はテスト制御回路（ＤＦＭレ
ジスタコントロール回路）、符号１６はＤＦＭレジス
タ、符号１７はＤＦＭ出力制御回路である。また、符号
２０はテストシステムであり、符号２１はコンパレータ
（比較器）、符号２２はアルゴリズミックパターンゼネ
レータ（処理手順信号発生器）、符号２３はタイミング
ゼネレータ（タイミング発生器）、符号２４はドライバ
である。これらの符号は、便利のために、図５と同じ機
能のブロックには同じ番号をふるようにした。
【００１１】また、図１中で符号２−ａは、メモリ全体
を制御するコントロール信号であるとともに、アドレ
ス、Ｃｔｒｌ、Ｉ／Ｏの情報をＤＦＭレジスタ１６ヘ送
る信号、符号２−ｂはアドレス制御信号、符号２−ｃは
メモリセルヘの書き込み及び読み出し信号、符号２−ｄ
と符号２−ｉはメモリから出力される信号およびＤＦＭ
出力制御回路１７からの出力モニタ信号を判定するテス
トシステム２０のコンパレータ２１への入力信号、符号
２−ｅはテストシステムからメモリヘ入力されるドライ
バ信号、符号２−ｆはテスト制御回路１５からＤＦＭレ
ジスタ１６に送られるＤＦＭ機能のｅｎａｂ１ｅ信号、
符号２−ｇはテスト制御回路１５からＤＦＭレジスタ１
６およびＤＦＭ出力制御回路１７に送られるＤＦＭ出力
のｅｎａｂ１ｅ信号、符号２−ｈはレジスタの情報を出
力制御回路へ送る信号を示す。
を制御するコントロール信号であるとともに、アドレ
ス、Ｃｔｒｌ、Ｉ／Ｏの情報をＤＦＭレジスタ１６ヘ送
る信号、符号２−ｂはアドレス制御信号、符号２−ｃは
メモリセルヘの書き込み及び読み出し信号、符号２−ｄ
と符号２−ｉはメモリから出力される信号およびＤＦＭ
出力制御回路１７からの出力モニタ信号を判定するテス
トシステム２０のコンパレータ２１への入力信号、符号
２−ｅはテストシステムからメモリヘ入力されるドライ
バ信号、符号２−ｆはテスト制御回路１５からＤＦＭレ
ジスタ１６に送られるＤＦＭ機能のｅｎａｂ１ｅ信号、
符号２−ｇはテスト制御回路１５からＤＦＭレジスタ１
６およびＤＦＭ出力制御回路１７に送られるＤＦＭ出力
のｅｎａｂ１ｅ信号、符号２−ｈはレジスタの情報を出
力制御回路へ送る信号を示す。
【００１２】図２にテスト制御回路１５の一例の詳細図
を示す。図２において、符号３１は２入力論理和回路、
符号３２はＲＳフリップフロップ、符号３３は３入力論
理和回路、符号３４および３５はプルダウン回路であ
る。２入力論理和回路３１で、基準ＣＬＫとの論理和を
とることで、通常、Ｔ−ｐｉｎ（テストモードピン）を
ローもしくはＯＰＥＮ（Ｐｕｌ１−Ｄｏｗｎしている）
にしておけば、ＤＦＭ機能は動作せず、基本動作は図５
と変わらない。
を示す。図２において、符号３１は２入力論理和回路、
符号３２はＲＳフリップフロップ、符号３３は３入力論
理和回路、符号３４および３５はプルダウン回路であ
る。２入力論理和回路３１で、基準ＣＬＫとの論理和を
とることで、通常、Ｔ−ｐｉｎ（テストモードピン）を
ローもしくはＯＰＥＮ（Ｐｕｌ１−Ｄｏｗｎしている）
にしておけば、ＤＦＭ機能は動作せず、基本動作は図５
と変わらない。
【００１３】Ｔ−ｐｉｎをＨｉにし、２入力論理和回路
３１の出力、すなわち２−ｆから基準ＣＬＫが出力され
るようにし、ＤＦＭレジスタ１６をｅｎａｂｌｅにした
場合は、２−ａの信号からｔｅｓｔ ｃｙｃｌｅ毎に、
アドレス、Ｃｔｒｌ、データの各Ｐｉｎ設定情報が図３
のようにレジスタヘパラレルで格納される。ただし、こ
のときＤＦＭ出力制御回路１７はｄｉｓａｂ１ｅ状態に
なっているため、レジスタから信号の出力はなされな
い。この時、Ｔ−ｐｉｎのＨｉ信号はＲＳフリップフロ
ップ３２をセットし、ＲＳフリップフロップ３２のＱ出
力はＨｉとなる。その後、ｔｅｓｔ中に、２−ｄからの
出力データに対して、テストシステム２０側のコンパレ
ータ２１でＦａｉｌと判定された場合、テストシステム
２０側から半導体メモリデバイス１０のＲｅａｄ−ｐｉ
ｎを介してＨｉ信号を送り、ＤＦＭレジスタ出力モード
に切り替える。
３１の出力、すなわち２−ｆから基準ＣＬＫが出力され
るようにし、ＤＦＭレジスタ１６をｅｎａｂｌｅにした
場合は、２−ａの信号からｔｅｓｔ ｃｙｃｌｅ毎に、
アドレス、Ｃｔｒｌ、データの各Ｐｉｎ設定情報が図３
のようにレジスタヘパラレルで格納される。ただし、こ
のときＤＦＭ出力制御回路１７はｄｉｓａｂ１ｅ状態に
なっているため、レジスタから信号の出力はなされな
い。この時、Ｔ−ｐｉｎのＨｉ信号はＲＳフリップフロ
ップ３２をセットし、ＲＳフリップフロップ３２のＱ出
力はＨｉとなる。その後、ｔｅｓｔ中に、２−ｄからの
出力データに対して、テストシステム２０側のコンパレ
ータ２１でＦａｉｌと判定された場合、テストシステム
２０側から半導体メモリデバイス１０のＲｅａｄ−ｐｉ
ｎを介してＨｉ信号を送り、ＤＦＭレジスタ出力モード
に切り替える。
【００１４】これによって、３入力論理和回路３３の出
力、すなわち２−ｇから基準ＣＬＫが出力され、その結
果、ＤＦＭレジスタ１６に格納された最新のテストサイ
クルｃｙｃｌｅＡから、そのｎ ｃｙｃｌｅ前のｃｙｃ
ｌｅＡ−ｎまでのＦａｉｌ情報が２−ｉの信号（出力モ
ニタ信号）として、テストシステム２０側のコンパレー
タ２１へ、図４に示すようにシリアルで出力される。シ
リアル出力が終了すると、ＤＦＭ出力制御回路１７から
テスト制御回路１５にリセット信号が送られ、テスト制
御回路１５のＲＳフリップフロップ３２はリセットされ
る。以上述べたように、本発明により、テバイスの不良
シーケンスの検出と不良解析を簡単なテストシステムで
容易に実現することができる。また、近年半導体メモリ
の高速化が進み、高周波帯域での解析が期待されている
が、本発明により高周波での不良解析も可能となる。
力、すなわち２−ｇから基準ＣＬＫが出力され、その結
果、ＤＦＭレジスタ１６に格納された最新のテストサイ
クルｃｙｃｌｅＡから、そのｎ ｃｙｃｌｅ前のｃｙｃ
ｌｅＡ−ｎまでのＦａｉｌ情報が２−ｉの信号（出力モ
ニタ信号）として、テストシステム２０側のコンパレー
タ２１へ、図４に示すようにシリアルで出力される。シ
リアル出力が終了すると、ＤＦＭ出力制御回路１７から
テスト制御回路１５にリセット信号が送られ、テスト制
御回路１５のＲＳフリップフロップ３２はリセットされ
る。以上述べたように、本発明により、テバイスの不良
シーケンスの検出と不良解析を簡単なテストシステムで
容易に実現することができる。また、近年半導体メモリ
の高速化が進み、高周波帯域での解析が期待されている
が、本発明により高周波での不良解析も可能となる。
【００１５】
【発明の効果】以上説明したように本発明の請求項１の
発明は、ディジタル信号を記憶するメモリセルアレイを
有し、外部から入力されるディジタル信号をこのメモリ
セルアレイに記憶し、記憶した信号を外部に出力する半
導体記憶素子において、素子の入出力ピンのピン設定情
報を一時記憶する一時記憶手段と、外部からの設定によ
りこの一時記憶手段へピン設定情報の記憶を実行させる
記憶モード設定手段と、外部からの設定により一時記憶
手段から記憶されているピン設定情報の読出しを実行さ
せる読出しモード設定手段とを具備することを特徴とす
る。これにより、記憶素子にＤＦＭ（Data Fail Memor
y）機能を持たせて、不良情報データを一時記憶手段
（レジスタ）ヘ格納し、そのレジスタ内のデータを出力
することにより、誤動作時の不良シーケンスの情報を確
認することができ、テストシステムの性能に左右される
ことなく不良解析を行なうことができる。
発明は、ディジタル信号を記憶するメモリセルアレイを
有し、外部から入力されるディジタル信号をこのメモリ
セルアレイに記憶し、記憶した信号を外部に出力する半
導体記憶素子において、素子の入出力ピンのピン設定情
報を一時記憶する一時記憶手段と、外部からの設定によ
りこの一時記憶手段へピン設定情報の記憶を実行させる
記憶モード設定手段と、外部からの設定により一時記憶
手段から記憶されているピン設定情報の読出しを実行さ
せる読出しモード設定手段とを具備することを特徴とす
る。これにより、記憶素子にＤＦＭ（Data Fail Memor
y）機能を持たせて、不良情報データを一時記憶手段
（レジスタ）ヘ格納し、そのレジスタ内のデータを出力
することにより、誤動作時の不良シーケンスの情報を確
認することができ、テストシステムの性能に左右される
ことなく不良解析を行なうことができる。
【００１６】本発明の請求項２の発明は、一時記憶手段
に記憶されるピン設定情報にはアドレス情報、制御情報
および入出力情報が含まれることを特徴とする。これに
より、誤動作時の周辺のシーケンス情報をすべて確認す
ることができ、不良解析を容易に行なうことができる。
に記憶されるピン設定情報にはアドレス情報、制御情報
および入出力情報が含まれることを特徴とする。これに
より、誤動作時の周辺のシーケンス情報をすべて確認す
ることができ、不良解析を容易に行なうことができる。
【００１７】本発明の請求項３の発明は、一時記憶手段
はピン設定情報をパラレルに入力して記憶し、シリアル
に出力することが可能であることを特徴とする。これに
より、高周波で動作中のシーケンス情報を記憶して、高
周波帯域での解析を実現することができる。
はピン設定情報をパラレルに入力して記憶し、シリアル
に出力することが可能であることを特徴とする。これに
より、高周波で動作中のシーケンス情報を記憶して、高
周波帯域での解析を実現することができる。
【図１】本発明の半導体メモリデバイスとそのテストシ
ステムの概略ブロック図。
ステムの概略ブロック図。
【図２】図１の半導体メモリデバイスのテスト制御回路
の一例のブロック図。
の一例のブロック図。
【図３】図１の半導体メモリデバイスのレジスタヘのデ
ータ入力を示す説明図。
ータ入力を示す説明図。
【図４】図１の半導体メモリデバイスのレジスタからの
データ出力を示す説明図。
データ出力を示す説明図。
【図５】従来の半導体メモリデバイスとそのテストシス
テムの概略ブロック図。
テムの概略ブロック図。
１０…半導体メモリデバイス、１１…コントロール制御
回路、１２…アドレス制御回路、１３…メモリセルアレ
イ、１４…データ入出力制御回路、１５…テスト制御回
路、１６…ＤＦＭレジスタ、１７…ＤＦＭ出力制御回
路、２０…テストシステム、２１…コンパレータ（比較
器）、２２…アルゴリズミックパターンゼネレータ（処
理手順信号発生器）、２３…タイミングゼネレータ（タ
イミング発生器）、２４…ドライバ、３１…２入力論理
和回路、３２…ＲＳフリップフロップ、３３…３入力論
理和回路、３４、３５…プルダウン回路。
回路、１２…アドレス制御回路、１３…メモリセルアレ
イ、１４…データ入出力制御回路、１５…テスト制御回
路、１６…ＤＦＭレジスタ、１７…ＤＦＭ出力制御回
路、２０…テストシステム、２１…コンパレータ（比較
器）、２２…アルゴリズミックパターンゼネレータ（処
理手順信号発生器）、２３…タイミングゼネレータ（タ
イミング発生器）、２４…ドライバ、３１…２入力論理
和回路、３２…ＲＳフリップフロップ、３３…３入力論
理和回路、３４、３５…プルダウン回路。
Claims (3)
- 【請求項１】 ディジタル信号を記憶するメモリセルア
レイを有し、外部から入力されるディジタル信号をこの
メモリセルアレイに記憶し、記憶した信号を外部に出力
する半導体記憶素子において、 素子の入出力ピンのピン設定情報を一時記憶する一時記
憶手段と、 外部からの設定により前記一時記憶手段へ前記ピン設定
情報の記憶を実行させる記憶モード設定手段と、 外部からの設定により前記一時記憶手段から記憶されて
いる前記ピン設定情報の読出しを実行させる読出しモー
ド設定手段とを具備することを特徴とする半導体記憶素
子。 - 【請求項２】 前記一時記憶手段に記憶される前記ピン
設定情報にはアドレス情報、制御情報および入出力情報
が含まれることを特徴とする請求項１に記載の半導体記
憶素子。 - 【請求項３】 前記一時記憶手段は前記ピン設定情報を
パラレルに入力して記憶し、シリアルに出力することが
可能であることを特徴とする請求項１に記載の半導体記
憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154986A JP2001338500A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154986A JP2001338500A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338500A true JP2001338500A (ja) | 2001-12-07 |
Family
ID=18659996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154986A Pending JP2001338500A (ja) | 2000-05-25 | 2000-05-25 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001338500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113281587A (zh) * | 2021-04-26 | 2021-08-20 | Tcl王牌电器(惠州)有限公司 | 基于可制造性设计仿真器的检测方法及*** |
-
2000
- 2000-05-25 JP JP2000154986A patent/JP2001338500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113281587A (zh) * | 2021-04-26 | 2021-08-20 | Tcl王牌电器(惠州)有限公司 | 基于可制造性设计仿真器的检测方法及*** |
| CN113281587B (zh) * | 2021-04-26 | 2023-03-10 | Tcl王牌电器(惠州)有限公司 | 基于可制造性设计仿真器的检测方法及*** |
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