JP2001338500A - Semiconductor memory element - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に誤動作時のデータ記憶機能を有する半導体記
憶素子に関する。The present invention relates to a semiconductor memory device and, more particularly, to a semiconductor memory device having a data storage function at the time of malfunction.
【０００２】[0002]
【従来の技術】これまで、半導体記憶素子の不良解析を
行なう時、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定は通常できるが、Ｆａｉｌ（誤動作）した時のシー
ケンス等の情報に関しては、一部のテストシステム以外
では検出が難しかった。また、その一部のテストシステ
ムにおいても、誤動作時のデータを記憶するＤａｔａＦ
ａｉｌ Ｍｅｍｏｒｙ機能を搭載しているものもある
が、実動作状態や高周波帯域でのデータ取り込みが困難
な場合があり、解析はテストシステムの性能に大きく左
右されるという問題があった。2. Description of the Related Art Conventionally, when a failure analysis of a semiconductor memory element is performed, Pass (normal operation) / Fail (malfunction) can be normally determined. However, information such as a sequence at the time of a failure (malfunction) is limited to one. It was difficult to detect it except for some test systems. Also, in some of the test systems, DataF that stores data at the time of malfunction is stored.
Although some have an aile memory function, there are cases where it is difficult to capture data in an actual operating state or in a high frequency band, and there has been a problem that the analysis is greatly affected by the performance of the test system.
【０００３】図５に、従来の半導体メモリデバイス（記
憶素子）とそのテストシステムのブロック図を示す。図
５において、符号１０が半導体メモリデバイスであり、
符号１１はコントロール制御回路、符号１２はアドレス
制御回路、符号１３はメモリセルアレイ、符号１４はデ
ータ入出力制御回路である。また、符号２０はテストシ
ステムであり、符号２１はコンパレータ（比較器）、符
号２２はアルゴリズミックパターンゼネレータ（処理手
順信号発生器）、符号２３はタイミングゼネレータ（タ
イミング発生器）、符号２４はドライバである。また、
図５中、符号１−ａはメモリ全体を制御するコントロー
ル信号、符号１−ｂはアドレス制御信号、符号１−ｃは
メモリセルヘの書き込みおよび読み出し信号、符号１−
ｄはメモリデバイス１０から出力される信号を判定する
テストシステム２０のコンパレータ２１への信号、符号
１−ｅはテストシステム２０からメモリデバイス１０ヘ
入力されるドライバ信号を示す。FIG. 5 shows a block diagram of a conventional semiconductor memory device (storage element) and its test system. In FIG. 5, reference numeral 10 denotes a semiconductor memory device;
Reference numeral 11 denotes a control control circuit, reference numeral 12 denotes an address control circuit, reference numeral 13 denotes a memory cell array, and reference numeral 14 denotes a data input / output control circuit. Reference numeral 20 denotes a test system, reference numeral 21 denotes a comparator (comparator), reference numeral 22 denotes an algorithmic pattern generator (processing procedure signal generator), reference numeral 23 denotes a timing generator (timing generator), and reference numeral 24 denotes a driver. is there. Also,
In FIG. 5, reference numeral 1-a denotes a control signal for controlling the entire memory, reference numeral 1-b denotes an address control signal, reference numeral 1-c denotes a write / read signal to and from a memory cell, and reference numeral 1-.
d denotes a signal to the comparator 21 of the test system 20 for determining a signal output from the memory device 10, and 1-e denotes a driver signal input from the test system 20 to the memory device 10.
【０００４】テストシステム２０は、アルゴリズミック
パターンゼネレータ２２で形成するテストパターンとタ
イミングに従って、タイミングゼネレータ２３が所定の
タイミングで、ＣＬＫ（クロック）信号、入力データ、
アドレス信号、Ｃｔｒｌ（制御信号）をドライバ２４に
送り、ドライバ２４を介して、コントロール信号１−ａ
でアドレスをアドレス制御回路１２に、コントロール制
御回路１１に入力されるＣＬＫ信号を基準に、Ｃｔｒｌ
をコントロール制御回路１１に、アドレスをアドレス制
御回路１２に、入力データを半導体メモリデバイス１０
のデータ入出力制御回路１４に取り込む。In a test system 20, according to a test pattern and a timing formed by an algorithmic pattern generator 22, a timing generator 23 outputs a CLK (clock) signal, input data,
An address signal, Ctrl (control signal), is sent to the driver 24, and the control signal 1-a is transmitted via the driver 24.
To the address control circuit 12, and with reference to the CLK signal input to the control control circuit 11, Ctrl
To the control control circuit 11, the address to the address control circuit 12, and the input data to the semiconductor memory device 10.
In the data input / output control circuit 14.
【０００５】そうして、アドレス制御回路１２からのア
ドレス制御信号１−ｂでアドレスが選択され、メモリセ
ルアレイ１３へ信号１−ｃで入力データの書き込みが行
なわれ、またメモリセルアレイ１３からのデータの読み
出しが行なわれる。読み出したデータはデータ入出力制
御回路１４を介して信号１−ｄとしてコンパレータ２１
に入力され、コンパレータ２１でアルゴリズミックパタ
ーンゼネレータ２２が要求する期待値と比較され、一致
すればＰａｓｓ（正動作）とし、一致が見られなければ
Ｆａｉｌ（誤動作）とする。The address is selected by the address control signal 1-b from the address control circuit 12, the input data is written to the memory cell array 13 by the signal 1-c, and the data from the memory cell array 13 is written. Reading is performed. The read data is sent to the comparator 21 as a signal 1-d via the data input / output control circuit 14.
Is compared with the expected value requested by the algorithmic pattern generator 22 by the comparator 21. If the values match, Pass (normal operation) is determined. If no match is found, Fail (malfunction) is determined.
【０００６】このように、従来の半導体メモリデバイス
（記憶素子）とそのテストシステムでは、Ｐａｓｓ／Ｆ
ａｉｌの判定はできるが、Ｆａｉｌした時のシーケンス
等の情報に関しては、一部のテストシステム以外は検出
が難しい。また、その一部のテストシステムにおいて
も、Ｆａｉｌした時のシーケンス等の情報の出力ができ
るＤａｔａ Ｆａｉｌ Ｍｅｍｏｒｙ機能を搭載してい
るものもあるが、実動作状態や高周波帯域でのデータ取
り込みが困難な場合があり、解析時にテストシステムの
性能に大きく左右されるという問題があった。As described above, in the conventional semiconductor memory device (storage element) and its test system, the Pass / F
Although it is possible to judge a fail, it is difficult to detect information such as a sequence at the time of fail, except for some test systems. Some of the test systems also have a Data Fail Memory function that can output information such as a sequence at the time of a failure, but it is difficult to capture data in an actual operation state or a high frequency band. In some cases, there is a problem that the performance greatly depends on the performance of the test system at the time of analysis.
【０００７】[0007]
【発明が解決しようとする課題】上述のごとく、従来の
半導体記憶素子の不良解析は、一部のテストシステムを
除いては、Ｐａｓｓ（正動作）／Ｆａｉｌ（誤動作）の
判定にとどまっていた。また、テストシステムを用いた
場合でも、実動作状態や高周波帯域で動作中のデータ取
り込みが困難であり、高性能のテストシステムを用いな
いと正しい解析ができず、不良解析に費用や時間がかか
るという問題があった。本発明は、この問題を比較的簡
単な構成で解決して、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子の実現を課題とする。As described above, in the conventional failure analysis of a semiconductor memory element, except for some test systems, the determination is only Pass / Fail (malfunction). In addition, even when using a test system, it is difficult to acquire data during actual operation or in a high-frequency band, and correct analysis cannot be performed unless a high-performance test system is used. There was a problem. An object of the present invention is to solve this problem with a relatively simple configuration, and to realize a semiconductor memory element capable of performing a malfunction analysis in an actual operation state at high speed even with a simple test system.
【０００８】[0008]
【課題を解決するための手段】上記課題を達成するた
め、本発明は、ディジタル信号を記憶するメモリセルア
レイを有し、外部から入力されるディジタル信号をこの
メモリセルアレイに記憶し、記憶した信号を外部に出力
する半導体記憶素子において、素子の入出力ピンのピン
設定情報を一時記憶する一時記憶手段と、外部からの設
定により前記一時記憶手段へ前記ピン設定情報の記憶を
実行させる記憶モード設定手段と、外部からの設定によ
り前記一時記憶手段から記憶されている前記ピン設定情
報の読出しを実行させる読出しモード設定手段とを具備
することを特徴とする。これにより、半導体記憶素子の
動作中のピン設定情報を、半導体記憶素子内部に記憶す
ることが可能になり、簡単なテストシステムを用いて
も、高速に実動作状態中の誤動作解析が可能な半導体記
憶素子を実現することができる。In order to achieve the above object, the present invention has a memory cell array for storing digital signals, stores a digital signal input from the outside in this memory cell array, and stores the stored signals in the memory cell array. In a semiconductor memory device to be output to the outside, a temporary storage means for temporarily storing pin setting information of input / output pins of the element, and a storage mode setting means for executing the storage of the pin setting information in the temporary storage means by an external setting And a read mode setting means for executing reading of the pin setting information stored from the temporary storage means by an external setting. This makes it possible to store pin setting information during operation of the semiconductor memory element inside the semiconductor memory element, and to perform a malfunction analysis during a real operation state at high speed even with a simple test system. A storage element can be realized.
【０００９】[0009]
【発明の実施の形態】以下、本発明にかかる半導体記憶
素子を添付図面を参照にして詳細に説明することにす
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.
【００１０】図１に、本発明のＤａｔａ Ｆａｉｌ Ｍ
ｅｍｏｒｙ（今後ＤＦＭと記述）機能を搭載した半導体
メモリデバイスとそのテストシステムの概略図を示す。
図１中、符号１０が半導体メモリデバイスであり、符号
１１はコントロール制御回路、符号１２はアドレス制御
回路、符号１３はメモリセルアレイ、符号１４はデータ
入出力制御回路、符号１５はテスト制御回路（ＤＦＭレ
ジスタコントロール回路）、符号１６はＤＦＭレジス
タ、符号１７はＤＦＭ出力制御回路である。また、符号
２０はテストシステムであり、符号２１はコンパレータ
（比較器）、符号２２はアルゴリズミックパターンゼネ
レータ（処理手順信号発生器）、符号２３はタイミング
ゼネレータ（タイミング発生器）、符号２４はドライバ
である。これらの符号は、便利のために、図５と同じ機
能のブロックには同じ番号をふるようにした。FIG. 1 shows a Data Fail M of the present invention.
1 shows a schematic diagram of a semiconductor memory device equipped with an emory (hereinafter referred to as DFM) function and a test system thereof.
In FIG. 1, reference numeral 10 denotes a semiconductor memory device, reference numeral 11 denotes a control control circuit, reference numeral 12 denotes an address control circuit, reference numeral 13 denotes a memory cell array, reference numeral 14 denotes a data input / output control circuit, and reference numeral 15 denotes a test control circuit (DFM). Reference numeral 16 denotes a DFM register, and reference numeral 17 denotes a DFM output control circuit. Reference numeral 20 denotes a test system, reference numeral 21 denotes a comparator (comparator), reference numeral 22 denotes an algorithmic pattern generator (processing procedure signal generator), reference numeral 23 denotes a timing generator (timing generator), and reference numeral 24 denotes a driver. is there. For the sake of convenience, the same reference numerals are assigned to blocks having the same functions as those in FIG.
【００１１】また、図１中で符号２−ａは、メモリ全体
を制御するコントロール信号であるとともに、アドレ
ス、Ｃｔｒｌ、Ｉ／Ｏの情報をＤＦＭレジスタ１６ヘ送
る信号、符号２−ｂはアドレス制御信号、符号２−ｃは
メモリセルヘの書き込み及び読み出し信号、符号２−ｄ
と符号２−ｉはメモリから出力される信号およびＤＦＭ
出力制御回路１７からの出力モニタ信号を判定するテス
トシステム２０のコンパレータ２１への入力信号、符号
２−ｅはテストシステムからメモリヘ入力されるドライ
バ信号、符号２−ｆはテスト制御回路１５からＤＦＭレ
ジスタ１６に送られるＤＦＭ機能のｅｎａｂ１ｅ信号、
符号２−ｇはテスト制御回路１５からＤＦＭレジスタ１
６およびＤＦＭ出力制御回路１７に送られるＤＦＭ出力
のｅｎａｂ１ｅ信号、符号２−ｈはレジスタの情報を出
力制御回路へ送る信号を示す。In FIG. 1, reference numeral 2-a denotes a control signal for controlling the entire memory, a signal for sending information of an address, Ctrl and I / O to the DFM register 16, and reference numeral 2-b denotes address control. Signal 2-c is a write and read signal to and from the memory cell, code 2-d
And 2-i are the signal output from the memory and the DFM
An input signal to the comparator 21 of the test system 20 for judging an output monitor signal from the output control circuit 17, reference numeral 2-e denotes a driver signal input to the memory from the test system, and reference numeral 2-f denotes a DFM register from the test control circuit 15 to the DFM register. 16, the DFM function enab1e signal sent to 16;
Reference numeral 2-g denotes a DFM register 1 from the test control circuit 15.
6 and the DFM output enab1e signal sent to the DFM output control circuit 17, and reference numeral 2-h denotes a signal for sending register information to the output control circuit.
【００１２】図２にテスト制御回路１５の一例の詳細図
を示す。図２において、符号３１は２入力論理和回路、
符号３２はＲＳフリップフロップ、符号３３は３入力論
理和回路、符号３４および３５はプルダウン回路であ
る。２入力論理和回路３１で、基準ＣＬＫとの論理和を
とることで、通常、Ｔ−ｐｉｎ（テストモードピン）を
ローもしくはＯＰＥＮ（Ｐｕｌ１−Ｄｏｗｎしている）
にしておけば、ＤＦＭ機能は動作せず、基本動作は図５
と変わらない。FIG. 2 shows a detailed diagram of an example of the test control circuit 15. In FIG. 2, reference numeral 31 denotes a two-input OR circuit,
Reference numeral 32 denotes an RS flip-flop, reference numeral 33 denotes a three-input OR circuit, and reference numerals 34 and 35 denote pull-down circuits. Normally, T-pin (test mode pin) is low or OPEN (Pul1-Down) by taking a logical sum with the reference CLK in the two-input OR circuit 31.
, The DFM function does not work, and the basic operation is
And does not change.
【００１３】Ｔ−ｐｉｎをＨｉにし、２入力論理和回路
３１の出力、すなわち２−ｆから基準ＣＬＫが出力され
るようにし、ＤＦＭレジスタ１６をｅｎａｂｌｅにした
場合は、２−ａの信号からｔｅｓｔ ｃｙｃｌｅ毎に、
アドレス、Ｃｔｒｌ、データの各Ｐｉｎ設定情報が図３
のようにレジスタヘパラレルで格納される。ただし、こ
のときＤＦＭ出力制御回路１７はｄｉｓａｂ１ｅ状態に
なっているため、レジスタから信号の出力はなされな
い。この時、Ｔ−ｐｉｎのＨｉ信号はＲＳフリップフロ
ップ３２をセットし、ＲＳフリップフロップ３２のＱ出
力はＨｉとなる。その後、ｔｅｓｔ中に、２−ｄからの
出力データに対して、テストシステム２０側のコンパレ
ータ２１でＦａｉｌと判定された場合、テストシステム
２０側から半導体メモリデバイス１０のＲｅａｄ−ｐｉ
ｎを介してＨｉ信号を送り、ＤＦＭレジスタ出力モード
に切り替える。When T-pin is set to Hi, the reference CLK is output from the output of the two-input OR circuit 31, that is, 2-f, and when the DFM register 16 is enabled, test from the signal of 2-a is performed. For each cycle,
Address, Ctrl, and data Pin setting information are shown in FIG.
Is stored in the register in parallel. However, at this time, since the DFM output control circuit 17 is in the disab1e state, no signal is output from the register. At this time, the T-pin Hi signal sets the RS flip-flop 32, and the Q output of the RS flip-flop 32 becomes Hi. Thereafter, during the test, when the comparator 21 of the test system 20 determines that the output data from the 2-d is Fail, the test system 20 reads the read-pi of the semiconductor memory device 10 from the test system 20 side.
n to switch to the DFM register output mode.
【００１４】これによって、３入力論理和回路３３の出
力、すなわち２−ｇから基準ＣＬＫが出力され、その結
果、ＤＦＭレジスタ１６に格納された最新のテストサイ
クルｃｙｃｌｅＡから、そのｎ ｃｙｃｌｅ前のｃｙｃ
ｌｅＡ−ｎまでのＦａｉｌ情報が２−ｉの信号（出力モ
ニタ信号）として、テストシステム２０側のコンパレー
タ２１へ、図４に示すようにシリアルで出力される。シ
リアル出力が終了すると、ＤＦＭ出力制御回路１７から
テスト制御回路１５にリセット信号が送られ、テスト制
御回路１５のＲＳフリップフロップ３２はリセットされ
る。以上述べたように、本発明により、テバイスの不良
シーケンスの検出と不良解析を簡単なテストシステムで
容易に実現することができる。また、近年半導体メモリ
の高速化が進み、高周波帯域での解析が期待されている
が、本発明により高周波での不良解析も可能となる。As a result, the reference CLK is output from the output of the 3-input OR circuit 33, that is, 2-g. As a result, the latest test cycle cycle A stored in the DFM register 16 is shifted from the cycle A before the cycle N cycle by
Fail information up to leA-n is serially output as a 2-i signal (output monitor signal) to the comparator 21 of the test system 20 as shown in FIG. When the serial output ends, a reset signal is sent from the DFM output control circuit 17 to the test control circuit 15, and the RS flip-flop 32 of the test control circuit 15 is reset. As described above, according to the present invention, it is possible to easily realize the failure sequence detection and failure analysis of the device with a simple test system. In recent years, the speed of the semiconductor memory has been increased, and analysis in a high frequency band is expected. However, the present invention also enables failure analysis at a high frequency.
【００１５】[0015]
【発明の効果】以上説明したように本発明の請求項１の
発明は、ディジタル信号を記憶するメモリセルアレイを
有し、外部から入力されるディジタル信号をこのメモリ
セルアレイに記憶し、記憶した信号を外部に出力する半
導体記憶素子において、素子の入出力ピンのピン設定情
報を一時記憶する一時記憶手段と、外部からの設定によ
りこの一時記憶手段へピン設定情報の記憶を実行させる
記憶モード設定手段と、外部からの設定により一時記憶
手段から記憶されているピン設定情報の読出しを実行さ
せる読出しモード設定手段とを具備することを特徴とす
る。これにより、記憶素子にＤＦＭ（Data Fail Memor
y）機能を持たせて、不良情報データを一時記憶手段
（レジスタ）ヘ格納し、そのレジスタ内のデータを出力
することにより、誤動作時の不良シーケンスの情報を確
認することができ、テストシステムの性能に左右される
ことなく不良解析を行なうことができる。As described above, the invention of claim 1 of the present invention has a memory cell array for storing digital signals, stores digital signals inputted from the outside in this memory cell array, and stores the stored signals. In a semiconductor memory device to be output to the outside, a temporary storage means for temporarily storing pin setting information of input / output pins of the element, and a storage mode setting means for executing the storage of the pin setting information in the temporary storage means by an external setting. Read mode setting means for executing reading of the pin setting information stored from the temporary storage means in accordance with an external setting. As a result, DFM (Data Fail Memor
y) With the function, the failure information data is stored in the temporary storage means (register), and the data in the register is output, so that the information of the failure sequence at the time of malfunction can be confirmed, and Failure analysis can be performed without being affected by performance.
【００１６】本発明の請求項２の発明は、一時記憶手段
に記憶されるピン設定情報にはアドレス情報、制御情報
および入出力情報が含まれることを特徴とする。これに
より、誤動作時の周辺のシーケンス情報をすべて確認す
ることができ、不良解析を容易に行なうことができる。According to a second aspect of the present invention, the pin setting information stored in the temporary storage means includes address information, control information, and input / output information. As a result, all the sequence information in the vicinity at the time of the malfunction can be confirmed, and the failure analysis can be easily performed.
【００１７】本発明の請求項３の発明は、一時記憶手段
はピン設定情報をパラレルに入力して記憶し、シリアル
に出力することが可能であることを特徴とする。これに
より、高周波で動作中のシーケンス情報を記憶して、高
周波帯域での解析を実現することができる。The invention according to a third aspect of the present invention is characterized in that the temporary storage means can input and store pin setting information in parallel and output it in serial. This makes it possible to store sequence information that is operating at a high frequency and realize analysis in a high frequency band.
【図１】本発明の半導体メモリデバイスとそのテストシ
ステムの概略ブロック図。FIG. 1 is a schematic block diagram of a semiconductor memory device and a test system thereof according to the present invention.
【図２】図１の半導体メモリデバイスのテスト制御回路
の一例のブロック図。FIG. 2 is a block diagram illustrating an example of a test control circuit of the semiconductor memory device of FIG. 1;
【図３】図１の半導体メモリデバイスのレジスタヘのデ
ータ入力を示す説明図。FIG. 3 is an explanatory diagram showing data input to a register of the semiconductor memory device of FIG. 1;
【図４】図１の半導体メモリデバイスのレジスタからの
データ出力を示す説明図。FIG. 4 is an explanatory diagram showing data output from a register of the semiconductor memory device of FIG. 1;
【図５】従来の半導体メモリデバイスとそのテストシス
テムの概略ブロック図。FIG. 5 is a schematic block diagram of a conventional semiconductor memory device and its test system.
１０…半導体メモリデバイス、１１…コントロール制御
回路、１２…アドレス制御回路、１３…メモリセルアレ
イ、１４…データ入出力制御回路、１５…テスト制御回
路、１６…ＤＦＭレジスタ、１７…ＤＦＭ出力制御回
路、２０…テストシステム、２１…コンパレータ（比較
器）、２２…アルゴリズミックパターンゼネレータ（処
理手順信号発生器）、２３…タイミングゼネレータ（タ
イミング発生器）、２４…ドライバ、３１…２入力論理
和回路、３２…ＲＳフリップフロップ、３３…３入力論
理和回路、３４、３５…プルダウン回路。Reference Signs List 10: semiconductor memory device, 11: control control circuit, 12: address control circuit, 13: memory cell array, 14: data input / output control circuit, 15: test control circuit, 16: DFM register, 17: DFM output control circuit, 20 ... test system, 21 ... comparator (comparator), 22 ... algorithmic pattern generator (processing procedure signal generator), 23 ... timing generator (timing generator), 24 ... driver, 31 ... 2-input OR circuit, 32 ... RS flip-flop, 33... 3-input OR circuit, 34, 35... Pull-down circuit.
Claims (3)
レイを有し、外部から入力されるディジタル信号をこの
メモリセルアレイに記憶し、記憶した信号を外部に出力
する半導体記憶素子において、 素子の入出力ピンのピン設定情報を一時記憶する一時記
憶手段と、 外部からの設定により前記一時記憶手段へ前記ピン設定
情報の記憶を実行させる記憶モード設定手段と、 外部からの設定により前記一時記憶手段から記憶されて
いる前記ピン設定情報の読出しを実行させる読出しモー
ド設定手段とを具備することを特徴とする半導体記憶素
子。1. A semiconductor memory device having a memory cell array for storing digital signals, storing digital signals input from the outside in the memory cell array, and outputting the stored signals to the outside. Temporary storage means for temporarily storing pin setting information; storage mode setting means for causing the temporary storage means to execute the storage of the pin setting information according to an external setting; A read mode setting means for executing reading of the pin setting information.
設定情報にはアドレス情報、制御情報および入出力情報
が含まれることを特徴とする請求項１に記載の半導体記
憶素子。2. The semiconductor memory device according to claim 1, wherein said pin setting information stored in said temporary storage means includes address information, control information, and input / output information.
パラレルに入力して記憶し、シリアルに出力することが
可能であることを特徴とする請求項１に記載の半導体記
憶素子。3. The semiconductor memory device according to claim 1, wherein said temporary storage means is capable of inputting and storing said pin setting information in parallel, and outputting it serially.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154986A JP2001338500A (en) | 2000-05-25 | 2000-05-25 | Semiconductor memory element |
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Cited By (1)
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| CN113281587A (en) * | 2021-04-26 | 2021-08-20 | Tcl王牌电器(惠州)有限公司 | Detection method and system based on manufacturability design simulator |
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2000
- 2000-05-25 JP JP2000154986A patent/JP2001338500A/en active Pending
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