JP2001319988A - 半導体装置 - Google Patents
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Abstract
に配置することにより実装面積を減少した半導体装置に
関し、従来のチップサイズパッケージの構造を応用した
簡単な構成を有し、実装面積の小さい縦型実装可能な半
導体装置を提供することを課題とする。 【解決手段】 柔軟性を有する回路基板4の配線パター
ンが形成された第1の面4aに半導体チップ6を搭載す
る。第1の面の反対側の第2の面4bに半田ボール8を
形成する。半導体チップ6を樹脂封止して封止部10を
形成する。半田ボール8が形成された部分の面4a側を
樹脂封止して封止部12を形成する、回路基板4を折り
曲げて封止部12を封止部10に接着する。
Description
体装置の搭載構造に係わり、特に実装基板に対してパッ
ケージを垂直に配置することにより実装面積を減少した
半導体装置及び半導体装置の実装構造に関する。
した半導体装置は、一般的に縦型実装の半導体装置と称
される。従来の縦型実装の半導体装置として、金属製の
リードフレームを用いてプラスチックパッケージした、
いわゆるSVP(Surface Vertical Package)がメモリ
ー用途として製品化されている。
るTSOP(Thin Small Outline Package)と同様の組
み立て工程により製造可能であり、接続用のリードをパ
ッケージの一辺にまとめて設け、リードの先端部分を実
装面に固定したときにパッケージが実装面に対して垂直
に配置されるように構成したものである。また、実際の
リードと同様な構成のダミーリードを設けてマザーボー
ドへの実装の際に転倒を防止する構成とされている。
は、垂直配置可能なチップサイズパッケージを開示して
いる。このチップサイズパッケージでは、フレキシブル
プリント基板上に半導体チップが搭載され、半導体チッ
プ搭載面の反対側の面に配線パターンが形成されてい
る。フレキシブルプリント基板の半導体チップ搭載領域
には、半導体チップの電極に対応した位置に貫通孔が形
成されており、配線パターンの設けられた面に形成され
たパッドと半導体チップの電極とは、貫通孔を通じてボ
ンディングワイヤにより接続されている。
ト基板の一辺側にまとめて実装用半田ボールを形成し、
この部分を半導体チップ側に折り曲げることにより、実
装用半田ボールが形成された面に対して、半導体チップ
の搭載面が垂直になるように構成している。すなわち、
半導体装置を実装面に対して垂直に固定することが可能
となっている。したがって、この特許公報に開示された
半導体装置では、半導体チップの封止に加えて、半導体
チップの搭載面の反対側の面、すなわち、回路パターン
が形成された面も樹脂封止されている。この樹脂封止部
から延出したフレキシブルプリント基板の部分に上述の
半田ボールが形成され、折り曲げられている。したがっ
て、フレキシブルプリント基板は、その回路形成面を外
側にして直角に折り曲げられている。
は、リードのマザーボードへの接合の信頼性を確保する
ために、リードの先端を折り曲げるなどして実装面に平
行となる部分をリードに設け、TSOPと同程度のリー
ド接合面積を確保する必要がある。このため、半導体装
置の製造工程が複雑となり、製造コストの上昇を招いて
いた。
え用のリードを設けなければならず、半導体装置の寸法
が大きくなるという問題があった。さらに、外部接続用
のリードはパッケージの一辺にしか設けることができな
いため、端子数の多い半導体装置では、TSOPよりも
実装面積が大きくなってしまうという問題もあった。一
方、特開平10−150065号公報に開示された半導
体装置は、チップ搭載面側の樹脂封止に加えて反対側も
樹脂封止をする必要があり、構造が複雑であり、製造コ
ストが上昇するといる問題が考えられる。また、実装用
半田ボールが形成されるフレキシブルプリント基板の部
分が折り曲げられて半導体チップの封止部及び封止部の
上に設けられた放熱用ヒートシンクに接触しているた
め、実装部分に半導体チップの熱が容易に伝わってしま
い、熱膨張に起因して実装信頼性が低下するという問題
も考えられる。
開示された半導体装置は、半導体チップの搭載領域内に
おいてワイヤボンディングを行っているが、半導体チッ
プの電極ピッチが狭くなった場合、ワイヤボンディング
用の領域が確保できなくなるという問題も考えられる。
あり、従来のチップサイズパッケージの構造を応用した
簡単な構成を有し、実装面積の小さい縦型実装可能な半
導体装置及びそのような半導体装置の実装構造を提供す
ることを目的とする。
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
該半導体チップが搭載される第1の面と該第1の面の反
対側の第2の面とを有し、該第2の面に配線パターンが
形成された柔軟性を有する回路基板と、前記第2の面に
形成された外部接続用突起電極とを有する半導体装置で
あって、前記外部接続用突起電極が形成された部分を、
前記外部接続用突起電極が外側となるように前記半導体
チップの方向へ所定の角度で折り曲げたことを特徴とす
るものである。
導体装置であって、前記半導体チップが封止された第1
の封止部と、前記外部接続用突起電極が形成された部分
の第1の面側に形成された配線パターンを封止する第2
の封止部とを有し、前記外部接続用突起電極が形成され
た部分が折り曲げられて前記第2の封止部が接着剤によ
り前記第1の封止部に固定されたことを特徴とするもの
である。
載の半導体装置であって、前記回路基板の第2の面にお
いて前記第1の封止部の反対側に外部接続用電極が形成
されたことを特徴とするものである。
ド等の実装基板への実装に必要な電極をまとめて回路基
板の一部に形成し、その回路基板の一部を例えば垂直に
折り曲げることとすれば、実装基板上において半導体装
置の占める搭載面積は折り曲げられた部分のみとなる。
したがって、個々の半導体装置の実装面積が減少し、実
装基板の実装密度を高めることができる。
路基板の第1の面に形成された回路パターンにより電気
的に接続される。したがって、回路パターンは回路基板
の折り曲げ部を通過して半導体チップ側から突起電極の
形成された側へと延在している。このような構造におい
て、本発明による半導体装置の回路基板の折り曲げ方向
は、回路パターンが形成されている第1の面が内側に折
り曲げられることとなり、回路パターンにとっては圧縮
方向となる。このため、回路パターンに引張力が加わる
方向に回路基板を折り曲げる構成と比較すると、回路基
板の折り曲げにより回路パターンの断線あるいは損傷の
可能性を低減することができる。
外部接続用突起電極の設けられた部分に形成された回路
パターンは、第2の封止部により封止されて保護され
る。また、この第2の封止部を、半導体チップが封止さ
れた第1の封止部に接着することにより、回路基板の外
部接続用突起電極の設けられた部分を所定角度に容易に
固定することができる。また、回路パターンは第2の封
止部により封止されているため、動作時の半導体チップ
からの熱の影響を低減することができる。
第2の面において第1の封止部の反対側に外部接続用電
極が形成されるため、この電極を利用して他の半導体装
置を直接接続する構成とすることができる。したがっ
て、本発明による半導体装置と他の半導体装置とを、実
装基板を介さずに接続することができ、高速な動作が可
能となる。また、例えば、本発明による半導体装置をメ
モリとし、これにマイクロプロセッサを直接接続するこ
とにより、システムLSIを容易に構築することができ
る。
て図面と共に説明する。
導体装置の図である。図1(a)は半導体装置の正面図
であり、図1(b)はその側面図である。本発明の第1
の実施の形態による半導体装置は縦型実装の半導体装置
であり、半導体チップが、マザーボード等の実装基板2
に対して垂直となるように構成されている。
置は、柔軟性を有する回路基板4と、回路基板4に搭載
された半導体チップ6と、半導体チップ6の搭載された
回路基板の部分に対して垂直に折り曲げられた部分に設
けられた複数の半田ボール(突起電極)8とよりなる。
面(第1の面)4aには回路パターン(図示せず)が形
成されており、半導体チップ6と半田ボール8とを電気
的に接続している。半導体チップ6は封止部10(第1
の封止部)により樹脂封止され、半田ボール8が設けら
れた回路基板4の部分の反対側にも封止部12(第2の
封止部)が設けられている。この封止部12は回路パタ
ーンを封止するとともに回路基板4の折り曲げられた部
分を補強するよう作用する。すなわち、封止部12を回
路基板4上に形成することにより、回路基板4の折り曲
げられた部分を平坦に維持することができる。
板4が折り曲げられたときに互いに当接するように構成
されている。すなわち、封止部10と封止部12とが当
接することにより、回路基板4の折り曲げ角度が所定の
角度となる。本実施の形態の場合は、封止部10と封止
部12の各々の側面の傾きが回路基板4に対して45度
となっており、これにより、封止部10と封止部12と
が当接したときに回路基板4は90度に折り曲げられる
こととなる。すなわち、半導体チップ6が設けられた部
分の回路基板4と半田ボール8が設けられた部分の回路
基板4とは互いに垂直にとなる。
で接着剤等により固定され、回路基板4は折り曲げられ
た状態に維持される。この接着剤としては、エポキシ系
又はポリイミド系の接着剤を使用することが好ましい。
ジのインターポーザに相当するものであり、90度に折
り曲げることを考慮すると、柔軟性を有するポリイミド
系のフィルムにより形成することが好ましい。
4が搭載される面4aには回路パターンが形成され、回
路パターンは半田ボール8が形成された部分の反対側ま
で延在し、半田ボール8を設けるためのランドに接続さ
れている。したがって、回路パターンは回路基板4の折
り曲げ部を通過して延在することとなり、回路基板4を
折り曲げる際に回路基板4とともに折り曲げられること
となる。
の反対側の面4bに形成されていたとすると、回路基板
4が折り曲げられる際に、折り曲げ部において回路パタ
ーンには引張力作用する。本実施の形態のように回路基
板4を90度に急峻に折り曲げた場合、回路パターンに
は大きな引張力が作用し、回路パターンが断線あるいは
損傷してしまう。
は回路基板の面4aに形成されており、回路基板4が折
り曲げられる際に回路パターンには圧縮力が作用する構
成となっている。したがって、回路基板4が折り曲げら
れても回路パターンが断線することはない。
ンが垂直に延在していると、折り曲げ部での応力の影響
が大きいため、回路パターンを波形あるいはジグザグ状
にすることにより回路パターンに作用する応力を吸収あ
るいは分散することができる。
回路基板4の面4b側、すなわち半導体チップ6が搭載
される面6aの反対側の面の一辺に沿って3列に整列し
た状態で形成されている。半田ボール8の列の数は形成
すべき半田ボール8の数により決まるものであり、任意
の数とすることができる。
成を示す図である。図2(a)は半導体装置の一部の正
面図であり、図2(b)は半導体装置の底面図であり、
図2(c)は半導体装置の一部の側面図である。
を3列の千鳥格子状に配列することにより、半導体装置
の実装に係る面積を縮小している。すなわち、3列の半
田ボール8のうち、真中の一列における半田ボール8の
位置を列の長手方向にずらすことにより、隣接した列の
半田ボール8との距離を確保したまま列の間隔を狭くし
ている。これにより、半導体装置の半田ボール8が設け
られた部分の面積は、単に3列に配置した場合に比較し
て図2(b)及び図2(c)において斜線により示した
部分だけ縮小することができる。したがって、より小さ
な実装面積の半導体装置を達成することができ、実装基
板への実装密度を高めることができる。次に、本実施の
形態による半導体装置の製造方法について図3を参照し
ながら説明する。
ミド系のフィルム上に複数個の半導体チップを搭載して
同時に複数個製造され、最後に個別の半導体装置に個片
化される。
4としてのポリイミド系フィルムに半導体チップ6を搭
載する。回路基板4の半導体チップ搭載面4aには予め
回路パターン(図示せず)が形成されている。回路パタ
ーンは半導体チップ6の電極と接続されるパッドを含ん
でおり、本実施の形態では、パッドは半導体チップ6の
周囲に配置される構成となっている。また、回路パター
ンはハンダボール8が形成される部分まで延在し、半田
ボール8の各々に対応したランド14接続されている。
ランド14の下の回路基板4には貫通孔4cが形成され
ており、この貫通孔4cを介して半田ボール8が設けら
れる。
(b)に示すように、半導体チップ6の電極と回路基板
4のパッドとをボンディングワイヤ16によりボンディ
ングする。次に、図3(c)に示すように、半導体チッ
プ6を樹脂封止して封止部10を形成するとともに、半
田ボール8の設けられた部分の回路パターンを樹脂封止
して封止部12を形成する。封止部10及び封止部12
の相対する面は略45度に傾斜して形成される。
示すように半田ボール8が形成される。半田ボール8は
貫通孔4cを介してランド14に接続されるように形成
される。したがって、半田ボール8の各々は回路パター
ン及びボンディングワイヤ16を介して半導体チップ6
の対応する電極に電気的に接続される。
(e)に示すように、ポリイミドフィルムは個々の半導
体チップ6に対して個片化される。その後、図3(f)
に示すように、回路基板4の半田ボール8が設けられた
部分は、半導体チップ6の設けられた部分に対して垂直
に折り曲げられる。すなわち、回路基板4の封止部12
が形成された部分は、封止部10が3形成された部分に
対して垂直に折り曲げられる。
止部10の側面に当接するまで封止部12を単に封止部
10の方向に折り曲げることにより、封止部12を封止
部10に対して垂直に配置することができる。すなわ
ち、封止部12の45度に傾斜した側面が、封止部10
の45度に傾斜した側面に当接することにより、封止部
12は封止部10に対して90度に配置される。
する角度は側面の傾斜角度により自動的に設定される。
本実施の形態では、封止部12を封止部10に対して9
0度の角度(垂直)に配置する構成としているが、この
角度に限られることなく、回路基板の折り曲げが可能な
範囲内で任意の角度に設定することができる。
ボール8がマザーボード等の実装基板2の対応する電極
に接合されることにより実装基板2に搭載される。した
がって、本実施の形態による半導体装置は、実装基板2
に実装された状態で、半導体チップ6が封止された封止
部10が実装基板2に対して垂直に配置される。
GA)タイプの半導体装置が実装基板に搭載された状態
を示す図である。図4(a)は従来のBGAタイプの半
導体装置の平面図であり、図4(b)はその側面図であ
る。一方、図5は本実施の形態による半導体装置を、図
4の半導体装置の実装面積と同じ面積に複数個搭載した
状態を示す図である。図5(a)は本実施の形態による
半導体装置の平面図であり、図5(b)はその正面図で
あり、図5(c)はその側面図である。
半導体装置では、半導体装置全体の面積と実装に要する
面積は等しくなる。一方、図5に示すように、本実施の
形態による半導体装置では、実装に用いられる半田ボー
ル8の設けられる部分に面積は半導体チップ6が封止さ
れた部分の面積(封止部10の面積)の略1/6となっ
ている。すなわち、本実施の形態による半導体装置は、
従来の半導体装置の実装面積に対して6個実装すること
ができ、実装密度は6倍となる。
(a)に示すように、単体で実装してもよく、また、複
数個を隣接して実装することもできる。また、実装高さ
が確保できない場合は、図6(b)に示すように、折り
曲げ角度を90度ではなく、例えば60度とすることに
より高さを低くすることもできる。
に垂直な部分を設け、垂直な部分に本実施の形態による
半導体装置を実装し、水平な部分に従来の半導体装置を
実装することにより、容積効率が向上した半導体装置の
実装構造を実現することができる。また、図6(d)に
示すように、実装基板に対向する垂直な部分を設け、本
実施の形態による半導体装置を対向して配置することに
よっても、容積効率が向上した実装構造を実現すること
ができる。
複数個組み合わせて一体化した実装構造の例を示す側面
図である。図7において、本実施の形態による半導体装
置は8個隣接して配置され、半導体装置の各々はホルダ
20により固定されている。すなわち、ホルダ20には
各半導体装置の封止部10を挿入可能なスリットが8個
形成され、各半導体装置の封止部10が対応するスリッ
トに挿入されている。各半導体装置の封止部10は、ホ
ルダ20のスリットに挿入された後、接着剤等により固
定されてもよい。これにより、8個の半導体装置はホル
ダ20により一体的に保持され、あたかもひとつの半導
体装置として取り扱うことができ、実装も一度に行うこ
とができる。
より形成することにより、ホルダ20を半導体装置の放
熱部材として利用することもできる。ホルダ20に固定
される半導体装置の数は8個に限られるものはなく、任
意の数とすることができる。また、ホルダ20を設けた
場合は、半導体装置の重さに加えてホルダの重さも半田
ボール8に加わることとなるので、半田ボール8を圧縮
強度の高いものとすることが好ましい。例えば、半田ボ
ール8としては共晶半田ボールが一般的であるが、例え
ば、銅製のコアに半田メッキを施したボール電極を用い
ることにより半田ボール8の圧縮強度を高めることがで
き、ホルダ20の重量が加わっても実装時に半田ボール
がつぶれることは無い。
装構造の例について説明する。
GAタイプの半導体装置を組み合わせて一体構造とした
例を示す図であり、図8(a)は、正面図、図8(b)
は側面図を示す。
本実施の形態による半導体装置における半導体チップの
下の回路基板上にランドを設けて半導体チップの電極と
接続し、かつランドの下の回路基板に貫通孔を設けてお
く。そして、この貫通孔を介して、BGAタイプの半導
体装置22を接続する。
メモリ装置とし、接続するBGAタイプの半導体装置2
2をマイクロプロセッサとすることにより、容易にシス
テムLSIを構築することができる。このような実装構
造によれば、マイクロプロセッサとメモリ装置との間に
実装基板が介在せず、これらの装置の間の信号経路を短
くできるため、高速な信号のやりとりが可能となり、処
理速度の速いシステムLSIを構築することができる。
GAタイプの半導体装置22との間の接続に用いられる
突起電極は、本実施の形態による半導体装置に設けられ
ていても、あるいは、BGAタイプの半導体装置に設け
られていてもよい。
2つ組み合わせて接合した実装構造を示す側面図であ
る。例えば、本実施の形態による半導体装置をメモリ装
置とした場合、これを2つ組み合わせ、共通の端子は直
接メモリ装置同士で接続し、外部からの信号のやりとり
をする端子は、外部接続用端子としておけば、メモリ容
量を2倍としたメモリ装置を容易に構築することができ
る。
の発明を開示する。
ップが搭載される第1の面と該第1の面の反対側の第2
の面とを有し、該第2の面に配線パターンが形成された
柔軟性を有する回路基板と、前記第2の面に形成された
外部接続用突起電極とを有し、前記外部接続用突起電極
が形成された部分を、前記外部接続用突起電極が外側と
なるように前記半導体チップの方向へ所定の角度で折り
曲げたことを特徴とする半導体装置。(1) (付記2) 付記1記載の半導体装置であって、前記半
導体チップが封止された第1の封止部と、前記外部接続
用突起電極が形成された部分の第1の面側に形成された
配線パターンを封止する第2の封止部とを有し、前記外
部接続用突起電極が形成された部分が折り曲げられて前
記第2の封止部が接着剤により前記第1の封止部に固定
されたことを特徴とする半導体装置。(2) (付記3) 付記1又は2記載の半導体装置であって、
前記回路基板の第2の面において前記第1の封止部の反
対側に外部接続用電極が形成されたことを特徴とする半
導体装置。(3) (付記4) 付記3記載の半導体装置であって、前記外
部接続用電極に対して他の半導体装置が接続されたこと
を特徴とする半導体装置。
数個整列して基板に搭載され、前記半導体装置の各々の
前記第1の封止部が保持部材に設けられた収容部に挿入
されることにより、前記複数の半導体装置は一体的に保
持されることを特徴とする半導体装置の実装構造。
1の封止部の回路基板に他の半導体装置を接続したこと
を特徴とする半導体装置。
って、該他の半導体装置は付記2記載の半導体装置とは
異なる種類の半導体装置であり、付記2記載の半導体装
置と該他の半導体装置とは協働してシステムLSIを構
築することを特徴とする半導体装置。
て垂直に配置される半導体装置の製造方法であって、回
路基板の回路形成面に半導体チップを搭載し、該半導体
チップと回路基板上のランドとをワイヤボンディングに
より接続し、前記半導体チップを封止して第1の封止部
を形成する共に、該第1の封止部に隣接して第2の封止
部を形成し、該第2の封止部の回路基板側に突起電極を
形成し、前記第2の封止部を折り曲げて前記第1の封止
部に接合する各工程を含むことを特徴とする半導体装置
の製造方法。
種々の効果を実現することができる。請求項1記載の発
明によれば、マザーボード等の実装基板への実装に必要
な電極をまとめて回路基板の一部に形成し、その回路基
板の一部を例えば垂直に折り曲げることとすれば、実装
基板上において半導体装置の占める搭載面積は折り曲げ
られた部分のみとなる。したがって、個々の半導体装置
の実装面積が減少し、実装基板の実装密度を高めること
ができる。
路基板の第1の面に形成された回路パターンにより電気
的に接続される。したがって、回路パターンは回路基板
の折り曲げ部を通過して半導体チップ側から突起電極の
形成された側へと延在している。このような構造におい
て、本発明による半導体装置の回路基板の折り曲げ方向
は、回路パターンが形成されている第1の面が内側に折
り曲げられることとなり、回路パターンにとっては圧縮
方向となる。このため、回路パターンに引張力が加わる
方向に回路基板を折り曲げる構成と比較すると、回路基
板の折り曲げにより回路パターンの断線あるいは損傷の
可能性を低減することができる。
外部接続用突起電極の設けられた部分に形成された回路
パターンは、第2の封止部により封止されて保護され
る。また、この第2の封止部を、半導体チップが封止さ
れた第1の封止部に接着することにより、回路基板の外
部接続用突起電極の設けられた部分を所定角度に容易に
固定することができる。また、回路パターンは第2の封
止部により封止されているため、動作時の半導体チップ
からの熱の影響を低減することができる。
第2の面において第1の封止部の反対側に外部接続用電
極が形成されるため、この電極を利用して他の半導体装
置を直接接続する構成とすることができる。したがっ
て、本発明による半導体装置と他の半導体装置とを、実
装基板を介さずに接続することができ、高速な動作が可
能となる。また、例えば、本発明による半導体装置をメ
モリとし、これにマイクロプロセッサを直接接続するこ
とにより、システムLSIを容易に構築することができ
る。
板を介さずに半導体装置同士を接続することができ、信
号経路が短縮されて高速動作が可能となる。また、異種
の半導体装置を接続することにより容易にシステムLS
Iを構築することができる。
装置をまとめて一体的に扱うことができ、実装も複数個
の半導体装置をまとめて一度に行うことができる。
さずに半導体装置同士を接続することができ、信号経路
が短縮されて高速動作が可能となる。
装置を接続することにより容易にシステムLSIを構築
することができる。
の発明と同様な効果を達成することができる。
示す図である。
変形例を示す図である。
製造工程を示す図である。
るための図である。
実装構造を説明するための図である。
実装構造を説明するための図である。
複数個まとめて実装する実装構造を説明するための図で
ある。
他の半導体装置を組み合わせた構成を説明するための図
である。
2個組み合わせた構成を説明するための図である。
Claims (3)
- 【請求項1】 半導体チップと、 該半導体チップが搭載される第1の面と該第1の面の反
対側の第2の面とを有し、該第2の面に配線パターンが
形成された柔軟性を有する回路基板と、 前記第2の面に形成された外部接続用突起電極とを有
し、 前記外部接続用突起電極が形成された部分を、前記外部
接続用突起電極が外側となるように前記半導体チップの
方向へ所定の角度で折り曲げたことを特徴とする半導体
装置。 - 【請求項2】 請求項1記載の半導体装置であって、 前記半導体チップが封止された第1の封止部と、前記外
部接続用突起電極が形成された部分の第1の面側に形成
された配線パターンを封止する第2の封止部とを有し、
前記外部接続用突起電極が形成された部分が折り曲げら
れて前記第2の封止部が接着剤により前記第1の封止部
に固定されたことを特徴とする半導体装置。 - 【請求項3】 請求項1又は2記載の半導体装置であっ
て、前記回路基板の第2の面において前記第1の封止部
の反対側に外部接続用電極が形成されたことを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Priority Date | Filing Date | Title |
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JP2000133763A JP4402806B2 (ja) | 2000-05-02 | 2000-05-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001319988A true JP2001319988A (ja) | 2001-11-16 |
JP4402806B2 JP4402806B2 (ja) | 2010-01-20 |
Family
ID=18642181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country | Link |
---|---|
JP (1) | JP4402806B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007324564A (ja) * | 2006-06-02 | 2007-12-13 | Chicony Electronics Co Ltd | 側部接点を有する電子モジュールを製造する方法 |
KR101099586B1 (ko) * | 2010-11-12 | 2011-12-28 | 앰코 테크놀로지 코리아 주식회사 | 수직 실장형 반도체 패키지 |
JP2013195384A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 検査装置、検査方法、及び、電子部品の製造方法 |
-
2000
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A621 | Written request for application examination |
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|
A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090130 |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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