JP2001313391A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】 ホットキャリアの絶縁膜への注入を抑制で
き、素子活性領域の特性及び信頼性を損ねない超接合半
導体装置の提供。 【解決手段】 並列ｐｎ構造のドレイン・ドリフト部２
２を備えた超接合半導体装置において、ｐ型の仕切領域
２２ｂのうち、ｐベース領域１３のウェル底面には不純
物濃度が高いｐ型の耐圧リミッタ領域３０が形成されて
いる。オフ状態において、耐圧リミッタ領域３０の中央
部分でゲート絶縁膜直下のＥ点よりも先に臨界電圧に達
するため、Ｅ点での表面電界が緩和され、ホットキャリ
アのゲート絶縁膜への注入が抑制される。
き、素子活性領域の特性及び信頼性を損ねない超接合半
導体装置の提供。 【解決手段】 並列ｐｎ構造のドレイン・ドリフト部２
２を備えた超接合半導体装置において、ｐ型の仕切領域
２２ｂのうち、ｐベース領域１３のウェル底面には不純
物濃度が高いｐ型の耐圧リミッタ領域３０が形成されて
いる。オフ状態において、耐圧リミッタ領域３０の中央
部分でゲート絶縁膜直下のＥ点よりも先に臨界電圧に達
するため、Ｅ点での表面電界が緩和され、ホットキャリ
アのゲート絶縁膜への注入が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ、ダイ
オード等に適用可能で高耐圧化と大電流容量化が両立す
るパワー半導体装置に関する。
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ、ダイ
オード等に適用可能で高耐圧化と大電流容量化が両立す
るパワー半導体装置に関する。
【０００２】
【従来の技術】一般に半導体装置は、片面に電極部を持
つ横形素子と、両面に電極部を持つ縦形素子とに大別で
きる。縦形素子は、オン時にドリフト電流が流れる方向
と、オフ時に逆バイアス電圧による空乏層が延びる方向
とが共に基板の厚み方向（縦方向）である。例えば、図
１４は通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴ
（縦形二重拡散ＭＯＳＦＥＴ）の断面図である。この縦
形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触
した低抵抗のｎ＋ドレイン層１１の上に形成された高抵
抗のｎ−ドレイン・ドリフト層１２と、このドリフト層
１２の表面層に選択的に形成されたｐベース領域（ｐウ
ェル）１３と、そのｐベース領域１３内の表面側に選択
的に形成された高不純物濃度のｎ＋ソース領域１４及び
高不純物濃度のｐ＋コンタクト領域１９と、ｐベース領
域１３のうちｎ＋ソース領域１４とドリフト層１２とに
挟まれた表面上にゲート絶縁膜１５を介して設けられた
ポリシリコン等のゲート電極層１６と、ｎ＋ソース領域
１４及びｐ＋コンタクト領域１９の表面に跨って導電接
触するソース電極１７とを有している。
つ横形素子と、両面に電極部を持つ縦形素子とに大別で
きる。縦形素子は、オン時にドリフト電流が流れる方向
と、オフ時に逆バイアス電圧による空乏層が延びる方向
とが共に基板の厚み方向（縦方向）である。例えば、図
１４は通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴ
（縦形二重拡散ＭＯＳＦＥＴ）の断面図である。この縦
形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触
した低抵抗のｎ＋ドレイン層１１の上に形成された高抵
抗のｎ−ドレイン・ドリフト層１２と、このドリフト層
１２の表面層に選択的に形成されたｐベース領域（ｐウ
ェル）１３と、そのｐベース領域１３内の表面側に選択
的に形成された高不純物濃度のｎ＋ソース領域１４及び
高不純物濃度のｐ＋コンタクト領域１９と、ｐベース領
域１３のうちｎ＋ソース領域１４とドリフト層１２とに
挟まれた表面上にゲート絶縁膜１５を介して設けられた
ポリシリコン等のゲート電極層１６と、ｎ＋ソース領域
１４及びｐ＋コンタクト領域１９の表面に跨って導電接
触するソース電極１７とを有している。
【０００３】このような縦形素子において、高抵抗のｎ
−ドレイン・ドリフト層１２の部分は、ＭＯＳＦＥＴが
オン状態のときは縦方向にドリフト電流を流す領域とし
て働き、オフ状態のときは逆バイアスとなるため、ｐベ
ース領域１３とのｐｎ接合から空乏層が拡張して空乏化
し耐圧を高める働きをする。この高抵抗のｎ−ドレイン
・ドリフト層１２の厚さ（電流経路長）を薄くすること
は、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦ
ＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下
げる効果に繋がるものの、オフ状態ではｐベース領域１
３とｎ−ドレイン・ドリフト層１２との間のｐｎ接合か
ら拡張するドレイン−ベース間空乏層の拡張幅が狭くな
るため、空乏電界強度がシリコンの最大（臨界）電界強
度に速く達するので、ブレークダウンが生じ、耐圧（ド
レイン−ソース電圧）が低下してしまう。逆に、ｎ−ド
レイン・ドリフト層１２を厚く形成すると、高耐圧化を
図ることができるが、必然的にオン抵抗が大きくなり、
オン損失が増す。即ち、オン抵抗（電流容量）と耐圧と
の間にはトレードオフ関係がある。この関係は、ドリフ
ト層を持つＩＧＢＴ，バイポーラトランジスタ、ダイオ
ード等の半導体素子においても同様に成立することが知
られている。
−ドレイン・ドリフト層１２の部分は、ＭＯＳＦＥＴが
オン状態のときは縦方向にドリフト電流を流す領域とし
て働き、オフ状態のときは逆バイアスとなるため、ｐベ
ース領域１３とのｐｎ接合から空乏層が拡張して空乏化
し耐圧を高める働きをする。この高抵抗のｎ−ドレイン
・ドリフト層１２の厚さ（電流経路長）を薄くすること
は、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦ
ＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下
げる効果に繋がるものの、オフ状態ではｐベース領域１
３とｎ−ドレイン・ドリフト層１２との間のｐｎ接合か
ら拡張するドレイン−ベース間空乏層の拡張幅が狭くな
るため、空乏電界強度がシリコンの最大（臨界）電界強
度に速く達するので、ブレークダウンが生じ、耐圧（ド
レイン−ソース電圧）が低下してしまう。逆に、ｎ−ド
レイン・ドリフト層１２を厚く形成すると、高耐圧化を
図ることができるが、必然的にオン抵抗が大きくなり、
オン損失が増す。即ち、オン抵抗（電流容量）と耐圧と
の間にはトレードオフ関係がある。この関係は、ドリフ
ト層を持つＩＧＢＴ，バイポーラトランジスタ、ダイオ
ード等の半導体素子においても同様に成立することが知
られている。
【０００４】この問題に対する解決法として、縦形ドリ
フト部として不純物濃度を高めたｎ型の領域とｐ型の領
域とを交互に繰り返して多重接合した並列ｐｎ構造であ
る半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６
２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１
１、特開平１０−２２３８９６などにおいて知られてい
る。
フト部として不純物濃度を高めたｎ型の領域とｐ型の領
域とを交互に繰り返して多重接合した並列ｐｎ構造であ
る半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６
２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１
１、特開平１０−２２３８９６などにおいて知られてい
る。
【０００５】図１５は、ＵＳＰ５２１６２７５に開示さ
れた縦形ＭＯＳＦＥＴの一例を示す部分断面図である。
図１４との構造上の違いは、ドレイン・ドリフト部２２
が一様・単一の導電型層（不純物拡散層）ではなく、縦
形層状のｎ型のドリフト電路領域２２ａと縦形層状のｐ
型の仕切領域２２ｂとを交互に繰り返して接合した並列
ｐｎ構造となっている点にある。並列ｐｎ構造の不純物
濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に
配向する各ｐｎ接合から空乏層がその横方向双方に拡張
し、ドリフト部２２全体が空乏化し、確実に厚い空乏層
を得ることができるため、高耐圧化を図ることができ
る。なお、本明細書では、このような並列ｐｎ構造のド
レイン部２２を備える半導体素子を超接合半導体装置と
称することとする。
れた縦形ＭＯＳＦＥＴの一例を示す部分断面図である。
図１４との構造上の違いは、ドレイン・ドリフト部２２
が一様・単一の導電型層（不純物拡散層）ではなく、縦
形層状のｎ型のドリフト電路領域２２ａと縦形層状のｐ
型の仕切領域２２ｂとを交互に繰り返して接合した並列
ｐｎ構造となっている点にある。並列ｐｎ構造の不純物
濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に
配向する各ｐｎ接合から空乏層がその横方向双方に拡張
し、ドリフト部２２全体が空乏化し、確実に厚い空乏層
を得ることができるため、高耐圧化を図ることができ
る。なお、本明細書では、このような並列ｐｎ構造のド
レイン部２２を備える半導体素子を超接合半導体装置と
称することとする。
【０００６】
【発明が解決しようとする課題】上記のような超接合半
導体装置にあっては、表層部分に形成された複数のｐベ
ース領域１３（素子活性領域）の真下にある並列ｐｎ構
造のドレイン・ドリフト部２２によって更なる高耐圧化
を期待できるものの、別の新たな問題が顕在化する。即
ち、オン状態からオフ状態に移行する過渡期では、ｐベ
ース領域１３のウェル曲率によりゲート絶縁膜１５直下
に強電界が残り易いものであるが、超接合半導体装置で
は、ｐベース領域１３とドリフト電路領域２２ａの接合
面から空乏層が拡がる外、並列ｐｎ構造のドリフト電路
領域２２ａにも空乏層が速く拡がり、瞬間的なピンチ効
果が働くため、ドリフト電路領域２２ａ内のキャリアの
吐き出し勢いが増し、ゲート絶縁膜１５に対するホット
キャリアの注入度合いが増す。このため、ゲート絶縁膜
１５の劣化による閾値電圧の低下等を惹き起こし、素子
活性領域の特性や信頼性を損なう虞れがある。
導体装置にあっては、表層部分に形成された複数のｐベ
ース領域１３（素子活性領域）の真下にある並列ｐｎ構
造のドレイン・ドリフト部２２によって更なる高耐圧化
を期待できるものの、別の新たな問題が顕在化する。即
ち、オン状態からオフ状態に移行する過渡期では、ｐベ
ース領域１３のウェル曲率によりゲート絶縁膜１５直下
に強電界が残り易いものであるが、超接合半導体装置で
は、ｐベース領域１３とドリフト電路領域２２ａの接合
面から空乏層が拡がる外、並列ｐｎ構造のドリフト電路
領域２２ａにも空乏層が速く拡がり、瞬間的なピンチ効
果が働くため、ドリフト電路領域２２ａ内のキャリアの
吐き出し勢いが増し、ゲート絶縁膜１５に対するホット
キャリアの注入度合いが増す。このため、ゲート絶縁膜
１５の劣化による閾値電圧の低下等を惹き起こし、素子
活性領域の特性や信頼性を損なう虞れがある。
【０００７】超接合半導体装置でない従来型の半導体装
置では、ｐベース領域１３側から低抵抗層１１へかけて
空乏層が順に拡がるため、ゲート絶縁膜１５からキャリ
アを引き離すように作用するものであるが、超接合半導
体装置では、一挙に並列ｐｎ構造に空乏層が拡張される
ため、蓄積キャリアの逃げ場がなく、むしろ吐き出され
たキャリアがゲート絶縁膜１５直下の強電界に遭遇し、
ホットキャリアとしてゲート絶縁膜１５へ注入する虞れ
がある。ｐベース領域１３を低濃度化すると、その近傍
での空乏層の拡張速度が速くなるが、閾値電圧に直接影
響してしまう。
置では、ｐベース領域１３側から低抵抗層１１へかけて
空乏層が順に拡がるため、ゲート絶縁膜１５からキャリ
アを引き離すように作用するものであるが、超接合半導
体装置では、一挙に並列ｐｎ構造に空乏層が拡張される
ため、蓄積キャリアの逃げ場がなく、むしろ吐き出され
たキャリアがゲート絶縁膜１５直下の強電界に遭遇し、
ホットキャリアとしてゲート絶縁膜１５へ注入する虞れ
がある。ｐベース領域１３を低濃度化すると、その近傍
での空乏層の拡張速度が速くなるが、閾値電圧に直接影
響してしまう。
【０００８】このような問題は、縦形二重拡散ＭＯＳＦ
ＥＴに限らず、縦形ＩＧＢＴ，縦形バイポーラトランジ
スタ、縦形ダイオード等のように、素子活性領域の上に
絶縁膜を有する超接合半導体装置一般について言えるこ
とである。
ＥＴに限らず、縦形ＩＧＢＴ，縦形バイポーラトランジ
スタ、縦形ダイオード等のように、素子活性領域の上に
絶縁膜を有する超接合半導体装置一般について言えるこ
とである。
【０００９】そこで、上記問題点に鑑み、本発明の課題
は、ホットキャリアの絶縁膜への注入を抑制でき、素子
活性領域の特性及び信頼性を損ねない超接合半導体装置
を提供することにある。
は、ホットキャリアの絶縁膜への注入を抑制でき、素子
活性領域の特性及び信頼性を損ねない超接合半導体装置
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の講じた手段は、
絶縁膜直下に強電界部分を発生させないために、素子活
性領域以外の部分を犠牲的な強（最大）電界発生部位と
した点にある。
絶縁膜直下に強電界部分を発生させないために、素子活
性領域以外の部分を犠牲的な強（最大）電界発生部位と
した点にある。
【００１１】即ち、本発明は、基板の第１主面側に形成
された素子活性領域に電気的に接続する第１の電極と、
基板の第１主面と第２主面との間に形成された第１導電
型の低抵抗層に電気的に接続する第２の電極と、素子活
性領域と低抵抗層との間に介在し、オン状態でドリフト
電流を流すと共にオフ状態で空乏化するドリフト部が、
第１導電型のドリフト電路領域と第２導電型の仕切領域
とを交互に繰り返して接合して成る並列ｐｎ構造部とな
った半導体装置（超接合半導体装置）において、並列ｐ
ｎ構造部が、素子活性領域の第１主面側よりも先に臨界
電界強度に達する第２導電型の耐圧リミッタ領域を有し
て成ることを特徴する。
された素子活性領域に電気的に接続する第１の電極と、
基板の第１主面と第２主面との間に形成された第１導電
型の低抵抗層に電気的に接続する第２の電極と、素子活
性領域と低抵抗層との間に介在し、オン状態でドリフト
電流を流すと共にオフ状態で空乏化するドリフト部が、
第１導電型のドリフト電路領域と第２導電型の仕切領域
とを交互に繰り返して接合して成る並列ｐｎ構造部とな
った半導体装置（超接合半導体装置）において、並列ｐ
ｎ構造部が、素子活性領域の第１主面側よりも先に臨界
電界強度に達する第２導電型の耐圧リミッタ領域を有し
て成ることを特徴する。
【００１２】第１主面直下よりも耐圧リミッタ領域の方
が先に臨界電界強度に達し、ブレークダウンを惹き起こ
すので、第１主面直下では強電界とならず、ホットキャ
リアの第１主面上の絶縁膜への注入を抑制でき、高耐圧
化と大電流容量化の期待できる超接合半導体装置であり
ながら、素子活性領域の特性や信頼性を持続できる。
が先に臨界電界強度に達し、ブレークダウンを惹き起こ
すので、第１主面直下では強電界とならず、ホットキャ
リアの第１主面上の絶縁膜への注入を抑制でき、高耐圧
化と大電流容量化の期待できる超接合半導体装置であり
ながら、素子活性領域の特性や信頼性を持続できる。
【００１３】耐圧リミッタ領域はドリフト電路領域に形
成した第１導電型領域でも構わないが、主面から離れて
いるとは言え、ブレークダウンにより生成されたホット
キャリアが第１主面に衝突する虞れがあるので、仕切領
域に形成するのが適切である。この耐圧リミッタ領域は
仕切領域のうち素子活性領域の近傍位置でも、また素子
活性領域から離れた位置にあっても差支えない。
成した第１導電型領域でも構わないが、主面から離れて
いるとは言え、ブレークダウンにより生成されたホット
キャリアが第１主面に衝突する虞れがあるので、仕切領
域に形成するのが適切である。この耐圧リミッタ領域は
仕切領域のうち素子活性領域の近傍位置でも、また素子
活性領域から離れた位置にあっても差支えない。
【００１４】具体的に、耐圧リミッタ領域はその領域幅
と不純物濃度との積である不純物量で規定することがで
き、耐圧リミッタ領域の不純物量は当該耐圧リミッタ領
域に相接合するドリフト電路領域の逆導電型領域の不純
物量に比し高く設定する。
と不純物濃度との積である不純物量で規定することがで
き、耐圧リミッタ領域の不純物量は当該耐圧リミッタ領
域に相接合するドリフト電路領域の逆導電型領域の不純
物量に比し高く設定する。
【００１５】耐圧リミッタ領域と逆導電型領域の領域幅
が等しい場合、耐圧リミッタ領域の不純濃度を逆導電型
領域の不純濃度に比し高く設定すると、耐圧は低下する
ものの、オン抵抗の増大を招かずに済む。なお、この耐
圧の低下は並列ｐｎ構造の採用による耐圧の大幅向上に
おいて生じる相対的な減分に過ぎないため、並列ｐｎ構
造を採用しない従来の半導体装置に比し高耐圧であるこ
とは言うまでもない。不純物濃度が等しい場合、耐圧リ
ミッタ領域の領域幅を逆導電型領域の領域幅に比し大き
く設定すると、相対的にドリフト電路領域の一部が狭窄
化するので、オン抵抗の増大を招く。ただ、この耐圧リ
ミッタ領域を設けることによるオン抵抗の増大は並列ｐ
ｎ構造の採用による低オン抵抗化において生じる相対的
な増分に過ぎないため、並列ｐｎ構造を採用しない従来
の半導体装置に比し低オン抵抗であることは保証され
る。更に、耐圧リミッタ領域の不純濃度を逆導電型領域
の不純濃度に比し高くする共に、耐圧リミッタ領域の領
域幅を逆導電型領域の領域幅に比し大きく設定すると、
オン抵抗の増大を幾分緩和できる。
が等しい場合、耐圧リミッタ領域の不純濃度を逆導電型
領域の不純濃度に比し高く設定すると、耐圧は低下する
ものの、オン抵抗の増大を招かずに済む。なお、この耐
圧の低下は並列ｐｎ構造の採用による耐圧の大幅向上に
おいて生じる相対的な減分に過ぎないため、並列ｐｎ構
造を採用しない従来の半導体装置に比し高耐圧であるこ
とは言うまでもない。不純物濃度が等しい場合、耐圧リ
ミッタ領域の領域幅を逆導電型領域の領域幅に比し大き
く設定すると、相対的にドリフト電路領域の一部が狭窄
化するので、オン抵抗の増大を招く。ただ、この耐圧リ
ミッタ領域を設けることによるオン抵抗の増大は並列ｐ
ｎ構造の採用による低オン抵抗化において生じる相対的
な増分に過ぎないため、並列ｐｎ構造を採用しない従来
の半導体装置に比し低オン抵抗であることは保証され
る。更に、耐圧リミッタ領域の不純濃度を逆導電型領域
の不純濃度に比し高くする共に、耐圧リミッタ領域の領
域幅を逆導電型領域の領域幅に比し大きく設定すると、
オン抵抗の増大を幾分緩和できる。
【００１６】なお、並列ｐｎ構造としては、ドリフト電
路領域と仕切領域とが縦層であって、平面的にストライ
プ状の重層構造や、ドリフト電路領域と仕切領域とが柱
状又は壁状であって、平面的に格子点状又は蜂の巣状に
配置されてなるものである。
路領域と仕切領域とが縦層であって、平面的にストライ
プ状の重層構造や、ドリフト電路領域と仕切領域とが柱
状又は壁状であって、平面的に格子点状又は蜂の巣状に
配置されてなるものである。
【００１７】素子活性領域としては、二重拡散ＭＯＳＦ
ＥＴ部、ダイオード接合部、バイポーラトランジスタ構
造等である。
ＥＴ部、ダイオード接合部、バイポーラトランジスタ構
造等である。
【００１８】
【発明の実施の形態】以下に本発明の実施例を添付図面
に基づいて説明する。なお、以下でｎ又はｐを冠記した
層や領域は、それぞれ電子又は正孔を多数キャリアとす
る層や領域を意味する。また、上付き文字＋は比較的高
不純物濃度、上付き文字−は比較的低不純物濃度を意味
する。
に基づいて説明する。なお、以下でｎ又はｐを冠記した
層や領域は、それぞれ電子又は正孔を多数キャリアとす
る層や領域を意味する。また、上付き文字＋は比較的高
不純物濃度、上付き文字−は比較的低不純物濃度を意味
する。
【００１９】〔実施例１〕図１は本発明の実施例１に係
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図１に
おいて図１５に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図１に
おいて図１５に示す部分と同一部分には同一参照符号を
付し、その説明は省略する。
【００２０】本例のｎチャネル縦形ＭＯＳＦＥＴは、裏
側のドレイン電極１８が導電接触した低抵抗のｎ＋ドレ
イン層（コンタクト層）１１の上に形成された並列ｐｎ
構造のドレイン・ドリフト部２２と、このドリフト部２
２の表面層に選択的に形成された素子活性領域たる高不
純物濃度のｐベース領域（ｐウェル）１３と、そのｐベ
ース領域１３内の表面側に選択的に形成された高不純物
濃度のｎ＋ソース領域１４及び高不純物濃度のｐ＋コン
タクト領域１９と、基板表面上にゲート絶縁膜１５を介
して設けられたポリシリコン等のゲート電極層１６と、
層間絶縁膜１９ａに開けたコンタクト孔を介してｐベー
ス領域１３ａ及びｎ＋ソース領域１４に跨って導電接触
するソース電極１７とを有している。ウェル状のｐベー
ス領域１３の中にｎ＋ソース領域１４が浅く形成されて
おり、２重拡散型ＭＯＳ部を構成している。なお、図示
しない部分でゲート電極層１６の上に金属膜のゲート配
線が導電接触している。
側のドレイン電極１８が導電接触した低抵抗のｎ＋ドレ
イン層（コンタクト層）１１の上に形成された並列ｐｎ
構造のドレイン・ドリフト部２２と、このドリフト部２
２の表面層に選択的に形成された素子活性領域たる高不
純物濃度のｐベース領域（ｐウェル）１３と、そのｐベ
ース領域１３内の表面側に選択的に形成された高不純物
濃度のｎ＋ソース領域１４及び高不純物濃度のｐ＋コン
タクト領域１９と、基板表面上にゲート絶縁膜１５を介
して設けられたポリシリコン等のゲート電極層１６と、
層間絶縁膜１９ａに開けたコンタクト孔を介してｐベー
ス領域１３ａ及びｎ＋ソース領域１４に跨って導電接触
するソース電極１７とを有している。ウェル状のｐベー
ス領域１３の中にｎ＋ソース領域１４が浅く形成されて
おり、２重拡散型ＭＯＳ部を構成している。なお、図示
しない部分でゲート電極層１６の上に金属膜のゲート配
線が導電接触している。
【００２１】本例の並列ｐｎ構造のドレイン・ドリフト
部２２は、ｎ＋ドレイン層１１のサブストレートの上に
ｎ型のエピタキシャル成長層を幾層も積み増した厚い積
層として形成されており、基板の厚み方向に層状縦形の
ｎ型ドリフト電路領域２２ａと基板の厚み方向に層状縦
形のｐ型仕切領域２２ｂとを交互に繰り返して接合し、
縦形ドリフト電路領域２２ａと縦形仕切領域２２ｂとが
縦層であって、平面的にストライプ状の重層構造であ
る。本例では、ｎ型ドリフト電路領域２２ａとｐ型仕切
領域２２ｂの不純物濃度は等しく、また領域幅も略等し
くなるように設定してある。なお、並列ｐｎ構造は本例
の構造に限らず、縦形ドリフト電路領域と縦形仕切領域
とが柱状又は壁状であって、平面的に格子点状又は蜂の
巣状に配置されてなるものでも良い。
部２２は、ｎ＋ドレイン層１１のサブストレートの上に
ｎ型のエピタキシャル成長層を幾層も積み増した厚い積
層として形成されており、基板の厚み方向に層状縦形の
ｎ型ドリフト電路領域２２ａと基板の厚み方向に層状縦
形のｐ型仕切領域２２ｂとを交互に繰り返して接合し、
縦形ドリフト電路領域２２ａと縦形仕切領域２２ｂとが
縦層であって、平面的にストライプ状の重層構造であ
る。本例では、ｎ型ドリフト電路領域２２ａとｐ型仕切
領域２２ｂの不純物濃度は等しく、また領域幅も略等し
くなるように設定してある。なお、並列ｐｎ構造は本例
の構造に限らず、縦形ドリフト電路領域と縦形仕切領域
とが柱状又は壁状であって、平面的に格子点状又は蜂の
巣状に配置されてなるものでも良い。
【００２２】本例では、ｎ型のドリフト電路領域２２ａ
は、その上端が絶縁膜１５直下のチャネル領域（ウェル
狭間）２０に連絡し、その下端がｎ＋ドレイン層１１に
接している。また、ｐ型の仕切領域２２ｂは、その上端
がｐベース領域１３のウェル底面に接し、その下端がｎ
＋ドレイン層１１に接している。
は、その上端が絶縁膜１５直下のチャネル領域（ウェル
狭間）２０に連絡し、その下端がｎ＋ドレイン層１１に
接している。また、ｐ型の仕切領域２２ｂは、その上端
がｐベース領域１３のウェル底面に接し、その下端がｎ
＋ドレイン層１１に接している。
【００２３】ｐ型の仕切領域２２ｂのうち、ｐベース領
域１３のウェル底面にはｐ型の耐圧リミッタ領域３０が
形成されている。本例ではこの耐圧リミッタ領域３０の
下レベルは基板表面から深さｔ＝１０μｍの位置にあ
る。耐圧リミッタ領域３０の不純物濃度は、その余のｐ
型の仕切領域２２ｂの不純物濃度よりも高く、従って、
当該耐圧リミッタ領域３０に相接合するドリフト電路領
域２２ａの相当領域たる逆導電型領域４０の不純物濃度
よりも高い。図２は、図１中のＡ−Ａ′線に沿う距離に
対する不純物濃度分布（破線）とＢ−Ｂ′線に沿う距離
に対する不純物濃度分布（実線）とを示すグラフであ
る。前述したように、耐圧リミッタ領域３０の不純物濃
度は逆導電型領域４０の不純物濃度よりも高くなってい
る。
域１３のウェル底面にはｐ型の耐圧リミッタ領域３０が
形成されている。本例ではこの耐圧リミッタ領域３０の
下レベルは基板表面から深さｔ＝１０μｍの位置にあ
る。耐圧リミッタ領域３０の不純物濃度は、その余のｐ
型の仕切領域２２ｂの不純物濃度よりも高く、従って、
当該耐圧リミッタ領域３０に相接合するドリフト電路領
域２２ａの相当領域たる逆導電型領域４０の不純物濃度
よりも高い。図２は、図１中のＡ−Ａ′線に沿う距離に
対する不純物濃度分布（破線）とＢ−Ｂ′線に沿う距離
に対する不純物濃度分布（実線）とを示すグラフであ
る。前述したように、耐圧リミッタ領域３０の不純物濃
度は逆導電型領域４０の不純物濃度よりも高くなってい
る。
【００２４】図３は図１におけるゲート絶縁膜直下Ｅ点
の電界強度と耐圧リミッタ領域３０の不純物濃度との関
係をシミュレーションしたグラフである。並列ｐｎ構造
のピッチは１６μｍであり、各領域幅は深さ方向に略一
様である。また、耐圧リミッタ領域３０を除く並列ｐｎ
構造の不純物濃度は３×１０15ｃｍ−３であり、並列ｐ
ｎ構造の厚さは５０μｍである。図３から判るように、
Ｅ点の電界は耐圧リミッタ領域３０の不純物濃度を高濃
度化する程緩和され、略７．０×１０15ｃｍ− ３で飽和
する。これは、オフ状態において、不純物濃度が高い耐
圧リミッタ領域３０の中央部分でゲート絶縁膜直下のＥ
点よりも先に臨界電圧に達するため、Ｅ点での表面電界
が緩和されるからである。Ｅ点近傍ではブレークダウン
が起こり難くなり、ホットキャリアのゲート絶縁膜への
注入が抑制され、このため、超接合半導体装置において
も、素子活性の特性や信頼性を持続できる。
の電界強度と耐圧リミッタ領域３０の不純物濃度との関
係をシミュレーションしたグラフである。並列ｐｎ構造
のピッチは１６μｍであり、各領域幅は深さ方向に略一
様である。また、耐圧リミッタ領域３０を除く並列ｐｎ
構造の不純物濃度は３×１０15ｃｍ−３であり、並列ｐ
ｎ構造の厚さは５０μｍである。図３から判るように、
Ｅ点の電界は耐圧リミッタ領域３０の不純物濃度を高濃
度化する程緩和され、略７．０×１０15ｃｍ− ３で飽和
する。これは、オフ状態において、不純物濃度が高い耐
圧リミッタ領域３０の中央部分でゲート絶縁膜直下のＥ
点よりも先に臨界電圧に達するため、Ｅ点での表面電界
が緩和されるからである。Ｅ点近傍ではブレークダウン
が起こり難くなり、ホットキャリアのゲート絶縁膜への
注入が抑制され、このため、超接合半導体装置において
も、素子活性の特性や信頼性を持続できる。
【００２５】図４は本例の装置における耐圧（ＢＶds）
とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域３０の不純
物濃度依存性を示すグラフである。耐圧リミッタ領域３
０で耐圧が律則するため、耐圧リミッタ領域３０の不純
物濃度の増加に従い、耐圧は低下するものの、オン抵抗
はｎ型のドリフト電路領域２２ａの不純物濃度が変わら
ないので、略一定である。このように、耐圧の低下のみ
でゲート絶縁膜直下の電界を緩和できる。なお、この耐
圧の低下は並列ｐｎ構造の採用による耐圧の向上におい
て生じる相対的な減分に過ぎないため、並列ｐｎ構造を
採用しない従来の半導体装置に比し高耐圧であることは
保証される。
とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域３０の不純
物濃度依存性を示すグラフである。耐圧リミッタ領域３
０で耐圧が律則するため、耐圧リミッタ領域３０の不純
物濃度の増加に従い、耐圧は低下するものの、オン抵抗
はｎ型のドリフト電路領域２２ａの不純物濃度が変わら
ないので、略一定である。このように、耐圧の低下のみ
でゲート絶縁膜直下の電界を緩和できる。なお、この耐
圧の低下は並列ｐｎ構造の採用による耐圧の向上におい
て生じる相対的な減分に過ぎないため、並列ｐｎ構造を
採用しない従来の半導体装置に比し高耐圧であることは
保証される。
【００２６】〔実施例２〕図５は本発明の実施例２に係
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図５に
おいて図１に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図５に
おいて図１に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
【００２７】本例の実施例１と異なる点は、耐圧リミッ
タ領域１３０の不純物濃度はこれに接合する逆導電型領
域１４０の不純物領域と略同じであるが、耐圧リミッタ
領域１３０の領域幅Ｌpを逆導電型領域１４０の領域幅
Ｌnよりも広くしたところにある。図６は、図５中のＡ
−Ａ′線に沿う距離に対する不純物濃度分布（破線）と
Ｃ−Ｃ′線に沿う距離に対する不純物濃度分布（実線）
とを示すグラフである。
タ領域１３０の不純物濃度はこれに接合する逆導電型領
域１４０の不純物領域と略同じであるが、耐圧リミッタ
領域１３０の領域幅Ｌpを逆導電型領域１４０の領域幅
Ｌnよりも広くしたところにある。図６は、図５中のＡ
−Ａ′線に沿う距離に対する不純物濃度分布（破線）と
Ｃ−Ｃ′線に沿う距離に対する不純物濃度分布（実線）
とを示すグラフである。
【００２８】かかる場合でも、オフ状態においては、領
域幅が広い耐圧リミッタ領域１３０の中央部分では空乏
化し難いため、ゲート絶縁膜直下のＥ点よりも先に臨界
電圧に達し、Ｅ点での表面電界が緩和される。Ｅ点近傍
ではブレークダウンが起こり難くなり、ホットキャリア
のゲート絶縁膜への注入が抑制され、このため、超接合
半導体装置においても、素子活性の特性や信頼性を持続
できる。
域幅が広い耐圧リミッタ領域１３０の中央部分では空乏
化し難いため、ゲート絶縁膜直下のＥ点よりも先に臨界
電圧に達し、Ｅ点での表面電界が緩和される。Ｅ点近傍
ではブレークダウンが起こり難くなり、ホットキャリア
のゲート絶縁膜への注入が抑制され、このため、超接合
半導体装置においても、素子活性の特性や信頼性を持続
できる。
【００２９】図７は図５におけるゲート絶縁膜直下Ｅ点
の電界強度と耐圧リミッタ領域１３０の領域幅Ｌpとの
関係をシミュレーションしたグラフである。並列ｐｎ構
造のピッチは１６μｍ、不純物濃度は３×１０15ｃｍ
−３であり、並列ｐｎ構造の厚さは５０μｍである。図
７から判るように、耐圧リミッタ領域１３０の領域幅Ｌ
pが仕切領域２２ｂの領域幅（８μｍ）ときは、Ｅ点の
電界は２．０×１０5Ｖ／cmであるが、耐圧リミッタ領
域１３０の領域幅Ｌpの増加に従い緩和され、約１１μ
ｍのとき、１．０×１０5Ｖ／cmとなり、半減する。実
施例１のように、耐圧リミッタ領域３０の不純物濃度を
高める場合に比し、領域幅Ｌpを増加させる方がＥ点の
電界緩和の効果に優れている。図７中の範囲では領域幅
Ｌpの飽和点がない。
の電界強度と耐圧リミッタ領域１３０の領域幅Ｌpとの
関係をシミュレーションしたグラフである。並列ｐｎ構
造のピッチは１６μｍ、不純物濃度は３×１０15ｃｍ
−３であり、並列ｐｎ構造の厚さは５０μｍである。図
７から判るように、耐圧リミッタ領域１３０の領域幅Ｌ
pが仕切領域２２ｂの領域幅（８μｍ）ときは、Ｅ点の
電界は２．０×１０5Ｖ／cmであるが、耐圧リミッタ領
域１３０の領域幅Ｌpの増加に従い緩和され、約１１μ
ｍのとき、１．０×１０5Ｖ／cmとなり、半減する。実
施例１のように、耐圧リミッタ領域３０の不純物濃度を
高める場合に比し、領域幅Ｌpを増加させる方がＥ点の
電界緩和の効果に優れている。図７中の範囲では領域幅
Ｌpの飽和点がない。
【００３０】図８は本例の装置における耐圧（ＢＶds
s）とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０
の領域幅Ｌp依存性を示すグラフである。耐圧は領域幅
Ｌpの増加に従い線形に減少するが、逆に、オン抵抗は
増加している。オン抵抗の増加は、耐圧リミッタ領域１
３０の領域幅Ｌpに伴い逆導電型領域１４０の領域幅Ｌn
が減少するため、ｎ型ドリフト電路領域２２ａに狭窄部
が生じ、この狭窄部の高抵抗化によりオン抵抗が増加す
るためである。図８から判るように、領域幅Ｌpが約１
０μｍを超えると、オン抵抗の増加が急峻になるため、
耐圧リミッタ領域１３０の領域幅Ｌpの拡幅率は２５％
以下に抑えることが望ましく、その分、耐圧リミッタ領
域１３０の不純物濃度を高めることが適切である。勿
論、狭窄部の高抵抗化を抑制するためには、逆導電型領
域１４０の厚さ、即ち、耐圧リミッタ領域１３０の厚さ
も薄く形成するのが望ましい。
s）とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０
の領域幅Ｌp依存性を示すグラフである。耐圧は領域幅
Ｌpの増加に従い線形に減少するが、逆に、オン抵抗は
増加している。オン抵抗の増加は、耐圧リミッタ領域１
３０の領域幅Ｌpに伴い逆導電型領域１４０の領域幅Ｌn
が減少するため、ｎ型ドリフト電路領域２２ａに狭窄部
が生じ、この狭窄部の高抵抗化によりオン抵抗が増加す
るためである。図８から判るように、領域幅Ｌpが約１
０μｍを超えると、オン抵抗の増加が急峻になるため、
耐圧リミッタ領域１３０の領域幅Ｌpの拡幅率は２５％
以下に抑えることが望ましく、その分、耐圧リミッタ領
域１３０の不純物濃度を高めることが適切である。勿
論、狭窄部の高抵抗化を抑制するためには、逆導電型領
域１４０の厚さ、即ち、耐圧リミッタ領域１３０の厚さ
も薄く形成するのが望ましい。
【００３１】〔実施例３〕図９は本発明の実施例３に係
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図９に
おいて図５に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
る縦形ＭＯＳＦＥＴを示す断面図である。なお、図９に
おいて図５に示す部分と同一部分には同一参照符号を付
し、その説明は省略する。
【００３２】本例の実施例２と異なる点は、耐圧リミッ
タ領域１３０′の不純物濃度はこれに接合する逆導電型
領域１４０′の不純物領域よりも高くしたところにあ
る。図１０は、図９中のＡ−Ａ′線に沿う距離に対する
不純物濃度分布（破線）とＤ−Ｄ′線に沿う距離に対す
る不純物濃度分布（実線）とを示すグラフである。
タ領域１３０′の不純物濃度はこれに接合する逆導電型
領域１４０′の不純物領域よりも高くしたところにあ
る。図１０は、図９中のＡ−Ａ′線に沿う距離に対する
不純物濃度分布（破線）とＤ−Ｄ′線に沿う距離に対す
る不純物濃度分布（実線）とを示すグラフである。
【００３３】かかる場合でも、オフ状態においては、不
純物濃度が高くしかも領域幅が広い耐圧リミッタ領域１
３０′の中央部分では空乏化し難いため、ゲート絶縁膜
直下のＥ点よりも先に臨界電圧に達し、Ｅ点での表面電
界が緩和される。Ｅ点近傍ではブレークダウンが起こり
難くなり、ホットキャリアのゲート絶縁膜への注入が抑
制され、このため、超接合半導体装置においても、素子
活性の特性や信頼性を持続できる。
純物濃度が高くしかも領域幅が広い耐圧リミッタ領域１
３０′の中央部分では空乏化し難いため、ゲート絶縁膜
直下のＥ点よりも先に臨界電圧に達し、Ｅ点での表面電
界が緩和される。Ｅ点近傍ではブレークダウンが起こり
難くなり、ホットキャリアのゲート絶縁膜への注入が抑
制され、このため、超接合半導体装置においても、素子
活性の特性や信頼性を持続できる。
【００３４】図１１は図９におけるゲート絶縁膜直下Ｅ
点の電界強度と耐圧リミッタ領域１３０′（基板表面か
ら深さ１０μｍまでの領域）での単位面積当たりの不純
物量（不純物濃度×領域幅Ｌp）との関係をシミュレー
ションしたグラフである。なお、並列ｐｎ構造のピッチ
は１６μｍ、不純物濃度は３×１０15ｃｍ−３であり、
並列ｐｎ構造の厚さは５０μｍである。図１１から判る
ように、実施例１の不純物濃度の増加による電界緩和の
上に、実施例２の領域幅Ｌpの拡幅による電界緩和が重
畳しているため、いずれの実施例の場合に比し、Ｅ点で
の電界緩和の度合いが大きくなっている。
点の電界強度と耐圧リミッタ領域１３０′（基板表面か
ら深さ１０μｍまでの領域）での単位面積当たりの不純
物量（不純物濃度×領域幅Ｌp）との関係をシミュレー
ションしたグラフである。なお、並列ｐｎ構造のピッチ
は１６μｍ、不純物濃度は３×１０15ｃｍ−３であり、
並列ｐｎ構造の厚さは５０μｍである。図１１から判る
ように、実施例１の不純物濃度の増加による電界緩和の
上に、実施例２の領域幅Ｌpの拡幅による電界緩和が重
畳しているため、いずれの実施例の場合に比し、Ｅ点で
の電界緩和の度合いが大きくなっている。
【００３５】図１２は本例の装置における耐圧（ＢＶd
s）とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３
０′の不純物量依存性を示すグラフである。不純物量の
増加に従い、耐圧の低下は不純物量の低変域では急峻で
高変域では緩慢ないし飽和ぎみであるが、オン抵抗の増
加の度合いは実施例２の場合に比して緩やかである。従
って、Ｅ点での電界を下げて低オン抵抗を達成するに
は、耐圧リミッタ領域１３０′の領域幅Ｌpの拡幅率を
大きくせずに（望ましくは２５％以下）、不純物濃度を
高くすれば良い。
s）とオン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３
０′の不純物量依存性を示すグラフである。不純物量の
増加に従い、耐圧の低下は不純物量の低変域では急峻で
高変域では緩慢ないし飽和ぎみであるが、オン抵抗の増
加の度合いは実施例２の場合に比して緩やかである。従
って、Ｅ点での電界を下げて低オン抵抗を達成するに
は、耐圧リミッタ領域１３０′の領域幅Ｌpの拡幅率を
大きくせずに（望ましくは２５％以下）、不純物濃度を
高くすれば良い。
【００３６】〔実施例４〕図１３は本発明の実施例４に
係る縦形ＭＯＳＦＥＴを示す断面図である。なお、図１
３において図９に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
係る縦形ＭＯＳＦＥＴを示す断面図である。なお、図１
３において図９に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
【００３７】本例の実施例３と異なる点は、耐圧リミッ
タ領域１３０″をｐベース領域１３のウェル底面から離
して形成したところにある。耐圧リミッタ領域１３０″
の中央部分でブレークダウンを惹き起こすが、耐圧リミ
ッタ領域１３０″がゲート絶縁膜直下Ｅ点より離れてい
るほど、ホットキャリアの注入の虞れが少なくなる。勿
論、この耐圧リミッタ領域１３０″は仕切領域２２ｂの
他のレベルやｎ＋ドレイン層１１寄りに形成しても構わ
ず、またｎ＋ドレイン層１１に接触させて設けても良
い。
タ領域１３０″をｐベース領域１３のウェル底面から離
して形成したところにある。耐圧リミッタ領域１３０″
の中央部分でブレークダウンを惹き起こすが、耐圧リミ
ッタ領域１３０″がゲート絶縁膜直下Ｅ点より離れてい
るほど、ホットキャリアの注入の虞れが少なくなる。勿
論、この耐圧リミッタ領域１３０″は仕切領域２２ｂの
他のレベルやｎ＋ドレイン層１１寄りに形成しても構わ
ず、またｎ＋ドレイン層１１に接触させて設けても良
い。
【００３８】なお、上記実施例はＭＯＳＦＥＴの場合に
ついて説明したが、超半導体装置のショットキーバリア
ダイオード、ＩＧＢＴ、ＦＷＤ，バイポーラトランジス
タでも同様な効果を得られるものである。また、縦形素
子に限らず、横形素子にも適用できる。並列ｐｎ構造部
が基板の厚み方向に配列したものに限らず、基板沿面方
向に配列したものや、斜め配列したものでも良い。
ついて説明したが、超半導体装置のショットキーバリア
ダイオード、ＩＧＢＴ、ＦＷＤ，バイポーラトランジス
タでも同様な効果を得られるものである。また、縦形素
子に限らず、横形素子にも適用できる。並列ｐｎ構造部
が基板の厚み方向に配列したものに限らず、基板沿面方
向に配列したものや、斜め配列したものでも良い。
【００３９】
【発明の効果】以上説明したように、本発明は、超接合
半導体装置において素子活性領域下の並列ｐｎ構造が素
子活性領域の第１主面側よりも先に臨界電界強度に達す
る耐圧リミッタ領域を有することを特徴とするものであ
るから、次のような効果を奏する。
半導体装置において素子活性領域下の並列ｐｎ構造が素
子活性領域の第１主面側よりも先に臨界電界強度に達す
る耐圧リミッタ領域を有することを特徴とするものであ
るから、次のような効果を奏する。
【００４０】（１） 第１主面直下よりも耐圧リミッタ
領域の方が先に臨界電界強度に達し、ブレークダウンを
惹き起こすので、第１主面直下では強電界とならず、ホ
ットキャリアの第１主面上の絶縁膜への注入を抑制で
き、高耐圧化と大電流容量化の期待できる超接合半導体
装置でありながら、素子活性の特性や信頼性を持続でき
る。
領域の方が先に臨界電界強度に達し、ブレークダウンを
惹き起こすので、第１主面直下では強電界とならず、ホ
ットキャリアの第１主面上の絶縁膜への注入を抑制で
き、高耐圧化と大電流容量化の期待できる超接合半導体
装置でありながら、素子活性の特性や信頼性を持続でき
る。
【００４１】（２） 耐圧リミッタ領域が仕切領域に形
成された第２導電型領域である場合、絶縁膜へ衝突する
ホットキャリアを一層抑制できる。
成された第２導電型領域である場合、絶縁膜へ衝突する
ホットキャリアを一層抑制できる。
【００４２】（３） 耐圧リミッタ領域はその規模（体
積）と不純物濃度との積である不純物量で規定すること
ができ、耐圧リミッタ領域の不純物量は当該耐圧リミッ
タ領域に相接合するドリフト電路領域の逆導電型領域の
不純物量に比し高く設定する。耐圧リミッタ領域と逆導
電型領域の領域幅が等しい場合、耐圧リミッタ領域の不
純濃度を逆導電型領域の不純濃度に比し高く設定する
と、オン抵抗の増大を招かずに済む。
積）と不純物濃度との積である不純物量で規定すること
ができ、耐圧リミッタ領域の不純物量は当該耐圧リミッ
タ領域に相接合するドリフト電路領域の逆導電型領域の
不純物量に比し高く設定する。耐圧リミッタ領域と逆導
電型領域の領域幅が等しい場合、耐圧リミッタ領域の不
純濃度を逆導電型領域の不純濃度に比し高く設定する
と、オン抵抗の増大を招かずに済む。
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴを示
す断面図である。
す断面図である。
【図２】図１中のＡ−Ａ′線に沿う距離に対する不純物
濃度分布（破線）とＢ−Ｂ′線に沿う距離に対する不純
物濃度分布（実線）とを示すグラフである。
濃度分布（破線）とＢ−Ｂ′線に沿う距離に対する不純
物濃度分布（実線）とを示すグラフである。
【図３】図１におけるゲート絶縁膜直下Ｅ点の電界強度
と耐圧リミッタ領域の不純物濃度との関係をシミュレー
ションしたグラフである。
と耐圧リミッタ領域の不純物濃度との関係をシミュレー
ションしたグラフである。
【図４】実施例１の装置における耐圧（ＢＶds）とオン
抵抗（Ｒon・Ａ）の耐圧リミッタ領域の不純物濃度依存
性を示すグラフである。
抵抗（Ｒon・Ａ）の耐圧リミッタ領域の不純物濃度依存
性を示すグラフである。
【図５】本発明の実施例２に係る縦形ＭＯＳＦＥＴを示
す断面図である。
す断面図である。
【図６】図５中のＡ−Ａ′線に沿う距離に対する不純物
濃度分布（破線）とＣ−Ｃ′線に沿う距離に対する不純
物濃度分布（実線）とを示すグラフである。
濃度分布（破線）とＣ−Ｃ′線に沿う距離に対する不純
物濃度分布（実線）とを示すグラフである。
【図７】図５におけるゲート絶縁膜直下Ｅ点の電界強度
と耐圧リミッタ領域の領域幅Ｌpとの関係をシミュレー
ションしたグラフである。
と耐圧リミッタ領域の領域幅Ｌpとの関係をシミュレー
ションしたグラフである。
【図８】実施例２の装置における耐圧（ＢＶds）とオン
抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０の領域幅Ｌ
p依存性を示すグラフである。
抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０の領域幅Ｌ
p依存性を示すグラフである。
【図９】本発明の実施例３に係る縦形ＭＯＳＦＥＴを示
す断面図である。
す断面図である。
【図１０】図９中のＡ−Ａ′線に沿う距離に対する不純
物濃度分布（破線）とＤ−Ｄ′線に沿う距離に対する不
純物濃度分布（実線）とを示すグラフである。
物濃度分布（破線）とＤ−Ｄ′線に沿う距離に対する不
純物濃度分布（実線）とを示すグラフである。
【図１１】図９におけるゲート絶縁膜直下Ｅ点の電界強
度と耐圧リミッタ領域（基板表面から深さ１０μｍまで
の領域）での単位面積当たりの不純物量（不純物濃度×
領域幅Ｌp）との関係をシミュレーションしたグラフで
ある。
度と耐圧リミッタ領域（基板表面から深さ１０μｍまで
の領域）での単位面積当たりの不純物量（不純物濃度×
領域幅Ｌp）との関係をシミュレーションしたグラフで
ある。
【図１２】実施例３の装置における耐圧（ＢＶds）とオ
ン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０′の不純
物量依存性を示すグラフである。
ン抵抗（Ｒon・Ａ）の耐圧リミッタ領域１３０′の不純
物量依存性を示すグラフである。
【図１３】本発明の実施例４に係る縦形ＭＯＳＦＥＴを
示す断面図である。
示す断面図である。
【図１４】通常のプレーナ型のｎチャネル縦形ＭＯＳＦ
ＥＴ（縦形二重拡散ＭＯＳＦＥＴ）の断面図である。
ＥＴ（縦形二重拡散ＭＯＳＦＥＴ）の断面図である。
【図１５】従来の並列ｐｎ構造のドリフト層を持つ縦形
ＭＯＳＦＥＴを示す部分断面図である。
ＭＯＳＦＥＴを示す部分断面図である。
１１…ｎ＋ドレイン層 １３…高不純物濃度のｐベース領域（ｐウェル） １４…ｎ＋ソース領域 １５…ゲート絶縁膜 １６…ゲート電極層 １７…ソース電極 １８…ドレイン電極 １９…ｐ＋コンタクト領域 ２０…チャネル領域 ２２…並列ｐｎ構造のドレイン・ドリフト領域 ２２ａ…ｎ型ドリフト電路領域 ２２ｂ…p型仕切領域 ３０，１３０，１３０′，１３０″…耐圧リミッタ領域 ４０，１４０，１４０′，１４０″…逆導電型領域 Ｅ…ゲート絶縁膜直下の点 Ｌp…耐圧リミッタ領域の領域幅 Ｌn…逆導電型領域の領域幅
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/872 Ｈ０１Ｌ 29/48 Ｆ 29/861 29/91 Ｄ (72)発明者 岩本 進 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 佐藤 高広 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 4M104 CC03 FF32 GG03 HH20
Claims (9)
- 【請求項１】 基板の第１主面側に形成された素子活性
領域に電気的に接続する第１の電極と、前記基板の第１
主面と第２主面との間に形成された第１導電型の低抵抗
層に電気的に接続する第２の電極と、前記素子活性領域
と前記低抵抗層との間に介在し、オン状態でドリフト電
流を流すと共にオフ状態で空乏化するドリフト部が、第
１導電型のドリフト電路領域と第２導電型の仕切領域と
を交互に繰り返して接合して成る並列ｐｎ構造部となっ
た半導体装置において、 前記並列ｐｎ構造部は、前記素子活性領域の第１主面側
よりも先に臨界電界強度に達する第２導電型の耐圧リミ
ッタ領域を有して成ることを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記耐圧リミッタ領
域は前記仕切領域に形成された第２導電型領域であるこ
とを特徴する半導体装置。 - 【請求項３】 請求項２において、前記耐圧リミッタ領
域の不純物量は当該耐圧リミッタ領域に相接合する前記
ドリフト電路領域の逆導電型領域の不純物量に比し高い
ことを特徴する半導体装置。 - 【請求項４】 請求項３において、前記耐圧リミッタ領
域の不純濃度は前記逆導電型領域の不純濃度に比し高い
ことを特徴とする半導体装置。 - 【請求項５】 請求項３において、前記耐圧リミッタ領
域の領域幅は前記逆導電型領域の領域幅に比し大きいこ
とを特徴とする半導体装置。 - 【請求項６】 請求項１乃至請求項５のいずれか一項に
おいて、前記並列ｐｎ構造部は、前記ドリフト電路領域
と前記仕切領域とが平面的にストライプ状の重層構造で
あることを特徴とする半導体装置。 - 【請求項７】 請求項１乃至請求項５のいずれか一項に
おいて、前記並列ｐｎ構造部は、前記ドリフト電路領域
と前記仕切領域とが柱状又は壁状であって、平面的に格
子点状又は蜂の巣状に配置されてなることを特徴とする
半導体装置。 - 【請求項８】 請求項１乃至請求項７のいずれか一項に
おいて、前記素子活性領域は二重拡散ＭＯＳＦＥＴ部で
あることを特徴する半導体装置。 - 【請求項９】 請求項１乃至請求項８のいずれか一項に
おいて、前記ドリフト電路領域と前記仕切領域とが縦層
であることを特徴とする半導体装置。
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ID=18640993
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|---|---|---|---|
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