JP6323556B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
一般に半導体素子（半導体装置）は、片面に電極を有する横型半導体素子と、両面に電極を有する縦型半導体素子とに分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。
例えば、通常のプレーナゲート構造のｎチャネル型の縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ-型ドリフト層の部分は、オン状態のときに、縦方向（深さ方向）にドリフト電流を流す領域として働く。したがって、このｎ-型ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるため、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。
その一方で、高抵抗のｎ-型ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める機能を有する。ｎ-型ドリフト層の電流経路を短くした場合、ｎ-型ドリフト層の厚さが薄くなるため、ｐ型ベース領域とｎ-型ドリフト層との間のｐｎ接合からｎ-型ドリフト層内に進行するドレイン−ベース間空乏層の広がる幅（空乏層が縦方向に伸びる長さ）が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-型ドリフト層の厚さが厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの逆バイアス電圧による空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした半導体素子（以下、超接合半導体素子とする）が公知である（例えば、下記特許文献１〜３参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときには、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向（ｎ型ドリフト領域とｐ型仕切領域とが交互に繰り返し並ぶ方向）に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。
また、素子活性部の並列ｐｎ構造の外周を囲む素子周縁部や、素子活性部と素子周縁部との境界付近に配置されたゲート取り出し電極の直下部分に、素子活性部の並列ｐｎ構造よりもピッチの小さい並列ｐｎ構造を配置した超接合半導体素子が提案されている（例えば、下記特許文献４〜６参照。）。また、ゲート取り出し電極の直下部分をｎ-型領域とした超接合半導体素子が提案されている（例えば、下記特許文献７参照。）。このような構造の超接合半導体素子では、素子活性部よりも素子周縁部の高耐圧化を図ることができ、アバランシェ耐量が改善される。
また、下記特許文献６に示す超接合半導体素子では、素子活性部の並列ｐｎ構造の最も外側のｎ型ドリフト領域とその外側のｐ型仕切領域とのｐｎ接合がゲート取り出し電極の直下部分に設けられたｐ型ウェル領域に接続されている。これにより、ダイナミックアバランシェ降伏（動的なだれ降伏）が生じ難くなるため、安定した耐圧を確保することができる。また、素子活性部の並列ｐｎ構造の最も外側のｐ型仕切領域と、ゲート取り出し電極の直下部分の並列ｐｎ構造の最も内側のｎ型ドリフト領域とのチャージバランスをとることができる。
米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２０１２−１５６３３３号公報 特開２００４−０２２７１６号公報 特開２００１−２９８１９１号公報 特開２００５−３２２７００号公報
しかしながら、上記特許文献６では、超接合半導体素子のオン動作時に、素子活性部の並列ｐｎ構造とゲート取り出し電極の直下部分の並列ｐｎ構造との接合部において、ゲート取り出し電極の直下部分の並列ｐｎ構造側を電流経路として全く使用することができず、オン抵抗が上昇してしまう。また、電流経路が狭くなるため、電流集中が起こりやすい。このため、オン抵抗と耐圧とのトレードオフ関係が劣化するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗と耐圧とのトレードオフ関係を改善させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。基板の第１主面側に、活性部が設けられている。前記活性部に導電接続する第１の電極が設けられている。前記基板の第２主面側に第１導電型の低抵抗層が設けられている。前記低抵抗層に導電接続する第２の電極が設けられている。前記活性部と前記低抵抗層との間に、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部が設けられている。前記縦形ドリフト部が、前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第１並列ｐｎ構造である。前記基板の第１主面と前記第１並列ｐｎ構造との間において、第２導電型のベース領域、第１導電型の第１ソース領域、ゲート絶縁膜、ゲート電極および層間絶縁膜を備えた活性領域を有する。前記ベース領域は、前記基板の第１主面側の表面層に選択的に設けられ、前記第１の縦形第２導電型領域に接する、前記活性部である。前記第１ソース領域は、前記ベース領域内に選択的に設けられている。前記ゲート絶縁膜は、前記基板の第１主面上に設けられている。前記ゲート電極は、前記ゲート絶縁膜上に隣り合う前記ベース領域内の前記第１ソース領域にまたがるように設けられている。前記層間絶縁膜は、前記ゲート電極の上面に設けられている。前記基板の第１主面側の表面層に、前記第１の縦形第１導電型領域に接して、第２導電型の第１ウェル領域が設けられている。前記第１ウェル領域内に、第１導電型の第２ソース領域が選択的に設けられている。前記第１ウェル領域上に、前記層間絶縁膜を介して、オン・オフ制御用の第３の電極が設けられている。前記第３の電極の直下に、前記第１並列ｐｎ構造に連続して第２並列ｐｎ構造が設けられている。前記第２並列ｐｎ構造は、前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる。周囲を前記活性領域に囲まれた第１非活性領域が設けられている。前記第１非活性領域は、第１の第１導電型半導体領域を備える。前記第１の第１導電型半導体領域は、前記第１ウェル領域と前記第２並列ｐｎ構造との間に、前記第１の縦形第１導電型領域に接して設けられている。前記ウェル領域と前記第２並列ｐｎ構造とは前記第１の第１導電型半導体領域によって分離されている。前記第１の電極は、前記ベース領域、前記第１ウェル領域、前記第１ソース領域および前記第２ソース領域に電気的に接続されている。前記第３の電極は、前記ゲート電極に電気的に接続されている。前記ゲート電極は、前記第１ウェル領域の、前記第１の縦形第１導電型領域と前記第２ソース領域とに挟まれた部分の表面上に前記ゲート絶縁膜を介して設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体領域の厚さは、前記第１並列ｐｎ構造の厚さの１／３以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体領域の厚さは、前記第２の縦形第２導電型領域の幅以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体領域の不純物濃度は、前記第２の縦形第１導電型領域の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の電極の端部は前記層間絶縁膜上に延在し、前記層間絶縁膜上において前記第１の電極の少なくとも一部が前記第３の電極と近接していることを特徴する。
また、この発明にかかる半導体装置は、上述した発明において、素子周縁部をさらに備える。前記素子周縁部は、前記活性部の外周に設けられている。前記素子周縁部は、前記第３並列ｐｎ構造を備え、かつ前記基板の第１主面と前記第３並列ｐｎ構造との間において、第２導電型の第２ウェル領域および第２導電型の複数のガードリングを備える。前記第３並列ｐｎ構造は、前記第１並列ｐｎ構造に連続して設けられている。前記第３並列ｐｎ構造は、前記基板の厚み方向に配向する第３の縦形第１導電型領域と前記基板の厚み方向に配向する第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第３の繰り返しピッチで交互に繰り返し接合してなる。前記第２ウェル領域は、前記基板の表面層に、前記第１の縦形第１導電型領域に接して設けられている。複数の前記ガードリングは、前記第２ウェル領域の外側の前記基板の表面層に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ウェル領域および前記複数のガードリングと前記第３並列ｐｎ構造との間に、第２の第１導電型半導体領域が設けられている。前記第２ウェル領域および前記複数のガードリングと前記第３並列ｐｎ構造とが分離されていることを特徴する。また、この発明にかかる半導体装置は、上述した発明において、前記第２ウェル領域に選択的に第１導電型の第３ソース領域が設けられている。前記第１の電極と前記第２ウェル領域、および前記第３ソース領域は電気的に接続されている。前記ゲート電極は、前記第２ウェル領域の、前記第１の縦形第１導電型領域と前記第３ソース領域とに挟まれた部分の表面上に前記ゲート絶縁膜を介して設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域の厚さは、前記第１並列ｐｎ構造の厚さの１／３以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域の厚さは、前記第３の縦形第２導電型領域の幅以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域の不純物濃度は、前記第３の縦形第１導電型領域の不純物濃度よりも低いことを特徴とする。
上述した発明によれば、ウェル領域と第３並列ｐｎ構造との間に第２の第１導電型半導体領域を設けて、ウェル領域と第３並列ｐｎ構造とを分離することで、第１並列ｐｎ構造の第１の縦形第１導電型領域を電流経路とするとともに、第３並列ｐｎ構造の第２の縦形第１導電型領域を電流経路とすることができる。これにより、オン抵抗が上昇することを防止することができる。また、電流経路が分散されることで、オン状態のときの電流集中を回避することができるため、オン状態からオフ状態への切替わりの瞬間の局所的な電界強度上昇を抑制することができる。これにより、第３の電極の直下などの非活性領域のアバランシェ耐量を向上させることができる。したがって、非活性領域の耐圧を素子活性領域（活性部が設けられた領域）の耐圧よりも高くすることができる。
この発明にかかる半導体装置によれば、オン抵抗と耐圧とのトレードオフ関係を改善させることができるという効果を奏する。
図１は、実施の形態にかかる縦型ＭＯＳＦＥＴ素子のチップを示す平面図である。 図２は、図１中の基準点Ａ１〜Ａ４をつないだ矩形領域を拡大して示す平面図である。 図３は、図２中の切断線Ａ５−Ａ６に沿って切断した断面構造を示す断面図である。 図４は、比較例の半導体装置の構造を示す断面図である。 図５は、実施例にかかる半導体装置の動作時の電流経路を模式的に示す説明図である。 図６は、比較例にかかる半導体装置の動作時の電流経路を模式的に示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について、ｎチャネル型の縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる縦型ＭＯＳＦＥＴ素子のチップを示す平面図である。図２は、図１中の基準点Ａ１〜Ａ４をつないだ矩形領域を拡大して示す平面図である。図２には、図１の半導体チップの略１／４の領域の平面構造を概略して示す。図３は、図２中の切断線Ａ５−Ａ６に沿って切断した断面構造を示す断面図である。図１に示すように、実施の形態にかかる半導体装置は、半導体チップ（半導体基板）上に、オン状態のときに電流が流れる素子活性領域１と、チップおもて面側の電界を緩和して耐圧を保持する素子周縁部２と、を備える。
素子活性領域１には、チップおもて面側にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（不図示）が設けられている。ＭＯＳゲート構造上には、層間絶縁膜（不図示）を介してソースパッド（第１の電極）１７が設けられている。ソースパッド１７の内側に、ゲートパッド（第３の電極）３７が設けられている。ゲートパッド３７が設けられている領域は、ＭＯＳゲート構造の設けられていない非活性領域３である。
素子周縁部２は、素子活性領域１の周囲を囲むように配置されており、オン状態では概ね非電路領域である。素子周縁部２の、素子活性領域１との境界付近には、素子活性領域１を囲むようにゲートパッド（第３の電極、図３における符号２７を参照）が設けられている。チップ裏面には、ドレイン電極（第２の電極、不図示）が設けられている。
次に、実施の形態にかかる半導体装置の平面構造について、図２を参照しながら説明する。図２には、素子活性領域１のドリフト部の１／２の深さ付近（後述するｐ型ベース領域１３ａと第１ｐ型領域１２ｂとの界面から深さ方向に、ドリフト部の厚さの１／２の深さ付近）の平面構造を示している。
図２に示すように、素子活性領域１には、ドリフト部を、不純物濃度を高めた第１ｎ型領域（第１の縦形第１導電型領域）１２ａと第１ｐ型領域（第１の縦形第２導電型領域）１２ｂとを交互に繰り返し接合した構成の第１の並列ｐｎ構造（第１並列ｐｎ構造）１２が設けられている。第１の並列ｐｎ構造１２は、第１ｎ型領域１２ａと第１ｐ型領域１２ｂとが並ぶ方向と直交する方向に延びるストライプ状に配置した平面レイアウトを有する。
第１の並列ｐｎ構造１２のドリフト部の周囲は、第２ｎ-型領域（第３の縦形第１導電型領域）２２ａと第２ｐ-型領域（第３の縦形第２導電型領域）２２ｂとを交互に繰り返し接合した構成の第２の並列ｐｎ構造（第３並列ｐｎ構造）２２からなる素子周縁部２となっている。第２の並列ｐｎ構造２２は、第１の並列ｐｎ構造１２に連続して設けられ、第１の並列ｐｎ構造１２との境界において第１ｎ型領域１２ａに接する。
第２の並列ｐｎ構造２２の繰り返しピッチ（第３の繰り返しピッチ）Ｐ２は、第１の並列ｐｎ構造１２の繰り返しピッチ（第１の繰り返しピッチ）Ｐ１よりも狭い。また、第２の並列ｐｎ構造２２は、例えば、第２ｎ-型領域２２ａに複数の第２ｐ-型領域２２ｂをマトリクス状（すなわち第２ｎ-型領域２２ａを略格子状）に配置した平面レイアウトを有する。第２ｐ-型領域２２ｂの平面形状は、例えばドット状であってもよい。
第１の並列ｐｎ構造１２のドリフト部の内側は、第３ｎ-型領域（第２の縦形第１導電型領域）３２ａと第３ｐ-型領域（第２の縦形第２導電型領域）３２ｂとを交互に繰り返し接合した構成の第３の並列ｐｎ構造（第２並列ｐｎ構造）３２からなる非活性領域３となっている。第３の並列ｐｎ構造３２は、ゲートパッド３７の直下に、第１の並列ｐｎ構造１２に連続して設けられ、第１の並列ｐｎ構造１２との境界において第１ｎ型領域１２ａに接する。
第３の並列ｐｎ構造３２の繰り返しピッチ（第２の繰り返しピッチ）Ｐ３は、第１の並列ｐｎ構造１２の繰り返しピッチＰ１よりも狭い。また、第３の並列ｐｎ構造３２は、例えば、第３ｎ-型領域３２ａに複数の第３ｐ-型領域３２ｂをマトリクス状（すなわち第３ｎ-型領域３２ａを略格子状）に配置した平面レイアウトを有する。第３ｐ-型領域３２ｂの平面形状は、例えばドット状であってもよい。
次に、実施の形態にかかる半導体装置の断面構造について、図３を参照しながら説明する。図３に示すように、半導体チップの裏面側のドレイン電極１８が導電接触した低抵抗のｎ+型ドレイン層（低抵抗層）１１の上には、素子活性領域１において第１の並列ｐｎ構造１２が配置されている。第１の並列ｐｎ構造１２は、チップ（基板）の厚み方向（深さ方向）に配向する層状縦形の第１ｎ型領域１２ａとチップの厚み方向に配向する層状縦形の第１ｐ型領域１２ｂとを繰り返しピッチＰ１でチップの沿面方向に交互に繰り返し接合してなる断面構造を有する。
第１ｎ型領域１２ａおよび第１ｐ型領域１２ｂは、素子活性領域１のチップおもて面側である表層域に設けられた活性部となる複数ウェルのｐ型ベース領域１３ａの直下部分に概ね相当し、素子活性領域１のドリフト部（縦形ドリフト部）として機能する。第１ｎ型領域１２ａの上端（チップおもて面側の端部）は、ｐ型ベース領域１３ａの挾間領域（隣り合うｐ型ベース領域１３ａ間に挟まれたｎ型領域）１２ｃに達している。第１ｎ型領域１２ａはオン状態では電流経路となる。第１ｐ型領域１２ｂの上端は、ｐ型ベース領域１３ａのウェル底面（ｎ+型ドレイン層１１側の面）に接している。
ｐ型ベース領域１３ａの内部には、チップおもて面側にｎ+型ソース領域１４が選択的に設けられている。ｐ型ベース領域１３ａの、第１ｎ型領域１２ａとｎ+型ソース領域１４とに挟まれた部分の表面上には、ゲート絶縁膜１５を介してゲート電極１６が設けられている。ゲート電極１６は、図示省略する部分において、オン・オフ制御用のゲートパッド２７，３７に電気的に接続されている。
ソース電極（ソースパッド）１７は、層間絶縁膜１９ａのコンタクト孔を介してｐ型ベース領域１３ａ，１３ｂ，１３ｃおよびｎ+型ソース領域１４に導電接触するとともに、層間絶縁膜１９ａによってゲート電極１６と電気的に絶縁されている。また、ソース電極１７の外側の端部は、層間絶縁膜１９ｂ上に延在しており、層間絶縁膜１９ｂ上に配置されたゲートパッド２７と対向する。ソース電極１７の内側の端部は層間絶縁膜１９ｃ上に延在しており、ソース電極１７は層間絶縁膜１９ｃ上において少なくとも一部がゲートパッド３７と近接している。ゲートパッド２７，３７は、少なくとも一部がソース電極１７に接近した位置にある。
第１の並列ｐｎ構造１２のドリフト部の周囲には、ｎ+型ドレイン層１１の上に、第１の並列ｐｎ構造１２に連続して、素子周縁部２を構成する第２の並列ｐｎ構造２２が配置されている。第２の並列ｐｎ構造２２は、チップの厚み方向に配向する層状縦形の第２ｎ-型領域２２ａとチップの厚み方向に配向する層状縦形の第２ｐ-型領域２２ｂとを繰り返しピッチＰ２でチップの沿面方向に交互に繰り返し接合してなる断面構造を有する。第２の並列ｐｎ構造２２の不純物濃度は第１の並列ｐｎ構造１２の不純物濃度よりも低く、繰り返しピッチＰ２は繰り返しピッチＰ１よりも狭くなっている。
素子周縁部２におけるチップおもて面側である表層域には、第２の並列ｐｎ構造２２の上にｎ--型表面領域（第２の第１導電型半導体領域）２２ｃが設けられている。ｎ--型表面領域２２ｃの不純物濃度は、第２ｎ-型領域２２ａの不純物濃度よりも低い。ｎ--型表面領域２２ｃの内部には、素子活性領域１の最も外側に設けられたｐ型ベース領域（以下、ｐ型ウェル領域とする）１３ｂが延在している。
ｎ--型表面領域２２ｃの厚さ（チップおもて面からの深さ）はｐ型ウェル領域１３ｂの厚さよりも厚い。そして、ｎ--型表面領域２２ｃは、ｐ型ウェル領域１３ｂの下の領域（ｎ+型ドレイン層側の領域）全体を覆う。すなわち、ｎ--型表面領域２２ｃによってｐ型ウェル領域１３ｂと第２の並列ｐｎ構造２２とが分離されている。これによって、オン状態のときに、ｎ--型表面領域２２ｃの、ｐ型ウェル領域１３ｂと第２の並列ｐｎ構造２２とに挟まれた部分が電流経路として機能する。ｎ--型表面領域２２ｃの厚さの好適な下限値については後述する。
また、ｎ--型表面領域２２ｃの、ｐ型ウェル領域１３ｂと第２の並列ｐｎ構造２２とに挟まれた部分の厚さは、第１の並列ｐｎ構造１２の厚さの１／３以下であるのが好ましい。その理由は、次の通りである。ｎ--型表面領域２２ｃの、ｐ型ウェル領域１３ｂと第２の並列ｐｎ構造２２とに挟まれた部分の厚さが第１の並列ｐｎ構造１２の厚さの１／３を超えた場合、第２の並列ｐｎ構造２２の厚さが第１の並列ｐｎ構造１２の厚さに対して薄くなりすぎ、チャージバランスが崩れやすくなる。
このため、アバランシェ降伏時に、素子活性領域１よりも素子周縁部２で電界が高くなる。最悪の場合、素子周縁部２に電界が集中して、ｐ型ウェル領域１３ｂ、ｎ--型表面領域２２ｃおよび第２ｐ-型領域２２ｂからなる寄生ｐｎｐトランジスタの２次降伏のような現象が起こり、破壊に至る虞がある。この場合、素子破壊を回避するためには、素子活性領域１の耐圧を低く抑える必要があるため、高耐圧化が難しくなり、素子耐圧ＢＶとオン抵抗ＲｏｎＡとのトレードオフ関係が悪化するからである。
また、ｎ--型表面領域２２ｃの内部には、ｐ型ウェル領域１３ｂよりも外側に、ｐ型ウェル領域１３ｂと離れて複数のガードリング２３が設けられている。各ガードリング２３には、それぞれフィールドプレート電極２４が導電接触している。素子周縁部２の外周にはｎ+型ドレイン層１１に導電接触するｎ型チャネルストッパー領域２５が設けられている。ｎ型チャネルストッパー領域２５の内部にはチップおもて面側にｐ型領域２５ａが設けられ、このｐ型領域２５ａにストッパー電極２６が導電接触している。ゲートパッド２７は、層間絶縁膜１９ｂを介してｐ型ウェル領域１３ｂの上に設けられている。
素子活性領域１の内側には、ｎ+型ドレイン層１１の上に、第１の並列ｐｎ構造１２に連続して、非活性領域３を構成する第３の並列ｐｎ構造３２が配置されている。第３の並列ｐｎ構造３２は、チップの厚み方向に配向する層状縦形の第３ｎ-型領域３２ａとチップの厚み方向に配向する層状縦形の第３ｐ-型領域３２ｂとを繰り返しピッチＰ３でチップの沿面方向に交互に繰り返し接合してなる断面構造を有する。第３の並列ｐｎ構造３２の不純物濃度は第１の並列ｐｎ構造１２の不純物濃度よりも低く、繰り返しピッチＰ３は繰り返しピッチＰ１よりも狭くなっている。
非活性領域３におけるチップおもて面側である表層域には、第３の並列ｐｎ構造３２の上にｎ--型表面領域（第１の第１導電型半導体領域）３２ｃが設けられている。ｎ--型表面領域３２ｃの不純物濃度は、第３ｎ-型領域３２ａの不純物濃度よりも低い。ｎ--型表面領域３２ｃの内部には、素子活性領域１の最も内側に設けられたｐ型ベース領域（ｐ型ウェル領域）１３ｃが延在している。ｐ型ウェル領域１３ｃの上には、層間絶縁膜１９ｃを介してゲートパッド３７が設けられている。
ｎ--型表面領域３２ｃの厚さ（チップおもて面からの深さ）はｐ型ウェル領域１３ｃの厚さよりも厚い。そして、ｎ--型表面領域３２ｃは、ｐ型ウェル領域１３ｃの下の領域（ｎ+型ドレイン層側の領域）全体を覆う。すなわち、ｎ--型表面領域３２ｃによってｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とが分離されている。
これによって、オン状態のときに、ｎ--型表面領域３２ｃの、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とに挟まれた部分が電流経路として機能する。ｎ--型表面領域３２ｃの厚さの好適な下限値については後述する。ｎ--型表面領域３２ｃの、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とに挟まれた部分の厚さは、第１の並列ｐｎ構造１２の厚さの１／３以下であるのが好ましい。その理由は、次の通りである。
ｎ--型表面領域３２ｃの厚さが第１の並列ｐｎ構造１２の厚さの１／３を超えた場合、第３の並列ｐｎ構造３２の厚さが第１の並列ｐｎ構造１２の厚さに対して薄くなりすぎ、チャージバランスが崩れやすくなる。このため、アバランシェ降伏時に、素子活性領域１よりも非活性領域３で電界が高くなる。
最悪の場合、非活性領域３に電界が集中して、ｐ型ウェル領域１３ｃ、ｎ--型表面領域３２ｃおよび第３ｐ-型領域３２ｂからなる寄生ｐｎｐトランジスタの２次降伏のような現象が起こり、破壊に至る虞がある。この場合、素子破壊を回避するためには、素子活性領域１の耐圧を低く抑える必要があるため、高耐圧化が難しくなり、素子耐圧ＢＶとオン抵抗ＲｏｎＡとのトレードオフ関係が悪化するからである。
また、上述したように第２，３の並列ｐｎ構造２２，３２の繰り返しピッチＰ２、Ｐ３を第１の並列ｐｎ構造１２の繰り返しピッチＰ１よりも狭くすることにより、第１の並列ｐｎ構造１２を構成する第１ｎ型領域１２ａと第１ｐ型領域１２ｂとの間のｐｎ接合からの伸びる空乏層が素子周縁部２側および非活性領域３側へと広がりやすくなる。これにより、初期状態（イオン蓄積前）における初期耐圧の高耐圧化が容易となる。
第２，３ｐ型領域２２ｂ，３２ｂは空乏化するまではガードリングに似た作用をする。このため、ピッチの狭い第２，３ｎ型領域２２ａ，３２ａの電界は緩和され、高耐圧化が容易となる。また、第１〜３の並列ｐｎ構造１２，２２，３２と、ｎ型ドレイン層１１との間には、例えばｎ型バッファー領域が設けられている。
特に限定しないが、例えば実施の形態の縦型ＭＯＳＦＥＴが耐圧６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト部の厚さ（深さ方向）、すなわち素子活性領域１の第１の並列ｐｎ構造１２の厚さは４４．０μｍである。第１ｎ型領域１２ａおよび第１ｐ型領域１２ｂの幅は６．０μｍ（繰り返しピッチＰ１は１２．０μｍ）であり、第１ｎ型領域１２ａおよび第１ｐ型領域１２ｂの不純物濃度は３．０×１０15ｃｍ-3である。
素子周縁部２の第２の並列ｐｎ構造２２を構成する第２ｎ-型領域２２ａおよび第２ｐ-型領域２２ｂの幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。第２ｎ-型領域２２ａおよび第２ｐ-型領域２２ｂの不純物濃度は１．０×１０15ｃｍ-3である。素子周縁部２の表面ドリフト領域であるｎ--型表面領域２２ｃの不純物濃度および厚さ（チップおもて面からの深さ）は、それぞれ５．０×１０14ｃｍ-3および５．０μｍである。
非活性領域３の第３の並列ｐｎ構造３２を構成する第３ｎ-型領域３２ａおよび第３ｐ-型領域３２ｂの幅は４．０μｍ（繰り返しピッチＰ３は８．０μｍ）である。第３ｎ-型領域３２ａおよび第３ｐ-型領域３２ｂの不純物濃度は１．０×１０15ｃｍ-3である。非活性領域３の表面ドリフト領域であるｎ--型表面領域３２ｃの不純物濃度および厚さは、それぞれ５．０×１０14ｃｍ-3および５．０μｍである。ｐ型ベース領域１３ａおよびｐ型ウェル領域１３ｂ，１３ｃの拡散深さは３．０μｍであり、その表面不純物濃度は３．０×１０17ｃｍ-3である。
ｎ+型ソース領域１４の拡散深さは１．０μｍであり、その表面不純物濃度は３．０×１０20ｃｍ-3である。表面ドリフト領域である挾間領域１２ｃの拡散深さは２．５μｍであり、その表面不純物濃度は２．０×１０16ｃｍ-3である。ｎ+型ドレイン層１１の厚さは２００μｍであり、その不純物濃度は２．０×１０18ｃｍ-3である。ｎ型チャネルストッパー領域２５の幅は２５．０μｍであり、その不純物濃度は４．０×１０15ｃｍ-3である。ｐ型領域２５ａの不純物濃度は３．０×１０17ｃｍ-3である。
また、第１の並列ｐｎ構造１２、第２の並列ｐｎ構造２２、第３の並列ｐｎ構造３２の不純物濃度分布はチップおもて面に近い側（図中では上側）ではｐリッチ（相対的にｐ型不純物が多い）であり、ｎ+型ドレイン層１１（図中では下側）に近い側ではｎリッチ（相対的にｎ型不純物が多い）となる不純物濃度分布であることが望ましい。ここで、上記並列ｐｎ構造の不純物濃度（不純物量）は、正確にはキャリア濃度（キャリア量）を意味する。
不純物濃度が高くてもキャリア濃度が低ければ、十分なアバランシェ耐量の向上効果は得られない。一般に、十分な活性化を行った領域では不純物濃度とキャリア濃度は同等とみなせる。同様に、十分な活性化を行った領域では不純物量とキャリア量は同等とみなせる。したがって、本明細書においては、便宜上、不純物濃度にはキャリア濃度が含まれるものとし、また不純物量にはキャリア量が含まれるものとする。
次に、実施の形態にかかる半導体装置（以下、実施例とする）と、ｎ--型表面領域２２ｃ，３２ｃを設けていない比較例との電流経路の違いを比較して、ｎ--型表面領域２２ｃ，３２ｃの厚さの好適な下限値について説明する。図４は、比較例の半導体装置の構造を示す断面図である。図４には、図２中の切断線Ａ５−Ａ６に相当する部分に沿って切断した断面構造を示す。比較例が実施例と異なる点は、ｎ--型表面領域２２ｃ，３２ｃを設けておらず、第２の並列ｐｎ構造１２２とｐ型ウェル領域１３ｂ、および、第３の並列ｐｎ構造１３２とｐ型ウェル領域１３ｃとが接している点である。
ここでは、ゲートパッド３７付近（素子活性領域１と非活性領域３との境界付近）におけるオン状態のときの電流経路を例にｎ--型表面領域３２ｃの厚さの好適な下限値を説明する。図５は、実施例にかかる半導体装置の動作時の電流経路を模式的に示す説明図である。図６は、比較例にかかる半導体装置の動作時の電流経路を模式的に示す説明図である。図４，６において、符号１２２ａ，１２２ｂはそれぞれ第２の並列ｐｎ構造１２２を構成する第２ｎ-型領域１２２ａおよび第２ｐ-型領域１２２ｂであり、符号１３２ａ，１３２ｂはそれぞれ第３の並列ｐｎ構造１３２を構成する第３ｎ-型領域１３２ａおよび第３ｐ-型領域１３２ｂである。
図６に示すように、比較例では、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造１３２とが接している。このため、オン状態のときにｐ型ウェル領域１３ｃに形成されたｎ型の反転層を電流経路とする電子電流５０は、最も素子活性領域１側の第３ｐ-型領域１３２ｂに接する第１ｎ型領域１２ａのみに流れる（符号５１，５２で示す太い矢印）。このため、電子電流５０は、最も素子活性領域１側の第３ｐ-型領域１３２ｂとｐ型ウェル領域１３ｃとの境界付近（以下、電子電流集中部とする）５３にすべて集中する。
これによって、ターンオフ時、電子電流集中部５３での電流密度が高く（例えば数１００Ａ／ｃｍ2程度）、電子電流集中部５３に広がる空乏層内の電界強度が増大され、アバランシェ降伏が引き起こる（ダイナミックアバランシェ降伏）。さらに、このアバランシェ降伏により、電子電流集中部５３付近からソース電極１７へ向かって流れる正孔電流５４が発生する。このように、電子電流集中部５３にほとんどの電流が集中することにより、非活性領域３において破壊に至る虞がある。
一方、実施例においては、ｎ--型表面領域３２ｃによってｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とが深さ方向に分離されている。このため、オン状態のときにｐ型ウェル領域１３ｃに形成されたｎ型の反転層を電流経路とする電子電流４０は、最も素子活性領域１側の第３ｐ-型領域３２ｂに接する第１ｎ型領域１２ａに流れるとともに、ポテンシャルに沿って、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２との間のｎ--型表面領域３２ｃへと流れる。
すなわち、ソース電極１７とｐ型ウェル領域１３ｃとの接合部付近に集中している電子電流４１は、第１ｎ型領域１２ａに流れ込む電子電流４２ａと、ｎ--型表面領域３２ｃに流れ込む電子電流４２ｂとに分散される。さらに、ｎ--型表面領域３２ｃに流れ込んだ電子電流４２ｂは、第３の並列ｐｎ構造３２を構成する複数の第３ｎ-型領域３２ａに流れ込む。
このように電子電流４０が分散されることで、ターンオフ時、ｐ型ウェル領域１３ｃのウェル底面（ｎ+型ドレイン層１１側の面）のコーナー部付近４３の電界強度の増大を抑制し、ダイナミックアバランシェ降伏が生じることを回避することができる。したがって、ｐ型ウェル領域１３ｃのウェル底面のコーナー部付近４３からｐ型ウェル領域１３ｃを通ってソース電極１７に流れる正孔電流４４も十分に小さくすることができる。その結果、最も素子活性領域１側の第３ｐ-型領域３２ｂとｐ型ウェル領域１３ｃとの境界付近に電流が集中することを抑制することができ、非活性領域３においてアバランシェ降伏が生じにくくなる。したがって、非活性領域３において破壊に至ることを防止することができる。
ｎ--型表面領域３２ｃに流れ込んだ電子電流４２ｂを複数の第３ｎ-型領域３２ａへと分散させるという効果を得るためには、例えばｎ--型表面領域３２ｃの厚さを次のように設定すればよい。例えば、ｎ--型表面領域３２ｃに流れ込んだ電子電流４２ｂが、ｐ型ウェル領域１３ｃのウェル底面のコーナー部から深さ方向に対して４５度の角度θでｎ--型表面領域３２ｃ内に広がっていくと仮定する。
そして、電子電流４２ｂのｎ--型表面領域３２ｃ内の通過地点から当該通過地点の下方（ｎ+型ドレイン層側）に位置する第３ｐ-型領域３２ｂの上端までの深さ方向に平行な方向の距離をＸ１とする。この場合、距離Ｘ１が、当該第３ｐ-型領域３２ｂの幅Ｘ２と同程度の寸法であれば（Ｘ１＝Ｘ２・ｔａｎ（４５度）＝Ｘ２）、当該第３ｐ-型領域３２ｂの、素子活性領域１から離れた側に隣接する第３ｎ-型領域３２ａに電子電流４２ｂを到達させることができる。
例えば、第３ｐ-型領域３２ｂの幅Ｘ２を６μｍとし、ｎ--型表面領域３２ｃの、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とに挟まれた部分の厚さを８μｍとすることで、ｎ--型表面領域３２ｃを流れる電子電流４２ｂを十分に第３ｎ-型領域３２ａに分散させることができる。すなわち、ｎ--型表面領域３２ｃの、ｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とに挟まれた部分の厚さは、第３ｐ-型領域３２ｂの幅Ｘ２以上であるのが好ましい。したがって、ｎ--型表面領域３２ｃの厚さは、ｐ型ウェル領域１３ｃの厚さと、第３ｐ-型領域３２ｂの幅Ｘ２との総計以上であるのが好ましい。
また、上記説明において第３の並列ｐｎ構造３２、第３ｎ-型領域３２ａ、第３ｐ-型領域３２ｂおよびｐ型ウェル領域１３ｃをそれぞれ第２の並列ｐｎ構造２２、第２ｎ-型領域２２ａ、第２ｐ-型領域２２ｂおよびｐ型ウェル領域１３ｂに置き換えることで、素子周縁部２にｎ--型表面領域２２ｃを設けたことにより得られる効果を説明することができる。
すなわち、ｎ--型表面領域２２ｃによってｐ型ウェル領域１３ｂと第２の並列ｐｎ構造２２とを深さ方向に分離することにより、オン状態のときにｐ型ウェル領域１３ｂに形成されたｎ型の反転層を電流経路とする電子電流を、ｎ--型表面領域２２ｃと、第２の並列ｐｎ構造２２の第２ｎ-型領域２２ａとに分散させることができる。したがって、ｎ--型表面領域２２ｃの厚さの好適な下限値もｎ--型表面領域３２ｃと同じであるといえる。
次に、実施例と比較例との、素子活性領域１と非活性領域３との境界付近に形成される電流経路の違いを比較して、実施の形態にかかる半導体装置の動作について説明する。比較例では、オン状態において、例えばｐ型ウェル領域１３ｃの、ゲート電極１６の直下の領域の表面層にｎ型の反転層が誘起され、この反転層を介して、ｎ+型ソース領域１４からｐ型ベース領域１３ａとｐ型ウェル領域１３ｃとの間の挾間領域１２ｃに電子が注入される。
上述したように素子活性領域１のゲート電極１６の直下の部分のみが電流経路となる。このため（図６に示す電子電流５０，５１，５２を参照）、挾間領域１２ｃに注入された電子は、第１の並列ｐｎ構造１２の第１ｎ型領域１２ａを通ってｎ+型ドレイン層１１に到達する。
ゲート電極１６に印加された正電圧が取り除かれるターンオフのときには、ｐ型ウェル領域１３ｃの表面層に誘起されていた反転層が消滅する。それによって、第１，３の並列ｐｎ構造１２，１３２のｐｎ接合より空乏層が広がり始める。このとき、第３の並列ｐｎ構造１３２の不純物濃度が第１の並列ｐｎ構造１２の不純物濃度よりも低いことで、第３の並列ｐｎ構造１３２での空乏層の広がりが大きくなる。
これにより、電子の電流経路が狭くなるため、上述したようにターンオフ（オン状態からオフ状態への切り替わり）の瞬間に半導体領域内に残されたキャリアの電流集中が起こりやすい。また、オフ状態になると空乏層が完全に広がり、電流集中部で電界強度が上昇し破壊に至りやすい。
一方、実施例においては、オン状態において、例えばｐ型ウェル領域１３ｃの、ゲート電極１６の直下の領域の表面層にｎ型の反転層が誘起され、この反転層を介して、ｎ+型ソース領域１４からｐ型ベース領域１３ａとｐ型ウェル領域１３ｃとの間の挾間領域１２ｃに電子が注入される。挾間領域１２ｃに注入された電子は、第１の並列ｐｎ構造１２の第１ｎ型領域１２ａおよび第３の並列ｐｎ構造３２の第３ｎ-型領域３２ａを通ってｎ+型ドレイン層１１に到達する。
このように、素子活性領域１のゲート電極１６の直下の部分を電流経路とするとともに（図５に示す電子電流４０，４１，４２ａ）、ｎ--型表面領域３２ｃおよび第３ｎ-型領域３２ａが電流経路として使用される（図５に示す電子電流４０，４１，４２ｂ）。この電子電流の分散は、ｎ--型表面領域３２ｃの不純物濃度（比抵抗）によって決定される。
ゲート電極１６に印加された正電圧が取り除かれるターンオフのときには、ｐ型ウェル領域１３ｃの表面層に誘起されていた反転層が消滅する。それによって、第１，３の並列ｐｎ構造１２，３２のｐｎ接合より空乏層が広がり始める。このとき、ｎ--型表面領域３２ｃによってｐ型ウェル領域１３ｃと第３の並列ｐｎ構造３２とが分離されていることで、第３の並列ｐｎ構造３２の空乏化はまだ始まらない。
このため、電子の電流経路が狭くならない。また、ターンオフの瞬間に半導体領域内に残されたキャリアはｎ--型表面領域３２ｃを介して第３ｎ-型領域３２ａに流れるため、電流集中が起こりにくい。その後、ｐ型ウェル領域１３ｃとｎ--型表面領域３２ｃとの間のｐｎ接合から延びた空乏層が第３の並列ｐｎ構造３２に達することで、ｎ--型表面領域３２ｃの電流経路は閉じられる。これによって、第３の並列ｐｎ構造３２への新たなキャリアの侵入は抑制される。
また、第３の並列ｐｎ構造３２は、チップおもて面側でｐリッチとし、かつチップ裏面側でｎリッチとした不純物濃度分布となっているため、ターンオフ時にはチップおもて面側から徐々に空乏層が広がり始める。したがって、第３ｎ-型領域３２ａ内にキャリアが取り残されることもない。さらに、ｎ--型表面領域３２ｃは第３の並列ｐｎ構造３２よりも不純物濃度が低く、また、厚さが第１の並列ｐｎ構造１２の厚さの１／３以下であるため、オフ状態のときに低い電圧で空乏層がｎ+型ドレイン層１１に到達する。したがって、ダイナミックアバランシェ降伏は生じ難い。ここでは、素子活性領域１と非活性領域３との境界付近に形成される電流経路を例に説明しているが、素子活性領域１と素子周縁部２との境界付近においても同様の電流経路が形成される。
以上、説明したように、実施の形態によれば、ゲートパッドの直下のチップおもて面側の表層域に形成されたｐ型ウェル領域と、ゲートパッドの直下に配置された並列ｐｎ構造との間にｎ--型表面領域を設けて、ゲートパッドの直下のｐ型ウェル領域と並列ｐｎ構造とを分離することで、オン状態のときにｐ型ウェル領域を通って流れる電子電流を、ゲート電極の直下の部分と、ゲートパッドの直下の並列ｐｎ構造のｎ-型領域とに分散させることができる。これによって、オン抵抗が上昇することを防止することができる。また、電流経路が分散されることで、オン状態のときの電流集中を回避することができるため、オン状態からオフ状態への切替わりの瞬間の局所的な電界強度上昇を抑制することができる。これにより、ゲートパッドの直下などの非活性領域のアバランシェ耐量を向上させることができる。したがって、非活性領域の耐圧を素子活性領域の耐圧よりも高くすることができる。したがって、オン抵抗と耐圧とのトレードオフ関係が悪化することを回避することができる。
以上において本発明では、ＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤおよびショットキーダイオード等でも同様な効果が得られる。また、本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴおよびバイポーラトランジスタ等に適用可能な高耐圧かつ大電流容量の半導体装置に有用である。
１ 素子活性領域
２ 素子周縁部
３ 非活性領域
１１ ｎ+型ドレイン層
１２ 第１の並列ｐｎ構造（第１並列ｐｎ構造）
１２ａ 第１ｎ型領域
１２ｂ 第１ｐ型領域
１２ｃ ｐ型ベース領域の挾間領域
１３ａ ｐ型ベース領域
１３ｂ，１３ｃ ｐ型ウェル領域
１４ ｎ+型ソース領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ ソース電極（ソースパッド）
１８ ドレイン電極
１９ａ，１９ｂ，１９ｃ 層間絶縁膜
２２ 第２の並列ｐｎ構造（第３並列ｐｎ構造）
２２ａ 第２ｎ-型領域
２２ｂ 第２ｐ-型領域
２２ｃ，３２ｃ ｎ--型表面領域
２３ ガードリング
２４ フィールドプレート電極
２５ ｎ型チャネルストッパー領域
２５ａ ｐ型領域
２６ ストッパー電極
２７，３７ ゲートパッド
３２ 第３の並列ｐｎ構造（第２並列ｐｎ構造）
３２ａ 第３ｎ-型領域
３２ｂ 第３ｐ-型領域
Ｐ１ 第１の並列ｐｎ構造の繰り返しピッチ
Ｐ２ 第２の並列ｐｎ構造の繰り返しピッチ
Ｐ３ 第３の並列ｐｎ構造の繰り返しピッチ

Claims (11)

  1. 基板の第１主面側に設けられた活性部と、
    前記活性部に導電接続する第１の電極と、
    前記基板の第２主面側に設けられた第１導電型の低抵抗層と、
    前記低抵抗層に導電接続する第２の電極と、
    前記活性部と前記低抵抗層との間に設けられた、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、を有し、
    前記縦形ドリフト部が、前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第１並列ｐｎ構造である半導体装置であって、
    前記基板の第１主面と前記第１並列ｐｎ構造との間において、
    前記基板の第１主面側の表面層に選択的に設けられ、前記第１の縦形第２導電型領域に接する、前記活性部である第２導電型のベース領域と、
    前記ベース領域内に選択的に設けられた第１導電型の第１ソース領域と、
    前記基板の第１主面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に隣り合う前記ベース領域内の前記第１ソース領域にまたがるように設けられたゲート電極と、
    前記ゲート電極の上面に設けられた層間絶縁膜と、を備えた活性領域と、
    前記基板の第１主面側の表面層に、前記第１の縦形第１導電型領域に接して設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域内に選択的に設けられた第１導電型の第２ソース領域と、
    前記第１ウェル領域上に前記層間絶縁膜を介して設けられたオン・オフ制御用の第３の電極と、
    前記第３の電極の直下に、前記第１並列ｐｎ構造に連続して設けられた、前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第２並列ｐｎ構造と、
    前記第１ウェル領域と前記第２並列ｐｎ構造との間に、前記第１の縦形第１導電型領域に接して設けられた第１の第１導電型半導体領域と、を備え、かつ周囲を前記活性領域に囲まれた第１非活性領域と、
    を有し、
    前記第１ウェル領域と前記第２並列ｐｎ構造とは前記第１の第１導電型半導体領域によって分離され、
    前記第１の電極は、前記ベース領域、前記第１ウェル領域、前記第１ソース領域および前記第２ソース領域に電気的に接続され、
    前記第３の電極は、前記ゲート電極に電気的に接続され、
    前記ゲート電極は、前記第１ウェル領域の、前記第１の縦形第１導電型領域と前記第２ソース領域とに挟まれた部分の表面上に前記ゲート絶縁膜を介して設けられていることを特徴する半導体装置。
  2. 前記第１の第１導電型半導体領域の厚さは、前記第１並列ｐｎ構造の厚さの１／３以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の第１導電型半導体領域の厚さは、前記第２の縦形第２導電型領域の幅以上であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の第１導電型半導体領域の不純物濃度は、前記第２の縦形第１導電型領域の不純物濃度よりも低いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１の電極の端部は前記層間絶縁膜上に延在し、前記層間絶縁膜上において前記第１の電極の少なくとも一部が前記第３の電極と近接していることを特徴する請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記活性部の外周に設けられた素子周縁部をさらに備え、
    前記素子周縁部は、
    前記第１並列ｐｎ構造に連続して設けられた、前記基板の厚み方向に配向する第３の縦形第１導電型領域と前記基板の厚み方向に配向する第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第３の繰り返しピッチで交互に繰り返し接合してなる第３並列ｐｎ構造と、
    前記基板の第１主面と前記第３並列ｐｎ構造との間において、
    前記基板の表面層に、前記第１の縦形第１導電型領域に接して設けられた第２導電型の第２ウェル領域と、
    前記第２ウェル領域の外側の前記基板の表面層に設けられた第２導電型の複数のガードリングと、を備えることを特徴する請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第２ウェル領域および前記複数のガードリングと前記第３並列ｐｎ構造との間に第２の第１導電型半導体領域を備え、
    前記第２ウェル領域および前記複数のガードリングと前記第３並列ｐｎ構造とが分離されていることを特徴する請求項６に記載の半導体装置。
  8. 前記第２ウェル領域に選択的に第１導電型の第３ソース領域が設けられ、
    前記第１の電極と前記第２ウェル領域、および前記第３ソース領域は電気的に接続され、
    前記ゲート電極は、前記第２ウェル領域の、前記第１の縦形第１導電型領域と前記第３ソース領域とに挟まれた部分の表面上に前記ゲート絶縁膜を介して設けられていることを特徴とする請求項７に記載の半導体装置。
  9. 前記第２の第１導電型半導体領域の厚さは、前記第１並列ｐｎ構造の厚さの１／３以下であることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記第２の第１導電型半導体領域の厚さは、前記第３の縦形第２導電型領域の幅以上であることを特徴とする請求項７〜９のいずれか一つに記載の半導体装置。
  11. 前記第２の第１導電型半導体領域の不純物濃度は、前記第３の縦形第１導電型領域の不純物濃度よりも低いことを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置。
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