JPS63143689A - メモリカ−ドの容量検出装置 - Google Patents
メモリカ−ドの容量検出装置Info
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- JPS63143689A JPS63143689A JP61290807A JP29080786A JPS63143689A JP S63143689 A JPS63143689 A JP S63143689A JP 61290807 A JP61290807 A JP 61290807A JP 29080786 A JP29080786 A JP 29080786A JP S63143689 A JPS63143689 A JP S63143689A
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- 230000015654 memory Effects 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 238000001514 detection method Methods 0.000 claims description 7
- 238000013500 data storage Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、容量が一定なメモリブロック単位毎にアド
レスが設定され、読出し及び書込みが可能な半導体メモ
リを内蔵したメモリカードの容量検出装置に関する。
レスが設定され、読出し及び書込みが可能な半導体メモ
リを内蔵したメモリカードの容量検出装置に関する。
[従来の技術]
従来、メモリカードとしては例えば第10図及び第11
図に示すものが知られている。すなわち第10図に示す
ものは、半導体メモリ1を内蔵したメモリカードAに例
えば3本の特定のコネクタビン2a、 2b、2Cを設
け、その各コネクタビンにそれぞれ信号線を接続し、そ
の信号線にスイッチ3a、3b、3cによって「1」、
rOJのビット信号を出力し、コネクタビン2a、 2
b。
図に示すものが知られている。すなわち第10図に示す
ものは、半導体メモリ1を内蔵したメモリカードAに例
えば3本の特定のコネクタビン2a、 2b、2Cを設
け、その各コネクタビンにそれぞれ信号線を接続し、そ
の信号線にスイッチ3a、3b、3cによって「1」、
rOJのビット信号を出力し、コネクタビン2a、 2
b。
2C全体でメモリの容量をコードとして出力させるもの
である。すなわち、これは3ビツトのコードとして半導
体メモリ1の容量を示すことができるので、各スイッチ
3a、3b、3cの操作によって8種類の容量を示すこ
とができる。
である。すなわち、これは3ビツトのコードとして半導
体メモリ1の容量を示すことができるので、各スイッチ
3a、3b、3cの操作によって8種類の容量を示すこ
とができる。
また第11図に示すものは、4つのメモリブロック4.
5,6.7によって構成された半導体メモリ8と、フル
デコード回路9がメモリカードA′に内蔵され、フルデ
コード回路9によって入力されるアドレスデータのすべ
てをデコードするようになっている。なお、フルデコー
ド回路9からは各メモリブロック4〜7に対してチップ
イネーブルC3(l 5C8t 、C82、C83が入
力されている。
5,6.7によって構成された半導体メモリ8と、フル
デコード回路9がメモリカードA′に内蔵され、フルデ
コード回路9によって入力されるアドレスデータのすべ
てをデコードするようになっている。なお、フルデコー
ド回路9からは各メモリブロック4〜7に対してチップ
イネーブルC3(l 5C8t 、C82、C83が入
力されている。
従ってこのメモリカードA′においては、例えばメモリ
ブロック7が無い状態でそのメモリブロック7の特定ア
ドレスにデータを書込み、それを読み出して書き込む前
のデータと比較するとデータの一致が取れないのでメモ
リブロック7が無いと判断され、例えば1つのメモリブ
ロックが8にバイトであればこのメモリカードの容量は
24にバイトであると判断される。
ブロック7が無い状態でそのメモリブロック7の特定ア
ドレスにデータを書込み、それを読み出して書き込む前
のデータと比較するとデータの一致が取れないのでメモ
リブロック7が無いと判断され、例えば1つのメモリブ
ロックが8にバイトであればこのメモリカードの容量は
24にバイトであると判断される。
[発明が解決しようとする問題点]
しかし前者のものはメモリカードA内にスイッチ3a、
3b、3c及び信号線を設けなければならず、またメモ
リカードの容量の種類が増加するとスイッチ及び信号線
を追加しなければならず、メモリカードの構成が複雑化
するとともに容量変更のための作業が面倒となり、また
機械的接点を使用するため信頼性も悪い問題があった。
3b、3c及び信号線を設けなければならず、またメモ
リカードの容量の種類が増加するとスイッチ及び信号線
を追加しなければならず、メモリカードの構成が複雑化
するとともに容量変更のための作業が面倒となり、また
機械的接点を使用するため信頼性も悪い問題があった。
また、後者のものはフルデコード回路を使用してアドレ
スデータをすべてデコードするため、たとえメモリブロ
ックが1つしか使用しないものであっても構成の複雑な
フルデコード回路を持つ必要があり、経済性が悪い問題
があった。
スデータをすべてデコードするため、たとえメモリブロ
ックが1つしか使用しないものであっても構成の複雑な
フルデコード回路を持つ必要があり、経済性が悪い問題
があった。
そこで本発明は、メモリカード内の半導体メモリの容量
をデータの書き込み、読み出し、比較というソフトウェ
ア的処理によって判断でき、しかも経済性を向上できる
メモリカードの容量検出装置を提供することを目的とす
る。
をデータの書き込み、読み出し、比較というソフトウェ
ア的処理によって判断でき、しかも経済性を向上できる
メモリカードの容量検出装置を提供することを目的とす
る。
またこの発明は、一度判断した半導体メモリの、容量を
そのメモリに格納することによってその後、容量判断が
容易にできるメモリカードの容量検出装置を提供するこ
とを目的とする。
そのメモリに格納することによってその後、容量判断が
容易にできるメモリカードの容量検出装置を提供するこ
とを目的とする。
[問題点を解決するための手段]
この発明は、第1図に示すように、容■が一定なメモリ
ブロック単位毎にアドレスが設定され、読出し及び書込
みが可能な半導体メモリaを内蔵したメモリカードbと
、半導体メモリaの各メモリブロック内の特定アドレス
を指定するアドレス指定手段Cと、半導体メモリaの初
期化時においてアドレス指定手段Cで指定される各メモ
リブロック内の特定アドレスにそれぞれ異なるデータを
書込むデータ書込み手段dと、このデータ書込み手段d
で一旦書込んだ各データを読み出してそれぞれ書込む前
のデータと比較する比較手段eと、この比較手段eの比
較結果から半導体メモリaの容量を判断する判断手段f
とを設けたものである。
ブロック単位毎にアドレスが設定され、読出し及び書込
みが可能な半導体メモリaを内蔵したメモリカードbと
、半導体メモリaの各メモリブロック内の特定アドレス
を指定するアドレス指定手段Cと、半導体メモリaの初
期化時においてアドレス指定手段Cで指定される各メモ
リブロック内の特定アドレスにそれぞれ異なるデータを
書込むデータ書込み手段dと、このデータ書込み手段d
で一旦書込んだ各データを読み出してそれぞれ書込む前
のデータと比較する比較手段eと、この比較手段eの比
較結果から半導体メモリaの容量を判断する判断手段f
とを設けたものである。
またこの発明は、判断手段fで判断された容量データを
半導体メモリaの特定エリアに格納する容色データ格納
手段qを設けたものである。
半導体メモリaの特定エリアに格納する容色データ格納
手段qを設けたものである。
[作用]
このような構成の本発明においては、アドレス指定手段
Cにて半導体メモリaの各メモリブロック内の特定アド
レスを指定してデータ書込み手段dにてそれぞれ異なる
データを書込む。そして書き込んだデータを読み出して
比較手段eで書込む前のデータと比較し、データが一致
すればメモリブロックが設けられていると判断し、また
一致しなければメモリブロックが設けられていないと判
断し判断手段fで半導体メモリaの容量を判断する。
Cにて半導体メモリaの各メモリブロック内の特定アド
レスを指定してデータ書込み手段dにてそれぞれ異なる
データを書込む。そして書き込んだデータを読み出して
比較手段eで書込む前のデータと比較し、データが一致
すればメモリブロックが設けられていると判断し、また
一致しなければメモリブロックが設けられていないと判
断し判断手段fで半導体メモリaの容量を判断する。
またこの発明では判断手段fで判断した半導体メモリa
の容量データをそのメモリaの特定エリアに格納しその
後の容量判断を容易にする。
の容量データをそのメモリaの特定エリアに格納しその
後の容量判断を容易にする。
[実施例]
以下、この発明の一実施例を図面を参照して説明する。
なお、この実施例はこの発明を電子タイプライタ−に適
用したものについて述べる。
用したものについて述べる。
第2図において、11は制卸部本体を構成するCPU、
12はこのCPU11が各部を制御するためのプログラ
ムデータが格納されたROM、13は入力データや印字
データを格納するメモリ、後述する各種レジスタ等各種
のデータ処理用メモリを設けたRAM、14はタイプラ
イタ−としてのフルキーボード15及びプリンタ16が
接続されたI10ボート、17はタイプライタ−装置本
体に対して挿脱自在に設けられた外部記憶装置を構成す
るメモリカードである。
12はこのCPU11が各部を制御するためのプログラ
ムデータが格納されたROM、13は入力データや印字
データを格納するメモリ、後述する各種レジスタ等各種
のデータ処理用メモリを設けたRAM、14はタイプラ
イタ−としてのフルキーボード15及びプリンタ16が
接続されたI10ボート、17はタイプライタ−装置本
体に対して挿脱自在に設けられた外部記憶装置を構成す
るメモリカードである。
前記CPU11に対して前記 ROM12、RAM13
、I10ポート14及びメモリカード17はデータ・パ
スライン18及びアドレス・パスライン19を介して接
続されている。前記CPU11は前記メモリカード17
に対してメモリカードイネーブル信号ENSを供給する
ようにしている。
、I10ポート14及びメモリカード17はデータ・パ
スライン18及びアドレス・パスライン19を介して接
続されている。前記CPU11は前記メモリカード17
に対してメモリカードイネーブル信号ENSを供給する
ようにしている。
前記メモリカード17には複数のメモリブロックからな
る半導体メモリが収納されているが、例えば32にバイ
トのメモリブロック1個からなる32にバイトの半導体
メモリ171は第3図に示すようにAn〜A15の16
本のアドレスラインのうちAlsをNGとし、また32
にバイトのメモリブロック2個からなる64にバイトの
半導体メモリ172は第4図に示すように八〇〜A15
の16本すべてをアドレスラインとしている。
る半導体メモリが収納されているが、例えば32にバイ
トのメモリブロック1個からなる32にバイトの半導体
メモリ171は第3図に示すようにAn〜A15の16
本のアドレスラインのうちAlsをNGとし、また32
にバイトのメモリブロック2個からなる64にバイトの
半導体メモリ172は第4図に示すように八〇〜A15
の16本すべてをアドレスラインとしている。
前記CPU11はメモリカード17が接続されている状
態で動作を開始すると第5図に示すメモリカードの初期
化処理を行う。これは先ずSlでレジススタAに「1」
をセットする。次に82でレジスタAの値をアドレス×
1例えば「oooo番地」で指定されるメモリカード1
7の半導体メモリに書込む。次に$3でレジスタAの値
を1つインクリメントする。次に84でアドレスXに最
小メモリブロック単位アドレスY1すなわち「Y=80
00番地」を加算してX = goooとする。次に8
5でレジスタAの値「2」をドレス)lJ=8000番
地で指定されるメモリカード17の半導体メモリに書込
む。
態で動作を開始すると第5図に示すメモリカードの初期
化処理を行う。これは先ずSlでレジススタAに「1」
をセットする。次に82でレジスタAの値をアドレス×
1例えば「oooo番地」で指定されるメモリカード1
7の半導体メモリに書込む。次に$3でレジスタAの値
を1つインクリメントする。次に84でアドレスXに最
小メモリブロック単位アドレスY1すなわち「Y=80
00番地」を加算してX = goooとする。次に8
5でレジスタAの値「2」をドレス)lJ=8000番
地で指定されるメモリカード17の半導体メモリに書込
む。
そして書込んだ後S6でそのアドレスXからデータを読
み出してレジスタBに格納する。
み出してレジスタBに格納する。
次に87でレジスタAとレジスタBの値を比較する。そ
して両者が一致していなければエラーにする。また一致
していれば次の88でレジスタAの値からr−IJL、
またアドレスXからY=8000番地を減算する。次に
89でアドレスXで指定されるメモリカード17の半導
体メモリからデータを読み出してレジスタBに格納する
。
して両者が一致していなければエラーにする。また一致
していれば次の88でレジスタAの値からr−IJL、
またアドレスXからY=8000番地を減算する。次に
89でアドレスXで指定されるメモリカード17の半導
体メモリからデータを読み出してレジスタBに格納する
。
次にS1oでレジスタAとレジスタBの値を比較する。
そして両者が一致していれば811で64にバイトを示
す定数「64」をレジスタCにセットする。また一致し
ていなければ812でレジスタAの値に+1した内容と
レジスタBの値を比較する。そして両者が一致していな
ければエラーにする。また両者が一致していれば813
で32にバイトを示す定数「32」をレジスタCにセッ
トする。そして最後にレジスタCの内容をメモリカード
17における半導体メモリの特定エリアに格納する゛。
す定数「64」をレジスタCにセットする。また一致し
ていなければ812でレジスタAの値に+1した内容と
レジスタBの値を比較する。そして両者が一致していな
ければエラーにする。また両者が一致していれば813
で32にバイトを示す定数「32」をレジスタCにセッ
トする。そして最後にレジスタCの内容をメモリカード
17における半導体メモリの特定エリアに格納する゛。
なお、この処理においてエラーが検出されたときにはメ
モリカードに障害があるか、あるいはカード自体が挿入
されていないと判断する。
モリカードに障害があるか、あるいはカード自体が挿入
されていないと判断する。
このような構成の本実施例において、例えば第3図に示
す32にバイトの半導体メモリ171を有するメモリカ
ード17を挿入した場合、そのメモリブロックは第6図
に示すように32にバイトのメモリブロックMB工が1
個のみでアドレス「8000番地」〜rFFFF番地」
に対応する部分にはメモリブロックは存在してない。従
ってこの部分はアドレス「0000番地」〜「8000
番地」の虚像となっている。
す32にバイトの半導体メモリ171を有するメモリカ
ード17を挿入した場合、そのメモリブロックは第6図
に示すように32にバイトのメモリブロックMB工が1
個のみでアドレス「8000番地」〜rFFFF番地」
に対応する部分にはメモリブロックは存在してない。従
ってこの部分はアドレス「0000番地」〜「8000
番地」の虚像となっている。
従ってこのようなメモリカード17に対して初期化を行
うと、先ずA=1がアドレス[0000番地すなわちメ
モリブロックMB1の先頭番地に書込まれる。次にA=
2として「8000番地」に書込むが、実際にはこのア
ドレスはなく前回と同じ「0000番地」に「2」が書
込まれる。すなわち、データがrlJから「2」に変更
されたことになる。この状態でアドレス「8000番地
」を指定してデータを読み出すがこのときも実際には「
0000番地」が指定されてデータ「2」が読み出され
る。
うと、先ずA=1がアドレス[0000番地すなわちメ
モリブロックMB1の先頭番地に書込まれる。次にA=
2として「8000番地」に書込むが、実際にはこのア
ドレスはなく前回と同じ「0000番地」に「2」が書
込まれる。すなわち、データがrlJから「2」に変更
されたことになる。この状態でアドレス「8000番地
」を指定してデータを読み出すがこのときも実際には「
0000番地」が指定されてデータ「2」が読み出され
る。
しかしてA=2、B=2で両者は一致する。
この状態でA=1に減算し、かつX−Yでアドレスを8
000番地から0000番地に変更する。そしてB=A
の一致をチェックするが、oooo番地には「2」が書
込まれているため一致せず、続いてレジスタAの値を+
1して比較する。今度はA=2、B=2で一致するため
半導体メモリ171の容量は3’2にバイトであると判
断してレジスタCに「32」をセットする。そして最後
に半導体メモリ171の特定エリアに「32」を格納す
る。
000番地から0000番地に変更する。そしてB=A
の一致をチェックするが、oooo番地には「2」が書
込まれているため一致せず、続いてレジスタAの値を+
1して比較する。今度はA=2、B=2で一致するため
半導体メモリ171の容量は3’2にバイトであると判
断してレジスタCに「32」をセットする。そして最後
に半導体メモリ171の特定エリアに「32」を格納す
る。
また、例えば第4図に示す64にバイトの半導体メモリ
172を有するメモリカード17を挿入した場合、その
メモリブロックは第7図に示すように32にバイトのメ
モリブロック MBl、MB22個で構成されるため今
度はアドレスr aooo番地」〜rFFFF番地」が
実際に存在することになる。
172を有するメモリカード17を挿入した場合、その
メモリブロックは第7図に示すように32にバイトのメ
モリブロック MBl、MB22個で構成されるため今
度はアドレスr aooo番地」〜rFFFF番地」が
実際に存在することになる。
従ってこのようなメモリカード17に対して初期化を行
うと、先ずA=1がアドレス「oooo番地」、すなわ
ちメモリブロックMB1の先頭番地に書込まれる。次に
A=2として「8000番地J1すなわちにメモリブロ
ックMB2の先頭番地に書込まれる。この状態でアドレ
ス「8000番地」を指定してデータを読み出す。しか
してA=2、B=2で両者は一致する。
うと、先ずA=1がアドレス「oooo番地」、すなわ
ちメモリブロックMB1の先頭番地に書込まれる。次に
A=2として「8000番地J1すなわちにメモリブロ
ックMB2の先頭番地に書込まれる。この状態でアドレ
ス「8000番地」を指定してデータを読み出す。しか
してA=2、B=2で両者は一致する。
この状態でA=1に減算し、かつX−Yでアドレスを8
000番地からoooo番地に変更する。モしてB=A
の一致をチェックする。0000番地には「1」が書込
まれているためこのときもA=1、B=1で一致するた
め半導体メモリ172の容量は64にバイトであると判
断してレジスタCに「64」をセットする。そして最後
に半導体メモリ172の特定エリアに「64jを格納す
る。
000番地からoooo番地に変更する。モしてB=A
の一致をチェックする。0000番地には「1」が書込
まれているためこのときもA=1、B=1で一致するた
め半導体メモリ172の容量は64にバイトであると判
断してレジスタCに「64」をセットする。そして最後
に半導体メモリ172の特定エリアに「64jを格納す
る。
このようにメモリカード17にデータを書込み、かつ読
み出して比較するソフトウェア的処理によって内蔵され
ている半導体メモリに容量を検出することができる。従
ってメモリカード内に容量検出のためにスイッチや信号
線を組込む必要はなく、メモリカードの構成は簡単であ
り、信頼性も高い。
み出して比較するソフトウェア的処理によって内蔵され
ている半導体メモリに容量を検出することができる。従
ってメモリカード内に容量検出のためにスイッチや信号
線を組込む必要はなく、メモリカードの構成は簡単であ
り、信頼性も高い。
また、最終的に求めた容量をメモリカード17における
半導体メモリの特定エリアに格納しているので、その後
このメモリカードを使用するときに先ずその特定エリア
を読み出すようにすれば容量を簡単に知ることができる
ことになる。
半導体メモリの特定エリアに格納しているので、その後
このメモリカードを使用するときに先ずその特定エリア
を読み出すようにすれば容量を簡単に知ることができる
ことになる。
なお、前記実施例ではメモリブロックを最大2個の場合
について述べたが例えば最大4個使用できる半導体メモ
リを有するものにおいても同様の処理によって実現でき
る。例えば16にバイトのメモリブロックを4個使用し
た場合を例にとると、CPU11は第8図に示すメモリ
カードの初期化処理を行えばよい。この処理も基本的に
は先ずレジスタAの値を1つずつインクリメントし、か
つアドレスXを最小メモリブロックアドレス分Y加算し
て各メモリブロックにレジスタAの値を順次書込む処理
を行なう。そして最終メモリブロックにレジスタへの値
を書込んだ後そのデータを読み出してレジスタBに格納
し、続いてアドレスX−X−Yにして3つ目のメモリブ
ロックからデータを読み出してレジスタCに格納する。
について述べたが例えば最大4個使用できる半導体メモ
リを有するものにおいても同様の処理によって実現でき
る。例えば16にバイトのメモリブロックを4個使用し
た場合を例にとると、CPU11は第8図に示すメモリ
カードの初期化処理を行えばよい。この処理も基本的に
は先ずレジスタAの値を1つずつインクリメントし、か
つアドレスXを最小メモリブロックアドレス分Y加算し
て各メモリブロックにレジスタAの値を順次書込む処理
を行なう。そして最終メモリブロックにレジスタへの値
を書込んだ後そのデータを読み出してレジスタBに格納
し、続いてアドレスX−X−Yにして3つ目のメモリブ
ロックからデータを読み出してレジスタCに格納する。
続いてアドレスX=X−Yにして2つ目のメモリブロッ
クか゛ らデータを読み出してレジスタDに格納し、さ
らにアドレスX=X−Yにして1つ目のメモリブロック
からデータを読み出してレジスタEに格納する。そして
各レジスタB、C,D、Eの値をそれぞれ比較し、B=
C−D=E=4であれば半導体メモリのメモリブロック
は1個で16バイトであると判断する。またB−D=3
、C=E=4であれば半導体メモリのメモリブロックは
2個で32バイトであると判断する。さらにB=1、C
=2、D=3、E=4であれば半導体メモリのメモリブ
ロックは4個で64バイトであると判断する。
クか゛ らデータを読み出してレジスタDに格納し、さ
らにアドレスX=X−Yにして1つ目のメモリブロック
からデータを読み出してレジスタEに格納する。そして
各レジスタB、C,D、Eの値をそれぞれ比較し、B=
C−D=E=4であれば半導体メモリのメモリブロック
は1個で16バイトであると判断する。またB−D=3
、C=E=4であれば半導体メモリのメモリブロックは
2個で32バイトであると判断する。さらにB=1、C
=2、D=3、E=4であれば半導体メモリのメモリブ
ロックは4個で64バイトであると判断する。
次にこの発明の他の実施例を図面を参照して説明する。
これは第9図に示すように半導体メモリに4にバイトの
メモリブロックを5個MB1、MB2、MB:l 、M
B4 、MB5設け、この各メモリブロックMBr〜M
BsをアドレスラインAn〜Ailを使用してアドレス
指定し、またメモリブロックMB工〜MB4のチップセ
レクトをアドレスラインA12〜A14から信号入力を
受けるデコード回路21を介して行うとともにメモリブ
ロックMBsのチップセレクトをアドレスラインA14
からの信号をインバータ22を介して行うようにしてい
る。
メモリブロックを5個MB1、MB2、MB:l 、M
B4 、MB5設け、この各メモリブロックMBr〜M
BsをアドレスラインAn〜Ailを使用してアドレス
指定し、またメモリブロックMB工〜MB4のチップセ
レクトをアドレスラインA12〜A14から信号入力を
受けるデコード回路21を介して行うとともにメモリブ
ロックMBsのチップセレクトをアドレスラインA14
からの信号をインバータ22を介して行うようにしてい
る。
このものにおいてはアドレスラインA12〜A14を介
してブロックナンバーを「1」から順に指定してデータ
「1」から順に書込み、それを読み出して比較すると、
ブロックナンバーが「1」〜「4」まではメモリブロッ
クMB1〜MB4を順次セレクトできるので、データ「
1」〜「4」を順次書き込み、それを読み出して比較す
ることによってデータの一致を取ることができる。しか
し、ブロックナンバーr5J r6J r7Jにつ
いてはセレクトすべきメモリブロックが存在しないので
書込みデータがr5J r6J r7Jであっても
読出しデータはすべて「8」となってしまい不一致とな
る。そしてブロックナンバーが「8」のとき書込みデー
タ「8」と読出しデータ「8」の一致を取ることができ
る。
してブロックナンバーを「1」から順に指定してデータ
「1」から順に書込み、それを読み出して比較すると、
ブロックナンバーが「1」〜「4」まではメモリブロッ
クMB1〜MB4を順次セレクトできるので、データ「
1」〜「4」を順次書き込み、それを読み出して比較す
ることによってデータの一致を取ることができる。しか
し、ブロックナンバーr5J r6J r7Jにつ
いてはセレクトすべきメモリブロックが存在しないので
書込みデータがr5J r6J r7Jであっても
読出しデータはすべて「8」となってしまい不一致とな
る。そしてブロックナンバーが「8」のとき書込みデー
タ「8」と読出しデータ「8」の一致を取ることができ
る。
従ってこのものにおいても設けられているメモリブロッ
クは5個であると判断されメモリ容量20にバイトが検
出される。そしてこの実施例に使用されるデコード回路
はフルレコード回路ではなく3本のアドレスラインを入
力するのみの簡単な回路で済む。
クは5個であると判断されメモリ容量20にバイトが検
出される。そしてこの実施例に使用されるデコード回路
はフルレコード回路ではなく3本のアドレスラインを入
力するのみの簡単な回路で済む。
勿論、このものにおいても前記実施例と同様の効果が得
られるものである。
られるものである。
[発明の効果コ
以上詳述したようにこの発明によれば、メモリカード内
の半導体メモリの容量をデータの書き込み、読み出し、
比較というソフトウェア的処理によって判断でき、しか
も経済性を向上できるメモリカードの容量検出装置を提
供できるものである。
の半導体メモリの容量をデータの書き込み、読み出し、
比較というソフトウェア的処理によって判断でき、しか
も経済性を向上できるメモリカードの容量検出装置を提
供できるものである。
またこの発明は、一度判断した半導体メモリの容量をそ
のメモリに格納することによってその後、容量判断が容
易にできるメモリカードの容量検出装置を提供できるも
のである。
のメモリに格納することによってその後、容量判断が容
易にできるメモリカードの容量検出装置を提供できるも
のである。
第1図はこの発明の詳細な説明するための機能ブロック
図、第2図〜第7図はこの発明の一実施例を示すもので
、第2図はブロック図、第3図及び第4図は半導体メモ
リを示す図、第5図はCPUによるメモリカードの初期
化処理を示す流れ図、第6図及び第7図は半導体メモリ
におけるメモリブロックとアドレスとの関係を示す図、
第8図は半導体メモリにメモリブロックを4個まで設け
ることができる場合のCPUによるメモリカードの初期
化処理を示す流れ図、第9図はこの発明の他の実施例を
示すブロック図、第10図及び第11図はメモリカード
の従来例を示すブロック図である。 11 ・CPU、12・ROM、13−RAM。 17・・・メモリカード、171,172・・・半導体
メモリ。 Q OΦ シ リ ψ 手続補正書 昭和62年10月23日 特許庁長官 小 川 邦 夫 殿 1、事件の表示 特願昭61−290807号 2、発明の名称 メモリカードの容量検出装置 3、補正をする者 事件との関係 特許出願人 (356) 東京電気株式会社 4、代理人 東京都千代田区霞が関3丁目7番2HUBEビル7、補
正の内容 (1)明細書第14頁第13行目にFB=D=3、C=
E=4JとあるをrB=D=4、C=E=3Jと訂正す
る。 ■ 明細書第14頁第15行目から第16行目に亙って
FB=1、C=2、D=3、E=4」とあるを「B=4
、C=3、D=2、E−1」と訂正する。 (3)明細書第14頁第12行目、第15行目、第17
行目にそれぞれ「バイト」とあるを「Kバイト」と訂正
する。 (4) 関節の第8図を別紙図面の通りi]正乃る。
図、第2図〜第7図はこの発明の一実施例を示すもので
、第2図はブロック図、第3図及び第4図は半導体メモ
リを示す図、第5図はCPUによるメモリカードの初期
化処理を示す流れ図、第6図及び第7図は半導体メモリ
におけるメモリブロックとアドレスとの関係を示す図、
第8図は半導体メモリにメモリブロックを4個まで設け
ることができる場合のCPUによるメモリカードの初期
化処理を示す流れ図、第9図はこの発明の他の実施例を
示すブロック図、第10図及び第11図はメモリカード
の従来例を示すブロック図である。 11 ・CPU、12・ROM、13−RAM。 17・・・メモリカード、171,172・・・半導体
メモリ。 Q OΦ シ リ ψ 手続補正書 昭和62年10月23日 特許庁長官 小 川 邦 夫 殿 1、事件の表示 特願昭61−290807号 2、発明の名称 メモリカードの容量検出装置 3、補正をする者 事件との関係 特許出願人 (356) 東京電気株式会社 4、代理人 東京都千代田区霞が関3丁目7番2HUBEビル7、補
正の内容 (1)明細書第14頁第13行目にFB=D=3、C=
E=4JとあるをrB=D=4、C=E=3Jと訂正す
る。 ■ 明細書第14頁第15行目から第16行目に亙って
FB=1、C=2、D=3、E=4」とあるを「B=4
、C=3、D=2、E−1」と訂正する。 (3)明細書第14頁第12行目、第15行目、第17
行目にそれぞれ「バイト」とあるを「Kバイト」と訂正
する。 (4) 関節の第8図を別紙図面の通りi]正乃る。
Claims (2)
- (1)容量が一定なメモリブロック単位毎にアドレスが
設定され、読出し及び書込みが可能な半導体メモリを内
蔵したメモリカードと、前記半導体メモリの各メモリブ
ロック内の特定アドレスを指定するアドレス指定手段と
、前記半導体メモリの初期化時において前記アドレス指
定手段で指定される各メモリブロック内の特定アドレス
にそれぞれ異なるデータを書込むデータ書込み手段と、
このデータ書込み手段で一旦書込んだ各データを読み出
してそれぞれ書込む前のデータと比較する比較手段と、
この比較手段の比較結果から前記半導体メモリの容量を
判断する判断手段とを設けたことを特徴とするメモリカ
ードの容量検出装置。 - (2)容量が一定なメモリブロック単位毎にアドレスが
設定され、読出し及び書込みが可能な半導体メモリを内
蔵したメモリカードと、前記半導体メモリの各メモリブ
ロック内の特定アドレスを指定するアドレス指定手段と
、前記半導体メモリの初期化時において前記アドレス指
定手段で指定される各メモリブロック内の特定アドレス
にそれぞれ異なるデータを書込むデータ書込み手段と、
このデータ書込み手段で一旦書込んだ各データを読み出
してそれぞれ書込む前のデータと比較する比較手段と、
この比較手段の比較結果から前記半導体メモリの容量を
判断する判断手段と、この判断手段で判断された容量デ
ータを前記半導体メモリの特定エリアに格納する容量デ
ータ格納手段を設けたことを特徴とするメモリカードの
容量検出装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61290807A JPS63143689A (ja) | 1986-12-06 | 1986-12-06 | メモリカ−ドの容量検出装置 |
US07/127,940 US4982378A (en) | 1986-12-06 | 1987-12-02 | Memory capacity detecting device for memory cards |
EP87117987A EP0271028A3 (en) | 1986-12-06 | 1987-12-04 | A memory capacity detecting device for memory cards |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61290807A JPS63143689A (ja) | 1986-12-06 | 1986-12-06 | メモリカ−ドの容量検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63143689A true JPS63143689A (ja) | 1988-06-15 |
Family
ID=17760740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61290807A Pending JPS63143689A (ja) | 1986-12-06 | 1986-12-06 | メモリカ−ドの容量検出装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4982378A (ja) |
EP (1) | EP0271028A3 (ja) |
JP (1) | JPS63143689A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04372027A (ja) * | 1991-06-20 | 1992-12-25 | Sharp Corp | メモリ容量の自動識別方法 |
JPH0683698A (ja) * | 1992-09-02 | 1994-03-25 | Fujitsu Ltd | 主記憶容量認識装置および主記憶容量認識方法 |
JPH07281844A (ja) * | 1994-04-06 | 1995-10-27 | Nec Corp | ページプリンタ及びこれを用いた情報処理装置 |
US7143237B2 (en) | 2002-08-26 | 2006-11-28 | Kabushiki Kaisha Toshiba | Memory card authentication system, memory card host device, memory card, storage area switching method, and storage area switching program |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0372514B1 (en) * | 1988-12-06 | 1997-03-05 | Canon Kabushiki Kaisha | Image pick-up system |
GB2243336A (en) * | 1990-04-24 | 1991-10-30 | Esselte Meto Int Gmbh | Portable printers. |
JP2801372B2 (ja) * | 1990-06-28 | 1998-09-21 | キヤノン株式会社 | 信号処理システム,装置及び記憶装置 |
US5179686A (en) * | 1990-08-16 | 1993-01-12 | Ncr Corporation | Method for automatically detecting the size of a memory by performing a memory warp operation |
US5303198A (en) * | 1990-09-28 | 1994-04-12 | Fuji Photo Film Co., Ltd. | Method of recording data in memory card having EEPROM and memory card system using the same |
US5216637A (en) * | 1990-12-07 | 1993-06-01 | Trw Inc. | Hierarchical busing architecture for a very large semiconductor memory |
US5663901A (en) * | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
JPH0715665B2 (ja) * | 1991-06-10 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | パーソナルコンピユータ |
JP3229345B2 (ja) * | 1991-09-11 | 2001-11-19 | ローム株式会社 | 不揮発性icメモリ |
DE69329360T2 (de) * | 1992-06-11 | 2001-03-01 | Canon K.K., Tokio/Tokyo | Datenverarbeitungsgerät und Ausgabegerät |
US5318370A (en) * | 1992-11-17 | 1994-06-07 | Varitronic Systems, Inc. | Cartridge with data memory system and method regarding same |
JPH06250931A (ja) * | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
US5805175A (en) * | 1995-04-14 | 1998-09-08 | Nvidia Corporation | Method and apparatus for providing a plurality of color formats from a single frame buffer |
ATE229677T1 (de) * | 1999-06-04 | 2002-12-15 | Udekem D Acoz Xavier Guy Ber D | Speicherkarte |
US7295443B2 (en) * | 2000-07-06 | 2007-11-13 | Onspec Electronic, Inc. | Smartconnect universal flash media card adapters |
US20030065734A1 (en) * | 2001-09-29 | 2003-04-03 | Sundaram Ramakesavan | Method and apparatus for an integrated computer and PDA |
US20040128421A1 (en) * | 2002-12-30 | 2004-07-01 | Intel Corporation | Apparatus and method for providing upgraded system memory for mobile platforms using mobile docking stations |
FI117489B (fi) | 2003-02-07 | 2006-10-31 | Nokia Corp | Menetelmä muistikortin osoittamiseksi, muistikorttia käyttävä järjestelmä, ja muistikortti |
CN111061651B (zh) * | 2019-12-06 | 2022-04-22 | 广州瑞普医疗科技有限公司 | 一种串行eeprom型号的识别方法、装置及存储介质 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52149036A (en) * | 1976-06-04 | 1977-12-10 | Hitachi Ltd | Detection method for memory capacity |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727500A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Memory capacity detecting system |
IT1153611B (it) * | 1982-11-04 | 1987-01-14 | Honeywell Inf Systems | Procedimento di mappatura della memoria in sistema di elaborazione dati |
JPS59154527A (ja) * | 1983-02-22 | 1984-09-03 | Tokyo Electric Co Ltd | 電子タイプライタ− |
US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
NZ209664A (en) * | 1983-09-29 | 1987-05-29 | Tandem Computers Inc | Memory board address assignments: automatic reconfiguration |
JPS60105559A (ja) * | 1983-11-14 | 1985-06-11 | Tokyo Electric Co Ltd | 印字装置 |
ZA861011B (en) * | 1985-02-28 | 1986-09-24 | Westinghouse Electric Corp | Solid state memory cartridge |
CA1234224A (en) * | 1985-05-28 | 1988-03-15 | Boleslav Sykora | Computer memory management system |
-
1986
- 1986-12-06 JP JP61290807A patent/JPS63143689A/ja active Pending
-
1987
- 1987-12-02 US US07/127,940 patent/US4982378A/en not_active Expired - Fee Related
- 1987-12-04 EP EP87117987A patent/EP0271028A3/en not_active Withdrawn
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52149036A (en) * | 1976-06-04 | 1977-12-10 | Hitachi Ltd | Detection method for memory capacity |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04372027A (ja) * | 1991-06-20 | 1992-12-25 | Sharp Corp | メモリ容量の自動識別方法 |
JPH0683698A (ja) * | 1992-09-02 | 1994-03-25 | Fujitsu Ltd | 主記憶容量認識装置および主記憶容量認識方法 |
JPH07281844A (ja) * | 1994-04-06 | 1995-10-27 | Nec Corp | ページプリンタ及びこれを用いた情報処理装置 |
US7143237B2 (en) | 2002-08-26 | 2006-11-28 | Kabushiki Kaisha Toshiba | Memory card authentication system, memory card host device, memory card, storage area switching method, and storage area switching program |
US7401183B2 (en) | 2002-08-26 | 2008-07-15 | Kabushiki Kaisha Toshiba | Memory card authentication system, memory card host device, memory card, storage area switching method, and storage area switching program |
US7797490B2 (en) | 2002-08-26 | 2010-09-14 | Kabushiki Kaisha Toshiba | Memory card authentication system, memory card host device, memory card, storage area switching method, and storage area switching program |
Also Published As
Publication number | Publication date |
---|---|
US4982378A (en) | 1991-01-01 |
EP0271028A2 (en) | 1988-06-15 |
EP0271028A3 (en) | 1990-04-04 |
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