JP4263963B2 - レベルシフト回路 - Google Patents
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Description
以上により、請求項1ないし請求項20記載の発明では、第1及び第2のノードの電位低下を検出するレベル検出回路が設けられ、このレベル検出回路のスイッチングレベルが高く設定される。従って、これ等第1及び第2のノードの電位が前記レベル検出回路のスイッチングレベル以下に低下した段階になると、前記レベル検出回路がレベル検出を行って、出力論理が変化するので、従来のように第1及び第2のノードの電位を高電圧でフルスイングして初めて出力論理が変化するレベルシフト回路に比べて、低消費電力で且つ高速に動作する。
図1は本願発明の関連技術のレベルシフト回路の具体的構成を示す図である。
Iginv+Igp1=Idn−Idp
が成立する。ここで、貫通電流ldpが流れないようにトランジスタ(抵抗)P5の抵抗値は十分に大きな値に設定される。この設定は、この貫通電流が流れる経路中の電流遮断トランジスタP3及びP型トランジスタP2の抵抗値の設定と共同して行われる。この設定により前記式中の貫通電流Idpを無視して、第2のノードW2の電位を早く下げて遅延時間を短縮するためには、電流Idnを大きくし、電流Iginv及び電流Igp1を小さく設定するのが良い。即ち、P型トランジスタP1のゲート容量Cgp1、及び次段のインバータInv1のゲート容量Cginvを小さく設定することが有効である。
Iginv+Igp1=Idp
が成立する。遅延時間を短縮するためには、電流Idpを大きくし、電流Igp1及び電流lginvを小さく設定するのが望ましい。即ち、電流遮断トランジスタP4及びP型トランジスタP2のサイズを大きくし、次段のインバータINV1のゲート容量を小さくすることが有効である。
VDD≦Vtn
(VtnはN型トランジスタN1、N2のしきい値電圧である)となる。従って、設計マージンを大きくとることが可能である。
図4、図5及び図6は本関連技術の変形例を示す。
以下、本発明の実施の形態のレベルシフト回路を図7を参照しながら説明する。
Ignand2=Idn−Idp
が成立する。ここで、貫通電流Idpが流れない、つまりP型トランジスタ(抵抗)P5の抵抗値が十分に大きいとすると、貫通電流Idpは無視できる。従って、第2のノードW2の電位を早く下げて遅延時間を短縮するためには、前記電流Idnを大きくし、電流Ignand2を小さく設定すると良い。具体的には、フリップフロップ回路FFのNAND回路Nand2のゲート容量Cgnand2を小さく設定することが有効である。また、電流Idpは2個のトランジスタP3、P5の経て流れる電流であるので、この電流値を小さく抑えることは容易である。
VDD≧Vtn
であるので、設計マージンを大きくとることが可能である。
図10及び図11は前記実施の形態の第1の変形例を示す。図10のレベルシフト回路では、制御回路Aを少ない個数のトランジスタで構成したものである。即ち、前記図8のレベルシフト回路と比較して判るように、2個のインバータINV1、INV2を省略して、NAND回路Nand2の出力でもって一方のP型及びN型トランジスタP3、N3を制御し、NAND回路Nand1の出力でもって他方のP型及びN型トランジスタP4、N4を制御したものである。従って、図10のレベルシフト回路は、少ないトランジスタの個数で図8のレベルシフト回路と同一の動作を行うことができる。
図12〜図16は、前記実施の形態の第2の変形例を示す。図12のレベルシフト回路では、低電圧源VDDがシャットダウンされた場合に、フリップフロップ回路の論理をそのシャットダウン前の論理に固定する機能が付加される。具体的には、端子SDにシャットダウン指令信号(H(VDD3)レベル)を受けた際には、2個のNOR回路Nor3、Nor4により、プリチャージ回路Bを動作させて第1及び第2のノードW1、W2を共にH(VDD3)レベルに固定して、フリップフロップ回路の2個のNAND回路Nand1、Nand2の出力を固定するものである。
図17及び図18は前記実施の形態の第3の変形例を示す。これ等は低電圧源VDDのシャットダウン時にレベルシフト回路の出力論理を任意に切換え可能とする機能を持つ。図17のレベルシフト回路では、図16の構成を基本として、図16のレベルシフト回路のインバータINV14に代えてNAND回路Nand3を配置すると共に、他のNAND回路Nand4を配置し、更に優先信号を受ける端子PRを設けている。前記NAND回路Nand4は、端子SDからのシャットダウン信号(H(VDD3)レベル)と、端子PRからの優先信号とを受け、その出力は前記NAND回路Nand3に入力される。
図19〜図21は前記実施の形態の第4の変形例を示す。これ等はエッジトリガー形式のレベルシフト回路である。
図22及び図23は、図21のエッジトリガー形式のレベルシフト回路に更にテストモード機能を付加したレベルシフト回路を示す。
図24及び図25は前記実施の形態の第6の変形例を示す。
図26は前記実施の形態の第7の変形例を示す。同図のレベルシフト回路は、トライステートのレベルシフト回路を構成する。
図27ないし図29は前記実施の形態の第8の変形例を示す。
VDD 低電圧源(第1の電圧源)
VDD3 高電圧源(第2の電圧源)
N1 N型トランジスタ(第1のN型トランジスタ)
N2 N型トランジスタ(第2のN型トランジスタ)
P1 P型トランジスタ(第1のP型トランジスタ)
P2 P型トランジスタ(第2のP型トランジスタ)
P3 P型トランジスタ
(第3のP型トランジスタ、電流遮断部)
P4 P型トランジスタ
(第4のP型トランジスタ、電流遮断部)
P5 P型トランジスタ(抵抗)
P51 P型トランジスタ(第1の抵抗)
P52 P型トランジスタ(第2の抵抗)
INV0、INV1、INV2 インバータ
W1 第1のノード
W2 第2のノード
W3 第3のノード
W4 第4のノード
A 制御回路
B プリチャージ回路
FF フリップフロップ回路(レベル検出回路)
Nand1、Nand2 NAND回路
40 供給回路
50 断続回路
70 プリチャージ制御回路
P3 P型トランジスタ(第1のP型トランジスタ)
P4 P型トランジスタ(第2のP型トランジスタ)
N3 N型トランジスタ(第3のN型トランジスタ)
N4 N型トランジスタ(第4のN型トランジスタ)
SD シャットダウン端子
CLK クロック端子
NT テストモード端子
INT テスト端子
R リセット端子
S セット端子
C 制御端子
30 制御回路
Claims (20)
- 第1の電圧源を電源とする相補の信号が入力され、
前記相補の信号に応じて動作し、
第2の電圧源を電源とする信号を出力信号とするレベルシフト回路であって、
一端が接地され、他端が第1及び第2のノードに各々接続され、ゲートに前記相補の信号が入力される第1及び第2のトランジスタと、
前記第1及び第2のノードを第2の電圧源の電位にプリチャージするプリチャージ回路と、
前記第1及び第2のノードの電位低下を検出するレベル検出回路とを備え、
前記レベル検出回路は前記出力信号を出力する
ことを特徴とするレベルシフト回路。 - 前記レベル検出回路は、
前記第1及び第2のノードに接続されるフリップフロップ回路により構成される
ことを特徴とする請求項1記載のレベルシフト回路。 - 前記レベル検出回路は、
第1及び第2のノードの電位低下時にその電位低下を早く検出するようにスイッチングレベルが高く設定される
ことを特徴とする請求項1又は2記載のレベルシフト回路。 - 前記レベル検出回路は、
前記第1及び第2のノードに接続されたゲートの容量が、第1及び第2のノードの電位低下時にこの電位低下が早く行われるように、小さく設定される
ことを特徴とする請求項1又は2記載のレベルシフト回路。 - 前記プリチャージ回路は、
前記第2の電圧源を前記第1及び第2のノードに接続する供給回路と、
前記第1のノードと接地との間、並びに前記第2のノードと接地との間を遮断及び接続する断続回路とを備える
ことを特徴とする請求項1又は2記載のレベルシフト回路。 - 前記供給回路は、
前記第2の電圧源と前記第1のノードとの間に配置された第1のP型トランジスタと、
前記第2の電圧源と前記第2のノードとの間に配置された第2のP型トランジスタとを備え、
前記遮断回路は、
前記第1のノードと前記接地との間に配置された第3のN型トランジスタと、前記第2のノードと前記接地との間に配置された第4のN型トランジスタとを備える
ことを特徴とする請求項5記載のレベルシフト回路。 - 前記レベルシフト回路はさらに、
前記プリチャージ回路を制御するプリチャージ制御回路を備え、
前記プリチャージ制御回路は、
前記相補の信号が変化しない定常時には、
OFF動作している一方の第1又は第2のトランジスタに接続される一方の第1又は第2のノードを第2の電圧源の高電圧にプリチャージした状態で、前記第2の電圧源と前記プリチャージ状態の一方のノードとの接続を断ち、一方、
前記相補の信号が変化したレベル変化時には、
前記一方のノードと接地との接続を遮断すると共に前記第2の電圧源を前記一方のノードに接続して、前記一方のノードを前記第2の電圧源にプリチャージする
ように前記プリチャージ回路を制御する
ことを特徴とする請求項1又は5記載のレベルシフト回路。 - 前記レベルシフト回路はさらに、
前記プリチャージ回路を制御するプリチャージ制御回路を備え、
前記プリチャージ制御回路は、
前記相補の信号が変化しない定常時には、
前記第1及び第2のP型トランジスタのうち、OFF動作している前記第1または第2のトランジスタと前記第2の電圧源の間に配置された一方のP型トランジスタをOFFすると共に、
前記一方のP型トランジスタと前記接地の間に配置された一方のN型トランジスタをONし、
一方、
前記相補の信号が変化したレベル変化時には、
前記一方のP型トランジスタをONすると共に前記一方のN型トランジスタをOFFする
ことを特徴とする請求項6記載のレベルシフト回路。 - 前記相補の信号の定常時に、前記第2の電圧源を前記第1のノード又は前記第2のノードに接続する抵抗を備えた
ことを特徴とする請求項1又は2記載のレベルシフト回路。 - 前記抵抗の抵抗値は、
前記第2の電圧源から自己の抵抗を経て流れる電流値がほぼ零値になるように高抵抗な値に設定される
ことを特徴とする請求項9記載のレベルシフト回路。 - 前記レベル検出回路は、
前記第1の電圧源のシャットダウン時に、シャットダウン指令信号を受けて出力論理を固定する機能を持つ
ことを特徴とする請求項1記載のレベルシフト回路。 - 前記レベル検出回路は、
前記第1の電圧源のシャットダウン時に、優先信号を受けて、固定する出力論理を任意に選択可能である
ことを特徴とする請求項11記載のレベルシフト回路。 - 前記レベル検出回路は、
クロック信号の変化時に前記第1又は第2のノードの電位低下を検出するエッジトリガー構成である
ことを特徴とする請求項1記載のレベルシフト回路。 - テストモード時に、前記相補の信号に代えてテスト信号を受けて、そのテスト信号に応じた電位低下を前記レベル検出回路が検出する機能を持つ
ことを特徴とする請求項1記載のレベルシフト回路。 - 前記レベル検出回路は、
リセット信号を受けて、出力論理をリセットする機能を持つ
ことを特徴とする請求項1記載のレベルシフト回路。 - 前記レベル検出回路は、
セット信号を受けて、出力論理をセットする機能を持つ
ことを特徴とする請求項1又は15記載のレベルシフト回路。 - 前記相補の信号に加えて制御信号を受けて、前記レベル検出回路の出力が3つの状態に変化する機能を持つ
ことを特徴とする請求項1記載のレベルシフト回路。 - 前記レベルシフト回路はさらに、
前記レベル検出回路の出力に応じて前記プリチャージ回路を制御する、プリチャージ制御回路を備える
ことを特徴とする請求項1〜6の何れか1項に記載のレベルシフト回路。 - 前記プリチャージ制御回路は、
前記レベル変化時に、前記レベル検出回路の出力に応じてプリチャージする
ことを特徴とする請求項7記載のレベルシフト回路。 - 前記プリチャージ制御回路は、
前記レベル変化時に、前記レベル検出回路の出力に応じて、前記一方のP型トランジスタをONすると共に前記一方のN型トランジスタをOFFする
ことを特徴とする請求項8記載のレベルシフト回路。
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