JP2001284548A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】半導体記憶装置の製造方法に関し、キャパシタ
下部電極とプラグの間の酸化を防止すること。 【解決手段】絶縁膜１７にホール１８を形成し、ホール
１８内面と絶縁膜１７上面の上にバリアメタル層１９ａ
を形成し、ＣＶＤ法でタングステン層１９ｂをホール１
８内のバリアメタル層１９ａ上に形成し、研磨、エッチ
バックのいずれかでタングステン層１９ｂ及びバリアメ
タル層１９ａを絶縁膜１７上面から除去するとともに、
ホール１８内の上部に凹部１８ａが存在する状態でタン
グステン層１９ｂをホール１８内に残し、絶縁膜１７と
凹部１８ａ内にコンタクトメタル層１９ｃを形成し、研
磨、エッチバックのいずれかでコンタクトメタル層１９
ｃを絶縁膜１７上から除去して凹部１８ａ内にのみ残
し、その上に強誘電体キャパシタ２０を形成し、さらに
キャパシタ２０を酸素含有雰囲気中でアニールする。
下部電極とプラグの間の酸化を防止すること。 【解決手段】絶縁膜１７にホール１８を形成し、ホール
１８内面と絶縁膜１７上面の上にバリアメタル層１９ａ
を形成し、ＣＶＤ法でタングステン層１９ｂをホール１
８内のバリアメタル層１９ａ上に形成し、研磨、エッチ
バックのいずれかでタングステン層１９ｂ及びバリアメ
タル層１９ａを絶縁膜１７上面から除去するとともに、
ホール１８内の上部に凹部１８ａが存在する状態でタン
グステン層１９ｂをホール１８内に残し、絶縁膜１７と
凹部１８ａ内にコンタクトメタル層１９ｃを形成し、研
磨、エッチバックのいずれかでコンタクトメタル層１９
ｃを絶縁膜１７上から除去して凹部１８ａ内にのみ残
し、その上に強誘電体キャパシタ２０を形成し、さらに
キャパシタ２０を酸素含有雰囲気中でアニールする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳しくは、強誘電体、高誘
電体キャパシタを含む半導体記憶装置及びその製造方法
に関する。
びその製造方法に関し、より詳しくは、強誘電体、高誘
電体キャパシタを含む半導体記憶装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、ＩＣカード等のメモリデバイスと
してＦｅＲＡＭが使用されている。ＦｅＲＡＭのセル構
造として例えば図１に示すような構造のものがある。図
１において、シリコン基板１にはＭＯＳトランジスタ２
が形成され、その上にはキャパシタＱが形成されてい
る。
してＦｅＲＡＭが使用されている。ＦｅＲＡＭのセル構
造として例えば図１に示すような構造のものがある。図
１において、シリコン基板１にはＭＯＳトランジスタ２
が形成され、その上にはキャパシタＱが形成されてい
る。
【０００３】そのＭＯＳトランジスタ２は、シリコン基
板１上にゲート絶縁膜２ａを介して形成されたゲート電
極（ワード線）２ｂと、ゲート電極２ｂの両側のシリコ
ン基板１に形成された不純物拡散層２ｃ、２ｄとを有し
ている。また、ＭＯＳトランジスタ２を覆うSiO2層間絶
縁膜３に形成されたホール４にはポリシリコンのプラグ
５が埋め込まれ、そのプラグ５は、シリコン基板１の不
純物拡散層２ｃに接続されている。また、SiO2層間絶縁
膜３上には、一部がプラグ５に接続する第一の酸化イリ
ジウム（IrO2）膜６ａが形成され、その上には第一のイ
リジウム（Ir）膜６ｂ、第二の酸化イリジウム膜６ｃ、
ＰＺＴ強誘電体膜７、第三の酸化イリジウム膜８ａ及び
第二のイリジウム膜８ｂが順に形成されている。
板１上にゲート絶縁膜２ａを介して形成されたゲート電
極（ワード線）２ｂと、ゲート電極２ｂの両側のシリコ
ン基板１に形成された不純物拡散層２ｃ、２ｄとを有し
ている。また、ＭＯＳトランジスタ２を覆うSiO2層間絶
縁膜３に形成されたホール４にはポリシリコンのプラグ
５が埋め込まれ、そのプラグ５は、シリコン基板１の不
純物拡散層２ｃに接続されている。また、SiO2層間絶縁
膜３上には、一部がプラグ５に接続する第一の酸化イリ
ジウム（IrO2）膜６ａが形成され、その上には第一のイ
リジウム（Ir）膜６ｂ、第二の酸化イリジウム膜６ｃ、
ＰＺＴ強誘電体膜７、第三の酸化イリジウム膜８ａ及び
第二のイリジウム膜８ｂが順に形成されている。
【０００４】第一のIrO2膜６ａ、第一のIr膜６ｂ、第二
のIrO2膜６ｃは所定の大きさにパターニングされてキャ
パシタＱの下部電極６を構成し、また、ＰＺＴ強誘電体
膜７は所定の大きさにパターニングされてキャパシタＱ
の誘電体膜を構成し、さらに第三の酸化イリジウム膜８
ａ、第二のイリジウム膜８ｂも所定の大きさにパターニ
ングされてキャパシタＱの上部電極８を構成する。
のIrO2膜６ｃは所定の大きさにパターニングされてキャ
パシタＱの下部電極６を構成し、また、ＰＺＴ強誘電体
膜７は所定の大きさにパターニングされてキャパシタＱ
の誘電体膜を構成し、さらに第三の酸化イリジウム膜８
ａ、第二のイリジウム膜８ｂも所定の大きさにパターニ
ングされてキャパシタＱの上部電極８を構成する。
【０００５】以上のようなポリシリコンのプラグ５直上
にキャパシタＱを形成する構造は、例えば、1999, Symp
osium on VLSI Technology Digest of Technical Paper
s, pp.141-142 に記載されている。この文献に記載され
ているプラグの材料であるポリシリコンは、タングステ
ンと比較して抵抗が高いので、ロジックデバイスとの混
載には向いていない。
にキャパシタＱを形成する構造は、例えば、1999, Symp
osium on VLSI Technology Digest of Technical Paper
s, pp.141-142 に記載されている。この文献に記載され
ているプラグの材料であるポリシリコンは、タングステ
ンと比較して抵抗が高いので、ロジックデバイスとの混
載には向いていない。
【０００６】
【発明が解決しようとする課題】本発明者は、プラグの
材料として、抵抗が低く、ロジックとの混載が容易なタ
ングステンを採用することを試みている。設計ルールが
０．３５μｍ世代以降の半導体デバイスでは、ＭＯＳト
ランジスタの不純物拡散領域にプラグが接触する面積が
著しく狭まり、プラグと不純物拡散領域との表面コンタ
クト抵抗が例えば１ｋΩレベルにまで達し、歩留まりを
悪化する要因として見逃せなくなったため、不純物拡散
領域表面を高融点金属シリサイド化するいわゆるサリサ
イド技術を用いてコンタクト面における抵抗を下げる工
夫が必須といわれている。
材料として、抵抗が低く、ロジックとの混載が容易なタ
ングステンを採用することを試みている。設計ルールが
０．３５μｍ世代以降の半導体デバイスでは、ＭＯＳト
ランジスタの不純物拡散領域にプラグが接触する面積が
著しく狭まり、プラグと不純物拡散領域との表面コンタ
クト抵抗が例えば１ｋΩレベルにまで達し、歩留まりを
悪化する要因として見逃せなくなったため、不純物拡散
領域表面を高融点金属シリサイド化するいわゆるサリサ
イド技術を用いてコンタクト面における抵抗を下げる工
夫が必須といわれている。
【０００７】しかし、工程を簡略化し、メモリセルデバ
イス、ロジックデバイス等の異なる領域でプラグを一工
程で一気に形成しようとすると、同じ半導体基板面の全
てのプラグ形成予定領域表面も高融点金属シリサイド化
せざるを得ない。この場合、設計ルールが０．３５μｍ
世代以降のデバイスにおいてもたらされる微細化は、プ
ラグを作りつけるべき窓の幅をも狭めてしまうが、一方
で、層間絶縁膜の厚さは絶縁性能を維持し、配線層間の
相互干渉を避けるには、やむなくある程度の厚さを確保
するしかなく、その結果、プラグ用ホールの開口が狭く
て奥行きの深い高アスペクト比になってしまう。このよ
うな高アスペクト比のホールに対してはスパッタリング
を用いてタングステンを形成することには無理がある。
イス、ロジックデバイス等の異なる領域でプラグを一工
程で一気に形成しようとすると、同じ半導体基板面の全
てのプラグ形成予定領域表面も高融点金属シリサイド化
せざるを得ない。この場合、設計ルールが０．３５μｍ
世代以降のデバイスにおいてもたらされる微細化は、プ
ラグを作りつけるべき窓の幅をも狭めてしまうが、一方
で、層間絶縁膜の厚さは絶縁性能を維持し、配線層間の
相互干渉を避けるには、やむなくある程度の厚さを確保
するしかなく、その結果、プラグ用ホールの開口が狭く
て奥行きの深い高アスペクト比になってしまう。このよ
うな高アスペクト比のホールに対してはスパッタリング
を用いてタングステンを形成することには無理がある。
【０００８】例えば、図２(a) に示すように、層間絶縁
膜３の上面とホール４の内面に沿ってバリアメタル膜９
を形成した後に、そのバリアメタル膜９の上にタングス
テン膜１０を形成することになるが、スパッタリング形
成によって高アスペクト比のホール内をタングステン膜
１０で埋めようとすると、ホール４内ではボイド１０ａ
の発生が避けられなくなる。
膜３の上面とホール４の内面に沿ってバリアメタル膜９
を形成した後に、そのバリアメタル膜９の上にタングス
テン膜１０を形成することになるが、スパッタリング形
成によって高アスペクト比のホール内をタングステン膜
１０で埋めようとすると、ホール４内ではボイド１０ａ
の発生が避けられなくなる。
【０００９】そして、そのようなボイド１０ａのある状
態で、SiO2絶縁膜上のタングステンをＣＭＰにより除去
しようとすると、図２(b) に示すように、研磨終了時に
ボイド１０ａの中に研磨剤ｍが入り込んでしまって信頼
性が低下する。あるいは、図２(c) に示すように、ＰＺ
Ｔ強誘電体膜７等を形成した後に、ＰＺＴ特性発現のた
めに酸素雰囲気下で５００〜７００℃の高温でキャパシ
タＱを加熱すると、ボイド１０ａが破裂し、層構成材料
がホール４の周囲に飛散してデバイス性能に致命的な損
傷をもたらし、ひいては歩留まりを低下させる原因とな
る。
態で、SiO2絶縁膜上のタングステンをＣＭＰにより除去
しようとすると、図２(b) に示すように、研磨終了時に
ボイド１０ａの中に研磨剤ｍが入り込んでしまって信頼
性が低下する。あるいは、図２(c) に示すように、ＰＺ
Ｔ強誘電体膜７等を形成した後に、ＰＺＴ特性発現のた
めに酸素雰囲気下で５００〜７００℃の高温でキャパシ
タＱを加熱すると、ボイド１０ａが破裂し、層構成材料
がホール４の周囲に飛散してデバイス性能に致命的な損
傷をもたらし、ひいては歩留まりを低下させる原因とな
る。
【００１０】一方、微細デバイスに対しては、ボイド発
生を防ぐために高温高圧スパッタリング法を用いること
にも無理がある。余分な高温や圧力をかけることは、デ
バイスの他の領域にストレスを及ぼしかねず、歩留まり
を下げる要因となることからである。余分に熱をかけれ
ば、例えばロジックデバイスを高速化させようとして浅
く不純物を導入して形成されたソース／ドレイン領域の
下に金属が突き抜けるまでシリサイド化が深く進んでし
まい、ジャンクション破壊が起こる可能性も高い。
生を防ぐために高温高圧スパッタリング法を用いること
にも無理がある。余分な高温や圧力をかけることは、デ
バイスの他の領域にストレスを及ぼしかねず、歩留まり
を下げる要因となることからである。余分に熱をかけれ
ば、例えばロジックデバイスを高速化させようとして浅
く不純物を導入して形成されたソース／ドレイン領域の
下に金属が突き抜けるまでシリサイド化が深く進んでし
まい、ジャンクション破壊が起こる可能性も高い。
【００１１】また、プラグとして用いようとしているタ
ングステンは、ポリシリコンと比較して酸化されやす
く、また、タングステンの上に直にIrO2膜を形成する
と、それらのコンタクト抵抗が増大する。そこで、下部
電極の最下層として、IrO2膜の下にさらにTiN,WN,TaN ,
Ta, AlSiN, TaSiNのいずれかの導電膜を形成して、IrO2
膜とタングステンプラグとのコンタクト抵抗を低減する
ことが考えられる。
ングステンは、ポリシリコンと比較して酸化されやす
く、また、タングステンの上に直にIrO2膜を形成する
と、それらのコンタクト抵抗が増大する。そこで、下部
電極の最下層として、IrO2膜の下にさらにTiN,WN,TaN ,
Ta, AlSiN, TaSiNのいずれかの導電膜を形成して、IrO2
膜とタングステンプラグとのコンタクト抵抗を低減する
ことが考えられる。
【００１２】しかし、図３に示すように、下部電極の最
下層として酸化されやすい材料膜、例えばTiN 膜６ｄを
採用すると、ＰＺＴ強誘電体膜７のエッチングによるダ
メージからの回復をねらって酸素雰囲気でアニールする
際に、TiN 膜６ｄはその側面方向から酸素が供給されて
酸化してしまってその側部の膜厚が増大してキャパシタ
構成膜に歪みが生じる。例えば、酸素雰囲気中で７００
℃、２０分のアニールを行うと、そのTiN 膜６ｄはその
側面から内方に０．２μｍ程度酸化される。
下層として酸化されやすい材料膜、例えばTiN 膜６ｄを
採用すると、ＰＺＴ強誘電体膜７のエッチングによるダ
メージからの回復をねらって酸素雰囲気でアニールする
際に、TiN 膜６ｄはその側面方向から酸素が供給されて
酸化してしまってその側部の膜厚が増大してキャパシタ
構成膜に歪みが生じる。例えば、酸素雰囲気中で７００
℃、２０分のアニールを行うと、そのTiN 膜６ｄはその
側面から内方に０．２μｍ程度酸化される。
【００１３】その酸化が発生すると、TiN 膜６ｄの周辺
部の膜厚が局部的に増加するので、その上のIrO2膜６ａ
等の平坦性が損なわれる。そのような酸化は、TiN の代
わりにWN,TaN ,Ta, AlSiN のいずれを使用しても生じ
る。ここで、下部電極６を構成するIr膜６ｂは、ＰＺＴ
強誘電体膜７を透過してくる酸素を吸収する機能がある
ので、その下のTiN,WN,TaN ,Ta, AlSiN, TaSiN、Ｗの膜
６ｄの酸化を抑制する機能があるが、側方からの酸化を
抑制することはできない。
部の膜厚が局部的に増加するので、その上のIrO2膜６ａ
等の平坦性が損なわれる。そのような酸化は、TiN の代
わりにWN,TaN ,Ta, AlSiN のいずれを使用しても生じ
る。ここで、下部電極６を構成するIr膜６ｂは、ＰＺＴ
強誘電体膜７を透過してくる酸素を吸収する機能がある
ので、その下のTiN,WN,TaN ,Ta, AlSiN, TaSiN、Ｗの膜
６ｄの酸化を抑制する機能があるが、側方からの酸化を
抑制することはできない。
【００１４】本発明の目的は、ボイドの発生を抑制して
タングステンプラグを形成し、さらに、キャパシタ下部
電極とプラグの間の酸化を防止することができる半導体
記憶装置及びその製造方法を提供することにある。
タングステンプラグを形成し、さらに、キャパシタ下部
電極とプラグの間の酸化を防止することができる半導体
記憶装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記した課題は、半導体
基板の上に形成された絶縁膜と、その絶縁膜に形成され
たホールと、ホールの中で上部に凹部を有するように形
成されたタングステン層と、絶縁膜の上に形成された酸
化イリジウムを有する下部電極と強誘電体膜と上部電極
とからなるキャパシタと、ホールの凹部内に埋め込ま
れ、下部電極とタングステン層とのコンタクト抵抗を低
減したコンタクトメタル層とを有する半導体記憶装置に
よって解決される。
基板の上に形成された絶縁膜と、その絶縁膜に形成され
たホールと、ホールの中で上部に凹部を有するように形
成されたタングステン層と、絶縁膜の上に形成された酸
化イリジウムを有する下部電極と強誘電体膜と上部電極
とからなるキャパシタと、ホールの凹部内に埋め込ま
れ、下部電極とタングステン層とのコンタクト抵抗を低
減したコンタクトメタル層とを有する半導体記憶装置に
よって解決される。
【００１６】上記した半導体記憶装置において、凹部内
で前記コンタクトメタル層の上に形成されたイリジウム
層を有してもよい。また、上記した課題は、半導体基板
の上に絶縁膜を形成する工程と、絶縁膜にホールを形成
する工程と、ホール内面と絶縁膜上面の上にバリアメタ
ル層を形成する工程と、バリアメタル層の上にＣＶＤ法
によってタングステン層を形成して、このタングステン
層をホール内に充填する工程と、研磨、エッチバックの
いずれかによってタングステン層及びバリアメタル層を
絶縁膜上面から除去するとともに、ホール内の上部に凹
部が存在する状態でタングステン層をホール内に残す工
程と、絶縁膜と凹部内にコンタクトメタル層を形成する
工程と、研磨、エッチバックのいずれかによってコンタ
クトメタル層を絶縁膜上から除去して凹部内にのみ残す
工程と、ホールの上に形成されて酸化イリジウムを有す
る下部電極と強誘電体層と上部電極とからなるキャパシ
タを形成する工程とを有する半導体記憶装置の製造方法
によって解決される。この場合、キャパシタの形成後に
キャパシタを酸素含有雰囲気中でアニールしてもよい。
で前記コンタクトメタル層の上に形成されたイリジウム
層を有してもよい。また、上記した課題は、半導体基板
の上に絶縁膜を形成する工程と、絶縁膜にホールを形成
する工程と、ホール内面と絶縁膜上面の上にバリアメタ
ル層を形成する工程と、バリアメタル層の上にＣＶＤ法
によってタングステン層を形成して、このタングステン
層をホール内に充填する工程と、研磨、エッチバックの
いずれかによってタングステン層及びバリアメタル層を
絶縁膜上面から除去するとともに、ホール内の上部に凹
部が存在する状態でタングステン層をホール内に残す工
程と、絶縁膜と凹部内にコンタクトメタル層を形成する
工程と、研磨、エッチバックのいずれかによってコンタ
クトメタル層を絶縁膜上から除去して凹部内にのみ残す
工程と、ホールの上に形成されて酸化イリジウムを有す
る下部電極と強誘電体層と上部電極とからなるキャパシ
タを形成する工程とを有する半導体記憶装置の製造方法
によって解決される。この場合、キャパシタの形成後に
キャパシタを酸素含有雰囲気中でアニールしてもよい。
【００１７】上記した半導体記憶装置の製造方法におい
て、コンタクト層を絶縁膜から除去する前か後に、コン
タクト層の上にイリジウム層を形成する工程と、研磨、
エッチバックのいずれかによってイリジウム層を絶縁膜
上から除去して凹部内でコンタクトメタル層の上にのみ
残す工程とをさらに有してもよい。なお、上記したコン
タクトメタルは、窒化チタン、窒化タングステン、窒化
タンタル、タンタル、窒化アルミニウムシリコン、窒化
タンタルシリコンから選択される。
て、コンタクト層を絶縁膜から除去する前か後に、コン
タクト層の上にイリジウム層を形成する工程と、研磨、
エッチバックのいずれかによってイリジウム層を絶縁膜
上から除去して凹部内でコンタクトメタル層の上にのみ
残す工程とをさらに有してもよい。なお、上記したコン
タクトメタルは、窒化チタン、窒化タングステン、窒化
タンタル、タンタル、窒化アルミニウムシリコン、窒化
タンタルシリコンから選択される。
【００１８】上記した本発明によれば、絶縁膜のホール
内のプラグを構成するタングステン層とキャパシタの下
部電極の間に形成されるコンタクトメタル層をホールの
上部に埋め込むようにした。これにより、キャパシタを
酸素含有雰囲気中でアニールしてもそのコンタクトメタ
ル層が酸素に触れることはなくなり、コンタクトメタル
層の膜厚増加は防止される。
内のプラグを構成するタングステン層とキャパシタの下
部電極の間に形成されるコンタクトメタル層をホールの
上部に埋め込むようにした。これにより、キャパシタを
酸素含有雰囲気中でアニールしてもそのコンタクトメタ
ル層が酸素に触れることはなくなり、コンタクトメタル
層の膜厚増加は防止される。
【００１９】また、そのホール内においてコンタクトメ
タル層の上にイリジウムを埋め込むようにしている。こ
れにより、従来のようにキャパシタ下部電極としてイリ
ジウム層を酸化イリジウム層で挟む構造を採用する必要
はなくなり、その下部電極を酸化イリジウムのみで構成
してキャパシタの層数が減って、絶縁膜上のカバレッジ
が改善される。
タル層の上にイリジウムを埋め込むようにしている。こ
れにより、従来のようにキャパシタ下部電極としてイリ
ジウム層を酸化イリジウム層で挟む構造を採用する必要
はなくなり、その下部電極を酸化イリジウムのみで構成
してキャパシタの層数が減って、絶縁膜上のカバレッジ
が改善される。
【００２０】さらに、絶縁膜のホール内にタングステン
層を形成する際にＣＶＤ法を採用している。したがっ
て、ホール内のタングステン層にボイドが発生すること
が阻止される。
層を形成する際にＣＶＤ法を採用している。したがっ
て、ホール内のタングステン層にボイドが発生すること
が阻止される。
【００２１】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図４(a) は、本発明の第１実施形
態のＦｅＲＡＭセルを示す断面図である。図４(a) にお
いて、シリコン（半導体）基板１１の表面にはメモリセ
ル領域を区画するためのＬＯＣＯＳ層１２が形成され、
そのメモリセル領域にはワード線ＷＬを兼ねたゲート電
極１３ａがシリコン基板１１上にゲート絶縁膜１３ｂを
介して形成されている。また、シリコン基板１１のうち
ゲート電極１３ａの両側方には、不純物拡散層１３ｃ、
１３ｄが形成されている。それらのゲート電極１３、不
純物拡散層１３ｃ，１３ｄ等は、ＭＯＳトランジスタ１
３を構成する。
を図面に基づいて説明する。 （第１の実施の形態）図４(a) は、本発明の第１実施形
態のＦｅＲＡＭセルを示す断面図である。図４(a) にお
いて、シリコン（半導体）基板１１の表面にはメモリセ
ル領域を区画するためのＬＯＣＯＳ層１２が形成され、
そのメモリセル領域にはワード線ＷＬを兼ねたゲート電
極１３ａがシリコン基板１１上にゲート絶縁膜１３ｂを
介して形成されている。また、シリコン基板１１のうち
ゲート電極１３ａの両側方には、不純物拡散層１３ｃ、
１３ｄが形成されている。それらのゲート電極１３、不
純物拡散層１３ｃ，１３ｄ等は、ＭＯＳトランジスタ１
３を構成する。
【００２２】ＭＯＳトランジスタ１３、シリコン基板１
１、ＬＯＣＯＳ層１２は、SiO2よりなる第１絶縁膜１
４、第２絶縁膜１５によって覆われ、その第１、第２絶
縁膜１４，１５には第１に形成された第１のホール１６
を通してビット線ＢＬが第１の不純物拡散層１３ｃに接
続されている。また、ビット線ＢＬと第２絶縁膜１５の
上には、SiO2よりなる第３絶縁膜１７が形成されてい
る。
１、ＬＯＣＯＳ層１２は、SiO2よりなる第１絶縁膜１
４、第２絶縁膜１５によって覆われ、その第１、第２絶
縁膜１４，１５には第１に形成された第１のホール１６
を通してビット線ＢＬが第１の不純物拡散層１３ｃに接
続されている。また、ビット線ＢＬと第２絶縁膜１５の
上には、SiO2よりなる第３絶縁膜１７が形成されてい
る。
【００２３】そして、第１〜第３絶縁膜１４，１５，１
７において第２の不純物拡散層１３ｄの上には、第２の
ホール１８が形成されている。その第２のホール１８の
内面には、チタン、窒化チタンが順に形成されてなる二
層構造のバリアメタル膜１９ａが形成され、さらに、第
２のホール１８の中には、タングステン膜１９ｂとその
上に形成されたコンタクトメタル層１９ｃからなるプラ
グ１９が埋め込まれている。コンタクトメタル層１９ｃ
は、例えば窒化チタン（TiN ）、窒化タングステン（W
N）、窒化タンタル（TaN ）、タンタル（Ta）、窒化ア
ルミニウムシリコン（AlSiN ）、窒化タンタルシリコン
（TaSiN ）のいずれかの導電膜から形成されている。
７において第２の不純物拡散層１３ｄの上には、第２の
ホール１８が形成されている。その第２のホール１８の
内面には、チタン、窒化チタンが順に形成されてなる二
層構造のバリアメタル膜１９ａが形成され、さらに、第
２のホール１８の中には、タングステン膜１９ｂとその
上に形成されたコンタクトメタル層１９ｃからなるプラ
グ１９が埋め込まれている。コンタクトメタル層１９ｃ
は、例えば窒化チタン（TiN ）、窒化タングステン（W
N）、窒化タンタル（TaN ）、タンタル（Ta）、窒化ア
ルミニウムシリコン（AlSiN ）、窒化タンタルシリコン
（TaSiN ）のいずれかの導電膜から形成されている。
【００２４】さらに、第３絶縁膜１７の上には、図４
(b) に示すように、キャパシタ２０を構成する下部電極
２１と強誘電体膜２２と上部電極２３が順に形成され、
その下部電極２１はプラグ１９のコンタクトメタル層１
９ｃに接続されている。下部電極２１は、プラグ１９に
接続される第１の酸化イリジウム（IrO2）層２１ａと、
その上に順に形成される第１のイリジウム（Ir）層２１
ｂと第２の酸化イリジウム層２１ｃとから構成される。
強誘電体膜２２としては、ＰＺＴ、ＰＬＺＴ、ＳＴＢ等
の膜が適用される。また、上部電極２３は、下から順に
形成された第３の酸化イリジウム層２３ａと第２のイリ
ジウム層２３ｂから構成されている。
(b) に示すように、キャパシタ２０を構成する下部電極
２１と強誘電体膜２２と上部電極２３が順に形成され、
その下部電極２１はプラグ１９のコンタクトメタル層１
９ｃに接続されている。下部電極２１は、プラグ１９に
接続される第１の酸化イリジウム（IrO2）層２１ａと、
その上に順に形成される第１のイリジウム（Ir）層２１
ｂと第２の酸化イリジウム層２１ｃとから構成される。
強誘電体膜２２としては、ＰＺＴ、ＰＬＺＴ、ＳＴＢ等
の膜が適用される。また、上部電極２３は、下から順に
形成された第３の酸化イリジウム層２３ａと第２のイリ
ジウム層２３ｂから構成されている。
【００２５】さらに、キャパシタ２０と第３絶縁膜１７
上には絶縁保護膜２４が形成され、その上にはホール２
４ａを通してキャパシタ２０の上部電極２３に接続され
る配線２５が形成されている。以上のような構成のメモ
リセルにおいては、プラグ１９を構成するタングステン
層１９ｂの上にTiN 等よりなるコンタクトメタル層１９
ｃを形成したので、そのコンタクトメタル層１９ｃによ
って第１の酸化イリジウム層２１ａとタングステン層１
９ｂの間の電気抵抗が低減される。しかも、酸化されや
すい材料のコンタクトメタル１９ｃは、第２のホール１
８内のみに形成されてキャパシタ２０によって外部から
遮断されているので、キャパシタ２０の強誘電体膜２２
を酸素アニールする際にコンタクトメタル層１９ｃが酸
化されることがなくなる。
上には絶縁保護膜２４が形成され、その上にはホール２
４ａを通してキャパシタ２０の上部電極２３に接続され
る配線２５が形成されている。以上のような構成のメモ
リセルにおいては、プラグ１９を構成するタングステン
層１９ｂの上にTiN 等よりなるコンタクトメタル層１９
ｃを形成したので、そのコンタクトメタル層１９ｃによ
って第１の酸化イリジウム層２１ａとタングステン層１
９ｂの間の電気抵抗が低減される。しかも、酸化されや
すい材料のコンタクトメタル１９ｃは、第２のホール１
８内のみに形成されてキャパシタ２０によって外部から
遮断されているので、キャパシタ２０の強誘電体膜２２
を酸素アニールする際にコンタクトメタル層１９ｃが酸
化されることがなくなる。
【００２６】なお、下部電極２１において、第１の酸化
イリジウム膜２１ａを省略して第１のイリジウム層２１
ｂを第３絶縁膜１７上に直に形成してもよい。上記した
プラグ１９の形成については、以下の第２、第３実施形
態において説明する。 （第２の実施の形態）図５(a) 〜(d) は、本発明の第２
実施形態を示すメモリセルのプラグ形成工程を示す断面
図であって、図４のＩ−Ｉ線から見た断面図である。
イリジウム膜２１ａを省略して第１のイリジウム層２１
ｂを第３絶縁膜１７上に直に形成してもよい。上記した
プラグ１９の形成については、以下の第２、第３実施形
態において説明する。 （第２の実施の形態）図５(a) 〜(d) は、本発明の第２
実施形態を示すメモリセルのプラグ形成工程を示す断面
図であって、図４のＩ−Ｉ線から見た断面図である。
【００２７】図５(a) に示す状態になるまでの工程を説
明する。まず、シリコン基板１１を覆う第１〜第３絶縁
膜１４，１５，１７を順に形成した後に、フォトリソグ
ラフィー法によりパターニングして不純物拡散層１３ｄ
の上に直径５００ｎｍのホール１８を形成する。SiO2よ
りなる第３絶縁膜１７はＴＥＯＳガスを用いてプラズマ
ＣＶＤ法によって形成される。
明する。まず、シリコン基板１１を覆う第１〜第３絶縁
膜１４，１５，１７を順に形成した後に、フォトリソグ
ラフィー法によりパターニングして不純物拡散層１３ｄ
の上に直径５００ｎｍのホール１８を形成する。SiO2よ
りなる第３絶縁膜１７はＴＥＯＳガスを用いてプラズマ
ＣＶＤ法によって形成される。
【００２８】続いて、スパッタによって、ホール１８の
内面と第３絶縁膜１７の上に膜厚１０ｎｍのチタン層と
膜厚５０ｎｍの窒化チタン層を続けて形成し、これをバ
リアメタル層１９ａとする。さらに、六フッ化タングス
テン(WF6) ガスを用いてＣＶＤ法によりバリアメタル層
１９ａの上にタングステン層１９ｂを形成してホール１
８内に埋め込む。そのタングステン層１９ｃの成長条件
として、成長雰囲気圧力を０．８Torr、成長温度を４０
０℃とし、ガスについてはWF6 ガス流量を３００sccm、
水素(H2)ガス流量を３slm とし、ホール１８内のタング
ステン層１９ｃにはボイドが発生することはない。
内面と第３絶縁膜１７の上に膜厚１０ｎｍのチタン層と
膜厚５０ｎｍの窒化チタン層を続けて形成し、これをバ
リアメタル層１９ａとする。さらに、六フッ化タングス
テン(WF6) ガスを用いてＣＶＤ法によりバリアメタル層
１９ａの上にタングステン層１９ｂを形成してホール１
８内に埋め込む。そのタングステン層１９ｃの成長条件
として、成長雰囲気圧力を０．８Torr、成長温度を４０
０℃とし、ガスについてはWF6 ガス流量を３００sccm、
水素(H2)ガス流量を３slm とし、ホール１８内のタング
ステン層１９ｃにはボイドが発生することはない。
【００２９】次に、図５(b) に示すように、ＣＭＰ法に
よって第３絶縁膜１７上のタングステン層１９ｂとバリ
アメタル層１９ａを除去するとともに、ホール１８内の
上にディシング部１８ａを形成する。このディシング部
１８ａを形成するためにＣＭＰ法の際に柔らかい研磨
布、例えばＳＵＢＡ４００（ローテル社）を使用する。
続いて、図５(c) に示すように、スパッタ法により、Ti
N 、WN、TaN 、Ta、AlSiN 、TaSiN のいずれかをコンタ
クトメタル層１９ｃとしてディシング部１８ａ内と第３
絶縁膜１７上面の上に形成する。
よって第３絶縁膜１７上のタングステン層１９ｂとバリ
アメタル層１９ａを除去するとともに、ホール１８内の
上にディシング部１８ａを形成する。このディシング部
１８ａを形成するためにＣＭＰ法の際に柔らかい研磨
布、例えばＳＵＢＡ４００（ローテル社）を使用する。
続いて、図５(c) に示すように、スパッタ法により、Ti
N 、WN、TaN 、Ta、AlSiN 、TaSiN のいずれかをコンタ
クトメタル層１９ｃとしてディシング部１８ａ内と第３
絶縁膜１７上面の上に形成する。
【００３０】次に、図５(d) に示すように硬い研磨布と
してＯＣ１０００（ローテル社）を使用してコンタクト
メタル層１９ｃを研磨して平坦化することにより、第３
絶縁膜１７の上面上からコンタクトメタル層１９ｃを除
去するとともに、ディシング部１８ａを埋め込むように
コンタクトメタル層１９ｃを残す。以上によりホール１
８内のプラグ１９の形成が終了する。
してＯＣ１０００（ローテル社）を使用してコンタクト
メタル層１９ｃを研磨して平坦化することにより、第３
絶縁膜１７の上面上からコンタクトメタル層１９ｃを除
去するとともに、ディシング部１８ａを埋め込むように
コンタクトメタル層１９ｃを残す。以上によりホール１
８内のプラグ１９の形成が終了する。
【００３１】この後に、図４(b) に示すような下部電極
２１を構成するIrO2層２１ａ、Ir層２１ｂ、IrO2層２１
ｃを順に形成し、その上に強誘電体膜２２を形成し、さ
らにその上に上部電極２３を構成するIrO2層２３ａ、Ir
層２３ｂを順に形成する。IrO2層２１ａ，２１ｃ，２３
ａとIr層２１ｂ，２３ｂはスパッタ法により形成され、
強誘電体膜２２を構成するＰＺＴはゾルゲル法により形
成される。
２１を構成するIrO2層２１ａ、Ir層２１ｂ、IrO2層２１
ｃを順に形成し、その上に強誘電体膜２２を形成し、さ
らにその上に上部電極２３を構成するIrO2層２３ａ、Ir
層２３ｂを順に形成する。IrO2層２１ａ，２１ｃ，２３
ａとIr層２１ｂ，２３ｂはスパッタ法により形成され、
強誘電体膜２２を構成するＰＺＴはゾルゲル法により形
成される。
【００３２】また、ＰＺＴを形成した後には、酸素雰囲
気中でアニールを施してＰＺＴを結晶化させる。さら
に、下部電極２１、ＰＺＴ強誘電体膜２２、上部電極２
３を成膜した後に、それらをフォトリソグラフィー法に
より図４(b) に示したようなキャパシタの形状にパター
ニングし、その後に、酸素雰囲気中でキャパシタ２０を
温度７００℃程度でアニールしてキャパシタ特性を回復
させる。
気中でアニールを施してＰＺＴを結晶化させる。さら
に、下部電極２１、ＰＺＴ強誘電体膜２２、上部電極２
３を成膜した後に、それらをフォトリソグラフィー法に
より図４(b) に示したようなキャパシタの形状にパター
ニングし、その後に、酸素雰囲気中でキャパシタ２０を
温度７００℃程度でアニールしてキャパシタ特性を回復
させる。
【００３３】以上のような工程により形成されたメモリ
セルは、図４(b) に示したように、プラグ１９を構成す
るタングステン層１９ｂと下部電極２１を構成するIrO2
層２１ａの間に形成されるコンタクトメタル層１９ｃが
ホール１８中に完全に埋め込まれるので、キャパシタ形
成後に酸素含有雰囲気中で高温アニール処理が施されて
もコンタクトメタル層１９ｃが酸化されることがなくな
る。これにより、図３に示したようなキャパシタ形成後
の下部電極２１の周辺部での持ち上がりが無くなる。
セルは、図４(b) に示したように、プラグ１９を構成す
るタングステン層１９ｂと下部電極２１を構成するIrO2
層２１ａの間に形成されるコンタクトメタル層１９ｃが
ホール１８中に完全に埋め込まれるので、キャパシタ形
成後に酸素含有雰囲気中で高温アニール処理が施されて
もコンタクトメタル層１９ｃが酸化されることがなくな
る。これにより、図３に示したようなキャパシタ形成後
の下部電極２１の周辺部での持ち上がりが無くなる。
【００３４】また、プラグ１９を構成するタングステン
層１９ｂをＣＶＤ法により形成したので、ホール１８内
でのタングステン層１９ｂにはボイドが発生しなくな
り、プラグ１９への汚物の混入やプラグ１９の加熱の際
の破裂が防止される。 （第３の実施の形態）本実施形態では、第２実施形態と
異なるプラグの形成方法について図６(a) 〜(d) に基づ
いて説明する。なお、図６において、図５と同じ符号は
同じ要素を示している。
層１９ｂをＣＶＤ法により形成したので、ホール１８内
でのタングステン層１９ｂにはボイドが発生しなくな
り、プラグ１９への汚物の混入やプラグ１９の加熱の際
の破裂が防止される。 （第３の実施の形態）本実施形態では、第２実施形態と
異なるプラグの形成方法について図６(a) 〜(d) に基づ
いて説明する。なお、図６において、図５と同じ符号は
同じ要素を示している。
【００３５】まず、図６(a) に示すように、シリコン基
板１１を覆う第１〜第３絶縁膜１４，１５，１７を順に
形成した後に、フォトリソグラフィー法によりパターニ
ングして不純物拡散層１３ｄの上にホール１８を形成す
る。続いて、スパッタによって、ホール１８の内面と第
３絶縁膜１７の上にチタン層と窒化チタン層を続けて形
成し、これをバリアメタル層１９ａとする。さらに、Ｃ
ＶＤ法によりバリアメタル層１９ａの上にタングステン
層１９ｂを形成してホール１８内に埋め込む。
板１１を覆う第１〜第３絶縁膜１４，１５，１７を順に
形成した後に、フォトリソグラフィー法によりパターニ
ングして不純物拡散層１３ｄの上にホール１８を形成す
る。続いて、スパッタによって、ホール１８の内面と第
３絶縁膜１７の上にチタン層と窒化チタン層を続けて形
成し、これをバリアメタル層１９ａとする。さらに、Ｃ
ＶＤ法によりバリアメタル層１９ａの上にタングステン
層１９ｂを形成してホール１８内に埋め込む。
【００３６】なお、それらの層の形成方法や形成条件
は、第２実施形態と同じである。次に、図６(b) に示す
ように、エッチバックによって第３絶縁膜１７上のタン
グステン層１９ｂとバリアメタル層１９ａを除去し、さ
らに、ホール１８内の上に深さ２００ｎｍ程度の溝１８
ｂを形成する。この場合のエッチング条件として例えば
SF6 とN2の混合ガスを用いる。
は、第２実施形態と同じである。次に、図６(b) に示す
ように、エッチバックによって第３絶縁膜１７上のタン
グステン層１９ｂとバリアメタル層１９ａを除去し、さ
らに、ホール１８内の上に深さ２００ｎｍ程度の溝１８
ｂを形成する。この場合のエッチング条件として例えば
SF6 とN2の混合ガスを用いる。
【００３７】続いて、図６(c) に示すように、スパッタ
法により、TiN 、WN、TaN 、Ta、AlSiN 、TaSiN のいず
れかをコンタクトメタル層１９ｃとしてディシング部１
８ａ内と第３絶縁膜１７上面の上に形成する。次に、図
６(d) に示すように、硬い研磨布としてＩＣ１０００
（ローテル社）を使用してコンタクトメタル層１９ｃを
研磨して平坦化することにより、第３絶縁膜１７の上面
上からコンタクトメタル層１９ｃを除去するとともに、
ディシング部１８ａの中にディッシングが生じないよう
にコンタクトメタル層１９ｃを残すようにする。
法により、TiN 、WN、TaN 、Ta、AlSiN 、TaSiN のいず
れかをコンタクトメタル層１９ｃとしてディシング部１
８ａ内と第３絶縁膜１７上面の上に形成する。次に、図
６(d) に示すように、硬い研磨布としてＩＣ１０００
（ローテル社）を使用してコンタクトメタル層１９ｃを
研磨して平坦化することにより、第３絶縁膜１７の上面
上からコンタクトメタル層１９ｃを除去するとともに、
ディシング部１８ａの中にディッシングが生じないよう
にコンタクトメタル層１９ｃを残すようにする。
【００３８】以上によりホール１８内のプラグ１９の形
成が終了する。この後に、第２実施形態で説明したよう
な工程でキャパシタ２０を形成する。以上のような工程
によれば、図４(b) に示したように、プラグ１９を構成
するタングステン層１９ｂと下部電極２１を構成するIr
O2層２１ａの間に形成されたコンタクトメタル層１９ｃ
がホール１８中に埋め込まれた状態になるので、キャパ
シタ形成後の酸素含有雰囲気中での高温のアニール処理
が施されてもコンタクトメタル層１９ｃが酸化されるこ
とがなくなる。従って、図３に示したようなキャパシタ
形成後の下部電極２１の周辺部での持ち上がりが無くな
る。
成が終了する。この後に、第２実施形態で説明したよう
な工程でキャパシタ２０を形成する。以上のような工程
によれば、図４(b) に示したように、プラグ１９を構成
するタングステン層１９ｂと下部電極２１を構成するIr
O2層２１ａの間に形成されたコンタクトメタル層１９ｃ
がホール１８中に埋め込まれた状態になるので、キャパ
シタ形成後の酸素含有雰囲気中での高温のアニール処理
が施されてもコンタクトメタル層１９ｃが酸化されるこ
とがなくなる。従って、図３に示したようなキャパシタ
形成後の下部電極２１の周辺部での持ち上がりが無くな
る。
【００３９】また、プラグ１９を構成するタングステン
層１９ｂをＣＶＤ法により形成したので、ホール１８内
のタングステン層１９ｂにはボイドが発生しなくなり、
プラグ１９への汚物の混入や加熱の際のプラグ１９の破
裂が防止される。 （第４の実施の形態）図７(a) は、本発明の第１実施形
態のＦｅＲＡＭセルを示す断面図であり、図４(a) と同
じ符号は同じ要素を示している。
層１９ｂをＣＶＤ法により形成したので、ホール１８内
のタングステン層１９ｂにはボイドが発生しなくなり、
プラグ１９への汚物の混入や加熱の際のプラグ１９の破
裂が防止される。 （第４の実施の形態）図７(a) は、本発明の第１実施形
態のＦｅＲＡＭセルを示す断面図であり、図４(a) と同
じ符号は同じ要素を示している。
【００４０】図７(a) において、シリコン（半導体）基
板１１の表面にはメモリセル領域を区画するためのＬＯ
ＣＯＳ層１２が形成され、そのメモリセル領域にはワー
ド線ＷＬを兼ねたゲート電極１３ａがシリコン基板１１
上にゲート絶縁膜１３ｂを介して形成されている。ま
た、シリコン基板１１のうちゲート電極１３ａの両側方
には、不純物拡散層１３ｃ、１３ｄが形成されている。
それらのゲート電極１３、不純物拡散層１３ｃ，１３ｄ
等は、ＭＯＳトランジスタ１３を構成する。
板１１の表面にはメモリセル領域を区画するためのＬＯ
ＣＯＳ層１２が形成され、そのメモリセル領域にはワー
ド線ＷＬを兼ねたゲート電極１３ａがシリコン基板１１
上にゲート絶縁膜１３ｂを介して形成されている。ま
た、シリコン基板１１のうちゲート電極１３ａの両側方
には、不純物拡散層１３ｃ、１３ｄが形成されている。
それらのゲート電極１３、不純物拡散層１３ｃ，１３ｄ
等は、ＭＯＳトランジスタ１３を構成する。
【００４１】ＭＯＳトランジスタ１３、シリコン基板１
１、ＬＯＣＯＳ層１２は、SiO2よりなる第１絶縁膜１
４、第２絶縁膜１５によって覆われ、その第１、第２絶
縁膜１４，１５には第１に形成された第１のホール１６
を通してビット線ＢＬが第１の不純物拡散層１３ｃに接
続されている。また、ビット線ＢＬと第２絶縁膜１５の
上には、SiO2よりなる第３絶縁膜１７が形成されてい
る。
１、ＬＯＣＯＳ層１２は、SiO2よりなる第１絶縁膜１
４、第２絶縁膜１５によって覆われ、その第１、第２絶
縁膜１４，１５には第１に形成された第１のホール１６
を通してビット線ＢＬが第１の不純物拡散層１３ｃに接
続されている。また、ビット線ＢＬと第２絶縁膜１５の
上には、SiO2よりなる第３絶縁膜１７が形成されてい
る。
【００４２】そして、第１〜第３絶縁膜１４，１５，１
７において第２の不純物拡散層１３ｄの上には、第２の
ホール１８が形成されている。その第２のホール１８の
内面には、チタン、窒化チタンが順に形成されてなる二
層構造のバリアメタル膜３０ａが形成され、さらに、第
２のホール１８の中には、タングステン膜３０ｂとその
上に形成されたコンタクトメタル層３０ｃとイリジウム
層３０ｄが順に形成され、それらによりホール１８内に
はプラグ３０が埋め込まれている。コンタクトメタル層
３０ｃは、例えばTiN,WN,TaN ,Ta, AlSiN, TaSiNのいず
れかの導電膜から形成されている。
７において第２の不純物拡散層１３ｄの上には、第２の
ホール１８が形成されている。その第２のホール１８の
内面には、チタン、窒化チタンが順に形成されてなる二
層構造のバリアメタル膜３０ａが形成され、さらに、第
２のホール１８の中には、タングステン膜３０ｂとその
上に形成されたコンタクトメタル層３０ｃとイリジウム
層３０ｄが順に形成され、それらによりホール１８内に
はプラグ３０が埋め込まれている。コンタクトメタル層
３０ｃは、例えばTiN,WN,TaN ,Ta, AlSiN, TaSiNのいず
れかの導電膜から形成されている。
【００４３】さらに、第３絶縁膜１７の上には、図７
(b) に示すように、キャパシタ３１を構成する下部電極
３２、強誘電体膜３３、上部電極３４が順に形成されて
いる。下部電極３２は第１の酸化イリジウム（IrO2）層
から構成され、強誘電体膜３３はＰＺＴ、ＰＬＺＴ、Ｓ
ＢＴ等から構成され、また、上部電極３４は、下から順
に形成された酸化イリジウム層３４ａとイリジウム層３
４ｂから構成されている。
(b) に示すように、キャパシタ３１を構成する下部電極
３２、強誘電体膜３３、上部電極３４が順に形成されて
いる。下部電極３２は第１の酸化イリジウム（IrO2）層
から構成され、強誘電体膜３３はＰＺＴ、ＰＬＺＴ、Ｓ
ＢＴ等から構成され、また、上部電極３４は、下から順
に形成された酸化イリジウム層３４ａとイリジウム層３
４ｂから構成されている。
【００４４】さらに、キャパシタ３１と第３絶縁膜１７
上には絶縁保護膜２４が形成され、その上にはホール２
４ａを通してキャパシタ３１の上部電極３４に接続され
る配線２５が形成されている。以上のような構成のメモ
リセルにおいては、プラグ３０を構成するタングステン
層３０ｂの上にTiN 等よりなるコンタクトメタル層３０
ｃとイリジウム層３０ｄを形成したので、そのコンタク
トメタル層１９ｃによってイリジウム層３０ｄとタング
ステン層３０ｂの間の電気抵抗が低減される。しかも、
酸化されやすい材料のコンタクトメタル３０ｃは、第２
のホール１８内のみに形成されてキャパシタ３１によっ
て外部から遮断されているので、キャパシタ３１の強誘
電体膜３３を酸素アニールする際にコンタクトメタル層
３０ｃが酸化されることがなくなる。
上には絶縁保護膜２４が形成され、その上にはホール２
４ａを通してキャパシタ３１の上部電極３４に接続され
る配線２５が形成されている。以上のような構成のメモ
リセルにおいては、プラグ３０を構成するタングステン
層３０ｂの上にTiN 等よりなるコンタクトメタル層３０
ｃとイリジウム層３０ｄを形成したので、そのコンタク
トメタル層１９ｃによってイリジウム層３０ｄとタング
ステン層３０ｂの間の電気抵抗が低減される。しかも、
酸化されやすい材料のコンタクトメタル３０ｃは、第２
のホール１８内のみに形成されてキャパシタ３１によっ
て外部から遮断されているので、キャパシタ３１の強誘
電体膜３３を酸素アニールする際にコンタクトメタル層
３０ｃが酸化されることがなくなる。
【００４５】さらに、コンタクトメタル層３０ｃの酸化
を防止するためにその上に形成されるイリジウム層３０
ｄも併せてホール１８内にのみ残すようにしたので、イ
リジウムと第３絶縁膜との密着性を向上させるために形
成される酸化イリジウムが一層不要となる。上記したプ
ラグ３０の形成については、以下の第５、第６実施形態
において説明する。 （第５の実施の形態）図８(a) 〜(d) は、本発明の第５
実施形態を示すメモリセルのプラグ形成工程を示す断面
図であって、図７のII−II線から見た断面図である。
を防止するためにその上に形成されるイリジウム層３０
ｄも併せてホール１８内にのみ残すようにしたので、イ
リジウムと第３絶縁膜との密着性を向上させるために形
成される酸化イリジウムが一層不要となる。上記したプ
ラグ３０の形成については、以下の第５、第６実施形態
において説明する。 （第５の実施の形態）図８(a) 〜(d) は、本発明の第５
実施形態を示すメモリセルのプラグ形成工程を示す断面
図であって、図７のII−II線から見た断面図である。
【００４６】図８(a) に示す状態になるまでの工程を説
明する。この工程は、第２実施形態で説明したと同じ工
程とする。即ち、シリコン基板１１を覆う第１〜第３絶
縁膜１４，１５，１７を順に形成した後に、フォトリソ
グラフィー法によりパターニングして不純物拡散層１３
ｄの上にホール１８を形成する。続いて、スパッタによ
って、ホール１８の内面と第３絶縁膜１７の上にチタン
層と窒化チタン層を続けて形成し、これをバリアメタル
層３０ａとする。さらに、バリアメタル層３０ａ上にタ
ングステン層３０ｂをＣＶＤ法により形成してホール１
８内に埋め込む。
明する。この工程は、第２実施形態で説明したと同じ工
程とする。即ち、シリコン基板１１を覆う第１〜第３絶
縁膜１４，１５，１７を順に形成した後に、フォトリソ
グラフィー法によりパターニングして不純物拡散層１３
ｄの上にホール１８を形成する。続いて、スパッタによ
って、ホール１８の内面と第３絶縁膜１７の上にチタン
層と窒化チタン層を続けて形成し、これをバリアメタル
層３０ａとする。さらに、バリアメタル層３０ａ上にタ
ングステン層３０ｂをＣＶＤ法により形成してホール１
８内に埋め込む。
【００４７】次に、図８(b) に示すように、エッチバッ
クによって第３絶縁膜１７上のタングステン層３０ｂと
バリアメタル層３０ａを除去するとともに、ホール１８
内の上に深さ３００ｎｍ程度の凹部１８ｃを形成する。
続いて、図８(c) に示すように、スパッタ法により、Ti
N 、WN、TaN 、Ta、AlSiN 、TaSiN のいずれかをコンタ
クトメタル層３０ｃとして凹部１８ｃ内と第３絶縁膜１
７上面の上に形成した後に、スパッタ法によりイリジウ
ム層３０ｄを３００ｎｍの厚さに形成する。
クによって第３絶縁膜１７上のタングステン層３０ｂと
バリアメタル層３０ａを除去するとともに、ホール１８
内の上に深さ３００ｎｍ程度の凹部１８ｃを形成する。
続いて、図８(c) に示すように、スパッタ法により、Ti
N 、WN、TaN 、Ta、AlSiN 、TaSiN のいずれかをコンタ
クトメタル層３０ｃとして凹部１８ｃ内と第３絶縁膜１
７上面の上に形成した後に、スパッタ法によりイリジウ
ム層３０ｄを３００ｎｍの厚さに形成する。
【００４８】次に、図８(d) に示すように、硬い研磨布
としてＩＣ１０００（ローテル社）を使用してコンタク
トメタル層３０ｃとイリジウム層３０ｄを研磨して平坦
化することにより、第３絶縁膜１７の上面上からそれら
の層３０ｃ，３０ｄを除去するとともに、凹部１８ａを
埋め込むようにそれらの層３０ｃ，３０ｄを残す。以上
によりホール１８内のプラグ３０の形成が終了する。
としてＩＣ１０００（ローテル社）を使用してコンタク
トメタル層３０ｃとイリジウム層３０ｄを研磨して平坦
化することにより、第３絶縁膜１７の上面上からそれら
の層３０ｃ，３０ｄを除去するとともに、凹部１８ａを
埋め込むようにそれらの層３０ｃ，３０ｄを残す。以上
によりホール１８内のプラグ３０の形成が終了する。
【００４９】この後に、図７(b) に示すような下部電極
３２を構成するIrO2層を形成し、その上に強誘電体膜３
３を形成し、さらにその上に上部電極３４を構成するIr
O2層３４ａ、Ir層３４ｂを順に形成する。IrO2層とIr層
はスパッタ法により形成され、強誘電体膜３３を構成す
るＰＺＴはゾルゲル法により形成される。
３２を構成するIrO2層を形成し、その上に強誘電体膜３
３を形成し、さらにその上に上部電極３４を構成するIr
O2層３４ａ、Ir層３４ｂを順に形成する。IrO2層とIr層
はスパッタ法により形成され、強誘電体膜３３を構成す
るＰＺＴはゾルゲル法により形成される。
【００５０】また、ＰＺＴを形成した後には、酸素雰囲
気中でアニールを施してＰＺＴを結晶化させる。さら
に、下部電極３２、ＰＺＴ強誘電体膜３３、上部電極３
４を成膜した後に、それらをフォトリソグラフィー法に
より図７(b) に示したようなキャパシタ３１の形状にパ
ターニングし、その後に、酸素雰囲気中でキャパシタ３
１を温度７００℃程度でアニールしてキャパシタ特性を
回復させる。
気中でアニールを施してＰＺＴを結晶化させる。さら
に、下部電極３２、ＰＺＴ強誘電体膜３３、上部電極３
４を成膜した後に、それらをフォトリソグラフィー法に
より図７(b) に示したようなキャパシタ３１の形状にパ
ターニングし、その後に、酸素雰囲気中でキャパシタ３
１を温度７００℃程度でアニールしてキャパシタ特性を
回復させる。
【００５１】以上のような工程により形成されたメモリ
セルは、図７(b) に示したように、プラグ３０を構成す
るタングステン層３０ｂと下部電極３２を構成するIrO2
層の間に形成されるコンタクトメタル層１９ｃがホール
１８中に完全に埋め込まれるので、キャパシタ形成後に
酸素含有雰囲気中で高温アニール処理が施されてもコン
タクトメタル層３０ｃが酸化されることがなくなる。こ
れにより、図３に示したようなキャパシタ形成後の下部
電極２１の周辺部での持ち上がりが無くなる。
セルは、図７(b) に示したように、プラグ３０を構成す
るタングステン層３０ｂと下部電極３２を構成するIrO2
層の間に形成されるコンタクトメタル層１９ｃがホール
１８中に完全に埋め込まれるので、キャパシタ形成後に
酸素含有雰囲気中で高温アニール処理が施されてもコン
タクトメタル層３０ｃが酸化されることがなくなる。こ
れにより、図３に示したようなキャパシタ形成後の下部
電極２１の周辺部での持ち上がりが無くなる。
【００５２】また、第１実施形態でキャパシタ下部電極
を構成していたイリジウム層３０ｄをホール１８内に埋
め込んだので、その下部電極の最下層として形成してい
た酸化イリジウム膜の形成が不要になり、キャパシタを
薄くすることが可能になる。さらに、プラグ３０を構成
するタングステン層３０ｂをＣＶＤ法により形成したの
で、ホール１８内でのタングステン層３０ｂにはボイド
が発生しなくなり、プラグ３０への汚物の混入やプラグ
３０の加熱の際の破裂が防止される。 （第６の実施の形態）本実施形態では、第５実施形態と
異なるプラグの形成方法について図９、図１０に基づい
て説明する。なお、図９，図１０において、図８と同じ
符号は同じ要素を示している。
を構成していたイリジウム層３０ｄをホール１８内に埋
め込んだので、その下部電極の最下層として形成してい
た酸化イリジウム膜の形成が不要になり、キャパシタを
薄くすることが可能になる。さらに、プラグ３０を構成
するタングステン層３０ｂをＣＶＤ法により形成したの
で、ホール１８内でのタングステン層３０ｂにはボイド
が発生しなくなり、プラグ３０への汚物の混入やプラグ
３０の加熱の際の破裂が防止される。 （第６の実施の形態）本実施形態では、第５実施形態と
異なるプラグの形成方法について図９、図１０に基づい
て説明する。なお、図９，図１０において、図８と同じ
符号は同じ要素を示している。
【００５３】まず、図９(a) に示すように、シリコン基
板１１を覆う第１〜第３絶縁膜１４，１５，１７を順に
形成した後に、フォトリソグラフィー法によりパターニ
ングして不純物拡散層１３ｄの上にホール１８を形成す
る。続いて、スパッタによって、ホール１８の内面と第
３絶縁膜１７の上にチタン層と窒化チタン層を続けて形
成し、これをバリアメタル層３０ａとする。さらに、バ
リアメタル層３０ａの上にタングステン層３０ｂをＣＶ
Ｄ法により形成してホール１８内に埋め込む。
板１１を覆う第１〜第３絶縁膜１４，１５，１７を順に
形成した後に、フォトリソグラフィー法によりパターニ
ングして不純物拡散層１３ｄの上にホール１８を形成す
る。続いて、スパッタによって、ホール１８の内面と第
３絶縁膜１７の上にチタン層と窒化チタン層を続けて形
成し、これをバリアメタル層３０ａとする。さらに、バ
リアメタル層３０ａの上にタングステン層３０ｂをＣＶ
Ｄ法により形成してホール１８内に埋め込む。
【００５４】なお、それらの層の形成方法や形成条件
は、第２実施形態と同じである。次に、図９(b) に示す
ように、研磨によって第３絶縁膜１７上のタングステン
層３０ｂとバリアメタル層３０ａを除去し、ホール１８
内にのみ残す。その研磨の際には、硬い研磨布としてＩ
Ｃ１０００（ローテル社）を使用する。次に、図９(c)
に示すように、ホール１８内のタングステン層３０ｂと
バリアメタル層３０ａの上層部をエッチバックにより除
去することにより、深さ３００ｎｍ程度の凹部１８ｄを
形成する。この場合のエッチング条件として、例えばア
ルゴンガスを用いる。
は、第２実施形態と同じである。次に、図９(b) に示す
ように、研磨によって第３絶縁膜１７上のタングステン
層３０ｂとバリアメタル層３０ａを除去し、ホール１８
内にのみ残す。その研磨の際には、硬い研磨布としてＩ
Ｃ１０００（ローテル社）を使用する。次に、図９(c)
に示すように、ホール１８内のタングステン層３０ｂと
バリアメタル層３０ａの上層部をエッチバックにより除
去することにより、深さ３００ｎｍ程度の凹部１８ｄを
形成する。この場合のエッチング条件として、例えばア
ルゴンガスを用いる。
【００５５】続いて、図９(d) に示すように、スパッタ
法により、TiN 、WN、TaN 、Ta、AlSiN 、TaSiN のいず
れかをコンタクトメタル層３０ｃとして凹部１８ｄ内と
第３絶縁膜１７上面の上に３００ｎｍの厚さに形成す
る。次に、図１０(a) に示すように、コンタクトメタル
層３０ｃを研磨して凹部１８ｄの中にのみ残す。
法により、TiN 、WN、TaN 、Ta、AlSiN 、TaSiN のいず
れかをコンタクトメタル層３０ｃとして凹部１８ｄ内と
第３絶縁膜１７上面の上に３００ｎｍの厚さに形成す
る。次に、図１０(a) に示すように、コンタクトメタル
層３０ｃを研磨して凹部１８ｄの中にのみ残す。
【００５６】さらに、図１０(b) に示すように、スパッ
タ法によりイリジウム層３０ｄを形成して凹部１８ｄを
完全に埋め込むようにする。そして、第３絶縁膜１７上
に形成されたイリジウム層３０ｄを図１０(c) に示すよ
うに研磨、除去する。以上によりホール１８内のプラグ
３０の形成が終了する。この後に、第５実施形態で説明
したような工程でキャパシタ２０を形成する。
タ法によりイリジウム層３０ｄを形成して凹部１８ｄを
完全に埋め込むようにする。そして、第３絶縁膜１７上
に形成されたイリジウム層３０ｄを図１０(c) に示すよ
うに研磨、除去する。以上によりホール１８内のプラグ
３０の形成が終了する。この後に、第５実施形態で説明
したような工程でキャパシタ２０を形成する。
【００５７】以上のような工程によれば、図７(b) に示
したように、プラグ３０を構成するタングステン層３０
ｂと下部電極３２を構成するIrO2層の間に形成されたコ
ンタクトメタル層３０ｃがホール１８中に埋め込まれた
状態になるので、キャパシタ形成後の酸素含有雰囲気中
での高温のアニール処理が施されてもコンタクトメタル
層１９ｃが酸化されることがなくなる。従って、図３に
示したようなキャパシタ形成後の下部電極３２の周辺部
での持ち上がりが無くなる。
したように、プラグ３０を構成するタングステン層３０
ｂと下部電極３２を構成するIrO2層の間に形成されたコ
ンタクトメタル層３０ｃがホール１８中に埋め込まれた
状態になるので、キャパシタ形成後の酸素含有雰囲気中
での高温のアニール処理が施されてもコンタクトメタル
層１９ｃが酸化されることがなくなる。従って、図３に
示したようなキャパシタ形成後の下部電極３２の周辺部
での持ち上がりが無くなる。
【００５８】また、第１実施形態でキャパシタ下部電極
を構成していたイリジウム層３０ｄをホール１８内に埋
め込んだので、その下部電極の最下層として形成してい
た酸化イリジウム膜の形成が不要になり、キャパシタを
薄くすることが可能になる。
を構成していたイリジウム層３０ｄをホール１８内に埋
め込んだので、その下部電極の最下層として形成してい
た酸化イリジウム膜の形成が不要になり、キャパシタを
薄くすることが可能になる。
【００５９】
【発明の効果】以上述べたように本発明によれば、絶縁
膜のホール内のプラグを構成するタングステン層とキャ
パシタの下部電極の間に形成されるコンタクトメタル層
をホールの上部に埋め込むようにしたので、キャパシタ
を酸素含有雰囲気中でアニールしてもそのコンタクトメ
タル層は酸素に触れることはなく、コンタクトメタル層
の膜厚増加を防止することができる。
膜のホール内のプラグを構成するタングステン層とキャ
パシタの下部電極の間に形成されるコンタクトメタル層
をホールの上部に埋め込むようにしたので、キャパシタ
を酸素含有雰囲気中でアニールしてもそのコンタクトメ
タル層は酸素に触れることはなく、コンタクトメタル層
の膜厚増加を防止することができる。
【００６０】そのホール内においてコンタクトメタル層
の上にイリジウムを埋め込むようにしたので、従来のよ
うにキャパシタ下部電極としてイリジウム層を酸化イリ
ジウム層で挟む構造を採用する必要はなくなり、その下
部電極を酸化イリジウムのみで構成してキャパシタの層
数が減って、絶縁膜上のカバレッジを改善することがで
きる。
の上にイリジウムを埋め込むようにしたので、従来のよ
うにキャパシタ下部電極としてイリジウム層を酸化イリ
ジウム層で挟む構造を採用する必要はなくなり、その下
部電極を酸化イリジウムのみで構成してキャパシタの層
数が減って、絶縁膜上のカバレッジを改善することがで
きる。
【００６１】また、絶縁膜のホール内にタングステン層
を形成する際にＣＶＤ法を採用したので、ホール内のタ
ングステン層にボイドが発生することを防止することが
できる。
を形成する際にＣＶＤ法を採用したので、ホール内のタ
ングステン層にボイドが発生することを防止することが
できる。
【図１】従来技術を示すメモリセルの断面図である。
【図２】従来技術のメモリセルのプラグの形成工程を示
す断面図である。
す断面図である。
【図３】従来技術のメモリセルのキャパシタの酸素アニ
ール後の状態を示す断面図である。
ール後の状態を示す断面図である。
【図４】本発明の第１実施形態に係るメモリセルの断面
図である。
図である。
【図５】本発明の第２実施形態に係るメモリセル用プラ
グの形成工程を示す断面図である。
グの形成工程を示す断面図である。
【図６】本発明の第３実施形態に係るメモリセル用プラ
グの形成工程を示す断面図である。
グの形成工程を示す断面図である。
【図７】本発明の第４実施形態に係るメモリセルの断面
図である。
図である。
【図８】本発明の第５実施形態に係るメモリセル用プラ
グの形成工程を示す断面図である。
グの形成工程を示す断面図である。
【図９】本発明の第６実施形態に係るメモリセル用プラ
グの形成工程を示す断面図（その１）である。
グの形成工程を示す断面図（その１）である。
【図10】本発明の第６実施形態に係るメモリセル用プラ
グの形成工程を示す断面図（その２）である。
グの形成工程を示す断面図（その２）である。
１１…シリコン基板（半導体基板）１２…ＬＯＣＯＳ、
１３…ＭＯＳトランジスタ、１４…第１絶縁膜、１５…
第２絶縁膜、１７…第３絶縁膜、１８…ホール、１８ａ
…ディシング部、１８ｂ，１８ｃ…凹部、１９…プラ
グ、１９ａ…バリアメタル層、１９ｂ…タングステン
層、１９ｃ…コンタクトメタル層、２０…キャパシタ、
２１…下部電極、２１ａ，２１ｃ…酸化イリジウム層、
２１ｂ…イリジウム層、２２…強誘電体層、２３…上部
電極、２３ａ…酸化イリジウム層、２３ｂ…イリジウム
層、３０…プラグ、３０ａ…バリアメタル層、３０ｂ…
タングステン層、３０ｃ…コンタクトメタル層、３０ｄ
…イリジウム層、３１…キャパシタ、３２…下部電極、
３３…強誘電体層、３４…上部電極。
１３…ＭＯＳトランジスタ、１４…第１絶縁膜、１５…
第２絶縁膜、１７…第３絶縁膜、１８…ホール、１８ａ
…ディシング部、１８ｂ，１８ｃ…凹部、１９…プラ
グ、１９ａ…バリアメタル層、１９ｂ…タングステン
層、１９ｃ…コンタクトメタル層、２０…キャパシタ、
２１…下部電極、２１ａ，２１ｃ…酸化イリジウム層、
２１ｂ…イリジウム層、２２…強誘電体層、２３…上部
電極、２３ａ…酸化イリジウム層、２３ｂ…イリジウム
層、３０…プラグ、３０ａ…バリアメタル層、３０ｂ…
タングステン層、３０ｃ…コンタクトメタル層、３０ｄ
…イリジウム層、３１…キャパシタ、３２…下部電極、
３３…強誘電体層、３４…上部電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 昭男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 ケリー アンドリュー 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F083 FR02 GA21 JA14 JA15 JA36 JA39 JA40 JA42 MA17 NA08 PR21 PR22 PR33 PR39 PR40
Claims (7)
- 【請求項１】半導体基板の上に形成された絶縁膜と、 前記絶縁膜に形成されたホールと、 前記ホールの中で上部に凹部を有するように形成された
タングステン層と、前記絶縁膜の上に形成された酸化イ
リジウムを有する下部電極と強誘電体膜と上部電極とか
らなるキャパシタと、 前記ホールの前記凹部内に埋め込まれ、前記下部電極と
前記タングステン層とのコンタクト抵抗を低減したコン
タクトメタル層とを有する半導体記憶装置。 - 【請求項２】前記凹部内において、前記コンタクトメタ
ル層の上に形成されたイリジウム層を有することを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記コンタクトメタルは、窒化チタン、窒
化タングステン、窒化タンタル、タンタル、窒化アルミ
ニウムシリコン、窒化タンタルシリコンから選択される
ことを特徴とする請求項１又は請求項２に記載の半導体
記憶装置。 - 【請求項４】半導体基板の上に絶縁膜を形成する工程
と、 前記絶縁膜にホールを形成する工程と、 前記ホール内面と前記絶縁膜上面の上にバリアメタル層
を形成する工程と、 前記バリアメタル層の上にＣＶＤ法によってタングステ
ン層を形成して、該タングステン層を前記ホール内に充
填する工程と、 研磨、エッチバックのいずれかによって前記タングステ
ン層及び前記バリアメタル層を前記絶縁膜上面から除去
するとともに、前記ホール内の上部に凹部が存在する状
態で前記タングステン層を前記ホール内に残す工程と、 前記絶縁膜と前記凹部内にコンタクトメタル層を形成す
る工程と、 研磨、エッチバックのいずれかによって前記コンタクト
メタル層を前記絶縁膜上から除去して前記凹部内にのみ
残す工程と、 前記ホールの上に形成されて酸化イリジウムを有する下
部電極と強誘電体層と上部電極とからなるキャパシタを
形成する工程とを有する半導体記憶装置の製造方法。 - 【請求項５】前記コンタクト層を前記絶縁膜から除去す
る前か後に、前記コンタクト層の上にイリジウム層を形
成する工程と、 研磨、エッチバックのいずれかによって前記イリジウム
層を前記絶縁膜上から除去して前記凹部内で前記コンタ
クトメタル層の上にのみ残す工程とをさらに有する請求
項４に記載の半導体記憶装置の製造方法。 - 【請求項６】前記キャパシタの形成後に前記キャパシタ
を酸素含有雰囲気中でアニールすることを特徴とする請
求項４に記載の半導体記憶装置の製造方法。 - 【請求項７】前記コンタクトメタルは、窒化チタン、窒
化タングステン、窒化タンタル、タンタル、窒化アルミ
ニウムシリコン、窒化タンタルシリコンから選択される
ことを特徴とする請求項４又は請求項５に記載の半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000099647A JP2001284548A (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000099647A JP2001284548A (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置及びその製造方法 |
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| JP2001284548A true JP2001284548A (ja) | 2001-10-12 |
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| JP2000099647A Pending JP2001284548A (ja) | 2000-03-31 | 2000-03-31 | 半導体記憶装置及びその製造方法 |
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