JP2001274362A - 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 - Google Patents
不揮発性メモリトランジスタを有する半導体装置およびその製造方法Info
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- JP2001274362A JP2001274362A JP2000086606A JP2000086606A JP2001274362A JP 2001274362 A JP2001274362 A JP 2001274362A JP 2000086606 A JP2000086606 A JP 2000086606A JP 2000086606 A JP2000086606 A JP 2000086606A JP 2001274362 A JP2001274362 A JP 2001274362A
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Abstract
(57)【要約】
【課題】 書換え可能回数特性が向上された、不揮発性
メモリトランジスタを有する半導体装置およびその製造
方法を提供する。 【解決手段】 半導体装置1000は、メモリトランジ
スタ100を含む。メモリトランジスタ100は、半導
体基板10と、半導体基板10上に、ゲート絶縁層20
を介在させて配置されたフローティングゲート22と、
フローティングゲート22の少なくとも一部と接触し、
トンネル絶縁層として機能しうる中間絶縁層26と、中
間絶縁層26の上に形成されたコントロールゲート28
と、半導体基板10内に形成された、ソース領域または
ドレイン領域を構成する不純物拡散層14,16と、を
含む。コントロールゲート28は、少なくともアモルフ
ァスシリコン層を含み、アモルファスシリコン層は、中
間絶縁層26と接触している。
メモリトランジスタを有する半導体装置およびその製造
方法を提供する。 【解決手段】 半導体装置1000は、メモリトランジ
スタ100を含む。メモリトランジスタ100は、半導
体基板10と、半導体基板10上に、ゲート絶縁層20
を介在させて配置されたフローティングゲート22と、
フローティングゲート22の少なくとも一部と接触し、
トンネル絶縁層として機能しうる中間絶縁層26と、中
間絶縁層26の上に形成されたコントロールゲート28
と、半導体基板10内に形成された、ソース領域または
ドレイン領域を構成する不純物拡散層14,16と、を
含む。コントロールゲート28は、少なくともアモルフ
ァスシリコン層を含み、アモルファスシリコン層は、中
間絶縁層26と接触している。
Description
【0001】
【発明の属する技術分野】本発明は、スプリットゲート
構造を有する不揮発性メモリトランジスタを含む半導体
装置およびその製造方法に関する。
構造を有する不揮発性メモリトランジスタを含む半導体
装置およびその製造方法に関する。
【0002】
【背景技術】電気的に消去可能なプログラマルROM
(EEPROM)に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図8は、スプリットゲート構造を有する不揮
発性メモリトランジスタを含む半導体装置の従来の一例
を模式的に示す断面図である。
(EEPROM)に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図8は、スプリットゲート構造を有する不揮
発性メモリトランジスタを含む半導体装置の従来の一例
を模式的に示す断面図である。
【0003】半導体装置は、スプリットゲート構造を有
する不揮発性メモリトランジスタ(以下「メモリトラン
ジスタ」という)300を含む。
する不揮発性メモリトランジスタ(以下「メモリトラン
ジスタ」という)300を含む。
【0004】メモリトランジスタ300は、N型トラン
ジスタを例にとると、図8に示すように、P型のシリコ
ン基板10内に形成されたN+型不純物拡散層からなる
ソース領域14およびドレイン領域16と、シリコン基
板10の表面に形成されたゲート絶縁層70とを有す
る。このゲート絶縁層70上には、フローティングゲー
ト72と、中間絶縁層76と、コントロールゲート78
とが順次形成されている。
ジスタを例にとると、図8に示すように、P型のシリコ
ン基板10内に形成されたN+型不純物拡散層からなる
ソース領域14およびドレイン領域16と、シリコン基
板10の表面に形成されたゲート絶縁層70とを有す
る。このゲート絶縁層70上には、フローティングゲー
ト72と、中間絶縁層76と、コントロールゲート78
とが順次形成されている。
【0005】フローティングゲート72の上には、トッ
プ絶縁層74が形成されている。このトップ絶縁層74
は、フローティングゲート72となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、トップ絶縁層74は、図8に示す
ように、中央から両端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート72の両
端の上縁部720は鋭角に形成され、これらの上縁部7
20で電界集中が起きやすいようになっている。
プ絶縁層74が形成されている。このトップ絶縁層74
は、フローティングゲート72となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、トップ絶縁層74は、図8に示す
ように、中央から両端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート72の両
端の上縁部720は鋭角に形成され、これらの上縁部7
20で電界集中が起きやすいようになっている。
【0006】このスプリットゲート構造のメモリトラン
ジスタ300を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域14とドレイン領域16
間にチャネル電流を流し、矢印A10で示すように、電
荷(ホットエレクトロン)をフローティングゲート72
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート78に印加し、ファウラー・ノル
ドハイムトンネル伝導(FN伝導)によって、フローテ
ィングゲート72に蓄積された電荷を、矢印B10で示
すように、中間絶縁層76を介してコントロールゲート
78に移動させる。
ジスタ300を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域14とドレイン領域16
間にチャネル電流を流し、矢印A10で示すように、電
荷(ホットエレクトロン)をフローティングゲート72
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート78に印加し、ファウラー・ノル
ドハイムトンネル伝導(FN伝導)によって、フローテ
ィングゲート72に蓄積された電荷を、矢印B10で示
すように、中間絶縁層76を介してコントロールゲート
78に移動させる。
【0007】
【発明が解決しようとする課題】本発明の目的は、書換
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置およびその製造方法を提供する
ことにある。
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置およびその製造方法を提供する
ことにある。
【0008】
【課題を解決するための手段】本発明の不揮発性メモリ
トランジスタを有する半導体装置(以下「本発明の半導
体装置」という)は、半導体基板と、前記半導体基板上
に、ゲート絶縁層を介在させて配置されたフローティン
グゲートと、前記フローティングゲートの少なくとも一
部と接触し、トンネル絶縁層として機能しうる中間絶縁
層と、前記中間絶縁層の上に形成されたコントロールゲ
ートと、前記半導体基板内に形成された、ソース領域ま
たはドレイン領域を構成する不純物拡散層と、を含み、
前記コントロールゲートは、少なくともアモルファスシ
リコン層を含み、前記アモルファスシリコン層は、前記
中間絶縁層と接触している。
トランジスタを有する半導体装置(以下「本発明の半導
体装置」という)は、半導体基板と、前記半導体基板上
に、ゲート絶縁層を介在させて配置されたフローティン
グゲートと、前記フローティングゲートの少なくとも一
部と接触し、トンネル絶縁層として機能しうる中間絶縁
層と、前記中間絶縁層の上に形成されたコントロールゲ
ートと、前記半導体基板内に形成された、ソース領域ま
たはドレイン領域を構成する不純物拡散層と、を含み、
前記コントロールゲートは、少なくともアモルファスシ
リコン層を含み、前記アモルファスシリコン層は、前記
中間絶縁層と接触している。
【0009】ここで、アモルファスシリコン層が中間絶
縁層と接触しているとは、少なくとも、キャリア(特に
電子)がフローティングゲートからコントロールゲート
に移動する際に通過する、中間絶縁層の一部と、アモル
ファスシリコン層が接触していることをいう。
縁層と接触しているとは、少なくとも、キャリア(特に
電子)がフローティングゲートからコントロールゲート
に移動する際に通過する、中間絶縁層の一部と、アモル
ファスシリコン層が接触していることをいう。
【0010】本発明の半導体装置においては、コントロ
ールゲートはアモルファスシリコン層を含み、アモルフ
ァスシリコン層は中間絶縁層と接触している。このた
め、本発明によれば、コントロールゲートがポリシリコ
ン層のみからなる場合に比べて、コントロールゲートと
中間絶縁層との界面の凹凸度合いを低くすることができ
る。すなわち、本発明によれば、コントロールゲートが
ポリシリコン層のみからなる場合に比べて、コントロー
ルゲートと中間絶縁層との界面を平滑化することができ
る。その結果、フローティングゲートからコントロール
ゲートに電子を引き抜く際に、コントロールゲートと中
間絶縁層との界面に、電子がトラップされる量を減らす
ことができる。したがって、本発明によれば、書換え可
能回数特性(endurance特性)を向上させることができ
る。
ールゲートはアモルファスシリコン層を含み、アモルフ
ァスシリコン層は中間絶縁層と接触している。このた
め、本発明によれば、コントロールゲートがポリシリコ
ン層のみからなる場合に比べて、コントロールゲートと
中間絶縁層との界面の凹凸度合いを低くすることができ
る。すなわち、本発明によれば、コントロールゲートが
ポリシリコン層のみからなる場合に比べて、コントロー
ルゲートと中間絶縁層との界面を平滑化することができ
る。その結果、フローティングゲートからコントロール
ゲートに電子を引き抜く際に、コントロールゲートと中
間絶縁層との界面に、電子がトラップされる量を減らす
ことができる。したがって、本発明によれば、書換え可
能回数特性(endurance特性)を向上させることができ
る。
【0011】また、コントロールゲートは、たとえば、
次のいずれかの態様をとることができる。
次のいずれかの態様をとることができる。
【0012】(1)第1に、前記コントロールゲート
は、前記アモルファスシリコン層のみから構成されてい
る態様である。
は、前記アモルファスシリコン層のみから構成されてい
る態様である。
【0013】(2)第2に、前記コントロールゲート
は、さらに、ポリシリコン層を含み、前記ポリシリコン
層は、前記アモルファスシリコン層の上に形成されてい
る態様である。
は、さらに、ポリシリコン層を含み、前記ポリシリコン
層は、前記アモルファスシリコン層の上に形成されてい
る態様である。
【0014】前記フローティングゲートは、少なくとも
アモルファスシリコン層を含み、前記フローティングゲ
ートのアモルファスシリコン層は、前記中間絶縁層と接
触していることが好ましい。
アモルファスシリコン層を含み、前記フローティングゲ
ートのアモルファスシリコン層は、前記中間絶縁層と接
触していることが好ましい。
【0015】これにより、フローティングゲートがポリ
シリコン層のみからなる場合に比べて、フローティング
ゲートと中間絶縁層との界面の凹凸度合いを低くするこ
とができる。すなわち、本発明によれば、フローティン
グゲートがポリシリコン層のみからなる場合に比べて、
フローティングゲートと中間絶縁層との界面を平滑化す
ることができる。その結果、フローティングゲートから
コントロールゲートに電子を引き抜く際に、フローティ
ングゲートと中間絶縁層との界面に、電子がトラップさ
れる量を減らすことができる。したがって、本発明によ
れば、書換え可能回数特性(endurance特性)を向上さ
せることができる。
シリコン層のみからなる場合に比べて、フローティング
ゲートと中間絶縁層との界面の凹凸度合いを低くするこ
とができる。すなわち、本発明によれば、フローティン
グゲートがポリシリコン層のみからなる場合に比べて、
フローティングゲートと中間絶縁層との界面を平滑化す
ることができる。その結果、フローティングゲートから
コントロールゲートに電子を引き抜く際に、フローティ
ングゲートと中間絶縁層との界面に、電子がトラップさ
れる量を減らすことができる。したがって、本発明によ
れば、書換え可能回数特性(endurance特性)を向上さ
せることができる。
【0016】前記フローティングゲートは、前記フロー
ティングゲートのアモルファスシリコン層のみから構成
されることができる。
ティングゲートのアモルファスシリコン層のみから構成
されることができる。
【0017】本発明の不揮発性メモリトランジスタを有
する半導体装置の製造方法(以下「本発明の半導体装置
の製造方法」という)は、以下の工程(a)〜(e)を
含む。 (a)半導体基板上に、ゲート絶縁層として機能しう
る、第1の絶縁層を形成する工程、(b)前記第1の絶
縁層の上に、フローティングゲートを形成する工程、
(c)前記フローティングゲートの少なくとも一部と接
触する、トンネル絶縁層として機能させるための、中間
絶縁層を形成する工程、(d)前記中間絶縁層の上に、
コントロールゲートを形成する工程であって、前記コン
トロールゲートは、少なくともアモルファスシリコン層
を含み、前記アモルファスシリコン層は、前記中間絶縁
層と接触しており、および(e)前記半導体基板内に、
ソース領域またはドレイン領域を構成する不純物拡散層
を形成する工程。
する半導体装置の製造方法(以下「本発明の半導体装置
の製造方法」という)は、以下の工程(a)〜(e)を
含む。 (a)半導体基板上に、ゲート絶縁層として機能しう
る、第1の絶縁層を形成する工程、(b)前記第1の絶
縁層の上に、フローティングゲートを形成する工程、
(c)前記フローティングゲートの少なくとも一部と接
触する、トンネル絶縁層として機能させるための、中間
絶縁層を形成する工程、(d)前記中間絶縁層の上に、
コントロールゲートを形成する工程であって、前記コン
トロールゲートは、少なくともアモルファスシリコン層
を含み、前記アモルファスシリコン層は、前記中間絶縁
層と接触しており、および(e)前記半導体基板内に、
ソース領域またはドレイン領域を構成する不純物拡散層
を形成する工程。
【0018】本発明の半導体装置の製造方法において
は、少なくともアモルファスシリコン層を含むコントロ
ールゲートを形成している。そして、アモルファスシリ
コン層が中間絶縁層に接触するようにコントロールゲー
トを形成している。このため、本発明の半導体装置の製
造方法によれば、本発明の半導体装置のところで述べた
理由で、書換え可能回数特性(endurance特性)が向上
された半導体装置を製造することができる。
は、少なくともアモルファスシリコン層を含むコントロ
ールゲートを形成している。そして、アモルファスシリ
コン層が中間絶縁層に接触するようにコントロールゲー
トを形成している。このため、本発明の半導体装置の製
造方法によれば、本発明の半導体装置のところで述べた
理由で、書換え可能回数特性(endurance特性)が向上
された半導体装置を製造することができる。
【0019】本発明の半導体装置の製造方法において
は、コントロールゲートおよびフローティングゲート
は、さらに、上述の本発明の半導体装置のところで述べ
た態様と同様のものを取ることができる。
は、コントロールゲートおよびフローティングゲート
は、さらに、上述の本発明の半導体装置のところで述べ
た態様と同様のものを取ることができる。
【0020】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【0021】[第1の実施の形態] (デバイスの構造)以下、第1の実施の形態に係る半導
体装置について説明する。図1は、第1の実施の形態に
係る半導体装置を模式的に示す断面図である。
体装置について説明する。図1は、第1の実施の形態に
係る半導体装置を模式的に示す断面図である。
【0022】半導体装置1000は、スプリットゲート
構造を有する不揮発性メモリトランジスタ(以下「メモ
リトランジスタ」という)100を含む。メモリトラン
ジスタ100は、ソース領域14と、ドレイン領域16
と、ゲート絶縁層(第1の絶縁層)20とを有する。ソ
ース領域14およびドレイン領域16は、n型トランジ
スタを例にとると、P型のシリコン基板10内に形成さ
れたN+ 型不純物拡散層からなる。ゲート絶縁層20
は、シリコン基板10の表面に形成されている。
構造を有する不揮発性メモリトランジスタ(以下「メモ
リトランジスタ」という)100を含む。メモリトラン
ジスタ100は、ソース領域14と、ドレイン領域16
と、ゲート絶縁層(第1の絶縁層)20とを有する。ソ
ース領域14およびドレイン領域16は、n型トランジ
スタを例にとると、P型のシリコン基板10内に形成さ
れたN+ 型不純物拡散層からなる。ゲート絶縁層20
は、シリコン基板10の表面に形成されている。
【0023】ゲート絶縁層20の上には、フローティン
グゲート22と、中間絶縁層26と、コントロールゲー
ト28とが順次形成されている。
グゲート22と、中間絶縁層26と、コントロールゲー
ト28とが順次形成されている。
【0024】フローティングゲート22の上には、トッ
プ絶縁層24が形成されている。トップ絶縁層24は、
図1に示すように、中央部から端部へ向けてその膜厚が
薄くなる構造を有する。その結果、フローティングゲー
ト22の上縁部220の両端は、鋭角に形成され、この
上縁部220で電界集中が起きやすいようになってい
る。
プ絶縁層24が形成されている。トップ絶縁層24は、
図1に示すように、中央部から端部へ向けてその膜厚が
薄くなる構造を有する。その結果、フローティングゲー
ト22の上縁部220の両端は、鋭角に形成され、この
上縁部220で電界集中が起きやすいようになってい
る。
【0025】中間絶縁層26は、トップ絶縁層24の上
面からフローティングゲート22の側面に連続し、さら
にシリコン基板10の表面に沿ってドレイン領域16の
一端にいたるように形成されている。この中間絶縁層2
6は、いわゆるトンネル絶縁層として機能する。
面からフローティングゲート22の側面に連続し、さら
にシリコン基板10の表面に沿ってドレイン領域16の
一端にいたるように形成されている。この中間絶縁層2
6は、いわゆるトンネル絶縁層として機能する。
【0026】この中間絶縁層26の上面上には、コント
ロールゲート28が形成されている。コントロールゲー
ト28は、アモルファスシリコン層からなる。具体的に
は、コントロールゲート28を構成するアモルファスシ
リコン層は、中間絶縁層26に接触するようにして形成
されている。
ロールゲート28が形成されている。コントロールゲー
ト28は、アモルファスシリコン層からなる。具体的に
は、コントロールゲート28を構成するアモルファスシ
リコン層は、中間絶縁層26に接触するようにして形成
されている。
【0027】コントロールゲート28の上には、必要に
応じて、シリサイド層(図示せず)を形成してもよい。
シリサイド層の材質としては、たとえば、タングステン
シリサイド,モリブデンシリサイド,チタンシリサイ
ド,コバルトシリサイドを挙げることができる。
応じて、シリサイド層(図示せず)を形成してもよい。
シリサイド層の材質としては、たとえば、タングステン
シリサイド,モリブデンシリサイド,チタンシリサイ
ド,コバルトシリサイドを挙げることができる。
【0028】さらに、メモリトランジスタ100が形成
されたウエハの上には、層間絶縁層40が形成されてい
る。この層間絶縁層40には、所定領域、たとえばドレ
イン領域16に到達するコンタクトホール42が形成さ
れ、これらのコンタクトホール42内には、コンタクト
導電層32が形成されている。さらに、コンタクト導電
層32および層間絶縁層40の上には所定パターンの配
線層30が形成されている。そして、コントロールゲー
ト28はワード線となり、ソース領域14はソース線と
なる。また、ドレイン領域16と接続される配線層30
はビット線となる。
されたウエハの上には、層間絶縁層40が形成されてい
る。この層間絶縁層40には、所定領域、たとえばドレ
イン領域16に到達するコンタクトホール42が形成さ
れ、これらのコンタクトホール42内には、コンタクト
導電層32が形成されている。さらに、コンタクト導電
層32および層間絶縁層40の上には所定パターンの配
線層30が形成されている。そして、コントロールゲー
ト28はワード線となり、ソース領域14はソース線と
なる。また、ドレイン領域16と接続される配線層30
はビット線となる。
【0029】(メモリセルの動作方法)次に、本発明の
半導体装置を構成するメモリトランジスタ100の動作
方法の一例について、図1を参照して説明する。
半導体装置を構成するメモリトランジスタ100の動作
方法の一例について、図1を参照して説明する。
【0030】図1において、Vcはコントロールゲート
28に印加される電圧を示し、Vsはソース領域14に
印加される電圧を示し、Vdはドレイン領域16に印加
される電圧を示し、VsubはP型のシリコン基板10
に印加される電圧を示す。
28に印加される電圧を示し、Vsはソース領域14に
印加される電圧を示し、Vdはドレイン領域16に印加
される電圧を示し、VsubはP型のシリコン基板10
に印加される電圧を示す。
【0031】このスプリットゲート構造のメモリトラン
ジスタ100を動作させる場合には、データの書き込み
時には、ソース領域14とドレイン領域16間にチャネ
ル電流を流し、電荷(ホットエレクトロン)をフローテ
ィングゲート22に注入する。データの消去時には、所
定の高電圧をコントロールゲート28に印加し、FN伝
導によってフローティングゲート22に蓄積された電荷
をコントロールゲート28に移動させる。以下に、各動
作の一例について述べる。
ジスタ100を動作させる場合には、データの書き込み
時には、ソース領域14とドレイン領域16間にチャネ
ル電流を流し、電荷(ホットエレクトロン)をフローテ
ィングゲート22に注入する。データの消去時には、所
定の高電圧をコントロールゲート28に印加し、FN伝
導によってフローティングゲート22に蓄積された電荷
をコントロールゲート28に移動させる。以下に、各動
作の一例について述べる。
【0032】まず、書き込み動作について述べる。な
お、A1は、書き込み時の電子の流れを示す。
お、A1は、書き込み時の電子の流れを示す。
【0033】データの書き込み動作においては、ドレイ
ン領域16に対してソース領域14を高電位にし、必要
に応じてコントロールゲート28に所定電位を印加す
る。これにより、ドレイン領域16付近で発生するホッ
トエレクトロンは、フローティングゲート22に向かっ
て加速され、ゲート絶縁層20を介してフローティング
ゲート22に注入され、データの書き込みがなされる。
ン領域16に対してソース領域14を高電位にし、必要
に応じてコントロールゲート28に所定電位を印加す
る。これにより、ドレイン領域16付近で発生するホッ
トエレクトロンは、フローティングゲート22に向かっ
て加速され、ゲート絶縁層20を介してフローティング
ゲート22に注入され、データの書き込みがなされる。
【0034】この書き込み動作では、例えば、コントロ
ールゲート28の電位(Vc)を2V、ソース領域14
の電位(Vs)を10.5V、ドレイン領域16の電位
(Vd)を0.8Vとする。また、シリコン基板10の
電位(Vsub)を0Vとする。
ールゲート28の電位(Vc)を2V、ソース領域14
の電位(Vs)を10.5V、ドレイン領域16の電位
(Vd)を0.8Vとする。また、シリコン基板10の
電位(Vsub)を0Vとする。
【0035】次に、消去動作について説明する。なお、
B1は、消去時の電子の流れを示す。
B1は、消去時の電子の流れを示す。
【0036】消去動作においては、ソース領域14およ
びドレイン領域16の電位に対してコントロールゲート
28の電位を高くする。これにより、フローティングゲ
ート22内に蓄積された電荷は、フローティングゲート
22の先鋭な上縁部220からFN伝導によって中間絶
縁層26を突き抜けてコントロールゲート28に放出さ
れて、データが消去される。
びドレイン領域16の電位に対してコントロールゲート
28の電位を高くする。これにより、フローティングゲ
ート22内に蓄積された電荷は、フローティングゲート
22の先鋭な上縁部220からFN伝導によって中間絶
縁層26を突き抜けてコントロールゲート28に放出さ
れて、データが消去される。
【0037】この消去動作では、例えば、コントロール
ゲート28の電位(Vc)を11.5Vとし、ソース領
域14およびドレイン領域16の電位VsおよびVdを
0Vとし、シリコン基板10の電位(Vsub)を0V
とする。
ゲート28の電位(Vc)を11.5Vとし、ソース領
域14およびドレイン領域16の電位VsおよびVdを
0Vとし、シリコン基板10の電位(Vsub)を0V
とする。
【0038】次に読み出し動作について説明する。な
お、C1は、読み出し時の電子の流れを示す。
お、C1は、読み出し時の電子の流れを示す。
【0039】読み出し動作においては、ソース領域14
に対してドレイン領域16を高電位とし、コントロール
ゲート28に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート22に電荷が
注入されていると、フローティングゲート22の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート22に電荷が注
入されていないと、フローティングゲート22の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域16から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ100のデータを読み出すことができる。
に対してドレイン領域16を高電位とし、コントロール
ゲート28に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート22に電荷が
注入されていると、フローティングゲート22の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート22に電荷が注
入されていないと、フローティングゲート22の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域16から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ100のデータを読み出すことができる。
【0040】読み出し動作においては、例えば、コント
ロールゲート28の電位(Vc)は3.0Vとし、ソー
ス領域14の電位(Vs)を0Vとし、ドレイン領域1
6の電位(Vd)を1Vとし、シリコン基板10(Vs
ub)を0Vとする。
ロールゲート28の電位(Vc)は3.0Vとし、ソー
ス領域14の電位(Vs)を0Vとし、ドレイン領域1
6の電位(Vd)を1Vとし、シリコン基板10(Vs
ub)を0Vとする。
【0041】(作用効果)本実施の形態においては、コ
ントロールゲート28は、アモルファスシリコン層から
なる。コントロールゲート28がアモルファスシリコン
層からなると、コントロールゲートがポリシリコン層か
らなる場合に比べて、コントロールゲート28と中間絶
縁層26との界面の凹凸度合いを低くすることができ
る。このため、本実施の形態によれば、コントロールゲ
ートをポリシリコン層で形成した場合に比べて、コント
ロールゲート28と中間絶縁層26との界面を平滑化す
ることができる。その結果、データを消去する際に、コ
ントロールゲート28と中間絶縁層26との界面におい
て、電子がトラップされる量を減らすことができる。し
たがって、本実施の形態に係る半導体装置1000によ
れば、書換え可能回数特性(endurance特性)を向上さ
せることができる。
ントロールゲート28は、アモルファスシリコン層から
なる。コントロールゲート28がアモルファスシリコン
層からなると、コントロールゲートがポリシリコン層か
らなる場合に比べて、コントロールゲート28と中間絶
縁層26との界面の凹凸度合いを低くすることができ
る。このため、本実施の形態によれば、コントロールゲ
ートをポリシリコン層で形成した場合に比べて、コント
ロールゲート28と中間絶縁層26との界面を平滑化す
ることができる。その結果、データを消去する際に、コ
ントロールゲート28と中間絶縁層26との界面におい
て、電子がトラップされる量を減らすことができる。し
たがって、本実施の形態に係る半導体装置1000によ
れば、書換え可能回数特性(endurance特性)を向上さ
せることができる。
【0042】(デバイスの製造方法)次に、本実施の形
態に係る半導体装置の製造方法を説明する。図2〜図4
は、本実施の形態に係る半導体装置の製造工程を模式的
に示す断面図である。
態に係る半導体装置の製造方法を説明する。図2〜図4
は、本実施の形態に係る半導体装置の製造工程を模式的
に示す断面図である。
【0043】(A)図2(a)に示すように、シリコン
基板10の表面に、酸化シリコン層20aを形成する。
この酸化シリコン層20aは、メモリトランジスタのゲ
ート絶縁層20(図1参照)となる。酸化シリコン層2
0aは、たとえば熱酸化法により形成される。酸化シリ
コン層20aの厚さは、特に限定されないが、ゲート耐
圧などを考慮して好ましくは7〜8nmである。
基板10の表面に、酸化シリコン層20aを形成する。
この酸化シリコン層20aは、メモリトランジスタのゲ
ート絶縁層20(図1参照)となる。酸化シリコン層2
0aは、たとえば熱酸化法により形成される。酸化シリ
コン層20aの厚さは、特に限定されないが、ゲート耐
圧などを考慮して好ましくは7〜8nmである。
【0044】次いで、酸化シリコン層20aの表面に、
例えばCVD法を用いてポリシリコン層22aを形成
し、これにリンやひ素を拡散してN型のポリシリコン層
22aを形成する。このポリシリコン層22aは、メモ
リトランジスタ100のフローティングゲート22(図
1参照)となる。このポリシリコン層22aは、例えば
100〜150nmの厚さを有する。
例えばCVD法を用いてポリシリコン層22aを形成
し、これにリンやひ素を拡散してN型のポリシリコン層
22aを形成する。このポリシリコン層22aは、メモ
リトランジスタ100のフローティングゲート22(図
1参照)となる。このポリシリコン層22aは、例えば
100〜150nmの厚さを有する。
【0045】ポリシリコン層22aをN型にする他の方
法としては、ポリシリコン層22aを形成した後、リン
やひ素イオンを注入する方法、ポリシリコン層22aを
形成した後、塩化ホスホリル(POCl3)を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層2
2aを形成する時に、ホスフィン(PH3)を含んだキ
ャリアガスを導入する方法、などがある。
法としては、ポリシリコン層22aを形成した後、リン
やひ素イオンを注入する方法、ポリシリコン層22aを
形成した後、塩化ホスホリル(POCl3)を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層2
2aを形成する時に、ホスフィン(PH3)を含んだキ
ャリアガスを導入する方法、などがある。
【0046】次いで、ポリシリコン層22aの表面に、
例えばCVD法で窒化シリコン層50を形成する。次い
で、窒化シリコン層50上に形成されたレジスト層R1
をマスクとして、窒化シリコン層50の所定領域を選択
的にエッチングして除去する。窒化シリコン層50の除
去される領域240Hは、メモリトランジスタ100の
トップ絶縁層24が形成される領域である。次いで、レ
ジスト層R1を除去する。
例えばCVD法で窒化シリコン層50を形成する。次い
で、窒化シリコン層50上に形成されたレジスト層R1
をマスクとして、窒化シリコン層50の所定領域を選択
的にエッチングして除去する。窒化シリコン層50の除
去される領域240Hは、メモリトランジスタ100の
トップ絶縁層24が形成される領域である。次いで、レ
ジスト層R1を除去する。
【0047】(B)次いで、図2(b)に示すように、
ポリシリコン層22aの露出部分を選択的に酸化するこ
とにより、ポリシリコン層22aの所定領域の表面にト
ップ絶縁層24を形成する。選択酸化によって形成され
たトップ絶縁層24は、中央部の膜厚が最も大きく、端
部では徐々に膜厚が小さくなる断面形状を有する。その
後、窒化シリコン層50を除去する。
ポリシリコン層22aの露出部分を選択的に酸化するこ
とにより、ポリシリコン層22aの所定領域の表面にト
ップ絶縁層24を形成する。選択酸化によって形成され
たトップ絶縁層24は、中央部の膜厚が最も大きく、端
部では徐々に膜厚が小さくなる断面形状を有する。その
後、窒化シリコン層50を除去する。
【0048】(C)次いで、図2(c)に示すように、
トップ絶縁層24をマスクとしてエッチングを行ない、
ポリシリコン層22aおよび酸化シリコン層20aをパ
ターニングする。こうして、フローティングゲート22
およびゲート絶縁層20が形成される。
トップ絶縁層24をマスクとしてエッチングを行ない、
ポリシリコン層22aおよび酸化シリコン層20aをパ
ターニングする。こうして、フローティングゲート22
およびゲート絶縁層20が形成される。
【0049】(D)次に、図3(a)に示すように、シ
リコン基板10の上に、酸化シリコン層26aを堆積す
る。酸化シリコン層26aは、メモリトランジスタ10
0の中間絶縁層26となる。酸化シリコン層26aの厚
さは、シリコン基板10の上面を基準として、たとえば
20〜25nmである。酸化シリコン層26aの形成方
法は、特に限定されず、たとえば熱酸化法,CVD法を
あげることができる。好ましいCVD法は、高温熱CV
D法(たとえばシランベースの高温熱CVD法)であ
る。高温熱CVD法により酸化シリコン層26aを形成
すると、酸化シリコン層26aの膜質が緻密になるとい
う利点がある。また、酸化シリコン層26aは、複数の
層が積層されて構成されていてもよい。
リコン基板10の上に、酸化シリコン層26aを堆積す
る。酸化シリコン層26aは、メモリトランジスタ10
0の中間絶縁層26となる。酸化シリコン層26aの厚
さは、シリコン基板10の上面を基準として、たとえば
20〜25nmである。酸化シリコン層26aの形成方
法は、特に限定されず、たとえば熱酸化法,CVD法を
あげることができる。好ましいCVD法は、高温熱CV
D法(たとえばシランベースの高温熱CVD法)であ
る。高温熱CVD法により酸化シリコン層26aを形成
すると、酸化シリコン層26aの膜質が緻密になるとい
う利点がある。また、酸化シリコン層26aは、複数の
層が積層されて構成されていてもよい。
【0050】(E)次いで、図3(a)に示すように、
酸化シリコン層26aの表面に、アモルファスシリコン
層28aを形成する。アモルファスシリコン層28aの
形成方法は、特に限定されず、たとえば、減圧CVD法
である。アモルファスシリコン層28aを減圧CVD法
により形成する場合には、アモルファスシリコン層28
aは、アモルファスシリコンとポリシリコンとの転位温
度より低い温度の条件下で形成されることができる。減
圧CVD法を利用する場合には、具体的には、温度が5
20℃以下で、アモルファスシリコン層28aを形成す
ることができる。アモルファスシリコン層28aの膜厚
は、たとえば100〜300nmである。
酸化シリコン層26aの表面に、アモルファスシリコン
層28aを形成する。アモルファスシリコン層28aの
形成方法は、特に限定されず、たとえば、減圧CVD法
である。アモルファスシリコン層28aを減圧CVD法
により形成する場合には、アモルファスシリコン層28
aは、アモルファスシリコンとポリシリコンとの転位温
度より低い温度の条件下で形成されることができる。減
圧CVD法を利用する場合には、具体的には、温度が5
20℃以下で、アモルファスシリコン層28aを形成す
ることができる。アモルファスシリコン層28aの膜厚
は、たとえば100〜300nmである。
【0051】次に、必要に応じて、アモルファスシリコ
ン層28aの不純物濃度を調整する。不純物濃度の調整
は、アモルファスシリコン層28aを形成しながら行っ
てもよい。
ン層28aの不純物濃度を調整する。不純物濃度の調整
は、アモルファスシリコン層28aを形成しながら行っ
てもよい。
【0052】次に、必要に応じて、アモルファスシリコ
ン層28aの上に、シリサイド層(図示せず)を形成す
る。シリサイド層は、たとえば、スパッタ法,CVD法
により形成されることができる。
ン層28aの上に、シリサイド層(図示せず)を形成す
る。シリサイド層は、たとえば、スパッタ法,CVD法
により形成されることができる。
【0053】次いで、コントロールゲート28上に所定
のパターンを有するレジスト層(図示せず)を形成す
る。その後、図3(b)に示すように、エッチングによ
ってアモルファスシリコン層28aと酸化シリコン層2
6aとのパターニングを行う。こうして、コントロール
ゲート28と中間絶縁層26とが形成される。
のパターンを有するレジスト層(図示せず)を形成す
る。その後、図3(b)に示すように、エッチングによ
ってアモルファスシリコン層28aと酸化シリコン層2
6aとのパターニングを行う。こうして、コントロール
ゲート28と中間絶縁層26とが形成される。
【0054】(F)次いで、図4(a)に示すように、
トップ絶縁層24、コントロールゲート28およびドレ
イン領域16となる領域を覆うようにパターニングされ
たレジスト層R2を形成する。その後、レジスト層R2
をマスクとして、公知の方法によりN型不純物をシリコ
ン基板10にドープすることにより、ソース領域14を
構成する不純物拡散層を形成する。
トップ絶縁層24、コントロールゲート28およびドレ
イン領域16となる領域を覆うようにパターニングされ
たレジスト層R2を形成する。その後、レジスト層R2
をマスクとして、公知の方法によりN型不純物をシリコ
ン基板10にドープすることにより、ソース領域14を
構成する不純物拡散層を形成する。
【0055】次いで、図4(b)に示すように、トップ
絶縁層24、コントロールゲート28およびソース領域
14を覆うようにパターニングされたレジスト層R3を
形成する。その後、N型不純物をシリコン基板10にド
ープすることにより、ドレイン領域16を形成する。
絶縁層24、コントロールゲート28およびソース領域
14を覆うようにパターニングされたレジスト層R3を
形成する。その後、N型不純物をシリコン基板10にド
ープすることにより、ドレイン領域16を形成する。
【0056】以上の工程によって、図1に示すように、
メモリトランジスタ100が形成される。
メモリトランジスタ100が形成される。
【0057】(G)次いで、図1に示すように、メモリ
トランジスタ100が形成されたウエハの表面に、例え
ばCVD法を用いて酸化シリコン層からなる層間絶縁層
40を形成する。そして、層間絶縁層40の所定領域を
選択的にエッチング除去し、ドレイン領域16などに到
達するコンタクトホール42を形成する。次いで、層間
絶縁層40の上面およびコンタクトホール42内に、例
えばスパッタ法を用いてアルミニウムなどからなる導電
層を堆積する。この導電層をパターニングすることによ
り、コンタクト層32によって、不純物拡散層(ドレイ
ン領域16あるいはソース領域14)と電気的に接続さ
れた金属配線層30(例えばビット線あるいは図示しな
いソース線)を形成する。こうして、半導体装置100
0が形成される。
トランジスタ100が形成されたウエハの表面に、例え
ばCVD法を用いて酸化シリコン層からなる層間絶縁層
40を形成する。そして、層間絶縁層40の所定領域を
選択的にエッチング除去し、ドレイン領域16などに到
達するコンタクトホール42を形成する。次いで、層間
絶縁層40の上面およびコンタクトホール42内に、例
えばスパッタ法を用いてアルミニウムなどからなる導電
層を堆積する。この導電層をパターニングすることによ
り、コンタクト層32によって、不純物拡散層(ドレイ
ン領域16あるいはソース領域14)と電気的に接続さ
れた金属配線層30(例えばビット線あるいは図示しな
いソース線)を形成する。こうして、半導体装置100
0が形成される。
【0058】[第2の実施の形態] (デバイスの構造)以下、第2の実施の形態に係る半導
体装置について説明する。図5は、第2の実施の形態に
係る半導体装置を模式的に示す断面図である。
体装置について説明する。図5は、第2の実施の形態に
係る半導体装置を模式的に示す断面図である。
【0059】第2の実施の形態に係る半導体装置200
0は、コントロールゲート280の構成の点で、第1の
実施の形態と異なる。それ以外の点は、第1の実施の形
態と同様であるため、同一の機能を有する部分には同一
の符号を付し、詳細な説明を省略する。
0は、コントロールゲート280の構成の点で、第1の
実施の形態と異なる。それ以外の点は、第1の実施の形
態と同様であるため、同一の機能を有する部分には同一
の符号を付し、詳細な説明を省略する。
【0060】コントロールゲート280は、アモルファ
スシリコン層282と、ポリシリコン層284とから構
成される。アモルファスシリコン層282は、中間絶縁
層26に接触するように形成されている。ポリシリコン
層284は、アモルファスシリコン層282の上に形成
されている。すなわち、アモルファスシリコン層282
は、中間絶縁層26とポリシリコン層284との間に介
在するようにして形成されている。
スシリコン層282と、ポリシリコン層284とから構
成される。アモルファスシリコン層282は、中間絶縁
層26に接触するように形成されている。ポリシリコン
層284は、アモルファスシリコン層282の上に形成
されている。すなわち、アモルファスシリコン層282
は、中間絶縁層26とポリシリコン層284との間に介
在するようにして形成されている。
【0061】(作用効果)本実施の形態においては、コ
ントロールゲート280は、アモルファスシリコン層2
82と、アモルファスシリコン層282の上に形成され
たポリシリコン層284とからなる。すなわち、中間絶
縁層26とポリシリコン層284との間に、アモルファ
スシリコン層282を介在させている。中間絶縁層26
とポリシリコン層284との間に、アモルファスシリコ
ン層282を介在させるようにしてコントロールゲート
280を形成すると、ポリシリコン層が中間絶縁層に直
接接触するようにコントロールゲートを形成した場合に
比べて、コントロールゲート280と中間絶縁層26と
の界面の凹凸度合いを低くすることができる。このた
め、本実施の形態によれば、ポリシリコン層が中間絶縁
層に接触するようにコントロールゲートを形成した場合
に比べて、コントロールゲート280と中間絶縁層26
との界面を平滑化することができる。その結果、データ
を消去する際に、コントロールゲート280と中間絶縁
層26との界面において、電子がトラップされる量を減
らすことができる。したがって、本実施の形態に係る半
導体装置2000によれば、書換え可能回数特性を向上
させることができる。
ントロールゲート280は、アモルファスシリコン層2
82と、アモルファスシリコン層282の上に形成され
たポリシリコン層284とからなる。すなわち、中間絶
縁層26とポリシリコン層284との間に、アモルファ
スシリコン層282を介在させている。中間絶縁層26
とポリシリコン層284との間に、アモルファスシリコ
ン層282を介在させるようにしてコントロールゲート
280を形成すると、ポリシリコン層が中間絶縁層に直
接接触するようにコントロールゲートを形成した場合に
比べて、コントロールゲート280と中間絶縁層26と
の界面の凹凸度合いを低くすることができる。このた
め、本実施の形態によれば、ポリシリコン層が中間絶縁
層に接触するようにコントロールゲートを形成した場合
に比べて、コントロールゲート280と中間絶縁層26
との界面を平滑化することができる。その結果、データ
を消去する際に、コントロールゲート280と中間絶縁
層26との界面において、電子がトラップされる量を減
らすことができる。したがって、本実施の形態に係る半
導体装置2000によれば、書換え可能回数特性を向上
させることができる。
【0062】(半導体装置の製造方法)次に、第2の実
施の形態に係る半導体装置の製造方法について説明す
る。図6は、第2の実施の形態に係る半導体装置の製造
工程を模式的に示す断面図である。
施の形態に係る半導体装置の製造方法について説明す
る。図6は、第2の実施の形態に係る半導体装置の製造
工程を模式的に示す断面図である。
【0063】第2の実施の形態に係る半導体装置の製造
方法は、中間絶縁層26となる酸化シリコン層26aの
形成まで、第1の実施の形態と同様である。
方法は、中間絶縁層26となる酸化シリコン層26aの
形成まで、第1の実施の形態と同様である。
【0064】次に、図6に示すように、酸化シリコン層
26aの上に、アモルファスシリコン層282aを形成
する。アモルファスシリコン層282aは、第1の実施
の形態で述べた方法と同様の方法で形成することができ
る。また、必要に応じて、アモルファスシリコン層28
2aの不純物濃度を調整することができる。
26aの上に、アモルファスシリコン層282aを形成
する。アモルファスシリコン層282aは、第1の実施
の形態で述べた方法と同様の方法で形成することができ
る。また、必要に応じて、アモルファスシリコン層28
2aの不純物濃度を調整することができる。
【0065】次に、アモルファスシリコン層282aの
上に、ポリシリコン層284aを形成する。ポリシリコ
ン層284aは、第1の実施の形態における工程(A)
で述べた方法と同様な方法により、形成することができ
る。また、必要に応じて、ポリシリコン層284aの不
純物濃度を調整することができる。
上に、ポリシリコン層284aを形成する。ポリシリコ
ン層284aは、第1の実施の形態における工程(A)
で述べた方法と同様な方法により、形成することができ
る。また、必要に応じて、ポリシリコン層284aの不
純物濃度を調整することができる。
【0066】その後は、第1の実施の形態と同様の方法
で、半導体装置2000を完成させることができる。
で、半導体装置2000を完成させることができる。
【0067】[第3の実施の形態] (デバイスの構造)以下、第3の実施の形態に係る半導
体装置について説明する。
体装置について説明する。
【0068】第3の実施の形態に係る半導体装置100
0は、フローティングゲート22の構成の点で、第1の
実施の形態と異なる。それ以外の点は、第1の実施の形
態と同様であるため、詳細な説明を省略する。
0は、フローティングゲート22の構成の点で、第1の
実施の形態と異なる。それ以外の点は、第1の実施の形
態と同様であるため、詳細な説明を省略する。
【0069】フローティングゲート22は、アモルファ
スシリコン層からなる。フローティングゲート22のア
モルファスシリコン層は、中間絶縁層26に接触するよ
うに形成されている。
スシリコン層からなる。フローティングゲート22のア
モルファスシリコン層は、中間絶縁層26に接触するよ
うに形成されている。
【0070】(作用効果)本実施の形態においては、フ
ローティングゲート22は、アモルファスシリコン層か
らなる。これにより、フローティングゲート22がポリ
シリコン層からなる場合に比べて、フローティングゲー
ト22と中間絶縁層26との界面の凹凸度合いを低くす
ることができる。このため、本実施の形態によれば、ポ
リシリコン層が中間絶縁層に接触するようにフローティ
ングゲートを形成した場合に比べて、フローティングゲ
ート22と中間絶縁層26との界面を平滑化することが
できる。その結果、データを消去する際に、フローティ
ングゲート22と中間絶縁層26との界面において、電
子がトラップされる量を減らすことができる。したがっ
て、本実施の形態に係る半導体装置1000によれば、
書換え可能回数特性を向上させることができる。
ローティングゲート22は、アモルファスシリコン層か
らなる。これにより、フローティングゲート22がポリ
シリコン層からなる場合に比べて、フローティングゲー
ト22と中間絶縁層26との界面の凹凸度合いを低くす
ることができる。このため、本実施の形態によれば、ポ
リシリコン層が中間絶縁層に接触するようにフローティ
ングゲートを形成した場合に比べて、フローティングゲ
ート22と中間絶縁層26との界面を平滑化することが
できる。その結果、データを消去する際に、フローティ
ングゲート22と中間絶縁層26との界面において、電
子がトラップされる量を減らすことができる。したがっ
て、本実施の形態に係る半導体装置1000によれば、
書換え可能回数特性を向上させることができる。
【0071】(半導体装置の製造方法)次に、第3の実
施の形態に係る半導体装置の製造方法について説明す
る。
施の形態に係る半導体装置の製造方法について説明す
る。
【0072】第3の実施の形態に係る半導体装置の製造
方法は、フローティングゲート22の形成方法の点、具
体的には酸化シリコン層20aの上に、フローティング
ゲート22のためのアモルファスシリコン層を形成する
点で、第1の実施の形態と異なる。それ以外の点は、第
1の実施の形態と同様であるため、詳細な説明を省略す
る。
方法は、フローティングゲート22の形成方法の点、具
体的には酸化シリコン層20aの上に、フローティング
ゲート22のためのアモルファスシリコン層を形成する
点で、第1の実施の形態と異なる。それ以外の点は、第
1の実施の形態と同様であるため、詳細な説明を省略す
る。
【0073】フローティングゲート22のためのアモル
ファスシリコン層の形成方法は、特に限定されず、たと
えば、減圧CVD法である。アモルファスシリコン層を
減圧CVD法により形成する場合には、アモルファスシ
リコン層は、アモルファスシリコンとポリシリコンとの
転位温度より低い温度の条件下で形成されることができ
る。減圧CVD法を利用する場合には、具体的には、温
度が520℃以下で、アモルファスシリコン層を形成す
ることができる。
ファスシリコン層の形成方法は、特に限定されず、たと
えば、減圧CVD法である。アモルファスシリコン層を
減圧CVD法により形成する場合には、アモルファスシ
リコン層は、アモルファスシリコンとポリシリコンとの
転位温度より低い温度の条件下で形成されることができ
る。減圧CVD法を利用する場合には、具体的には、温
度が520℃以下で、アモルファスシリコン層を形成す
ることができる。
【0074】また、リンやヒ素を拡散することにより、
N型のアモルファスシリコン層を形成することができ
る。アモルファスシリコン層をN型にする方法として
は、第1の実施の形態と同様の方法を挙げることができ
る。
N型のアモルファスシリコン層を形成することができ
る。アモルファスシリコン層をN型にする方法として
は、第1の実施の形態と同様の方法を挙げることができ
る。
【0075】[実験例]コントロールゲートがアモルフ
ァスシリコン層を含む場合と、コントロールゲートがア
モルファスシリコン層を含まない場合とで、メモリトラ
ンジスタの特性がどのように異なるか調べた。以下、コ
ントロールゲートがアモルファスシリコン層を含む場合
の例を「実施例」といい、コントロールゲートがアモル
ファスシリコン層を含まない場合の例を「比較例」とい
う。
ァスシリコン層を含む場合と、コントロールゲートがア
モルファスシリコン層を含まない場合とで、メモリトラ
ンジスタの特性がどのように異なるか調べた。以下、コ
ントロールゲートがアモルファスシリコン層を含む場合
の例を「実施例」といい、コントロールゲートがアモル
ファスシリコン層を含まない場合の例を「比較例」とい
う。
【0076】(1)実施例の条件 実施例におけるコントロールゲートは、アモルファスシ
リコン層と、その上に形成されたポリシリコン層との2
層構造からなる。
リコン層と、その上に形成されたポリシリコン層との2
層構造からなる。
【0077】アモルファスシリコン層は、減圧CVD法
により、温度が520℃、圧力が200Paの条件下で
形成された。アモルファスシリコン層の膜厚は、25n
mとした。ポリシリコン層は、CVD法により、温度が
600℃、圧力が800Paの条件下で形成された。ポ
リシリコン層の膜厚は、75nmとした。
により、温度が520℃、圧力が200Paの条件下で
形成された。アモルファスシリコン層の膜厚は、25n
mとした。ポリシリコン層は、CVD法により、温度が
600℃、圧力が800Paの条件下で形成された。ポ
リシリコン層の膜厚は、75nmとした。
【0078】(2)比較例の条件 比較例におけるコントロールゲートは、ポリシリコン層
からなる。ポリシリコン層は、CVD法により、温度が
600℃、圧力が800Paの条件下で形成された。ポ
リシリコン層の膜厚は、100nmとした。
からなる。ポリシリコン層は、CVD法により、温度が
600℃、圧力が800Paの条件下で形成された。ポ
リシリコン層の膜厚は、100nmとした。
【0079】なお、実施例における中間絶縁層と、比較
例における中間絶縁層は、同様にして形成した。具体的
には、実施例および比較例における中間絶縁層は、次の
ようにして形成した。
例における中間絶縁層は、同様にして形成した。具体的
には、実施例および比較例における中間絶縁層は、次の
ようにして形成した。
【0080】[凹凸度合い]まず、実施例と、比較例と
で、コントロールゲートと中間絶縁層との界面の凹凸度
合いがどのように異なるか調べた。
で、コントロールゲートと中間絶縁層との界面の凹凸度
合いがどのように異なるか調べた。
【0081】コントロールゲートと中間絶縁層との界面
の凹凸度合いは、コントロールゲートを除去して、中間
絶縁層の表面の凹凸度合いを調べることによって求め
た。なお、中間絶縁層の表面の凹凸度合の測定は、原子
間力顕微鏡(AMF:デジタルインスツルメント社・Na
noscopeIII)を用いて行った。
の凹凸度合いは、コントロールゲートを除去して、中間
絶縁層の表面の凹凸度合いを調べることによって求め
た。なお、中間絶縁層の表面の凹凸度合の測定は、原子
間力顕微鏡(AMF:デジタルインスツルメント社・Na
noscopeIII)を用いて行った。
【0082】実施例におけるコントロールゲートと中間
絶縁層との界面の凹凸度合いは、比較例におけるコント
ロールゲートと中間絶縁層との界面の凹凸度合いの1/
3であった。
絶縁層との界面の凹凸度合いは、比較例におけるコント
ロールゲートと中間絶縁層との界面の凹凸度合いの1/
3であった。
【0083】[書換え可能回数]また、実施例と、比較
例とで、書換え可能回数がどのように異なるかを調べ
た。ここでは、「書換え可能回数」を、「リード電流値
Irが、初期リード電流値Ir(initial) の1/2と
なった時点の書換え回数」と定義した。なお、リード電
流値とは、読み出し動作の際において、ドレイン領域か
らソース領域に流れる電流の値をいう。
例とで、書換え可能回数がどのように異なるかを調べ
た。ここでは、「書換え可能回数」を、「リード電流値
Irが、初期リード電流値Ir(initial) の1/2と
なった時点の書換え回数」と定義した。なお、リード電
流値とは、読み出し動作の際において、ドレイン領域か
らソース領域に流れる電流の値をいう。
【0084】図7は、実施例および比較例における、初
期リード電流値Ir(initial)に対するリード電流値
Irの比(Ir/Ir(initial))と、書換え回数と
の関係を示すグラフである。
期リード電流値Ir(initial)に対するリード電流値
Irの比(Ir/Ir(initial))と、書換え回数と
の関係を示すグラフである。
【0085】図7に示されるように、実施例において
は、書換え可能回数は、5万回であった。一方、比較例
においては、書換え可能回数は、1万回であった。した
がって、コントロールゲートがアモルファスシリコン層
からなる場合には、コントロールゲートがポリシリコン
層からなる場合に比べて、書換え可能回数が著しく向上
することが確認された。
は、書換え可能回数は、5万回であった。一方、比較例
においては、書換え可能回数は、1万回であった。した
がって、コントロールゲートがアモルファスシリコン層
からなる場合には、コントロールゲートがポリシリコン
層からなる場合に比べて、書換え可能回数が著しく向上
することが確認された。
【0086】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更である。
ず、本発明の要旨を超えない範囲で種々の変更である。
【図1】第1の実施の形態に係る不揮発性メモリトラン
ジスタを含む半導体装置を模式的に示す断面図である。
ジスタを含む半導体装置を模式的に示す断面図である。
【図2】第1の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図3】第1の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図4】第1の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図5】第2の実施の形態に係る不揮発性メモリトラン
ジスタを含む半導体装置を模式的に示す断面図である。
ジスタを含む半導体装置を模式的に示す断面図である。
【図6】第2の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図7】実施例および比較例における、初期リード電流
値Ir(initial)に対するリード電流値Irの比(I
r/Ir(initial))と、書換え回数との関係を示す
グラフである。
値Ir(initial)に対するリード電流値Irの比(I
r/Ir(initial))と、書換え回数との関係を示す
グラフである。
【図8】スプリットゲート構造を有する不揮発性メモリ
トランジスタを含む半導体装置の従来の一例を模式的に
示す断面図である。
トランジスタを含む半導体装置の従来の一例を模式的に
示す断面図である。
10 シリコン基板 14 ソース領域 16 ドレイン領域 20 ゲート絶縁層 22 フローティングゲート 220 フローティングゲートの上縁部 24 トップ絶縁層 26 中間絶縁層 26a 酸化シリコン層 28 コントロールゲート 28a アモルファスシリコン層 30 配線層 32 コンタクト導電層 40 層間絶縁層 42 コンタクトホール 100 不揮発性メモリトランジスタ 280 コントロールゲート 282a アモルファスシリコン層 284a ポリシリコン層 1000,2000 半導体装置
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA09 AA32 AA33 AA63 AB03 AC01 AG02 AG21 5F083 EP08 EP25 EP27 EP42 EP54 GA21 JA33 JA35 JA39 PR12 PR21 5F101 BA14 BA15 BA24 BA36 BB04 BC01 BH02 BH03
Claims (10)
- 【請求項1】 半導体基板と、 前記半導体基板上に、ゲート絶縁層を介在させて配置さ
れたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能しうる中間絶縁層と、 前記中間絶縁層の上に形成されたコントロールゲート
と、 前記半導体基板内に形成された、ソース領域またはドレ
イン領域を構成する不純物拡散層と、を含み、 前記コントロールゲートは、少なくともアモルファスシ
リコン層を含み、 前記アモルファスシリコン層は、前記中間絶縁層と接触
している、不揮発性メモリトランジスタを有する半導体
装置。 - 【請求項2】 請求項1において、 前記コントロールゲートは、前記アモルファスシリコン
層のみから構成される、不揮発性メモリトランジスタを
有する半導体装置。 - 【請求項3】 請求項1において、 前記コントロールゲートは、さらに、ポリシリコン層を
含み、 前記ポリシリコン層は、前記アモルファスシリコン層の
上に形成されている、不揮発性メモリトランジスタを有
する半導体装置。 - 【請求項4】 請求項1〜3のいずれかにおいて、 前記フローティングゲートは、少なくともアモルファス
シリコン層を含み、 前記フローティングゲートのアモルファスシリコン層
は、前記中間絶縁層と接触している、不揮発性メモリト
ランジスタを有する半導体装置。 - 【請求項5】 請求項4において、 前記フローティングゲートは、前記フローティングゲー
トのアモルファスシリコン層のみから構成される、不揮
発性メモリトランジスタを有する半導体装置。 - 【請求項6】 以下の工程(a)〜(e)を含む、不揮
発性メモリトランジスタを有する半導体装置の製造方
法。 (a)半導体基板上に、ゲート絶縁層として機能しう
る、第1の絶縁層を形成する工程、(b)前記第1の絶
縁層の上に、フローティングゲートを形成する工程、
(c)前記フローティングゲートの少なくとも一部と接
触する、トンネル絶縁層として機能させるための、中間
絶縁層を形成する工程、(d)前記中間絶縁層の上に、
コントロールゲートを形成する工程であって、 前記コントロールゲートは、少なくともアモルファスシ
リコン層を含み、 前記アモルファスシリコン層は、前記中間絶縁層と接触
しており、および(e)前記半導体基板内に、ソース領
域またはドレイン領域を構成する不純物拡散層を形成す
る工程。 - 【請求項7】 請求項6において、 前記コントロールゲートは、前記アモルファスシリコン
層のみから構成される、不揮発性メモリトランジスタを
有する半導体装置の製造方法。 - 【請求項8】 請求項6において、 前記コントロールゲートは、さらに、ポリシリコン層を
含み、 前記ポリシリコン層は、前記アモルファスシリコン層の
上に形成されている、不揮発性メモリトランジスタを有
する半導体装置の製造方法。 - 【請求項9】 請求項6〜8のいずれかにおいて、 前記フローティングゲートは、少なくともアモルファス
シリコン層を含み、 前記フローティングゲートのアモルファスシリコン層
は、前記中間絶縁層と接触している、不揮発性メモリト
ランジスタを有する半導体装置の製造方法。 - 【請求項10】 請求項9において、 前記フローティングゲートは、前記フローティングゲー
トのアモルファスシリコン層のみから構成される、不揮
発性メモリトランジスタを有する半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000086606A JP2001274362A (ja) | 2000-03-27 | 2000-03-27 | 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000086606A JP2001274362A (ja) | 2000-03-27 | 2000-03-27 | 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001274362A true JP2001274362A (ja) | 2001-10-05 |
Family
ID=18602740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000086606A Withdrawn JP2001274362A (ja) | 2000-03-27 | 2000-03-27 | 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001274362A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107408499A (zh) * | 2015-03-17 | 2017-11-28 | 硅存储技术公司 | 带有3d鳍式场效应晶体管结构的***栅非易失性存储器单元及其制作方法 |
-
2000
- 2000-03-27 JP JP2000086606A patent/JP2001274362A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107408499A (zh) * | 2015-03-17 | 2017-11-28 | 硅存储技术公司 | 带有3d鳍式场效应晶体管结构的***栅非易失性存储器单元及其制作方法 |
JP2018507563A (ja) * | 2015-03-17 | 2018-03-15 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 3D FinFET構造体を有するスプリットゲート不揮発性メモリセル及びその製造方法 |
CN107408499B (zh) * | 2015-03-17 | 2020-09-18 | 硅存储技术公司 | 带有3d鳍式场效应晶体管结构的***栅非易失性存储器单元及其制作方法 |
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