JP2001274362A - 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 書換え可能回数特性が向上された、不揮発性
メモリトランジスタを有する半導体装置およびその製造
方法を提供する。 【解決手段】 半導体装置１０００は、メモリトランジ
スタ１００を含む。メモリトランジスタ１００は、半導
体基板１０と、半導体基板１０上に、ゲート絶縁層２０
を介在させて配置されたフローティングゲート２２と、
フローティングゲート２２の少なくとも一部と接触し、
トンネル絶縁層として機能しうる中間絶縁層２６と、中
間絶縁層２６の上に形成されたコントロールゲート２８
と、半導体基板１０内に形成された、ソース領域または
ドレイン領域を構成する不純物拡散層１４，１６と、を
含む。コントロールゲート２８は、少なくともアモルフ
ァスシリコン層を含み、アモルファスシリコン層は、中
間絶縁層２６と接触している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スプリットゲート
構造を有する不揮発性メモリトランジスタを含む半導体
装置およびその製造方法に関する。

【０００２】

【背景技術】電気的に消去可能なプログラマルＲＯＭ
（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図８は、スプリットゲート構造を有する不揮
発性メモリトランジスタを含む半導体装置の従来の一例
を模式的に示す断面図である。

【０００３】半導体装置は、スプリットゲート構造を有
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）３００を含む。

【０００４】メモリトランジスタ３００は、Ｎ型トラン
ジスタを例にとると、図８に示すように、Ｐ型のシリコ
ン基板１０内に形成されたＮ⁺型不純物拡散層からなる
ソース領域１４およびドレイン領域１６と、シリコン基
板１０の表面に形成されたゲート絶縁層７０とを有す
る。このゲート絶縁層７０上には、フローティングゲー
ト７２と、中間絶縁層７６と、コントロールゲート７８
とが順次形成されている。

【０００５】フローティングゲート７２の上には、トッ
プ絶縁層７４が形成されている。このトップ絶縁層７４
は、フローティングゲート７２となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、トップ絶縁層７４は、図８に示す
ように、中央から両端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート７２の両
端の上縁部７２０は鋭角に形成され、これらの上縁部７
２０で電界集中が起きやすいようになっている。

【０００６】このスプリットゲート構造のメモリトラン
ジスタ３００を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域１４とドレイン領域１６
間にチャネル電流を流し、矢印Ａ１０で示すように、電
荷（ホットエレクトロン）をフローティングゲート７２
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート７８に印加し、ファウラー・ノル
ドハイムトンネル伝導（ＦＮ伝導）によって、フローテ
ィングゲート７２に蓄積された電荷を、矢印Ｂ１０で示
すように、中間絶縁層７６を介してコントロールゲート
７８に移動させる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、書換
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置およびその製造方法を提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明の不揮発性メモリ
トランジスタを有する半導体装置（以下「本発明の半導
体装置」という）は、半導体基板と、前記半導体基板上
に、ゲート絶縁層を介在させて配置されたフローティン
グゲートと、前記フローティングゲートの少なくとも一
部と接触し、トンネル絶縁層として機能しうる中間絶縁
層と、前記中間絶縁層の上に形成されたコントロールゲ
ートと、前記半導体基板内に形成された、ソース領域ま
たはドレイン領域を構成する不純物拡散層と、を含み、
前記コントロールゲートは、少なくともアモルファスシ
リコン層を含み、前記アモルファスシリコン層は、前記
中間絶縁層と接触している。

【０００９】ここで、アモルファスシリコン層が中間絶
縁層と接触しているとは、少なくとも、キャリア（特に
電子）がフローティングゲートからコントロールゲート
に移動する際に通過する、中間絶縁層の一部と、アモル
ファスシリコン層が接触していることをいう。

【００１０】本発明の半導体装置においては、コントロ
ールゲートはアモルファスシリコン層を含み、アモルフ
ァスシリコン層は中間絶縁層と接触している。このた
め、本発明によれば、コントロールゲートがポリシリコ
ン層のみからなる場合に比べて、コントロールゲートと
中間絶縁層との界面の凹凸度合いを低くすることができ
る。すなわち、本発明によれば、コントロールゲートが
ポリシリコン層のみからなる場合に比べて、コントロー
ルゲートと中間絶縁層との界面を平滑化することができ
る。その結果、フローティングゲートからコントロール
ゲートに電子を引き抜く際に、コントロールゲートと中
間絶縁層との界面に、電子がトラップされる量を減らす
ことができる。したがって、本発明によれば、書換え可
能回数特性（endurance特性）を向上させることができ
る。

【００１１】また、コントロールゲートは、たとえば、
次のいずれかの態様をとることができる。

【００１２】（１）第１に、前記コントロールゲート
は、前記アモルファスシリコン層のみから構成されてい
る態様である。

【００１３】（２）第２に、前記コントロールゲート
は、さらに、ポリシリコン層を含み、前記ポリシリコン
層は、前記アモルファスシリコン層の上に形成されてい
る態様である。

【００１４】前記フローティングゲートは、少なくとも
アモルファスシリコン層を含み、前記フローティングゲ
ートのアモルファスシリコン層は、前記中間絶縁層と接
触していることが好ましい。

【００１５】これにより、フローティングゲートがポリ
シリコン層のみからなる場合に比べて、フローティング
ゲートと中間絶縁層との界面の凹凸度合いを低くするこ
とができる。すなわち、本発明によれば、フローティン
グゲートがポリシリコン層のみからなる場合に比べて、
フローティングゲートと中間絶縁層との界面を平滑化す
ることができる。その結果、フローティングゲートから
コントロールゲートに電子を引き抜く際に、フローティ
ングゲートと中間絶縁層との界面に、電子がトラップさ
れる量を減らすことができる。したがって、本発明によ
れば、書換え可能回数特性（endurance特性）を向上さ
せることができる。

【００１６】前記フローティングゲートは、前記フロー
ティングゲートのアモルファスシリコン層のみから構成
されることができる。

【００１７】本発明の不揮発性メモリトランジスタを有
する半導体装置の製造方法（以下「本発明の半導体装置
の製造方法」という）は、以下の工程（ａ）〜（ｅ）を
含む。 （ａ）半導体基板上に、ゲート絶縁層として機能しう
る、第１の絶縁層を形成する工程、（ｂ）前記第１の絶
縁層の上に、フローティングゲートを形成する工程、
（ｃ）前記フローティングゲートの少なくとも一部と接
触する、トンネル絶縁層として機能させるための、中間
絶縁層を形成する工程、（ｄ）前記中間絶縁層の上に、
コントロールゲートを形成する工程であって、前記コン
トロールゲートは、少なくともアモルファスシリコン層
を含み、前記アモルファスシリコン層は、前記中間絶縁
層と接触しており、および（ｅ）前記半導体基板内に、
ソース領域またはドレイン領域を構成する不純物拡散層
を形成する工程。

【００１８】本発明の半導体装置の製造方法において
は、少なくともアモルファスシリコン層を含むコントロ
ールゲートを形成している。そして、アモルファスシリ
コン層が中間絶縁層に接触するようにコントロールゲー
トを形成している。このため、本発明の半導体装置の製
造方法によれば、本発明の半導体装置のところで述べた
理由で、書換え可能回数特性（endurance特性）が向上
された半導体装置を製造することができる。

【００１９】本発明の半導体装置の製造方法において
は、コントロールゲートおよびフローティングゲート
は、さらに、上述の本発明の半導体装置のところで述べ
た態様と同様のものを取ることができる。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。

【００２１】［第１の実施の形態］ （デバイスの構造）以下、第１の実施の形態に係る半導
体装置について説明する。図１は、第１の実施の形態に
係る半導体装置を模式的に示す断面図である。

【００２２】半導体装置１０００は、スプリットゲート
構造を有する不揮発性メモリトランジスタ（以下「メモ
リトランジスタ」という）１００を含む。メモリトラン
ジスタ１００は、ソース領域１４と、ドレイン領域１６
と、ゲート絶縁層（第１の絶縁層）２０とを有する。ソ
ース領域１４およびドレイン領域１６は、ｎ型トランジ
スタを例にとると、Ｐ型のシリコン基板１０内に形成さ
れたＮ⁺ 型不純物拡散層からなる。ゲート絶縁層２０
は、シリコン基板１０の表面に形成されている。

【００２３】ゲート絶縁層２０の上には、フローティン
グゲート２２と、中間絶縁層２６と、コントロールゲー
ト２８とが順次形成されている。

【００２４】フローティングゲート２２の上には、トッ
プ絶縁層２４が形成されている。トップ絶縁層２４は、
図１に示すように、中央部から端部へ向けてその膜厚が
薄くなる構造を有する。その結果、フローティングゲー
ト２２の上縁部２２０の両端は、鋭角に形成され、この
上縁部２２０で電界集中が起きやすいようになってい
る。

【００２５】中間絶縁層２６は、トップ絶縁層２４の上
面からフローティングゲート２２の側面に連続し、さら
にシリコン基板１０の表面に沿ってドレイン領域１６の
一端にいたるように形成されている。この中間絶縁層２
６は、いわゆるトンネル絶縁層として機能する。

【００２６】この中間絶縁層２６の上面上には、コント
ロールゲート２８が形成されている。コントロールゲー
ト２８は、アモルファスシリコン層からなる。具体的に
は、コントロールゲート２８を構成するアモルファスシ
リコン層は、中間絶縁層２６に接触するようにして形成
されている。

【００２７】コントロールゲート２８の上には、必要に
応じて、シリサイド層（図示せず）を形成してもよい。
シリサイド層の材質としては、たとえば、タングステン
シリサイド，モリブデンシリサイド，チタンシリサイ
ド，コバルトシリサイドを挙げることができる。

【００２８】さらに、メモリトランジスタ１００が形成
されたウエハの上には、層間絶縁層４０が形成されてい
る。この層間絶縁層４０には、所定領域、たとえばドレ
イン領域１６に到達するコンタクトホール４２が形成さ
れ、これらのコンタクトホール４２内には、コンタクト
導電層３２が形成されている。さらに、コンタクト導電
層３２および層間絶縁層４０の上には所定パターンの配
線層３０が形成されている。そして、コントロールゲー
ト２８はワード線となり、ソース領域１４はソース線と
なる。また、ドレイン領域１６と接続される配線層３０
はビット線となる。

【００２９】（メモリセルの動作方法）次に、本発明の
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図１を参照して説明する。

【００３０】図１において、Ｖｃはコントロールゲート
２８に印加される電圧を示し、Ｖｓはソース領域１４に
印加される電圧を示し、Ｖｄはドレイン領域１６に印加
される電圧を示し、ＶｓｕｂはＰ型のシリコン基板１０
に印加される電圧を示す。

【００３１】このスプリットゲート構造のメモリトラン
ジスタ１００を動作させる場合には、データの書き込み
時には、ソース領域１４とドレイン領域１６間にチャネ
ル電流を流し、電荷（ホットエレクトロン）をフローテ
ィングゲート２２に注入する。データの消去時には、所
定の高電圧をコントロールゲート２８に印加し、ＦＮ伝
導によってフローティングゲート２２に蓄積された電荷
をコントロールゲート２８に移動させる。以下に、各動
作の一例について述べる。

【００３２】まず、書き込み動作について述べる。な
お、Ａ１は、書き込み時の電子の流れを示す。

【００３３】データの書き込み動作においては、ドレイ
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート２８に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、ゲート絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。

【００３４】この書き込み動作では、例えば、コントロ
ールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の
電位（Ｖｓｕｂ）を０Ｖとする。

【００３５】次に、消去動作について説明する。なお、
Ｂ１は、消去時の電子の流れを示す。

【００３６】消去動作においては、ソース領域１４およ
びドレイン領域１６の電位に対してコントロールゲート
２８の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の先鋭な上縁部２２０からＦＮ伝導によって中間絶
縁層２６を突き抜けてコントロールゲート２８に放出さ
れて、データが消去される。

【００３７】この消去動作では、例えば、コントロール
ゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。

【００３８】次に読み出し動作について説明する。な
お、Ｃ１は、読み出し時の電子の流れを示す。

【００３９】読み出し動作においては、ソース領域１４
に対してドレイン領域１６を高電位とし、コントロール
ゲート２８に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。

【００４０】読み出し動作においては、例えば、コント
ロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。

【００４１】（作用効果）本実施の形態においては、コ
ントロールゲート２８は、アモルファスシリコン層から
なる。コントロールゲート２８がアモルファスシリコン
層からなると、コントロールゲートがポリシリコン層か
らなる場合に比べて、コントロールゲート２８と中間絶
縁層２６との界面の凹凸度合いを低くすることができ
る。このため、本実施の形態によれば、コントロールゲ
ートをポリシリコン層で形成した場合に比べて、コント
ロールゲート２８と中間絶縁層２６との界面を平滑化す
ることができる。その結果、データを消去する際に、コ
ントロールゲート２８と中間絶縁層２６との界面におい
て、電子がトラップされる量を減らすことができる。し
たがって、本実施の形態に係る半導体装置１０００によ
れば、書換え可能回数特性（endurance特性）を向上さ
せることができる。

【００４２】（デバイスの製造方法）次に、本実施の形
態に係る半導体装置の製造方法を説明する。図２〜図４
は、本実施の形態に係る半導体装置の製造工程を模式的
に示す断面図である。

【００４３】（Ａ）図２（ａ）に示すように、シリコン
基板１０の表面に、酸化シリコン層２０ａを形成する。
この酸化シリコン層２０ａは、メモリトランジスタのゲ
ート絶縁層２０（図１参照）となる。酸化シリコン層２
０ａは、たとえば熱酸化法により形成される。酸化シリ
コン層２０ａの厚さは、特に限定されないが、ゲート耐
圧などを考慮して好ましくは７〜８ｎｍである。

【００４４】次いで、酸化シリコン層２０ａの表面に、
例えばＣＶＤ法を用いてポリシリコン層２２ａを形成
し、これにリンやひ素を拡散してＮ型のポリシリコン層
２２ａを形成する。このポリシリコン層２２ａは、メモ
リトランジスタ１００のフローティングゲート２２（図
１参照）となる。このポリシリコン層２２ａは、例えば
１００〜１５０ｎｍの厚さを有する。

【００４５】ポリシリコン層２２ａをＮ型にする他の方
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素イオンを注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ₃）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ₃）を含んだキ
ャリアガスを導入する方法、などがある。

【００４６】次いで、ポリシリコン層２２ａの表面に、
例えばＣＶＤ法で窒化シリコン層５０を形成する。次い
で、窒化シリコン層５０上に形成されたレジスト層Ｒ１
をマスクとして、窒化シリコン層５０の所定領域を選択
的にエッチングして除去する。窒化シリコン層５０の除
去される領域２４０Ｈは、メモリトランジスタ１００の
トップ絶縁層２４が形成される領域である。次いで、レ
ジスト層Ｒ１を除去する。

【００４７】（Ｂ）次いで、図２（ｂ）に示すように、
ポリシリコン層２２ａの露出部分を選択的に酸化するこ
とにより、ポリシリコン層２２ａの所定領域の表面にト
ップ絶縁層２４を形成する。選択酸化によって形成され
たトップ絶縁層２４は、中央部の膜厚が最も大きく、端
部では徐々に膜厚が小さくなる断面形状を有する。その
後、窒化シリコン層５０を除去する。

【００４８】（Ｃ）次いで、図２（ｃ）に示すように、
トップ絶縁層２４をマスクとしてエッチングを行ない、
ポリシリコン層２２ａおよび酸化シリコン層２０ａをパ
ターニングする。こうして、フローティングゲート２２
およびゲート絶縁層２０が形成される。

【００４９】（Ｄ）次に、図３（ａ）に示すように、シ
リコン基板１０の上に、酸化シリコン層２６ａを堆積す
る。酸化シリコン層２６ａは、メモリトランジスタ１０
０の中間絶縁層２６となる。酸化シリコン層２６ａの厚
さは、シリコン基板１０の上面を基準として、たとえば
２０〜２５ｎｍである。酸化シリコン層２６ａの形成方
法は、特に限定されず、たとえば熱酸化法，ＣＶＤ法を
あげることができる。好ましいＣＶＤ法は、高温熱ＣＶ
Ｄ法（たとえばシランベースの高温熱ＣＶＤ法）であ
る。高温熱ＣＶＤ法により酸化シリコン層２６ａを形成
すると、酸化シリコン層２６ａの膜質が緻密になるとい
う利点がある。また、酸化シリコン層２６ａは、複数の
層が積層されて構成されていてもよい。

【００５０】（Ｅ）次いで、図３（ａ）に示すように、
酸化シリコン層２６ａの表面に、アモルファスシリコン
層２８ａを形成する。アモルファスシリコン層２８ａの
形成方法は、特に限定されず、たとえば、減圧ＣＶＤ法
である。アモルファスシリコン層２８ａを減圧ＣＶＤ法
により形成する場合には、アモルファスシリコン層２８
ａは、アモルファスシリコンとポリシリコンとの転位温
度より低い温度の条件下で形成されることができる。減
圧ＣＶＤ法を利用する場合には、具体的には、温度が５
２０℃以下で、アモルファスシリコン層２８ａを形成す
ることができる。アモルファスシリコン層２８ａの膜厚
は、たとえば１００〜３００ｎｍである。

【００５１】次に、必要に応じて、アモルファスシリコ
ン層２８ａの不純物濃度を調整する。不純物濃度の調整
は、アモルファスシリコン層２８ａを形成しながら行っ
てもよい。

【００５２】次に、必要に応じて、アモルファスシリコ
ン層２８ａの上に、シリサイド層（図示せず）を形成す
る。シリサイド層は、たとえば、スパッタ法，ＣＶＤ法
により形成されることができる。

【００５３】次いで、コントロールゲート２８上に所定
のパターンを有するレジスト層（図示せず）を形成す
る。その後、図３（ｂ）に示すように、エッチングによ
ってアモルファスシリコン層２８ａと酸化シリコン層２
６ａとのパターニングを行う。こうして、コントロール
ゲート２８と中間絶縁層２６とが形成される。

【００５４】（Ｆ）次いで、図４（ａ）に示すように、
トップ絶縁層２４、コントロールゲート２８およびドレ
イン領域１６となる領域を覆うようにパターニングされ
たレジスト層Ｒ２を形成する。その後、レジスト層Ｒ２
をマスクとして、公知の方法によりＮ型不純物をシリコ
ン基板１０にドープすることにより、ソース領域１４を
構成する不純物拡散層を形成する。

【００５５】次いで、図４（ｂ）に示すように、トップ
絶縁層２４、コントロールゲート２８およびソース領域
１４を覆うようにパターニングされたレジスト層Ｒ３を
形成する。その後、Ｎ型不純物をシリコン基板１０にド
ープすることにより、ドレイン領域１６を形成する。

【００５６】以上の工程によって、図１に示すように、
メモリトランジスタ１００が形成される。

【００５７】（Ｇ）次いで、図１に示すように、メモリ
トランジスタ１００が形成されたウエハの表面に、例え
ばＣＶＤ法を用いて酸化シリコン層からなる層間絶縁層
４０を形成する。そして、層間絶縁層４０の所定領域を
選択的にエッチング除去し、ドレイン領域１６などに到
達するコンタクトホール４２を形成する。次いで、層間
絶縁層４０の上面およびコンタクトホール４２内に、例
えばスパッタ法を用いてアルミニウムなどからなる導電
層を堆積する。この導電層をパターニングすることによ
り、コンタクト層３２によって、不純物拡散層（ドレイ
ン領域１６あるいはソース領域１４）と電気的に接続さ
れた金属配線層３０（例えばビット線あるいは図示しな
いソース線）を形成する。こうして、半導体装置１００
０が形成される。

【００５８】［第２の実施の形態］ （デバイスの構造）以下、第２の実施の形態に係る半導
体装置について説明する。図５は、第２の実施の形態に
係る半導体装置を模式的に示す断面図である。

【００５９】第２の実施の形態に係る半導体装置２００
０は、コントロールゲート２８０の構成の点で、第１の
実施の形態と異なる。それ以外の点は、第１の実施の形
態と同様であるため、同一の機能を有する部分には同一
の符号を付し、詳細な説明を省略する。

【００６０】コントロールゲート２８０は、アモルファ
スシリコン層２８２と、ポリシリコン層２８４とから構
成される。アモルファスシリコン層２８２は、中間絶縁
層２６に接触するように形成されている。ポリシリコン
層２８４は、アモルファスシリコン層２８２の上に形成
されている。すなわち、アモルファスシリコン層２８２
は、中間絶縁層２６とポリシリコン層２８４との間に介
在するようにして形成されている。

【００６１】（作用効果）本実施の形態においては、コ
ントロールゲート２８０は、アモルファスシリコン層２
８２と、アモルファスシリコン層２８２の上に形成され
たポリシリコン層２８４とからなる。すなわち、中間絶
縁層２６とポリシリコン層２８４との間に、アモルファ
スシリコン層２８２を介在させている。中間絶縁層２６
とポリシリコン層２８４との間に、アモルファスシリコ
ン層２８２を介在させるようにしてコントロールゲート
２８０を形成すると、ポリシリコン層が中間絶縁層に直
接接触するようにコントロールゲートを形成した場合に
比べて、コントロールゲート２８０と中間絶縁層２６と
の界面の凹凸度合いを低くすることができる。このた
め、本実施の形態によれば、ポリシリコン層が中間絶縁
層に接触するようにコントロールゲートを形成した場合
に比べて、コントロールゲート２８０と中間絶縁層２６
との界面を平滑化することができる。その結果、データ
を消去する際に、コントロールゲート２８０と中間絶縁
層２６との界面において、電子がトラップされる量を減
らすことができる。したがって、本実施の形態に係る半
導体装置２０００によれば、書換え可能回数特性を向上
させることができる。

【００６２】（半導体装置の製造方法）次に、第２の実
施の形態に係る半導体装置の製造方法について説明す
る。図６は、第２の実施の形態に係る半導体装置の製造
工程を模式的に示す断面図である。

【００６３】第２の実施の形態に係る半導体装置の製造
方法は、中間絶縁層２６となる酸化シリコン層２６ａの
形成まで、第１の実施の形態と同様である。

【００６４】次に、図６に示すように、酸化シリコン層
２６ａの上に、アモルファスシリコン層２８２ａを形成
する。アモルファスシリコン層２８２ａは、第１の実施
の形態で述べた方法と同様の方法で形成することができ
る。また、必要に応じて、アモルファスシリコン層２８
２ａの不純物濃度を調整することができる。

【００６５】次に、アモルファスシリコン層２８２ａの
上に、ポリシリコン層２８４ａを形成する。ポリシリコ
ン層２８４ａは、第１の実施の形態における工程（Ａ）
で述べた方法と同様な方法により、形成することができ
る。また、必要に応じて、ポリシリコン層２８４ａの不
純物濃度を調整することができる。

【００６６】その後は、第１の実施の形態と同様の方法
で、半導体装置２０００を完成させることができる。

【００６７】［第３の実施の形態］ （デバイスの構造）以下、第３の実施の形態に係る半導
体装置について説明する。

【００６８】第３の実施の形態に係る半導体装置１００
０は、フローティングゲート２２の構成の点で、第１の
実施の形態と異なる。それ以外の点は、第１の実施の形
態と同様であるため、詳細な説明を省略する。

【００６９】フローティングゲート２２は、アモルファ
スシリコン層からなる。フローティングゲート２２のア
モルファスシリコン層は、中間絶縁層２６に接触するよ
うに形成されている。

【００７０】（作用効果）本実施の形態においては、フ
ローティングゲート２２は、アモルファスシリコン層か
らなる。これにより、フローティングゲート２２がポリ
シリコン層からなる場合に比べて、フローティングゲー
ト２２と中間絶縁層２６との界面の凹凸度合いを低くす
ることができる。このため、本実施の形態によれば、ポ
リシリコン層が中間絶縁層に接触するようにフローティ
ングゲートを形成した場合に比べて、フローティングゲ
ート２２と中間絶縁層２６との界面を平滑化することが
できる。その結果、データを消去する際に、フローティ
ングゲート２２と中間絶縁層２６との界面において、電
子がトラップされる量を減らすことができる。したがっ
て、本実施の形態に係る半導体装置１０００によれば、
書換え可能回数特性を向上させることができる。

【００７１】（半導体装置の製造方法）次に、第３の実
施の形態に係る半導体装置の製造方法について説明す
る。

【００７２】第３の実施の形態に係る半導体装置の製造
方法は、フローティングゲート２２の形成方法の点、具
体的には酸化シリコン層２０ａの上に、フローティング
ゲート２２のためのアモルファスシリコン層を形成する
点で、第１の実施の形態と異なる。それ以外の点は、第
１の実施の形態と同様であるため、詳細な説明を省略す
る。

【００７３】フローティングゲート２２のためのアモル
ファスシリコン層の形成方法は、特に限定されず、たと
えば、減圧ＣＶＤ法である。アモルファスシリコン層を
減圧ＣＶＤ法により形成する場合には、アモルファスシ
リコン層は、アモルファスシリコンとポリシリコンとの
転位温度より低い温度の条件下で形成されることができ
る。減圧ＣＶＤ法を利用する場合には、具体的には、温
度が５２０℃以下で、アモルファスシリコン層を形成す
ることができる。

【００７４】また、リンやヒ素を拡散することにより、
Ｎ型のアモルファスシリコン層を形成することができ
る。アモルファスシリコン層をＮ型にする方法として
は、第１の実施の形態と同様の方法を挙げることができ
る。

【００７５】［実験例］コントロールゲートがアモルフ
ァスシリコン層を含む場合と、コントロールゲートがア
モルファスシリコン層を含まない場合とで、メモリトラ
ンジスタの特性がどのように異なるか調べた。以下、コ
ントロールゲートがアモルファスシリコン層を含む場合
の例を「実施例」といい、コントロールゲートがアモル
ファスシリコン層を含まない場合の例を「比較例」とい
う。

【００７６】（１）実施例の条件 実施例におけるコントロールゲートは、アモルファスシ
リコン層と、その上に形成されたポリシリコン層との２
層構造からなる。

【００７７】アモルファスシリコン層は、減圧ＣＶＤ法
により、温度が５２０℃、圧力が２００Ｐａの条件下で
形成された。アモルファスシリコン層の膜厚は、２５ｎ
ｍとした。ポリシリコン層は、ＣＶＤ法により、温度が
６００℃、圧力が８００Ｐａの条件下で形成された。ポ
リシリコン層の膜厚は、７５ｎｍとした。

【００７８】（２）比較例の条件 比較例におけるコントロールゲートは、ポリシリコン層
からなる。ポリシリコン層は、ＣＶＤ法により、温度が
６００℃、圧力が８００Ｐａの条件下で形成された。ポ
リシリコン層の膜厚は、１００ｎｍとした。

【００７９】なお、実施例における中間絶縁層と、比較
例における中間絶縁層は、同様にして形成した。具体的
には、実施例および比較例における中間絶縁層は、次の
ようにして形成した。

【００８０】［凹凸度合い］まず、実施例と、比較例と
で、コントロールゲートと中間絶縁層との界面の凹凸度
合いがどのように異なるか調べた。

【００８１】コントロールゲートと中間絶縁層との界面
の凹凸度合いは、コントロールゲートを除去して、中間
絶縁層の表面の凹凸度合いを調べることによって求め
た。なお、中間絶縁層の表面の凹凸度合の測定は、原子
間力顕微鏡（ＡＭＦ：デジタルインスツルメント社・Na
noscopeIII）を用いて行った。

【００８２】実施例におけるコントロールゲートと中間
絶縁層との界面の凹凸度合いは、比較例におけるコント
ロールゲートと中間絶縁層との界面の凹凸度合いの１／
３であった。

【００８３】［書換え可能回数］また、実施例と、比較
例とで、書換え可能回数がどのように異なるかを調べ
た。ここでは、「書換え可能回数」を、「リード電流値
Ｉｒが、初期リード電流値Ｉｒ（initial） の１／２と
なった時点の書換え回数」と定義した。なお、リード電
流値とは、読み出し動作の際において、ドレイン領域か
らソース領域に流れる電流の値をいう。

【００８４】図７は、実施例および比較例における、初
期リード電流値Ｉｒ（initial）に対するリード電流値
Ｉｒの比（Ｉｒ／Ｉｒ（initial））と、書換え回数と
の関係を示すグラフである。

【００８５】図７に示されるように、実施例において
は、書換え可能回数は、５万回であった。一方、比較例
においては、書換え可能回数は、１万回であった。した
がって、コントロールゲートがアモルファスシリコン層
からなる場合には、コントロールゲートがポリシリコン
層からなる場合に比べて、書換え可能回数が著しく向上
することが確認された。

【００８６】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更である。

【図面の簡単な説明】

【図１】第１の実施の形態に係る不揮発性メモリトラン
ジスタを含む半導体装置を模式的に示す断面図である。

【図２】第１の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図３】第１の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図４】第１の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図５】第２の実施の形態に係る不揮発性メモリトラン
ジスタを含む半導体装置を模式的に示す断面図である。

【図６】第２の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図７】実施例および比較例における、初期リード電流
値Ｉｒ（initial）に対するリード電流値Ｉｒの比（Ｉ
ｒ／Ｉｒ（initial））と、書換え回数との関係を示す
グラフである。

【図８】スプリットゲート構造を有する不揮発性メモリ
トランジスタを含む半導体装置の従来の一例を模式的に
示す断面図である。

【符号の説明】

１０ シリコン基板 １４ ソース領域 １６ ドレイン領域 ２０ ゲート絶縁層 ２２ フローティングゲート ２２０ フローティングゲートの上縁部 ２４ トップ絶縁層 ２６ 中間絶縁層 ２６ａ 酸化シリコン層 ２８ コントロールゲート ２８ａ アモルファスシリコン層 ３０ 配線層 ３２ コンタクト導電層 ４０ 層間絶縁層 ４２ コンタクトホール １００ 不揮発性メモリトランジスタ ２８０ コントロールゲート ２８２ａ アモルファスシリコン層 ２８４ａ ポリシリコン層 １０００，２０００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA32 AA33 AA63 AB03 AC01 AG02 AG21 5F083 EP08 EP25 EP27 EP42 EP54 GA21 JA33 JA35 JA39 PR12 PR21 5F101 BA14 BA15 BA24 BA36 BB04 BC01 BH02 BH03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に、ゲート絶縁層を介在させて配置さ
   れたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
   トンネル絶縁層として機能しうる中間絶縁層と、 前記中間絶縁層の上に形成されたコントロールゲート
   と、 前記半導体基板内に形成された、ソース領域またはドレ
   イン領域を構成する不純物拡散層と、を含み、 前記コントロールゲートは、少なくともアモルファスシ
   リコン層を含み、 前記アモルファスシリコン層は、前記中間絶縁層と接触
   している、不揮発性メモリトランジスタを有する半導体
   装置。
2. 【請求項２】 請求項１において、 前記コントロールゲートは、前記アモルファスシリコン
   層のみから構成される、不揮発性メモリトランジスタを
   有する半導体装置。
3. 【請求項３】 請求項１において、 前記コントロールゲートは、さらに、ポリシリコン層を
   含み、 前記ポリシリコン層は、前記アモルファスシリコン層の
   上に形成されている、不揮発性メモリトランジスタを有
   する半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記フローティングゲートは、少なくともアモルファス
   シリコン層を含み、 前記フローティングゲートのアモルファスシリコン層
   は、前記中間絶縁層と接触している、不揮発性メモリト
   ランジスタを有する半導体装置。
5. 【請求項５】 請求項４において、 前記フローティングゲートは、前記フローティングゲー
   トのアモルファスシリコン層のみから構成される、不揮
   発性メモリトランジスタを有する半導体装置。
6. 【請求項６】 以下の工程（ａ）〜（ｅ）を含む、不揮
   発性メモリトランジスタを有する半導体装置の製造方
   法。 （ａ）半導体基板上に、ゲート絶縁層として機能しう
   る、第１の絶縁層を形成する工程、（ｂ）前記第１の絶
   縁層の上に、フローティングゲートを形成する工程、
   （ｃ）前記フローティングゲートの少なくとも一部と接
   触する、トンネル絶縁層として機能させるための、中間
   絶縁層を形成する工程、（ｄ）前記中間絶縁層の上に、
   コントロールゲートを形成する工程であって、 前記コントロールゲートは、少なくともアモルファスシ
   リコン層を含み、 前記アモルファスシリコン層は、前記中間絶縁層と接触
   しており、および（ｅ）前記半導体基板内に、ソース領
   域またはドレイン領域を構成する不純物拡散層を形成す
   る工程。
7. 【請求項７】 請求項６において、 前記コントロールゲートは、前記アモルファスシリコン
   層のみから構成される、不揮発性メモリトランジスタを
   有する半導体装置の製造方法。
8. 【請求項８】 請求項６において、 前記コントロールゲートは、さらに、ポリシリコン層を
   含み、 前記ポリシリコン層は、前記アモルファスシリコン層の
   上に形成されている、不揮発性メモリトランジスタを有
   する半導体装置の製造方法。
9. 【請求項９】 請求項６〜８のいずれかにおいて、 前記フローティングゲートは、少なくともアモルファス
   シリコン層を含み、 前記フローティングゲートのアモルファスシリコン層
   は、前記中間絶縁層と接触している、不揮発性メモリト
   ランジスタを有する半導体装置の製造方法。
10. 【請求項１０】 請求項９において、 前記フローティングゲートは、前記フローティングゲー
    トのアモルファスシリコン層のみから構成される、不揮
    発性メモリトランジスタを有する半導体装置の製造方
    法。