JP2006332897A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】組み合わせ論理回路2の出力側に配置されるFF4でのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号CTRLを供給するセレクタ5と、組み合わせ論理回路2の入力側に配置されるFF1から前記出力側に配置されるFF4に至る信号経路に挿入され、制御信号CTRLの指示に従って、異なる遅延値を生成し、また前記信号経路から離脱できる構成の低電力最適遅延回路3とを備えている。これによって、挿入するホールド時間確保用の遅延量を最適値に設定し、また低消費電力化を図ることができる。
【選択図】 図1
Description
図1は、この発明の実施の形態1による半導体集積回路の構成を示すブロック図である。図1において、組み合わせ論理回路2の入力側にはフリップフロップ(FF)1が配置され、出力側にはフリップフロップ(FF)4が配置される。FF1とFF2は、共通のクロックCLKを受けてホールド動作を行うようになっている。
図4は、この発明の実施の形態2による半導体集積回路の構成を示すブロック図である。なお、図4では、図1(実施の形態1)に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態2に関わる部分を中心に説明する。
図6は、この発明の実施の形態3による半導体集積回路の構成を示すブロック図である。なお、図6では、図1(実施の形態1)に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態3に関わる部分を中心に説明する。
図8は、この発明の実施の形態4による半導体集積回路の構成を示すブロック図である。この実施の形態4では、実施の形態2または3をスキャン経路でのホールド時間確保に適用した場合の構成例が示されている。
2 組み合わせ論理回路
3 低電力最適遅延回路
5 セレクタ
6 メモリ/レジスタ
7 外部端子
8 NMOSトランジスタ
9 容量素子
10,15,22 分離可能低電力最適遅延回路
11,12 セレクタ
13 遅延回路
16a,16b NMOSトランジスタ
17a,17b PMOSトランジスタ
18a,18b NMOSトランジスタ
20,21 スキャンフリップフロップ(スキャンFF)
Claims (6)
- 組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号を供給する供給手段と、
前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入され、前記制御信号の指示に従って、異なる遅延値を生成し、また前記遅延値の生成に関与するトランジスタをオフ動作させるなどして前記信号経路から離脱できる構成を含む遅延値生成手段と、
を備えたことを特徴とする半導体集積回路。 - 組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに前記遅延手段の入力値を固定電位に設定する挿入制御手段と、
を備えたことを特徴とする半導体集積回路。 - 組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは前記遅延値を生成する回路に電源を供給するトランジスタをオフ動作させるなどして停止状態への遷移動作を行うことができる構成を含む遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段と、
を備えたことを特徴とする半導体集積回路。 - スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに、前記遅延手段の入力値を固定電位に設定する挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。 - スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは停止状態への遷移動作を行うことができる構成の遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延値生成手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。 - 前記供給手段は、前記制御信号を記憶する記憶手段、または、前記制御信号を入力するための外部端子であることを特徴とする請求項1〜5のいずれか一つに記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005151386A JP2006332897A (ja) | 2005-05-24 | 2005-05-24 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005151386A JP2006332897A (ja) | 2005-05-24 | 2005-05-24 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2006332897A true JP2006332897A (ja) | 2006-12-07 |
Family
ID=37554136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005151386A Pending JP2006332897A (ja) | 2005-05-24 | 2005-05-24 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006332897A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8093936B2 (en) | 2008-09-17 | 2012-01-10 | Fujitsu Limited | Semiconductor device and control method thereof |
JP2012195751A (ja) * | 2011-03-16 | 2012-10-11 | Seiko Epson Corp | 半導体集積回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0363580A (ja) * | 1989-08-02 | 1991-03-19 | Hitachi Ltd | 高精度故障シミユレーシヨン方式 |
JPH05243925A (ja) * | 1992-01-29 | 1993-09-21 | Nec Corp | 入力遅ればらつき調整回路 |
JPH10154793A (ja) * | 1996-11-25 | 1998-06-09 | Nec Corp | 半導体集積回路のレイアウト設計方法 |
JP2000039465A (ja) * | 1998-07-21 | 2000-02-08 | Nec Corp | 半導体集積回路 |
-
2005
- 2005-05-24 JP JP2005151386A patent/JP2006332897A/ja active Pending
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US8093936B2 (en) | 2008-09-17 | 2012-01-10 | Fujitsu Limited | Semiconductor device and control method thereof |
JP2012195751A (ja) * | 2011-03-16 | 2012-10-11 | Seiko Epson Corp | 半導体集積回路 |
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