JP2001274333A - Hard macro cell and system lsi - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a hard macro cell which allows a fine adjustment of an inner clock delay after a system LSI is manufactured. SOLUTION: The hard macro cell comprises a clock input terminal to input a clock signal from outside, flip-flop circuit which is operated, based on the clock signal inputted from the clock input terminal, clock signal delay circuit for generating a clock delay from the clock input terminal to a clock input terminal of the flip-flop circuit, and controller for controlling the quantity of the clock delay generated by the clock signal delay circuit from outside.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＣＰＵコア等のハ
ードマクロセル、及びハードマクロセルを搭載したシス
テムＬＳＩに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a hard macro cell such as a CPU core and a system LSI equipped with the hard macro cell.

【０００２】[0002]

【従来の技術】ＣＰＵコアとユーザロジックを内蔵する
システムＬＳＩを開発するに当たり、通常、設計段階で
ユーザロジック部のクロックスキューをできる限り小さ
く抑えるために、ＣＴＳ（ｃｌｏｃｋ ｔｒｅｅ ｓｙ
ｎｔｈｅｓｉｓ）を行う。これにより、ユーザロジック
内の各フリップフロップに供給されるクロックのスキュ
ーが最小になるようにしている。2. Description of the Related Art In developing a system LSI incorporating a CPU core and user logic, a CTS (clock tree system) is usually used in order to minimize the clock skew of the user logic unit at the design stage.
nthesis). Thus, the skew of the clock supplied to each flip-flop in the user logic is minimized.

【０００３】このＣＴＳは、レイアウトの実配線情報
（遅延情報）及び各セルの遅延情報に基づき行うが、製
造プロセスの微細化により、これら遅延情報に基づいた
クロックスキューの設計と実デバイスでのクロックスキ
ューが必ずしも正確に一致しなくなってきている。The CTS is performed based on the actual wiring information (delay information) of the layout and the delay information of each cell. Due to the miniaturization of the manufacturing process, the design of the clock skew based on the delay information and the clock signal in the actual device are performed. Queues do not always match exactly.

【０００４】ＣＰＵコアも、ユーザロジックと同様にＣ
ＴＳを用い、ＣＰＵコア内部の各フリップフロップでの
クロックスキューを最小になるようにレイアウト設計が
なされている。ＣＰＵコアは、汎用性が高く、使い回し
が利くため、通常、確定したレイアウトを持ったハード
マクロセルとして供給されている。ＣＰＵコア内部のク
ロック入力端子からＣＰＵコア内部のフリップフロップ
までのディレイは、高い精度で一定（フリップフロップ
間でのクロックスキューが小さい）となるようにレイア
ウト設計されている。[0004] The CPU core also has C
The layout is designed to minimize the clock skew in each flip-flop inside the CPU core using the TS. Since the CPU core has high versatility and is easy to use, it is usually supplied as a hard macro cell having a fixed layout. The layout is designed so that the delay from the clock input terminal inside the CPU core to the flip-flop inside the CPU core is constant with high accuracy (the clock skew between the flip-flops is small).

【０００５】図９は、従来のＣＰＵコアを搭載したシス
テムＬＳＩの要部構成図である。FIG. 9 is a block diagram of a main part of a system LSI equipped with a conventional CPU core.

【０００６】ＣＰＵコア１２０にクロックを供給する場
合、このＣＰＵコア１２０を含んだ全体のシステムが理
想的に動作するように、このシステムの基幹クロックを
生成するクロックジェネレータ１１０からＣＰＵコア１
２０のクロック入力端子１２０ａ（或いはＣＰＵコア内
部のフリップフロップ１２１のクロック端子１２１ａ）
までのクロック信号ＣＫ１の遅延時間と、クロックジェ
ネレータ１１０からユーザロジック１３０内部における
フリップフロップ１３１のクロック端子１３１ａまでの
クロック信号ＣＫ３の遅延時間とを調整する必要がある
（図１０のｄ参照）。ここでも先に説明した通り、シミ
ュレーションが、実デバイスでの動作を正確に反映でき
ないため、必ずしも正確に一致していない。When a clock is supplied to the CPU core 120, a clock generator 110 that generates a main clock of the system includes a CPU core 1 so that the entire system including the CPU core 120 operates ideally.
20 clock input terminals 120a (or clock terminals 121a of flip-flops 121 inside the CPU core)
It is necessary to adjust the delay time of the clock signal CK1 up to and the delay time of the clock signal CK3 from the clock generator 110 to the clock terminal 131a of the flip-flop 131 in the user logic 130 (see d in FIG. 10). As described above, the simulation does not always accurately reflect the operation in the actual device, as described above.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、上記従
来のシステムＬＳＩにおいて、ＣＰＵコア１２０までの
クロック遅延と、ユーザロジック１３０のフリップフロ
ップ１３１までのクロック遅延を精度高く正確に調整す
ることは、非常に困難なことであった。However, in the above-mentioned conventional system LSI, it is very difficult to precisely and accurately adjust the clock delay up to the CPU core 120 and the clock delay up to the flip-flop 131 of the user logic 130. It was difficult.

【０００８】実際にシステムＬＳＩを製造して初めて、
クロック遅延値の調整が必要なことが判明することもあ
り、ＬＳＩを製造した後にＬＳＩ内のクロックスキュー
を微調整することはできなかった。このため、クロック
スキューに関するトラブルが発生すると、再度ＬＳＩを
修正（リファイン）する必要があり、修正時間とコスト
が非常にかかっていた。For the first time after actually manufacturing a system LSI,
In some cases, it was found that the clock delay value needed to be adjusted, and it was not possible to finely adjust the clock skew in the LSI after the LSI was manufactured. For this reason, when a trouble relating to clock skew occurs, it is necessary to correct (refine) the LSI again, and the correction time and cost are extremely high.

【０００９】また、ＣＰＵコアを内蔵するシステムＬＳ
Ｉにおいて、ＬＳＩ全体のクリティカル・タイミング
は、しばしばＣＰＵコア１２０と他のユーザロジック部
１３０との信号の受け渡し部で生じる場合がある。例え
ばＣＰＵコア１２０のアドレスバスやデータバスには多
数の負荷がつくため、これら信号でのディレイが大きく
なり、セットアップ・タイミングが厳しくなる。これに
関しても、設計時点でのシミュレーション確認によっ
て、製造プロセス／環境（温度、電圧）がワーストの場
合でもベストの場合でも問題が生じないように設計／調
整する。A system LS having a built-in CPU core
In I, the critical timing of the entire LSI often occurs in a signal transfer section between the CPU core 120 and another user logic section 130. For example, a large number of loads are applied to the address bus and the data bus of the CPU core 120, so that the delay of these signals increases and the setup timing becomes severe. Regarding this as well, the simulation is confirmed at the time of design so that the design / adjustment is performed so that no problem occurs even if the manufacturing process / environment (temperature, voltage) is the worst or the best.

【００１０】しかし、タイミング調整が厳しい場合、こ
の部分の調整に非常に時間を要したり、或いは設計期間
の時間切れからターゲット・スペックを緩和したりして
対処する場合もしばしば生じているのが現状であり、何
らかの手段により、この部分のタイミング調整をより簡
単にする方法が望まれていた。[0010] However, when the timing adjustment is severe, it often takes a long time to adjust this portion, or to reduce the target specification after the time out of the design period, to cope with it. At present, there has been a demand for a method of making the timing adjustment of this portion easier by some means.

【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、システムＬＳ
Ｉを製造した後に内部のクロックディレイを微調整する
ことができるハードマクロセル、及びこれを搭載したシ
ステムＬＳＩを提供することである。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a system LS.
An object of the present invention is to provide a hard macro cell capable of finely adjusting an internal clock delay after manufacturing I, and a system LSI mounting the same.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係るハードマクロセルでは、
信号のディレイ量を生成する信号遅延回路と、前記信号
遅延回路で生成される信号ディレイ量を制御する制御手
段とを備えたことを特徴とする。In order to achieve the above object, a hard macro cell according to the first aspect of the present invention comprises:
A signal delay circuit for generating a signal delay amount, and control means for controlling a signal delay amount generated by the signal delay circuit are provided.

【００１３】請求項２記載の発明に係るハードマクロセ
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号に基づいて動作するフリップフロップと、前記クロ
ック入力端子から前記フリップフロップのクロック入力
端子までのクロックディレイ量を生成するクロック信号
遅延回路と、前記クロック信号遅延回路で生成されるク
ロックディレイ量を外部から制御する制御手段とを備え
たこと特徴とする。According to a second aspect of the present invention, in the hard macro cell, a clock input terminal for inputting a clock signal from the outside, a flip-flop that operates based on the clock signal input from the clock input terminal, and the clock input terminal A clock signal delay circuit for generating a clock delay amount from the clock signal to a clock input terminal of the flip-flop; and control means for externally controlling a clock delay amount generated by the clock signal delay circuit.

【００１４】請求項３記載の発明に係るハードマクロセ
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号を遅延させる第１及び第２のクロック信号遅延回路
と、前記第一及び第２のクロック信号遅延回路からそれ
ぞれ出力された第１及び第２の遅延クロック信号に基づ
いて動作する第１及び第２のフリップフロップとを備え
たハードマクロセルであって、前記第１のクロック信号
遅延回路から出力される第１の遅延クロック信号を前記
第１のフリップフロップのクロック入力信号とし、前記
第２のクロック信号遅延回路から出力される第２の遅延
クロック信号を前記第２のフリップフロップのクロック
入力信号とすると共に、第１のフリップフロップの出力
データを外部に出力し、外部からの入力データを前記第
２のフリップフロップのデータ入力とし、前記第１及び
前記第２のクロック信号遅延回路によって生成されるク
ロックディレイ量を外部から制御可能に構成したことを
特徴とする。According to a third aspect of the present invention, in the hard macro cell, a clock input terminal for inputting a clock signal from the outside, and first and second clock signal delay circuits for delaying the clock signal input from the clock input terminal. And a first and a second flip-flop operating based on the first and second delayed clock signals output from the first and second clock signal delay circuits, respectively, A first delayed clock signal output from the first clock signal delay circuit is used as a clock input signal of the first flip-flop, and a second delayed clock signal output from the second clock signal delay circuit is A clock input signal of the second flip-flop and output data of the first flip-flop are output to the outside. The input data from the outside is used as the data input of the second flip-flop, and the amount of clock delay generated by the first and second clock signal delay circuits can be controlled from the outside. I do.

【００１５】請求項４記載の発明に係るハードマクロセ
ルでは、請求項３記載のハードマクロセルにおいて、Ｌ
ＳＩ内部ロジックのディレイ量を自動的に検出するディ
レイ量検出回路の検出信号により、前記第１及び前記第
２のクロック信号遅延回路のクロックディレイ量を制御
する構成にしたことを特徴とする。According to a fourth aspect of the present invention, in the hard macro cell according to the third aspect, L
It is characterized in that a clock delay amount of the first and second clock signal delay circuits is controlled by a detection signal of a delay amount detection circuit that automatically detects a delay amount of SI internal logic.

【００１６】請求項５記載の発明に係るシステムＬＳＩ
では、請求項１乃至請求項４記載のハードマクロセルを
備えたことを特徴とする。A system LSI according to a fifth aspect of the present invention.
According to another aspect of the present invention, there is provided a hard macro cell according to any one of claims 1 to 4.

【００１７】[0017]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１８】［第１実施形態］図１は、本発明の第１実
施形態に係るシステムＬＳＩの要部構成図であり、図２
は、図１中の要部端子部分の波形を示すタイミング図で
ある。[First Embodiment] FIG. 1 is a block diagram of a main part of a system LSI according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing waveforms of main terminal portions in FIG.

【００１９】このシステムＬＳＩは、システムの基幹ク
ロックを生成するクロックジェネレータ１０を有し、こ
のクロックジェネレータ１０から出力されたクロック信
号ＣＫ１，ＣＫ３は、本発明の特徴を成すクロックディ
レイ調整機能を内蔵したＣＰＵコア２０と、ユーザロジ
ック３０にそれぞれ供給されるようになっている。This system LSI has a clock generator 10 for generating a basic clock of the system. The clock signals CK1 and CK3 output from the clock generator 10 have a built-in clock delay adjusting function which is a feature of the present invention. It is supplied to the CPU core 20 and the user logic 30, respectively.

【００２０】図中の２０ａは、クロック信号ＣＫ１が入
力されるＣＰＵコア２０のクロック入力端子であり、２
０ｂは、コントロール信号ＣＴが入力されるＣＰＵコア
２０のコントロール入力端子である。このＣＰＵコア２
０には、クロック入力端子２０ａからＣＰＵコア内部に
おけるフリップフロップ２３のクロック入力端子２３ａ
までのクロック遅延を可変することが可能なクロック信
号遅延回路２１と、そのクロック信号遅延回路２１で生
成されるディレイ量を、ＣＰＵコア外部からのコントロ
ール信号ＣＴにより選択するセレクタ２２とを、クロッ
クディレイ調整機能として備えている。Reference numeral 20a in the figure denotes a clock input terminal of the CPU core 20 to which the clock signal CK1 is input.
0b is a control input terminal of the CPU core 20 to which the control signal CT is input. This CPU core 2
0, the clock input terminal 20a of the flip-flop 23 inside the CPU core is connected to the clock input terminal 20a.
A clock signal delay circuit 21 capable of varying the clock delay up to and a selector 22 for selecting a delay amount generated by the clock signal delay circuit 21 by a control signal CT from outside the CPU core. Provided as an adjustment function.

【００２１】クロック信号遅延回路２１は、ＣＰＵコア
２０に入力されるクロック信号ＣＫ１に対してＣＰＵコ
ア２０内部でのディレイ量を生成する手段として、遅延
素子群２１ａ，２１ｂ，２１ｃで構成される三つの遅延
経路と、遅延素子を介さないダイレクト経路とで構成さ
れ、セレクタ２２は、これらの経路をコントロール信号
ＣＴにより選択するようになっている。The clock signal delay circuit 21 includes delay element groups 21a, 21b and 21c as means for generating a delay amount in the CPU core 20 with respect to the clock signal CK1 input to the CPU core 20. The selector 22 is configured by one delay path and a direct path that does not pass through a delay element, and the selector 22 selects these paths by the control signal CT.

【００２２】具体的には、フリップフロップ２３に供給
されるクロック信号ＣＫ２の位相をコントロール信号Ｃ
Ｔにより微調整するに際し、セレクタ２２がダイレクト
経路を選択したときは、図２に示すように、最小のディ
レイ量Ｄ１に設定され、遅延素子群２１ａの経路を選択
した時は、ディレイ量Ｄ２（Ｄ２＞Ｄ１）に設定され、
遅延素子群２１ｂの経路を選択した時は、ディレイ量Ｄ
３（Ｄ３＞Ｄ２）に設定され、そして、遅延素子群２１
ｃの経路を選択した時は、最大のディレイ量Ｄ４に設定
される。Specifically, the phase of the clock signal CK2 supplied to the flip-flop 23 is
When the selector 22 selects the direct path for fine adjustment by T, the delay amount is set to the minimum delay amount D1, as shown in FIG. 2, and when the path of the delay element group 21a is selected, the delay amount D2 ( D2> D1), and
When the path of the delay element group 21b is selected, the delay amount D
3 (D3> D2), and the delay element group 21
When the route c is selected, the maximum delay amount D4 is set.

【００２３】前述したように、ＣＰＵコアを内蔵するシ
ステムＬＳＩを開発するに当たり、ＣＰＵコア２０を動
作させるクロックとユーザシステム部３０を動作させる
クロックのスキューの調整は、必須の項目である。しか
しながら、その調整は、シミュレーションと実デバイス
で異なることが多々あるため、非常に難しい作業であっ
た。このようなシステムＬＳＩを多数開発する際、その
製品毎にスキュー調整を行わなければならない。As described above, in developing a system LSI incorporating a CPU core, adjustment of the skew between the clock for operating the CPU core 20 and the clock for operating the user system unit 30 is an essential item. However, the adjustment was a very difficult task because it often differs between the simulation and the actual device. When a large number of such system LSIs are developed, skew adjustment must be performed for each product.

【００２４】このような点に鑑み、本実施形態では、Ｃ
ＰＵコア等のように汎用性が高く使い回しの利くハード
マクロセルの内部に、クロック信号のディレイ値を調整
する機能を持たせるようにしたので、ユーザシステム部
３０のクロックディレイだけをＣＴＳで確定させ、ＣＰ
Ｕコア２０とのスキュー調整を、ＣＰＵコア２０の持つ
クロックディレイ調整機能で合わせ込むことにより、製
品開発の期間を短縮することが可能になる。すなわち、
システムＬＳＩを製造した後に、ＣＰＵコア内部のクロ
ックディレイ量を微調整することにより、クロックスキ
ューに起因したトラブルが生じた場合でも、システムＬ
ＳＩを再度設計、製造し直すことなしに、当該トラブル
を解決することができる。In view of the above, in the present embodiment, C
Since the function of adjusting the delay value of the clock signal is provided inside a hard macro cell which is versatile and easy to use like a PU core, only the clock delay of the user system unit 30 is determined by CTS. , CP
By matching the skew adjustment with the U core 20 by the clock delay adjustment function of the CPU core 20, it is possible to shorten the period of product development. That is,
By finely adjusting the amount of clock delay inside the CPU core after manufacturing the system LSI, even if a trouble due to clock skew occurs, the system
The trouble can be solved without redesigning and manufacturing the SI again.

【００２５】なお、クロック信号ＣＫ１のディレイ量を
指定するための手段として、ＣＰＵコア外部からのコン
トロール信号ＣＴを用いたが、ＣＰＵコア内部に、ディ
レイ量の指定データを格納したレジスタを設けるように
してもよい。Although the control signal CT from outside the CPU core is used as a means for designating the delay amount of the clock signal CK1, a register storing delay amount designation data is provided inside the CPU core. You may.

【００２６】［第２実施形態］図３は、本発明の第２実
施形態にかかるシステムＬＳＩの要部構成図であり、図
４及び図５は、図３中の要部端子部分の波形を示すタイ
ミング図である。[Second Embodiment] FIG. 3 is a block diagram of a main part of a system LSI according to a second embodiment of the present invention. FIGS. 4 and 5 show waveforms of main part terminals in FIG. It is a timing diagram shown.

【００２７】本実施形態では、ＣＰＵコア４０からの出
力データを生成するフリップフロップ２３−１へのクロ
ック信号ＣＫ２ａと、ＣＰＵコア４０への入力データの
受信するフリップフロップ２３−２へのクロック信号Ｃ
Ｋ２ｂとに対して、ＣＰＵコア４０のクロック入力端子
４０ａから、それぞれフリップフロップ２３−１，２３
−２の各クロック入力端子２３−１ａ，２３−２ａまで
のディレイ量を別々に調整するための手段を設けたもの
である。In this embodiment, a clock signal CK2a to the flip-flop 23-1 for generating output data from the CPU core 40 and a clock signal C to the flip-flop 23-2 for receiving input data to the CPU core 40 are provided.
K2b from the clock input terminal 40a of the CPU core 40 through the flip-flops 23-1 and 23-3, respectively.
-2, means for separately adjusting the delay amount to each of the clock input terminals 23-1a and 23-2a.

【００２８】具体的には、本実施形態のＣＰＵコア４０
は、クロック入力端子４０ａから入力されるクロック信
号ＣＫ１のディレイ量を生成する第１及び第２のクロッ
ク信号遅延回路２１−１，２１−２と、そのクロック信
号遅延回路２１−１，２１−２で生成されるディレイ量
を、それぞれＣＰＵコア外部からのコントロール信号Ｃ
Ｔ１，ＣＴ２により選択するセレクタ２２−１，２２−
２とを、クロックディレイ調整機能として備えている。Specifically, the CPU core 40 of the present embodiment
Are first and second clock signal delay circuits 21-1 and 21-2 for generating a delay amount of the clock signal CK1 input from the clock input terminal 40a, and the clock signal delay circuits 21-1 and 21-2. And the delay amount generated by the control signal C
Selectors 22-1 and 22 selected by T1 and CT2
2 is provided as a clock delay adjustment function.

【００２９】そして、セレクタ２２−１から出力される
第１の遅延クロック信号ＣＫ２ａを、ＣＰＵコア４０内
のフリップフロップ２３−１のクロック入力信号とし、
第２のクロック信号遅延回路２２−２から出力される第
２の遅延クロック信号ＣＫ２ｂを、ＣＰＵコア４０内の
フリップフロップ２３−２のクロック入力信号とする構
成である。The first delayed clock signal CK2a output from the selector 22-1 is used as a clock input signal for the flip-flop 23-1 in the CPU core 40,
The configuration is such that the second delayed clock signal CK2b output from the second clock signal delay circuit 22-2 is used as a clock input signal of the flip-flop 23-2 in the CPU core 40.

【００３０】さらに、フリップフロップ２３−１の出力
がＣＰＵコア４０の出力端子からユーザロジック５０の
フリップフロップ５１に出力され、フリップフロップ２
３−２のデータ入力は、ユーザロジック５０のフリップ
フロップ５２から出力されたデータとなっている。Further, the output of the flip-flop 23-1 is output from the output terminal of the CPU core 40 to the flip-flop 51 of the user logic 50, and the flip-flop 2
The data input of 3-2 is the data output from the flip-flop 52 of the user logic 50.

【００３１】本実施形態のクロックディレイの調整は、
次のように行う。The adjustment of the clock delay of this embodiment is as follows.
Proceed as follows.

【００３２】製造プロセスにおいて、トランジスタの動
作電圧閾値Ｖｔｈを高く或いはゲート幅を大きく設定し
た場合、温度が高い場合、または電源電圧を低くした場
合は信号のスピードが遅くなる。このような場合におい
ては、図４に示すように、第１の遅延クロック信号ＣＫ
２ａのディレイ量を小さくし、第２の遅延クロック信号
ＣＫ２ｂのディレイ量を大きくする。これによって、Ｃ
ＰＵコア４０とユーザロジック５０との間のクロックサ
イクルが大きくなり．セットアップマージンを十分確保
することができる。In the manufacturing process, when the operating voltage threshold Vth of the transistor is set high or the gate width is set large, when the temperature is high, or when the power supply voltage is low, the signal speed becomes slow. In such a case, as shown in FIG. 4, the first delayed clock signal CK
2a, the delay amount of the second delayed clock signal CK2b is increased. This gives C
The clock cycle between the PU core 40 and the user logic 50 becomes large. A sufficient setup margin can be secured.

【００３３】一方、製造プロセスにおいて、トランジス
タの動作電圧閾値Ｖｔｈを低く或いはゲート幅を小さく
設定した場合、温度が低い場合、または電源電圧を高く
した場合は信号のスピードが早くなる。このような場合
においては、図５に示すように、第１の遅延クロック信
号ＣＫ２ａのディレイ量を大きくし、第２の遅延クロッ
ク信号ＣＫ２ｂのディレイ量を小さくする。これによっ
て、ＣＰＵコア４０とユーザロジック５０との間のクロ
ックサイクルが小さくなり．ホールドマージンを十分確
保することができる。On the other hand, in the manufacturing process, when the operating voltage threshold Vth of the transistor is set low or the gate width is set small, when the temperature is low, or when the power supply voltage is high, the signal speed is increased. In such a case, as shown in FIG. 5, the delay amount of the first delayed clock signal CK2a is increased, and the delay amount of the second delayed clock signal CK2b is decreased. As a result, the clock cycle between the CPU core 40 and the user logic 50 is reduced. A sufficient hold margin can be secured.

【００３４】このような本実施形態では、システムＬＳ
Ｉの製造プロセスマージンや動作マージンを、従来より
も拡大することが可能である。すなわち、ＣＰＵコア４
０からの出力データのフリップフロップ２３−１をコン
トロールするクロックＣＫ２ａと、ＣＰＵコア４０への
入力データのフリップフロップ２３−２をコントロール
するクロックＣＫ２ｂに対して、製造プロセス（動作電
圧閾値Ｖｔｈ，ゲート幅）／温度／電圧によるＬＳＩ内
部のロジックスピードの早い／遅いに応じて、ＣＰＵコ
ア４０のクロック入力端子４０ａからフリップフロップ
２３−１，２３−２の各クロック端子２３−１ａ，２３
−２ａまでのディレイ量を微調整することにより、ＣＰ
Ｕコア４０と他のユーザロジック部５０とのセットアッ
プ（スピード遅い時）／ホールド（スピード早い時）マ
ージンを従来よりも大きくとることができる。In this embodiment, the system LS
It is possible to increase the manufacturing process margin and the operation margin of I than before. That is, the CPU core 4
The clock CK2a for controlling the flip-flop 23-1 of the output data from 0 and the clock CK2b for controlling the flip-flop 23-2 of the input data to the CPU core 40 are subjected to the manufacturing process (operating voltage threshold Vth, gate width). ) / Temperature / Voltage, depending on whether the logic speed inside the LSI is fast or slow, from the clock input terminal 40a of the CPU core 40 to the clock terminals 23-1a, 23-2 of the flip-flops 23-1, 23-2.
By finely adjusting the delay amount up to -2a, the CP
The setup (when the speed is slow) / hold (when the speed is fast) margin between the U core 40 and the other user logic unit 50 can be made larger than before.

【００３５】［第３実施形態］図６は、本発明の第３実
施形態にかかるシステムＬＳＩの要部構成図であり、図
７は、図６中のスピード検出回路の構成図である。ま
た、図８は、図７の回路のタイミング図である。[Third Embodiment] FIG. 6 is a configuration diagram of a main part of a system LSI according to a third embodiment of the present invention, and FIG. 7 is a configuration diagram of a speed detection circuit in FIG. FIG. 8 is a timing chart of the circuit of FIG.

【００３６】本実施形態では、上記第２実施形態の構成
において、製造プロセス（動作電圧閾値Ｖｔｈ，ゲート
幅）／温度／電圧による内部ロジックスピードのディレ
イ量を自動的に検出するスピード検出回路６０を設け、
ＣＰＵコア４０のクロック入力端子４０ａからフリップ
フロップ２３−１，２３−２の各クロック入力端子まで
のディレイ量調整を、前記スピード検出回路６０からの
出力（コントロール信号ＣＴ）により行うようにしたも
のである。In the present embodiment, the speed detecting circuit 60 for automatically detecting the delay amount of the internal logic speed based on the manufacturing process (operating voltage threshold Vth, gate width) / temperature / voltage in the configuration of the second embodiment is described. Provided,
The delay amount from the clock input terminal 40a of the CPU core 40 to the clock input terminals of the flip-flops 23-1 and 23-2 is adjusted by an output (control signal CT) from the speed detection circuit 60. is there.

【００３７】スピード検出回路６０は、フリップフロッ
プ６１，６２間にディレイパス６３が設けられた構成に
おいて、そのフリップフロップ６１，６２の各出力デー
タの一致／不一致を比較し、上記コントロール信号ＣＴ
を出力する比較回路（ＸＯＲ回路）６４を備えている。In a configuration in which a delay path 63 is provided between flip-flops 61 and 62, the speed detection circuit 60 compares the output data of the flip-flops 61 and 62 for coincidence / non-coincidence.
(XOR circuit) 64 for outputting the same.

【００３８】ディレイパス６３による遅延がクロックＣ
Ｋの１周期より小さい場合（スピードが早い場合）は、
図８に示すように、比較器６４の出力であるコントロー
ル信号ＣＴがＨＩＧＨレベルになる。一方、ディレイパ
ス６３による遅延がクロックＣＫの１周期より大きい場
合（スピードが遅い場合）は、コントロール信号ＣＴが
ＬＯＷレベルになり、ＣＰＵコア４０のクロック信号Ｃ
Ｋ２ａ，ＣＫ２ｂの位相を最適になるように調整する。The delay caused by the delay path 63 is the clock C
If it is smaller than one cycle of K (when the speed is fast),
As shown in FIG. 8, the control signal CT output from the comparator 64 goes high. On the other hand, when the delay due to the delay path 63 is longer than one cycle of the clock CK (when the speed is low), the control signal CT becomes LOW level and the clock signal C
The phases of K2a and CK2b are adjusted to be optimal.

【００３９】このような本実施形態では、ＣＰＵコア４
０に入力されるクロック入力信号ＣＫ１のディレイ量の
調節をＬＳＩ内部のスピード自動検出回路６０により調
整することにより、自動的にＣＰＵコア４０と他のユー
ザロジック部５０とのセットアップ（スピード遅い時）
／ホールド（スピード早い時）マージンを大きくするこ
とができる。In this embodiment, the CPU core 4
By adjusting the delay amount of the clock input signal CK1 input to 0 by the automatic speed detection circuit 60 in the LSI, the setup between the CPU core 40 and the other user logic unit 50 is automatically performed (when the speed is low).
/ Hold (when speed is high) margin can be increased.

【００４０】[0040]

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵコアなどのハードマクロセルを搭載したシ
ステムＬＳＩにおいて、システムＬＳＩを製造した後
に、本発明のクロックディレイ調整機能によりハードマ
クロセル内部のクロックディレイを微調整することが可
能である。これにより、クロックスキューに起因したト
ラブルが生じた場合でも、システムＬＳＩを再度設計、
製造し直すことなしに、当該トラブルを解決することが
可能になる。As described above in detail, according to the present invention, in a system LSI on which a hard macro cell such as a CPU core is mounted, after the system LSI is manufactured, the clock delay adjusting function of the present invention is used to adjust the inside of the hard macro cell. Can be fine-tuned. As a result, even if a trouble due to clock skew occurs, the system LSI is designed again,
The trouble can be solved without remanufacturing.

【００４１】また、システムＬＳＩの製造プロセスマー
ジンや動作マージンを拡げることも可能になる。In addition, it is possible to increase a manufacturing process margin and an operation margin of the system LSI.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施形態にかかるシステムＬＳＩ
の要部構成図である。FIG. 1 is a system LSI according to a first embodiment of the present invention;
FIG.

【図２】図１中の要部端子部分の波形を示すタイミング
図である。FIG. 2 is a timing chart showing waveforms of main terminal portions in FIG.

【図３】本発明の第２実施形態にかかるシステムＬＳＩ
の要部構成図である。FIG. 3 is a system LSI according to a second embodiment of the present invention;
FIG.

【図４】図３中の要部端子部分の波形を示すタイミング
図である。FIG. 4 is a timing chart showing waveforms of main terminal portions in FIG. 3;

【図５】図３中の要部端子部分の波形を示すタイミング
図である。FIG. 5 is a timing chart showing waveforms of main terminal portions in FIG. 3;

【図６】本発明の第３実施形態にかかるシステムＬＳＩ
の要部構成図である。FIG. 6 is a system LSI according to a third embodiment of the present invention;
FIG.

【図７】図６中のスピード検出回路の構成図である。FIG. 7 is a configuration diagram of a speed detection circuit in FIG. 6;

【図８】図７の回路のタイミング図である。FIG. 8 is a timing diagram of the circuit of FIG. 7;

【図９】従来のＣＰＵコアを搭載したシステムＬＳＩの
要部構成図である。FIG. 9 is a configuration diagram of a main part of a system LSI equipped with a conventional CPU core.

【図１０】図９中の要部端子部分の波形を示すタイミン
グ図である。FIG. 10 is a timing chart showing waveforms of main terminal portions in FIG. 9;

【符号の説明】[Explanation of symbols]

１０ クロックジェネレータ ２０ ＣＰＵコア ２１ クロック信号遅延回路 ２１ａ，２１ｂ，２１ｃ 遅延素子群 ２２ セレクタ ２０ａ，２３ａ，３１ａ クロック入力端子 ２０ｂ コントロール入力端子 ２３，３１ フリップフロップ ３０ ユーザロジック ＣＫ１，ＣＫ２，ＣＫ３ クロック信号 ＣＴ コントロール信号 Reference Signs List 10 clock generator 20 CPU core 21 clock signal delay circuit 21a, 21b, 21c delay element group 22 selector 20a, 23a, 31a clock input terminal 20b control input terminal 23, 31 flip-flop 30 user logic CK1, CK2, CK3 clock signal CT control signal

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Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 信号のディレイ量を生成する信号遅延回
路と、 前記信号遅延回路で生成される信号ディレイ量を制御す
る制御手段とを備えたことを特徴とするハードマクロセ
ル。1. A hard macro cell comprising: a signal delay circuit for generating a signal delay amount; and control means for controlling a signal delay amount generated by the signal delay circuit. 【請求項２】 外部よりクロック信号を入力するクロッ
ク入力端子と、 前記クロック入力端子から入力されたクロックのディレ
イ量を生成するクロック信号遅延回路と、 前記クロック信号遅延回路で生成されるクロックディレ
イ量を外部から制御する制御手段と、前記制御手段によ
り選択されたクロックディレイ量分遅延したクロック信
号に基づいて動作するフリップフロップとを備えたこと
を特徴とするハードマクロセル。2. A clock input terminal for externally inputting a clock signal, a clock signal delay circuit for generating a delay amount of a clock input from the clock input terminal, and a clock delay amount generated by the clock signal delay circuit And a flip-flop that operates based on a clock signal delayed by a clock delay amount selected by the control unit. 【請求項３】 外部よりクロック信号を入力するクロッ
ク入力端子と、 前記クロック入力端子から入力されたクロック信号を遅
延させる第１及び第２のクロック信号遅延回路と、前記
第一及び第２のクロック信号遅延回路からそれぞれ出力
された第１及び第２の遅延クロック信号に基づいて動作
する第１及び第２のフリップフロップとを備えたハード
マクロセルであって、 前記第１のクロック信号遅延回路から出力される第１の
遅延クロック信号を前記第１のフリップフロップのクロ
ック入力信号とし、前記第２のクロック信号遅延回路か
ら出力される第２の遅延クロック信号を前記第２のフリ
ップフロップのクロック入力信号とすると共に、第１の
フリップフロップの出力データを外部に出力し、外部か
らの入力データを前記第２のフリップフロップのデータ
入力とし、前記第１及び前記第２のクロック信号遅延回
路によって生成されるクロックディレイ量を外部から制
御可能に構成したことを特徴とするハードマクロセル。3. A clock input terminal for externally inputting a clock signal, first and second clock signal delay circuits for delaying a clock signal input from the clock input terminal, and the first and second clocks A hard macro cell comprising: first and second flip-flops that operate based on first and second delayed clock signals output from a signal delay circuit, respectively. The first delayed clock signal is used as the clock input signal of the first flip-flop, and the second delayed clock signal output from the second clock signal delay circuit is used as the clock input signal of the second flip-flop. And outputs the output data of the first flip-flop to the outside, and inputs the input data from the outside to the second flip-flop. Hard macro cell and flop data input, characterized by being capable of controlling the clock delay amount generated by said first and said second clock signal delay circuit externally. 【請求項４】 ＬＳＩ内部ロジックのディレイ量を自動
的に検出するディレイ量検出回路の検出信号により、前
記第１及び前記第２のクロック信号遅延回路のクロック
ディレイ量を制御する構成にしたことを特徴とする請求
項３記載のハードマクロセル。4. A configuration in which a clock delay amount of said first and second clock signal delay circuits is controlled by a detection signal of a delay amount detection circuit for automatically detecting a delay amount of an LSI internal logic. 4. The hard macro cell according to claim 3, wherein: 【請求項５】 請求項１乃至請求項４記載のハードマク
ロセルを備えたことを特徴とするシステムＬＳＩ。5. A system LSI comprising the hard macro cell according to claim 1.