JP2001265826A - 回路シミュレーション方法および装置 - Google Patents
回路シミュレーション方法および装置Info
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Abstract
らつき条件を考慮にいれた配線構造を生成し、この配線
構造から配線容量を計算することにより、製造工程のば
らつきを考慮して高精度で配線容量を抽出し、精度の高
い遅延解析を行うことが可能な回路シミュレーション方
法および装置を提供する。 【解決手段】レイアウト情報格納手段11と、配線のば
らつき情報を格納する配線ばらつき情報格納手段12
と、プロセス情報格納手段13と、ばらつきを考慮した
配線抵抗と配線容量を算出し、回路接続情報にこれらの
配線抵抗と配線容量の情報を加味した配線抵抗と配線容
量を含む回路接続情報を生成するばらつきを考慮した配
線抵抗と配線容量抽出手段14とを備え、配線容量を高
精度で取り込んで遅延解析を実行する。
Description
ン方法および装置に関し、特に半導体集積回路のレイア
ウトパターンから寄生容量および寄生抵抗を抽出し精度
の高いシミュレーションを行うための回路シミュレーシ
ョン方法および装置に関する。
化と回路規模の大規模化および回路の高速化が共に急速
に進んでいる。半導体集積回路の大規模化と共に数十m
mという長い配線が増加し、かつプロセスの微細化と共
に単位長さ当たりの配線抵抗および配線容量が大きくな
ってきていることから、配線抵抗および配線容量による
遅延が急速に増大し、配線を伝搬する信号速度を決定す
る主たる要因となっている。
のタイミングマージン、特にクリティカルパスのタイミ
ングマージンを製造工程のばらつきを考慮した上で十分
確保することが困難となってきている。
と配線容量を正確に抽出し、抽出した寄生配線抵抗と寄
生配線容量を半導体集積回路のネットリストに反映させ
て、遅延シミュレーションを実行することが極めて重要
である。
を考慮した回路シミュレーション方法の従来技術が、特
開平10−240796号公報に記載されている。
路シミュレーション方法について説明する。
れた配線抵抗および配線容量を含んで構成された半導体
集積回路のネットリストである関数記述ネットリスト
と、対象回路を構成する素子の電気的特性(素子特性情
報)と、配線抵抗や配線容量等の寄生素子を含む素子の
ばらつき幅を入力する。
S192で入力された配線抵抗および配線容量のばらつ
き幅から定まる配線抵抗および配線容量の中心値、最大
値または最小値を、配線抵抗および配線容量に対して定
義された関数に代入し、配線抵抗値と配線容量値を計算
する。すなわち、この段階で配線抵抗および配線容量
は、関数表現から具体的な数値として計算される。
S193で計算した配線抵抗および配線容量をネットリ
ストに付加し、このネットリストに従って回路シミュレ
ーションを実行する。
更し、ステップS193とステップS194の処理をば
らつきの全ての条件に対して実行する。こうして、製造
工程でのばらつきを考慮した回路シミュレーションが行
われる。
らネットリストを抽出する方法について、図20,21
を参照して説明する。
対象となる対象配線200のレイアウトパターンを示し
ており、対象配線200は適当な分割方法によりノード
210とノード220間の配線領域に分割されている。
210とノード220間の長さは10μmであり、ノー
ド210とノード220間の配線抵抗をR10としてい
る。
線容量を抽出し、L型の集中定数回路で近似して作成し
た回路網を図21(a)に示す。ここで、C20は対象
配線200の底面と基盤間のボトム容量、C21とC2
2はそれぞれ対象配線200の側面と基盤間のフリンジ
容量である。また、図21(b)は、容量C20,C2
1,C22と対象配線200の関係を表す模式的な構造
断面図である。
の等価回路図をネットリストとして表す図22を参照し
て、上記公報におけるネットリスト上の配線抵抗と配線
容量の記述について説明する。
値RALが0.1Ωであることを示し、2行目および3
行目は、単位長さ当たりのボトム容量CBALと単位長
さ当たりのフリンジ容量CFALが、それぞれ0.01
fF、0.005fFであることを示している。
0,220間の抵抗R10がR10=10*RALで計
算されることを示している。ここで、最初の10は、図
20に示すように抵抗R10の長さを、RALは図22
の1行目で定義されたパラメータ文の値0.1Ωを示し
ている。
地ノード0間のボトム容量C20が、C20=10*C
BALで計算されることを示している。ここで最初の1
0は、図20からわかるように、ボトム容量C20の底
面積が10μm×1μm=10μm2であることを示
し、この底面積と2行目で定義された単位面積当たりの
ボトム容量CBALを乗算することにより、ボトム容量
C20が計算されることを示している。
数として表し、これらの関数に代入する値を製造工程の
ばらつきに対応して変更することにより、製造工程のば
らつきを考慮した配線抵抗および配線容量を計算してい
る。
240796号公報記載の回路シミュレーション方法
は、図20に示したような孤立して配線が存在する場
合、あるいは配線200に対して他の配線が平行に隣接
して存在する場合など、配線構造が単純な場合は、ばら
つき条件を考慮しても高精度で配線抵抗および配線容量
を計算することが可能である。
生成されたレイアウトパターンにおいては、配線抵抗お
よび配線容量を計算する対象である対象配線の周囲の配
線、すなわち水平方向および垂直方向に存在する多数の
周囲配線が、対象配線に対して複雑な位置関係で存在し
ており、対象配線の配線容量はこれら周囲配線の影響を
受けて大きく変化する。
は、配線容量を計算する対象配線だけでなく、対象配線
の周囲に存在する周囲配線を含めた配線構造、および対
象配線と周辺配線との距離的なばらつきまで考慮した関
数を構築する必要があり、全てのばらつき条件に対し
て、配線抵抗および配線容量を関数定義することによ
り、高精度に対象配線の配線容量を計算することは困難
である。
配線の周囲に存在する側方配線および交差配線を考慮し
た対象配線容量のばらつきを、単純に関数の引数をばら
つかせて求めるのではなく、対象配線の周囲に存在する
周囲配線を含めてばらつき条件を考慮にいれた配線構造
を生成し、この配線構造から配線容量を計算することに
より、製造工程のばらつきを考慮した高精度の配線容量
を抽出することが可能な回路シミュレーション方法およ
び装置を提供することにある。
の一つのネットリストに全てのばらつき条件を考慮した
配線抵抗および配線容量の情報を含んでおり、全てのば
らつき条件に対応したネットリストをそれぞれ別個に生
成する必要がなく、必要とするデータ容量が小さい回路
シミュレーション方法および装置を提供することにあ
る。
ュアルでばらつき条件を考慮にいれた配線構造を生成す
るのではなく、配線ばらつき情報を参照してばらつきを
考慮した対象配線と側方配線および交差配線とを自動的
に生成するので、これらの配線を生成するための設計者
の負担が少なく、かつミスも生じにくい回路シミュレー
ション方法および装置を提供することにある。
に形成される全ての配線の配線構造をばらつき条件の種
類だけ生成し、全てのばらつき条件に対応するレイアウ
トデータを入力してから対象配線の配線抵抗と配線容量
を計算する方法と異なり、ばらつき条件に基づき対象配
線と対象配線の容量に影響を及ぼす周囲配線の配線構造
だけを生成して配線抵抗および配線容量を計算するの
で、配線抵抗および配線容量を高速で計算することが可
能な回路シミュレーション方法および装置を提供するこ
とにある。
ミュレーション方法は、集積回路のレイアウト情報を基
に、前記レイアウト情報に含まれ指定された配線である
対象配線と、前記対象配線に隣接し前記対象配線と同一
配線層である側方配線と、前記対象配線と立体的に交差
する交差配線とをそれぞれ検索する配線検索工程と、前
記対象配線と前記側方配線と前記交差配線の各配線情報
と、配線のばらつき情報である配線ばらつき情報とを基
に、前記対象配線と前記側方配線と前記交差配線に対す
るばらつきを考慮したばらつき対象配線と、ばらつき側
方配線と、ばらつき交差配線とをそれぞれ生成し、これ
らのばらつき対象配線とばらつき側方配線とばらつき交
差とを含む配線から構成されるばらつき配線構造を生成
するばらつき配線生成工程と、前記ばらつき対象配線
を、前記対象配線と前記側方配線と前記交差配線とを含
む配線から構成される配線構造に基づいて分割配線に分
割する配線分割工程と、プロセス情報と前記分割配線の
情報から前記分割配線の配線抵抗を算出する配線抵抗算
出工程と、前記対象配線と前記側方配線と前記交差配線
とを含む配線から構成される基本的な配線構造である配
線構造モデルの情報と、前記配線構造モデルの情報と前
記プロセス情報とを基に算出された前記配線構造モデル
を構成する前記対象配線の配線容量の情報とを含む容量
モデル情報、並びに前記ばらつき配線構造を参照して、
前記ばらつき配線構造を構成する前記分割配線の配線容
量をばらつき条件毎に算出する配線容量算出工程と、前
記配線抵抗算出工程と前記容量算出工程とでそれぞれ算
出された前記配線抵抗と前記配線容量を基にして、前記
配線抵抗の情報と前記配線容量の情報を含む回路接続情
報を生成する配線抵抗と配線容量を含む回路接続情報生
成工程と、前記配線抵抗と配線容量を含む回路接続情報
生成工程で生成された前記配線抵抗の情報と前記配線容
量の情報を含む回路接続情報を基に、この回路接続情報
に含まれる前記配線抵抗と前記配線容量のばらつきを考
慮して前記集積回路の遅延解析を行う配線ばらつきを考
慮した遅延解析工程と、を備えている。
は、集積回路のレイアウト情報を格納するレイアウト情
報格納手段と、配線のばらつき情報である配線ばらつき
情報を格納する配線ばらつき情報格納手段と、前記集積
回路の製造工程におけるプロセス情報を格納するプロセ
ス情報格納手段と、前記レイアウト情報と前記配線ばら
つき情報と前記プロセス情報とを基に、ばらつきを考慮
した配線抵抗と配線容量を抽出し、これらの配線抵抗と
配線容量の情報を前記集積回路の回路接続情報に含んだ
配線抵抗と配線容量を含む回路接続情報を生成するばら
つきを考慮した配線抵抗と配線容量抽出手段と、前記配
線抵抗と配線容量を含む回路接続情報を入力し、前記配
線のばらつきを考慮して前記集積回路の遅延解析を行う
配線ばらつきを考慮したシミュレーション手段と、を備
えている。
て図面を参照して説明する。
置の実施の形態を表すブロック図であり、本発明の回路
シミュレーション装置は、基本セルまたは回路規模が大
きいマクロセルあるいは入出力バッファなどからなる回
路ブロックのレイアウト情報、半導体チップ上における
回路ブロックの配置情報および回路ブロック間を接続す
る配線情報などからなるレイアウト情報を格納するレイ
アウト情報格納手段11と、回路ブロック間の配線の製
造工程におけるばらつき情報を格納する配線ばらつき情
報格納手段12と、各配線層毎の単位長さ当たりの抵抗
率を表す配線シート抵抗と各配線層の膜厚、および配線
層間に形成される絶縁層の絶縁層膜厚、各絶縁層の誘電
率などの中央値とばらつき幅の情報等を含むプロセス情
報を格納するためのプロセス情報格納手段13とを備え
ている。
は、レイアウト情報と配線ばらつき情報とプロセス情報
を基に、ばらつきを考慮した配線抵抗と配線容量を算出
し、回路接続情報にこれらの配線抵抗と配線容量の情報
を加味した配線抵抗と配線容量情報を含む回路接続情報
を生成するばらつきを考慮した配線抵抗と配線容量抽出
手段14と、上記ばらつきを考慮した配線抵抗と配線容
量抽出手段14で生成された配線抵抗と配線容量を含む
回路接続情報を格納するばらつきを考慮した配線抵抗と
配線容量を含む回路接続情報格納手段15とを備えてい
る。
全体であっても良いし、半導体集積回路の一部を構成す
る回路ブロック、あるいは積和回路、ディジタルフィル
タなどのマクロセルであっても良い。
は、ばらつきを考慮した配線抵抗と配線容量格納手段1
5から配線抵抗と配線容量を含む回路接続情報を入力
し、回路の遅延シミュレーションを実行する配線ばらつ
きを考慮したシミュレーション手段16と、配線ばらつ
きを考慮したシミュレーション手段16で生成されたダ
ンプリストやタイミングチャートなどのシミュレーショ
ン結果を格納するシミュレーション格納手段17とを備
えている。
ついて説明する。
4は配線層の番号を表し、例えばMETAL1は第1層
の配線層であることを表す。ここで、配線層の材質とし
ては通常アルミニウムが用いられるが、その他の金属配
線や金や不純物をドープしたポリシリコン等であっても
良い。
ばらつき情報を表している。具体的には21はMETA
L1〜4の配線幅のばらつきが0の場合、すなわちME
TAL1〜4の配線幅の中心値が規格化された1.00
であることを意味し、22はMETAL1〜4の配線幅
の中心値を1.00とした場合のMETAL1〜4の最
大配線幅を、23はMETAL1〜4の配線幅の中心値
を1.00とした場合のMETAL1〜4の最小配線幅
をそれぞれ表している。
て相関関係があり、配線幅が大きくなると配線抵抗は小
さくなり、一方配線容量は逆に大きくなる。配線幅が最
大となる配線幅ばらつき条件22では、配線抵抗が最小
でかつ配線容量が最大であり、配線幅が最小となる配線
幅ばらつき条件23では、配線抵抗が最大でかつ配線容
量が最小となる。
て正負同一値としたが、非対称であっても良い。
1のばらつきを考慮した配線抵抗と配線容量抽出手段1
4の動作について説明する。ステップS10は、ばらつ
きを考慮した配線抵抗と配線容量抽出手段14の動作を
示す処理フローであり、ステップS11〜ステップS1
9とを含んでいる。
配線と、対象配線と同一配線層に存在し対象配線に対し
て所定の間隔以内にある側方配線と、対象配線と交差し
対象配線と異なる配線層に存在する交差配線とをレイア
ウト情報11から検索する。
存在する配線の構成に大きく依存するため、配線容量を
高精度に計算するには、対象配線だけでなく周囲に存在
する側方配線および交差配線の情報もあわせて検索する
必要がある。
たはその一部の回路あるいはマクロセル等であり、対象
配線は対象回路を構成する全配線またはクリティカルパ
スなどの全配線の一部の配線であり、どちらを選択する
か、またどの配線を対象配線とするかについては設計者
が指定する。
り、配線703を構成する分割領域721内の配線70
3Aと配線702,704が側方配線である。また、7
11,712が交差配線である。
11で検索された対象配線と側方配線および交差配線の
情報と、配線ばらつき情報格納手段12に格納されてい
る配線ばらつき情報とを用いて、ばらつき情報を考慮し
たばらつき対象配線とばらつき側方配線とおよびばらつ
き交差配線とを生成する。
いてより具体的に説明する。
略化するためにより単純化して示した配線構造であり、
801aが図2のMETAL2で形成された対象配線、
802a,803aが対象配線と同一配線層で対象配線
801aに平行して配線された側方配線、804a,8
05aが対象配線801aの下層に存在し、対象配線8
01aと交差する図2のMETAL1で形成された交差
配線である。
件21の場合に対応した配線構造を示しており、ばらつ
きが0の場合すなわち製造工程の中心値における配線構
造を示している。
件22に基づいて、METAL1,2とも5%ずつ図8
(a)に示す各配線の配線幅を太くし、図8(c)では
図2の配線ばらつき条件23に基づいて、METAL
1,2とも5%ずつ図8(a)に示す各配線の配線幅を
細くする。
01aと側方配線802a,803aおよび交差配線8
04a,805aの情報と、配線ばらつき情報21〜2
3とを用いて、ばらつき対象配線801b,801c
と、ばらつき側方配線802b,803b,802c,
803cと、ばらつき交差配線804b,805b,8
04c,805cとをそれぞれ自動的に生成する。
ン方法および装置は、設計者がマニュアルでばらつき条
件を考慮して、配線構造を生成するのではなく、ばらつ
き対象配線とばらつき側方配線およびばらつき交差配線
とを自動的に生成するので、設計者の負担が少なくミス
も生じないという特徴がある。
法および装置は、半導体チップ上に形成される全ての配
線の配線構造をばらつき条件の種類だけ生成し、全ての
ばらつき条件に対応するレイアウトデータを入力してか
ら対象配線の配線抵抗と配線容量を計算する方法と異な
り、ばらつき条件に基づく対象配線と対象配線の容量に
影響を及ぼす周囲配線の配線構造だけを生成して配線抵
抗および配線容量を計算するので、配線抵抗および配線
容量を高速で計算することができる。
線とを、対象配線と側方配線との間隔が変化する配線間
隔変化点、対象配線の配線幅が変化する配線幅変化点な
ど対象配線と側方配線および交差配線の変化点に着目し
て、それぞれ分割配線に分割する。
明してから、図6,7を参照して対象配線の分割方法に
ついて説明する。図5は、側方配線の抽出方法を示すス
テップS50からなる処理フローチャートであり、ステ
ップS51〜ステップS58の各処理を含んでいる。
ば5グリッド以内に配線が存在すれば側方配線であると
見なし、6グリッド以上離れている配線については側方
配線として認識しないとする、側方配線を検索する際の
対象配線からの検索間隔である検索領域幅などを設定す
る。
向に設定した複数の検索領域を順次検索し、一つの検索
領域を選択する。
内に配線が存在するか否かを判定し、存在しない場合は
ステップS57で側方配線が存在しないと判定し、検索
領域幅内に配線が存在すると判定された場合は、ステッ
プS54で検索領域幅内に複数の配線が存在するか否か
について判定する。
線が存在しないと判定された場合は、ステップS55で
検索領域幅内に存在する配線を側方配線とし、検索領域
幅内に複数の配線が存在すると判定された場合は、対象
配線の最も近くにある配線を側方配線とする。
検索したか否かについて判定し、全ての検索領域を検索
したと判定された場合は側方配線の抽出処理を終了し、
全ての検索領域に対する検索が終了していない、すなわ
ち未処理の検索領域が存在すると判定された場合は、ス
テップS52の処理に戻って、全ての検索領域に対する
検索が終了するまでステップS52〜ステップS57ま
での処理を繰り返し実行する。
の分割方法について説明する。
50で側方配線を抽出した後、ステップS61におい
て、対象配線と側方配線との間隔が変化する配線間隔変
化点を抽出する。
方配線703Aから側方配線702に変化する箇所が配
線間隔変化点aに対応しており、配線間隔変化点aを通
り対象配線701に垂直な辺と配線703Aとを含む分
割領域721が形成される。
り対象配線701との配線間隔が変化する点dと、側方
配線702が存在しなくなる点hも共に配線間隔変化点
であり、これらの配線間隔変化点d,hを基にして分割
領域724,725,728,729が形成される。
が変化する配線幅変化点を抽出する。図7では、対象配
線701の配線幅が変化する箇所bが配線幅変化点であ
り、この点と配線間隔変化点aにより分割領域722が
形成される。
線が交差する交差点を抽出する。図7では、対象配線7
01と交差配線711,712が交差する点c,eが交
差点となり、これらの交差点c,eに基づいて、分割領
域723,724および分割領域725,726が形成
される。
がる折れ曲がり点を抽出する。図7では、対象配線70
1が折れ曲がる点f,gが折れ曲がり点であり、これら
の折れ曲がり点f,gから分割領域726,727,7
28が形成される。
〜ステップS64で抽出した配線間隔変化点、配線幅変
化点、折れ曲がり点、交差点にノードを設定し、ノード
番号を付加する。そして設定された各ノードにより対象
配線は、分割配線に分割される。すなわち隣接するノー
ド間が図7に示す分割配線A〜Iとなる。
順番は、図6の通りでなく任意であっても良い。例え
ば、ステップS64→ステップS63・・・→ステップ
S61のように、図6の処理手順を逆にすることも可能
である。
てからステップS13の処理を行うとして説明したが、
ステップS13の処理すなわち対象配線を分割する分割
処理を行ってから、ステップS12の各ばらつき配線を
生成し、ステップS14以降の処理を行うようにしても
良い。
テップS13で抽出した分割配線に対して、プロセス情
報格納手段13に格納されているシート抵抗のばらつき
情報を考慮して、ばらつきを考慮した対象配線の配線抵
抗を算出する。
抵抗Rの計算方法について説明すると、図9(a)は図
8の(a)の場合に対応し、ばらつきが0の場合すなわ
ち配線幅が製造ばらつきの中心値である場合を示してい
る。このときの配線幅をWtyp、配線長をL、シート
抵抗をρtypとすると、配線抵抗RtypはRtyp
=ρtyp*(L/Wtyp)で算出される。
応し、配線幅が製造工程の最大値である場合を示してい
る。このときの配線幅をWmax、シート抵抗をρmi
nとすると、配線抵抗RminはRmin=ρmin*
(L/Wmax)で算出される。
のため、シート抵抗をばらつきの最小値のρminで計
算したが、配線幅のばらつきに対して重点を置く計算で
は、ρminの代わりにρtypを用いても良い。
応し、配線幅が製造工程の最小値である場合を示してい
る。このときの配線幅をWmin、シート抵抗をρma
xとすると、配線抵抗RmaxはRmax=ρmax*
(L/Wmin)で算出される。ここでは、配線抵抗R
maxは最悪ケースの場合として計算した。
S12で配線ばらつき情報格納手段12から入力した配
線ばらつき条件に従って、配線抵抗を算出する。
12で生成されたばらつき対象配線とばらつき側方配線
およびばらつき交差配線の各情報と、容量モデル情報格
納手段31に格納されている容量モデル情報とに基づき
対象配線の配線容量を算出するが、ステップS15の処
理内容を説明する前に、ステップS19の容量モデル情
報生成処理とこの処理で生成される容量モデル情報につ
いて説明する。
線層間の絶縁膜の厚さや、層間絶縁膜の誘電率などの情
報を含むプロセス情報と配線ばらつき情報を基にして、
容量シミュレータ等を用い容量モデル情報を生成し、容
量モデル情報格納手段31に出力する。
ついて具体的に説明する。
31に格納されている容量モデル情報を構成する配線構
造モデルの一例であり、図10(a)は対象配線のみが
孤立して存在する場合に対応し、101は配線幅がばら
つき中心値の場合の配線構造モデル、102は配線幅が
ばらつきの最大値である場合の配線構造モデル、103
は配線幅がばらつきの最小値の場合の配線構造モデルを
示している。従って、101が図8(a)に対応し、1
02が図8(b)に対応し、103が図8(c)にそれ
ぞれ対応する。
場合に対応し、111〜113は斜線部で示す対象配線
と側方配線との配線間隔が共に1グリッドの場合の配線
構造モデルを示し、114〜116は斜線部で示す対象
配線と側方配線との配線間隔が共に2グリッドの場合の
配線構造モデルを示している。
線が共に存在する場合に対応し、121〜123は斜線
部で示す対象配線と側方配線との配線間隔が共に1グリ
ッドの場合の配線構造モデルを示し、124〜126は
斜線部で示す対象配線と側方配線との配線間隔が共に2
グリッドの場合の配線構造モデルを示している。
共に単位長さとしている。
9で生成される配線構造モデルの一部であり、側方配線
が対象配線の配線容量に対して影響を及ぼさない程度の
距離までの配線構造モデルが予め用意される。この距離
(グリッド単位)は、プロセス毎に指定される。
端は交差点で決定される配線構造であるが、交差点の代
わりに、配線間隔変化点、配線幅変化点、折れ曲がり点
を有する配線構造モデルも用意されている。
線の両側に側方配線が配置されている例を示したが、片
側だけに配置されているように構成しても良い。さら
に、配線幅についても、半導体集積回路で多用される複
数の配線幅を用いて図10(a)〜(c)の配線構造モ
デルを構成しても良い。このように、配線構造モデルを
実際のレイアウト配線構造に合わせて多数用意すること
により、複雑な配線構造の場合であっても、この配線構
造に近い配線構造モデルを参照することにより、精度の
高い配線容量を算出することが出来る。
モデルを示したが、ステップS19で図10に示す各配
線構造モデルに対して、製造工程のばらつきを考慮して
容量シミュレータ等により対象配線の配線容量を算出す
る。こうして算出された配線容量は、各配線構造モデル
と対応した容量情報として、配線構造モデルと共に容量
モデル情報を形成する。
きを考慮した配線構造モデルとこれに対応する容量情報
を予め用意するとして説明したが、この場合には配線の
容量値を高精度に算出することが可能であるものの、容
量モデル情報を生成するのに長時間の処理が必要なこと
と、容量モデル情報のデータ量が大きくなるという問題
がある。
19で容量モデル情報を生成する際は、対象配線の配線
幅の中心値に対してだけ容量モデル情報を生成する。す
なわち、図10において、配線構造モデル101,11
1,114,121,124・・・と、これらの配線構
造モデルに対応する容量情報とから容量モデル情報を形
成する。
容量の計算精度はやや低下するが、容量モデル情報を生
成する処理が早いこと、容量モデル情報のデータ量が小
さいという特徴がある。
らつき情報を必要とせず、プロセス情報からステップS
19で容量モデル情報を生成する。
ると、ステップS12で生成されたばらつき対象配線と
ばらつき側方配線とばらつき交差配線をステップS13
で分割して生成した分割配線の情報と、容量モデル情報
格納手段31に格納されている容量モデル情報とを参照
して、ステップS15で配線容量を算出する。
発明による配線容量の算出方法について具体的に説明す
る。
ョン方法および装置において、配線容量の算出方法を示
すフローチャートであり、ステップS111で配線容量
を算出するための分割配線を検索する。
S111で検索した分割配線の配線構造に近い配線構造
モデルを検索し、ステップS113で分割配線の配線構
造と同一配線構造の配線構造モデルが容量モデル情報に
存在するか否かについて判定する。
同一配線構造の配線構造モデルが容量モデル情報に存在
すると判定された場合、ステップS114で同一配線構
造の配線構造モデルに対応する容量モデル情報から、分
割配線の配線容量を算出する。
同一配線構造の配線構造モデルが容量モデル情報に存在
しないと判定された場合、ステップS115で分割配線
の配線構造に近い複数の配線構造モデルを選択し、これ
らの配線構造モデルに対応する容量モデル情報を用いて
補間することにより配線容量を算出する。
の配線容量を算出したか否かについて判定し、全ての分
割配線の配線容量を算出したと判定された場合は配線容
量の抽出処理を終了して、ステップS114またはステ
ップS115で算出した全ての分割配線の配線容量を出
力し、全ての分割配線の配線容量の算出が完了していな
い、すなわち未処理の分割配線が存在すると判定された
場合は、ステップS111の処理に戻って全ての分割配
線の配線容量の算出が完了するまで、ステップS111
〜ステップS116の処理を行う。
説明した処理フローを具体的に説明すると、ステップS
111で、図7の対象配線A〜Iのうちのいずれか、例
えば対象配線Bを検索の結果選択する。
構造に近い配線構造モデルを容量モデル情報の中から検
索する。図12(a)の1202が分割配線B、すなわ
ち配線構造1201に最も近い配線構造モデルであり、
対象配線の長さが異なることを除けばその他の配線構造
は、同一である。従って、ステップS114で分割配線
Bすなわち配線構造1201の配線容量C111を次式
により算出する。
線容量、Lは分割配線Bの配線長、LMは配線構造モデ
ル1202の配線長である。
テップS111で検索され選択された場合について説明
する。図12の1203が分割配線Dに対応し、この分
割配線Dに対して、ステップS112で配線構造が近い
配線構造モデルを検索する。
すなわち配線構造1203と同一配線構造モデルが容量
モデル情報に存在しないと判定された場合、ステップS
115で分割配線の配線構造に近い複数の配線構造モデ
ルを選択する。図12(b)の配線構造モデル120
4,1205が分割配線Dに近い配線構造モデルであ
る。
はそれぞれ1グリッドと2グリッドであり、対象配線に
関して非対称な位置にある。このような非対称な位置関
係にある側方配線に対応する配線構造モデルが存在しな
い場合、配線構造モデル1204,1205を用いて、
分割配線の容量C113を次式により算出する。 C113=((C1+C2)/2)*(L/LM) ・・・(2) ここで、C2は配線構造モデル1205の対象配線の配
線容量である。すなわち、配線構造モデル1204,1
205の双方とも、対象配線に対して両側の側方配線の
位置関係が対象であるので、対象配線の中心軸120
6,1207の両側に対して、対象配線の分割容量は等
しいと見なすことが出来、一方分割配線Dに対する両側
の側方配線の寄与はそれぞれ並列接続と考えることがで
きるので、(2)式から分割配線の容量C113を算出
することができる。
線構造モデルとの比較照合を行い、同一配線構造または
配線構造が類似の配線構造モデルを用いて、分割配線の
配線容量すなわち回路接続情報での指定されたノード間
の配線容量を算出する方法について説明した。このとき
の比較照合の方法は2つの方法がある。
きを反映した配線構造モデルを容量モデル情報の一部と
して用意しておき、これらの配線構造モデルと、図3の
ステップS12で生成されたばらつき対象配線、ばらつ
き側方配線、ばらつき交差配線により構成された配線構
造とをそれぞれ比較照合する方法である。この方法は、
配線幅のばらつきを忠実に配線容量に反映することが出
来るので、配線の容量値を高精度に算出することが可能
である。
デルを用意しておき、これらの配線構造モデルと、ばら
つき対象配線、ばらつき側方配線、ばらつき交差配線に
より構成された配線構造とをそれぞれ比較照合する方法
である。この方法は、配線幅がばらついたときの配線容
量の計算精度はやや低下するが、容量モデル情報を生成
する処理が早いこと、容量モデル情報のデータ量が小さ
いという特徴がある。
配線として説明している。また、上記の説明においては
説明を簡略化するために交差配線の効果を無視して説明
したが、本来は交差配線を含めて図11の処理を実行す
る。
ばらつき情報格納手段12に格納された配線ばらつき情
報に対して、全ての配線幅のばらつき条件における配線
抵抗と配線容量を算出したか否かを判定し、全ての配線
幅のばらつき条件における配線抵抗と配線容量を算出し
たと判定された場合は、ステップS17の処理を行い、
全ての配線幅のばらつき条件における配線抵抗と配線容
量の算出が完了していない、すなわち未処理の配線幅の
ばらつき条件が存在すると判定された場合は、ステップ
S12に戻って、ステップS15までの処理を全ての配
線幅のばらつき条件における配線抵抗と配線容量が算出
されるまで繰り返す。図8の場合、例えば配線幅を
(a)→(b)→(c)と変更してステップS12〜ス
テップS15までの処理を行う。
配線に対して、配線抵抗と配線容量を算出したか否かを
判定し、全ての対象配線に対して配線抵抗と配線容量を
算出したと判定された場合は、ステップS18の処理を
行い、全ての対象配線に対して配線抵抗と配線容量の算
出が完了していない、すなわち未処理の対象配線が存在
すると判定された場合は、ステップS11に戻って、ス
テップS17までの処理を全ての対象配線に対する配線
抵抗と配線容量が算出されるまで繰り返す。
ステップS15で算出したばらつきを考慮した配線抵抗
と配線容量とを基にして、配線抵抗と配線容量を含む回
路接続情報を生成し、この情報をばらつきを考慮した配
線抵抗と配線容量を含む回路接続情報格納手段15に出
力する。
回路シミュレーション方法および装置は、対象配線と対
象配線の周囲に存在する側方配線および交差配線との相
互作用から生じる配線容量のばらつきを、単純に関数の
引数をばらつかせて求めるのではなく、対象配線の周囲
に存在する周囲配線を含めてばらつき条件を考慮にいれ
た配線構造を生成し、この配線構造から配線容量を計算
することにより、製造工程のばらつきを考慮した高精度
の配線容量を抽出することができる。
考慮した配線抵抗と配線容量を含む回路接続情報につい
て、図13〜図15を参照して具体的に説明する。
と同一であり、対象配線801a〜801cと交差配線
804a〜804c,805a〜805cとの交差点に
ノード131a,131bが設定されている。
配線抵抗R141と配線容量C141A,C141Bを
含む等価回路図であり、π型近似を用いている。ここで
配線抵抗R141の中心の抵抗値50Ωは、図9(a)
に示す抵抗の計算式を用いて算出された値である。また
配線容量C141A,C141Bについては、(1)式
を用いて計算した容量値を1/2にした値である。
b間のばらつきを考慮した配線抵抗と配線容量を含む回
路接続情報である。図15(a)で、第1列は素子名、
第2列と第3列は接続情報、第4列〜第6列はばらつき
条件下における素子のデバイスパラメータをそれぞれ表
している。ここでは、第4列で配線幅が中心値の場合の
デバイスパラメータを、第5列で配線幅が最大値の場合
のデバイスパラメータを、第6列で配線幅が最小値の場
合のデバイスパラメータをそれぞれ表している。
と、この行(レコード)の左端のR141は素子名がR
141であり、Rが抵抗を表すことから抵抗R141が
ノード131aとノード131bに接続されており、配
線幅の中心値、最大値、最小値のときの抵抗値がそれぞ
れ50Ω、47.5Ω、52.5Ωであることを示して
いる。
と、この行(レコード)の左端のC141Aは素子名が
C141Aであり、Cが容量を表すことから容量C14
1Aがノード131aと接地点(0)に接続されてお
り、配線幅の中心値、最大値、最小値のときの容量値が
それぞれ100fF、120fF、80fFであること
を示している。第3行(レコード)についても第2行
(レコード)と同様である。
れたばらつきを考慮した配線抵抗と配線容量を含む回路
接続情報を表し、第1列〜第3列までは図15(a)の
場合と同様である。また151〜153は、ばらつき条
件下における素子のデバイスパラメータをそれぞれ表し
ている。ここでは、第1行(レコード)〜第3行(レコ
ード)(ばらつき条件151)で配線幅が中心値の場合
のデバイスパラメータを、第4行(レコード)〜第6行
(レコード)(ばらつき条件152)で配線幅が最大値
の場合のデバイスパラメータを、第7行(レコード)〜
第9行(レコード)(ばらつき条件153)で配線幅が
最小値の場合のデバイスパラメータをそれぞれ表してい
る。このように、通常の方法で生成されたばらつきを考
慮した配線抵抗と配線容量を含む回路接続情報は、本発
明によるばらつきを考慮した配線抵抗と配線容量を含む
回路接続情報に比して、約3倍のデータ量が必要とな
る。
ミュレーション方法および装置は、半導体集積回路の一
つのネットリスト上の同一レコードに全てのばらつき条
件を考慮した配線抵抗および配線容量の情報を含んでい
るため、全てのばらつき条件に対応したネットリストを
それぞれを別個に生成する必要がないため、必要とする
データ容量が小さいという特徴がある。
レーション手段16の動作について、図4を参照して説
明する。
ーション手段16の動作を表すフローチャートであり、
最初にステップS41で、図1のばらつきを考慮した配
線抵抗と配線容量を含む回路接続情報格納手段15か
ら、配線容量と配線抵抗を含む回路接続情報を入力す
る。
41で入力した配線容量と配線抵抗を含む回路接続情報
と、遅延ライブラリ41に格納されているドライバセル
の出力抵抗やレシーバセルの入力容量などの遅延ライブ
ラリ情報を用いて、遅延解析を行うための回路接続情報
を生成する。
42で生成した回路接続情報から節点方程式を作成して
遅延解析を行うための回路行列を生成し、ステップS4
4で上記の回路行列を構成する行列要素にばらつき条件
毎のデバイスパラメータを代入する。
条件毎に設定された回路行列を用いて、過渡解析方法に
よる遅延解析を実行し遅延時間を算出する。
件に対して遅延解析を実行したか否かについて判定し、
全てのばらつき条件に対し遅延解析を実行したと判定さ
れた場合は、次のステップS47の処理を実行し、遅延
解析が実行されていない未処理のばらつき条件が存在す
ると判定された場合は、ステップS44の処理に戻っ
て、全てのばらつき条件に対して遅延解析が実行される
までステップS44とステップS45の処理を繰り返
す。
回路接続に対して遅延解析を実行したか否かについて判
定し、指定された全ての回路接続に対して遅延解析を実
行したと判定された場合は、次のステップS48の処理
を実行し、指定された全ての回路接続の中に遅延解析が
実行されていない未処理の回路接続が存在すると判定さ
れた場合は、ステップS42の処理に戻って、指定され
た全ての回路接続に対して遅延解析が実行されるまでス
テップS42からステップS46までの処理を繰り返
す。
S45で生成した全てのばらつき条件における指定され
た全ての回路接続に対する遅延情報を、図1のシミュレ
ーション結果格納手段17に出力する。
理フローを具体的に説明する。
入力した配線抵抗と配線容量を含む回路接続情報を表
し、161はドライバセル162に印加される入力電圧
の波形であり、163はレシーバセル、164はドライ
バセル162の出力端子とレシーバセル163の入力端
子間に接続するばらつきを考慮した配線抵抗と配線容量
を含む回路接続情報である。ここではこの回路接続情報
として、図8および図13の配線構造を例にとって説明
する。
接続情報と図4に示す遅延ライブラリ41に格納されて
いるドライバセル162の出力抵抗R161、レシーバ
セル163の入力容量C161を用いてステップS42
で生成した遅延解析用回路接続情報である。
号源166と出力抵抗R161に置き換えたときの信号
源166の信号波形であり、ノード131a,131
b、配線抵抗R141,配線容量C141A,C141
Bは、図8および図13の配線構造から抽出した図14
に示す各符号にそれぞれ対応している。
いて示した図16(b)に示す遅延解析用回路接続情報
と等価な回路図であり、コンダクタンスG1,G2はそ
れぞれG1=1/R161、G2=1/R141で算出
され、合成容量C2はC2=C141B+C161で算
出される。
回路図において、容量C1,C2を定電流IC1,IC
2がそれぞれ流れる定電流源IC1,IC2と、コンダ
クタンスGC1,GC2とに置き換えて生成した回路図
である。
図を基に、ステップS43で生成した遅延解析用回路行
列を示し、V1(k),V2(k)は時間ステップkに
おけるノード131a,131bの電圧である。図18
の回路行列を構成する行列要素に図15に示すばらつき
条件毎の配線抵抗および配線容量を代入し、ステップ4
5で遅延解析を実行する。すなわち、図18の回路行列
をt=0(k=0)の初期条件から、順次kを増加させ
て電圧V1(k),V2(k)を算出する。
から第6列に至る全てのばらつき条件に対して、上記に
説明したように電圧V1(k),V2(k)を算出す
る。
つき条件として配線幅のばらつきを主として説明した
が、配線幅のばらつきだけでなく配線層の膜厚と配線層
間の絶縁膜の厚さのばらつきや、層間絶縁膜の誘電率の
ばらつきを考慮して、図3のステップS19で配線構造
モデルを生成し、図3のステップS15でばらつき条件
毎の配線容量を算出することも可能である。この場合、
製造工程におけるばらつきをより忠実に反映した配線抵
抗および配線容量を算出することが可能である。
つき幅としてはばらつきの中心値、最大方向へのばらつ
き幅、最小方向へのばらつき幅の3つのパラメータを例
にして説明したが、これらのばらつき幅の代わりにばら
つき幅の標準偏差を定数倍した値をばらつき幅として設
定することも可能である。
に渡る場合、単純にワーストケースで計算すると、図4
のステップS45で求めた遅延値が非常に大きくなって
しまうが、このような場合、標準偏差をσとして3σを
ばらつき幅とするように遅延解析を行うと、実際の製造
工程におけるばらつきにより近い遅延情報が得られる。
した場合の回路シミュレーション方法および装置につい
て説明したが、プリント基板上に構成した集積回路な
ど、同一基板上に素子を形成した半導体集積回路以外の
回路に対しても、同様に本発明を適用できる。
シミュレーション方法および装置は、対象配線と対象配
線の周囲に存在する側方配線および交差配線を考慮した
対象配線容量のばらつきを単純に関数の引数をばらつか
せて求めるのではなく、対象配線の周囲に存在する周囲
配線を含めてばらつき条件を考慮にいれた配線構造を生
成し、この配線構造から配線容量を計算することにより
製造工程のばらつきを考慮して高精度で配線容量を抽出
し、製造工程におけるばらつきが反映された精度の高い
遅延解析を行うことが可能である。
法および装置は、半導体集積回路の一つのネットリスト
に全てのばらつき条件を考慮した配線抵抗および配線容
量の情報を含んでいるため、全てのばらつき条件に対応
したネットリストをそれぞれを別個に生成する必要がな
く、必要とするデータ容量が小さいという特徴がある。
方法および装置は、設計者がマニュアルでばらつき条件
を考慮にいれた配線構造を生成するのではなく、配線ば
らつき情報格納手段に格納された配線ばらつき情報を参
照して、ばらつき対象配線とばらつき側方配線およびば
らつき交差配線が自動的に生成されるので、これらの配
線を生成するための設計者の負担が少なく、かつミスも
生じにくいという特徴がある。
法および装置は、半導体チップ上に形成される全ての配
線の配線構造をばらつき条件の種類だけ生成し、全ての
ばらつき条件に対応するレイアウトデータを入力してか
ら対象配線の配線抵抗と配線容量を計算する方法と異な
り、ばらつき条件に基づき対象配線と対象配線の容量に
影響を及ぼす周囲配線の配線構造だけを生成して配線抵
抗および配線容量を計算するので、配線抵抗および配線
容量を高速で計算することができるので、遅延解析全体
としての処理速度が向上する。
態を表すブロック図である。
れている配線ばらつき情報の一例である。
抽出手段14の動作を説明するためのフローチャートで
ある。
段16の動作を説明するためのフローチャートである。
における側方配線の抽出方法を説明するためのフローチ
ャートである。
における対象配線の分割方法を説明するためのフローチ
ャートである。
における対象配線の分割方法を説明するための配線レイ
アウト図である。
めの配線レイアウト図である。
装置において、配線抵抗の算出方法を説明するための説
明図である。
れている容量モデル情報を構成する配線構造モデルの一
例である。
出方法を示すフローチャートである。
115の処理内容を説明するための説明図である。
〜cと交差配線804a〜c,805a〜cとの交差点
にノード131a,131bを設定したレイアウト図で
ある。
抵抗R141と配線容量C141A,C141Bを含む
π型近似の等価回路図である。
b間のばらつきを考慮した配線抵抗と配線容量を含む回
路接続情報の例である。
力した配線抵抗と配線容量を含む回路接続情報の一例で
あり、図16(b)は、図16(a)の回路接続情報に
対応する遅延解析用回路接続情報である。
に示す遅延解析用回路接続情報と等価な回路図である。
用回路行列である。
ーチャートである。
配線抵抗と配線容量の抽出方法を説明するためのレイア
ウト図である。
配線抵抗と配線容量の抽出方法を説明するために、図2
0のレイアウト図から抽出した等価回路図である。
路図のネットリストである。
段 15 ばらつきを考慮した配線抵抗と配線容量を含む
回路接続情報 16 配線ばらつきを考慮したシミュレーション手段 17 シミュレーション結果格納手段 21〜23 配線ばらつき条件 31 容量モデル情報格納手段 41 遅延ライブラリ格納手段 101〜103,111〜116,121〜126,1
202,1204,1205 配線構造モデル 131a,131b,210,220 ノード 161 ドライバセル162に印加される入力電圧の
波形 162 ドライバセル 163 レシーバセル 164 ばらつきを考慮した配線抵抗と配線容量を含
む回路接続情報 165 ドライバセル162を信号源166と出力抵
抗R161に置き換えたときの信号源166の信号波形 166 信号源 200,701,801a,801b,801c 対
象配線 702,703,703A,704,802a,802
b,802c,803a,803b,803c 側方
配線 711,712,804a,804b,804c,80
5a,805b,805c 交差配線 721〜729 分割領域 1201,1203 配線構造 1206,1207 対象配線の中心軸 a,d,h 配線間隔変化点 b 配線幅変化点 c,e 交差点 f,g 折れ曲がり点 A〜I 分割配線 C1,C2,C141A,C141B,C161 容
量 R10,R141,R161 配線抵抗 G1,G2 コンダクタンス
Claims (14)
- 【請求項1】 製造による設計値からの寸法ばらつきを
含めて配線の遅延解析を行う回路シミュレーション方法
において、遅延解析を行う対象配線と隣接する対象隣接
配線との対象配線構造をレイアウト情報から検索するス
テップと、 前記対象配線の少なくとも配線幅のばらつき毎に配線抵
抗を算出するステップと、 単位長の基準配線と当該基準配線に隣接する基準隣接配
線との位置関係を表す基準配線構造に対し、少なくとも
複数の幅の当該基準配線に対する基準配線構造毎に、当
該基準配線の配線容量を予め記憶する容量モデル情報よ
り、前記対象配線構造と類似の前記基準配線構造を求
め、求めた前記基準配線構造の前記基準配線の配線容量
より、前記対象配線と前記対象隣接配線の少なくとも配
線幅の寸法ばらつき毎に前記対象配線の配線容量を算出
するステップと、 前記対象配線の寸法ばらつき毎の配線抵抗と配線容量と
を用いて前記対象配線の遅延解析を行うステップとを有
することを特徴とする回路シミュレーション方法。 - 【請求項2】 前記対象隣接配線は、前記対象配線から
予め定められた距離内の配線とする請求項1記載の回路
シミュレーション方法。 - 【請求項3】 前記対象配線の配線幅変化点、前記対象
配線と前記対象隣接配線との配線間格変化点、あるいは
前記対象配線と交差する配線との交差点の少なくともい
ずれかにおいて前記対象配線を分割するステップを有
し、前記対象配線の配線容量を算出するステップは、前
記分割した分割対象配線毎に配線容量を算出する請求項
1記載の回路シミュレーション方法。 - 【請求項4】 集積回路のレイアウト情報を基に、前記
レイアウト情報に含まれ指定された配線である対象配線
と、前記対象配線に隣接し前記対象配線と同一配線層で
ある側方配線と、前記対象配線と立体的に交差する交差
配線とをそれぞれ検索する配線検索工程と、 前記対象配線と前記側方配線と前記交差配線の各配線情
報と、配線のばらつき情報である配線ばらつき情報とを
基に、前記対象配線と前記側方配線と前記交差配線に対
するばらつきを考慮したばらつき対象配線と、ばらつき
側方配線と、ばらつき交差配線とをそれぞれ生成し、こ
れらのばらつき対象配線とばらつき側方配線とばらつき
交差とを含む配線から構成されるばらつき配線構造を生
成するばらつき配線生成工程と、 前記ばらつき対象配線を、前記対象配線と前記側方配線
と前記交差配線とを含む配線から構成される配線構造に
基づいて分割配線に分割する配線分割工程と、 プロセス情報と前記分割配線の情報から前記分割配線の
配線抵抗を算出する配線抵抗算出工程と、 前記対象配線と前記側方配線と前記交差配線とを含む配
線から構成される基本的な配線構造である配線構造モデ
ルの情報と、前記配線構造モデルの情報と前記プロセス
情報とを基に算出された前記配線構造モデルを構成する
前記対象配線の配線容量の情報とを含む容量モデル情
報、並びに前記ばらつき配線構造を参照して、前記ばら
つき配線構造を構成する前記分割配線の配線容量をばら
つき条件毎に算出する配線容量算出工程と、 前記配線抵抗算出工程と前記容量算出工程とでそれぞれ
算出された前記配線抵抗と前記配線容量を基にして、前
記配線抵抗の情報と前記配線容量の情報を含む回路接続
情報を生成する配線抵抗と配線容量を含む回路接続情報
生成工程と、 前記配線抵抗と配線容量を含む回路接続情報生成工程で
生成された前記配線抵抗の情報と前記配線容量の情報を
含む回路接続情報を基に、この回路接続情報に含まれる
前記配線抵抗と前記配線容量のばらつきを考慮して前記
集積回路の遅延解析を行う配線ばらつきを考慮した遅延
解析工程と、を備える回路シミュレーション方法。 - 【請求項5】 集積回路のレイアウト情報を基に、前記
レイアウト情報に含まれ指定された配線である対象配線
と、前記対象配線に隣接し前記対象配線と同一配線層で
ある側方配線と、前記対象配線と立体的に交差する交差
配線とをそれぞれ検索する配線検索工程と、 前記対象配線と前記側方配線と前記交差配線の各配線情
報と、配線のばらつき情報である配線ばらつき情報とを
基に、前記対象配線と前記側方配線と前記交差配線に対
するばらつきを考慮したばらつき対象配線と、ばらつき
側方配線と、ばらつき交差配線とをそれぞれ生成し、こ
れらのばらつき対象配線とばらつき側方配線とばらつき
交差配線とを含む配線から構成されるばらつき配線構造
を生成するばらつき配線生成工程と、 前記ばらつき対象配線を、前記対象配線と前記側方配線
と前記交差配線とから構成される配線構造に基づいて分
割配線に分割する配線分割工程と、 プロセス情報と前記分割配線の情報から前記分割配線の
配線抵抗を算出する配線抵抗算出工程と、 前記ばらつき対象配線と前記ばらつき側方配線と前記ば
らつき交差配線とを含む配線から構成される基本的な配
線構造であるばらつき配線構造モデルの情報と、前記ば
らつき配線構造モデルの情報と前記プロセス情報とを基
に算出された前記ばらつき対象配線の配線容量の情報と
を含む容量モデル情報、並びに前記ばらつき配線構造を
参照して、前記ばらつき配線構造を構成する前記分割配
線の配線容量をばらつき条件毎に算出する配線容量算出
工程と、 前記配線抵抗算出工程と前記容量算出工程とでそれぞれ
算出された前記配線抵抗と前記配線容量を基にして、前
記配線抵抗の情報と前記配線容量の情報を含む回路接続
情報を生成する配線抵抗と配線容量を含む回路接続情報
生成工程と、 前記配線抵抗と配線容量を含む回路接続情報生成工程で
生成された前記配線抵抗の情報と前記配線容量の情報を
含む回路接続情報を基に、この回路接続情報に含まれる
前記配線抵抗と前記配線容量のばらつきを考慮して前記
集積回路の遅延解析を行う配線ばらつきを考慮した遅延
解析工程と、を備える回路シミュレーション方法。 - 【請求項6】前記遅延解析工程は、前記配線抵抗と前記
配線容量を含む回路接続情報に含まれる回路ブロックを
回路の基本素子に置換した遅延解析用の回路接続情報を
生成する遅延解析用回路接続情報生成工程と、 前記遅延解析用回路接続情報生成工程で生成された前記
遅延解析用の回路接続情報より遅延解析用回路行列を生
成する遅延解析用回路行列生成工程と、 前記遅延解析用回路行列を構成する行列要素に、ばらつ
き条件毎の前記配線抵抗と前記配線容量を設定するばら
つき条件設定工程と、 前記ばらつき条件設定工程で生成された前記遅延解析用
回路行列を用いて、ばらつき条件毎に遅延値を算出する
遅延値算出工程と、を備える請求項4または5記載の回
路シミュレーション方法。 - 【請求項7】 前記配線分割工程は、前記対象配線から
の距離のしきい値である検索領域幅を含む初期値を設定
する初期値設定工程と、 前記検索領域幅内に前記対象配線と同一配線層の配線が
存在するか否かを判定する側方配線判定工程と、 前記側方配線判定工程で、前記検索領域幅内に前記対象
配線と同一配線層の配線が存在すると判定された場合、
前記検索領域幅内に複数の配線が存在するか否かを判定
する複数配線判定工程と、 前記複数配線判定工程で、複数の配線が存在すると判定
された場合、前記複数の配線のうち前記対象配線に最も
近い配線を前記側方配線として抽出し、前記複数配線判
定工程で、複数の配線が存在しないと判定された場合、
前記検索領域幅内に存在する配線を前記側方配線として
抽出する側方配線抽出工程と、を備える請求項4または
5記載の回路シミュレーション方法。 - 【請求項8】 前記配線分割工程は、前記側方配線を抽
出する側方配線抽出工程と、 前記対象配線と前記側方配線との間隔が変化する配線間
隔変化点を抽出する配線間隔変化点抽出工程と、 前記対象配線の配線幅が変化する配線幅変化点を抽出す
る配線幅変化点抽出工程と、 前記対象配線と前記交差配線が交差する交差点を抽出す
る交差点抽出工程と、 前記対象配線が折れ曲がる折れ曲がり点を抽出する曲が
り点抽出工程と、 前記配線間隔変化点、前記配線幅変化点、前記折れ曲が
り点、前記交差点にノードを設定し、設定された前記各
ノードにより前記対象配線を前記分割配線に分割する分
割工程と、を備える請求項4または5記載の回路シミュ
レーション方法。 - 【請求項9】 前記ばらつき配線生成工程は、前記対象
配線と前記側方配線と前記交差配線の各配線幅に対して
第1のばらつき幅だけ太らせる太らせ処理と、 前記対象配線と前記側方配線と前記交差配線の各配線幅
に対して第2のばらつき幅だけ細らせる細らせ処理と、
を備える請求項4または5記載の回路シミュレーション
方法。 - 【請求項10】 前記配線構造モデルは、一定長を有し
孤立した前記対象配線から構成される孤立配線構造と、 一定長を有する前記対象配線と、この対象配線の片側ま
たは両側に所定の間隔の整数倍の距離で配置された前記
側方配線とから構成される側方配線構造と、 一定長を有する前記対象配線と、この対象配線の片側ま
たは両側に所定の間隔の整数倍の距離で配置された前記
側方配線と、前記対象配線に交差する前記交差配線とか
ら構成される交差配線構造と、を備えることを特徴とす
る請求項4記載の回路シミュレーション方法。 - 【請求項11】 前記ばらつき配線構造モデルは、一定
長を有し孤立した前記ばらつき対象配線から構成される
孤立配線構造と、 一定長を有する前記ばらつき対象配線と、このばらつき
対象配線の片側または両側に所定の間隔の整数倍の距離
で配置された前記ばらつき側方配線とから構成されるば
らつき側方配線構造と、 一定長を有する前記ばらつき対象配線と、このばらつき
対象配線の片側または両側に所定の間隔の整数倍の距離
で配置された前記ばらつき側方配線と、前記ばらつき対
象配線に交差する前記ばらつき交差配線とから構成され
るばらつき交差配線構造と、を備えることを特徴とする
請求項5記載の回路シミュレーション方法。 - 【請求項12】 前記配線容量算出工程は、配線容量を
算出するための前記分割配線を検索する分割配線検索工
程と、 前記分割配線検索工程で検索された前記分割配線と、こ
の分割配線に対する前記側方配線および前記交差配線と
から構成される分割配線構造に最も近い前記配線構造モ
デルまたは前記ばらつき配線構造モデルを、複数の前記
配線構造モデルまたは前記ばらつき配線構造モデルが格
納された容量モデル情報格納手段の中から検索する配線
構造モデル検索工程と、 前記配線構造モデル検索工程で検索された配線構造モデ
ルが、前記分割配線構造と同一の配線構造であるか否か
を判定する配線構造モデル判定工程と、 前記配線構造モデル判定工程において、前記配線構造モ
デルまたは前記ばらつき配線構造モデルが前記分割配線
構造と同一の配線構造であると判定された場合、前記配
線構造モデルまたは前記ばらつき配線構造モデルを構成
する前記対象配線の配線容量を参照して、前記分割配線
の配線容量を算出する第1の分割配線容量算出工程と、 前記配線構造モデル判定工程において、前記配線構造モ
デルまたは前記ばらつき配線構造モデルが前記分割配線
構造と同一の配線構造でないと判定された場合、前記分
割配線構造に類似である複数の前記配線構造モデルまた
は前記ばらつき配線構造モデルを選択し、これらの前記
配線構造モデルまたは前記ばらつき配線構造モデルに対
応する複数の配線容量を補間処理することにより、前記
分割配線の配線容量を算出する第2の分割配線容量算出
工程と、 全ての前記分割配線の配線容量を算出したか否かを判定
し、全ての前記分割配線の配線容量を算出したと判定し
た場合は、前記第1または第2の分割配線容量算出工程
で算出した全ての前記記分割配線の配線容量を出力し、
全ての前記分割配線の配線容量の算出が終了していない
と判定された場合は、前記分割配線検索工程の処理に移
行する分割配線終了判定工程と、を備えることを特徴と
する請求項4または5記載の回路シミュレーション方
法。 - 【請求項13】 前記配線抵抗と配線容量を含む回路接
続情報生成工程で生成された前記配線抵抗の情報と前記
配線容量の情報を含む回路接続情報は、前記回路接続情
報を構成する配線抵抗と配線容量を含む素子の素子名と
対応する素子特性のばらつき値が、同一レコードに格納
されていることを特徴とする請求項4または5記載の回
路シミュレーション方法。 - 【請求項14】 集積回路のレイアウト情報を格納する
レイアウト情報格納手段と、 配線のばらつき情報である配線ばらつき情報を格納する
配線ばらつき情報格納手段と、 前記集積回路の製造工程におけるプロセス情報を格納す
るプロセス情報格納手段と、 前記レイアウト情報と前記配線ばらつき情報と前記プロ
セス情報とを基に、ばらつきを考慮した配線抵抗と配線
容量を抽出し、これらの配線抵抗と配線容量の情報を前
記集積回路の回路接続情報に含んだ配線抵抗と配線容量
を含む回路接続情報を生成するばらつきを考慮した配線
抵抗と配線容量抽出手段と、 前記配線抵抗と配線容量を含む回路接続情報を入力し、
前記配線のばらつきを考慮して前記集積回路の遅延解析
を行う配線ばらつきを考慮したシミュレーション手段
と、を備える回路シミュレーション装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000074793A JP2001265826A (ja) | 2000-03-16 | 2000-03-16 | 回路シミュレーション方法および装置 |
KR10-2001-0013289A KR100411767B1 (ko) | 2000-03-16 | 2001-03-15 | 회로 시뮬레이션 방법 및 장치 |
US09/810,124 US20020077798A1 (en) | 2000-03-16 | 2001-03-16 | Circuit simulation method and system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000074793A JP2001265826A (ja) | 2000-03-16 | 2000-03-16 | 回路シミュレーション方法および装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001265826A true JP2001265826A (ja) | 2001-09-28 |
Family
ID=18592781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000074793A Pending JP2001265826A (ja) | 2000-03-16 | 2000-03-16 | 回路シミュレーション方法および装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20020077798A1 (ja) |
JP (1) | JP2001265826A (ja) |
KR (1) | KR100411767B1 (ja) |
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Also Published As
Publication number | Publication date |
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US20020077798A1 (en) | 2002-06-20 |
KR20010092345A (ko) | 2001-10-24 |
KR100411767B1 (ko) | 2003-12-24 |
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Legal Events
Date | Code | Title | Description |
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RD01 | Notification of change of attorney |
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|
A977 | Report on retrieval |
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|
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|
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