KR20100118934A - Ｔ-커넥션, ｔ-커넥션의 설계 방법 및 ｔ-커넥션의 콤팩트 모델링 - Google Patents

Abstract

T-커넥션, T-커넥션 설계 방법 및 T-커넥션의 콤팩트 모델링이 개시된다. T-커넥션은 보디와 상기 보디로부터 상호 수직하는 측면들로부터 돌출하는 제 1, 제 2 및 제 3 일체형 암을 갖는 전기 도전성 T-접합부―세 개의 일체형 암의 각각의 암은 보디와 접하는 동일한 제 1 폭과 보디로부터 떨어져 연장되는 동일한 길이를 가짐―와, 제 1 폭을 갖는 제 1 섹션부와 이와 접하며 제 2 폭을 갖는 일체형의 제 2 섹션부를 갖는 전기 도전성 스텝-접합부를 포함하며, 제 2 폭은 제 1 폭과는 상이하며 제 1 섹션부는 T-접합부의 제 1 암과는 평탄하게 접하며 일체형이며, T-접합부의 상부 표면과 스텝-접합부의 상부 표면은 동일 평면상에 존재한다.

Description

Ｔ-커넥션, Ｔ-커넥션의 설계 방법 및 Ｔ-커넥션의 콤팩트 모델링{T-CONNECTIONS, METHODOLOGY FOR DESIGNING T-CONNECTIONS, AND COMPACT MODELING OF T-CONNECTIONS}

본 발명은 집적 회로의 분야에 관한 것으로, 특히 T-접합부, T-접합부 라이브러리 요소, T-접합부 설계 방법 및 T-접합부의 콤팩트 모델링에 관한 것이다.

T-접합부는 집적 회로의 배선 레벨에서 3 개의 배선을 상호 접속하는데 널리 사용된다. 고주파수에서, T-접합부는 집적 회로의 성능 체크의 일부로서 레이아웃 기생을 시뮬레이션하기 위해 모델링되어야 한다.

이러한 시뮬레이션은 복잡하고 시간 소모적인 것일 뿐만 아니라 생성된 모델이 스케일러블하지 않기 때문에, 공정은 기본 원칙으로서 레벨 또는 기술 변경만큼 반복되어야 한다. 따라서, 본 기술분야에서는 전술한 결함 및 한계를 경감시키기 위한 필요성이 존재한다.

본 발명의 제 1 측면은 T-커넥션으로서, 보디(body) 및 상기 보디로부터 상호 수직하는 측면으로부터 돌출하는 일체형의 제 1 암, 제 2 암 및 제 3 암을 포함하는 전기 도전성 T-접합부―상기 세 개의 일체형 암의 각각의 암은 상기 보디와 접하는 동일한 제 1 폭과 상기 보디로부터 떨어져 연장되는 동일한 길이를 가짐―와, 상기 제 1 폭을 갖는 제 1 섹션부와 제 2 폭을 가지며 제 1 섹션부와 접하는 일체형의 제 2 섹션부를 포함하는 전기 도전성 스텝-접합부―상기 제 2 폭은 상기 제 1 폭과는 상이하며, 상기 제 1 섹션부는 상기 T-접합부의 상기 제 1 암과 일체형으로 평탄하게 접하고 있음―를 포함하며, 상기 T-접합부의 상부 표면과 상기 스텝-접합부의 상부 표면은 동일 평면 상에 존재한다.

본 발명의 제 2 측면은 T-커넥션의 모델링 방법으로서, 제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성된 T-커넥션의 레이아웃을 입력하는 단계―상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와, 상기 프로세서 상에서 실행되는 T-접합부의 제 1 콤팩트 모델을 사용하여 상기 제 1 길이 및 상기 제 1 폭에 기반한 T-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와, 상기 프로세서 상에서 실행되는 하나 또는 두 개의 스텝-접합부의 제 2 콤팩트 모델을 사용하여 상기 제 1 폭 및 상기 제 2 폭에 기반한 상기 스텝-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와, 상기 제 1 콤팩트 모델 및 상기 제 2 콤팩트 모델의 결과를 출력하거나 상기 제 1 콤팩트 모델 및 상기 제 2 콤팩트 모델의 결과를 성능 분석 프로그램에 입력하는 단계를 포함한다.

본 발명의 제 3 측면은 집적 회로를 설계하는 방법으로서, (a) 집적 회로의 배선 층을 선택하는 단계와, (b) 컴퓨터의 프로세서를 사용하여, T-커넥션 PCell을 사용하여 접속하기 위한 세 개의 배선의 세트를 선택하는 단계―상기 세 개의 배선 중 적어도 두 개의 배선은 상이한 폭을 가지며, 상기 T-커넥션 PCell은 제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성되며, 상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와, (c) 상기 프로세서를 사용하여, 상기 제 1 폭이 상기 세 개의 배선 중 제 1 배선의 폭이 되도록 선택하고, 상기 제 2 폭들이 상기 세 개의 배선 중 제 2 배선 및 제 3 배선의 폭과 각기 동일하도록 선택하는 단계와, (d) 상기 프로세서를 사용하여, 배선 레벨의 레이아웃 상에 상기 T-커넥션 PCell을 배치하여 상기 세 개의 배선을 상호 접속하는 단계와, (e) 상기 레이아웃을 출력하는 단계를 포함한다.

본 발명의 제 4 측면은 프로세서, 상기 프로세서에 연결된 어드레스/데이터 버스 및 상기 프로세서와 통신하도록 연결된 컴퓨터 판독가능한 메모리 장치를 포함하는 컴퓨터 시스템으로서, 상기 메모리 장치는 상기 프로세서에 의해 실행되는 경우 집적 회로를 설계하는 방법을 구현하는 인스트럭션을 포함하며, 상기 방법은 (a) 집적 회로의 배선 층을 선택하는 단계와, (b) 컴퓨터의 프로세서를 사용하여, T-커넥션 PCell을 사용하여 접속하기 위한 세 개의 배선의 세트를 선택하는 단계―상기 세 개의 배선 중 적어도 두 개의 배선은 상이한 폭을 가지며, 상기 T-커넥션 PCell은 제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성되며, 상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와, (c) 상기 프로세서를 사용하여, 상기 제 1 폭이 상기 세 개의 배선 중 제 1 배선의 폭이 되도록 선택하고, 상기 제 2 폭들이 상기 세 개의 배선 중 제 2 배선 및 제 3 배선의 폭과 각기 동일하도록 선택하는 단계와, (d) 상기 프로세서를 사용하여, 배선 레벨의 레이아웃 상에 상기 T-커넥션 PCell을 배치하여 상기 세 개의 배선을 상호 접속하는 단계와, (e) 상기 레이아웃을 출력하는 단계를 포함한다.

본 발명의 전술한 측면들 및 기타 측면들은 아래에서 기술된다.

본 발명의 효과는 보다 용이하게 모델링되는 T-접합부, 스케일러블한 T-접합부 라이브러리 요소 및 전술한 종래 기술에서의 결함 및 제한사항을 경감시키는 T-접합부를 설계하는 방법을 제공한다.

본 발명의 특징들은 첨부되는 청구범위에서 기술된다. 그러나, 본 발명은 첨부되는 도면과 관련하여 판독될 때 예시적인 실시예의 상세한 설명을 참조하여 용이하게 이해될 것이다.
도 1은 예시적인 집적 회로 칩의 단면도이다.
도 2(a)는 집적 회로 칩의 전송 라인의 예시적인 단면도이다.
도 2(b)는 집적 회로 칩의 동일 평면 도파관의 예시적인 단면도이다.
도 3은 종래 기술의 T-접합부의 레이아웃 도면이다.
도 4(a)는 단일 T-접합부의 레이아웃 도면이다.
도 4(b)는 단일 스텝-접합부의 레이아웃 도면이다.
도 5는 본 발명의 실시예에 따른 예시적인 T-커넥션의 레이아웃 도면이다.
도 6은 본 발명의 실시예에 따른 스케일러블한 T-접합부의 파라미터화된 셀을 포함하는 예시적인 회로의 개략도이다.
도 7은 T-접합부의 기생 RLC 회로 모델이다.
도 8은 스텝-접합부의 기생 RLC 회로 모델이다.
도 9는 본 발명의 실시예에 따른 T-커넥션에 대한 콤팩트 모델을 생성하는 방법의 흐름도이다.
도 10(a)는 도 5의 T-접합부의 최소 암 길이를 결정하는데 사용되는 직각 벤드의 레이아웃 도면이다.
도 10(b)는 도 10(a)의 직각 벤드(545)의 기생 인덕턴스 회로 모델이다.
도 10(c)는 도 10(a)의 직각 벤드(545)의 인덕턴스 대 암 길이의 도면이다.
도 11(a)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 저항의 도면이다.
도 11(b)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 캐패시턴의 도면이다.
도 11(c)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 인덕턴스의 도면이다.
도 12(a)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 저항의 도면이다.
도 12(b)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 캐패시턴스의 도면이다.
도 12(c)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 인덕턴스의 도면이다.
도 13은 본 발명의 실시예에 따른 스케일러블한 T-접합부를 사용하는 설계 흐름의 흐름도이다.
도 14는 범용 컴퓨터의 개략적 블럭도이다.

본 발명에 따른 T-상호접속재는 세 개의 배선 접합부를 형성하는데 사용되는 T-접합부의 암과 평탄하게 접하는 일체로 형성된 T-접합부 및 스텝-접합부를 포함한다. 콤팩트 모델은 집적 회로 설계의 배선 레벨들 내로 세 개의 배선 접합부의 배치를 가능하게 하는 파라미터화된 셀을 생성하는데 사용된다. 이 설계는 실제의 집적 회로 칩 내에, 가령, 세 개의 대머신 배선 접합부를 형성하는데 사용될 수 있다. 아래의 정의는 본 발명의 실시예를 이해하는데 도움이 될 것이다.

단일-대머신(single-damascene) 배선은 단일-대머신 공정에 의해 형성되는 배선이다. 이중-대머신 배선은 이중-대머신 공정에 의해 형성되는 배선이다. 비아(아래를 참조)를 포함하지 않는 단면에서 관측할 경우 이중-대머신 배선의 단면은 단일-대머신 배선의 단면과 유사하다.

단일-대머신 공정을 통해, 트렌치 또는 비아 개구부가 절연층 내에 형성되며, 이 트렌치를 충진하기에 충분한 두께를 갖는 전기 도전체가 트렌치 내 및 상기 절연층의 상부 표면 상에 증착되며, 그리고 화학 기계적 폴리시(CMP)가 수행되어 과도한 도전체가 제거되고 상기 절연층의 표면과 동일 평면에 상기 도전체의 표면이 형성되게 하여 대머신 배선(또는 대머신 비아)을 형성한다.

제 1 비아 이중-대머신 공정은 절연층의 전체 두께를 관통하는 비아 개구부를 형성하는 공정으로서, 비아 개구부 형성 이후에 임의의 주어진 단면에서 절연층을 관통하는 통로 부분에 트렌치를 형성한다. 제 1 트렌치 이중-대머신 공정은 절연층의 두께를 관통하는 통로 부분에 트렌치를 형성하는 공정으로서, 이 트렌치 형성 이후에 임의의 주어진 단면에서 트렌치 내부의 절연층을 관통하는 통로의 잔여부에 비아를 형성한다. 모든 비아 개구부는 위의 일체형의 배선 트렌치들 및 아래의 배선 트렌치에 의해 교차되지만 모든 트렌치들이 비아 개구부를 교차할 필요는 없다. 트렌치들 및 비아 개구부를 충진하기에 충분한 두께의 전기 도전체가 절연층의 상부 표면 상에 증착되며 CMP 공정이 수행되어 트렌치 내의 도전체의 표면이 절연층의 표면과 동일 평면 상에 놓이게 하여 이중-대머신 배선 및 일체형의 이중-대머신 비아를 갖는 이중-대머신 배선을 형성한다.

이하, 용어 "대머신 배선(damascene wire)"은 모든 단일-대머신 배선 및 이중-대머신 배선을 포함하는 것으로 해석된다.

제 1 의미에서, 콤팩트 모델(compact model)은 콤팩트 모델 카운슬(Compact Model Council)에 부합하는 장치 모델이다. 콤팩트 모델의 예는 IBM 코포레이션에 의해 개발된 PowerSPICE, 캘리포니아주의 산 호세의 시놉시스 인코포레이티드로부터 입수가능한 Hspice 및/또는 캘리프 BSIM의 산 호세의 카덴스 디자인 시스템스로부터 입수가능한 Cadence Spectre Circuit Simulator와 같은 회로 시뮬레이터와 호환가능한 버클리 쇼트 채널 IGFET Model (BSIM4)이다. 다른 예는 BSIMPD로서, 이는 실리콘 온 인슐레이터(SOI) 장치용 콤팩트 모델이다. 이들 모든 콤팩트 모델은 캘리포니아 버클리 유니버시티로부터 공개적으로 입수가능하며, "PD"는 "부분 공핍형"을 표시한다. 제 2 의미에서, 콤팩트 모델은 복잡한 3차원 현상의 물리학을 (방정식, 모델 또는 알고리즘으로 구현되는) 보다 덜 복잡한 2차원 디스클립션과 소프트웨어로 보다 용이하게 인코딩되고 컴퓨터 시간이 덜 집약적이지만 복잡한 현상에 대한 정확한 솔루션과 동일한 결과를 실질적으로 제공하는 형태로 기술하는 근사 분석 모델이다.

평탄하게 접하는 것은 두개의 요소가 접하는 것으로 정의되며, 두 개의 요소가 접하는 측면들은 동일한 폭을 가지며 동일하게 연장된다. 접하는 측면들 중 어떠한 측면에서도 노출되는 영역이나 조그(jog)가 존재하지 않는다. 3차원 요소의 2차원 레이아웃 표현에서 접하는 측면들은 라인이 된다.

파라미터화된 셀(PCell;parameterized cell)은 그 지배 파라미터(governing parameter)의 값에 기반하여 전자 설계 자동화(EDA) 소프트웨어에 의해 자동으로 생성되는 "셀(cell)"이다. 따라서, PCell은, 하나 이상의 파라미터에 의존하며 고정된 요소가 아닌 회로의 부분 또는 요소를 나타낸다. 모든 PCell의 기본 특성은 (1) 입력 파라미터에 의존하고, (2) 그 입력 파라미터에 기반하여 설계 데이터를 생성할 수 있다는 것이다. 그러므로, PCell은 프로그래밍 코드의 일부가 된다. 이러한 코드는 그 (입력) 파라미터에 기반한 PCell 변형예의 적절한 구조를 생성하는 공정을 담당한다. 물리적 레이아웃 PCell의 예에 대해 이 코드는 회로를 포함하는 마스크 설계 데이터의 실제 형상을 생성한다.

전자기 필드 솔버(또는 필드 솔버(field solver))는 맥스웰 방정식들의 서브세트를 직접 풀어내는 특정 프로그램이다. 필드 솔버는 전자 설계 자동화의 일부를 형성하며 집적 회로 및 인쇄 회로 기판의 설계에 일반적으로 사용된다. 필드 솔버는 집적 회로의 저항, 캐패시턴스 및 인덕턴스의 기생 값을 풀어내는데 사용될 수 있다.

도 1은 예시적인 집적 회로 칩의 단면도이다. 도 1에서, 반도체 기판(10)은 회로 요소의 기판 영역들(15)을 포함한다. 기판(10) 및 영역(15) 상에는 컨택트 레벨(20)이 형성된다. 컨택트 레벨(20) 상에는 컨택트 레벨(20)로부터 순서적으로 제 1 배선 레벨(25), 제 2 배선 레벨(30), 제 3 배선 레벨(35) 및 제 4 배선 레벨(40)이 형성된다. 컨택트 레벨(25)은 컨택트 절연층(50) 내의 (단일-대머신 공정에 의해 형성되는) 전기 도전성 컨택트(45)를 포함한다. 제 1 배선 레벨(25)은 제 1 레벨간 절연층(60) 내의 단일-대머신 배선(55)을 포함한다. 제 2 배선 레벨(30)은 제 2 레벨간 절연층(70) 내의 이중-대머신 배선(65)을 포함한다. 제 3 배선 레벨(35)은 제 3 레벨간 절연층(80) 내의 이중-대머신 배선(75)을 포함한다. 제 4 배선 레벨(40)은 제 4 레벨간 절연층(90) 내의 이중-대머신 배선(85)을 포함한다.

집적 회로는 바이폴라 트랜지스터, 전계 효과 트랜지스터, 다이오드, 캐패시터, 저항 및 인덕터를 포함할 수 있다. 컨택트 절연층(50)과 제 1 레벨간 절연층(60), 제 2 레벨간 절연층(70), 제 3 레벨간 절연층(80) 및 제 4 레벨간 절연층(90)은 두 개 이상의 이산 절연층으로 독립적으로 구성될 수 있다. 도 1에 도시된 배선 레벨의 개수보다 많거나 적을 수 있다. 본 발명의 실시예에 따른 T-커넥션은 배선 레벨(25, 30, 35, 40) 중 임의의 하나 내에 형성될 수 있다. 본 발명의 실시예에 따른 T-커넥션은 집적 회로의 전송 라인 및/또는 도파관 내에 포함될 수도 있다.

도 2(a)는 집적 회로 칩의 전송 라인의 예시적인 단면도이다. 도 2(a)에서, 기판 절연층(100)에 최근접한 하부는 대머신 배선(105), 대머신 배선(115)을 포함하는 중간 절연층(110), 선택적인 대머신 배선(125)을 포함하는 선택적인 상부 절연층(120)을 포함한다. 배선(115)은 배선(105) 위에 적층되며, 배선(125)은 배선(115) 위에 적층된다. 배선(115)은 배선(105)으로부터 제 2 절연층(110)의 영역에 의해 분리된다. 배선(125)은 배선(115)으로부터 제 3 절연층(120)의 영역에 의해 분리된다. 전송 라인에서, 배선(115)은 신호를 전달하며 배선(105) 및 (125)(만약 존재하는 경우)은 차폐물이며 접지에 접속될 수 있다. 마이크로스트립 및 스트립 라인은 두 개의 형태의 전송 라인이 된다. 도 2(a)에서, 마이크로스트립(130)은 제 1 절연층(100) 및 제 2 절연층(110)과 배선(105, 110)으로 구성된다. 마이크로스트립에서, 제 3 절연층(120)이 존재할 수도 있지만 배선(125)은 존재하지 않는다. 도 2(a)에서, 스트립 라인(135)은 제 1 절연층(100), 제 2 절연층(110) 및 제 3 절연층(120)과 배선(105, 115, 125)으로 구성된다.

도 2(b)는 집적 회로 칩의 동일 평면 도파관의 예시적인 단면도이다. 도 2(b)에서, 중간 절연층(110)은 대머신 배선(140, 145, 150)을 포함한다. 배선(145)은 배선(140, 150)으로부터 제 2 절연층(110)의 영역에 의해 분리된다. 도파관(155)은 제 2 절연층(110)과 배선(140, 145, 150)으로 구성된다. 도파관에서, 배선(145)은 신호를 전달하고 배선(140, 150)은 차폐물이며 접지에 접속될 수 있다.

도 3은 종래 기술의 T-커넥션의 레이아웃 도면이다. 도 3에서, 폭 방향(w)은 길이 방향(l)에 대해 수직이다. 레이아웃 파라미터는 폭과 길이이다. T-접합부(200)는 (6 개의 측면과 그에 따른 6 개의 레이아웃 파라미터를 갖는) 비대칭 보디(205)와, (각각이 두 개의 레이아웃 파라미터를 갖는) 제 1 암(210), 제 2 암(215) 및 제 3 암(220)을 갖는다. 암(210, 215, 220)은 제각기 폭(W1, W2, W3)을 갖는다. 도 3의 예에서, W1＜W2＜W3이다. T-접합부(200)의 콤팩트 모델을 생성하는 것은 매우 복잡하고 시간 소모적인 것인데, 그 이유는 대칭성의 부족과 복잡한 보디(205)의 형상과 비동일한 암(210, 215, 220)의 폭 때문이다. 레이아웃 기생에 대한 설계 키트, 즉 저항(R), 인덕턴스(L) 및 캐패시턴스(C)는 T-접합부(200)와 같은 복잡한 T-접합부에 대한 콤팩트 모델을 포함하지 않으며 설계 특정 전자-자기(EM) 시뮬레이션은 콤팩트 기생 모델, 즉 저항(R), 인덕턴스(L) 및 캐패시턴스(C)가 형상, 길이 및 폭의 함수로서 제공되는 모델을 생성하도록 실행되어야 한다. T-접합부가 박막 절연층 및 간격이 좁고 협소한 배선을 갖는 고주파수 신호 전송 라인 및 도파관에 사용될 경우, 특히 캐패시턴스는 용량성 결합이 신호 결합 모드일 가능성이 매우 높기 때문에 모델링이 매우 중요하다. 고주파수 신호는 대략 30GHz와 대략 300GHz 사이에 있다.

도 4(a)는 단일 T-접합부의 레이아웃 도면이다. 도 4(a)에서, 대칭성 T-접합부(225)는 보디(245)와 접하는 암(230, 235, 240)을 포함한다. 암(230, 235, 240)은 모두 동일한 폭(W2)을 갖는다. T-접합부(225)는 암(235)(중간 암)과 보디(245)를 관통하는 축(250)에 대해 대칭이다. 동일한 폭의 암과 대칭성으로 인해, T-접합부(225)의 콤팩트 모델을 생성하는 것은 도 3의 종래 기술의 T-접합부(200)의 콤팩트 모델을 생성하는 것보다 훨씬 더 용이하다. 제 1 직각 벤드는 보디(245)와 암(235, 240)으로 구성된다. 제 2 직각 벤드는 보디(245)와 암(230, 235)으로 구성된다. 대칭성 T-접합부 내에는 두 개의 직각 벤드가 존재한다. 후술되는 바와 같이, 직각 벤드는 암(230, 235, 240)의 길이를 모델링하는데 사용된다.

도 4(b)는 두 개의 단일 스텝-접합부의 레이아웃 도면이다. 도 4(b)에서, 스텝-접합부(255)는 폭(W3)을 갖는 영역(260)과 폭(W2)을 갖는 인접 영역(265)으로 구성된다. 스텝-접합부(255)는 축(270)에 대해 대칭이다. 도 2(b)에서, 스텝-접합부(275)는 폭(W2)을 갖는 영역(280)과 폭(W1)을 갖는 인접 영역(285)으로 구성된다. 스텝-접합부(275)는 축(290)에 대해 비대칭이다.

도 3, 도 4(a) 및 도 4(b)의 예에서, W1＜W2＜W3이다. 본 발명의 실시예는 도 4(a)의 T-접합부(225)의 버전과 도 4(b)의 스텝-접합부(255, 275)의 버전을 결합하여 도 5에 도시되고 후술되는 스케일러블한 T-커넥션을 형성한다.

도 5는 본 발명의 실시예에 따른 예시적인 T-커넥션의 레이아웃 도면이다. 도 5에서, T-커넥션(300)은 길이 방향에서 축(310)에 대해 대칭인 스텝-접합부(305)와, T-접합부(315)와, 축(310)에 대해 대칭인 스텝-접합부(325)를 포함한다. 스텝-접합부(305)는 폭 방향으로 측정된 균일한 폭(W1)을 갖는 제 1 섹션부(330)와, 폭 방향으로 측정된 균일한 폭(W2)을 갖는 인접한 일체형의 제 2 섹션부(335)로 구성된다. 스텝-접합부(325)는 폭 방향으로 측정된 균일한 폭(W3)을 갖는 제 1 섹션부(335)와, 폭 방향으로 측정된 균일한 폭(W2)을 갖는 인접한 일체형의 제 2 섹션부(340)로 구성된다. T-접합부는 폭 방향으로 측정된 균일한 폭(W2)을 갖는 일체형의 암(345, 350)과, 폭 방향으로 측정된 균일한 폭(W2)을 갖는 일체형의 암(355)과, W2×W2 치수의 정방형 보디(360)를 포함한다. T-접합부(315)의 제 1 암(345)과 제 3 암(350)은 길이 방향으로 측정된 동일한 길이(L1)를 갖는다. T-접합부(315)의 제 2 암(355)은 폭 방향으로 측정된 길이(L1)를 갖는다. 길이(L1)는 T-커넥션(300)에 의해 점유되는 레이아웃 면적을 최소화하기 위해 가능한 작게 유지되어야 한다. 따라서, T-접합부(315)는 세 개의 동일한 길이 및 폭의 암을 갖는다. T-접합부(315)의 암(345)은 스텝-접합부(305)의 섹션부(335)와 평탄하게 접하게 된다. T-접합부(315)의 암(350)은 스텝-접합부(325)의 섹션부(340)와 평탄하게 접하게 된다. 회로 레이아웃에서, 제각기 폭(W1, W2, W3)을 갖는 배선(365, 370, 375)은 스텝-접합부(305)의 영역(330), T-접합부(315)의 영역(355) 및 스텝-접합부(325)의 영역(325)에 대해 제각기 평탄하게 접하도록 배치된다.

포토마스크가 생성되는 방법과 마스크 제조 공정 변동에 대해 레이아웃을 보상하는 방법에 따라, 섹션부(335) 및 암(345)은 약간 중첩하며, 암(350)과 섹션부(340)는 약간 중첩하며, 배선(365)과 섹션부(330)는 약간 중첩하며 배선(370)과 암(355)은 약간 중첩하며 그리고 배선(375)과 섹션부(335)는 약간 중첩한다. 따라서, 평탄하게 접하는 것의 정의는 (레이아웃 도면에서 두 개의 나란한 라인들일 수 있는) 중첩 측면들의 영역들이 중첩하는 "평탄한 중첩"을 포함하는 것으로 해석된다. 포토마스크 상에서, 배선(365, 370, 375), T-접합부(315) 및 스텝-접합부(305, 325)는 단일의 일체형 마스크 형상을 포함할 것이다. 집적 회로 상에서, 배선(365, 370, 375), T-접합부(315) 및 스텝-접합부(305, 325)는 단일의 일체형 도전성 요소를 포함하여 "개개"의 배선(365, 370, 375)의 상부 표면, T-접합부(315)의 상부 표면 및 스텝-접합부(305, 325)의 상부 표면은 동일 평면 상에 존재할 것이다.

전류 흐름에 대해 수직으로 측정되는 스텝-접합부의 섹션부의 배선의 치수와 T-접합부의 암의 배선의 치수는 약속에 의거 폭으로 지칭된다. 전류 흐름에 대해 나란하게 측정되는 스텝-접합부의 섹션부의 배선의 치수와 T-접합부의 암의 배선의 치수는 약속에 의거 길이로 지칭된다. 도 5의 예에서, 전류 흐름은 축(310, 320)(보디(305) 내에서는 제외)에 대해 나란한 방향이다. 두 개의 스텝-접합부가 도 5에 도시되며, W1＜W2을 갖는 스텝-접합부(305)와, W3＞W2을 갖는 스텝-접합부(325)는 요건 W1＜W2 및 W3＞W2을 충족하는 임의의 개수의 스텝-접합부를 나타낸다. 가령, W2=0.4㎛이면, W1=0.1㎛를 갖는 스텝-접합부와 W1=0.2㎛를 갖는 제 2 스텝-접합부와 W1=0.3㎛를 갖는 제 3 스텝-접합부와 W3=0.8㎛를 갖는 제 4 스텝-접합부와 W3=0.6㎛를 갖는 제 5 스텝-접합부와 W3=0.5㎛를 갖는 제 6 스텝-접합부가 존재할 수 있다. 정합하는 T-접합부는 폭 W2를 갖는 암을 가질 수 있다.

도 5의 예는 W1＜W2＜W3인 두 개의 스텝-접합부를 갖는 W1, W2 및 W3의 이용가능한 제 1 조합을 도시한다. 두 개의 스텝-접합부를 갖는 W1, W2 및 W3의 이용가능한 제 2 조합은 W1=W3 및 W3＞W2이다. 두 개의 스텝-접합부를 갖는 W1, W2 및 W3의 이용가능한 제 3 조합은 W1=W3 및 W1＜W2이다. 두 개의 스텝-접합부를 갖는 W1, W2 및 W3의 이용가능한 제 4 조합은 W1≠W3, W1＞W2 및 W3＞W2이다. 두 개의 스텝-접합부를 갖는 W1, W2 및 W3의 이용가능한 제 5 조합은 W1≠W3, W1＜W2 및 W3＜W2이다. W1, W2 및 W3의 이용가능한 제 6 조합은 W1=W2=W3이다.

본 발명의 실시예에 따른 T-커넥션은 오직 하나의 스텝-접합부만이 존재하는 조합을 포함한다. 제 1 예에서, 스텝-접합부(325)는 존재하지 않으며, W1＜W2인 경우 W3은 존재하지 않는다. 제 2 예에서, 스텝-접합부(305)는 존재하지 않으며, W3＞W2인 경우 W1은 존재하지 않는다.

T-접합부(315)와 스텝-접합부(305, 325)에 대한 콤팩트 모델은 필드 솔버를 사용하고 후술되는 결과를 곡선에 맞춤으로써 생성될 수 있다. 따라서, 본 발명의 실시예에 따른 스케일러블한 T-커넥션 콤팩트 모델은 오직 하나의 가변 파라미터인 폭(W2)과 하나의 상수 파라미터인 길이(L1)를 갖는 T-접합부와 두 개의 가변 파라미터인 폭(W1/W2 또는 W2/W3)과 하나의 상수 파라미터인 스텝-접합부의 섹션부의 길이를 갖는 스텝-접합부의 콤팩트 모델의 조합이다. 단일의 스텝-접합부 모델은 복수의 스텝-접합부를 위해 사용될 수 있다. T-접합부(315)는 스케일러블한데, 그 이유는 T-접합부를 관통하는 전류 흐름 동작은 길이 L1 및 폭 W2의 값에 비교적 영향을 받지 않지만, 도 3의 종래 기술의 T-접합부(200)를 관통하는 전류 흐름은 보디(205)의 조그(jogs)에 의해 크게 영향을 받는다.

도 6은 본 발명의 실시예에 따른 스케일러블한 T-접합부의 파라미터화된 셀을 포함하는 예시적인 회로의 개략적인 도면이다. 도 6에서, 회로(400)는 (가령, 도 5의 T-커넥션의) PCell(405), 제 1 전송 라인(410), 제 2 전송 라인(415) 및 제 3 전송 라인(420)을 포함한다. PCell(405)은 T-접합부(425), 제 1 스텝-접합부(430) 및 제 2 스텝-접합부(435)를 포함한다. 제 1 스텝-접합부(430)는 T-접합부(425)의 제 1 암에 접속되고 제 2 스텝-접합부(435)는 T-접합부(425)의 제 2 암에 접속된다. 제 1 전송 라인(410)은 제 1 스텝-접합부(430)에 접속되고, 제 2 전송 라인(415)은 T-접합부(425)의 제 3 암에 접속되고, 그리고 제 3 전송 라인(420)은 제 2 스텝-접합부(435)에 접속된다. 도 5의 예에 연속하여, 제 1 전송 라인(410)은 도 5의 배선(365)에 대응하며, 전송 라인(415)은 도 5의 배선(370)에 대응하며, 그리고 전송 라인(420)은 도 5의 배선(375)에 대응한다. T-접합부(425), 스텝-접합부(430, 435) 및 전송 라인(410, 415, 420)은 괄호 내에 명칭과 파라미터로 레이블되고 모난 괄호 내에 배선 레벨로 레이블된다. 전송 라인(410)은 "T1"으로 레이블되고, 그 파라미터는 폭 W1이며 그 배선 레벨은 M2(제 2 배선 레벨)이다. 전송 라인(415)은 "T2"로 레이블되고 그 파라미터는 폭 W2이며, 그 배선 레벨은 M2이다. 전송 라인(420)은 "T3"으로 레이블되고, 그 파라미터는 폭 W3이며, 그 배선 레벨은 M2이다. T-접합부(425)는 "TJ"로 레이블되고, 그 파라미터는 폭 W2 및 길이 L1이며 그 배선 레벨은 M2이다. 스텝-접합부(430)는 "SJ1"로 레이블되고, 그 파라미터는 폭 W1 및 W2와 길이 L1이며 그 배선 레벨은 M2이다. 스텝-접합부(435)는 "SJ2"로 레이블되고, 그 파라미터는 폭 W2 및 W3과 길이 L1이며 그 배선 레벨은 M2이다.

PCell(405)은 후술되는 바와 같이 본 발명의 실시예에 따른 콤팩트 기생 모델에 의해 지지된다. 일 예에서, 콤팩트 모델은 필드 솔버 및 곡선 맞춤 방법(curve-fitting method)을 사용하여 생성된다.

도 7은 T-접합부의 기생 RLC 회로 모델이다. 도 6의 PCell(405)의 T-접합부(425)의 기생 요소는 회로(440)에 의해 표현되며, 여기서 인덕터 L1 및 저항 R1은 제 1 암을 나타내며, 인덕터 L2 및 저항 R2는 제 2 암을 나타내며, 인덕터 L3 및 저항 R3은 제 3 암을 나타내며, 그리고 캐패시터 C1은 T-접합부(425)의 캐패시턴스를 나타낸다.

도 8은 스텝-접합부의 기생 RLC 회로 모델이다. 도 6의 PCell(405)의 스텝-접합부(410)의 기생 요소는 회로(445)에 의해 표현되며, 여기서 인덕터 L4 및 저항 R4는 W1 폭의 섹션부를 나타내며, 인덕터 L5 및 저항 R5는 W2 폭의 섹션부를 나타내며, 그리고 캐패시터 C2는 스텝-접합부(410)의 캐패시턴스를 나타낸다. 도 6의 PCell(405)의 제 2 스텝-접합부(435)의 회로 모델은 회로(445)와 유사하다.

도 9는 본 발명의 실시예에 따른 스케일러블한 T-접합부에 대한 콤팩트 모델을 생성하는 방법의 흐름도이다. 단계 500 내지 525는 레벨 특정 콤팩트 모델을 생성하기 위해 집적 회로의 각각의 배선 레벨에 대해 반복된다. 단계 500에서, 스케일러블한 T-접합부의 암의 길이의 최소값, 가령, 도 5의 T-접합부(315)의 암(345, 350, 355)의 길이의 최소값이 결정된다. 최소값의 암 길이의 결정은 도 10(a), 도 10(b) 및 도 10(c)에 도시되고 후술된다. 본 방법은 다음에 단계 505 및 510으로 분기하거나 단계 515 및 520으로 분기한다.

단계 505에서, T-접합부의 RLC 모델(가령, 도 7의 회로(440))에 대한 저항 R, 인덕턴스 L 및 캐패시턴스 C의 값의 세트를 계산하기 위해 전자기 필드 솔버가 사용된다. 전자기 필드 솔버는 i=1 내지 n에 대해 Wi의 값에 대응하는 저항 Ri, 캐패시턴스 Ci 및 인덕턴스 Li의 값을 단계 500에서 결정된 상수의 암 길이 L1를 사용하여 계산한다. Wi의 값은 W1에서 Wn으로 증가하며 전류 배선 레벨에 대한 적어도 최소의 배선 폭으로부터 전류 배선 레벨에 대한 최대의 배선 폭으로의 범위까지 걸쳐야만 한다. 효과적인 것은 n은 비교적 많은 개수(가령, 대략 100 이상)일 수 있다는 것이다. 단계 510에서, 단계 515에서 획득된 데이터는 콤팩트 모델을 생성하는데 사용될 수 있다(도 11(a), 도 11(b) 및 도 11(c)와 후술의 상세한 설명 참조).

R=f(Warm), C=f(Warm), L=f(Warm) (1)

여기서, R은 저항값이며, C는 캐패시턴스이며, L은 인덕턴스이며, Warm은 T-접합부의 암의 폭(도 5의 W2)이다.

단계 515에서, 스텝-접합부의 RLC 모델(가령, 도 8의 회로(445))에 대한 저항 R, 인덕턴스 L 및 캐패시턴스 C의 값의 세트를 계산하기 위해 전자기 필드 솔버가 사용된다. 이는, 스텝-접합부의 각각의 섹션부에 대한 고정 길이를 사용하고 그리고 i=1 내지 n에 대해 필드 솔버를 사용하여 저항 Ri, 캐패시턴스 Ci 및 인덕턴스 Li의 대응 값을 결정하기 위해 조합하여 취해지는 WAi 및 WBi의 값을 사용하여 달성된다. WAi는 스텝-접합부와 접하는 계단 접합부의 섹션부의 폭이며, WBi는 T-접합부로부터 이격된 스텝-접합부의 섹션부의 폭이다. 도 5의 예에서, WAi는 W2이며, WBi는 W2이거나 또는 WAi는 W2이고 WBi는 W3이다. WAi 및 WBi의 값은 W1에서 Wn으로 증가하며 전류 배선 레벨에 대한 적어도 최소의 배선 폭으로부터 전류 배선 레벨에 대한 최대의 배선 폭으로의 범위까지 걸쳐야만 한다. 효과적인 것은 n은 비교적 많은 개수(가령, 대략 100 이상)일 수 있다는 것이다. 단계 520에서, 단계 515에서 획득된 데이터는 콤팩트 모델을 생성하는데 사용될 수 있다(도 11(a), 도 11(b) 및 도 11(c)와 후술의 상세한 설명 참조). 도 515에서, 단계 510에서 획득된 시뮬레이션 데이터는 콤팩트 모델을 생성하는데 사용될 수 있다. 여기서,

R=f(WA, WB), C=f(WA, WB), L=f(WA, WB) (2)

여기서, R은 저항값이며, C는 캐패시턴스이며, L은 인덕턴스이며, WA는 T-접합부로부터 이격된 스텝-접합부의 암 폭(도 5의 W2)이며, WB는 T-접합부로부터 이격된 스텝-접합부의 암의 폭(도 5의 W1 또는 W3)이다.

동작 단계 525에서, PCell 콤팩트 모델은 T-접합부 콤팩트 모델 방정식 세트(1)와 스텝-접합부 콤팩트 모델 방정식 세트(2)의 조합에 의해 생성될 수 있다.

도 10(a)는 도 5의 T-접합부의 최소 암 길이를 결정하는데 사용되는 직각 벤드의 레이아웃 도면이다. 도 10(a)에서, 직각 벤드(545)는 일체형 정방형 보디(560)로부터 서로에 대해 수직으로 연장되는 암(550, 555)으로 구성된다. 암(550, 555)은 폭 Wmax와 길이 Larm을 갖는다. 보디(560)는 폭 Wmax×길이 Wmax이다. Wmax는 소정의 배선 레벨에 대한 기본 원칙에 의해 허용되는 배선의 최대 폭이다. 길이 Larm은 가변적이다.

도 10(b)는 도 10(a)의 직각 벤드(545)의 기생 인덕턴스 회로 모델이다. 도 10(a)의 직각 벤드(545)의 기생 요소들은 회로(565)에 의해 표현되며, 여기서 인덕터 Larm은 도 10(a)의 직각 벤드(545)의 암(555, 550)을 나타내며 인덕터 Lcorner는 도 10(a)의 직각 벤드(545)의 보디(560)를 나타낸다.

도 10(c)는 도 10(a)의 직각 벤드(545)의 인덕턴스 대 암 길이의 도면이다. 도 10(c)에서, 도 10(a)의 직각 벤드(545)의 인덕턴스는 암 길이 Larm에 대해 도시된다. 도 10(b)의 기생 회로 모델(565)의 인덕턴스에 대한 값을 생성하기 위해 전자기 필드 솔버가 사용된다. 이는 Wmax를 사용하여 달성되며 길이 Li의 값은 필드 솔버를 사용하여, i=1 내지 n에 대해 길이 Larm=길이 Li에 대한 대응하는 인덕턴스의 값을 결정한다. 길이 Li의 값은 길이 L1에서 Ln으로 증가한다. 도 10(c)에서, 인덕턴스 대 길이의 곡선은 비선형 영역과 선형 영역을 갖는다. 비선형 영역에서 선형 영역으로의 천이에 대응하는 길이의 값은 길이 Lmin이다. Lmin은 도 5의 T-커넥션(300)의 T-접합부(315)의 암(345, 350, 355)의 암 길이 L1이다.

도 11(a)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 저항의 도면이며, 도 11(b)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 캐패시턴의 도면이며, 도 11(c)는 도 9의 단계 505에서 필드 솔버로부터 T-접합부의 암 폭에 대한 인덕턴스의 도면이다. Wmed의 암 폭은 도 5의 T-커넥션(300)의 T-접합부(315)의 암(345, 350, 355)의 암 폭 W2이다. 도 11(a), 11(b) 및 11(c)의 곡선 맞춤 방정식은 본 발명의 실시예에 따른 대칭성 T-접합부의 필수 콤팩트 모델이다.

도 12(a)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 저항의 도면이며, 도 12(b)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 캐패시턴스의 도면이며, 도 12(c)는 도 9의 단계 520에서 필드 솔버로부터 스텝-접합부의 두 개의 섹션부의 두 개의 폭에 대한 인덕턴스의 도면이다. WA의 값은 스텝-접합부가 접속되는 T-접합부의 암 폭에 기반하여 선택된다. WB의 값은 스텝-접합부가 접속되는 배선의 폭에 기반하여 선택된다. 이들은 도 5의 PCell(300)의 스텝-접합부(305)의 W2/W1과 스텝-접합부(325)의 W2/W3이다. WA 및 WB가 제공되면, 저항 R, 캐패시턴스 C 및 인덕턴스 L이 결정될 수 있다. 도 12(a), 12(b) 및 12(c)의 곡선 맞춤 방정식은 본 발명의 실시예에 따른 스텝-접합부의 필수 콤팩트 모델이다.

도 13은 본 발명의 실시예에 따른 스케일러블한 T-접합부를 사용하는 설계 흐름도이다. 단계 570에서, 집적 회로의 배선 레벨이 선택되고 T-커넥션 지점이 식별된다. 배선 레벨은 모든 배선 라우트(route)를 포함한다. 단계 575에서, 각각의 T-커넥션 지점에 대해, 세 개의 배선의 폭이 결정되고 스케일러블한 PCell이 스케일링되어 접속 및 배치될 배선의 배선폭과 정합된다. 일 예에서, T-접합부의 암들의 폭은 T-커넥션에 의해 접속될 세 개의 배선의 중간 배선폭의 폭과 동일하도록 스케일링된다. 도 11(a), 도 11(b) 및 도 11(c)의 암의 폭 Wmed 또는 도 5의 폭 W2는 (허용되는 최대 및 최소 배선폭과 허용가능한 복수의 최소 배선폭 사이의) 허용가능한 배선폭과, 접속중인 세 개의 배선들 중의 하나의 폭이어야 한다. 단계 580에서, 각각의 배치된 PCell에 대해, 저항 R, 캐패시턴스 C 및 인덕턴스 L의 값은 후술되는 콤팩트 모델을 사용하여 결정된다. 단계 585에서, 콤팩트 모델의 결과는 선택적으로 출력되거나 디스플레이될 수 있다. 단계 590에서, 설계 룰 체크(DRC)가 기술 라이브러리(595) 내의 룰(또는 수행되는 다른 성능 분석 룰)에 기반하여 실행된다. 설계 룰 체킹은 집적 회로 제조 이전에 수행되어, 배치 및 라우팅된 회로 설계에서 타킷 기술 프로세스의 룰이 위반되지 않도록 보장한다. 그러한 DRC의 예는 단락, 간격 위반, 허용불능 기생 결합 및 로직 셀들 간의 다른 설계 룰 문제점에 대한 체크이다. DRC를 수행하는 소프트웨어 툴에 대한 예는 캘리포니아주 산호세의 카덴스 디자인 시스템스사의 Dracula이다.

설계 공정의 목표는 집적 회로의 하나 이상의 배선 레벨들의 배선들 간의 T-커넥션을 갖는 집적 회로 설계 레이아웃을 출력하는 것이다. 단계 590 이후의 다른 단계는 완성된 배선 레벨 설계 레이아웃을 생성하는 단계와, 배선 레벨 설계 레이아웃으로부터 마스크 데이터세트를 생성하는 단계와, 포토마스크 데이터 세트로부터 포토마스크를 제조하는 단계와, 포토마스크를 사용하여 집적 회로 칩을 제조하는 단계를 포함한다.

따라서, 본 발명의 실시예는 보다 용이하게 모델링되는 T-접합부, 스케일러블한 T-접합부 라이브러리 요소 및 전술한 종래 기술에서의 결함 및 제한사항을 경감시키는 T-접합부를 설계하는 방법을 제공한다.

일반적으로, 본 명세서에서 스케일러블한 T-접합부에 대한 콤팩트 모델을 생성하는 방법과 스케일러블한 T-접합부를 사용하는 설계 방법과 관련하여 기술되는 방법은 범용 컴퓨터를 사용하여 실행되며, 도 9 및 도 13의 흐름도에서 기술되는 방법은 범용 컴퓨터에 의해 사용되는 제거가능한 매체 또는 하드 매체 상의 인스트럭션 세트로서 코드화될 수 있다.

도 14는 범용 컴퓨터의 개략적인 블럭도이다. 도 14에서, 컴퓨터 시스템(600)은 적어도 하나의 마이크로프로세서 또는 중앙 처리 장치(CPU)(605)를 갖는다. CPU(605)는 시스템 버스(610)를 통해, RAM(615), ROM(620), 제거가능한 데이터 및/또는 프로그램 저장 장치(630)와 대용량 데이터 및/또는 프로그램 저장 장치(635)를 접속하는 입/출력 어댑터(625), 키보드(645)와 마우스(650)를 접속하는 사용자 인터페이스 어댑터(640), 데이터 포트(660)를 접속하기 위한 포트 어댑터(665), 및 디스플레이 장치(670)를 접속하기 위한 디스플레이 어댑터(665)를 상호 접속한다.

ROM(620)은 컴퓨터 시스템(600)에 대한 기본적인 운영 시스템을 포함한다. 운영 시스템은 대안으로서 RAM(615)에 상주할 수도 있거나 본 기술분야에서 알려진 다른 곳에 상주할 수도 있다. 제거가능한 데이터 및/또는 프로그램 저장 장치(630)의 예는 플로피 드라이브 및 테이프 드라이브와 같은 자기 매체와, CD ROM 드라이브와 같은 광 매체를 포함한다. 대용량 데이터 및/또는 프로그램 저장 장치(635)의 예는 전자 장치, 자기 장치, 광학 장치, 전자기 장치, 적외선 장치 및 반도체 장치를 포함한다. 컴퓨터 판독가능한 매체는 반도체 또는 고체 상태 메모리, 자기 테이프, 제거가능한 컴퓨터 디스켓, RAM, ROM, 자기 디스크 및 광학 디스크를 포함한다. 광학 디스크의 현재의 예는 CD-ROM, CD-R/W 및 DVD를 포함한다. 키보드(645) 및 마우스(650)에 부가하여, 다른 사용자 입력 장치, 가령 트랙볼, 라이팅 태블릿, 가압 패드, 마이크로폰, 라이트 펜 및 위치 감지 스크린 디스플레이는 사용자 인터페이스(640)에 접속될 수 있다. 디스플레이 장치의 예는 CRT 및 LCD를 포함한다.

적절한 애플리케이션 인터페이스를 갖는 컴퓨터 프로그램은 당업자에 의해 생성될 수 있으며 본 발명의 실시를 간이화하도록 시스템 또는 데이터 및/또는 프로그램 저장 장치 상에 저장될 수도 있다. 동작시, 본 발명을 실행하기 위해 생성되는 컴퓨터 프로그램 또는 이를 위한 정보는 적당한 제거가능한 데이터 및/또는 프로그램 저장 장치(630) 상에 로딩되거나, 데이터 포트(660)를 통해 공급되거나 또는 키보드(645)를 사용하여 타이핑된다.

따라서, 본 발명의 실시예는 스케일러블한 T-접합부에 대한 콤팩트 모델을 생성하는 방법과 스케일러블한 T-접합부를 사용하는 설계 방법을 제공한다.

본 발명의 실시예의 설명은 본 발명의 이해를 위해 제공된다. 본 발명은 본 명세서에 기술된 특정 실시예에 국한되는 것이 아니고 본 발명의 영역 내에서 다양한 변형, 재배열 및 대체를 수행할 수 있다는 것이 당업자에게는 자명하다는 사실을 이해해야 한다. 따라서, 첨부되는 청구범위는 본 발명의 진정한 사상 및 범주 내의 모든 변형 및 변경을 포함하는 것으로 해석된다.

10; 반도체 기판 20; 컨택트 레벨
50; 컨택트 절연층 55; 단일-대머신 배선
65; 이중-대머신 배선

Claims (10)

1. T-커넥션으로서,
   보디와, 상기 보디의 상호 수직하는 측면으로부터 돌출하는 일체형의 제 1 암, 제 2 암 및 제 3 암을 포함하는 전기 도전성 T-접합부―상기 세 개의 일체형 암의 각각의 암은 상기 보디와 접하는 동일한 제 1 폭과 상기 보디로부터 떨어져 연장되는 동일한 길이를 가짐―와,
   상기 제 1 폭을 갖는 제 1 섹션부와, 제 2 폭을 가지며 제 1 섹션부와 접하는 일체형의 제 2 섹션부를 포함하는 전기 도전성 스텝-접합부―상기 제 2 폭은 상기 제 1 폭과는 상이하며, 상기 제 1 섹션부는 상기 T-접합부의 상기 제 1 암과 일체형으로 평탄하게 접하고 있음―를 포함하며,
   상기 T-접합부의 상부 표면과 상기 스텝-접합부의 상부 표면은 동일 평면 상에 존재하는
   T-커넥션.
   
2. 제 1 항에 있어서,
   상기 제 1 폭을 갖는 제 3 섹션부와, 제 3 폭을 가지며 제 3 섹션부와 접하는 일체형의 제 4 섹션부를 포함하는 추가의 전기 도전성 스텝-접합부―상기 제 3 폭은 상기 제 1 폭 및 상기 제 2 폭과는 상이하며, 상기 제 1 섹션부는 상기 T-접합부의 상기 제 2 암과 일체형으로 평탄하게 접하고 있음―를 더 포함하며,
   상기 추가의 스텝-접합부의 상부 표면은 상기 T-접합부와 상기 스텝-접합부의 상부 표면들과 동일 평면에 존재하는
   T-커넥션.
   
3. 제 2 항에 있어서,
   상기 T-접합부, 상기 스텝-접합부 및 상기 추가의 스텝-접합부는 집적 회로 칩의 배선 레벨 내에 포함되며,
   상기 T-접합부의 상기 제 3 암은 상기 제 1 배선과 전기적으로 접속되고 평탄하게 접하며,
   상기 스텝-접합부의 상기 제 2 섹션부는 상기 제 2 배선과 전기적으로 접속되고 평탄하게 접하며,
   상기 추가의 스텝-접합부의 상기 제 2 섹션부는 상기 제 3 배선과 전기적으로 접속되고 평탄하게 접하며,
   상기 제 1 배선, 상기 제 2 배선 및 상기 제 3 배선은 상기 T-커넥션과 일체형인
   T-커넥션.
   
   
4. T-커넥션의 모델링 방법으로서,
   제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성된 T-커넥션의 레이아웃을 입력하는 단계―상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와,
   프로세서 상에서 실행되는 상기 T-접합부의 제 1 콤팩트 모델을 사용하여, 상기 제 1 길이 및 상기 제 1 폭에 기반한 상기 T-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와,
   상기 프로세서 상에서 실행되는 하나 또는 두 개의 스텝-접합부의 제 2 콤팩트 모델을 사용하여, 상기 제 1 폭 및 상기 제 2 폭들에 기반한 상기 스텝-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와,
   상기 제 1 콤팩트 모델 및 상기 제 2 콤팩트 모델의 결과를 출력하거나 상기 제 1 콤팩트 모델 및 상기 제 2 콤팩트 모델의 결과를 성능 분석 프로그램에 입력하는 단계를 포함하는
   T-커넥션의 모델링 방법.
   
5. 제 4 항에 있어서,
   상기 제 1 길이는,
   상기 프로세서 상에서 실행되며 코너 벤드(corner-bend)의 RLC 모델 상에서 동작하는 전자기 필드 솔버를 사용하여, 최대 배선폭 및 벤드 암 길이에 기반하여 인덕턴스 대 길이의 함수를 계산하는 단계와, 상기 함수의 비선형 영역으로부터 선형 영역으로의 천이를 표시하는 길이를 상기 제 1 길이로서 선택하는 단계에 의해 결정되는
   T-커넥션의 모델링 방법.
   
6. 집적 회로를 설계하는 방법으로서,
   (a) 집적 회로의 배선 층을 선택하는 단계와,
   (b) 컴퓨터의 프로세서를 사용하여, T-커넥션 PCell을 사용하여 접속하기 위한 세 개의 배선의 세트를 선택하는 단계―상기 세 개의 배선 중 적어도 두 개는 상이한 폭을 가지며, 상기 T-커넥션 PCell은 제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성되며, 상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와,
   (c) 상기 프로세서를 사용하여, 상기 제 1 폭이 상기 세 개의 배선 중 제 1 배선의 폭이 되도록 선택하고, 상기 제 2 폭들이 상기 세 개의 배선 중 제 2 배선 및 제 3 배선의 폭과 각기 동일하도록 선택하는 단계와,
   (d) 상기 프로세서를 사용하여, 배선 레벨의 레이아웃 상에 상기 T-커넥션 PCell을 배치하여 상기 세 개의 배선을 상호 접속하는 단계와,
   (e) 상기 레이아웃을 출력하는 단계를 포함하는
   집적 회로 설계 방법.
   
7. 제 6 항에 있어서,
   상기 프로세서 상에서 실행되는 상기 T-접합부의 제 1 콤팩트 모델을 사용하여, 상기 제 1 길이 및 상기 제 1 폭에 기반한 T-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와,
   상기 프로세서 상에서 실행되는 하나 또는 두 개의 스텝-접합부의 제 2 콤팩트 모델을 사용하여, 상기 제 1 폭 및 상기 제 2 폭에 기반한 상기 스텝-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계를 더 포함하는
   집적 회로 설계 방법.
   
8. 프로세서, 상기 프로세서에 연결된 어드레스/데이터 버스 및 상기 프로세서와 통신하도록 연결된 컴퓨터 판독가능한 메모리 장치를 포함하는 컴퓨터 시스템으로서,
   상기 메모리 장치는 상기 프로세서에 의해 실행되는 경우 집적 회로를 설계하는 방법을 구현하는 인스트럭션을 포함하며,
   상기 방법은
   (a) 집적 회로의 배선 층을 선택하는 단계와,
   (b) 컴퓨터의 프로세서를 사용하여, T-커넥션 PCell을 사용하여 접속하기 위한 세 개의 배선의 세트를 선택하는 단계―상기 세 개의 배선 중 적어도 두 개의 배선은 상이한 폭을 가지며, 상기 T-커넥션 PCell은 제 1 폭과 제 1 길이의 암(arm)을 갖는 T-접합부와, 제 1 폭의 제 1 섹션부들 및 제 2 폭들의 제 2 섹션부들을 각기 갖는 하나 또는 두 개의 스텝-접합부로 구성되며, 상기 제 2 폭들은 서로 상이하며 그리고 상기 제 1 폭과도 상이함―와,
   (c) 상기 제 1 폭이 상기 세 개의 배선 중 제 1 배선의 폭이 되도록 선택하고, 상기 제 2 폭들이 상기 세 개의 배선 중 제 2 배선 및 제 3 배선의 폭과 각기 동일하도록 선택하는 단계와,
   (d) 배선 레벨의 레이아웃 상에 상기 T-커넥션 PCell을 배치하여 상기 세 개의 배선을 상호 접속하는 단계와,
   (e) 상기 레이아웃을 출력하는 단계를 포함하는
   컴퓨터 시스템.
   
9. 제 8 항에 있어서,
   두 개의 스텝-접합부가 존재할 때, 상기 제 1 폭은 상기 하나 또는 두 개의 스텝-접합부의 제 1 계단 접합부의 제 2 섹션부의 폭보다 더 크며, 상기 하나 또는 두 개의 스텝-접합부의 제 2 스텝-접합부의 제 2 섹션부의 폭보다 더 작은
   컴퓨터 시스템.
   
10. 제 8 항에 있어서,
    상기 방법은,
    상기 프로세서 상에서 실행되는 상기 T-접합부의 제 1 콤팩트 모델을 사용하여, 상기 제 1 길이 및 상기 제 1 폭에 기반한 T-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계와,
    상기 프로세서 상에서 실행되는 하나 또는 두 개의 스텝-접합부의 제 2 콤팩트 모델을 사용하여, 상기 제 1 폭 및 상기 제 2 폭에 기반한 상기 스텝-접합부의 기생 저항, 기생 인덕턴스 및 기생 캐패시턴스 중의 하나 이상을 계산하는 단계를 더 포함하는
    컴퓨터 시스템.

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