JP2001250890A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 半導体チップ等が封止される半導体装置にお
いて、コストを低く抑えつつ、半導体チップ、その他の
部品及び配線パターンの集積度を向上させ、小型化を実
現する。 【解決手段】 ヒートシンク３ａ、３ｂにリードフレー
ムを電気的に接続し、ヒートシンク３ａ、３ｂの上面に
半導体チップ４ａ、４ｂを電気的に接続して配置し、半
導体チップ４ａ、４ｂの上面にリードフレームを電気的
に接続し、それらをベースフィルムの上面に配置して封
止樹脂６で封止し、封止樹脂６の上面を研磨することに
よって、リードフレームを分離させつつ、その分離断面
を研磨面に露出させ、研磨面に露出したリードフレーム
５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃの分
離断面に電気的に接続した導体パターン７を研磨面に形
成し、形成した導体パターン７の上面に電子部品８ａ、
８ｂ、外部端子９を実装し、その外部を外側封止樹脂１
０で封止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップが樹
脂で封止される半導体装置及び半導体装置の製造方法に
関し、特に複数の電子部品によってモジュール構成され
た半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、例えば、パワートランジスタアレ
イや駆動用ＩＣ等を内蔵した電力用半導体装置のよう
に、複数の半導体チップ及びその他の電子部品を組み合
わせて１パッケージ化し、その中に一定の機能を取り込
んだ半導体装置の普及が進んでいる。このような半導体
装置には、一定の機能を実現するために必要な半導体チ
ップ、受動部品、ＩＣ、接続配線等が予め取り込まれて
おり、これを利用するインバータ等のセットメーカは、
半導体チップ周辺の回路設計に時間を費やすことなく、
半導体装置が有する機能をそのまま利用することが可能
となる。
【０００３】このような半導体装置の構成形態として
は、半導体チップごとに分割された金属フレームに半導
体チップを搭載し、金線或いはアルミ線によるボンディ
ングによって各接続を行い、それをトランスファ成形に
よって樹脂封止したものがあげられる。また、別の形態
としては、受動部品、ＩＣ等を搭載したセラミック配線
基板を金属フレームに配置し、アルミ線等によるボンデ
ィングによって、そのセラミック配線基板の部分と金属
フレーム上の半導体チップとを接続し、それをトランス
ファ成形によって樹脂封止したものがあげられる。さら
に、別の形態としては、ＭＯＳＦＥＴ、ＩＧＢＴ等のパ
ワートランジスタを複数搭載したセラミック基板或いは
金属絶縁基板からなる回路基板、駆動ＩＣ、及び受動部
品等を搭載したプリント基板からなる制御回路基板をケ
ースに収納したものがあげられる。
【０００４】
【発明が解決しようとする課題】しかし、従来の半導体
装置は、半導体チップ及びその他の部品が平面的に配置
されて構成されるため、半導体チップ等や配線パターン
の占有面積が大きくなり、半導体装置の小型化が図れな
いという問題点がある。
【０００５】また、誘電率の高いセラミック基板を用い
て電気長を短縮し、配線パターンの占有面積を縮小する
ことによって、半導体装置を小型化する場合、セラミッ
ク基板のコストが高くついてしまうという問題点があ
る。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、コストを低く抑えつつ、回路配置や構造配置
の自由度を高めるとともに、半導体チップ、その他の部
品及び配線パターンの集積度を向上させて小型化を実現
する半導体装置を提供することを目的とする。
【０００７】また、本発明の他の目的は、コストを低く
抑えつつ、回路配置や構造配置の自由度を高めるととも
に、半導体チップ、その他の部品及び配線パターンの集
積度を向上させて小型化を実現する半導体装置の製造方
法を提供することである。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、半導体チップが樹脂で封止される半導体
装置において、導電性を有するヒートシンクと、前記ヒ
ートシンクの上面に配置され、前記ヒートシンクの上面
に電気的に接続される半導体チップと、導電性を有し、
前記半導体チップの上面の電極及び前記ヒートシンクに
電気的にそれぞれ接続されるリードフレームと、前記ヒ
ートシンク、前記半導体チップ及びリードフレームを封
止する封止樹脂と、前記封止樹脂の上面を所定量研磨し
て形成された研磨面に構成され、前記リードフレームの
露出端と電気的に接続される導体パターンとを有するこ
とを特徴とする半導体装置が提供される。
【０００９】ここで、ヒートシンクは、半導体チップの
放熱を行うとともに、半導体チップの底面側との電気的
な接続を行い、半導体チップはヒートシンクの上面に配
置され、リードフレームは、半導体チップの上面側及び
ヒートシンクとの電気的な接続を行い、封止樹脂は、ヒ
ートシンク、半導体チップ及びリードフレームを封止し
て耐圧を保ち、導体パターンは、リードフレームに電気
的に接続される。
【００１０】また、半導体チップが樹脂で封止された半
導体装置を製造する半導体装置の製造方法において、ヒ
ートシンクにリードフレームを電気的に接続させて取り
付けるリードフレーム取り付け工程と、前記ヒートシン
ク及び前記リードフレームに半導体チップを電気的に接
続させて取り付ける半導体チップ取り付け工程と、前記
リードフレーム及び前記半導体チップが取り付けられた
前記ヒートシンクをベースフィルムの上面に配置するヒ
ートシンク配置工程と、前記リードフレーム、前記半導
体チップ及び前記ヒートシンクを封止樹脂で封止する樹
脂封止工程と、前記封止樹脂の上面を研磨し、前記リー
ドフレームを分割し、前記リードフレームの一部を前記
封止樹脂の表面に露出させる研磨工程と、前記封止樹脂
の表面に露出した前記リードフレームと電気的に接続す
る導体パターンを前記封止樹脂の上面に形成する導体パ
ターン形成工程とを有することを特徴とする半導体装置
の製造方法が提供される。
【００１１】ここで、リードフレーム取り付け工程は、
ヒートシンクにリードフレームを電気的に接続させて取
り付け、半導体チップ取り付け工程は、ヒートシンク及
びリードフレームに半導体チップを電気的に接続させて
取り付け、ヒートシンク配置工程は、リードフレーム及
び半導体チップが取り付けられたヒートシンクをベース
フィルムの上面に配置し、樹脂封止工程は、リードフレ
ーム、半導体チップ及びヒートシンクを封止樹脂で封止
し、研磨工程は、封止樹脂の上面を研磨し、リードフレ
ームの一部を封止樹脂の表面に露出させ、導体パターン
形成工程は、封止樹脂の表面に露出したリードフレーム
と電気的に接続する導体パターンを封止樹脂の上面に形
成する。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、本発明における第１の実施
の形態について説明する。
【００１３】図１は、本形態における半導体装置１の構
成を示した断面図である。半導体装置１は、底面に形成
される絶縁層２、導電性を有し、絶縁層２の上面に配置
されるヒートシンク３ａ、３ｂ、ヒートシンク３ａ、３
ｂの上面に配置され、ヒートシンク３ａ、３ｂの上面に
電気的に接続される半導体チップ４ａ、４ｂ、導電性を
有し、半導体チップ４ａ、４ｂの上面或いはヒートシン
ク３ａ、３ｂに電気的に接続されるリードフレーム５ａ
ａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃ、ヒート
シンク３ａ、３ｂ、半導体チップ４ａ、４ｂ、リードフ
レーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂ
ｃを封止する封止樹脂６、封止樹脂６の上面に設けら
れ、リードフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、
５ｂｂ、５ｂｃと電気的に接続される導体パターン７、
導体パターン７の上面に配置され、導体パターン７と電
気的に接続される電子部品８ａ、８ｂ、外部端子９、及
び外部端子９の一部、封止樹脂６、導体パターン７及び
電子部品８ａ、８ｂを封止する外側封止樹脂１０によっ
て構成されている。
【００１４】絶縁層２としては、熱伝導性が良好で絶縁
性が高く、かつ気泡の混入してない樹脂を用い、その材
質としては、Ａｌ2Ｏ3またはＡｌＮを含有したエポキシ
樹脂が特に好ましい。ヒートシンク３ａ、３ｂの材質と
しては、熱伝導率が高く、電気抵抗が低ければ銅等特に
制限なく使用できる。半導体チップ４ａ、４ｂは、ＭＯ
ＳＦＥＴ、ＩＧＢＴ等の半導体素子を用いたデバイスで
あり、その表裏面に入出力のための端子と制御のための
端子とを有している。リードフレーム５ａａ、５ａｂ、
５ａｃ、５ｂａ、５ｂｂ、５ｂｃの材質としては、電気
抵抗が低く、半導体チップ４ａ、４ｂとの接続部分、及
びヒートシンク３ａ、３ｂとの接続部分での接触抵抗が
小さいものであれば、銅、アルミニウム等特に制限なく
使用できる。封止樹脂６及び外側封止樹脂１０の材質と
しては、絶縁性を有し、半導体装置１の内部を隙間なく
充填封止でき、封止後はある程度の硬度を有するもので
あれば、熱硬化樹脂等特に制限なく使用できる。導体パ
ターン７の材質としては、電気抵抗が低く、パターン成
形に適し、リードフレーム５ａａ、５ａｂ、５ａｃ、５
ｂａ、５ｂｂ、５ｂｃ、外部端子９及び電子部品８ａ、
８ｂの端子との接触抵抗が小さいものであれば、銅、金
等特に制限なく使用できる。電子部品８ａ、８ｂは、半
導体装置１の機能を確保するための電子部品であり、チ
ップ抵抗等の受動部品及びＩＣ等の集積回路等が含まれ
る。外部端子９の材質としては、電気抵抗が低く、導体
パターン７との接触抵抗が小さいものであれば、銅等特
に制限なく使用できる。
【００１５】絶縁層２は、半導体装置１の底面部に配置
され、その上部にヒートシンク３ａ、３ｂが配置され
る。ヒートシンク３ａの上面には半導体チップ４ａが、
側面にはリードフレーム５ａａが、それぞれ電気的に接
続され、同様に、ヒートシンク３ｂの上面には半導体チ
ップ４ｂが、側面にはリードフレーム５ｂａが電気的に
接続される。また、半導体チップ４ａの上面にはリード
フレーム５ａｂ、５ａｃが、半導体チップ４ｂの上面に
はリードフレーム５ｂｂ、５ｂｃがそれぞれ電気的に接
続される。このように配置されたヒートシンク３ａ、３
ｂ、半導体チップ４ａ、４ｂ、及びリードフレーム５ａ
ａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃは、封止
樹脂６によって封止され、封止樹脂６の上面には、リー
ドフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、
５ｂｃとそれぞれ電気的に接続された導体パターン７が
設けられる。導体パターン７の上面には、電子部品８
ａ、８ｂ、外部端子９が電気的に接続され、このように
接続された、外部端子９の一部、電子部品８ａ、８ｂ、
導体パターン７、及び半導体チップ４ａ、４ｂ等を封止
した封止樹脂６は、外側封止樹脂１０によって封止され
る。
【００１６】なお、図１、及び以下に示す図７、図９〜
１２では、リードフレーム５ａｂ、５ａｃ、５ｂｂ及び
５ｂｃがそれぞれ断面方向から観察できるように記載し
ているが、これは説明の便宜上の表記であり、実際の断
面図では、リードフレーム５ａｂとリードフレーム５ａ
ｃ、及びリードフレーム５ｂｂとリードフレーム５ｂｃ
がそれぞれ重複して観察される。
【００１７】次に、半導体装置１の製造工程について説
明する。半導体装置１の製造工程は、ヒートシンク３
ａ、３ｂにリードフレームを電気的に接続させて取り付
けるリードフレーム取り付け工程、ヒートシンク３ａ、
３ｂ及びリードフレームに半導体チップ４ａ、４ｂを電
気的に接続させて取り付ける半導体チップ取り付け工
程、リードフレーム及び半導体チップ４ａ、４ｂが取り
付けられたヒートシンク３ａ、３ｂを後述するベースフ
ィルムの上面に配置するヒートシンク配置工程、リード
フレーム、半導体チップ４ａ、４ｂ及びヒートシンクを
封止樹脂６で封止する樹脂封止工程、封止樹脂６の上面
を研磨し、リードフレームの一部を封止樹脂６の表面に
露出させる研磨工程、封止樹脂６の表面に露出したリー
ドフレームと電気的に接続する導体パターン７を封止樹
脂６の上面に形成する導体パターン形成工程、導体パタ
ーン７の上面に電子部品８ａを実装する電子部品実装工
程、導体パターン７の上面に外部端子９を電気的に接続
する外部端子接続工程、及び外部端子９の一部、封止樹
脂６、導体パターン７及び電子部品８ａ、８ｂを封止す
る外側樹脂封止工程によって構成されている。
【００１８】まず、リードフレーム取り付け工程につい
て説明する。図２は、リードフレーム取り付け工程によ
ってリードフレーム５ａが取り付けられたヒートシンク
３ａの様子を示した斜視図である。
【００１９】リードフレーム５ａは、銅等の金属板によ
って構成された一体物であり、後の工程である研磨工程
によって複数に分離され、リードフレーム５ａａ、５ａ
ｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃとなる。リードフ
レーム５ａは、枝状に分岐した分岐構造を有する平面板
を複数箇所で同一方向に屈曲させることにより構成さ
れ、ここでの屈曲部は、リードフレーム５ａのヒートシ
ンク３ａへの取り付け部であるリードフレーム取り付け
部３ａａ、及びリードフレーム５ａの半導体チップ４ａ
上面への取り付け部に対応した位置に設けられる。
【００２０】リードフレーム５ａのヒートシンク３ａへ
の取り付けは、ヒートシンク３ａの側面に配置されたリ
ードフレーム取り付け部３ａａへ、そこに対応して設け
られたリードフレーム５ａの屈曲部を電気的に接続させ
ることにより行う。接続方法としては、接続部の電気抵
抗が低く、十分な機械的な接続強度を保ち、後工程とな
る半導体チップ取り付け工程及び樹脂封止工程時の熱に
よって接続部が溶解しないようなものであれば、溶接等
特に制限なく使用できる。
【００２１】ここで、リードフレーム５ａのヒートシン
ク３ａへの取り付けは、リードフレーム５ａとヒートシ
ンク３ａとの間に介在して配置されることとなる半導体
チップ４ａ及び半田板の間隔を確保しつつ行うものとす
る。また、リードフレーム５ａの形状及び折り曲げ位置
は、半導体チップの電極位置に併せて適宜決定するもの
とする。
【００２２】次に、リードフレーム５ａの変形例につい
て説明する。図３から図５は、リードフレーム５ａの変
形例であるリードフレーム５ｃ〜５ｈの構成を示した斜
視図である。
【００２３】図３の（ａ）に示したリードフレーム５ｃ
は、半導体チップ４ａとの接点となる先端部５ｃａ、５
ｃｂをさらに９０度折り曲げた例である。このように先
端部５ｃａ、５ｃｂを折り曲げることにより、半導体チ
ップ４ａとの接合を面によって行うことが可能になり、
リードフレーム５ｃと半導体チップ４ａとの接合力を向
上させることが可能になる。
【００２４】図３（ｂ）に示したリードフレーム５ｄ
は、リードフレーム５ｄのヒートシンク３ａへの取り付
け端５ｄａをヒートシンク３ａの下面と同じ位置まで延
ばした例である。また、図４の（ａ）に示したリードフ
レーム５ｅは、リードフレーム５ｅのヒートシンク３ａ
への取り付け端５ｅａをヒートシンク３ａの上面に載せ
た例である。これらの例では、リードフレーム５ｄ、５
ｅの取り付け端５ｄａ、５ｅａがヒートシンク３ａの一
方の面と同じ位置であるため、リードフレーム５ｄ、５
ｅの上下方向への位置合わせが容易となり、リードフレ
ーム５ｄ、５ｅの取り付け作業が容易になる。
【００２５】図４の（ｂ）に示したリードフレーム５ｆ
は、後の研磨工程後に封止樹脂６内に残存する位置にＵ
字状の屈曲部５ｆａ、５ｆｂ、５ｆｃを設けた例であ
る。このようにＵ字状の屈曲部５ｆａ、５ｆｂ、５ｆｃ
を設けることにより、温度変化に伴うリードフレーム５
ｆの膨張、収縮によって生じる応力、或いは外部から半
導体チップに直接加わる力を緩衝することができる。
【００２６】図５の（ａ）に示したリードフレーム５ｇ
は、Ｕ字状の屈曲部５ｇａをその下部がヒートシンク３
ａの上面に当接するように設け、さらに、半導体チップ
４ａ上面に取り付けられることとなる先端部をＵ字状の
屈曲部５ｇｂ、５ｇｃとした例である。このように構成
することにより、屈曲部５ｇａが、リードフレーム５ｇ
のヒートシンク３ａへの取り付け時の位置決めの役割を
果たし、また、屈曲部５ｇｂ、５ｇｃが面で半導体チッ
プ４ａに接続されることとなるため、リードフレーム５
ｇの半導体チップ４ａへの接合強度を向上させることが
できる。
【００２７】図５の（ｂ）に示したリードフレーム５ｈ
は、複数の半導体チップを連結して接続する場合の構成
例である。この図に示す点線はヒートシンク３ａに搭載
されるトランジスタ、ダイオード等の半導体チップの位
置を示している。この例では、後の研磨工程で研磨を行
った際に樹脂内に残存する位置に連結部５ｈｅ、５ｈｆ
及び先端部５ｈａ、５ｈｂ、５ｈｃ、５ｈｄを設け、連
結部５ｈｅによって先端部５ｈａ、５ｈｂを、連結部５
ｈｆによって先端部５ｈｃ、５ｈｄをそれぞれ連結した
構成となっている。このようにすることにより、複数の
半導体チップ、例えば、主スイッチング用のトランジス
タと並列接続するフリーホイリングダイオードとの接続
を連結部５ｈｅ、５ｈｆによって行えるので、後の導体
パターン形成の自由度を向上させることができる。
【００２８】ヒートシンク３ａへのリードフレーム５ａ
の取り付けが終了すると、次に半導体チップ取り付け工
程に移る。図６は、半導体チップ取り付け工程によって
半導体チップ４ａが取り付けられたヒートシンク３ａの
様子を示した斜視図である。
【００２９】半導体チップ４ａは、その上面に、リード
フレーム５ａが取り付けられる端子部であるリードフレ
ーム取り付け部４ａａ、４ａｂを、その下面に、ヒート
シンク３ａと電気的に接続される図示していない端子部
を有している。半導体チップ４ａの取り付けは、半導体
チップ４ａの下面の端子をヒートシンク３ａの上面に電
気的に接続し、リードフレーム取り付け部４ａａ、４ａ
ｂを、それらに対応するリードフレーム５ａの折り返し
部を電気的に接続することにより行われる。接続方法と
しては、接続部の電気抵抗が低く、十分な機械的な接続
強度を保ち、接続時の加熱等によって半導体チップ４ａ
を破壊せず、残留物によって半導体チップ４ａの信頼性
を低下させず、後工程となる樹脂封止工程時における封
止樹脂６の熱によって接続部が溶解しないようなもので
あれば、半田付け等特に制限なく使用できる。図６で
は、半田付けによる接続を例にとって示しており、ヒー
トシンク３ａと半導体チップ４ａとの接続部分は半田１
１によって、リードフレーム５ａとリードフレーム取り
付け部４ａａ、４ａｂとの接続部分は半田１２ａ、１２
ｂによって、それぞれ半田付けされている。半田付けの
方法としては、例えば、ヒートシンク３ａと半導体チッ
プ４ａとの接続部分、及びリードフレーム５ａとリード
フレーム取り付け部４ａａ、４ａｂとの接続部分に半田
板或いは半田ペースト等を挟み込み、それを水素還元炉
等のリフロー炉でリフローすることによって行う。ここ
で、リフロー時にリードフレーム５ａに荷重をかけてお
くことにより、リードフレーム５ａと半導体チップ４ａ
との接続をより確実なものとすることができる。
【００３０】以上のような手順により半導体チップ４ａ
の取り付けを行うこととしたため、半導体チップ４ａの
取り付けの際に、リードフレーム等を位置決めする治具
を用いる必要がなくなり、半導体チップ４ａの取り付け
作業の簡略化、及び治具から発生する粉塵等の不純物の
混入の防止を図ることが可能になる。
【００３１】なお、以上のリードフレーム取り付け工程
及び半導体チップ取り付け工程の説明では、ヒートシン
ク３ａへのリードフレーム５ａ及び半導体チップ４ａの
取り付けのみについて述べたが、ヒートシンク３ｂへの
リードフレーム及び半導体チップ４ｂの取り付けも、上
記と同様な手順によって行われる。
【００３２】半導体チップの取り付けが終了すると、次
に、ヒートシンク配置工程に移る。図７は、ヒートシン
ク配置工程によってヒートシンク３ａ、３ｂが配置され
た様子を示した断面図である。
【００３３】ヒートシンク配置工程では、ヒートシンク
３ａ、３ｂをベースフィルム１３の所定の位置に配置す
る。ここで、ベースフィルム１３とは、ヒートシンク３
ａ、３ｂを位置決めして配置するために使用するフィル
ムであり、その材質としては、ある程度の平坦性を有
し、後述する樹脂封止時の熱によって変形しないもので
あれば特に制限なく使用できる。
【００３４】図８は、ベースフィルム１３の構成例を示
した平面図である。図８に示すように、ベースフィルム
１３には、ヒートシンク３ａ、３ｂの配置位置を示すマ
ーキング１３ａ、１３ｂが印刷されており、ヒートシン
ク３ａ、３ｂは、このマーキング１３ａ、１３ｂに沿っ
て位置決めされてベースフィルム１３の上面に配置され
る。ここで、図８の（ａ）は、ヒートシンク３ａ、３ｂ
の配置位置の各コーナをマーキング１３ａによって指定
した例であり、図８の（ｂ）は、ヒートシンク３ａ、３
ｂの配置位置の各１箇所をマーキング１３ｂによって指
定した例である。
【００３５】ベースフィルム１３へのヒートシンク３
ａ、３ｂの配置が終了すると、次に、樹脂封止工程に移
る。図９は、樹脂封止工程によって樹脂封止された様子
を示した断面図である。
【００３６】図９に示すように、本工程では、リードフ
レーム５ａ、５ｂよりも高い位置まで封止樹脂６が充填
され、この封止樹脂６は、ヒートシンク３ａ、３ｂ、半
導体チップ４ａ、４ｂ、リードフレーム５ａ、５ｂを隙
間なく封止する。ここでの封止は、例えば封止樹脂６と
して熱硬化樹脂を用いる場合、熱硬化樹脂を高温、高圧
化で軟化させ、それを封止部に送り込んだ後硬化させる
トランスファ成形等によって行う。または、ベースフィ
ルム１３上に筒状の枠体を載せ、液状のエポキシ樹脂等
を封止樹脂６として充填し、硬化させることとしてもよ
い。このようにすることにより、大きな体積を樹脂封止
しなければならない場合であっても、容易に樹脂封止を
行うことが可能となる。
【００３７】樹脂封止工程が終了すると、次に研磨工程
に移る。図１０は、研磨工程によって封止樹脂６の上面
が研磨された様子を示した断面図である。
【００３８】研磨工程では、ラッピング等によって封止
樹脂６の上面の研磨が行われる。ここでの研磨は、研磨
面６ａがリードフレームにまで達し、この研磨によって
リードフレームが複数に分離される位置まで行われる。
これにより、ヒートシンク３ａ、３ｂにそれぞれ接続さ
れていた一体物のリードフレームは、ヒートシンク３ａ
に接続されたリードフレーム５ａａ、半導体チップ４ａ
の上面に接続されたリードフレーム５ａｂ、５ａｃ、ヒ
ートシンク３ｂに接続されたリードフレーム５ｂａ、半
導体チップ４ｂの上面に接続されたリードフレーム５ｂ
ｂ、５ｂｃに分離され、各リードフレーム５ａａ、５ａ
ｂ、５ａｃ、５ｂａ、５ｂｂ、５ｂｃの分離断面は、研
磨面６ａの表面に露出することとなる。また、ここでの
研磨は、研磨面６ａが半導体チップ４ａ、４ｂの上面か
ら十分な距離をとり、半導体チップ４ａ、４ｂの上面の
絶縁耐圧が確保できる程度にまでとどめておく。
【００３９】封止樹脂６の上面の研磨が終了すると、次
に、導体パターン形成工程に移る。図１１は、導体パタ
ーン形成工程によって、封止樹脂６の上面に導体パター
ン７が形成された様子を示した断面図である。
【００４０】導体パターン７は、封止樹脂６の上面、す
なわち、研磨工程によって研磨された封止樹脂６の研磨
面６ａに形成され、研磨面６ａの表面に露出した各リー
ドフレーム５ａａ、５ａｂ、５ａｃ、５ｂａ、５ｂｂ、
５ｂｃの分離断面と電気的に接続される。
【００４１】導体パターン７の形成方法としては、導体
パターン７のパターン精度を達成できる方法であれば、
パターン印刷、蒸着、メッキ等どのようなものでもよ
い。メッキによってパターン形成を行う場合、まず、メ
ッキ工程によって、研磨面６ａ前面に電極膜を形成し、
その後、エッチング工程によって、形成された電極膜を
選択的にエッチングし、導体パターン７を形成する。
【００４２】なお、本形態では、導体パターン７を単層
配線としたが、配線の引き回しの自由度を向上させるた
め、導体パターン７を多層配線とすることとしてもよ
い。多層配線とするには、まず第１層目の電極膜を形成
し、その後エッチング工程によって電極膜を選択的にエ
ッチングして第１層目の導体パターンを形成する。続い
てこの導体パターン上を樹脂によって前面コーティング
する等して絶縁層を形成する。次に、その絶縁層のさら
に上面に第２層目の電極膜を形成し、その後エッチング
工程によってその電極を選択的にエッチングし、第２層
目の導体パターンを形成する。そして、その後もこのよ
うな工程を順次繰り返していくことにより、多層配線が
形成されることとなる。なお、各層の導体パターンの接
続は所望の位置に形成したコンタクトホールによって行
う。
【００４３】導体パターン７の形成が終了すると、次
に、電子部品実装工程及び外部端子接続工程に移る。図
１２は、電子部品実装工程及び外部端子接続工程によっ
て、電子部品８ａ、８ｂ及び外部端子９が接続された様
子を示した断面図である。
【００４４】電子部品８ａ、８ｂは、底面に電極を有し
ており、この電極が導体パターン７の上面と電気的に接
続される。また、外部端子９は、その側面が導体パター
ン７の上面と電気的に接続される。これらの接続方法と
しては、接続部の電気抵抗が低く、十分な機械的な接続
強度を保ち、接続時の加熱等によって電子部品８ａ、８
ｂ等を破壊せず、残留物によって電子部品８ａ、８ｂの
信頼性を低下させず、後工程となる外側樹脂封止工程時
における外側封止樹脂１０の熱によって接続部が溶解し
ないようなものであれば、半田付け等特に制限なく使用
できる。
【００４５】電子部品８ａ、８ｂ及び外部端子９の接続
が終了すると、外側樹脂封止工程に移る。外側樹脂封止
工程では、外部端子９の一部、導体パターン７、電子部
品８ａ、８ｂ及び封止樹脂６を外側封止樹脂１０によっ
て封止する。封止の方法は、前述した樹脂封止工程で行
った樹脂封止と同様に、トランスファ成形、液状のエポ
キシ樹脂の充填等によって行う。
【００４６】外側樹脂封止工程が終了すると、次に、ベ
ースフィルム１３を剥離させるか、或いは溶液を用いて
溶解させることにより、半導体装置１の下面にヒートシ
ンク３ａ、３ｂを露出させる。その後、そのヒートシン
ク３ａ、３ｂ露出部分に絶縁層１３を構成し、図１に示
した半導体装置１が完成する。なお、ここで絶縁層１３
は、０．２ｍｍから０．５ｍｍ程度の厚さに形成するこ
とが好ましく、０．３ｍｍ程度の厚さに形成すること
が、より好ましい。また、前述した樹脂封止工程後から
導体パターン形成工程後の間において、ベースフィルム
１３を剥がしておき、後の外側樹脂封止工程において、
ベースフィルム１３が配置されていた面も含めて樹脂封
止することとしてもよい。さらに、外側樹脂封止工程終
了後にベースフィルム１３を剥がし、露出したヒートシ
ンク３ａ、３ｂの面に放熱体を取り付ける構成としても
よい。これにより、半導体チップ４ａ、４ｂの放熱性を
向上させることができる。
【００４７】このように、本形態では、ヒートシンク３
ａ、３ｂにリードフレームを電気的に接続し、ヒートシ
ンク３ａ、３ｂの上面に半導体チップ４ａ、４ｂを電気
的に接続して配置し、半導体チップ４ａ、４ｂの上面に
リードフレームを電気的に接続し、それらをベースフィ
ルム１３の上面に配置して封止樹脂６で封止し、封止樹
脂６の上面を研磨することによって、リードフレームを
分離させつつ、その断面を研磨面に露出させ、研磨面に
露出したリードフレーム５ａａ、５ａｂ、５ａｃ、５ｂ
ａ、５ｂｂ、５ｂｃに電気的に接続した導体パターン７
を研磨面に形成し、形成した導体パターン７の上面に電
子部品８ａ、８ｂを実装し、その外部を外側封止樹脂１
０で封止することとしたため、半導体チップ４ａ、４ｂ
及び電子部品８ａ、８ｂを立体的に配置することが可能
となり、構成部品の集積度を向上させ、安いコストで半
導体装置の小型化を実現することができる。
【００４８】なお、本形態では、半導体装置１に２組の
ヒートシンク及び半導体チップを配置する構成とした
が、１組のみ、或いは３組以上のヒートシンク及び半導
体チップを配置する構成としてもよい。この場合、リー
ドフレーム等の数もそれに対応して変化することとな
る。
【００４９】また、本形態では、半導体チップの底面を
リードフレームに電気的に接続する構成としたが、半導
体チップの上面側の電極をワイヤボンディング等によっ
てヒートシンクに接続する構成としてもよい。
【００５０】さらに、本形態では、ヒートシンクを、リ
ードフレームを介して導体パターンに電気的に接続する
こととしたが、少なくとも一部のヒートシンクを導体パ
ターンに電気的に接続しない構成としてもよい。
【００５１】また、１つながりのベースフィルムを用
い、その上面に上述した手順に従って複数の半導体装置
を形成し、その後ダイシングによって、半導体装置ごと
に分離することとしてもよい。
【００５２】次に、本発明における第２の実施の形態に
ついて説明する。本形態は、第１の実施の形態の応用例
であり、封止樹脂６内部に筒体を立設する点が第１の実
施の形態と異なる。以下の説明では、第１の実施の形態
との相違点を中心に説明し、第１の実施の形態と共通す
る点については、説明を省略する。
【００５３】図１３は、本形態における半導体装置２０
が樹脂封止工程によって樹脂封止された様子を示した断
面図である。図１３に示すように、本形態では、樹脂封
止工程時にベースフィルム１３上に筒体２１が立設され
た状態で封止樹脂６が充填される。この筒体は、完成し
た半導体装置２０を放熱体等に取り付けるための取り付
け穴として機能する。この筒体の材質としては、金属、
樹脂等、樹脂封止工程時における熱により変形しないも
のであれば特に制限なく使用できるが、研磨工程時の研
磨の容易性を考慮し、樹脂を用いることが、なお好まし
いこのように、本形態では、筒体２１を封止樹脂６の内
部に立設することとしたため、半導体装置２０内の空き
スペースに取り付け穴を設けることが可能となり、装置
の小型化を図ることが可能となる。次に、本発明におけ
る第３の実施の形態について説明する。本形態も第１の
実施の形態の応用例であり、封止樹脂６内部に金属端子
を立設する点が第１の実施の形態と異なる。以下の説明
では、第１の実施の形態との相違点を中心に説明し、第
１の実施の形態と共通する点については、説明を省略す
る。図１４から図１６は、各製造工程における半導体装
置３０の様子を示した断面図である。ここで、図１４の
（ａ）は樹脂封止工程を、図１４の（ｂ）は研磨工程
を、図１５の（ａ）は導体パターン形成工程を、図１５
（ｂ）は絶縁層を形成する絶縁層形成工程を、図１６は
コンタクトホールを形成するコンタクトホール形成工程
をそれぞれ示している。
【００５４】まず、樹脂封止工程において、図１４の
（ａ）に示すように、ベースフィルム１３上に搭載され
たＩＣ３１、抵抗、チップコンデンサ等の受動部品３
２、及び同じくベースフィルム１３上に立設された金属
端子３３、３４を、ヒートシンク３ａ等とともに封止樹
脂６によって樹脂封止する。次に、図１４の（ｂ）に示
すように、研磨工程において封止樹脂６の上面が研磨さ
れる。ここでの研磨は、研磨面がリードフレーム５ａに
まで達し、この研磨によってリードフレーム５ａが複数
に分離されるところまで行う。この研磨工程によって、
リードフレーム５ａは、リードフレーム５ａａ、５ａｂ
に分離され、分離されたリードフレーム５ａａ、５ａ
ｂ、及び金属端子１９ａ、１９ｂの一部が研磨面の表面
に露出することとなる。封止樹脂６の上面の研磨が終了
すると、次に、図１５の（ａ）に示す導体パターン形成
工程に移る。導体パターン７は、封止樹脂６の研磨工程
によって研磨された封止樹脂６の研磨面表面に形成さ
れ、リードフレーム５ａａ、５ａｂ及び金属端子１９
ａ、１９ｂの研磨面表面への露出部は、形成された導体
パターン７と電気的に接続される。導体パターン７の形
成が終了すると、次に絶縁層形成工程に移る。絶縁層形
成工程では、まず、ベースフィルム１３の剥離が行わ
れ、その剥離部分に図１５の（ｂ）に示すような絶縁層
２が形成される。
【００５５】絶縁層２の形成が終了すると、次に、コン
タクトホール形成工程に移る。この工程では、図１６に
示すように、絶縁層２の金属端子３３、３４、ＩＣ３１
及び受動部品３２が配置される位置に孔開けを行い、コ
ンタクトホール３５ａ〜３５ｆを形成する。コンタクト
ホール３５ａ〜３５ｆの内壁には、メッキ等により銅等
の導体膜が形成され、絶縁層２の金属端子３３、３４、
ＩＣ３１及び受動部品３２は、このコンタクトホール３
５ａ〜３５ｆの内壁に形成された導体膜を介し、外部と
導体接続されることとなる。このように、本形態では、
封止樹脂６の内部に金属端子３３、３４を設け、コンタ
クトホール３５ａ〜３５ｆによって、金属端子３３、３
４、ＩＣ３１及び受動部品３２を外部と導体接続するこ
ととしたため、絶縁層２ａ側での回路接続が可能とな
る。また、封止樹脂６内部に設けられた金属端子１９
ａ、１９ｂは、封止樹脂の研磨面側及び絶縁層２側の両
面に露出することになるので、該両面の回路接続が可能
となる。これらにより、回路配置及び回路構成の設計の
自由度が向上する。
【００５６】なお、本形態では導体パターン７を単層に
構成することとしたが、多層の導体パターン７を構成す
ることとしてもよい。この場合、図１５（ａ）に示した
導体パターン形成工程の後に、導体パターン７の上面を
絶縁層（封止樹脂６と同材料、封止樹脂６と同系のエポ
キシ樹脂が好ましいがポリイミド樹脂でもよい）で覆
い、その絶縁層上にメッキ等により金属膜を形成し、こ
の金属膜をパターニングして第２の導体パターンを形成
する。形成された第２の導体パターンは、第１の導体パ
ターン７にコンタクトホールによって接続することとし
てもよく、また、さらに絶縁層及び導体パターンを積層
していくこととしてもよい。このように多層の導体パタ
ーンを形成することにより、回路パターンの引き回しの
自由度が向上する。
【００５７】また、図１６のコンタクトホール形成工程
の後に、コンタクトホール側に多層の導体パターンを形
成することとしてもよい。このようにすることにより、
例えば、基準電位点の配線パターンを封止樹脂６の内部
に形成し、封止樹脂６の下面側に制御回路の多層パター
ンを形成し、上面側に半導体チップの主回路の多層パタ
ーンを形成し、制御回路と主回路を分離することも可能
である。
【００５８】次に、本発明における第４の実施の形態に
ついて説明する。本形態は、本発明を用いた実際の回路
構成例である。図１７は、本発明の構成を用いて形成し
たインバータ装置の回路構成図である。
【００５９】図１７の回路構成では、ＩＧＢＴ４１ａ〜
４１ｆが、それぞれフリーホイリングダイオード４２ａ
〜４２ｆと逆向き（コレクタとカソードとを接続）に並
列接続され、ＩＧＢＴ４１ａとＩＧＢＴ４１ｂ、ＩＧＢ
Ｔ４１ｃとＩＧＢＴ４１ｄ、ＩＧＢＴ４１ｅとＩＧＢＴ
４１ｆが、それぞれ直列接続されている。また、ＩＧＢ
Ｔ４１ａ、４１ｃ、４１ｅのコレクタ端子は一方の入力
端子Ｐに、ＩＧＢＴ２１ｂ、２１ｄ、２１ｆのエミッタ
端子は他方の入力端子Ｎに、それぞれ接続されており、
ＩＧＢＴ４１ａとＩＧＢＴ４１ｂの接続点が出力端子Ｕ
となり、ＩＧＢＴ２１ｃとＩＧＢＴ２１ｄの接続点が出
力端子Ｖとなり、ＩＧＢＴ２１ｅとＩＧＢＴ２１ｆの接
続点が出力端子Ｗとなっている。
【００６０】図１８は、図１７に示したＩＧＢＴ４１ａ
とフリーホイリングダイオード４２ａとを、本発明の構
成によって配置した単体ユニット４３ａを示した平面図
である。
【００６１】単体ユニット４３ａは、図示していないヒ
ートシンクの上に、ＩＧＢＴ４１ａとフリーホイリング
ダイオード４２ａが点線で示すように搭載されている。
ＩＧＢＴ４１ａのコレクタ及びフリーホイリングダイオ
ード４２ａのカソードは共通となるため、これらは図示
していないヒートシンク上で電気的に接続されており、
リードフレームによって導出されたコレクタ端子、ゲー
ト端子、エミッタ端子及びアノード端子は、研磨工程で
の研磨によって単体ユニット４３ａの表面に露出してい
る。
【００６２】図１９は、単体ユニット４３ａ、及びＩＧ
ＢＴ４１ｂ〜４１ｆとフリーホイリングダイオード４２
ｂ〜４２ｆの組み合わせによってそれぞれ同様に構成さ
れる単体ユニット４３ｂ〜４３ｆを用い、図１７に示し
た回路構成を実現した半導体装置４０を示した平面図で
ある。
【００６３】なお、図１９では各単体ユニット４３ａ〜
４３ｆをつなぐ配線パターン４４を簡略的に示してお
り、また、制御端子であるゲート端子と入出力端子であ
るコレクタ、エミッタ端子とを振り分けて配置している
が、特にこの構成にとらわれることなく、任意にパター
ン設計してもよい。
【００６４】図２０は、単体ユニット４３ａ〜４３ｆを
半導体装置４０とは異なる位置に配置し、図１７に示し
た回路構成を実現した半導体装置５０を示した平面図で
ある。
【００６５】半導体装置５０の構成では、制御端子と入
出力端子とを振り分けてないので、配線パターン５４の
配置が容易である。図２１は、センス端子付きの単体ユ
ニットとその制御ＩＣとを搭載した半導体装置６０の構
成を示した平面図である。
【００６６】半導体装置６０を構成する単体ユニット６
３ａ〜６３ｆには、制御用ＩＣ６１ａ〜６１ｄを回路的
に接続するための配線パターン６４がパターニングされ
ている。また、半導体装置６０の両端には、半導体装置
６０を取り付けるための取り付け孔６２ａ、６２ｂが設
けられている。
【００６７】図２２に半導体装置６０の回路構成を示
す。図２２に示すように、単体ユニット６３ａ〜６３ｆ
は、それぞれ電流センス用のエミッタ端子を備えたＩＧ
ＢＴ及びフリーホイリングダイオードによって構成され
ており、制御ＩＣ６１ａ〜６１ｄにそれぞれ接続されて
いる。なお、この例では、下アーム側の単体ユニット６
３ｂ、６３ｄ、６３ｆが有する各ＩＧＢＴのエミッタ側
の接地電位は共通となっているため、下アーム側の制御
用ＩＣ６１ｄは１つとなっているが、上アーム側と同じ
く個々に分割したものでもよい。
【００６８】電流センス用のエミッタ端子には各センス
用の抵抗Ｒａ〜Ｒｆが接続されており、ＩＧＢＴの主エ
ミッタ端子と電流センス用エミッタ端子とゲート端子と
が各制御ＩＣ６１ａ〜６１ｄに接続されている。制御Ｉ
Ｃ６１ａ〜６１ｄには、さらに２本の電源端子（高電位
と低電位）と信号端子が接続されている。なお、インバ
ータの回路動作については省略するが、かかるインバー
タ回路においては、それぞれの配線パターン間に形成さ
れる寄生容量を考慮しなければならない。
【００６９】図２３は、単体ユニットを用いてインバー
タ回路を構成した様子を示した平面図である。図２３で
は、６個の単体ユニットによって構成される３相インバ
ータの構成のうち、１相分の単体ユニットの表示を省略
し、２相分の単体ユニット７３ａ〜７３ｄのみを示して
いる。ここで、Ｐは直流入力の高電位側端子であり、Ｎ
は直流入力の接地側端子であり、Ｕ、Ｖ、Ｗはインバー
タの出力端子である。
【００７０】制御端子７１には、各ＩＧＢＴのゲート端
子（Ｇ）、センス端子（Ｓｅ）の他、図示してない制御
用ＩＣの電源端子（Ｖcc、０Ｖ）、入力端子が接続され
る。この図に示すように、一方側に主端子（Ｐ、Ｕ、
Ｖ、Ｗ、Ｎ）を設け、他方側に制御端子７１を設ける構
成とした場合、回路配置において配線が交差する部分が
必ず生じる。この交差した配線部分の寄生容量が信号に
影響を与え、誤動作を生じる場合がある。つまり、３相
インバータでは、上側のＩＧＢＴのエミッタ電位は、上
側のＩＧＢＴ及び下側のＩＧＢＴのスイッチング動作に
応じて異なるタイミングで変化し、上側のＩＧＢＴのエ
ミッタに接続されている配線パターンの電位は常時変動
することとなる。そのため、例えば、端子Ｖに接続され
た配線と単体ユニット２６ｃのゲート端子（Ｇ）、セン
ス端子（Ｓｅ）に接続された配線の交差する部分では、
端子Ｖの電位の変動に起因する寄生容量によってノイズ
がゲート端子（Ｇ）、センス端子（Ｓｅ）に接続された
配線に加わる可能性がある。
【００７１】そこで、図２４に示す概念図のように多層
配線とした時には、接地電位の配線パターンをシールド
パターンとし、このシールドパターンを挟んで主回路
（コレクタ・エミッタ）のパターンと制御回路のパター
ン（ゲート・センス）とを設けるようにする。図２４で
は下側のＩＧＢＴ８１ａに接続される配線パターン８２
をシールドパターンとしている。ここでＩＧＢＴ８１ｂ
は上側のＩＧＢＴである。また、各ＩＧＢＴ８１ａ、８
１ｂの下にはヒートシンク８２ａ、８２ｂが配置されて
いる。
【００７２】図２２に示した回路には、このシールドパ
ターンが設けられている。すなわち、上側の単体ユニッ
ト６１ａ、６１ｂ、６１ｃに対して、個々にシールドパ
ターン６５ａ，６５ｂ，６５ｃが設けられている。シー
ルドパターン６５ａ、６５ｂ、６５ｃの電位は、制御用
ＩＣ６１ａ、６１ｂ、６１ｃの基準電位である０Ｖの端
子と同電位とされている。これにより、ＩＧＢＴのゲー
トに加えられる信号がノイズの影響を受けることが防止
される。同じく下側の単体ユニット６３ｂ、６３ｄ、６
３ｆに対してはシールドパターン６５ｄが設けられる。
このシールドパターン６５ｄの電位は、制御用ＩＣ６１
ｄの基準電位（接地電位）である０Ｖの端子と同電位と
されている。これらのシールドパターンを間に挟んで電
源関係の配線パターンと入力信号の配線パターンを分け
ることにより、配線パターン間の寄生容量を通って異な
る配線パターンに通流するノイズ電流の値を低減でき
る。この結果、個別駆動回路の誤動作の発生を防止する
ことができ、アーム短絡等の事故につながる危険を排除
することができ、信頼性が向上する。
【００７３】図２５は、封止樹脂６の上面側に多層配線
を構成した半導体装置９０を示した断面図である。半導
体装置９０は、封止樹脂６の上面に形成した導体パター
ン７ａ上に、絶縁層２ｂ、及び第２の導体パターン７ｂ
が形成され、さらにその上部に、絶縁層２ｃ、第３の導
体パターン７ｃが形成されている。そして、導体パター
ン７ｃにはＩＣ９１ａと受動部品９１ｂ及び外部端子９
が接続されている。この導体パターン７ａと７ｂ、及び
導体パターン７ｂと７ｃは、それぞれ各絶縁層２ｂ、２
ｃを挟んで互いに対向する部分を持っており、この互い
に対向する部分がコンデンサと同等の構成を備えること
になる。
【００７４】
【発明の効果】以上説明したように本発明の半導体装置
では、ヒートシンクを配置し、ヒートシンクの上面に半
導体チップを電気的に接続して配置し、ヒートシンク及
び半導体チップにリードフレームを電気的に接続し、そ
れらを封止樹脂で封止し、リードフレームに電気的に接
続した導体パターンを封止樹脂の上面に形成することと
したため、半導体チップ及び電子部品を立体的に配置す
ることが可能となり、構成部品の集積度を向上させ、安
いコストで半導体装置の小型化を実現することが可能と
なる。
【００７５】また、本発明の半導体装置の製造方法で
は、ヒートシンクにリードフレームを電気的に接続し、
ヒートシンクの上面に半導体チップを電気的に接続して
配置し、半導体チップにリードフレームを電気的に接続
し、それらをベースフィルムの上面に配置して封止樹脂
で封止し、封止樹脂の上面を研磨することによって、そ
の一部を研磨面に露出させ、研磨面に露出したリードフ
レームに電気的に接続した導体パターンを封止樹脂の上
面に形成することとしたため、半導体チップ及び電子部
品を立体的に配置することが可能となり、構成部品の集
積度を向上させ、安いコストで小型化を実現した半導体
装置を製造することが可能となる。
【図面の簡単な説明】
【図１】半導体装置の構成を示した断面図である。
【図２】リードフレーム取り付け工程によってリードフ
レームが取り付けられたヒートシンクの様子を示した斜
視図である。
【図３】リードフレームの構成を示した斜視図である。
【図４】リードフレームの構成を示した斜視図である。
【図５】リードフレームの構成を示した斜視図である。
【図６】半導体チップ取り付け工程によって半導体チッ
プが取り付けられたヒートシンクの様子を示した斜視図
である。
【図７】ヒートシンク配置工程によってヒートシンクが
配置された様子を示した断面図である。
【図８】ベースフィルムの構成例を示した平面図であ
る。
【図９】樹脂封止工程によって樹脂封止された様子を示
した断面図である。
【図１０】研磨工程によって封止樹脂の上面が研磨され
た様子を示した断面図である。
【図１１】導体パターン形成工程によって、封止樹脂の
上面に導体パターンが形成された様子を示した断面図で
ある。
【図１２】電子部品実装工程及び外部端子接続工程によ
って、電子部品及び外部端子が接続された様子を示した
断面図である。
【図１３】半導体装置が樹脂封止工程によって樹脂封止
された様子を示した断面図である。
【図１４】各製造工程における半導体装置の様子を示し
た断面図である。
【図１５】各製造工程における半導体装置の様子を示し
た断面図である。
【図１６】各製造工程における半導体装置の様子を示し
た断面図である。
【図１７】本発明の構成を用いて形成したインバータ装
置の回路構成図である。
【図１８】本発明の構成を用いて形成した単体ユニット
を示した平面図である。
【図１９】単体ユニットを用い、図１７に示した回路構
成を実現した半導体装置を示した平面図である。
【図２０】単体ユニットを用い、図１７に示した回路構
成を実現した半導体装置を示した平面図である。
【図２１】センス端子付きの単体ユニットとその制御Ｉ
Ｃとを搭載した半導体装置の構成を示した平面図であ
る。
【図２２】半導体装置の回路構成図である。
【図２３】単体ユニットを用いてインバータ回路を構成
した様子を示した平面図である。
【図２４】インバータ回路における多層配線の様子を示
した概念図である。
【図２５】封止樹脂の上面側に多層配線を構成した半導
体装置を示した断面図である。
【符号の説明】
１、２０、３０、４０、５０、６０、９０ 半導体装置 ２、２ａ〜２ｃ 絶縁層 ３ａ、３ｂ ヒートシンク ４ａ、４ｂ 半導体チップ ５ａ、５ａａ〜５ａｃ、５ｂａ〜５ｂｃ リードフレー
ム ６ 封止樹脂 ７、７ａ〜７ｃ 導体パターン ８ａ、８ｂ 電子部品 ９ 外部端子 １０ 外側封止樹脂 １３ ベースフィルム ２１ 筒体 ３３、３４ 金属端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 7/5387 Ｈ０１Ｌ 23/36 Ａ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップが樹脂で封止される半導体
    装置において、 導電性を有するヒートシンクと、 前記ヒートシンクの上面に配置され、前記ヒートシンク
    の上面に電気的に接続される半導体チップと、 導電性を有し、前記半導体チップの上面の電極及び前記
    ヒートシンクに電気的にそれぞれ接続されるリードフレ
    ームと、 前記ヒートシンク、前記半導体チップ及びリードフレー
    ムを封止する封止樹脂と、 前記封止樹脂の上面を所定量研磨して形成された研磨面
    に構成され、前記リードフレームの露出端と電気的に接
    続される導体パターンと、 を有することを特徴とする半導体装置。
  2. 【請求項２】 アルミナまたは窒化アルミを含有するエ
    ポキシ樹脂からなる絶縁層が、前記ヒートシンクの下面
    に構成されることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記絶縁層の厚さは、０．２ｍｍ〜０．
    ５ｍｍであることを特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 前記半導体チップは、前記ヒートシンク
    の上面に複数配置され、 複数配置された前記半導体チップの上面の電極は、前記
    リードフレームによって電気的に連結されることを特徴
    とする請求項１記載の半導体装置。
  5. 【請求項５】 前記導体パターンは、回路の一部を形成
    する配線パターンであることを特徴とする請求項１記載
    の半導体装置。
  6. 【請求項６】 前記配線パターンの上面に配置され、前
    記配線パターンと電気的に接続される電子部品とを有す
    ることを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 前記半導体チップはパワートランジスタ
    であり、前記電子部品は前記パワートランジスタの制御
    用ＩＣであることを特徴とする請求項６記載の半導体装
    置。
  8. 【請求項８】 前記配線パターンの上面に配置され、前
    記配線パターンと電気的に接続される外部端子と、 前記外部端子の一部、前記封止樹脂、前記配線パターン
    及び前記電子部品を封止する外側封止樹脂とを有するこ
    とを特徴とする請求項６記載の半導体装置。
  9. 【請求項９】 全体としてインバータを構成することを
    特徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記配線パターンと電気的に接続され
    る外部端子の一部と、前記封止樹脂と、前記配線パター
    ンとを封止する外側封止樹脂とを有することを特徴とす
    る請求項５記載の半導体装置。
  11. 【請求項１１】 前記封止樹脂内に筒体が立設されてい
    ることを特徴とする請求項１０記載の半導体装置。
  12. 【請求項１２】 前記外側封止樹脂内に金属端子が立設
    されていることを特徴とする請求項１０記載の半導体装
    置。
  13. 【請求項１３】 前記配線パターンは、絶縁層を介して
    多層に形成されることを特徴とする請求項９記載の半導
    体装置。
  14. 【請求項１４】 多層の前記配線パターンは、基準電位
    点の前記配線パターンを間に挟んだ主回路の前記配線パ
    ターン及び制御回路の前記配線パターンであることを特
    徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 半導体チップが樹脂で封止された半導
    体装置を製造する半導体装置の製造方法において、 ヒートシンクにリードフレームを電気的に接続させて取
    り付けるリードフレーム取り付け工程と、 前記ヒートシンク及び前記リードフレームに半導体チッ
    プを電気的に接続させて取り付ける半導体チップ取り付
    け工程と、 前記リードフレーム及び前記半導体チップが取り付けら
    れた前記ヒートシンクをベースフィルムの上面に配置す
    るヒートシンク配置工程と、 前記リードフレーム、前記半導体チップ及び前記ヒート
    シンクを封止樹脂で封止する樹脂封止工程と、 前記封止樹脂の上面を研磨し、前記リードフレームを分
    割し、前記リードフレームの一部を前記封止樹脂の表面
    に露出させる研磨工程と、 前記封止樹脂の表面に露出した前記リードフレームと電
    気的に接続する導体パターンを前記封止樹脂の上面に形
    成する導体パターン形成工程と、 を有することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 前記導体パターンは回路の一部を形成
    する配線パターンであり、前記配線パターンの上面に電
    子部品を実装する電子部品実装工程をさらに有すること
    を特徴とする請求項１５記載の半導体装置の製造方法。
  17. 【請求項１７】 前記配線パターンの上面に外部端子を
    電気的に接続する外部端子接続工程と、 前記外部端子の一部、前記封止樹脂、前記配線パターン
    及び前記電子部品を封止する外側樹脂封止工程と、 をさらに有することを特徴とする請求項１６記載の半導
    体装置の製造方法。
  18. 【請求項１８】 リードフレーム取り付け工程において
    取り付けられる前記リードフレームは、前記ヒートシン
    ク及び前記半導体チップのリードフレーム取り付け部に
    対応させて折り返された折り返し部を有する一体物であ
    ることを特徴とする請求項１５記載の半導体装置の製造
    方法。
  19. 【請求項１９】 前記ベースフィルムは、前記樹脂封止
    工程以降の工程で除去され、前記ベースフィルムの除去
    後、前記ヒートシンクは、外部に露出させることを特徴
    とする請求項１５記載の半導体装置の製造方法。
  20. 【請求項２０】 前記ベースフィルムの除去で露出され
    たヒートシンクの露出面には、絶縁層が形成されること
    を特徴とする請求項１９記載の半導体装置の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040877A (ja) * 2002-07-01 2004-02-05 Denso Corp 多相インバータモジュール
JP2005223308A (ja) * 2004-01-06 2005-08-18 Mitsubishi Electric Corp 半導体装置および半導体装置モジュール
JP2006310629A (ja) * 2005-04-28 2006-11-09 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7436672B2 (en) 2004-09-28 2008-10-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacture thereof
JP2009017730A (ja) * 2007-07-06 2009-01-22 Sanyo Electric Co Ltd スイッチング電源
DE102012214917A1 (de) 2011-08-26 2013-02-28 Mitsubishi Electric Corp. Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102012224354A1 (de) 2012-03-09 2013-09-12 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2014157927A (ja) * 2013-02-15 2014-08-28 Denso Corp 半導体装置及びその製造方法
WO2015053142A1 (ja) * 2013-10-09 2015-04-16 日立オートモティブシステムズ株式会社 ドライバ基板および電力変換装置
US9190397B2 (en) 2012-02-14 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
US9324630B2 (en) 2012-02-14 2016-04-26 Mitsubishi Electric Corporation Semiconductor device
JP2022021683A (ja) * 2020-07-22 2022-02-03 三菱電機株式会社 半導体装置の製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040877A (ja) * 2002-07-01 2004-02-05 Denso Corp 多相インバータモジュール
JP2005223308A (ja) * 2004-01-06 2005-08-18 Mitsubishi Electric Corp 半導体装置および半導体装置モジュール
JP4531500B2 (ja) * 2004-01-06 2010-08-25 三菱電機株式会社 半導体装置および半導体装置モジュール
US7436672B2 (en) 2004-09-28 2008-10-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacture thereof
JP2006310629A (ja) * 2005-04-28 2006-11-09 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4589170B2 (ja) * 2005-04-28 2010-12-01 新光電気工業株式会社 半導体装置及びその製造方法
JP2009017730A (ja) * 2007-07-06 2009-01-22 Sanyo Electric Co Ltd スイッチング電源
DE102012214917A1 (de) 2011-08-26 2013-02-28 Mitsubishi Electric Corp. Halbleitervorrichtung und Verfahren zu deren Herstellung
US11088045B2 (en) 2011-08-26 2021-08-10 Mitsubishi Electric Corporation Semiconductor device having a cooling body with a groove
DE102012214917B4 (de) 2011-08-26 2018-09-27 Mitsubishi Electric Corp. Halbleitervorrichtung und Verfahren zu deren Herstellung
US9190397B2 (en) 2012-02-14 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
DE112012005867B4 (de) 2012-02-14 2021-10-07 Mitsubishi Electric Corporation Halbleitervorrichtung
US9324630B2 (en) 2012-02-14 2016-04-26 Mitsubishi Electric Corporation Semiconductor device
DE112012005457B4 (de) 2012-02-14 2018-07-12 Mitsubishi Electric Corporation Halbleitervorrichtung mit elektrisch isolierten Kommunikationsvorrichtungen zur Ansteuerung
US8754462B2 (en) 2012-03-09 2014-06-17 Mitsubishi Electric Corporation Semiconductor device
DE102012224354B4 (de) 2012-03-09 2021-09-30 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102012224354A1 (de) 2012-03-09 2013-09-12 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2014157927A (ja) * 2013-02-15 2014-08-28 Denso Corp 半導体装置及びその製造方法
US9742304B2 (en) 2013-10-09 2017-08-22 Hitachi Automotive Systems, Ltd. Driver board and power converter
JPWO2015053142A1 (ja) * 2013-10-09 2017-03-09 日立オートモティブシステムズ株式会社 ドライバ基板および電力変換装置
WO2015053142A1 (ja) * 2013-10-09 2015-04-16 日立オートモティブシステムズ株式会社 ドライバ基板および電力変換装置
JP2022021683A (ja) * 2020-07-22 2022-02-03 三菱電機株式会社 半導体装置の製造方法
JP7325384B2 (ja) 2020-07-22 2023-08-14 三菱電機株式会社 半導体装置の製造方法

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