JP2001244467A - Coplanar semiconductor device, display device using it, and method for its manufacture - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a high-performance coplanar semiconductor device using organic semiconductor material. SOLUTION: A gate electrode 102 and a gate insulating layer 103 are formed on a glass substrate 101, and an interlayer insulating layer 104 is formed thereon. Further, a source electrode 105 and a drain electrode 106 are formed thereon. The region 108 of the interlayer insulating layer corresponding to a channel region is removed and an organic semiconductor layer 107 is formed thereon to obtain the coplanar semiconductor device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、有機半導体層を用
いたコプラナー型半導体装置とそれを用いた表示装置に
係わり、特に、電界効果型トランジスタ、および、アク
ティブマトリクス表示装置に関する。The present invention relates to a coplanar semiconductor device using an organic semiconductor layer and a display device using the same, and more particularly, to a field effect transistor and an active matrix display device.

【０００２】[0002]

【従来の技術】近年、薄膜トランジスタ（ＴＦＴ）に代
表されるアクティブ素子を用いたアクティブマトリクス
液晶表示装置は、ＣＲＴと同等の高画質性で、ＣＲＴよ
りも低消費電力，省スペースであることからパソコンや
ワークステーション等のモニタとして使用されている。
しかし、アクティブマトリクス液晶装置は、ＣＲＴに比
べて高価格で、より普及させるには低価格化が要求され
ている。2. Description of the Related Art In recent years, an active matrix liquid crystal display using an active element represented by a thin film transistor (TFT) has a high image quality equivalent to that of a CRT, consumes less power than the CRT, and saves space. It is used as a monitor for computers and workstations.
However, active matrix liquid crystal devices are more expensive than CRTs, and lower prices are required for more widespread use.

【０００３】現行の液晶表示装置のアクティブ素子に
は、アモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）が
用いられている。ａ−ＳｉＴＦＴの絶縁層および半導体
層は、プラズマ化学気相成長（ＣＶＤ）装置で作製され
る。しかしながら、このＣＶＤ装置は高価であり、ま
た、その成膜温度が２３０〜３５０℃と高く、クリーニ
ング等の保守を頻繁に行う必要があるために、スループ
ットが低いと云う問題がある。An active element of a current liquid crystal display device uses an amorphous silicon TFT (a-SiTFT). The insulating layer and the semiconductor layer of the a-Si TFT are manufactured by a plasma chemical vapor deposition (CVD) apparatus. However, this CVD apparatus is expensive, and its film forming temperature is as high as 230 to 350 ° C., and frequent maintenance such as cleaning requires a low throughput.

【０００４】低価格化の手法の一つとして、作製法が簡
易な有機半導体装置のアクティブ素子への適用が考えら
れている。有機半導体装置を作製する塗布装置，真空蒸
着装置は、ＣＶＤ装置と比べると安価である。また、成
膜温度も低く、メンテナンスが簡易であるため、液晶表
示装置に有機半導体装置を適用すると、コストの低減が
期待できる。[0004] As one of the techniques for reducing the cost, application of an organic semiconductor device having a simple manufacturing method to an active element has been considered. A coating device and a vacuum deposition device for manufacturing an organic semiconductor device are less expensive than a CVD device. In addition, since the deposition temperature is low and maintenance is simple, cost reduction can be expected when an organic semiconductor device is applied to a liquid crystal display device.

【０００５】一般的な有機半導体装置は、基板、ゲート
電極、ゲート絶縁膜、ソース電極、ドレイン電極、およ
び、有機半導体膜で構成される。A general organic semiconductor device is composed of a substrate, a gate electrode, a gate insulating film, a source electrode, a drain electrode, and an organic semiconductor film.

【０００６】ゲート電極に印加する電圧（ゲート電圧：
Ｖ_g）を変えることで、ゲート絶縁膜と有機半導体膜の
界面の電荷量を過剰、または、不足にし、ソース電極、
有機半導体、ドレイン電極の順に流れるドレイン電流値
（Ｉ_d）を変化させて、スイッチングを行う。The voltage applied to the gate electrode (gate voltage:
V _g ), the amount of charge at the interface between the gate insulating film and the organic semiconductor film becomes excessive or insufficient, and the source electrode,
Switching is performed by changing the drain current value ( _Id ) flowing in the order of the organic semiconductor and the drain electrode.

【０００７】特開平１０−１９０００１号公報では、可
溶性ポリチオフェンを有機半導体層、ポリイミド塗布膜
等をゲート絶縁膜に適用した有機半導体装置の開示があ
る。Japanese Patent Application Laid-Open No. Hei 10-190001 discloses an organic semiconductor device in which soluble polythiophene is applied to an organic semiconductor layer and a polyimide coating film or the like to a gate insulating film.

【０００８】また、特開平１０−２７０７１２号公報で
は、ゲート絶縁膜にチタン酸バリウム等の強誘電材料を
用いた有機半導体装置の開示がある。Japanese Patent Application Laid-Open No. 10-270712 discloses an organic semiconductor device using a ferroelectric material such as barium titanate for a gate insulating film.

【０００９】この中で、有機半導体装置の移動度は、ゲ
ート電極からゲート絶縁膜に印加する電界強度に依存
し、強度が大きくなると移動度が高くなると云う開示が
ある。このため、膜厚１００ｎｍ程度、誘電率の大きい
強誘電材料をゲート絶縁膜とした有機半導体装置は、電
界強度が高く移動度が高いことを開示している。Among them, there is a disclosure that the mobility of the organic semiconductor device depends on the electric field intensity applied from the gate electrode to the gate insulating film, and the higher the intensity, the higher the mobility. For this reason, it is disclosed that an organic semiconductor device using a ferroelectric material having a film thickness of about 100 nm and a large dielectric constant as a gate insulating film has high electric field strength and high mobility.

【００１０】さらに、特開平８−０８１２５号公報で
は、有機半導体装置の構造として、逆スタガー構造、正
スタガー構造、および、コプラナー構造を開示してい
る。逆スタガー構造では、ガラス基板上に、ゲート電
極、ゲート絶縁膜、半導体層の順に形成し、その上にソ
ース電極並びにドレイン電極を形成する。この構造は、
ａ−ＳｉＴＦＴに用いられている。Further, Japanese Patent Application Laid-Open No. 08-08125 discloses an inverted staggered structure, a normal staggered structure, and a coplanar structure as the structure of the organic semiconductor device. In the inverted stagger structure, a gate electrode, a gate insulating film, and a semiconductor layer are sequentially formed over a glass substrate, and a source electrode and a drain electrode are formed thereover. This structure
Used for a-Si TFTs.

【００１１】また、正スタガー構造では、ガラス基板に
ソース電極並びにドレイン電極、半導体層、ゲート絶縁
膜、ゲート電極の順に形成される。In the positive stagger structure, a source electrode and a drain electrode, a semiconductor layer, a gate insulating film, and a gate electrode are sequentially formed on a glass substrate.

【００１２】また、コプラナー構造では、ゲート電極、
ゲート絶縁膜、ソース電極並びドレイン電極を形成し、
その上に半導体層を形成する。In the coplanar structure, a gate electrode,
Forming a gate insulating film, a source electrode and a drain electrode,
A semiconductor layer is formed thereon.

【００１３】上記特開平８−０８１２５号公報は、有機
半導体材料と直接オーミック接触を取り易い電極材料と
して、Ｐｔ、Ａｕ、インジウム・錫酸化物（ＩＴＯ）材
料を開示している。Japanese Patent Application Laid-Open No. 8-08125 discloses Pt, Au, indium tin oxide (ITO) materials as electrode materials which can easily make direct ohmic contact with an organic semiconductor material.

【００１４】また、特開昭６２−２０９５８６号公報で
は、ａ−ＳｉＴＦＴにおいて、作製プロセスが簡略化で
きるＴＦＴ−ＬＣＤ構造について開示している。正スタ
ガー、トップゲート構造のＴＦＴを用いたＬＣＤにおい
て、ゲート電極、ドレイン電極、画素電極を透明導電材
料で一括形成して作業工程数を低減する。Further, Japanese Patent Application Laid-Open No. 62-209586 discloses a TFT-LCD structure capable of simplifying a manufacturing process in an a-Si TFT. In an LCD using a TFT having a positive stagger and a top gate structure, a gate electrode, a drain electrode, and a pixel electrode are collectively formed of a transparent conductive material to reduce the number of work steps.

【００１５】[0015]

【発明が解決しようとする課題】一般に、有機半導体材
料では、耐薬品性、耐熱性が劣ることが知られている。
ａ−ＳｉＴＦＴの電極、配線、絶縁膜に用いられている
金属材料、無機材料では、高温プロセスおよびウエット
エッチングを用いて、成膜、パターン形成が行われてい
る。そのため、有機半導体装置において、有機半導体材
料と既存の金属材料、あるいは、無機材料が混在した構
成の場合、既存材料の形成プロセス時における有機半導
体膜の劣化を防ぐことが重要である。In general, it is known that organic semiconductor materials are inferior in chemical resistance and heat resistance.
With respect to metal materials and inorganic materials used for electrodes, wirings, and insulating films of a-Si TFTs, film formation and pattern formation are performed using a high-temperature process and wet etching. Therefore, in a case where the organic semiconductor device has a configuration in which the organic semiconductor material and the existing metal material or the inorganic material are mixed, it is important to prevent the organic semiconductor film from being deteriorated during the process of forming the existing material.

【００１６】こうした点から、有機半導体装置としては
コプラナー構造が望ましい。この構造では、ゲート電
極、ゲート絶縁膜、ソース電極並びにドレイン電極（配
線）を形成した後、有機半導体層を形成するため、他層
の高温プロセス、エッチングプロセスによる有機層の劣
化を回避することができる。From such a point, a coplanar structure is desirable as the organic semiconductor device. In this structure, after forming a gate electrode, a gate insulating film, a source electrode, and a drain electrode (wiring), an organic semiconductor layer is formed. Therefore, deterioration of the organic layer due to a high-temperature process and an etching process of another layer can be avoided. it can.

【００１７】しかし、コプラナー構造を有機半導体装置
に適用する場合、以下の問題点が発生する。However, when the coplanar structure is applied to an organic semiconductor device, the following problems occur.

【００１８】有機半導体膜をゲート絶縁膜上に形成する
前に、信号配線あるいはソース電極並びにドレイン電極
を、ホトリソグラフィ法で形成する。そのためにレジス
ト残渣、材料残渣によりゲート絶縁膜表面が汚染され
る。その上に有機半導体膜を形成すると、上記残渣を核
にして有機膜が成長するため、有機半導体膜の結晶粒サ
イズが小さくなり、半導体特性が低下する。Before the organic semiconductor film is formed on the gate insulating film, signal wiring or source and drain electrodes are formed by photolithography. For this reason, the gate insulating film surface is contaminated by the resist residue and the material residue. When an organic semiconductor film is formed thereon, the organic film grows with the residue as a nucleus, so that the crystal grain size of the organic semiconductor film is reduced and semiconductor characteristics are deteriorated.

【００１９】また、前記のように、有機半導体装置では
半導体特性を向上させるために、ゲート絶縁膜の膜厚を
薄くし、印加する電界強度を高くする必要がある。しか
し、絶縁膜を薄くすると、ゲート電極（走査配線）とソ
ース電極並びにドレイン電極（信号配線）との層間リー
ク電流の増大、あるいは、ショートを招くと云う問題が
ある。As described above, in the organic semiconductor device, in order to improve the semiconductor characteristics, it is necessary to reduce the thickness of the gate insulating film and increase the intensity of the applied electric field. However, when the insulating film is made thin, there is a problem that an interlayer leakage current between the gate electrode (scanning wiring) and the source electrode and the drain electrode (signal wiring) increases, or a short circuit occurs.

【００２０】本発明の目的は、有機半導体装置として必
須なコプラナー型の半導体装置の電極形成時のゲート絶
縁膜の表面汚染による半導体特性の低下を防ぐことがで
きる半導体装置の提供にある。An object of the present invention is to provide a semiconductor device capable of preventing deterioration of semiconductor characteristics due to surface contamination of a gate insulating film at the time of forming an electrode of a coplanar type semiconductor device essential as an organic semiconductor device.

【００２１】本発明の他の目的は、上記の有機半導体装
置における有機半導体と実用的なオーミック接合の電極
材料を有する半導体装置の提供にある。Another object of the present invention is to provide a semiconductor device having a practical ohmic junction electrode material with an organic semiconductor in the organic semiconductor device.

【００２２】本発明の他の目的は、上記の有機半導体装
置における、高い半導体特性と層間リーク電流の低減あ
るいはショート防止を両立した素子構造の半導体装置の
提供にある。It is another object of the present invention to provide a semiconductor device having an element structure in which the above-mentioned organic semiconductor device has both high semiconductor characteristics and reduced interlayer leakage current or prevention of short circuit.

【００２３】さらに、本発明の他の目的は、上記の半導
体装置を用いた表示装置を提供することにある。Still another object of the present invention is to provide a display device using the above semiconductor device.

【００２４】[0024]

【課題を解決するための手段】前記の目的を達成する本
発明の要旨は次のとおりである。The gist of the present invention to achieve the above object is as follows.

【００２５】基板の表面にゲート電極、ゲート絶縁層、
ソース電極並びにドレイン電極、および、有機半導体層
の順に形成されたコプラナー型半導体装置において、ゲ
ート絶縁層の表面に１層以上の層間絶縁層を有し、前記
層間絶縁層がチャネル領域において除去された構造とな
っているコプラナー型の半導体装置にある。A gate electrode, a gate insulating layer,
In a coplanar semiconductor device in which a source electrode, a drain electrode, and an organic semiconductor layer are formed in this order, the gate insulating layer has one or more interlayer insulating layers on its surface, and the interlayer insulating layer is removed in a channel region. In a coplanar type semiconductor device having a structure.

【００２６】ゲート絶縁層の表面に１層以上の層間絶縁
層を有し、前記層間絶縁層のチャネル部における厚さ
が、前記ソース電極あるいは前記ドレイン電極下の層間
絶縁膜の厚さより小さくなっているコプラナー型半導体
装置にある。[0026] One or more interlayer insulating layers are provided on the surface of the gate insulating layer, and the thickness of the interlayer insulating layer in the channel portion is smaller than the thickness of the interlayer insulating film below the source electrode or the drain electrode. Coplanar semiconductor device.

【００２７】前記ゲート絶縁層、ソース電極、および、
ドレイン電極上に配向制御層を有するコプラナー型半導
体装置にある。The gate insulating layer, the source electrode, and
In a coplanar semiconductor device having an orientation control layer on a drain electrode.

【００２８】また、ソース電極並びにドレイン電極にア
モルファス透明導電体を用いることができ、半導体装置
の非チャネル領域に、前記ゲート絶縁層と前記ソース電
極並びにドレイン電極の間に層間絶縁膜を有し、前記ソ
ース電極並びにドレイン電極の一部が前記ゲート絶縁層
に接するコプラナー型半導体装置にある。Further, an amorphous transparent conductor can be used for the source electrode and the drain electrode, and an interlayer insulating film is provided between the gate insulating layer and the source electrode and the drain electrode in a non-channel region of the semiconductor device. In the coplanar semiconductor device, part of the source electrode and the drain electrode is in contact with the gate insulating layer.

【００２９】画素電極の輪郭を形成する辺の内少なくと
も２辺以上を、前記半導体装置のドレイン電極のチャネ
ル領域に用いる。At least two sides forming the contour of the pixel electrode are used as a channel region of a drain electrode of the semiconductor device.

【００３０】上記のコプラナー型半導体装置を用いた表
示装置にある。特に、液晶材料を表示部に用いた液晶表
示装置、並びに、前記の半導体装置を具備したアクティ
ブマトリクス基板を用いた表示装置にある。A display device using the above coplanar semiconductor device is provided. In particular, the present invention relates to a liquid crystal display device using a liquid crystal material for a display portion and a display device using an active matrix substrate provided with the semiconductor device.

【００３１】ここで云うコプラナー型半導体装置とは、
基板上に導電ゲート電極、ゲート絶縁層、水平に間隔を
置くソース電極並びにドレイン電極、および、有機半導
体層の順に形成される。The coplanar semiconductor device referred to here is:
A conductive gate electrode, a gate insulating layer, horizontally spaced source and drain electrodes, and an organic semiconductor layer are formed on a substrate in this order.

【００３２】ゲート電極に印加される電圧の極性に応じ
て、ソース電極とドレイン電極の間の領域にあり、ゲー
ト電極上部のゲート絶縁層と有機半導体層の界面におけ
るキャリアが蓄積状態あるいは空乏状態となり、ソース
電極、ドレイン電極間の電流を変調する。上記電流が流
れる部分がチャネル領域である。Depending on the polarity of the voltage applied to the gate electrode, carriers in the region between the source electrode and the drain electrode and at the interface between the gate insulating layer and the organic semiconductor layer above the gate electrode enter an accumulation state or a depletion state. Modulates the current between the source electrode and the drain electrode. The portion where the current flows is a channel region.

【００３３】本発明の基板としては、絶縁性の材料であ
れば広い範囲から選択することが可能である。具体的に
は、ガラス、アルミナ焼結体等の無機材料、ポリイミド
膜、ポリエステル膜、ポリエチレン膜、ポリフェニルレ
ンスルフィド膜、ポリパラキシレン膜等の各種絶縁性プ
ラスチック等が使用可能である。The substrate of the present invention can be selected from a wide range as long as it is an insulating material. Specifically, inorganic materials such as glass and sintered alumina, various insulating plastics such as a polyimide film, a polyester film, a polyethylene film, a polyphenylene sulfide film, and a polyparaxylene film can be used.

【００３４】ゲート電極材料としては、既存のホトリソ
グラフィ法を用いて電極形成が可能な金、白金、パラジ
ウム、アルミニウム、インジウム、クロム、モリブテ
ン、ニッケル等や、これら金属を用いた合金、ポリシリ
コン、アモルファスシリコン、錫酸化物、酸化インジウ
ム、インジウム・錫酸化物（ＩＴＯ）等の無機材料が望
ましい。As the gate electrode material, gold, platinum, palladium, aluminum, indium, chromium, molybdenum, nickel, etc., which can be formed by an existing photolithography method, alloys using these metals, polysilicon, Inorganic materials such as amorphous silicon, tin oxide, indium oxide, and indium tin oxide (ITO) are desirable.

【００３５】また、形成プロセスが簡便な塗布法を用い
たポリアニリン、ポリチオフェン等の有機材料、導電性
材料を配合したインクが望ましい。Further, it is desirable to use an ink in which an organic material such as polyaniline or polythiophene or a conductive material is blended using a coating method whose formation process is simple.

【００３６】ゲート絶縁膜の材料としては、ポリクロロ
ピレン、ポリエチレンテレフタレート、ポリオキシメチ
レン、ポリビニルクロライド、ポリフッ化ビニリデン、
シアノエチルプルラン、ポリメチルメタクリレート、ポ
リサルフォン、ポリカーボネート、ポリイミド等が挙げ
られる。As materials for the gate insulating film, polychloropyrene, polyethylene terephthalate, polyoxymethylene, polyvinyl chloride, polyvinylidene fluoride,
Examples include cyanoethyl pullulan, polymethyl methacrylate, polysulfone, polycarbonate, and polyimide.

【００３７】また、ＣＶＤ法を用いるＳｉＯ₂、Ｓｉ
Ｎ_x、Ａｌ₂Ｏ₃等の無機材料も可能である。Further, SiO ₂ , Si using the CVD method
Inorganic materials such as N _x and Al ₂ O ₃ are also possible.

【００３８】上記の材料は、２種以上併用しても差し支
えない。特に、作製工程を脱ＣＶＤ工程にするため、塗
布法で作製し得る絶縁材料が望ましい。塗布法の具体的
な手法としては、スピンコート法、キャスト法、引き上
げ法等が挙げられる。The above materials may be used in combination of two or more. In particular, an insulating material that can be manufactured by a coating method is preferable because the manufacturing process is a de-CVD process. Specific examples of the coating method include a spin coating method, a casting method, and a pulling method.

【００３９】また、有機半導体装置の移動度は電界強度
に依存するため、膜厚は５０〜２００ｎｍが望ましい。
そのため、絶縁耐圧は２ＭＶ／ｃｍ以上が望ましい。Since the mobility of the organic semiconductor device depends on the electric field intensity, the thickness is desirably 50 to 200 nm.
Therefore, the withstand voltage is desirably 2 MV / cm or more.

【００４０】ほとんどの有機半導体において電荷を輸送
するキャリアがホールである。そのため、本発明で用い
るソース電極およびドレイン電極の材料としては、仕事
関数の大きい金属が望ましい。これらの金属は、半導体
層とオーミック接触をとることが可能となる。仕事関数
は４.６〜５.２ｅＶが望ましい。具体的には、金、白
金、透明導電膜が挙げられる。In most organic semiconductors, holes are carriers that transport charges. Therefore, as a material of the source electrode and the drain electrode used in the present invention, a metal having a large work function is desirable. These metals can make ohmic contact with the semiconductor layer. The work function is desirably 4.6 to 5.2 eV. Specific examples include gold, platinum, and a transparent conductive film.

【００４１】ここで云う仕事関数とは、固体内の電子１
個を表面直上の真空中に取り出すのに要する最小エネル
ギー値と定義する。測定方法は、試料に高真空中で光を
照射して放出される電子を計測する。放出された光電子
の飽和電流密度ｉと仕事関数Ψの間には次の関係式
（１）が成立する。The work function referred to here is an electron 1 in a solid.
It is defined as the minimum energy value required to remove an individual into a vacuum just above the surface. The measurement method measures electrons emitted by irradiating a sample with light in a high vacuum. The following relational expression (1) holds between the saturation current density i of the emitted photoelectrons and the work function Ψ.

【００４２】[0042]

【数１】 ｉ＝Ｂ(kＴ)²ｆ〔(ｈν−Ψ)／kＴ〕 …（１） ここで、Ｂは定数、ｋはボルツマン定数、Ｔは測定温
度、Ｈνは入射した光子のエネルギー、ｆ(x)は試料に
依存した関数である。仕事関数は飽和電流密度ｉと電流
のバックグランドの交差点におけるエネルギーとして求
められる。ｆ(x)はｈν＝Ψ近傍では、式（２）と近似
されるため、外挿して交点を求める。I = B (kT) ² f [(hν−Ψ) / kT] (1) where B is a constant, k is a Boltzmann constant, T is a measured temperature, Hν is the energy of an incident photon, f (x) is a function depending on the sample. The work function is obtained as the energy at the intersection of the saturation current density i and the background of the current. Since f (x) is approximated by the equation (2) in the vicinity of hν = Ψ, the intersection is obtained by extrapolation.

【００４３】[0043]

【数２】 (Equation 2)

【００４４】別の測定方法としては大気測定方法があ
る。即ち、試料に大気中で光を照射して放出される電子
により発生する陰イオンを計測する（Ｊapanese Ｊourn
al ofＡpplied Ｐhysics．Vol.24，284〜288(1985)）。
この手法は、前記の真空中での測定方法と比べて、０.
１〜０.２ｅＶ程度の差が生ずる。As another measuring method, there is an atmospheric measuring method. That is, the sample is irradiated with light in the atmosphere to measure anions generated by electrons emitted from the sample (Japanese Journal).
al of Applied Physics. Vol. 24, 284-288 (1985)).
This method is more effective than the above-described measurement method in a vacuum.
A difference of about 1 to 0.2 eV occurs.

【００４５】実用的なソース電極並びにドレイン電極材
料としては、ＩＴＯ透明導電膜、インジウム・亜鉛酸化
物（ＩＤＩＸＯ）透明導電膜が挙げられる。透明導電膜
の製法は、スパッタリング法、電子ビーム（ＥＢ）蒸着
法が挙げられる。Examples of practical source and drain electrode materials include an ITO transparent conductive film and an indium zinc oxide (IDIXO) transparent conductive film. Examples of the method for producing the transparent conductive film include a sputtering method and an electron beam (EB) evaporation method.

【００４６】ＩＴＯ透明導電膜、ＩＤＩＸＯ透明導電膜
の仕事関数は、成膜時、それぞれ４.６ｅＶ、４.８ｅＶ
である。ＵＶ照射、酸素プラズマ処理により、それぞ
れ、５.１ｅＶ、５.２ｅＶまで増大させることが可能で
ある。The work functions of the ITO transparent conductive film and the IDIXO transparent conductive film were 4.6 eV and 4.8 eV, respectively, at the time of film formation.
It is. UV irradiation and oxygen plasma treatment can increase the energy to 5.1 eV and 5.2 eV, respectively.

【００４７】有機半導体材料としては、π電子共役系の
芳香族化合物、鎖式化合物、有機顔料、有機けい素化合
物等が望ましい。作製法としては、スピンコート法、キ
ャスト法、引き上げ法等が挙げられる。具体的な有機半
導体材料としては、ペンタセン、テトラセン、チオフェ
ンオリゴマ誘導体、フェニレン誘導体、フタロシアニン
化合物、ポリアセチレン誘導体、ポリチオフェン誘導
体、シアニン色素等が挙げられる。As the organic semiconductor material, a π-electron conjugated aromatic compound, a chain compound, an organic pigment, an organic silicon compound and the like are desirable. Examples of the manufacturing method include a spin coating method, a casting method, and a pulling method. Specific examples of the organic semiconductor material include pentacene, tetracene, a thiophene oligomer derivative, a phenylene derivative, a phthalocyanine compound, a polyacetylene derivative, a polythiophene derivative, and a cyanine dye.

【００４８】層間絶縁層とは、ゲート絶縁膜上に形成さ
れるソース電極並びにドレイン電極を形成する際、ゲー
ト電極表面の汚染を防ぐことを目的とする。そのため、
層間絶縁膜は、ソース電極並びにドレイン電極形成前に
ゲート絶縁膜上に形成し、ソース電極並びにドレイン電
極形成後、チャネル領域上方に位置する部分を完全に除
去あるいは一部を除去することが望ましい。また、除去
される絶縁膜の領域は、ゲート電極サイズと同等が望ま
しい。The purpose of the interlayer insulating layer is to prevent contamination of the surface of the gate electrode when forming the source electrode and the drain electrode formed on the gate insulating film. for that reason,
It is preferable that the interlayer insulating film is formed on the gate insulating film before the formation of the source electrode and the drain electrode, and that after the formation of the source electrode and the drain electrode, a portion located above the channel region is completely or partially removed. The region of the insulating film to be removed is desirably equal to the size of the gate electrode.

【００４９】上記絶縁膜材料としては、ＳｉＯ、ＳｉＮ
_x、Ａｌ₂Ｏ₃等の無機材料やポリクロロピレン、ポリエ
チレンテレフタレート、ポリオキシメチレン、ポリビニ
ルクロライド、ポリフッ化ビニリデン、シアノエチルプ
ルラン、ポリメチルメタクリレート、ポリスルホン、ポ
リカーボネート、ポリイミド等の有機材料が挙げられ
る。As the material of the insulating film, SiO, SiN
_x , inorganic materials such as Al ₂ O ₃ , and organic materials such as polychloropyrene, polyethylene terephthalate, polyoxymethylene, polyvinyl chloride, polyvinylidene fluoride, cyanoethyl pullulan, polymethyl methacrylate, polysulfone, polycarbonate, and polyimide.

【００５０】配向制御層は、アモルファス透明導電体ソ
ース電極並びにドレイン電極をゲート基板上に形成後、
ゲート絶縁膜、ソース電極およびドレイン電極上に形成
することが望ましい。また、ソース電極並びにドレイン
電極と有機半導体のオーミック接触を妨げない範囲の膜
厚、０.５〜１０ｎｍが望ましい。After forming the amorphous transparent conductor source electrode and the drain electrode on the gate substrate,
It is preferable to form the gate insulating film over the source electrode and the drain electrode. Further, the thickness is preferably 0.5 to 10 nm in a range that does not prevent ohmic contact between the source electrode and the drain electrode and the organic semiconductor.

【００５１】ここで云うアクティブマトリクス基板を用
いた表示装置とは、表示部を構成している画素毎にアク
ティブマトリクス素子が付加され、これを通して画素に
電圧または電流が印加されるものである。The display device using an active matrix substrate referred to here is one in which an active matrix element is added to each pixel constituting the display section, and a voltage or current is applied to the pixels through the active matrix element.

【００５２】アクティブマトリクス表示装置の駆動法と
しては以下の方式が取られる。ｎ行の走査線とｍ列の信
号線からなるｎ×ｍマトリクス配線の交点に、ＴＦＴ等
のアクティブマトリクス素子が設けられ、ＴＦＴのゲー
ト電極は走査線に、ドレイン電極は信号線に、ソース電
極は画素電極にそれぞれ接続される。The following method is used for driving the active matrix display device. An active matrix element such as a TFT is provided at an intersection of an n × m matrix wiring composed of n rows of scanning lines and m columns of signal lines. The gate electrode of the TFT is a scanning line, the drain electrode is a signal line, and the source electrode is a source electrode. Are respectively connected to the pixel electrodes.

【００５３】走査線にはアドレス信号、信号線には表示
信号が供給され、オン／オフ信号が乗畳されたアドレス
信号で制御されるＴＦＴスイッチを介して、画素電極上
の液晶を動作させる。An address signal is supplied to the scanning line, and a display signal is supplied to the signal line. The liquid crystal on the pixel electrode is operated via a TFT switch controlled by an address signal on which an on / off signal is superimposed.

【００５４】上記のように、有機半導体装置をスイッチ
ング素子に適用した場合、製造プロセスが簡易化され
る。As described above, when the organic semiconductor device is applied to a switching element, the manufacturing process is simplified.

【００５５】[0055]

【発明の実施の形態】まず、後述の実施例で用いる蒸着
膜と塗布膜製法について実験例１および２として説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a description will be given of Experimental Examples 1 and 2 with respect to a method for producing a deposited film and a coating film used in Examples described later.

【００５６】（実験例 １）実施例１で半導体層に用い
るペンタセン蒸着膜の製法を説明する。(Experimental Example 1) A method of manufacturing a pentacene vapor-deposited film used for a semiconductor layer in Example 1 will be described.

【００５７】基板には以下の条件で作製した熱酸化膜
（ＳｉＯ₂）付シリコン基板を用いた。結晶軸が＜１１
１＞で、ボロンを高濃度にドープして抵抗率を０.１〜
１ΩｃｍにしたＰ型Ｓｉ基板上に、熱酸化法により膜厚
１００ｎｍのＳｉＯ₂膜を形成した。酸化条件は炉の温
度を９５０℃にし、Ｈ₂／Ｏ₂の流入比を０.５６とし
た。As the substrate, a silicon substrate with a thermal oxide film (SiO ₂ ) manufactured under the following conditions was used. Crystal axis <11
1>, boron is doped at a high concentration to increase the resistivity to 0.1 to 1.0.
An SiO ₂ film having a thickness of 100 nm was formed on a P-type Si substrate having a thickness of 1 Ωcm by a thermal oxidation method. The oxidation conditions were as follows: the furnace temperature was 950 ° C., and the inflow ratio of H ₂ / O ₂ was 0.56.

【００５８】基板の洗浄工程は以下の通りである。基板
を純度９９％以上のアセトン中で超音波洗浄を５分間行
い、次いで、純水中で超音波洗浄を５分間行う工程を各
２回実施した。The cleaning process of the substrate is as follows. The substrate was subjected to ultrasonic cleaning in acetone having a purity of 99% or more for 5 minutes, and then ultrasonic cleaning in pure water for 5 minutes was performed twice each.

【００５９】洗浄後、基板表面上に残った純水をＮ₂ガ
スで吹き払った後、波長１８４.９ｎｍ、２５３.７ｎｍ
のＵＶ光（強度６５ｍＷ）を１５秒間照射し、有機汚染
物を除去した。次に、ＳｉＯ₂膜表面上の水分除去およ
びＵＶ照射によるＳｉＯ₂膜中に注入されたキャリアを
熱緩和させるため、Ｎ₂雰囲気下、２５０℃の炉中で１
時間熱した。After the cleaning, the pure water remaining on the substrate surface was blown off with N ₂ gas, and the wavelength was 184.9 nm, 253.7 nm.
UV light (intensity 65 mW) for 15 seconds to remove organic contaminants. Next, in order to remove moisture on the surface of the SiO ₂ film and to thermally relax the carriers injected into the SiO ₂ film by UV irradiation, 1 hour in a furnace at 250 ° C. under an N ₂ atmosphere.
Heated for hours.

【００６０】蒸着膜の原料に用いるぺンタセンは、市販
の粉末を昇華法により精製したものを用いた。ペンタセ
ン蒸着膜は、拡散ポンプで真空排気を行う真空蒸着装置
を用いて形成した。ペンタセン蒸着膜の作製条件は以下
の通りである。As the pentacene used as a raw material for the vapor-deposited film, a commercially available powder purified by a sublimation method was used. The pentacene vapor-deposited film was formed using a vacuum vapor-deposition device that evacuated the air with a diffusion pump. The conditions for producing the pentacene vapor-deposited film are as follows.

【００６１】蒸着装置チャンバー内の到達真空度は、３
〜５×１０~⁶Ｔorrに設定した。前記ペンタセン粉末を
Ｍｏ金属製抵抗加熱用ボートに乗せ、ボート上約３０ｃ
ｍの位置にＳｉ基板を設置し、ボートを約２００℃に加
熱してペンタセンを昇華させて蒸着する。基板とほぼ同
じ高さに水晶振動子を置き、振動子の共鳴周波数の変化
から、膜厚および蒸着速度を算出した。ペンタセン蒸着
膜の膜厚は５０〜２５０ｎｍにした。なお、蒸着速度は
０.１〜０.３ｎｍ／秒にした。The ultimate vacuum degree in the vapor deposition apparatus chamber is 3
５5 × 10 ~ ⁶ Torr. Put the pentacene powder on a Mo metal resistance heating boat and place it on the boat for about 30c.
An Si substrate is placed at a position of m, and the boat is heated to about 200 ° C. to sublimate pentacene for vapor deposition. The quartz oscillator was placed at substantially the same height as the substrate, and the film thickness and the deposition rate were calculated from changes in the resonance frequency of the oscillator. The thickness of the pentacene vapor-deposited film was 50 to 250 nm. In addition, the vapor deposition rate was set to 0.1 to 0.3 nm / sec.

【００６２】ペンタセン蒸着膜の結晶構造の評価を広角
Ｘ線測定により行った。Ｘ線として、波長０.１５４０
６ｎｍのＣｕＫ−α線を用いた。Ｘ線の管電圧は１５０
ｋＶ、管電流は１５０ｍＡとした。試料とＸ線源との間
にスリットを設け、試料表面でのＸ線断面が２×２ｍｍ
²となるように設定した。The crystal structure of the pentacene vapor-deposited film was evaluated by wide-angle X-ray measurement. As X-rays, wavelength 0.1540
A 6 nm CuK-α ray was used. X-ray tube voltage is 150
kV and the tube current were 150 mA. A slit is provided between the sample and the X-ray source, and the X-ray cross section on the sample surface is 2 × 2 mm
^It was set to be ² .

【００６３】広角ゴニオメータを用いて、入射Ｘ線光路
と基板面のなす角をθ、検出器へ向かう反射光路と入射
Ｘ線光路のなす角が２θとなる対称反射測定の配置に設
定した。検出器には、シンチレーションカウンタを用い
た。走査範囲は、θ：１.５〜１５°であり、ステップ
幅は０.０２°である。各測定点での、サンプリング時
間は５秒である。Using a wide-angle goniometer, the angle between the incident X-ray light path and the substrate surface was set to θ, and the angle between the reflected light path toward the detector and the incident X-ray light path was set to 2θ for symmetrical reflection measurement. A scintillation counter was used as a detector. The scanning range is θ: 1.5 to 15 °, and the step width is 0.02 °. The sampling time at each measurement point is 5 seconds.

【００６４】図１４にペンタセン蒸着膜の広角Ｘ線の結
果を示す。１.５７ｎｍの面間隔に対応するピークが、
それぞれ２θ＝５.６°、１１.４°、１７.１°、２３.
０°、２８.０°と５次回折まで観測された。また、１.
４９ｎｍの面間隔に対応するピークが、それぞれ２θ＝
６.０°、１２.１°、１８.３°と３次まで観測され
た。FIG. 14 shows the result of wide-angle X-ray of the pentacene vapor-deposited film. The peak corresponding to the 1.57 nm interplanar spacing is
2θ = 5.6 °, 11.4 °, 17.1 °, 23.2.
0 ° and 28.0 ° were observed up to the fifth diffraction order. Also, 1.
Peaks corresponding to the interplanar spacing of 49 nm are 2θ =
6.0 °, 12.1 ° and 18.3 ° were observed up to the third order.

【００６５】図１５に、ＡＦＭ法によるペンタセン蒸着
膜の表面状態を示す。粒径が１〜１.５μｍの樹枝状結
晶粒が観測された。樹枝状結晶粒は、基板表面において
ペンタセン分子が安定な位置に取り込まれる時間と比べ
て、拡散する時間が長い拡散律速成長の条件で形成され
る。FIG. 15 shows a surface state of a pentacene vapor-deposited film by the AFM method. Dendritic crystal grains having a particle size of 1 to 1.5 μm were observed. The dendritic crystal grains are formed under the condition of diffusion-controlled growth in which the diffusion time is longer than the time during which the pentacene molecule is taken into a stable position on the substrate surface.

【００６６】次に、逆スタガー構造ＴＦＴを作製し、ペ
ンタセン蒸着膜の半導体特性を調べた。上述した条件
で、ペンタセン蒸着膜をＳｉＯ₂付Ｓｉ基板上に形成
し、その上にマスク蒸着法を用いて１対のＩＴＯ膜電極
を形成した。電極サイズは５００×２００μｍ²、電極
間隔は２００μｍに設定した。この構造では、Ｓｉ基板
がゲート電極、熱ＳｉＯ₂膜がゲート絶縁膜に対応す
る。Next, an inverted stagger structure TFT was manufactured, and the semiconductor characteristics of the pentacene vapor-deposited film were examined. Under the above conditions, a pentacene vapor-deposited film was formed on a Si substrate with SiO ₂ , and a pair of ITO film electrodes was formed thereon by using a mask vapor deposition method. The electrode size was set to 500 × 200 μm ² and the electrode interval was set to 200 μm. In this structure, the Si substrate corresponds to the gate electrode, and the thermal SiO ₂ film corresponds to the gate insulating film.

【００６７】図１６にＶ_g−Ｉ_d曲線を示す。Ｖ_g＝０Ｖ
付近で、Ｖ_gが正の領域から負の領域に変化すると共
に、急激にオフ状態からオン状態にスイッチングする特
性を示した。飽和領域の傾きから移動度を算出すると、
０.１３ｃｍ²／Ｖsであった。電流のオンオフ比も０.８
×１０⁶と高い値を示した。FIG. 16 shows a V _g -I _d curve. V _g = 0V
Near, V _g is with changes from a positive region to a negative region, suddenly shows characteristics of switching from the OFF state to the ON state. When calculating the mobility from the slope of the saturation region,
0.13 cm ² / Vs. Current on / off ratio is 0.8
The value was as high as × 10 ⁶ .

【００６８】次に、コプラナー構造におけるペンタセン
蒸着膜の半導体特性を調べた。コプラナー構造では、Ｓ
ｉＯ₂付Ｓｉ基板上にＩＴＯ電極、ペンタセン蒸着膜の
順に形成する。ＩＴＯ電極形成後、ＳｉＯ₂膜表面を観
察したところ、１０ｎｍ程度の粒径のＩＴＯ残渣が観測
された。残渣密度は約４個／μｍ²であった。Next, the semiconductor characteristics of the pentacene deposited film in the coplanar structure were examined. In the coplanar structure, S
An ITO electrode and a pentacene vapor-deposited film are formed in this order on a Si substrate with iO ₂ . When the surface of the SiO ₂ film was observed after the formation of the ITO electrode, an ITO residue having a particle size of about 10 nm was observed. The residue density was about 4 / μm ² .

【００６９】次に、その上に形成したペンタセン蒸着膜
の表面形態を図１７に示す。図１５と比べて、ペンタセ
ン結晶粒の粒径が小さく５００ｎｍ以下であった。結晶
粒密度は約１０個／μｍ²であった。Next, FIG. 17 shows the surface form of the pentacene vapor-deposited film formed thereon. Compared to FIG. 15, the particle size of the pentacene crystal grains was small and was 500 nm or less. The crystal grain density was about 10 / μm ² .

【００７０】Ｖ_g−Ｉ_d測定の結果を図１８に示す。移動
度は、１０~³ｃｍ²／Ｖsとなり、約２桁小さくなった。FIG. 18 shows the result of the V _g -I _d measurement. The mobility was 10 to ³ cm ² / Vs, about two orders of magnitude lower.

【００７１】以上から、ペンタセン蒸着膜は表面上のＩ
ＴＯ残渣により結晶粒の成長が妨げられ、それにより半
導体特性が低下することが分かった。From the above, it is clear that the pentacene vapor-deposited film has
It has been found that the TO residue hinders the growth of crystal grains, thereby deteriorating the semiconductor characteristics.

【００７２】（実験例 ２）次に、実施例２〜６で半導
体層に用いるチオフェンオリゴマ誘導体塗布膜の製法を
説明する。チオフェンオリゴマ誘導体は、６員環チオフ
ェンオリゴマを骨格とし、両端にヘキシル基を付加した
化合物である。(Experimental Example 2) Next, a method for producing a thiophene oligomer derivative coating film used for a semiconductor layer in Examples 2 to 6 will be described. The thiophene oligomer derivative is a compound having a six-membered ring thiophene oligomer as a skeleton and hexyl groups added to both ends.

【００７３】試料の合成は、文献（Ｆ．Ｇanier，et.al
Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ.，Ｖol.115，p.p.8716
〜8721(1993)）に従って行った。The synthesis of the sample is described in the literature (F. Ganier, et.
J. Am. Chem. Soc., Vol. 115, pp8716
87 8721 (1993)).

【００７４】上記合成方法で作製したチオフェンオリゴ
マ誘導体を昇華法により精製した。The thiophene oligomer derivative prepared by the above synthesis method was purified by a sublimation method.

【００７５】チオフェンオリゴマ誘導体塗布膜はキャス
ト法を用いて作製した。溶媒は、テトラヒドラフルラン
（ＴＨＦ）を用い、溶液温度を約６０℃にし、濃度を１
重量％に調合した。基板温度を４０℃にし、約６０℃に
熱したガラス製スポイトを用いてＴＨＦ溶液を基板全面
に滴下した。滴下後約１分で、溶液は蒸発し基板全面に
薄膜が形成された。溶液の濃度を０.１〜５重量％の範
囲に調合し、膜厚を５０〜２５０ｎｍにした。The coating film of the thiophene oligomer derivative was prepared by a casting method. The solvent used was tetrahydraflurane (THF), the solution temperature was about 60 ° C., and the concentration was 1%.
% By weight. The substrate temperature was set to 40 ° C., and a THF solution was dropped on the entire surface of the substrate using a glass dropper heated to about 60 ° C. About 1 minute after the dropping, the solution evaporated and a thin film was formed on the entire surface of the substrate. The concentration of the solution was adjusted in the range of 0.1 to 5% by weight, and the film thickness was adjusted to 50 to 250 nm.

【００７６】チオフェンオリゴマ塗布膜の結晶構造評価
に、広角Ｘ線測定を行った。測定条件は実験例１と同等
である。３.６ｎｍの面間隔に対応するピークが、それ
ぞれ、２θ＝５.６°、１１.４°と２次回折まで観測さ
れた。実験例１と同様（００ｌ）（ｌ＝１，２）に対応
する。For evaluation of the crystal structure of the thiophene oligomer coating film, wide-angle X-ray measurement was performed. The measurement conditions are the same as in Experimental Example 1. Peaks corresponding to the 3.6 nm interplanar spacing were observed at 2θ = 5.6 ° and 11.4 °, respectively, up to the second diffraction order. This corresponds to (001) (l = 1, 2) as in Experimental Example 1.

【００７７】実験例１と同様にＡＦＭ法によるチオフェ
ンオリゴマ蒸着膜の表面状態を調べたところ、粒径０.
８μｍ程度の樹枝状結晶粒が観測された。When the surface state of the thiophene oligomer vapor-deposited film was examined by the AFM method in the same manner as in Experimental Example 1, the particle size was found to be 0.3.
Dendritic crystal grains of about 8 μm were observed.

【００７８】次に、チオフェンオリゴマ誘導体塗布膜の
半導体特性を評価した。実験例１と同様に、逆スタガー
構造ＴＦＴを作製し、Ｖ_g−Ｉ_d曲線から移動度を算出す
ると、１０~²ｃｍ²／Ｖsであった。Next, the semiconductor characteristics of the thiophene oligomer derivative coated film were evaluated. In the same manner as in Experimental Example 1, to prepare a reverse stagger structure TFT, calculating the mobility from the V _g -I _d curve was 10 ~ ² cm ² / Vs.

【００７９】実験例１で半導体層に用いたペンタセン蒸
着膜ＴＦＴと比べて、移動度が約１桁低下した。これ
は、材料の特性の差に加えて、半導体膜の成膜性に起因
する。即ち、ペンタセン蒸着膜では、広角Ｘ線測定にお
いて、５次まで高次のピークが観測されたのに対して、
チオフェンオリゴマ塗布膜では、２次の回折ピークまで
しか観測されなかった。The mobility was reduced by about one digit as compared with the pentacene vapor-deposited film TFT used for the semiconductor layer in Experimental Example 1. This is due to the film forming property of the semiconductor film in addition to the difference in material properties. That is, in the pentacene vapor-deposited film, high-order peaks up to the fifth order were observed in wide-angle X-ray measurement,
In the thiophene oligomer coating film, only the second diffraction peak was observed.

【００８０】塗布膜においても、溶液濃度、溶媒の種
類、基板温度を最適化することにより蒸着膜並の成膜性
を達成できる。In the case of a coating film, a film forming property comparable to that of a deposited film can be achieved by optimizing the solution concentration, the type of solvent, and the substrate temperature.

【００８１】また、コプラナー構造を用いたチオフェン
オリゴマ誘導体塗布膜ＴＦＴを作製し評価したところ、
移動度が１０~⁴ｃｍ²／Ｖsと小さくなり、半導体特性が
低下した。これは、実験例１と同様に電極形成時のゲー
ト絶縁膜表面汚染に起因する。A thiophene oligomer derivative coated film TFT using a coplanar structure was prepared and evaluated.
The mobility was reduced to 10 to ⁴ cm ² / Vs, and the semiconductor characteristics were reduced. This is due to the gate insulating film surface contamination at the time of electrode formation, as in Experimental Example 1.

【００８２】〔実施例 １〕本発明による半導体装置の
実施例について、図１，図２により説明する。[Embodiment 1] An embodiment of a semiconductor device according to the present invention will be described with reference to FIGS.

【００８３】図１に本発明による半導体装置の模式断面
図と真上からみた図を、また、図２は本発明による半導
体装置の作製工程を示すフロー図を示す。FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the present invention and a diagram seen from directly above, and FIG. 2 is a flow chart showing a manufacturing process of the semiconductor device according to the present invention.

【００８４】図１において、１０１はガラス基板、１０
２はゲート電極、１０３はゲート絶縁層、１０４は層間
絶縁層、１０５はソース電極、１０６はドレイン電極、
１０７は有機半導体層、１０８は層間絶縁層１０４の除
去した領域である。図２において、１１１はゲート電極
形成工程、１１２はゲート絶縁層形成工程、１１３は層
間絶縁層形成工程、１１４はソース電極並びにドレイン
電極形成工程、１１５は層間絶縁層パターン化工程、１
１６は有機半導体層形成工程である。In FIG. 1, 101 is a glass substrate, 10
2 is a gate electrode, 103 is a gate insulating layer, 104 is an interlayer insulating layer, 105 is a source electrode, 106 is a drain electrode,
Reference numeral 107 denotes an organic semiconductor layer, and reference numeral 108 denotes a region from which the interlayer insulating layer 104 has been removed. 2, reference numeral 111 denotes a gate electrode forming step, 112 denotes a gate insulating layer forming step, 113 denotes an interlayer insulating layer forming step, 114 denotes a source electrode and a drain electrode forming step, 115 denotes an interlayer insulating layer patterning step,
Reference numeral 16 denotes an organic semiconductor layer forming step.

【００８５】コーニングガラス１７３７のガラス基板１
０１上に厚さ約１００ｎｍのＣｒＭｏ膜をスパッタリン
グ法により形成する。次に、ホトリソグラフィ工程によ
りＣｒＭｏ膜をパターン化してゲート電極１０２を形成
する（工程１１１）。Glass substrate 1 of Corning glass 1737
A CrMo film having a thickness of about 100 nm is formed on the substrate 01 by a sputtering method. Next, the gate electrode 102 is formed by patterning the CrMo film by a photolithography process (step 111).

【００８６】その上に、ゲート絶縁膜１０３として、東
燃社製ポリシラザン（ＳＯＧ）塗布膜を作製する（工程
１１２）。作製法にはスピンコート法を用い、キシレン
を溶媒として１重量％濃度に希釈した溶液を用いた。回
転数を４０００ｒｐｍ、回転時間を２０秒間とし、塗布
膜を作製した。Then, a polysilazane (SOG) coating film manufactured by Tonen Corporation is formed as the gate insulating film 103 (step 112). A spin coating method was used for the preparation, and a solution diluted to a concentration of 1% by weight using xylene as a solvent was used. The rotation speed was set to 4000 rpm and the rotation time was set to 20 seconds to form a coating film.

【００８７】次に、窒素雰囲気下、６００℃、１時間の
条件で塗布膜を焼成した。ＳＯＧ絶縁膜の膜厚は１００
ｎｍであった。Next, the coating film was fired under a nitrogen atmosphere at 600 ° C. for one hour. The thickness of the SOG insulating film is 100
nm.

【００８８】その上に、層間絶縁膜１０４としてポリイ
ミド塗布膜を形成する（工程１１３）。ポリイミド膜は
（株）日立化成デュポンマイクロシステムズ社製の自己
（薄膜）非感光性ポリイミド（型番：ＰＩＸ−１４０
０）を用いた。A polyimide coating film is formed thereon as the interlayer insulating film 104 (step 113). The polyimide film is a self (thin) non-photosensitive polyimide (model number: PIX-140) manufactured by Hitachi Chemical DuPont Microsystems.
0) was used.

【００８９】膜作製法にはスピンコート法を用い、ＮＭ
Ｐを溶媒として２倍希釈した溶液を用いた。始めに回転
数５００ｒｐｍ、回転時間１０秒の条件で溶液を基板全
面に拡散させ、次に、本成膜として回転数６０００ｒｐ
ｍ、回転時間３０秒の条件でポリイミド膜を形成した。
その後、基板を大気下のホットプレート上に置き、ベー
ク温度（焼成時間）を、１１０℃（３分）、１９０℃
（３分）、２７０℃（３分）、３５０℃（５分）の順に
昇温して焼成した。ポリイミド膜の膜厚は１００ｎｍで
あった。The film is formed by a spin coating method.
A solution two-fold diluted with P as a solvent was used. First, the solution is diffused over the entire surface of the substrate under the conditions of a rotation speed of 500 rpm and a rotation time of 10 seconds.
m, and a rotation time of 30 seconds to form a polyimide film.
Thereafter, the substrate is placed on a hot plate in the atmosphere, and the baking temperature (firing time) is set to 110 ° C. (3 minutes) and 190 ° C.
(3 minutes) The temperature was increased in the order of 270 ° C. (3 minutes) and 350 ° C. (5 minutes), followed by firing. The thickness of the polyimide film was 100 nm.

【００９０】その上にスパッタリング法を用いて、厚さ
１５０ｎｍのＩＴＯ膜を形成し、ホトリソグラフィ工程
によりパターン化して、ソース電極１０５、ドレイン電
極１０６を形成した（工程１１４）。ソース電極、ドレ
イン電極の大きさは、１０００×５０μｍ²、チャネル
長（Ｌ）、チャネル幅（Ｗ）は、それぞれ１００μｍ、
２０μｍである。An ITO film having a thickness of 150 nm was formed thereon by sputtering, and was patterned by a photolithography process to form a source electrode 105 and a drain electrode 106 (step 114). The size of the source electrode and the drain electrode is 1000 × 50 μm ² , the channel length (L) and the channel width (W) are 100 μm, respectively.
20 μm.

【００９１】次に、ポリイミド層間絶縁膜１０４をパタ
ーン化する（工程１１５）。除去領域１０８の位置は、
図１（ｂ）に示したように、ゲート電極１０２と同心に
あり、サイズは、Ｌ、Ｗのそれぞれ１.２倍の大きさで
ある。但し、ソース電極１０５並びにドレイン電極１０
６下のポリイミド層間絶縁膜１０４は、電極がマスクと
なりパターン化されない。パターン化にはホトリソグラ
フィ工程を用い、液温を３０℃に調節したヒドラジンヒ
メラート／エチレンジアミン（重量比７：３）混合液を
エッチング液として用いた。Next, the polyimide interlayer insulating film 104 is patterned (step 115). The position of the removal area 108 is
As shown in FIG. 1B, it is concentric with the gate electrode 102 and the size is 1.2 times larger than L and W, respectively. However, the source electrode 105 and the drain electrode 10
The polyimide interlayer insulating film 104 below 6 is not patterned using the electrode as a mask. A photolithography process was used for patterning, and a hydrazine hydrate / ethylenediamine (weight ratio 7: 3) mixed solution whose liquid temperature was adjusted to 30 ° C. was used as an etching solution.

【００９２】その上に、有機半導体層１０７として、厚
さ２５０ｎｍのペンタセン蒸着膜を形成する（工程１１
６）。ペンタセン蒸着膜の作製条件は実験例１と同様で
ある。ペンタセン蒸着膜の広角Ｘ線、表面形状も、図１
４、図１５に示した結果と同等であった。以上により有
機半導体装置を完成した。A pentacene vapor-deposited film having a thickness of 250 nm is formed thereon as the organic semiconductor layer 107 (step 11).
6). The conditions for forming the pentacene vapor-deposited film are the same as in Experimental Example 1. The wide-angle X-ray and surface shape of the pentacene vapor deposition film
4. The results were equivalent to those shown in FIG. Thus, the organic semiconductor device was completed.

【００９３】実験例１と同様、Ｖ_g−Ｉ_d測定結果から移
動度を算出すると０.１ｃｍ²／Ｖsであった。As in Experimental Example 1, when the mobility was calculated from the V _g -I _d measurement result, it was 0.1 cm ² / Vs.

【００９４】本実施例では、ソース電極並びにドレイン
電極を形成する前に、ポリイミド層間絶縁膜をゲート絶
縁膜上に形成し、ソース電極並びにドレイン電極形成
後、チャネル領域上部のポリイミド層間絶縁膜を除去
し、ゲート絶縁膜を露出したため、実験例１で示したゲ
ート絶縁膜表面の電極形成による汚染を防止することが
可能となった。そのため、ゲート絶縁膜上に作製したペ
ンタセン蒸着膜は樹枝状結晶形態を示し、サイズも１〜
２μｍとなった。これにより、半導体特性を示す移動度
が０.１ｃｍ²／Ｖsと高い値を示した。この値は、実験
例１の結果とほぼ等しい。In this embodiment, before forming the source electrode and the drain electrode, a polyimide interlayer insulating film is formed on the gate insulating film. After forming the source electrode and the drain electrode, the polyimide interlayer insulating film on the channel region is removed. However, since the gate insulating film was exposed, it was possible to prevent contamination due to electrode formation on the gate insulating film surface shown in Experimental Example 1. Therefore, the pentacene vapor-deposited film formed on the gate insulating film has a dendritic morphology and a size of 1 to 5.
It was 2 μm. As a result, the mobility showing the semiconductor characteristics showed a high value of 0.1 cm ² / Vs. This value is almost equal to the result of Experimental Example 1.

【００９５】また、有機半導体膜はゲート電極と膜厚１
００ｎｍのゲート絶縁膜とを介しているため、有効に電
界強度が加わり、０.１ｃｍ²／Ｖsと高移動度を達成し
た。一方、ソース電極並びにドレイン電極は、ゲート電
極とゲート絶縁膜並びに層間絶縁膜を介しているため層
間リークが抑制される。The organic semiconductor film has a thickness of 1
Because of the interposition with the gate insulating film of 00 nm, the electric field intensity was effectively applied, and a high mobility of 0.1 cm ² / Vs was achieved. On the other hand, since the source electrode and the drain electrode are interposed between the gate electrode, the gate insulating film, and the interlayer insulating film, interlayer leakage is suppressed.

【００９６】〔実施例 ２〕半導体層にチオフェンオリ
ゴマ誘導体塗布膜を適用した半導体装置の実施例を、図
３，図４により説明する。Embodiment 2 An embodiment of a semiconductor device in which a thiophene oligomer derivative coating film is applied to a semiconductor layer will be described with reference to FIGS.

【００９７】図３は本実施例の半導体層装置の模式断面
図と真上から見た図である。また、図４に本実施例の半
導体層装置の作製工程を示す。２０４は配向制御層、２
０７は有機半導体層である。また、２１１はゲート電極
形成工程、２１２はゲート絶縁層形成工程、２１３はソ
ース電極並びにドレイン電極形成工程、２１４は配向制
御層形成工程、２１５は有機半導体層形成工程である。FIG. 3 is a schematic cross-sectional view of the semiconductor layer device of this embodiment and a diagram viewed from directly above. FIG. 4 shows a manufacturing process of the semiconductor layer device of this embodiment. 204 is an orientation control layer, 2
07 is an organic semiconductor layer. Also, 211 is a gate electrode forming step, 212 is a gate insulating layer forming step, 213 is a source electrode and drain electrode forming step, 214 is an orientation control layer forming step, and 215 is an organic semiconductor layer forming step.

【００９８】ガラス基板１０１上にゲート電極１０２、
ゲート絶縁膜１０３を形成する（工程２１１〜２１
２）。作製条件は実施例１と同様である。A gate electrode 102 on a glass substrate 101,
Forming a gate insulating film 103 (steps 211 to 21);
2). The manufacturing conditions are the same as in Example 1.

【００９９】次に、その上にスパッタリング法を用い
て、厚さ１５０ｎｍのＩＴＯ膜を形成し、ホトリソグラ
フィ工程によりパターン化してソース電極１０５、ドレ
イン電極１０６を形成する（工程２１３）。電極サイ
ズ、チャネル長Ｌ、およびチャネル幅Ｗは、実施例１と
同様である。Next, an ITO film having a thickness of 150 nm is formed thereon by sputtering, and is patterned by a photolithography process to form a source electrode 105 and a drain electrode 106 (step 213). The electrode size, the channel length L, and the channel width W are the same as in the first embodiment.

【０１００】その上に、配向制御層２０４としてオクタ
デシルトリクロロシラン（ＯＴＳ）膜を形成する（工程
２１４）。形成方法は以下の通りである。なお、作業は
大気中の水分の影響を除去するため、Ｎ₂パージされた
グローブバック内で行う。An octadecyltrichlorosilane (OTS) film is formed thereon as the orientation control layer 204 (step 214). The forming method is as follows. The work is performed in a glove bag purged with N ₂ to remove the influence of moisture in the atmosphere.

【０１０１】ＯＴＳをｎ−ヘキサデカン溶媒に溶かし、
０.５重量％濃度に調製した。該液に基板を１時間漬浸
後、クロロホルムで基板表面を洗浄し、乾燥Ｎ₂ガスで
乾燥させる。該基板の純水を用いた接触角は１１０°で
あった。また、エリプソ測定から、膜厚は３.２ｎｍで
あった。この値は、ＯＴＳ分子の長さ２.３ｎｍにほぼ
等しい値である。以上から、ＯＴＳ膜はゲート絶縁膜１
０３上にほぼ単分子層を形成している。Dissolve OTS in n-hexadecane solvent,
It was adjusted to a concentration of 0.5% by weight. After immersing the substrate in the liquid for one hour, the substrate surface is washed with chloroform and dried with dry N ₂ gas. The contact angle of the substrate using pure water was 110 °. Further, the film thickness was 3.2 nm from ellipsometry. This value is approximately equal to the length of the OTS molecule of 2.3 nm. From the above, the OTS film is the gate insulating film 1
Almost a monolayer is formed on the substrate 03.

【０１０２】その上に、有機半導体層２０７としてチオ
フェンオリゴマ塗布膜を形成する（工程２１５）。チオ
フェンオリゴマ塗布膜の作製条件並びに結晶構造は実験
例２に示した通りである。チオフェンオリゴマ塗布膜と
ソース電極並びにドレイン電極の間には、ＯＴＳ単層膜
を介しているが、厚さが３.２ｎｍと薄いため、除去し
なくても半導体と電極の直接オーミック接触を取ること
ができる。以上により、有機半導体装置が完成する。A thiophene oligomer coating film is formed thereon as the organic semiconductor layer 207 (step 215). The preparation conditions and crystal structure of the thiophene oligomer coating film are as shown in Experimental Example 2. The OTS monolayer film is interposed between the thiophene oligomer coating film and the source and drain electrodes, but the thickness is as thin as 3.2 nm. Can be. Thus, the organic semiconductor device is completed.

【０１０３】Ｖ_g−Ｉ_d曲線から移動度を算出したとこ
ろ、８×１０~³ｃｍ²／Ｖsと、実験例２の結果に近い値
となった。[0103] was calculated mobility from V _g -I _d curve became a ^{8 × 10 ~ 3 cm 2 /} Vs, a value close to the result of Experimental Example 2.

【０１０４】本実施例では、ソース電極並びにドレイン
電極を形成する際に、実験例１で示したように、ゲート
絶縁膜表面上に１０ｎｍ程度の粒状のＩＴＯ残渣が形成
された。しかし、その上にＯＴＳ処理を行ったため、ゲ
ート絶縁膜およびＩＴＯ残渣上にＯＴＳ単分子層が緻密
に形成された。In this example, when forming the source electrode and the drain electrode, as shown in Experimental Example 1, a granular ITO residue of about 10 nm was formed on the surface of the gate insulating film. However, since the OTS treatment was performed thereon, an OTS monolayer was densely formed on the gate insulating film and the ITO residue.

【０１０５】また、ＯＴＳ単分子層は、基板にほぼ垂直
にヘキシル基がたった配置で配列するため、チオフェン
オリゴマ誘導体分子の配列を制御して、半導体特性を向
上させた。そのため、その上に形成されたチオフェンオ
リゴマ塗布膜の結晶性が実験例２の結果とほぼ同等であ
った。Further, since the OTS monolayer is arranged in an arrangement in which hexyl groups are almost perpendicular to the substrate, the arrangement of thiophene oligomer derivative molecules is controlled to improve semiconductor characteristics. Therefore, the crystallinity of the thiophene oligomer coating film formed thereon was almost the same as the result of Experimental Example 2.

【０１０６】〔実施例 ３〕半導体層にチオフェン誘導
体塗布膜を適用した半導体装置の実施例を図５，図６に
より説明する。[Embodiment 3] An embodiment of a semiconductor device in which a thiophene derivative coating film is applied to a semiconductor layer will be described with reference to FIGS.

【０１０７】図５は本実施例の半導体層装置の模式断面
図と真上から見た図である。また、図６は本実施例の半
導体層装置の作製工程を示す。３１１はゲート電極形成
工程、３１２はゲート絶縁層形成工程、３１３はソース
電極並びにドレイン電極形成工程、３１４は有機半導体
層形成工程である。FIG. 5 is a schematic cross-sectional view of the semiconductor layer device of the present embodiment and a diagram viewed from directly above. FIG. 6 shows a manufacturing process of the semiconductor layer device of this embodiment. 311 is a gate electrode forming step, 312 is a gate insulating layer forming step, 313 is a source electrode and drain electrode forming step, and 314 is an organic semiconductor layer forming step.

【０１０８】ガラス基板１０１上にゲート電極１０２、
ゲート絶縁膜１０３を形成する（工程３１１〜３１
２）。作製方法は実施例１と同様である。The gate electrode 102 on the glass substrate 101
The gate insulating film 103 is formed (Steps 311 to 31)
2). The manufacturing method is the same as that of the first embodiment.

【０１０９】次に、厚さ１５０ｎｍのＩｎ₂Ｏ₃−ＺｎＯ
透明導電膜（ＩＤＩＸＯ）をスパッタリング法にて作製
する。ＩＤＩＸＯの組成は、Ｉｎ₂Ｏ₃にＺｎＯを約１０
重量％添加し、基板温度は室温とした。膜質はアモルフ
ァスであり、比抵抗値は３５０Ωｃｍであった。同膜を
ホトリソグラフィ法にて、ソース電極１０５並びにドレ
イン電極１０６を形成する（工程３１５）。Next, a 150 nm thick In ₂ O ₃ —ZnO
A transparent conductive film (IDIXO) is formed by a sputtering method. The composition of IDIXO is that ZnO is about 10 in In ₂ O _3.
% By weight, and the substrate temperature was room temperature. The film quality was amorphous, and the specific resistance value was 350 Ωcm. A source electrode 105 and a drain electrode 106 are formed on the film by photolithography (step 315).

【０１１０】エッチング液には、濃度１０重量％のＨＢ
ｒを用いた。液温を３０℃に設定したところ、エッチン
グ時間は１８０秒であった。The etching solution contains HB having a concentration of 10% by weight.
r was used. When the liquid temperature was set to 30 ° C., the etching time was 180 seconds.

【０１１１】その上に、有機半導体層１０７としてチオ
フェン誘導体塗布膜を形成する（工程３１４）。作製条
件は、実験例２と同様であり膜厚を１５０ｎｍとした。
以上により、有機半導体装置が完成する。A thiophene derivative coating film is formed thereon as the organic semiconductor layer 107 (step 314). The fabrication conditions were the same as in Experimental Example 2, and the film thickness was 150 nm.
Thus, the organic semiconductor device is completed.

【０１１２】Ｖ_g〜Ｉ_d曲線から移動度を算出したとこ
ろ、１０~²ｃｍ²／Ｖsであった。この値は実験例２の結
果と同じ値を示した。[0112] was calculated mobility from V _g ~I _d curve, was 10 ~ ² cm ² / Vs. This value was the same as the result of Experimental Example 2.

【０１１３】本実施例では、ソース電極並びにドレイン
電極として、アモルファス透明導電材料のＩＤＩＸＯ膜
を用いた。ＩＤＩＸＯ膜はアモルファスなため、膜内部
に結晶粒を有さない。そのため、ＩＴＯ膜で観測された
結晶粒内と結晶粒界のエッチングレート差から発生する
残渣は生じない。ＡＦＭ法による表面形態観測より、ゲ
ート電極膜表面上の残渣密度は約０.１個／μｍ²と抑制
された。その上に形成したチオフェンオリゴマ塗布膜の
成膜性が高くなり半導体特性が高くなった。In this example, an IDIXO film made of an amorphous transparent conductive material was used as the source electrode and the drain electrode. Since the IDIXO film is amorphous, it has no crystal grains inside the film. Therefore, no residue is generated due to the difference in etching rate between the inside of the crystal grain and the crystal grain boundary observed in the ITO film. From the surface morphology observation by the AFM method, the residue density on the surface of the gate electrode film was suppressed to about 0.1 / μm ² . The film forming property of the thiophene oligomer coating film formed thereon was improved, and the semiconductor characteristics were improved.

【０１１４】また、本実施例は、実施例１、実施例２に
比べて、工程数が少ない。The present embodiment has a smaller number of steps than the first and second embodiments.

【０１１５】〔実施例 ４〕本発明を用いた液晶表示装
置の実施例を図７〜図９により説明する。[Embodiment 4] An embodiment of a liquid crystal display device using the present invention will be described with reference to FIGS.

【０１１６】図７は本実施例の液晶表示装置の模式断面
図、図８に本実施例の液晶表示装置の画素部を上から見
た図である。FIG. 7 is a schematic cross-sectional view of the liquid crystal display device of this embodiment, and FIG. 8 is a view of the pixel portion of the liquid crystal display device of this embodiment as viewed from above.

【０１１７】４０１，４１２はガラス基板、４０２はゲ
ート電極、４０３は走査配線、４０４はゲート絶縁層、
４０５は層間絶縁層、４０５'は層間絶縁層を除去した
領域、４０６，４０６'は信号配線、４０７はソース電
極、４０８はドレイン電極と画素電極を兼ねた透明電
極、４０９は有機半導体層、４１０は保護層、４１１，
４１１'は配向層、４１３は対向電極、４１４は液晶組
成物、４１５はスペーサビーズ、４１６，４１６'は偏
光板、４１７はアクティブマトリクス基板、４１８は対
向基板である。Reference numerals 401 and 412 denote glass substrates, 402 denotes a gate electrode, 403 denotes a scanning line, 404 denotes a gate insulating layer,
405 is an interlayer insulating layer, 405 'is a region from which the interlayer insulating layer has been removed, 406 and 406' are signal wirings, 407 is a source electrode, 408 is a transparent electrode which also serves as a drain electrode and a pixel electrode, 409 is an organic semiconductor layer, 410 Is a protective layer, 411,
411 'is an alignment layer, 413 is a counter electrode, 414 is a liquid crystal composition, 415 is a spacer bead, 416 and 416' are polarizing plates, 417 is an active matrix substrate, and 418 is a counter substrate.

【０１１８】また、図９は本実施例の液晶表示装置の作
製工程を示す。４３１はゲート電極，走査配線形成工
程、４３２はゲート絶縁層形成工程、４３３は層間絶縁
層形成工程、４３４は信号配線形成工程、４３５はソー
ス電極，ドレイン電極および画素電極形成工程、４３６
は層間絶縁層パターン化工程、４３７は有機半導体層形
成工程、４３８は保護層形成工程、４３９，４４１は配
向層形成工程、４４０は対向電極形成工程、４４２は配
向層表面配向処理、４４３はスペーサビーズ分散工程、
４４４は液晶組成物封入工程、４４５は偏光板貼付け工
程である。FIG. 9 shows a manufacturing process of the liquid crystal display device of this embodiment. 431, a gate electrode and scanning wiring forming step; 432, a gate insulating layer forming step; 433, an interlayer insulating layer forming step; 434, a signal wiring forming step; 435, a source electrode, drain electrode and pixel electrode forming step;
Is an interlayer insulating layer patterning step, 437 is an organic semiconductor layer forming step, 438 is a protective layer forming step, 439 and 441 are alignment layer forming steps, 440 is a counter electrode forming step, 442 is an alignment layer surface alignment processing, and 443 is a spacer. Bead dispersion step,
444 is a liquid crystal composition enclosing step, and 445 is a polarizing plate attaching step.

【０１１９】コーニングガラス１７３７からなるガラス
基板４０１上に、厚さ約１００ｎｍのＣｒＭｏ膜をスパ
ッタリング法により形成する。ホトリソグラフィ工程に
よりＣｒＭｏ膜をパターン化してゲート電極４０２並び
に走査配線４０３を形成する（工程４３１）。その上
に、ゲート絶縁層４０４としてＳＯＧ膜を形成する（工
程４３２）。ＳＯＧ膜の作製条件は、実施例１と同様で
あり膜厚を１００ｎｍとした。A CrMo film having a thickness of about 100 nm is formed on a glass substrate 401 made of Corning glass 1737 by a sputtering method. The gate electrode 402 and the scanning wiring 403 are formed by patterning the CrMo film by a photolithography process (step 431). An SOG film is formed thereon as the gate insulating layer 404 (Step 432). The conditions for forming the SOG film were the same as in Example 1, and the film thickness was 100 nm.

【０１２０】その上に層間絶縁層４０５としてポリイミ
ド膜を形成する（工程４３３）。作製条件は、実施例１
と同様であり膜厚を１００ｎｍとした。A polyimide film is formed thereon as an interlayer insulating layer 405 (step 433). The manufacturing conditions were the same as in Example 1.
And the film thickness was 100 nm.

【０１２１】その上にスパッタリング法により、厚さ１
５０ｎｍのＣｒＭｏ膜を形成する。ホトリソグラフィ工
程によりパターン化して、信号配線４０６を形成する
（工程４３４）。その上に、スパッタリング法により、
厚さ１５０ｎｍのＩＴＯ膜を作製し、ホトリソグラフィ
工程によりソース電極４０７、ドレイン電極と画素電極
を兼ねた電極４０８を形成する（工程４３５）。On top of this, a thickness of 1
A 50 nm CrMo film is formed. The signal wiring 406 is formed by patterning by a photolithography process (step 434). On top of that, by sputtering method,
An ITO film having a thickness of 150 nm is formed, and a source electrode 407 and an electrode 408 which also functions as a drain electrode and a pixel electrode are formed by a photolithography process (step 435).

【０１２２】次に、ポリイミド層間絶縁膜４０５をパタ
ーン化して、チャネル領域を形成する（工程４３６）。
パターン化領域４０５'は、図８に示したように、ゲー
ト電極４０２と同心状に位置し、チャネル長Ｌチャネル
幅Ｗのそれぞれ、１.２倍の大きさの長方形である。除
去条件は実施例１と同様である。Next, a channel region is formed by patterning the polyimide interlayer insulating film 405 (step 436).
As shown in FIG. 8, the patterned region 405 'is concentric with the gate electrode 402, and is a rectangle having a size of 1.2 times the channel length L and the channel width W. The removal conditions are the same as in the first embodiment.

【０１２３】その上に、有機半導体層４０９としてチオ
フェンオリゴマ塗布膜を形成する（工程４３７）。作製
条件は、実験例２と同様であり膜厚を２５０ｎｍとし
た。A thiophene oligomer coating film is formed thereon as the organic semiconductor layer 409 (step 437). The fabrication conditions were the same as in Experimental Example 2, and the film thickness was 250 nm.

【０１２４】さらにその上に、保護膜４１０として、膜
厚５００ｎｍのＳｉＯx蒸着膜を形成する（工程４３
８）。その上にスピンコート法により厚さ約２００ｎｍ
の配向膜４１１を形成する（工程４３９）。以上により
アクティブマトリクス基板４１７が完成する。Further, a 500 nm-thick SiOx deposited film is formed thereon as a protective film 410 (Step 43).
8). On top of that, about 200 nm thick by spin coating
Is formed (step 439). Thus, the active matrix substrate 417 is completed.

【０１２５】次に、以下に示す作製工程に従って、対向
基板４１８を作製する。コーニング１７３７からなるガ
ラス基板４１２上に、スパッタ法を用いて厚さ１４０ｎ
ｍのＩＴＯ対向電極４１３を形成する（工程４４０）。
その上にスピンコート法を用いて厚さ２００ｎｍの配向
膜４１１'を形成する（工程４４１）。Next, the counter substrate 418 is manufactured according to the following manufacturing process. On a glass substrate 412 made of Corning 1737, a thickness of 140 n
An m-th ITO counter electrode 413 is formed (Step 440).
An alignment film 411 ′ having a thickness of 200 nm is formed thereon using a spin coating method (Step 441).

【０１２６】次に、液晶表示装置は以下の工程に従って
作製する。アクティブマトリクス基板４１７および対向
基板４１８上の配向膜４１１および４１１'の表面を配
向処理後、直径約４μｍの酸化シリコンからなるスペー
サビーズ４１５をアクティブマトリクス基板４１７の表
面上に分散させる（工程４４２〜工程４４３）。Next, a liquid crystal display device is manufactured according to the following steps. After aligning the surfaces of the alignment films 411 and 411 ′ on the active matrix substrate 417 and the counter substrate 418, spacer beads 415 made of silicon oxide having a diameter of about 4 μm are dispersed on the surface of the active matrix substrate 417 (steps 442 to 442). 443).

【０１２７】アクティブマトリクス基板４１７および対
向基板４１８を挟持して形成したセルギャップ間に液晶
組成物４１４を封入する（工程４４４）。アクティブマ
トリクス基板４１７および対向基板４１８の表面に偏光
板４１６および４１６'を貼り付ける（工程４４５）。
以上により、液晶表示装置が作製される。The liquid crystal composition 414 is sealed between the cell gaps formed by sandwiching the active matrix substrate 417 and the counter substrate 418 (step 444). Polarizing plates 416 and 416 ′ are attached to the surfaces of the active matrix substrate 417 and the counter substrate 418 (Step 445).
Thus, a liquid crystal display device is manufactured.

【０１２８】Ｖ_g−Ｉ_d曲線から移動度を算出したとこ
ろ、８×１０~³ｃｍ²／Ｖsで、実施例３の結果と同じ値
を示した。[0128] was calculated mobility from V _g -I _d curve, at ^{8 × 10 ~ 3 cm 2 /} Vs, it showed the same values as the results of Example 3.

【０１２９】また、上記液晶表示装置を点灯評価したと
ころ、画素部分のコントラスト比は１５０であり、良好
な表示特性が得られた。When the liquid crystal display device was evaluated for lighting, the contrast ratio of the pixel portion was 150, and good display characteristics were obtained.

【０１３０】本実施例では、信号配線、ソース電極、ド
レイン電極、および、画素電極を形成する前に、層間絶
縁層としてポリイミド膜を形成し、配線、電極形成後、
ポリイミド膜のチャネル領域上部を除去したため、ゲー
ト絶縁膜表面上の汚染を防止することが可能となり、そ
の結果、高い半導体特性を達成した。In this embodiment, a polyimide film is formed as an interlayer insulating layer before forming the signal wiring, the source electrode, the drain electrode, and the pixel electrode.
Since the upper portion of the channel region of the polyimide film was removed, contamination on the surface of the gate insulating film could be prevented, and as a result, high semiconductor characteristics were achieved.

【０１３１】また、有機半導体膜はゲート電極と膜厚１
００ｎｍのゲート絶縁膜を介しているため、有効に電界
強度が加わり、高移動度を達成した。一方、信号配線
は、走査線あるいはゲート電極とゲート絶縁膜並びに層
間絶縁膜を介しているため、層間リークが抑制される。
これは、大画面の液晶表示装置の歩留まりを向上させる
効果がある。The organic semiconductor film has a thickness of 1 with the gate electrode.
Because of the intervening gate insulating film of 00 nm, electric field intensity was effectively applied, and high mobility was achieved. On the other hand, since the signal wiring is interposed between the scanning line or the gate electrode and the gate insulating film and the interlayer insulating film, interlayer leakage is suppressed.
This has the effect of improving the yield of large-screen liquid crystal display devices.

【０１３２】また、ソース電極並びにドレイン電極にＩ
ＴＯ透明導電材料を用いることにより、有機半導体層と
の直接オーミック接触が可能となった。加えて、画素電
極との一括形成が可能になり作製工程の短縮が可能とな
った。The source electrode and the drain electrode have I
The use of the TO transparent conductive material enables direct ohmic contact with the organic semiconductor layer. In addition, the formation with the pixel electrodes can be performed at once, and the manufacturing process can be shortened.

【０１３３】〔実施例 ５〕次に、本発明を用いた液晶
表示装置の実施例を図１０，図１１により説明する。[Embodiment 5] Next, an embodiment of a liquid crystal display device using the present invention will be described with reference to FIGS.

【０１３４】図１０は本実施例の液晶表示装置に用いる
アクティブマトリクス基板の模式断面図と画素部の上か
ら見た図である。５０１はガラス基板、５０２はゲート
電極、５０３は走査配線、５０４はゲート絶縁層、５０
５は層間絶縁膜、５０６，５０６'は信号配線、５０７
はソース電極、５０８はドレイン電極と画素電極を兼ね
た透明電極、５０９は有機半導体層、５１０は保護膜、
５１１は配向膜、５１２は層間絶縁層の除去領域であ
る。FIG. 10 is a schematic cross-sectional view of an active matrix substrate used in the liquid crystal display device of the present embodiment and a diagram viewed from above a pixel portion. 501 is a glass substrate, 502 is a gate electrode, 503 is a scan wiring, 504 is a gate insulating layer, 50
5 is an interlayer insulating film, 506 and 506 'are signal wirings, and 507
Is a source electrode, 508 is a transparent electrode serving also as a drain electrode and a pixel electrode, 509 is an organic semiconductor layer, 510 is a protective film,
Reference numeral 511 denotes an alignment film, and 512 denotes a region where the interlayer insulating layer is removed.

【０１３５】また、図１１に本実施例の液晶表示装置の
作製工程を示す。ガラス基板５０１上にゲート電極５０
２，走査配線５０３，ゲート絶縁層５０４を形成する
（工程５３１〜５３２）。その作製方法は実施例４と同
様である。FIG. 11 shows a manufacturing process of the liquid crystal display device of this embodiment. Gate electrode 50 on glass substrate 501
2. Form a scanning wiring 503 and a gate insulating layer 504 (Steps 531 to 532). The manufacturing method is the same as that of the fourth embodiment.

【０１３６】次に、その上に層間絶縁層５０５としてポ
リイミド膜を形成する（工程５３３）。ポリイミド層間
絶縁膜の作製条件は、実施例１と同じであり、膜厚を１
μｍとした。Next, a polyimide film is formed thereon as an interlayer insulating layer 505 (step 533). The conditions for forming the polyimide interlayer insulating film were the same as in Example 1, and the film thickness was 1
μm.

【０１３７】次に、信号配線５０６を形成する（工程５
３４）。作製方法は実施例４と同様である。Next, the signal wiring 506 is formed (Step 5).
34). The manufacturing method is the same as that of the fourth embodiment.

【０１３８】次に、層間絶縁層５０５をパターン化する
（工程５３５）。除去領域５１２は実施例１と同様で、
ゲート電極５０２と同心にあり、チャネル長Ｌ、チャネ
ル幅Ｗのそれぞれ１.２倍の大きさである。図１０に示
すように、層間絶縁膜除去領域の断面は、テーパ角を４
５度程度にする。Next, the interlayer insulating layer 505 is patterned (step 535). The removal area 512 is the same as in the first embodiment,
It is concentric with the gate electrode 502 and has a size which is 1.2 times the channel length L and the channel width W, respectively. As shown in FIG. 10, the cross section of the region where the interlayer insulating film is removed has a taper angle of 4 mm.
Make it about 5 degrees.

【０１３９】その上に、厚さ１５０ｎｍのＩＤＩＸＯ透
明導電膜をスパッタリング法にて作製し、ホトリソグラ
フィ法にてソース電極５０７並びにドレイン電極と画素
電極を兼ねた透明電極５０８を形成する（工程５３
６）。An IDIXO transparent conductive film having a thickness of 150 nm is formed thereon by a sputtering method, and a source electrode 507 and a transparent electrode 508 which also functions as a drain electrode and a pixel electrode are formed by a photolithography method (Step 53).
6).

【０１４０】その上に、有機半導体層５０９としてチオ
フェン誘導体塗布膜を形成する（工程５３７）。作製条
件は、実験例２と同じであり膜厚を１００ｎｍとした。A thiophene derivative coating film is formed thereon as the organic semiconductor layer 509 (Step 537). The fabrication conditions were the same as in Experimental Example 2, and the film thickness was 100 nm.

【０１４１】さらにその上に、保護膜５１０、配向膜５
１１を形成する（工程５３８〜５３９）。作製条件は、
実施例４と同じである。以上により、アクティブマトリ
クス基板５１３が完成する。Further, a protective film 510 and an alignment film 5
11 are formed (steps 538 to 539). The fabrication conditions are
This is the same as the fourth embodiment. Thus, the active matrix substrate 513 is completed.

【０１４２】次に、実施例４に示した作業工程に従っ
て、対向基板を作製し液晶表示装置を作製した。Ｖ_g−
Ｉ_d曲線から移動度を算出したところ、８×１０~³ｃｍ²
／Ｖsで、実施例３の結果と同じ値を示した。また、上
記液晶表示装置を点灯評価したところ、画素部分のコン
トラスト比は１５０であり、良好な表示特性が得られ
た。Next, in accordance with the working steps shown in Example 4, a counter substrate was manufactured, and a liquid crystal display device was manufactured. V _g −
When the mobility was calculated from the _Id curve, 8 × 10 to ³ cm ²
/ Vs showed the same value as the result of Example 3. When the above liquid crystal display device was evaluated for lighting, the contrast ratio of the pixel portion was 150, and good display characteristics were obtained.

【０１４３】本実施例では、ソース電極並びにドレイン
電極の材料として、アモルファス材料を用いた。そのた
め、パターン化のエッチング時における残渣が抑制され
た。In this example, an amorphous material was used as the material of the source electrode and the drain electrode. Therefore, residues during patterning etching were suppressed.

【０１４４】ＡＦＭ法による表面形態観測より、残渣密
度は約０.１個／μｍ²であった。その上に形成したチオ
フェンオリゴマ塗布膜の成膜性が高くなり、半導体特性
が高くなった。Observation of the surface morphology by the AFM method revealed that the residue density was about 0.1 / μm ² . The film forming property of the thiophene oligomer coating film formed thereon was enhanced, and the semiconductor characteristics were enhanced.

【０１４５】また、有機半導体膜はゲート電極と膜厚１
００ｎｍのゲート絶縁膜で介しているため、有効に電界
強度が加わり、８×１０~³ｃｍ²／Ｖsと高移動度を達成
した。一方、ソース電極並びにドレイン電極は、ゲート
電極とゲート絶縁膜並びに絶縁保護膜を介しているた
め、層間リーク電流が起りにくい。The organic semiconductor film has a thickness of 1
The electric field intensity was effectively applied because of the interposition of the gate insulating film of 00 nm, and high mobility of 8 × 10 to ³ cm ² / Vs was achieved. On the other hand, since the source electrode and the drain electrode are interposed between the gate electrode, the gate insulating film, and the insulating protective film, an interlayer leakage current hardly occurs.

【０１４６】また、ソース電極並びにドレイン電極にＩ
ＤＩＸＯ透明導電材料を用いることにより、有機半導体
層との直接オーミック接触が可能となった。加えて、画
素電極との一括形成が可能になり作製工程の短縮が可能
となった。The source electrode and the drain electrode have I
The use of the DIXO transparent conductive material allows direct ohmic contact with the organic semiconductor layer. In addition, the formation with the pixel electrodes can be performed at once, and the manufacturing process can be shortened.

【０１４７】〔実施例 ６〕本発明の液晶表示装置の実
施例を、図１２，図１３により説明する。[Embodiment 6] An embodiment of the liquid crystal display device of the present invention will be described with reference to FIGS.

【０１４８】図１２は本実施例の液晶表示装置に用いる
アクティブマトリクス基板の模式断面図と画素部の上か
ら見た図である。６０１は基板、６０２はゲート絶縁電
極、６０３は走査配線、６０４はゲート絶縁層、６０５
は信号配線、６０６はソース電極、６０７はドレイン電
極と画素電極を兼ねた透明電極、６０８は有機半導体
層、６０９は保護層、６１０は配向層、６１１はアクテ
ィブマトリクス基板である。FIG. 12 is a schematic cross-sectional view of an active matrix substrate used in the liquid crystal display device of the present embodiment and a diagram viewed from above a pixel portion. 601 is a substrate, 602 is a gate insulating electrode, 603 is a scanning wiring, 604 is a gate insulating layer, 605
Is a signal wiring, 606 is a source electrode, 607 is a transparent electrode which also serves as a drain electrode and a pixel electrode, 608 is an organic semiconductor layer, 609 is a protective layer, 610 is an orientation layer, and 611 is an active matrix substrate.

【０１４９】また、図１３に本実施例の液晶表示装置の
作製工程を示す。６３１はゲート電極、走査配線形成工
程、６３２はゲート絶縁層形成工程、６３３は信号配線
形成工程、６３４はソース電極、ドレイン電極、および
画素電極形成工程、６３５は有機半導体層形成工程、６
３６は保護層形成工程、６３７は配向層形成工程であ
る。FIG. 13 shows a manufacturing process of the liquid crystal display device of this embodiment. 631 is a gate electrode, scanning wiring forming step, 632 is a gate insulating layer forming step, 633 is a signal wiring forming step, 634 is a source electrode, drain electrode, and pixel electrode forming step, 635 is an organic semiconductor layer forming step, 6
36 is a protective layer forming step, and 637 is an alignment layer forming step.

【０１５０】ガラス基板６０１上にゲート電極６０２、
走査配線６０３、ゲート絶縁膜６０４を形成する（工程
６３１〜６３２）。作製方法は実施例４と同様である。
ゲート絶縁膜の形状は、図１２（ｂ）に示すようにＬ字
型にした。A gate electrode 602 is provided on a glass substrate 601.
The scanning wiring 603 and the gate insulating film 604 are formed (Steps 631 to 632). The manufacturing method is the same as that of the fourth embodiment.
The shape of the gate insulating film was L-shaped as shown in FIG.

【０１５１】次に、その上にスパッタリング法により、
厚さ１５０ｎｍのＣｒＭｏ膜を形成する。ホトリソグラ
フィ工程によりパターン化して、信号配線６０５を形成
する（工程６３３）。ＣｒＭｏエッチング液の硝酸第２
セリウムアンモンのセリウムがゲート絶縁膜表面上の残
渣にならないためＨＢｒ処理を行うことが望ましい。Next, a sputtering method is applied thereon.
A 150 nm thick CrMo film is formed. The signal wiring 605 is formed by patterning by a photolithography process (step 633). Nitric acid nitrate of CrMo etchant
HBr treatment is preferably performed because cerium of cerium ammonium does not become a residue on the surface of the gate insulating film.

【０１５２】その上に、厚さ１５０ｎｍのＩＤＩＸＯ透
明導電膜をスパッタリング法にて作製し、ホトリソグラ
フィ法にて、ソース電極６０６並びにドレイン電極と画
素電極を兼ねた透明電極６０７を形成する（工程６３
４）。An IDIXO transparent conductive film having a thickness of 150 nm is formed thereon by a sputtering method, and a source electrode 606 and a transparent electrode 607 which also serves as a drain electrode and a pixel electrode are formed by a photolithography method (Step 63).
4).

【０１５３】その上に、有機半導体層６０８としてチオ
フェン誘導体塗布膜を形成する（工程６３５）。作製条
件は、実験例２と同じであり、膜厚を１００ｎｍとし
た。有機半導体層の形状は、図１２（ｂ）に示すように
Ｌ字型にした。A thiophene derivative coating film is formed thereon as the organic semiconductor layer 608 (step 635). The fabrication conditions were the same as in Experimental Example 2, and the film thickness was 100 nm. The shape of the organic semiconductor layer was L-shaped as shown in FIG.

【０１５４】さらにその上に、保護膜６０９、配向膜６
１０を形成する（工程６３６〜工程６３７）。作製条件
は実施例４と同様である。以上により、アクティブマト
リクス基板６１１が完成する。Further, a protective film 609 and an alignment film 6
10 are formed (Steps 636 to 637). The manufacturing conditions are the same as in Example 4. Thus, the active matrix substrate 611 is completed.

【０１５５】次に、実施例４に示した作業工程に従っ
て、対向基板、液晶表示装置を形成する。Next, a counter substrate and a liquid crystal display device are formed according to the working steps shown in the fourth embodiment.

【０１５６】Ｖ_g−Ｉ_d曲線から移動度を算出したとこ
ろ、８×１０~³ｃｍ²／Ｖsで、この値は実施例３の結果
と同じ値を示した。また、上記液晶表示装置を点灯評価
したところ、画素部分のコントラスト比は２００であり
良好な表示特性が得られた。When the mobility was calculated from the V _g -I _d curve, it was 8 × 10 ³ cm ² / Vs, which was the same value as the result of Example 3. When the above liquid crystal display device was evaluated for lighting, the contrast ratio of the pixel portion was 200, and good display characteristics were obtained.

【０１５７】本実施例では、ソース電極並びにドレイン
電極の材料として、アモルファス材料を用いた。そのた
め、パターン化のエッチング時における残渣が抑制され
た。In this example, an amorphous material was used as a material for the source electrode and the drain electrode. Therefore, residues during patterning etching were suppressed.

【０１５８】ＡＦＭ法による表面形態観測より、残渣密
度は、約０.１個／μｍ²であった。その上に形成したチ
オフェンオリゴマ塗布膜の成膜性が高くなり、半導体特
性が高くなった。From the observation of the surface morphology by the AFM method, the residue density was about 0.1 particles / μm ² . The film forming property of the thiophene oligomer coating film formed thereon was enhanced, and the semiconductor characteristics were enhanced.

【０１５９】また、本実施例では、ゲート電極および有
機半導体層をＬ字型にしたため、ソース電極とドレイン
電極、画素電極を兼ねた透明電極の２辺によって、チャ
ネル領域が形成されるため、コントラストが高くなっ
た。In this embodiment, since the gate electrode and the organic semiconductor layer are L-shaped, the channel region is formed by the two sides of the source electrode, the drain electrode, and the transparent electrode which also serves as the pixel electrode. Became higher.

【０１６０】また、ソース電極並びにドレイン電極にＩ
ＤＩＸＯ透明導電材料を用いることにより、有機半導体
層との直接オーミック接触が可能となった。加えて、画
素電極との一括形成が可能になり作製工程の短縮が可能
となった。なお、本実施例は、実施例４，５に比べ、作
製工程数が少ない。The source electrode and the drain electrode have I
The use of the DIXO transparent conductive material allows direct ohmic contact with the organic semiconductor layer. In addition, the formation with the pixel electrodes can be performed at once, and the manufacturing process can be shortened. In this embodiment, the number of manufacturing steps is smaller than in Embodiments 4 and 5.

【０１６１】[0161]

【発明の効果】本発明によれば、コプラナー構造の有機
半導体装置におけるゲート絶縁膜のチャネル領域表面上
の汚染を防ぐことが可能となる。また、実用的なオーミ
ック接合の金属材料の提供が可能となる。さらにまた、
半導体層への高電界強度印加とソース電極・ドレイン電
極・画素電極とゲート電極あるいは走査配線間のリーク
低減が可能となる。According to the present invention, it is possible to prevent contamination on the surface of a channel region of a gate insulating film in an organic semiconductor device having a coplanar structure. Further, a practical ohmic junction metal material can be provided. Furthermore,
It is possible to apply a high electric field strength to the semiconductor layer and to reduce leakage between the source electrode, the drain electrode, the pixel electrode and the gate electrode or the scanning wiring.

【０１６２】本発明の作製工程では、ソース電極並びに
ドレイン電極形成後、層間絶縁層の一部を除去し、ゲー
ト絶縁層を露出することで、電極形成によるゲート絶縁
膜表面の汚染を防止することが可能となった。また、ソ
ース電極並びにドレイン電極は、ゲート電極とゲート絶
縁層並びに層間絶縁層を介して形成するため、層間リー
クが起りにくいと云う効果がある。In the manufacturing process of the present invention, after forming the source electrode and the drain electrode, part of the interlayer insulating layer is removed and the gate insulating layer is exposed, thereby preventing the surface of the gate insulating film from being contaminated by the formation of the electrode. Became possible. Further, since the source electrode and the drain electrode are formed with the gate electrode, the gate insulating layer, and the interlayer insulating layer interposed therebetween, there is an effect that interlayer leakage hardly occurs.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による半導体装置の模式断面図である。FIG. 1 is a schematic sectional view of a semiconductor device according to the present invention.

【図２】本発明による半導体装置の作製工程を示すフロ
ー図である。FIG. 2 is a flowchart showing a manufacturing process of a semiconductor device according to the present invention.

【図３】実施例の半導体層装置の模式断面図である。FIG. 3 is a schematic sectional view of a semiconductor layer device according to an embodiment.

【図４】実施例の半導体層装置の作製工程を示すフロー
図である。FIG. 4 is a flowchart showing a manufacturing process of the semiconductor layer device of the embodiment.

【図５】実施例の半導体層装置の模式断面図である。FIG. 5 is a schematic sectional view of a semiconductor layer device according to an example.

【図６】実施例の半導体層装置の作製工程を示すフロー
図である。FIG. 6 is a flowchart showing a manufacturing process of the semiconductor layer device of the example.

【図７】実施例の液晶表示装置の模式断面図である。FIG. 7 is a schematic sectional view of a liquid crystal display device according to an example.

【図８】実施例の液晶表示装置の真上から見た図であ
る。FIG. 8 is a view of the liquid crystal display device according to the example as viewed from directly above.

【図９】実施例の液晶表示装置の作製工程を示すフロー
図である。FIG. 9 is a flowchart showing a manufacturing process of the liquid crystal display device of the example.

【図１０】実施例の液晶表示装置に用いるアクティブマ
トリクス基板の模式断面図である。FIG. 10 is a schematic cross-sectional view of an active matrix substrate used in a liquid crystal display device according to an example.

【図１１】実施例の液晶表示装置に用いるアクティブマ
トリクス基板の作製工程を示すフロー図である。FIG. 11 is a flowchart showing a manufacturing process of an active matrix substrate used for a liquid crystal display device of an example.

【図１２】実施例の液晶表示装置に用いるアクティブマ
トリクス基板の模式断面図である。FIG. 12 is a schematic cross-sectional view of an active matrix substrate used for a liquid crystal display device of an example.

【図１３】実施例の液晶表示装置に用いるアクティブマ
トリクス基板の作製工程を示すフロー図である。FIG. 13 is a flowchart showing a manufacturing process of an active matrix substrate used for the liquid crystal display device of the example.

【図１４】実施例の有機半導体膜に用いるペンタセン蒸
着膜の広角Ｘ線のグラフである。FIG. 14 is a graph of a wide-angle X-ray of a pentacene vapor-deposited film used for an organic semiconductor film of an example.

【図１５】実施例の有機半導体膜に用いるペンタセン蒸
着膜のＡＦＭ法による表面形態を示す図である。FIG. 15 is a diagram showing a surface morphology of an pentacene vapor-deposited film used for an organic semiconductor film of an example by an AFM method.

【図１６】実施例の有機半導体膜に用いるペンタセン蒸
着膜半導体装置のＶ_g−Ｉ_dのグラフである。FIG. 16 is a graph of V _g -I _d of a pentacene vapor-deposited film semiconductor device used for an organic semiconductor film of an example.

【図１７】ＩＴＯ電極形成後、作製したペンタセン蒸着
膜のＡＦＭ法による表面形態を示す図である。FIG. 17 is a view showing a surface morphology of an pentacene vapor-deposited film produced by an AFM method after an ITO electrode is formed.

【図１８】ＩＴＯ電極形成後、作製したペンタセン蒸着
膜半導体装置のＶ_g−Ｉ_dのグラフである。[18] After ITO electrode formation is a graph of the V _g -I _d pentacene vapor-deposited film semiconductor device fabricated.

【符号の説明】[Explanation of symbols]

１０１，４０１，４１２，５０１，６０１…ガラス基
板、１０２，４０２，５０２，６０２…ゲート電極、１
０３，４０４，５０４，６０４…ゲート絶縁層、１０
４，４０５，５０５…層間絶縁層、１０５，４０７，５
０７，６０６…ソース電極、１０６…ドレイン電極，１
０７，２０７，４０９，５０９，６０８…有機半導体
層、１０８，５１２…層間絶縁層の除去領域、１１１，
２１１，３１１…ゲート電極形成工程、１１２，２１
２，３１２，４３２，５３２，６３２…ゲート絶縁層形
成工程、１１３，４３３，５３３…層間絶縁層形成工
程、１１４，２１３，３１３…ソース電極並びにドレイ
ン電極形成工程、１１５，４３６，５３５…層間絶縁層
パターン化工程、１１６，２１５，３１４，４３７，５
３７，６３５…有機半導体層形成工程、２０４…配向制
御層、２１４…配向制御層形成工程、４０３，５０３，
６０３…走査配線、４０６，４０６'，６０５，６０５'
…信号配線、４０８，５０８，６０７…ドレイン電極と
画素電極を兼ねた透明電極、４１０，５１０，６０９…
保護層、４１１，４１１'，５１１，６１０…配向層、
４１３…対向電極、４１４…液晶組成物、４１５…スペ
ーサビーズ、４１６，４１６'…偏光板、４１７，５１
３，６１１…アクティブマトリクス基板、４１８…対向
基板、４３１…ゲート電極形成工程，６３１…ゲート電
極、４３４，５３４，６３３…信号配線形成工程、４３
５，５３６，６３４…ソース電極、ドレイン電極および
画素電極形成工程、４３８，５３８，６３６…保護層形
成工程、４３９，４４１，５３９，６３７…配向層形成
工程、４４０…対向電極形成工程、４４２…配向層表面
配向処理、４４３…スペーサビーズ分散工程、４４４…
液晶組成物封入工程、４４５…偏光板貼付け工程。101, 401, 412, 501, 601: glass substrate, 102, 402, 502, 602: gate electrode, 1
03,404,504,604 ... gate insulating layer, 10
4,405,505 ... interlayer insulating layer, 105,407,5
07,606 ... source electrode, 106 ... drain electrode, 1
07, 207, 409, 509, 608 ... organic semiconductor layer, 108, 512 ... removal region of interlayer insulating layer, 111,
211, 311 gate electrode forming step, 112, 21
2, 312, 432, 532, 632 ... gate insulating layer forming step, 113, 433, 533 ... interlayer insulating layer forming step, 114, 213, 313 ... source electrode and drain electrode forming step, 115, 436, 535 ... interlayer insulating Layer patterning process, 116, 215, 314, 437, 5
37,635: Organic semiconductor layer forming step, 204: Alignment control layer, 214: Alignment control layer forming step, 403, 503
603 scanning wiring, 406, 406 ', 605, 605'
.., Signal wiring, 408, 508, 607... Transparent electrodes serving also as drain electrodes and pixel electrodes, 410, 510, 609.
Protective layer, 411, 411 ', 511, 610 ... orientation layer,
413: counter electrode, 414: liquid crystal composition, 415: spacer beads, 416, 416 ': polarizing plate, 417, 51
3,611: active matrix substrate, 418: counter substrate, 431: gate electrode forming step, 631: gate electrode, 434, 534, 633: signal wiring forming step, 43
5,536,634: source electrode, drain electrode and pixel electrode forming step, 438,538,636 ... protective layer forming step, 439,441,539,637 ... alignment layer forming step, 440 ... counter electrode forming step, 442 443: spacer bead dispersion step;
Liquid crystal composition enclosing step, 445: polarizing plate attaching step.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 正彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 鬼沢 賢一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F053 DD19 FF01 HH10 5F110 AA16 AA17 AA30 BB01 CC03 DD01 DD02 DD05 EE01 EE02 EE03 EE04 EE06 EE07 EE08 EE09 EE42 FF01 FF02 FF03 FF09 FF12 FF27 FF29 GG05 GG06 GG25 GG42 HK02 HK07 HK32 HK33 HM11 NN02 NN22 NN23 NN24 NN27 NN36 NN72 QQ01 QQ10  ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masahiko Ando 7-1-1, Omikacho, Hitachi City, Ibaraki Prefecture Inside the Hitachi Research Laboratory, Hitachi, Ltd. (72) Inventor Kenichi Onizawa 7-1, Omikamachi, Hitachi City, Ibaraki Prefecture No. 1 F-term in Hitachi Research Laboratory, Hitachi, Ltd. F-term (reference) HK07 HK32 HK33 HM11 NN02 NN22 NN23 NN24 NN27 NN36 NN72 QQ01 QQ10

Claims (22)

【特許請求の範囲】[Claims] 【請求項１】 基板の表面にゲート電極、ゲート絶縁
層、ソース電極並びにドレイン電極、および、有機半導
体層の順に形成されたコプラナー型半導体装置におい
て、 前記ゲート絶縁層の表面に１層以上の層間絶縁層を有
し、前記層間絶縁層がチャネル領域において除去された
構造であることを特徴とするコプラナー型半導体装置。1. A coplanar semiconductor device in which a gate electrode, a gate insulating layer, a source electrode and a drain electrode, and an organic semiconductor layer are formed in this order on a surface of a substrate, wherein at least one interlayer is formed on the surface of the gate insulating layer. A coplanar semiconductor device having an insulating layer, wherein the interlayer insulating layer is removed in a channel region. 【請求項２】 基板の表面にゲート電極、ゲート絶縁
層、ソース電極並びにドレイン電極、および、有機半導
体層の順に形成されたコプラナー型半導体装置におい
て、 前記ゲート絶縁層の表面に１層以上の層間絶縁層を有
し、前記層間絶縁層のチャネル部における厚さが、前記
ソース電極または前記ドレイン電極下の層間絶縁膜の厚
さより小さく構成されていることを特徴とするコプラナ
ー型半導体装置。2. A coplanar semiconductor device in which a gate electrode, a gate insulating layer, a source electrode and a drain electrode, and an organic semiconductor layer are sequentially formed on a surface of a substrate, wherein at least one interlayer is formed on the surface of the gate insulating layer. A coplanar semiconductor device having an insulating layer, wherein a thickness of the interlayer insulating layer in a channel portion is smaller than a thickness of an interlayer insulating film below the source electrode or the drain electrode. 【請求項３】 前記ソース電極並びにドレイン電極が透
明導電体で形成されている請求項１または２に記載のコ
プラナー型半導体装置。3. The coplanar semiconductor device according to claim 1, wherein said source electrode and said drain electrode are formed of a transparent conductor. 【請求項４】 基板の表面にゲート電極、ゲート絶縁
層、透明導電膜からなるソース電極並びにドレイン電
極、および、有機半導体層の順に形成されたコプラナー
型半導体装置において、 前記ゲート絶縁層、前記ソース電極、および、ドレイン
電極上に配向制御層を有することを特徴とするコプラナ
ー型半導体装置。4. A coplanar semiconductor device in which a gate electrode, a gate insulating layer, a source electrode and a drain electrode made of a transparent conductive film, and an organic semiconductor layer are formed in this order on a surface of a substrate, wherein the gate insulating layer, the source A coplanar semiconductor device having an orientation control layer on an electrode and a drain electrode. 【請求項５】 基板の表面にゲート電極、ゲート絶縁
層、ソース電極並びにドレイン電極、および、有機半導
体層の順に形成されたコプラナー型半導体装置におい
て、前記ソース電極並びにドレイン電極にアモルファス
透明導電体を用いたことを特徴とするコプラナー型半導
体装置。5. A coplanar semiconductor device in which a gate electrode, a gate insulating layer, a source electrode and a drain electrode, and an organic semiconductor layer are formed in this order on a surface of a substrate, wherein an amorphous transparent conductor is formed on the source electrode and the drain electrode. A coplanar semiconductor device characterized by using: 【請求項６】 非チャネル領域において、前記ゲート絶
縁層と、前記ソース電極並びにドレイン電極との間に層
間絶縁膜を有し、前記ソース電極並びにドレイン電極の
一部が、前記ゲート絶縁層に接するよう構成された請求
項５に記載のコプラナー型半導体装置。6. In a non-channel region, an interlayer insulating film is provided between the gate insulating layer and the source and drain electrodes, and a part of the source and drain electrodes is in contact with the gate insulating layer. 6. The coplanar semiconductor device according to claim 5, wherein the semiconductor device is configured as described above. 【請求項７】 請求項１〜６のいずれかに記載のコプラ
ナー型半導体装置を備えたアクティブマトリクス基板を
用いたことを特徴とする表示装置。7. A display device using an active matrix substrate provided with the coplanar semiconductor device according to claim 1. Description: 【請求項８】 画素電極を具備した請求項７に記載の表
示装置。8. The display device according to claim 7, further comprising a pixel electrode. 【請求項９】 前記画素電極の輪郭を形成する辺の内の
２辺以上を、前記コプラナー型半導体装置のドレイン電
極のチャネル領域に用いた請求項８に記載の表示装置。9. The display device according to claim 8, wherein at least two sides forming the outline of the pixel electrode are used as a channel region of a drain electrode of the coplanar semiconductor device. 【請求項１０】 コプラナー型半導体装置のソース電極
並びにドレイン電極、および、前記画素電極が同時形成
された請求項８または９に記載の表示装置。10. The display device according to claim 8, wherein the source electrode, the drain electrode, and the pixel electrode of the coplanar semiconductor device are formed simultaneously. 【請求項１１】 前記ソース電極、ドレイン電極、およ
び、画素電極が透明導電膜で形成された請求項１０に記
載の表示装置。11. The display device according to claim 10, wherein the source electrode, the drain electrode, and the pixel electrode are formed of a transparent conductive film. 【請求項１２】 請求項７〜１１のいずれかに記載の表
示装置において、液晶材料を表示部に用いた液晶表示装
置。12. The liquid crystal display device according to claim 7, wherein a liquid crystal material is used for a display portion. 【請求項１３】 基板上に、ゲート電極を形成する工
程、ゲート絶縁膜を形成する工程、層間絶縁膜を形
成する工程、ソース電極並びにドレイン電極を形成す
る工程、層間絶縁膜を除去する工程、および、有機
半導体層を形成する工程を含むことを特徴とするコプラ
ナー型半導体装置の製法。13. A step of forming a gate electrode on a substrate, a step of forming a gate insulating film, a step of forming an interlayer insulating film, a step of forming a source electrode and a drain electrode, a step of removing the interlayer insulating film, And a method of manufacturing a coplanar semiconductor device, including a step of forming an organic semiconductor layer. 【請求項１４】 基板上に、ゲート電極を形成する工
程、ゲート絶縁膜を形成する工程、透明導電膜から
なるソース電極並びにドレイン電極を形成する工程、
配向制御層を形成する工程、および、有機半導体層を
形成する工程を順に行うことを特徴とするコプラナー型
半導体装置の製法。14. A step of forming a gate electrode, a step of forming a gate insulating film, a step of forming a source electrode and a drain electrode made of a transparent conductive film on a substrate,
A method for manufacturing a coplanar semiconductor device, comprising sequentially performing a step of forming an orientation control layer and a step of forming an organic semiconductor layer. 【請求項１５】 基板上に、ゲート電極を形成する工
程、ゲート絶縁膜を形成する工程、透明導電膜から
なるソース電極並びにドレイン電極を形成する工程、お
よび、有機半導体層を形成する工程を順に行うことを
特徴とするコプラナー型半導体装置の製法。15. A step of forming a gate electrode, a step of forming a gate insulating film, a step of forming a source electrode and a drain electrode made of a transparent conductive film, and a step of forming an organic semiconductor layer on a substrate in order. A method of manufacturing a coplanar semiconductor device. 【請求項１６】 前記ゲート電極、ソース電極並びにド
レイン電極、および、画素電極の形成をスパッタリング
法で行ない、 前記ゲート絶縁膜、および、半導体層の形成を塗布法で
行なう請求項１４または１５に記載のコプラナー型半導
体装置の製法。16. The method according to claim 14, wherein the gate electrode, the source electrode, the drain electrode, and the pixel electrode are formed by a sputtering method, and the gate insulating film and the semiconductor layer are formed by a coating method. Coplanar semiconductor device manufacturing method. 【請求項１７】 基板上に、ゲート電極並びに走査配
線を形成する工程、ゲート絶縁膜を形成する工程、
層間絶縁膜を形成する工程、信号配線を形成する工
程、ソース電極並びにドレイン電極を形成する工程、
有機半導体層を形成する工程、保護膜を形成する工
程、および、配向膜を形成する工程を順に行い、これ
によって得られたアクティブマトリクス基板を用いるこ
と特徴とする表示装置の製法。17. A step of forming a gate electrode and a scanning wiring on a substrate, a step of forming a gate insulating film,
A step of forming an interlayer insulating film, a step of forming a signal wiring, a step of forming a source electrode and a drain electrode,
A method for manufacturing a display device, comprising sequentially performing a step of forming an organic semiconductor layer, a step of forming a protective film, and a step of forming an alignment film, and using an active matrix substrate obtained by the steps. 【請求項１８】 基板上に、ゲート電極並びに走査配
線を形成する工程、ゲート絶縁膜を形成する工程、
層間絶縁膜を形成する工程、ソース電極並びにドレイ
ン電極を形成する工程、信号配線を形成する工程、
有機半導体層を形成する工程、保護膜を形成する工
程、および、配向膜を形成する工程を順に行い、これ
によって得られたアクティブマトリクス基板を用いるこ
と特徴とする表示装置の製法。18. A step of forming a gate electrode and a scanning wiring on a substrate, a step of forming a gate insulating film,
Forming an interlayer insulating film, forming a source electrode and a drain electrode, forming a signal wiring,
A method for manufacturing a display device, comprising sequentially performing a step of forming an organic semiconductor layer, a step of forming a protective film, and a step of forming an alignment film, and using an active matrix substrate obtained by the steps. 【請求項１９】 工程と工程との間に、チャネル領
域上部の層間絶縁膜を除去する工程を有する請求項１７
または１８に記載の表示装置の製法。19. The method according to claim 17, further comprising the step of removing the interlayer insulating film above the channel region between the steps.
19. A method for manufacturing a display device according to item 18. 【請求項２０】 基板上に、ゲート電極並びに走査配
線を形成する工程、ゲート絶縁膜を形成する工程、
ソース電極並びにドレイン電極を形成する工程、信号
配線を形成する工程、配向制御層を形成する工程、
有機半導体層を形成する工程、保護膜を形成する工
程、および、配向膜を形成する工程を順に行い、これ
によって得られたアクティブマトリクス基板を用いるこ
と特徴とする表示装置の製法。20. A step of forming a gate electrode and a scanning line on a substrate, a step of forming a gate insulating film,
Forming a source electrode and a drain electrode, forming a signal wiring, forming an orientation control layer,
A method for manufacturing a display device, comprising sequentially performing a step of forming an organic semiconductor layer, a step of forming a protective film, and a step of forming an alignment film, and using an active matrix substrate obtained by the steps. 【請求項２１】 基板上に、ゲート電極を形成する工
程、ゲート絶縁膜を形成する工程、層間絶縁膜を形
成する工程、信号配線を形成する工程、チャネル領
域上部の層間絶縁膜を除去する工程、透明導電膜から
なるソース電極並びにドレイン電極を形成する工程、
有機半導体層を形成する工程、保護膜を形成する工
程、および、配向膜を形成する工程を順に行うことを
特徴とする表示装置の製法。21. A step of forming a gate electrode on a substrate, a step of forming a gate insulating film, a step of forming an interlayer insulating film, a step of forming a signal wiring, and a step of removing an interlayer insulating film above a channel region Forming a source electrode and a drain electrode made of a transparent conductive film,
A method for manufacturing a display device, comprising sequentially performing a step of forming an organic semiconductor layer, a step of forming a protective film, and a step of forming an alignment film. 【請求項２２】 前記ゲート絶縁膜、前記ゲート電極、
ソース電極並びにドレイン電極、および、画素電極の形
成をスパッタリング法で行ない、 前記ゲート絶縁膜、および、半導体層の形成を塗布法で
行なう請求項１８〜２１のいずれかに記載の表示装置の
製法。22. The gate insulating film, the gate electrode,
22. The method according to claim 18, wherein the source electrode, the drain electrode, and the pixel electrode are formed by a sputtering method, and the gate insulating film and the semiconductor layer are formed by a coating method.