JP2005072053A

JP2005072053A - Organic semiconductor device and its fabricating process

Info

Publication number: JP2005072053A
Application number: JP2003209065A
Authority: JP
Inventors: Hirokazu Yoshioka; 宏和吉岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-08-27
Filing date: 2003-08-27
Publication date: 2005-03-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide an organic semiconductor device in which threshold voltage and operation voltage are reduced while sustaining the breakdown voltage between the source-gate electrodes and between the drain-gate electrodes. <P>SOLUTION: The organic semiconductor device comprises: a substrate arranged with a gate electrode; a gate insulator layer arranged on the gate electrode; a source electrode and a drain electrode arranged on the gate insulator layer; and an organic semiconductor layer arranged on the gate insulator layer, the source electrode and the drain electrode. The gate insulator layer comprises a single layer, and the region of the gate insulator layer sandwiched by the source electrode and the drain electrode has a thinner structure as compared with the region touching the source electrode and the drain electrode. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、有機半導体装置およびその製造方法に関する。さらに詳しくは、本発明は、ソース−ゲート電極間およびドレイン−ゲート電極間の耐電圧を維持しつつ、閾値電圧および動作電圧を低減した有機半導体装置およびその製造方法に関する。本発明の有機半導体装置は、アクティブマトリクス液晶表示装置のアクティブ素子として好適に用いることができる。
【０００２】
【従来の技術】
ゲート絶縁体層としてＳｉＯ_２、有機半導体層としてペンタセンを用いたＴＦＴ（薄膜トランジスタ）が、１ｃｍ^２／Ｖｓ程度の電界効果移動度を実現し、注目を集めている（Ｙ．Ｙ．Ｌｉｎ，Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ，Ｓ．Ｆ．Ｎｅｌｓｏｎ，Ｔ．Ｎ．Ｊａｃｋｓｏｎ，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔ．Ｖｏｌ．１８ｐｐ．５０６−５０８１９９７；非特許文献１）。このペンタセンを用いた有機ＴＦＴの主要な欠点は、高い電界効果移動度と高いオン・オフ比を実現するために、高い動作電圧が必要なことである。例えば、ゲート絶縁体層として膜厚０．４μｍのＳｉＯ_２を使用した有機ＴＦＴでは、一般的に約１００Ｖの動作電圧が必要である。
【０００３】
ゲート絶縁体層が単層で構成されている場合、ゲート絶縁体層が厚ければ高い動作電圧が必要になる。これに対して、ゲート絶縁体層が薄ければ（例えば、０．１μｍ程度）動作電圧を低く抑えることができる。しかしながら、ゲート絶縁体層の薄膜化に伴い、耐電圧が低下し、絶縁破壊やリーク電流の増大といった半導体装置としての信頼性の低下が起こリ易くなる。また、ゲート絶縁体層の薄膜化は、半導体装置の製造を困難にする。したがって、単純な単層のゲート絶縁体層を薄膜化して動作電圧を低下させる方法は好ましくない。現行のａ−Ｓｉ（非結晶性Ｓｉ）を半導体層とするＴＦＴにおいてもゲート絶縁体層の厚さは一般的に０．３〜０．４μｍ程度である。
【０００４】
有機ＴＦＴの実用化には、層間リーク電流を低減しつつ、動作電圧を低くすることが必要とされている。
そこで、特開２００１−２４４４６７号公報（特許文献１）には、図６に示すように、ゲート絶縁体層の表面にパターン化された層間絶縁膜を導入することにより、層間リーク電流を低減した有機ＴＦＴ（コプラナー型半導体装置）が開示されている。
【０００５】
【特許文献１】
特開２００１−２４４４６７号公報
【非特許文献１】
Ｙ．Ｙ．Ｌｉｎ，Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ，Ｓ．Ｆ．Ｎｅｌｓｏｎ，Ｔ．Ｎ．Ｊａｃｋｓｏｎ，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔ．Ｖｏｌ．１８ｐｐ．５０６−５０８１９９７
【０００６】
【発明が解決しようとする課題】
耐電圧を維持しつつ、層間リーク電流を低減した有機ＴＦＴを得るために、特許文献１に記載されているような、ゲート絶縁体層以外に層間絶縁膜を追加する方法では、製造工程が増加し、しかも歩留まりが低下するという問題が発生する。また、使用する装置や部材も増加するので、製造コストの増大を招くことになる。
さらに、ゲート絶縁体層に追加してチャネル部に相当する領域の層間絶縁膜の一部を薄膜化した構造では、最適なゲート絶縁体層に追加してゲート絶縁体層として作用する層間絶縁膜を導入せざるを得ず、最適なゲート絶縁体層のみの有機半導体装置と比較して、性能向上が難しいことが指摘できる。
【０００７】
本発明は、ソース−ゲート電極間およびドレイン−ゲート電極間の耐電圧を維持しつつ、閾値電圧および動作電圧を低減した有機半導体装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、基板、ゲート電極、ゲート絶縁体層、ソース電極、ドレイン電極および有機半導体層からなる有機半導体装置において、ゲート絶縁体層を単層で構成し、ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層を、ソース電極およびドレイン電極と接する領域のゲート絶縁体層に比較して薄い構造にすることにより、ソース−ゲート電極間およびドレイン−ゲート電極間の耐電圧を維持しつつ、閾値電圧および動作電圧を低減した有機半導体装置を提供できることを見出し、本発明を完成するに到った。
【０００９】
かくして、本発明によれば、ゲート電極が配置された基板と、ゲート電極上に配置されたゲート絶縁体層と、ゲート絶縁体層上に配置されたソース電極およびドレイン電極と、ゲート絶縁体層、ソース電極およびドレイン電極の上に配置された有機半導体層とを備え、ゲート絶縁体層が単層で構成され、ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層が、ソース電極およびドレイン電極と接する領域のゲート絶縁体層に比較して薄い構造を有することを特徴とする有機半導体装置が提供される。
【００１０】
また、本発明によれば、上記の有機半導体装置の製造方法であり、
（ａ）基板にゲート電極を形成し、ゲート電極上にゲート絶縁体層を配置する工程と、
（ｂ）ゲート絶縁体層上にソース電極およびドレイン電極を配置する工程と、
（ｃ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層を薄膜化する工程と、
（ｄ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層上に有機半導体層を配置する工程
を含むことを特徴とする有機半導体装置の製造方法が提供される。
【００１１】
【発明の実施の形態】
本発明の有機半導体装置は、ゲート絶縁体層が単層で構成され、ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層が、ソース電極およびドレイン電極と接する領域のゲート絶縁体層に比較して薄い構造を有することを特徴とする。
このような構造を有する本発明の有機半導体装置は、従来の有機半導体装置と同じゲート電圧を印加した場合、有機半導体／ゲート絶縁体層界面に誘起されるキャリアが多くなり、閾値電圧が低下し、動作電圧も低下する。また、本発明の有機半導体装置は、ゲート絶縁体層が単層で構成されているので、使用する装置や部材を新たに追加する必要がなく、廉価に有機半導体装置を提供することができる。
【００１２】
本発明の有機半導体装置の製造方法は、（ａ）基板にゲート電極を形成し、ゲート電極上にゲート絶縁体層を配置する工程と、（ｂ）ゲート絶縁体層上にソース電極およびドレイン電極を配置する工程と、（ｃ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層を薄膜化する工程と、（ｄ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層上に有機半導体層を配置する工程を含むことを特徴とする。
【００１３】
工程（ｃ）をソース電極およびドレイン電極をマスクパターンとする自己整合的なエッチングにより行うのが好ましい。これにより、新たなマスクを追加することなく、ゲート絶縁体層を薄膜化することができる。
したがって、本発明の有機半導体装置の製造方法は、使用する装置や部材のコストを抑えることができるので、廉価に有機半導体装置およびアクティブ素子としてそれを用いたアクティブマトリクス液晶表示装置を提供することができる。
【００１４】
エッチングは、ドライ、ウエットのいずれであってもよい。ウエットエッチングでは、エッチングと同時にゲート絶縁体層の表面粗さを改善することができる。すなわち、ゲート絶縁体層の表面欠陥密度を低減でき、素子として機能させる際にキャリアがゲート絶縁体層の表面欠陥に起因する界面準位にトラップされにくくなり、素子特性が向上するので好ましい。
また、エッチングは、ゲート絶縁体層に対して、均一に行っても、必要に応じて不均一に行ってもよい。例えば、強い電界が印加されるソース電極および／またはドレイン電極の近傍のゲート絶縁体層が厚くなるように不均一にエッチングを行うことができる。
【００１５】
例えば、誘導放出プラズマ源（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａＳｏｕｒｃｅ：ＩＣＰ）を搭載したエッチング（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：ＲＩＥ）装置を用いてゲート絶縁体層をパターン化（薄膜化）する。ＩＣＰを搭載したＲＩＥでは、高密度プラズマを発生させることができ、高い異方性および選択性を有する。また、ＩＣＰは、均一なプラズマを生成できることからエッチング速度を正確に制御できると共に、エッチング後に基板の面内均一性を高めることができる。
【００１６】
工程（ｃ）の後であって工程（ｄ）の前に、ウェット洗浄処理を行うのが好ましく、ウェット洗浄処理の後、熱処理をさらに行うのが好ましい。
真空蒸着法などを用いて、ゲート絶縁体層上に有機半導体層１０７を形成する場合には、ゲート絶縁体層上の残渣などが核となり有機半導体層の薄膜が形成され、核となった残渣が半導体特性に悪影響を与えることがある。したがって、良好な半導体特性を示す有機半導体層を得るためには、ゲート絶縁体層表面の残渣および表面粗さを極力少なくする必要がある。この残渣および表面粗さを緩和するための方法として、ウェット洗浄処理および熱処理（アニール処理）が好ましい。
【００１７】
ウェット洗浄処理としては、上記の目的を達成し、かつ他の材料に悪影響を与えない方法であれば特に限定されず、例えばフッ酸などによる酸処理が挙げられる。具体的な方法は、実施例に記載する。
熱処理としては、上記の目的を達成し、かつ他の材料に悪影響を与えない方法であれば特に限定されず、その条件は、温度２００〜１０００℃程度、時間１０〜３００秒程度である。加熱温度は使用する基板に依存するが、高いほど欠陥が低減する。
【００１８】
図１は、本発明の有機半導体装置の一形態を示す概略断面図（ａ）および概略上面図（ｂ）である。図中、１０１は基板、１０２はゲート電極、１０３はゲート絶縁体層、１０４はソース電極、１０５はドレイン電極、１０７は有機半導体層、１０８は保護層を示す。
【００１９】
本発明の有機半導体装置に用いられる基板としては、絶縁性であれば特に限定されず、処理工程によって寸法変化の少ないものが好ましい。具体的には、合成石英基板、ガラス基板、プラスチック基板、シリコン基板などが挙げられる。また、基板コストを低減させ、かつフレキシビリティを有するデバイスを得るためには、折り曲げ可能な基板が好ましく、例えば、ＰＥＳ（ポリエーテルスルホン）基板、ポリイミド基板、ＰＥＴ（ポリエチレンテレフタレート）基板などが挙げられる。
基板の厚さは、構成材料などにより異なるが、０．５〜１．３ｍｍ程度である。
【００２０】
ゲート電極の構成材料としては、導電性材料であれば特に限定されない。具体的には、導電性有機材料、導電性インク、金属、合金、導電性金属酸化物、ドーピングなどで導電率を向上させた無機半導体および有機半導体が挙げられ、これらの材料は２種以上を併用してもよい。例えば、チタンおよび金の２層金属膜が挙げられる。ゲート絶縁体層がシリコン窒化膜（ＳｉＮ_ｘ）のとき、チタンは金とＳｉＮ_ｘ膜の密着性を向上させる効果があるので好ましい。
【００２１】
ゲート電極は、用いる材料に応じ、公知の方法で形成することができる。
形成プロセスが比較的簡便なことから、ポリアニリン、ポリチオフェンなどの導電性有機材料または導電性インクを用いた塗布法が好ましい。
ゲート電極の膜厚は、２０〜４００ｎｍ程度である。
ゲート電極は必ずしもパターニングされている必要はなく、パターニングされていない場合でも有機半導体素子として動作は可能である。しかしながら、寄生容量やアクティブマトリクス駆動することを考えるとパターニングされているのが好ましい。
【００２２】
ゲート絶縁体層の構成材料としては、例えば、窒化珪素（Ｓｉ_ｘＮ）などが挙げられる。
ゲート絶縁体層は、公知の方法、例えば、プラズマＣＶＤ法により形成することができる。
ゲート絶縁体層の膜厚は、ソース電極とドレイン電極に挟まれた領域で１０〜２００ｎｍ程度、ソース電極およびドレイン電極と接する領域で１００〜４００ｎｍ程度である。ただし、前者の膜厚は後者の膜厚よりも薄い。前者の膜厚を薄くするほど低電圧動作が可能となる。
【００２３】
ソース電極、ドレイン電極の構成材料としては、導電性材料であれば特に限定されない。具体的には、金属、合金、導電性金属酸化物、ドーピングなどで導電率を向上させた無機半導体および有機半導体が挙げられる。これらの材料の中でも、半導体層との接触面において電気抵抗が小さく、半導体層とオーミック接触する材料が好ましい。また、半導体層とショットキー接合になってしまう材料であっても、その障壁が低いものであれば十分使用できる。例えば、チタンおよび金の２層金属膜が挙げられる。ゲート絶縁体層がシリコン窒化膜（ＳｉＮ_ｘ）のとき、チタンは金とＳｉＮ_ｘ膜の密着性を向上させる効果があるので好ましい。
ソース電極、ドレイン電極は、用いる材料に応じ、公知の方法で形成することができる。
【００２４】
有機半導体層の構成材料としては、π電子共役系の芳香族化合物、鎖式化合物、有機顔料、有機珪素化合物などが好適に用いられるが、これらに限定されない。具体的には、高い電界効果移動度を有するペンタセンが挙げられる。
有機半導体層は、昇華、蒸着、分子線蒸着、電界重合またはこれらの組み合わせからなる方法、スピン塗布、浸漬塗布、溶液からの引き上げ法、自己集合、スタンピング、スクリーニング、溶射、インクジェット印刷、またはこれらの組み合わせからなる溶液ベースの方法により形成することができるが、これらの方法に限定されない。
有機半導体層の膜厚は、２．５〜３００ｎｍ程度である。
【００２５】
本発明の有機半導体装置には、保護膜を設けるのが好ましい。
保護膜は、他の処理に曝されることおよび外部環境から有機半導体装置を保護する。
保護膜の構成材料としては、ポリイミド、パリレン、非ドープ・ポリアニリンなどからなる重合体、ポリビニルアルコールなどの感光体材料、フッ素系ポリマーなどの有機材料、ＳｉＯ_２、ＳｉＮ_ｘなどの無機材料などが挙げられるが、これらの材料に限定されない。
保護膜は、用いる材料に応じ、公知の方法で形成することができる。プラズマＣＶＤをベースとする方法により保護膜を形成する場合には、基板温度が有機半導体層に与える影響を考慮する必要があり、溶媒ベースの方法で保護層を形成する場合には、溶媒が有機半導体層に与える影響を考慮しなければならない。
保護膜の膜厚は、１００〜５００ｎｍ程度である。
【００２６】
【実施例】
本発明を実施例によりさらに具体的に説明するが、これらの実施例により本発明が限定されるものではない。
【００２７】
（実施例１）
合成石英基板を用いて、図１に示される有機半導体装置を図２に示される製造工程により作製した。
図１は、本発明の有機半導体装置の一形態を示す概略断面図（ａ）および概略上面図（ｂ）であり、図２は、図１の有機半導体装置の製造工程を示す概略断面図（ａ）〜（ｇ）である。図中、１０１は合成石英基板、１０２はゲート電極、１０３はゲート絶縁体層（ＳｉＮ_ｘ膜）、１０４はソース電極、１０５はドレイン電極、１０６はゲート絶縁体層エッチング領域（ソース電極とドレイン電極に挟まれた領域）、１０７は有機半導体層（ペンタセン蒸着膜）、１０８は保護層を示す。
【００２８】
まず、合成石英基板を洗浄した。
合成石英基板（直径３インチ、厚さ０．６ｍｍ）に対して、１５０℃、ＲＦパワー５０Ｗの条件下でＯ_２プラズマによるアッシングを１５分間行い、有機物汚染を除去した。次いで、合成石英基板をバッファードフッ酸に１分間浸漬した後、合成石英基板を超純水に６分浸漬する洗浄処理を２回行った。洗浄後、超純水をＮ_２ガスで吹き払った。
【００２９】
次いで、洗浄した合成石英基板１０１上にゲート電極１０２を形成した。
まず、フォトリソグラフ法により、合成石英基板１０１上にゲート電極１０２に対応するパターンを形成した。パターニング後、電子ビーム蒸着装置を用いてチタンおよび金を順次蒸着し（図２（ａ）参照）、リフトオフにより膜厚５０ｎｍのチタンおよび膜厚１００ｎｍの金の２層金属膜からなるゲート電極１０２を得た。蒸着時の基板温度は室温に設定した（図２（ｂ）参照）。
【００３０】
次いで、ゲート絶縁体層１０３としてシリコン窒化膜（ＳｉＮ_ｘ）を形成した。
原料ガスとしてＳｉＨ_４＋ＮＨ_３＋Ｎ_２を用いたプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉＮ_ｘ膜を形成した。形成時の基板温度を２００℃に設定した（図２（ｃ）参照）。ゲート絶縁体層１０３はゲート電極１０２の存在により、ゲート電極と同等の領域が膜厚分、***した構造となった。
【００３１】
次いで、ソース電極１０４およびドレイン電極１０５を形成した。
まず、フォトリソグラフ法により、ゲート絶縁体層１０３を形成した合成石英基板１０１上にソース電極１０４およびドレイン電極１０５に対応するパターンを形成した。パターニング後、電子ビーム蒸着装置を用いてチタンおよび金を順次蒸着し、リフトオフにより所望の形状の、膜厚５０ｎｍのチタンおよび膜厚２００ｎｍの金の２層金属膜からなるソース電極１０４およびドレイン電極１０５を得た。蒸着時の基板温度は室温に設定した（図２（ｄ）参照）。
ソース電極１０４およびドレイン電極１０５の大きさを１０００μｍ×５０μｍとし、チャネル幅Ｗを１０００μｍ、チャネル長をソース／ドレイン電極間のギャップに対応して１０μｍとした。
【００３２】
通常の有機半導体装置では、引き続いて有機半導体膜を作製するが、本発明では、ソース電極１０４とドレイン電極１０５に挟まれた領域１０６のゲート絶縁体層を、ソース電極１０４およびドレイン電極１０５と接する領域のゲート絶縁体層と比較して薄膜化することを特徴としている。
具体的には、ソース電極１０４およびドレイン電極１０５をマスクパターンとして自己整合的なエッチングにより、ゲート絶縁体層１０３をエッチングした。
【００３３】
まず、誘導放出プラズマ源（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａＳｏｕｒｃｅ：ＩＣＰ）を搭載したエッチング（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：ＲＩＥ）装置を用いてゲート絶縁体層１０３をパターン化（薄膜化）した。ＩＣＰを搭載したＲＩＥでは、高密度プラズマを発生させることができ、高い異方性および選択性を有する。また、ＩＣＰは、均一なプラズマを生成できることからエッチング速度を正確に制御できると共に、エッチング後に基板の面内均一性を高めることができる。
その条件は、圧力：１５ｍＴｏｒｒ、ＲＦ：ソース４０００Ｗ／バイアス１５００Ｗ、ガス：ＳＦ_６／Ｏ_２混合ガスでガス流量２００／４００ｓｃｃｍに設定した。この条件下で、ゲート絶縁体層１０３を５０秒間エッチングすることにより、エッチング前の膜厚４００ｎｍをエッチング後の膜厚１００ｎｍにした（図２（ｅ）参照）。
【００３４】
次いで、有機半導体層１０７を形成した。
まず、ゲート絶縁体層１０３表面の残渣および表面粗さを緩和するために、ウェット洗浄処理および熱処理を行った。
ゲート絶縁体層１０３を薄膜化した後、形成した層を含む合成石英基板１０１を１％フッ酸の緩衝溶液に１０秒間浸漬した。ドライエッチングなどにより生じる表面欠陥の多い領域は、ウェット洗浄処理におけるエッチングスピードが速くなるので、この工程により、有機半導体層１０７／ゲート絶縁体層１０３の界面トラップを低減させることができた。
次いで、２００℃で１２０秒間、熱処理を行った。この工程により、表面欠陥が低減した。
【００３５】
次いで、有機半導体層１０７を形成した。
原料として、市販のペンタセン粉末を昇華法により精製したものを用いた。
形成した層を含む合成石英基板１０１を真空蒸着装置内に設置し、装置内を真空状態にした（到達真空度は１×１０^−６Ｔｏｒｒ）。次いで、ペンタセン粉末を蒸着させて、膜厚１００ｎｍ（ソース電極１０４とドレイン電極１０５に挟まれた領域１０６では、膜厚１００ｎｍ）の有機半導体層（ペンタセン蒸着膜）１０７を得た（図２（ｆ）参照）。
電子顕微鏡で観察したところ、ペンタセン蒸着膜の表面状態は、粒径が０．８〜１．６μｍの樹枝状結晶粒が確認された。比較として、ウェット洗浄処理および熱処理を施さないものについても同様にペンタセン蒸着膜を形成したが、その表面状態は、平均粒径が０．６μｍの樹枝状結晶粒であった。
【００３６】
次に、保護膜１０８を形成した。
蒸着法により、形成した層を含む合成石英基板１０１上に、膜厚２００ｎｍのＳｉＯ_２層を形成した。蒸着時の基板温度は室温に設定した（図２（ｇ）参照）。
以上により本発明の有機半導体装置（有機ＴＦＴ素子）を得た。
【００３７】
次に、得られた本発明の有機ＴＦＴ素子を評価した。
測定する有機ＴＦＴ素子のゲート絶縁体層１０３の一部を剥離し、ゲート電極１０２をむき出しにし、これに銀ペーストを垂らし、乾燥させた。得られた測定基板を真空チャックで金属製のステージに固定し、ゲート電極１０２、ソース電極１０４およびドレイン電極１０５にプローバーの探針を接触させ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄを印加して、Ｖｇ−Ｉｄ^１／２曲線を測定した。なお、ドレイン電極１０５には、高感度のプローバー探針を接触させた。
【００３８】
図６は、従来の有機半導体装置を示す概略断面図であり、図中、６０１は基板、６０２はゲート電極、６０３はゲート絶縁体層、６０４は層間絶縁膜、６０５はソース電極、６０６はドレイン電極、６０７は有機半導体層（ペンタセン蒸着膜）を示す。
図８は、本発明の有機半導体装置（図１）と従来の有機半導体装置（図６）のＶｇ−Ｉｄ^１／２曲線を示す図である。図中、８０１は図６に示す従来の有機半導体装置のＶｇ−Ｉｄ^１／２曲線、８０２は図１に示す本発明の有機半導体装置のＶｇ−Ｉｄ^１／２曲線である。
【００３９】
図８から、本発明の有機半導体装置は、従来の有機半導体装置に比べて、同じ大きさのチャネル幅（Ｗ）、チャネル長（Ｌ）において閾値電圧の低下（閾値電圧が０Ｖに近づく）が確認できる。閾値電圧はトランジスタのオン−オフが切り替わる電圧を意味し、デバイスとして利用する際には少なくとも閾値電圧以上のゲート電極を印加する必要がある。このことから、本発明の有機半導体装置は、従来の有機半導体装置に比べて、閾値電圧を低下させることができ、また動作電圧を低下させることができることがわかる。
【００４０】
また、本発明の有機半導体装置について、飽和領域から電界効果移動度を算出した。有機半導体層の形成前に、ウェット洗浄処理および熱処理を行ったものは、移動度が０．２７７ｃｍ^２／Ｖｓを示したのに対して、前記処理を行わなかったものは、移動度が０．０６０ｃｍ^２／Ｖｓであった。このことから、ウェット洗浄処理および熱処理が、エッチングによる残渣や表面粗さの緩和に有効であることがわかる。
【００４１】
図７は、従来の有機半導体装置を示す概略断面図であり、図中、７０１は基板、７０２はソース電極、７０３はドレイン電極、７０４は有機半導体層、７０５はゲート絶縁体層、７０６はゲート電極を示す。
本発明の有機半導体装置の製造工程は、図６および７に示されるような従来の有機半導体装置に比べて、煩雑でなく、歩留りよく、高機能を有する有機半導体装置を提供することができる。
【００４２】
（実施例２）
ソース電極１０４とドレイン電極１０５に挟まれた領域のゲート絶縁体層１０３を薄膜化する工程において、ＩＣＰモードを搭載していないＲＩＥ装置を用いること以外は、実施例１と同様にして、本発明の有機半導体装置（有機ＴＦＴ素子）を得た。
ＩＣＰを搭載していないＲＩＥ装置においても、基板とプラズマ源を接近させることによりＩＣＰと同様、高い異方性および選択性が得られた。また、この方法によれば、エッチング速度が速く、プロセス時間を短縮することができる。
具体的には、条件を圧力：１００ｍＴｏｒｒ、ＲＦ：４０００Ｗ、ガス：ＣＦ_４／Ｏ_２混合ガスでガス流量３７０／２５０ｓｃｃｍに設定し、この条件下で、ゲート絶縁体層１０３を３０秒間エッチングすることにより、エッチング前の膜厚４００ｎｍをエッチング後の膜厚１００ｎｍにした。
得られた有機半導体装置は、実施例１と同様に、良好な評価結果が得られた。
【００４３】
（実施例３）
ソース電極１０４とドレイン電極１０５に挟まれた領域のゲート絶縁体層１０３を薄膜化する工程をウェットエッチングにより行うこと以外は、実施例１と同様にして、本発明の有機半導体装置（有機ＴＦＴ素子）を得た。
エッチング速度が１００ｎｍ／分であるバッファードフッ酸（ＢＨＦ、フッ酸の緩衝溶液、ＨＦ＋ＮＨ_４Ｆ、組成比１：６）溶液に、形成した層を含む合成石英基板１０１を３分間浸漬することにより、ゲート絶縁体層１０３をエッチング前の膜厚４００ｎｍをエッチング後の膜厚１００ｎｍにした。
得られた有機半導体装置は、実施例１と同様に、良好な評価結果が得られた。
【００４４】
（実施例４）
アクティブ素子として本発明の有機半導体装置を用いて、アクティブマトリクス液晶表示装置を作製した。
図３は、本発明の有機半導体装置をアクティブ素子として用いたアクティブマトリクス液晶表示装置の基本構成を示す概略断面図であり、図中、３０１はゲート端子およびゲート信号線、３０２はソース端子およびソース信号線、３０３および３０５はＣｓ端子およびＣｓ信号線、３０４はスイッチング素子領域、４０２はゲート電極およびゲート信号線、４０５はドレイン電極およびドレイン信号線、４１０はコンタクトホール、４１１は画素電極を示す。
【００４５】
図４は、図３におけるＡ−Ｂ線のアクティブマトリクス液晶表示装置の基本構成を示す概略断面図（ａ）およびその製造工程を示す概略断面図（ｂ）〜（ｋ）である。この図では、４画素の画素電極４１１が示されているが、実施例４では画素電極４１１が５０×５０画素備わった液晶表示装置を作製した。図中、４０１は基板、４０１’は対向基板、４０２はゲート電極およびゲート信号線、４０３はゲート絶縁体層、４０４はソース電極およびソース信号線、４０５はドレイン電極およびドレイン信号線、４０６はソース電極とドレイン電極に挟まれた領域、４０７は有機半導体層、４０８は保護層、４０９は感光性樹脂、４１１および４１１’は画素電極、４１２および４１２’は配向膜、４１３はプラスチックビーズ、４１４は液晶、４１５および４１５’は偏光板、４１７は液晶を示し、他の図番は図３に準ずる。
【００４６】
図５は、図３におけるＸ−Ｙ線のアクティブマトリクス液晶表示装置の製造工程を示す概略断面図（ａ）〜（ｃ）である。図中、４１６はゲート端子（入力パッド）を示し、他の図番は図４に準ずる。
【００４７】
まず、基板となる透明ガラス基板４０１（１２７ｍｍ×１２７ｍｍ、厚さ０．７ｍｍ）上に、スパッタリング法により、Ｔｉ／Ａｌ／ＴｉＮをそれぞれ膜厚３０／２００／１５０ｎｍで形成した（図４（ｂ）参照）。
次いで、第一のフォトマスクを用いたフォトリソグラフィー、塩素ガスを主体としたドライエッチング技術により、ゲート電極およびゲート信号線４０２、ゲート端子および信号線３０１、Ｃｓ端子および信号線３０３、３０５を形成した（図３および図４（ｃ）参照）。
【００４８】
次いで、プラズマＣＶＤ法により、ゲート絶縁体層４０３となるシリコン窒化膜を膜厚４００ｎｍで形成した（図４（ｄ）参照）。
次いで、スパッタ法により、Ｔｉ／Ａｌ／ＴｉＮをそれぞれ膜厚３０／１４０／５０ｎｍで形成し、第三のフォトマスクにてソース端子およびソース信号線３０２、ソース電極およびソース信号線４０４、ドレイン電極およびドレイン信号線４０５を形成した（図３および図４（ｅ）参照）。
【００４９】
次いで、実施例１と同様にして、ソース電極４０４とドレイン電極４０５で挟まれた領域４０６のゲート絶縁体層を、ソース電極４０４およびドレイン電極４０５と接する領域のゲート絶縁体層４０３と比較して薄膜化した。薄膜化された領域のゲート絶縁体層４０３は、エッチング前の膜厚４００ｎｍがエッチング後の膜厚１００ｎｍになった（図４（ｆ）参照）。
次いで、ゲート絶縁体層１０３表面のエッチング後の残渣および表面粗さを緩和するために、実施例１と同様にして、ウェット洗浄処理および熱処理を行った。
【００５０】
次いで、形成した層を含む基板４０１を真空蒸着装置内に設置し、装置内を真空状態にした（到達真空度は２〜４×１０^−６Ｔｏｒｒ）。暗所にて昇華精製を施したペンタセン１０ｍｇを昇華金属用のタングステンボートに入れ、蒸着基板から５ｃｍ離して設置し、抵抗加熱により基板４０１上にペンタセンを真空蒸着させて、膜厚２００ｎｍ（ソース電極４０４とドレイン電極４０５に挟まれた領域４０６では、膜厚２００ｎｍ）の有機半導体層４０７を形成した。（図４（ｇ）参照）。
次いで、蒸着法により、保護層４０８として膜厚２００ｎｍのＳｉＯ_２層を形成した。蒸着時の基板温度は室温に設定した（図４（ｈ）参照）。
【００５１】
次いで、光照射によりパターン形成可能な感光性樹脂４０９をスピンコートし、第四のフォトマスクにて露光、現像することでコンタクトホールを形成するためのパターン形成を行った。感光性樹脂としてポジ型のアクリル系樹脂、現像液としてＴＭＡＨを用いた（図４（ｉ）参照）。
【００５２】
作製する液晶表示装置は透過型であり、画素電極に透明電極を用いる必要があった。そこで、ドレイン電極４０５と透明電極となる画素電極４１１を電気接続するために、ドライエッチングにより、コンタクトホール４１０を形成した（図４（ｊ）参照）。
また、ゲート端子３０１、ソース端子３０２およびＣｓ端子３０３上にも、信号入力あるいは電気的接続を行う必要があるため、開口部（図示せず）を形成した（図３参照）。
【００５３】
次いで、各層が形成された基板４０１を温度８５℃のベーク炉で２００秒、熱処理を行い、感光性樹脂４０９を架橋させた。熱処理後の感光性樹脂４０９の膜厚は２μｍであった。
図５（ａ）は、ゲート電極４０２へのゲート端子（入力パッド）４１６上の図３のＸ−Ｙ断面構造であり、感光性樹脂４０９を塗布、露光し、ベークさせた後の状態を示す。ゲート端子３０１およびＣｓ端子３０３の断面構造は、どちらも図５（ａ）に示した構造のようになっている。
【００５４】
次いで、ゲート端子３０１およびＣｓ端子３０３上のゲート絶縁体層４０３（窒化シリコン膜）および保護膜４０８（シリコン酸化膜）を除去するために、パターン形成した感光性樹脂４０９をマスクパターンとして、以下のような条件でドライエッチング処理を行った（図３参照）。
【００５５】
ドライエッチング処理では、有機半導体層にダメージを与えないような条件を選択した。すなわち、エッチングガスとしてＣＦ_４イオン（３３０ｓｃｃｍ）およびＯ_２（１７０ｓｃｃｍ）を用い、ＧＡＰ距離１３０ｍｍで、ＲＩＥ（反応性イオンエッチング）モードで、電力２．４ｋＷ、圧力３００ｍＴｏｒｒ、温度６０℃の条件で処理した。その結果、ゲート絶縁体層４０３（窒化シリコン膜）および保護層４０８（シリコン酸化膜）が除去され、信号入力が可能な端子３０１およびＣｓ端子３０３が形成された（図５（ｂ）参照）。
【００５６】
最後に、透明画素電極４１１となる透明導電性金属ＩＴＯをスパッタ法により、膜厚２００ｎｍになるように成膜し、第五のフォトマスクを用いたウェットエッチング法により、透明画素電極４１１を形成した（図４（ｋ）参照）。
図５（ｃ）は、このときの図３におけるＸ−Ｙ断面であり、ゲート電極の入力パッド４１６が形成されている。
以上により本発明の有機半導体装置を有する基板（電界効果型トランジスタを有する有機ＴＦＴ基板）を得た。
【００５７】
次いで、厚さ０．７ｍｍの透明ガラス基板４０１’上に、スパッタリング法により、透明電極４１１’としてＩＴＯを膜厚１００ｎｍになるように形成し、対向基板を得た。また、カーボンペーストを用いて共通電極への電極接続を行った。
次いで、得られた有機ＴＦＴ基板と対向基板の双方に、膜厚２００ｎｍ程度の配向膜４１２および４１２’を形成した。両基板に直径３μｍのプラスチックビーズ４１３を散布し、両基板を貼り合わせ、両基板の間の空隙に液晶（組成物）４１７を注入し、ＵＶ硬化樹脂で封止した。
【００５８】
次いで、有機ＴＦＴ基板と対向基板の表面に偏光板４１５および４１５’を貼付した。
以上により、アクティブ素子として本発明の有機半導体装置（有機ＴＦＴ素子）を用いたアクティブマトリクス液晶表示装置（電界効果型トランジスタを有する有機ＴＦＴ基板）を得た。
【００５９】
実施例１に示したように、本発明の有機半導体装置は、図６に示されるような同一サイズの従来の有機半導体装置に比べて、閾値電圧を低下させることができ、また動作電圧を低下させることができる。
得られたアクティブマトリクス液晶表示装置は、従来のアクティブマトリクス液晶表示装置に比べて、開口率および透過率が高く、コントラストが高く、階調表示に優れていた。
【００６０】
実施例４では、白黒表示のアクティブマトリクス液晶表示装置を作製したが、本実施例のような正方形の画素を３画素に分割し、赤、青、緑の色で区切られたカラーフィルターの対向基板を用いることにより、フルカラー表示が可能となる。
【００６１】
実施例４では、透過型の液晶表示装置を作製したが、本発明の有機半導体装置は、バックライトを必要としない反射型の液晶表示装置にも適用できる。この場合、画素電極としての透明電極の代わりに、Ａｌのような反射材料を用いることができるので、コンタクトホール４１０を加工することなしに、ドレイン電極を画素電極として用いることができる。したがって、製造方法がより簡便になる。また、ゲート絶縁体層の成膜温度を下げることができるので、フレキシブルなプラスチック基板上にも形成することができる。
【００６２】
以上、実施例４では、透過型の液晶表示装置について説明したが、本発明の有機半導体装置は、例えば、集積回路、液晶以外のディスプレイおよびシステムなどの他のデバイスにも応用が期待できる。
【００６３】
【発明の効果】
本発明の有機半導体装置は、ゲート絶縁体層が単層で構成され、ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層が、ソース電極およびドレイン電極と接する領域のゲート絶縁体層に比較して薄い構造を有するので、ソース−ゲート電極間およびドレイン−ゲート電極間の耐電圧を維持しつつ、閾値電圧および動作電圧を低減した有機半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の有機半導体装置の一形態を示す概略断面図（ａ）および概略上面図（ｂ）である。
【図２】図１の有機半導体装置の製造工程を示す概略断面図（ａ）〜（ｇ）である。
【図３】本発明の有機半導体装置をアクティブ素子として用いたアクティブマトリクス液晶表示装置の基本構成を示す概略断面図である。
【図４】図３におけるＡ−Ｂ線のアクティブマトリクス液晶表示装置の基本構成を示す概略断面図（ａ）およびその製造工程を示す概略断面図（ｂ）〜（ｋ）である。
【図５】図３におけるＸ−Ｙ線のアクティブマトリクス液晶表示装置の製造工程を示す概略断面図（ａ）〜（ｃ）である。
【図６】従来の有機半導体装置を示す概略断面図である。
【図７】従来の有機半導体装置を示す概略断面図である。
【図８】本発明の有機半導体装置（図１）と従来の有機半導体装置（図６）のＶｇ−Ｉｄ^１／２曲線を示す図である。
【符号の説明】
１０１、４０１、６０１、７０１基板（合成石英基板）
１０２、４０２、６０２、７０６ゲート電極
１０３、４０３、６０３、７０５ゲート絶縁体層（ＳｉＮ_ｘ膜）
１０４、６０５、７０２ソース電極
１０５、６０６、７０３ドレイン電極
１０６、４０６ゲート絶縁体層エッチング領域（ソース電極とドレイン電極に挟まれた領域）
１０７、４０７、６０７、７０４有機半導体層（ペンタセン蒸着膜）
１０８、４０８保護層
３０１ゲート端子およびゲート信号線
３０２ソース端子およびソース信号線
３０３、３０５Ｃｓ端子およびＣｓ信号線
３０４スイッチング素子領域
４０１’ 対向基板
４０２ゲート電極およびゲート信号線
４０４ソース電極およびソース信号線
４０５ドレイン電極およびドレイン信号線
４０９感光性樹脂
４１０コンタクトホール
４１１画素電極
４１１’ 画素電極（透明電極）
４１２、４１２’ 配向膜
４１３プラスチックビーズ
４１４液晶
４１５、４１５’ 偏光板
４１６ゲート端子（入力パッド）
６０４層間絶縁膜
８０１図６に示す従来の有機半導体装置のＶｇ−Ｉｄ^１／２曲線
８０２図１に示す本発明の有機半導体装置のＶｇ−Ｉｄ^１／２曲線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an organic semiconductor device and a method for manufacturing the same. More specifically, the present invention relates to an organic semiconductor device in which a withstand voltage between a source-gate electrode and between a drain-gate electrode is maintained, and a threshold voltage and an operating voltage are reduced, and a manufacturing method thereof. The organic semiconductor device of the present invention can be suitably used as an active element of an active matrix liquid crystal display device.
[0002]
[Prior art]
SiO as gate insulator layer ₂ TFT (thin film transistor) using pentacene as the organic semiconductor layer is 1 cm. ² The field effect mobility of about / Vs has been achieved and attracting attention (Y. Y. Lin, D. J. Gundlach, S. F. Nelson, T. N. Jackson, IEEE Electron Device Let. Vol. 18). pp. 506-508 1997; The main drawback of this organic TFT using pentacene is that a high operating voltage is required to achieve high field effect mobility and high on / off ratio. For example, a 0.4 μm-thick SiO 2 film as a gate insulator layer ₂ In general, an operating voltage of about 100 V is required for an organic TFT using the above.
[0003]
When the gate insulator layer is composed of a single layer, a high operating voltage is required if the gate insulator layer is thick. On the other hand, if the gate insulator layer is thin (for example, about 0.1 μm), the operating voltage can be kept low. However, with the reduction in the thickness of the gate insulator layer, the withstand voltage decreases, and the reliability of the semiconductor device such as dielectric breakdown and increase in leakage current is likely to decrease. Further, the thinning of the gate insulator layer makes it difficult to manufacture a semiconductor device. Therefore, a method of reducing the operating voltage by reducing the thickness of a simple single gate insulator layer is not preferable. Even in a TFT using current a-Si (non-crystalline Si) as a semiconductor layer, the thickness of the gate insulator layer is generally about 0.3 to 0.4 μm.
[0004]
For practical use of the organic TFT, it is necessary to lower the operating voltage while reducing the interlayer leakage current.
Therefore, in Japanese Patent Laid-Open No. 2001-244467 (Patent Document 1), as shown in FIG. 6, an interlayer insulating film is introduced on the surface of the gate insulator layer to reduce the interlayer leakage current. An organic TFT (coplanar semiconductor device) is disclosed.
[0005]
[Patent Document 1]
JP 2001-244467 A
[Non-Patent Document 1]
Y. Y. Lin, D.D. J. et al. Gundlach, S.M. F. Nelson, T .; N. Jackson, IEEE Electron Device Lett. Vol. 18 pp. 506-508 1997
[0006]
[Problems to be solved by the invention]
In order to obtain an organic TFT having a reduced interlayer leakage current while maintaining a withstand voltage, the method of adding an interlayer insulating film other than the gate insulator layer as described in Patent Document 1 increases the number of manufacturing steps. In addition, there arises a problem that the yield decreases. Moreover, since the apparatus and member to be used increase, the manufacturing cost will increase.
Furthermore, in the structure in which a part of the interlayer insulating film in the region corresponding to the channel portion is thinned in addition to the gate insulating layer, the interlayer insulating film acting as a gate insulating layer in addition to the optimum gate insulating layer Therefore, it can be pointed out that it is difficult to improve the performance as compared with the organic semiconductor device having only the optimum gate insulator layer.
[0007]
An object of the present invention is to provide an organic semiconductor device in which a threshold voltage and an operating voltage are reduced while maintaining a withstand voltage between a source-gate electrode and between a drain-gate electrode.
[0008]
[Means for Solving the Problems]
As a result of intensive studies in order to solve the above problems, the present inventor has obtained a gate insulator layer in an organic semiconductor device comprising a substrate, a gate electrode, a gate insulator layer, a source electrode, a drain electrode, and an organic semiconductor layer. The gate insulator layer in the region sandwiched between the source electrode and the drain electrode is made thinner than the gate insulator layer in the region in contact with the source electrode and the drain electrode. It has been found that an organic semiconductor device can be provided in which the threshold voltage and the operating voltage are reduced while maintaining the withstand voltage between the gate electrodes and between the drain and gate electrodes, and the present invention has been completed.
[0009]
Thus, according to the present invention, a substrate on which a gate electrode is disposed, a gate insulator layer disposed on the gate electrode, a source electrode and a drain electrode disposed on the gate insulator layer, and a gate insulator layer An organic semiconductor layer disposed on the source electrode and the drain electrode, the gate insulator layer is a single layer, and the gate insulator layer in a region sandwiched between the source electrode and the drain electrode includes the source electrode and the drain electrode. An organic semiconductor device characterized by having a thin structure as compared with a gate insulator layer in a region in contact with a drain electrode is provided.
[0010]
Moreover, according to the present invention, there is provided a method for manufacturing the above organic semiconductor device,
(A) forming a gate electrode on the substrate and disposing a gate insulator layer on the gate electrode;
(B) disposing a source electrode and a drain electrode on the gate insulator layer;
(C) thinning the gate insulator layer in a region sandwiched between the source electrode and the drain electrode;
(D) A step of disposing an organic semiconductor layer on the gate insulator layer in a region sandwiched between the source electrode and the drain electrode
The manufacturing method of the organic-semiconductor device characterized by including is provided.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
In the organic semiconductor device of the present invention, the gate insulator layer is composed of a single layer, and the gate insulator layer in the region sandwiched between the source electrode and the drain electrode is the gate insulator layer in the region in contact with the source electrode and the drain electrode. It has a thin structure in comparison.
In the organic semiconductor device of the present invention having such a structure, when the same gate voltage as that of the conventional organic semiconductor device is applied, the number of carriers induced at the interface of the organic semiconductor / gate insulator layer increases, and the threshold voltage decreases. The operating voltage also decreases. In addition, since the organic semiconductor device of the present invention has a single gate insulator layer, it is not necessary to add a new device or member to be used, and the organic semiconductor device can be provided at low cost.
[0012]
The organic semiconductor device manufacturing method of the present invention includes (a) a step of forming a gate electrode on a substrate and disposing a gate insulator layer on the gate electrode; and (b) a source electrode and a drain electrode on the gate insulator layer. (C) a step of thinning the gate insulator layer in a region sandwiched between the source electrode and the drain electrode; and (d) a region on the gate insulator layer in a region sandwiched between the source electrode and the drain electrode. And a step of disposing an organic semiconductor layer.
[0013]
The step (c) is preferably performed by self-aligned etching using the source electrode and the drain electrode as a mask pattern. As a result, the gate insulator layer can be thinned without adding a new mask.
Therefore, since the manufacturing method of the organic semiconductor device of the present invention can reduce the cost of devices and members to be used, it is possible to provide an organic matrix device and an active matrix liquid crystal display device using the same as an active element at low cost. it can.
[0014]
Etching may be either dry or wet. In the wet etching, the surface roughness of the gate insulator layer can be improved simultaneously with the etching. That is, it is preferable because the surface defect density of the gate insulator layer can be reduced, and carriers are less likely to be trapped at the interface state due to the surface defect of the gate insulator layer when functioning as an element, and the element characteristics are improved.
Etching may be performed uniformly or non-uniformly on the gate insulator layer as necessary. For example, etching can be performed non-uniformly so that a gate insulator layer in the vicinity of a source electrode and / or a drain electrode to which a strong electric field is applied becomes thick.
[0015]
For example, the gate insulator layer is patterned (thinned) using an etching (Reactive Ion Etching: RIE) apparatus equipped with a stimulated emission plasma source (Inductive Coupled Plasma Source: ICP). RIE equipped with ICP can generate high-density plasma and has high anisotropy and selectivity. Further, since ICP can generate uniform plasma, the etching rate can be accurately controlled, and the in-plane uniformity of the substrate can be improved after etching.
[0016]
It is preferable to perform a wet cleaning process after the step (c) and before the step (d), and it is preferable to further perform a heat treatment after the wet cleaning process.
In the case where the organic semiconductor layer 107 is formed on the gate insulator layer using a vacuum deposition method or the like, a residue on the gate insulator layer serves as a nucleus to form a thin film of the organic semiconductor layer. May adversely affect the semiconductor characteristics. Therefore, in order to obtain an organic semiconductor layer exhibiting good semiconductor characteristics, it is necessary to minimize the residue and surface roughness on the surface of the gate insulator layer. As a method for reducing the residue and the surface roughness, wet cleaning treatment and heat treatment (annealing treatment) are preferable.
[0017]
The wet cleaning treatment is not particularly limited as long as it achieves the above-described object and does not adversely affect other materials, and examples thereof include acid treatment with hydrofluoric acid. Specific methods are described in the examples.
The heat treatment is not particularly limited as long as it achieves the above object and does not adversely affect other materials, and the conditions are a temperature of about 200 to 1000 ° C. and a time of about 10 to 300 seconds. Although the heating temperature depends on the substrate to be used, the higher the temperature, the more defects are reduced.
[0018]
FIG. 1 is a schematic cross-sectional view (a) and a schematic top view (b) showing an embodiment of the organic semiconductor device of the present invention. In the figure, 101 is a substrate, 102 is a gate electrode, 103 is a gate insulator layer, 104 is a source electrode, 105 is a drain electrode, 107 is an organic semiconductor layer, and 108 is a protective layer.
[0019]
The substrate used in the organic semiconductor device of the present invention is not particularly limited as long as it is insulative, and a substrate with little dimensional change depending on the treatment process is preferable. Specific examples include a synthetic quartz substrate, a glass substrate, a plastic substrate, and a silicon substrate. In order to reduce the substrate cost and obtain a flexible device, a foldable substrate is preferable, and examples thereof include a PES (polyethersulfone) substrate, a polyimide substrate, and a PET (polyethylene terephthalate) substrate. .
The thickness of the substrate is about 0.5 to 1.3 mm, although it varies depending on the constituent material.
[0020]
The constituent material of the gate electrode is not particularly limited as long as it is a conductive material. Specific examples include conductive organic materials, conductive inks, metals, alloys, conductive metal oxides, inorganic semiconductors and organic semiconductors whose conductivity has been improved by doping, and the like. You may use together. For example, a two-layer metal film of titanium and gold can be used. The gate insulator layer is a silicon nitride film (SiN _x ) Titanium is gold and SiN _x This is preferable because of the effect of improving the adhesion of the film.
[0021]
The gate electrode can be formed by a known method depending on a material to be used.
Since the forming process is relatively simple, a coating method using a conductive organic material such as polyaniline or polythiophene or a conductive ink is preferable.
The film thickness of the gate electrode is about 20 to 400 nm.
The gate electrode is not necessarily patterned, and can operate as an organic semiconductor element even when it is not patterned. However, in consideration of parasitic capacitance and active matrix driving, patterning is preferable.
[0022]
As a constituent material of the gate insulator layer, for example, silicon nitride (Si _x N).
The gate insulator layer can be formed by a known method, for example, a plasma CVD method.
The thickness of the gate insulator layer is about 10 to 200 nm in a region sandwiched between the source electrode and the drain electrode, and about 100 to 400 nm in a region in contact with the source electrode and the drain electrode. However, the former film thickness is thinner than the latter film thickness. The lower voltage operation becomes possible as the former film thickness is reduced.
[0023]
A constituent material of the source electrode and the drain electrode is not particularly limited as long as it is a conductive material. Specific examples include inorganic semiconductors and organic semiconductors whose conductivity is improved by metals, alloys, conductive metal oxides, doping, and the like. Among these materials, a material having a small electrical resistance at the contact surface with the semiconductor layer and having an ohmic contact with the semiconductor layer is preferable. Even a material that becomes a Schottky junction with the semiconductor layer can be used as long as its barrier is low. For example, a two-layer metal film of titanium and gold can be used. The gate insulator layer is a silicon nitride film (SiN _x ) Titanium is gold and SiN _x This is preferable because of the effect of improving the adhesion of the film.
The source electrode and the drain electrode can be formed by a known method depending on a material to be used.
[0024]
As a constituent material of the organic semiconductor layer, π-electron conjugated aromatic compounds, chain compounds, organic pigments, organic silicon compounds, and the like are preferably used, but are not limited thereto. Specifically, pentacene having high field effect mobility can be given.
The organic semiconductor layer is formed by sublimation, vapor deposition, molecular beam vapor deposition, electropolymerization or a combination thereof, spin coating, dip coating, lifting from solution, self-assembly, stamping, screening, thermal spraying, inkjet printing, or these It can be formed by a solution-based method comprising a combination, but is not limited to these methods.
The film thickness of the organic semiconductor layer is about 2.5 to 300 nm.
[0025]
The organic semiconductor device of the present invention is preferably provided with a protective film.
The protective film protects the organic semiconductor device from exposure to other processes and from the external environment.
As a constituent material of the protective film, polymers such as polyimide, parylene, undoped polyaniline, photosensitive materials such as polyvinyl alcohol, organic materials such as fluorine-based polymers, SiO ₂ , SiN _x Inorganic materials such as, but are not limited to these materials.
The protective film can be formed by a known method depending on the material to be used. When a protective film is formed by a method based on plasma CVD, it is necessary to consider the influence of the substrate temperature on the organic semiconductor layer. When a protective layer is formed by a solvent-based method, the solvent is organic. The influence on the semiconductor layer must be considered.
The thickness of the protective film is about 100 to 500 nm.
[0026]
【Example】
Examples The present invention will be described more specifically with reference to examples. However, the present invention is not limited to these examples.
[0027]
(Example 1)
Using the synthetic quartz substrate, the organic semiconductor device shown in FIG. 1 was manufactured by the manufacturing process shown in FIG.
FIG. 1 is a schematic cross-sectional view (a) and a schematic top view (b) showing an embodiment of the organic semiconductor device of the present invention, and FIG. 2 is a schematic cross-sectional view showing a manufacturing process of the organic semiconductor device of FIG. a) to (g). In the figure, 101 is a synthetic quartz substrate, 102 is a gate electrode, 103 is a gate insulator layer (SiN). _x ), 104 is a source electrode, 105 is a drain electrode, 106 is a gate insulator layer etching region (a region sandwiched between the source electrode and the drain electrode), 107 is an organic semiconductor layer (pentacene vapor deposition film), and 108 is a protective layer. Show.
[0028]
First, the synthetic quartz substrate was cleaned.
A synthetic quartz substrate (diameter 3 inches, thickness 0.6 mm) is subjected to O under conditions of 150 ° C. and RF power 50 W. ₂ Plasma ashing was performed for 15 minutes to remove organic contamination. Next, after the synthetic quartz substrate was immersed in buffered hydrofluoric acid for 1 minute, a cleaning treatment was performed twice, in which the synthetic quartz substrate was immersed in ultrapure water for 6 minutes. After washing, ultrapure water is N ₂ Blowed off with gas.
[0029]
Next, a gate electrode 102 was formed on the cleaned synthetic quartz substrate 101.
First, a pattern corresponding to the gate electrode 102 was formed on the synthetic quartz substrate 101 by photolithography. After patterning, titanium and gold are sequentially deposited using an electron beam deposition apparatus (see FIG. 2A), and a gate electrode 102 made of a two-layer metal film of titanium having a thickness of 50 nm and gold having a thickness of 100 nm is formed by lift-off. Obtained. The substrate temperature during vapor deposition was set to room temperature (see FIG. 2B).
[0030]
Next, as the gate insulator layer 103, a silicon nitride film (SiN _x ) Was formed.
SiH as source gas ₄ + NH ₃ + N ₂ SiN with a film thickness of 400 nm is formed by plasma CVD using _x A film was formed. The substrate temperature at the time of formation was set to 200 ° C. (see FIG. 2C). Due to the presence of the gate electrode 102, the gate insulator layer 103 has a structure in which a region equivalent to the gate electrode is raised by a thickness.
[0031]
Next, the source electrode 104 and the drain electrode 105 were formed.
First, a pattern corresponding to the source electrode 104 and the drain electrode 105 was formed on the synthetic quartz substrate 101 on which the gate insulator layer 103 was formed by photolithography. After patterning, titanium and gold are sequentially deposited using an electron beam deposition apparatus, and a source electrode 104 and a drain electrode 105 made of a two-layer metal film of titanium having a thickness of 50 nm and gold having a thickness of 200 nm are formed by lift-off. Got. The substrate temperature during vapor deposition was set to room temperature (see FIG. 2D).
The size of the source electrode 104 and the drain electrode 105 was 1000 μm × 50 μm, the channel width W was 1000 μm, and the channel length was 10 μm corresponding to the gap between the source / drain electrodes.
[0032]
In an ordinary organic semiconductor device, an organic semiconductor film is subsequently formed. In the present invention, the gate insulator layer in the region 106 sandwiched between the source electrode 104 and the drain electrode 105 is in contact with the source electrode 104 and the drain electrode 105. It is characterized in that it is made thinner than the gate insulator layer in the region.
Specifically, the gate insulator layer 103 was etched by self-aligned etching using the source electrode 104 and the drain electrode 105 as a mask pattern.
[0033]
First, the gate insulator layer 103 was patterned (thinned) using an etching (Reactive Ion Etching: RIE) apparatus equipped with a stimulated emission plasma source (Inductive Coupled Plasma Source: ICP). RIE equipped with ICP can generate high-density plasma and has high anisotropy and selectivity. Further, since ICP can generate uniform plasma, the etching rate can be accurately controlled, and the in-plane uniformity of the substrate can be improved after etching.
The conditions are: pressure: 15 mTorr, RF: source 4000 W / bias 1500 W, gas: SF ₆ / O ₂ The gas flow rate was set to 200/400 sccm with a mixed gas. Under this condition, the gate insulator layer 103 was etched for 50 seconds, so that the film thickness before etching was changed to 400 nm after etching (see FIG. 2E).
[0034]
Next, the organic semiconductor layer 107 was formed.
First, wet cleaning treatment and heat treatment were performed in order to reduce the residue and surface roughness on the surface of the gate insulator layer 103.
After thinning the gate insulator layer 103, the synthetic quartz substrate 101 including the formed layer was immersed in a buffer solution of 1% hydrofluoric acid for 10 seconds. The region having many surface defects caused by dry etching or the like has a high etching speed in the wet cleaning process, and therefore, the interface trap of the organic semiconductor layer 107 / gate insulator layer 103 can be reduced by this step.
Next, heat treatment was performed at 200 ° C. for 120 seconds. This process reduced surface defects.
[0035]
Next, the organic semiconductor layer 107 was formed.
As a raw material, a commercially available pentacene powder purified by a sublimation method was used.
The synthetic quartz substrate 101 including the formed layer was placed in a vacuum deposition apparatus, and the inside of the apparatus was evacuated (the ultimate vacuum was 1 × 10 ^-6 Torr). Next, pentacene powder was vapor-deposited to obtain an organic semiconductor layer (pentacene vapor deposition film) 107 having a thickness of 100 nm (in the region 106 sandwiched between the source electrode 104 and the drain electrode 105, a thickness of 100 nm) (FIG. 2 (f )reference).
When observed with an electron microscope, dendritic crystal grains having a particle diameter of 0.8 to 1.6 μm were confirmed as the surface state of the pentacene vapor-deposited film. For comparison, a pentacene vapor-deposited film was similarly formed for those not subjected to wet cleaning treatment and heat treatment, but the surface state was dendritic crystal grains having an average grain size of 0.6 μm.
[0036]
Next, the protective film 108 was formed.
A 200 nm-thick SiO2 film is formed on the synthetic quartz substrate 101 including the formed layer by vapor deposition. ₂ A layer was formed. The substrate temperature during vapor deposition was set to room temperature (see FIG. 2 (g)).
Thus, an organic semiconductor device (organic TFT element) of the present invention was obtained.
[0037]
Next, the obtained organic TFT element of the present invention was evaluated.
A part of the gate insulator layer 103 of the organic TFT element to be measured was peeled off to expose the gate electrode 102, and a silver paste was dropped on the gate electrode 102 and dried. The obtained measurement substrate is fixed to a metal stage with a vacuum chuck, a prober probe is brought into contact with the gate electrode 102, the source electrode 104, and the drain electrode 105, and a gate voltage Vg and a drain voltage Vd are applied. -Id ^1/2 The curve was measured. The drain electrode 105 was brought into contact with a highly sensitive prober probe.
[0038]
FIG. 6 is a schematic sectional view showing a conventional organic semiconductor device, in which 601 is a substrate, 602 is a gate electrode, 603 is a gate insulator layer, 604 is an interlayer insulating film, 605 is a source electrode, and 606 is a drain. An electrode 607 indicates an organic semiconductor layer (pentacene vapor deposition film).
FIG. 8 shows Vg-Id of the organic semiconductor device of the present invention (FIG. 1) and the conventional organic semiconductor device (FIG. 6). ^1/2 It is a figure which shows a curve. In the figure, reference numeral 801 denotes Vg-Id of the conventional organic semiconductor device shown in FIG. ^1/2 Curve 802 is Vg-Id of the organic semiconductor device of the present invention shown in FIG. ^1/2 It is a curve.
[0039]
From FIG. 8, the organic semiconductor device of the present invention has a threshold voltage drop (threshold voltage approaches 0V) in the same channel width (W) and channel length (L) as compared to the conventional organic semiconductor device. I can confirm. The threshold voltage means a voltage at which the transistor is turned on and off. When the transistor is used as a device, it is necessary to apply a gate electrode at least above the threshold voltage. From this, it can be seen that the organic semiconductor device of the present invention can reduce the threshold voltage and the operating voltage as compared with the conventional organic semiconductor device.
[0040]
For the organic semiconductor device of the present invention, the field effect mobility was calculated from the saturation region. The one subjected to wet cleaning treatment and heat treatment before the formation of the organic semiconductor layer has a mobility of 0.277 cm. ² / Vs was shown, but the one without the above treatment had a mobility of 0.060 cm. ² / Vs. From this, it can be seen that the wet cleaning treatment and the heat treatment are effective in reducing the residue and surface roughness due to etching.
[0041]
FIG. 7 is a schematic cross-sectional view showing a conventional organic semiconductor device, in which 701 is a substrate, 702 is a source electrode, 703 is a drain electrode, 704 is an organic semiconductor layer, 705 is a gate insulator layer, and 706 is a gate. An electrode is shown.
The manufacturing process of the organic semiconductor device of the present invention is less complicated than the conventional organic semiconductor device as shown in FIGS. 6 and 7 and can provide an organic semiconductor device having high function with high yield.
[0042]
(Example 2)
In the process of thinning the gate insulator layer 103 in the region sandwiched between the source electrode 104 and the drain electrode 105, the present invention is the same as in Example 1 except that an RIE apparatus not equipped with an ICP mode is used. An organic semiconductor device (organic TFT element) was obtained.
Even in an RIE apparatus not equipped with an ICP, high anisotropy and selectivity were obtained by bringing the substrate and the plasma source close to each other as in the case of ICP. Further, according to this method, the etching rate is high and the process time can be shortened.
Specifically, the conditions are pressure: 100 mTorr, RF: 4000 W, gas: CF ₄ / O ₂ The gas flow rate was set to 370/250 sccm with a mixed gas, and under this condition, the gate insulator layer 103 was etched for 30 seconds, whereby the film thickness before etching was changed to 400 nm after etching.
As for the obtained organic semiconductor device, the favorable evaluation result was obtained similarly to Example 1.
[0043]
(Example 3)
The organic semiconductor device (organic TFT element) of the present invention is the same as Example 1 except that the step of thinning the gate insulator layer 103 in the region sandwiched between the source electrode 104 and the drain electrode 105 is performed by wet etching. )
Buffered hydrofluoric acid (BHF, buffer solution of hydrofluoric acid, HF + NH) with an etching rate of 100 nm / min ₄ F, composition ratio 1: 6) The synthetic quartz substrate 101 including the formed layer was immersed in the solution for 3 minutes, so that the gate insulator layer 103 had a thickness of 400 nm before etching and a thickness of 100 nm after etching.
As for the obtained organic semiconductor device, the favorable evaluation result was obtained similarly to Example 1.
[0044]
Example 4
An active matrix liquid crystal display device was fabricated using the organic semiconductor device of the present invention as an active element.
FIG. 3 is a schematic cross-sectional view showing a basic configuration of an active matrix liquid crystal display device using the organic semiconductor device of the present invention as an active element, in which 301 is a gate terminal and a gate signal line, 302 is a source terminal and a source. Signal lines 303 and 305 are Cs terminals and Cs signal lines, 304 is a switching element region, 402 is a gate electrode and a gate signal line, 405 is a drain electrode and a drain signal line, 410 is a contact hole, and 411 is a pixel electrode.
[0045]
FIG. 4 is a schematic cross-sectional view (a) showing the basic configuration of the active matrix liquid crystal display device taken along the line AB in FIG. 3, and schematic cross-sectional views (b) to (k) showing the manufacturing process. In this figure, a pixel electrode 411 of four pixels is shown. In Example 4, a liquid crystal display device having 50 × 50 pixel electrodes 411 was manufactured. In the figure, 401 is a substrate, 401 ′ is a counter substrate, 402 is a gate electrode and a gate signal line, 403 is a gate insulator layer, 404 is a source electrode and a source signal line, 405 is a drain electrode and a drain signal line, and 406 is a source. 407 is an organic semiconductor layer, 408 is a protective layer, 409 is a photosensitive resin, 411 and 411 ′ are pixel electrodes, 412 and 412 ′ are alignment films, 413 is plastic beads, and 414 is a region between the electrode and the drain electrode Liquid crystals 415 and 415 ′ are polarizing plates, 417 is a liquid crystal, and other figure numbers are the same as those in FIG.
[0046]
5A to 5C are schematic cross-sectional views (a) to (c) illustrating a manufacturing process of the active matrix liquid crystal display device along the line XY in FIG. In the figure, reference numeral 416 denotes a gate terminal (input pad), and other figure numbers are the same as those in FIG.
[0047]
First, on a transparent glass substrate 401 (127 mm × 127 mm, thickness 0.7 mm) serving as a substrate, Ti / Al / TiN were formed with a film thickness of 30/200/150 nm, respectively, by sputtering (FIG. 4B). reference).
Next, the gate electrode and the gate signal line 402, the gate terminal and the signal line 301, the Cs terminal and the signal lines 303 and 305 were formed by photolithography using the first photomask and a dry etching technique mainly composed of chlorine gas. (Refer FIG. 3 and FIG.4 (c)).
[0048]
Next, a silicon nitride film to be the gate insulator layer 403 was formed to a thickness of 400 nm by plasma CVD (see FIG. 4D).
Next, Ti / Al / TiN are formed with a film thickness of 30/140/50 nm by sputtering, respectively, and with a third photomask, the source terminal and source signal line 302, the source electrode and source signal line 404, the drain electrode and A drain signal line 405 was formed (see FIGS. 3 and 4E).
[0049]
Next, in the same manner as in Example 1, the gate insulator layer in the region 406 sandwiched between the source electrode 404 and the drain electrode 405 is compared with the gate insulator layer 403 in the region in contact with the source electrode 404 and the drain electrode 405. Thinned. The gate insulator layer 403 in the thinned region has a thickness of 400 nm before etching, which is 100 nm after etching (see FIG. 4F).
Next, a wet cleaning process and a heat treatment were performed in the same manner as in Example 1 in order to reduce the post-etching residue and surface roughness on the surface of the gate insulator layer 103.
[0050]
Next, the substrate 401 including the formed layer was placed in a vacuum deposition apparatus, and the inside of the apparatus was evacuated (the ultimate vacuum was 2 to 4 × 10 6). ^-6 Torr). 10 mg of pentacene that has been subjected to sublimation purification in a dark place is placed in a tungsten boat for sublimation metal, placed 5 cm away from the deposition substrate, and pentacene is vacuum-deposited on the substrate 401 by resistance heating, resulting in a film thickness of 200 nm (source electrode In a region 406 sandwiched between 404 and the drain electrode 405, an organic semiconductor layer 407 having a thickness of 200 nm was formed. (See FIG. 4 (g)).
Next, a 200 nm-thickness SiO layer is formed as the protective layer 408 by vapor deposition. ₂ A layer was formed. The substrate temperature during vapor deposition was set to room temperature (see FIG. 4 (h)).
[0051]
Next, a photosensitive resin 409 that can be patterned by light irradiation was spin-coated, and exposure and development were performed with a fourth photomask to form a pattern for forming a contact hole. A positive acrylic resin was used as the photosensitive resin, and TMAH was used as the developer (see FIG. 4 (i)).
[0052]
The liquid crystal display device to be manufactured is a transmissive type, and it is necessary to use a transparent electrode for the pixel electrode. Therefore, in order to electrically connect the drain electrode 405 and the pixel electrode 411 serving as a transparent electrode, a contact hole 410 is formed by dry etching (see FIG. 4J).
In addition, an opening (not shown) was formed on the gate terminal 301, the source terminal 302, and the Cs terminal 303 because it is necessary to perform signal input or electrical connection (see FIG. 3).
[0053]
Next, the substrate 401 on which each layer was formed was heat-treated in a baking furnace at a temperature of 85 ° C. for 200 seconds to crosslink the photosensitive resin 409. The film thickness of the photosensitive resin 409 after the heat treatment was 2 μm.
FIG. 5A is the XY cross-sectional structure of FIG. 3 on the gate terminal (input pad) 416 to the gate electrode 402, and shows a state after the photosensitive resin 409 is applied, exposed and baked. . The cross-sectional structures of the gate terminal 301 and the Cs terminal 303 are both as shown in FIG.
[0054]
Next, in order to remove the gate insulator layer 403 (silicon nitride film) and the protective film 408 (silicon oxide film) on the gate terminal 301 and the Cs terminal 303, the patterned photosensitive resin 409 is used as a mask pattern as follows. A dry etching process was performed under such conditions (see FIG. 3).
[0055]
In the dry etching process, conditions were selected so as not to damage the organic semiconductor layer. That is, CF as an etching gas ₄ Ion (330sccm) and O ₂ (170 sccm), GAP distance of 130 mm, RIE (reactive ion etching) mode, power of 2.4 kW, pressure of 300 mTorr, temperature of 60 ° C. As a result, the gate insulator layer 403 (silicon nitride film) and the protective layer 408 (silicon oxide film) were removed, and a terminal 301 and a Cs terminal 303 capable of inputting signals were formed (see FIG. 5B).
[0056]
Finally, a transparent conductive metal ITO to be the transparent pixel electrode 411 was formed by sputtering to a film thickness of 200 nm, and the transparent pixel electrode 411 was formed by wet etching using a fifth photomask. (See FIG. 4 (k)).
FIG. 5C is an XY cross section in FIG. 3 at this time, and an input pad 416 of a gate electrode is formed.
Thus, a substrate having the organic semiconductor device of the present invention (an organic TFT substrate having a field effect transistor) was obtained.
[0057]
Next, ITO was formed as a transparent electrode 411 ′ to a thickness of 100 nm on a transparent glass substrate 401 ′ having a thickness of 0.7 mm by a sputtering method to obtain a counter substrate. Moreover, the electrode connection to the common electrode was performed using carbon paste.
Next, alignment films 412 and 412 ′ having a film thickness of about 200 nm were formed on both the obtained organic TFT substrate and the counter substrate. Plastic beads 413 having a diameter of 3 μm were sprayed on both the substrates, the two substrates were bonded together, liquid crystal (composition) 417 was injected into the gap between the two substrates, and sealed with a UV curable resin.
[0058]
Next, polarizing plates 415 and 415 ′ were attached to the surfaces of the organic TFT substrate and the counter substrate.
Thus, an active matrix liquid crystal display device (an organic TFT substrate having a field effect transistor) using the organic semiconductor device (organic TFT element) of the present invention as an active element was obtained.
[0059]
As shown in Example 1, the organic semiconductor device of the present invention can lower the threshold voltage and lower the operating voltage as compared with the conventional organic semiconductor device of the same size as shown in FIG. Can be made.
The obtained active matrix liquid crystal display device had higher aperture ratio and transmittance, higher contrast, and better gradation display than the conventional active matrix liquid crystal display device.
[0060]
In the fourth embodiment, an active matrix liquid crystal display device for monochrome display is manufactured. However, a square pixel as in this embodiment is divided into three pixels, and a counter substrate of a color filter divided into red, blue, and green colors. By using, full color display becomes possible.
[0061]
In Example 4, a transmissive liquid crystal display device was manufactured. However, the organic semiconductor device of the present invention can also be applied to a reflective liquid crystal display device that does not require a backlight. In this case, since a reflective material such as Al can be used instead of the transparent electrode as the pixel electrode, the drain electrode can be used as the pixel electrode without processing the contact hole 410. Therefore, the manufacturing method becomes simpler. In addition, since the deposition temperature of the gate insulator layer can be lowered, the gate insulator layer can be formed over a flexible plastic substrate.
[0062]
As described above, the transmissive liquid crystal display device has been described in the fourth embodiment. However, the organic semiconductor device of the present invention can be expected to be applied to other devices such as displays and systems other than integrated circuits and liquid crystals.
[0063]
【The invention's effect】
In the organic semiconductor device of the present invention, the gate insulator layer is composed of a single layer, and the gate insulator layer in the region sandwiched between the source electrode and the drain electrode is the gate insulator layer in the region in contact with the source electrode and the drain electrode. Since it has a relatively thin structure, an organic semiconductor device with reduced threshold voltage and operating voltage while maintaining withstand voltage between the source and gate electrodes and between the drain and gate electrodes can be provided.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view (a) and a schematic top view (b) showing an embodiment of an organic semiconductor device of the present invention.
2 is a schematic cross-sectional view (a) to (g) showing a manufacturing process of the organic semiconductor device of FIG. 1. FIG.
FIG. 3 is a schematic cross-sectional view showing the basic configuration of an active matrix liquid crystal display device using the organic semiconductor device of the present invention as an active element.
4 is a schematic cross-sectional view (a) showing a basic configuration of an active matrix liquid crystal display device taken along line AB in FIG. 3 and schematic cross-sectional views (b) to (k) showing manufacturing steps thereof.
5 is a schematic cross-sectional view (a) to (c) showing a manufacturing process of the active matrix liquid crystal display device of the XY line in FIG. 3. FIG.
FIG. 6 is a schematic cross-sectional view showing a conventional organic semiconductor device.
FIG. 7 is a schematic cross-sectional view showing a conventional organic semiconductor device.
8 shows Vg-Id of the organic semiconductor device of the present invention (FIG. 1) and the conventional organic semiconductor device (FIG. 6). ^1/2 It is a figure which shows a curve.
[Explanation of symbols]
101, 401, 601, 701 substrate (synthetic quartz substrate)
102, 402, 602, 706 Gate electrode
103, 403, 603, 705 Gate insulator layer (SiN _x film)
104, 605, 702 Source electrode
105, 606, 703 Drain electrode
106, 406 Gate insulator layer etching region (region sandwiched between source and drain electrodes)
107, 407, 607, 704 Organic semiconductor layer (pentacene vapor deposition film)
108,408 Protective layer
301 Gate terminal and gate signal line
302 Source terminal and source signal line
303, 305 Cs terminal and Cs signal line
304 switching element region
401 'counter substrate
402 Gate electrode and gate signal line
404 Source electrode and source signal line
405 Drain electrode and drain signal line
409 Photosensitive resin
410 Contact hole
411 pixel electrode
411 'pixel electrode (transparent electrode)
412, 412 'Alignment film
413 plastic beads
414 liquid crystal
415, 415 'polarizing plate
416 Gate terminal (input pad)
604 Interlayer insulating film
801 Vg-Id of the conventional organic semiconductor device shown in FIG. ^1/2 curve
802 Vg-Id of the organic semiconductor device of the present invention shown in FIG. ^1/2 curve

Claims

ゲート電極が配置された基板と、ゲート電極上に配置されたゲート絶縁体層と、ゲート絶縁体層上に配置されたソース電極およびドレイン電極と、ゲート絶縁体層、ソース電極およびドレイン電極の上に配置された有機半導体層とを備え、ゲート絶縁体層が単層で構成され、ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層が、ソース電極およびドレイン電極と接する領域のゲート絶縁体層に比較して薄い構造を有することを特徴とする有機半導体装置。A substrate on which a gate electrode is disposed, a gate insulator layer disposed on the gate electrode, a source electrode and a drain electrode disposed on the gate insulator layer, and on the gate insulator layer, the source electrode and the drain electrode The gate insulating layer is formed of a single layer, and the gate insulating layer in a region sandwiched between the source electrode and the drain electrode has a gate insulating property in a region in contact with the source electrode and the drain electrode. An organic semiconductor device having a thin structure as compared with a body layer.

アクティブマトリクス液晶表示装置のアクティブ素子として用いられる請求項１に記載の有機半導体装置。The organic semiconductor device according to claim 1, which is used as an active element of an active matrix liquid crystal display device.

請求項１または２に記載の有機半導体装置の製造方法であり、
（ａ）基板にゲート電極を形成し、ゲート電極上にゲート絶縁体層を配置する工程と、
（ｂ）ゲート絶縁体層上にソース電極およびドレイン電極を配置する工程と、
（ｃ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層を薄膜化する工程と、
（ｄ）ソース電極とドレイン電極に挟まれた領域のゲート絶縁体層上に有機半導体層を配置する工程
を含むことを特徴とする有機半導体装置の製造方法。It is a manufacturing method of the organic semiconductor device according to claim 1 or 2,
(A) forming a gate electrode on the substrate and disposing a gate insulator layer on the gate electrode;
(B) disposing a source electrode and a drain electrode on the gate insulator layer;
(C) thinning the gate insulator layer in a region sandwiched between the source electrode and the drain electrode;
(D) A method for manufacturing an organic semiconductor device, comprising a step of disposing an organic semiconductor layer on a gate insulator layer in a region sandwiched between a source electrode and a drain electrode.

工程（ｃ）をソース電極およびドレイン電極をマスクパターンとする自己整合的なエッチングにより行う請求項３に記載の有機半導体装置の製造方法。4. The method of manufacturing an organic semiconductor device according to claim 3, wherein the step (c) is performed by self-aligned etching using the source electrode and the drain electrode as a mask pattern.

工程（ｃ）の後であって工程（ｄ）の前に、ウェット洗浄処理を行う請求項３または４に記載の有機半導体装置の製造方法。The manufacturing method of the organic-semiconductor device of Claim 3 or 4 which performs a wet washing process after the process (c) and before the process (d).

ウェット洗浄処理の後、熱処理をさらに行う請求項５に記載の有機半導体装置の製造方法。The method for manufacturing an organic semiconductor device according to claim 5, wherein a heat treatment is further performed after the wet cleaning treatment.