JP2001244432A - 強誘電体膜を有する半導体装置の製造方法 - Google Patents
強誘電体膜を有する半導体装置の製造方法Info
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
(57)【要約】
【課題】強誘電体膜をエッチングする際に生じる反応副
生成物を形成される素子に悪影響を与えることなく除去
する。 【解決手段】強誘電体膜をエッチングしたあと、燐酸水
溶液を用いてウェット処理をする。レジストをマスクと
して強誘電体膜をエッチングしたあと、レジストアッシ
ング後またはアッシング前後の両方に燐酸水溶液を用い
てウェット処理をする。
生成物を形成される素子に悪影響を与えることなく除去
する。 【解決手段】強誘電体膜をエッチングしたあと、燐酸水
溶液を用いてウェット処理をする。レジストをマスクと
して強誘電体膜をエッチングしたあと、レジストアッシ
ング後またはアッシング前後の両方に燐酸水溶液を用い
てウェット処理をする。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体キャパシタ
の製造方法に関するものであり、特にＦｅＲＡＭ（Ferr
oelectric Random Access Memory）装置に用いる強誘電
体キャパシタの製造方法に関する。
の製造方法に関するものであり、特にＦｅＲＡＭ（Ferr
oelectric Random Access Memory）装置に用いる強誘電
体キャパシタの製造方法に関する。
【０００２】近年、その不揮発性やアクセスタイムの速
さから、強誘電体膜を用いたＦｅＲＡＭが注目されつつ
ある。
さから、強誘電体膜を用いたＦｅＲＡＭが注目されつつ
ある。
【０００３】
【従来の技術】図１０（Ａ）は従来ＦｅＲＡＭに用いら
れている強誘電体キャパシタの断面構造を模式的に表す
図であり、図中１０１はシリコン基板、１０２は素子分
離あるいは層間絶縁のために用いられる絶縁膜、１０３
は絶縁膜上に形成されたキャパシタ下部電極、１０４は
ＰＺＴ（Pb(Zr,Ti)O3)などの強誘電体キャパシタ絶縁
膜、１０５はキャパシタ上部電極を表している。
れている強誘電体キャパシタの断面構造を模式的に表す
図であり、図中１０１はシリコン基板、１０２は素子分
離あるいは層間絶縁のために用いられる絶縁膜、１０３
は絶縁膜上に形成されたキャパシタ下部電極、１０４は
ＰＺＴ（Pb(Zr,Ti)O3)などの強誘電体キャパシタ絶縁
膜、１０５はキャパシタ上部電極を表している。
【０００４】一般に強誘電体膜はＦｅＲＡＭ製造工程に
おける還元雰囲気を用いる処理によって酸素不足になり
やすいため、工程途中で適宜酸化雰囲気によるアニール
処理を施す必要がある。
おける還元雰囲気を用いる処理によって酸素不足になり
やすいため、工程途中で適宜酸化雰囲気によるアニール
処理を施す必要がある。
【０００５】このとき、上部電極や下部電極が酸化され
て酸化膜が形成されると、強誘電体キャパシタ全体とし
てみたときのキャパシタ絶縁膜の誘電率が下がり、ま
た、分極特性が劣化するなど強誘電特性も劣化してしま
う。
て酸化膜が形成されると、強誘電体キャパシタ全体とし
てみたときのキャパシタ絶縁膜の誘電率が下がり、ま
た、分極特性が劣化するなど強誘電特性も劣化してしま
う。
【０００６】このような不都合を解決するために、Ｆｅ
ＲＡＭにおいては下部電極や上部電極としてＰｔなどの
酸化されにくい貴金属や、酸化されても導電性を失わな
いＩｒやＲｕなどの膜が用いられている。
ＲＡＭにおいては下部電極や上部電極としてＰｔなどの
酸化されにくい貴金属や、酸化されても導電性を失わな
いＩｒやＲｕなどの膜が用いられている。
【０００７】図１０（Ａ）に示すキャパシタ絶縁膜構造
は以下のようなプロセスで形成される。
は以下のようなプロセスで形成される。
【０００８】はじめに、シリコン基板１０１上に形成さ
れたシリコン酸化膜等の絶縁膜１０２上にキャパシタの
下部電極材料であるＰｔと強誘電体材料のＰＺＴと上部
電極材料であるＰｔ膜をスパッタ法で順次形成する。
れたシリコン酸化膜等の絶縁膜１０２上にキャパシタの
下部電極材料であるＰｔと強誘電体材料のＰＺＴと上部
電極材料であるＰｔ膜をスパッタ法で順次形成する。
【０００９】つぎに、上部電極のパターン形状に形成さ
れたレジストをマスクとして用いて上部電極材料をドラ
イエッチング法でエッチングし、上部電極１０５を形成
する。
れたレジストをマスクとして用いて上部電極材料をドラ
イエッチング法でエッチングし、上部電極１０５を形成
する。
【００１０】つぎに、酸素を含むガスのプラズマを用い
てアッシングしてレジストを除去したあと、キャパシタ
絶縁膜のパターン形状にレジスト膜を形成し、これをマ
スクとして強誘電体材料をドライエッチング法によりエ
ッチングしてキャパシタ絶縁膜１０４を形成する。
てアッシングしてレジストを除去したあと、キャパシタ
絶縁膜のパターン形状にレジスト膜を形成し、これをマ
スクとして強誘電体材料をドライエッチング法によりエ
ッチングしてキャパシタ絶縁膜１０４を形成する。
【００１１】つぎに、酸素を含むガスのプラズマを用い
てアッシングしてマスクとして用いたレジスト膜を除去
し、つづいて下部電極のパターン形状にレジスト膜を形
成し、これをマスクとしてドライエッチング法でエッチ
ングし、下部電極１０３を形成する。その後、マスクと
して用いたレジスト膜をアッシング除去する。
てアッシングしてマスクとして用いたレジスト膜を除去
し、つづいて下部電極のパターン形状にレジスト膜を形
成し、これをマスクとしてドライエッチング法でエッチ
ングし、下部電極１０３を形成する。その後、マスクと
して用いたレジスト膜をアッシング除去する。
【００１２】
【発明が解決しようとする課題】図１０（Ｂ）は前記し
たキャパシタ構造の形成方法における問題点を説明する
図である。図１０（Ｂ）に示すようにレジスト等のマス
ク１０６を用いて強誘電体材料をドライエッチング法で
エッチングすると、反応副生成物１０７が生じる。この
ような副生成物はキャパシタのリークの原因となり、ま
た、後工程ではがれてパターン異常などを生じさせるな
ど、素子に悪影響を与えるため、エッチング後に除去す
る必要がある。
たキャパシタ構造の形成方法における問題点を説明する
図である。図１０（Ｂ）に示すようにレジスト等のマス
ク１０６を用いて強誘電体材料をドライエッチング法で
エッチングすると、反応副生成物１０７が生じる。この
ような副生成物はキャパシタのリークの原因となり、ま
た、後工程ではがれてパターン異常などを生じさせるな
ど、素子に悪影響を与えるため、エッチング後に除去す
る必要がある。
【００１３】従来より反応副生成物の除去方法として塩
酸、硝酸などを用いる方法や有機系溶剤を用いる方法が
行われていた。
酸、硝酸などを用いる方法や有機系溶剤を用いる方法が
行われていた。
【００１４】しかし、塩酸や硝酸を用いる場合には、キ
ャパシタ絶縁膜である強誘電体材料のエッチングレート
が高く、エッチング量を制御するのが困難であり、強誘
電体材料がエッチングされすぎてしまうと言う問題があ
った。特に、素子が微細化されていくなかで、このよう
な膜減りが問題となってきた。
ャパシタ絶縁膜である強誘電体材料のエッチングレート
が高く、エッチング量を制御するのが困難であり、強誘
電体材料がエッチングされすぎてしまうと言う問題があ
った。特に、素子が微細化されていくなかで、このよう
な膜減りが問題となってきた。
【００１５】また、有機系溶剤を用いる場合には強誘電
体材料がエッチングされる問題はないが、強誘電体膜と
Ｐｔ、Ｉｒ、Ｒｕ等の下部電極との間にしみこんで強誘
電体膜の膜剥がれを引き起こすという問題が生じること
が分かった。
体材料がエッチングされる問題はないが、強誘電体膜と
Ｐｔ、Ｉｒ、Ｒｕ等の下部電極との間にしみこんで強誘
電体膜の膜剥がれを引き起こすという問題が生じること
が分かった。
【００１６】さらに、反応副生成物を除去する別のアプ
ローチとして、強誘電体膜のエッチング後の断面形状を
よりテーパ状にすることにより、反応副生成物が付着し
にくく、あるいは、除去しやすくする方法も考えられ
る。しかし、多少テーパ状にするだけでは反応副生成物
の付着を防ぐ効果は得られないし、下部電極とのエッチ
ングの選択比やウェーハ内での形状分布、エッチング速
度の影響する生産性などの点を満足させながら、制御性
よく所望のテーパ形状を得ることは難しかった。
ローチとして、強誘電体膜のエッチング後の断面形状を
よりテーパ状にすることにより、反応副生成物が付着し
にくく、あるいは、除去しやすくする方法も考えられ
る。しかし、多少テーパ状にするだけでは反応副生成物
の付着を防ぐ効果は得られないし、下部電極とのエッチ
ングの選択比やウェーハ内での形状分布、エッチング速
度の影響する生産性などの点を満足させながら、制御性
よく所望のテーパ形状を得ることは難しかった。
【００１７】本発明は、上記問題点を解決し、強誘電体
膜を除去したあとの反応副生成物を制御性よく除去する
方法を開示するものである。
膜を除去したあとの反応副生成物を制御性よく除去する
方法を開示するものである。
【００１８】
【課題を解決するための手段】上記課題は半導体基板上
に形成された強誘電体膜をエッチングしたあと、燐酸水
溶液でウェット処理することで解決される。
に形成された強誘電体膜をエッチングしたあと、燐酸水
溶液でウェット処理することで解決される。
【００１９】この場合にエッチングマスクとしてレジス
トを用いることができ、レジストアッシング工程後に燐
酸水溶液でウェット処理することで解決される。
トを用いることができ、レジストアッシング工程後に燐
酸水溶液でウェット処理することで解決される。
【００２０】特に、レジストをマスクとした場合には、
レジストアッシング工程の前後に燐酸水溶液によるウェ
ット処理を行うことで、反応副生成物が多いときも良好
に除去することが可能となる。
レジストアッシング工程の前後に燐酸水溶液によるウェ
ット処理を行うことで、反応副生成物が多いときも良好
に除去することが可能となる。
【００２１】図１１は塩酸処理後のキャパシタ構造を示
す模式図である。この模式図は処理後のキャパシタ構造
の断面ＳＥＭ写真をもとに描いたものである。Ｐｔ下層
電極上に強誘電体材料としてＰＺＴ膜を形成し、レジス
トをマスクとしてドライエッチング法によってＰＺＴ膜
をキャパシタ絶縁膜の形状にエッチングしたあと、酸素
とフッ素を含むガス雰囲気中でレジストをアッシング除
去し、そのあと塩酸処理を行ったものである。
す模式図である。この模式図は処理後のキャパシタ構造
の断面ＳＥＭ写真をもとに描いたものである。Ｐｔ下層
電極上に強誘電体材料としてＰＺＴ膜を形成し、レジス
トをマスクとしてドライエッチング法によってＰＺＴ膜
をキャパシタ絶縁膜の形状にエッチングしたあと、酸素
とフッ素を含むガス雰囲気中でレジストをアッシング除
去し、そのあと塩酸処理を行ったものである。
【００２２】本図を見れば分かるように塩酸処理によっ
て大幅にＰＺＴ膜が膜減りし、上部電極が庇となるほど
エッチングされてしまっている。これは硝酸を用いた場
合でも同様である。濃度等の処理条件を振って調べてみ
たが、ＰＺＴ膜のエッチングレートが非常に大きく、大
幅に膜減りしてしまう点に違いは無かった。
て大幅にＰＺＴ膜が膜減りし、上部電極が庇となるほど
エッチングされてしまっている。これは硝酸を用いた場
合でも同様である。濃度等の処理条件を振って調べてみ
たが、ＰＺＴ膜のエッチングレートが非常に大きく、大
幅に膜減りしてしまう点に違いは無かった。
【００２３】図１２（Ａ）、（Ｂ）は燐酸処理前と後の
キャパシタ構造を示す模式図である。本模式図も断面Ｓ
ＥＭ写真をもとに描いている。前記塩酸処理の実験の場
合と同じく、ＰＺＴ膜をキャパシタ絶縁膜形状にエッチ
ングしたあと、レジストアッシング除去後と、そのあと
燐酸処理を行ったあとのキャパシタ構造の断面状態を示
している。
キャパシタ構造を示す模式図である。本模式図も断面Ｓ
ＥＭ写真をもとに描いている。前記塩酸処理の実験の場
合と同じく、ＰＺＴ膜をキャパシタ絶縁膜形状にエッチ
ングしたあと、レジストアッシング除去後と、そのあと
燐酸処理を行ったあとのキャパシタ構造の断面状態を示
している。
【００２４】本図を見れば分かるように燐酸を用いるこ
とにより反応副生成物を完全に除去することができ、し
かも、図１１に見られるようなＰＺＴの膜減りは見られ
ない。 したがって、燐酸処理を用いることで、キャパ
シタ形状（特にキャパシタ絶縁膜）に影響を与えること
なくキャパシタ絶縁膜材料のエッチングにともなう反応
副生成物を除去することが可能となる。
とにより反応副生成物を完全に除去することができ、し
かも、図１１に見られるようなＰＺＴの膜減りは見られ
ない。 したがって、燐酸処理を用いることで、キャパ
シタ形状（特にキャパシタ絶縁膜）に影響を与えること
なくキャパシタ絶縁膜材料のエッチングにともなう反応
副生成物を除去することが可能となる。
【００２５】
【発明の実施の形態】図１〜図８の模式工程断面図をも
とに、本発明の第１の実施の形態を説明する。本実施の
形態はＦｅＲＡＭのキャパシタ形成工程に本発明を適用
したものである。
とに、本発明の第１の実施の形態を説明する。本実施の
形態はＦｅＲＡＭのキャパシタ形成工程に本発明を適用
したものである。
【００２６】はじめに図１（Ａ）に示すように、ｐ型シ
リコン基板１１上に周知のプロセスを用いてフィールド
酸化膜１２を形成する。このフィールド酸化膜はＬＯＣ
ＯＳ（LOCal Oxidation of Silicon) を用いて形成して
も良いし、シャロートレンチアイソレーション法を用い
ても構わない。
リコン基板１１上に周知のプロセスを用いてフィールド
酸化膜１２を形成する。このフィールド酸化膜はＬＯＣ
ＯＳ（LOCal Oxidation of Silicon) を用いて形成して
も良いし、シャロートレンチアイソレーション法を用い
ても構わない。
【００２７】また、図示はしていないが、素子分離に用
いるチャネルカット用のイオン注入や所望のトランジス
タ特性を得るためのウェル形成、チャネルドープイオン
注入等をこの時点で行っても良い。
いるチャネルカット用のイオン注入や所望のトランジス
タ特性を得るためのウェル形成、チャネルドープイオン
注入等をこの時点で行っても良い。
【００２８】つぎに図１（Ｂ）に示すように、フィール
ド酸化膜１２で画定された活性領域上に、シリコン酸化
膜とｎ型不純物をドープされたシリコン膜を順次形成
し、パターニングしてゲート絶縁膜１３、ゲート電極１
４を形成する。
ド酸化膜１２で画定された活性領域上に、シリコン酸化
膜とｎ型不純物をドープされたシリコン膜を順次形成
し、パターニングしてゲート絶縁膜１３、ゲート電極１
４を形成する。
【００２９】つづいてゲート電極１４をマスクとしてシ
リコン基板１１に低濃度のｎ型不純物（たとえばＰを３
×１０13ｃｍ-2）を加速エネルギ６０ｋｅＶでイオン注
入して、活性領域中にＬＤＤの低濃度ｎ型ソース・ドレ
イン拡散層となる拡散層領域１５、１６を形成する。
リコン基板１１に低濃度のｎ型不純物（たとえばＰを３
×１０13ｃｍ-2）を加速エネルギ６０ｋｅＶでイオン注
入して、活性領域中にＬＤＤの低濃度ｎ型ソース・ドレ
イン拡散層となる拡散層領域１５、１６を形成する。
【００３０】つぎに図２（Ａ）に示すように、シリコン
酸化膜を形成後異方性エッチングすることで、ゲート電
極１４の側壁にサイドウォール絶縁膜１７を形成する。
酸化膜を形成後異方性エッチングすることで、ゲート電
極１４の側壁にサイドウォール絶縁膜１７を形成する。
【００３１】つづいてゲート電極１４とサイドウォール
絶縁膜１７をマスクとしてシリコン基板１１に高濃度の
ｎ型不純物（たとえばＡｓを１×１０15ｃｍ-2）を加速
エネルギ５０ｋｅＶでイオン注入して、活性領域中にＬ
ＤＤの高濃度ｎ型ソース・ドレイン拡散層となる拡散層
領域１８、１９を形成する。
絶縁膜１７をマスクとしてシリコン基板１１に高濃度の
ｎ型不純物（たとえばＡｓを１×１０15ｃｍ-2）を加速
エネルギ５０ｋｅＶでイオン注入して、活性領域中にＬ
ＤＤの高濃度ｎ型ソース・ドレイン拡散層となる拡散層
領域１８、１９を形成する。
【００３２】なお、上記した拡散層作成のためのイオン
注入においては、活性領域中のシリコン基板上にシリコ
ン酸化膜等を形成しておき、これらの膜を通過させてイ
オンを注入することにより、イオン注入にともなう汚染
の影響を防ぐことができる。
注入においては、活性領域中のシリコン基板上にシリコ
ン酸化膜等を形成しておき、これらの膜を通過させてイ
オンを注入することにより、イオン注入にともなう汚染
の影響を防ぐことができる。
【００３３】つぎに図２（Ｂ）に示すようにＣＶＤ法に
よりシリコン酸化膜２０を形成し、ＣＭＰ (Chemical M
echanical Polishing)を用いて平坦化した後、下部電極
材料２１として下層にＴｉ２０ｎｍ、上層にＰｔ１８０
ｎｍの二層構造、強誘電体材料２２としてＰＺＴ３００
ｎｍ、上部電極材料２３として下層にＰｔ１８０ｎｍ、
上層にＴｉ２０ｎｍの二層構造をそれぞれスパッタ法に
より形成する。
よりシリコン酸化膜２０を形成し、ＣＭＰ (Chemical M
echanical Polishing)を用いて平坦化した後、下部電極
材料２１として下層にＴｉ２０ｎｍ、上層にＰｔ１８０
ｎｍの二層構造、強誘電体材料２２としてＰＺＴ３００
ｎｍ、上部電極材料２３として下層にＰｔ１８０ｎｍ、
上層にＴｉ２０ｎｍの二層構造をそれぞれスパッタ法に
より形成する。
【００３４】つぎに図３に示すように上部電極形成領域
を残してレジスト２４を形成したあと、ＡｒとＣｌ2 の
混合ガスを用いたＲＩＥ法によってＴｉとＰｔの二層構
造をドライエッチングし、上部電極２３ａを形成する。
を残してレジスト２４を形成したあと、ＡｒとＣｌ2 の
混合ガスを用いたＲＩＥ法によってＴｉとＰｔの二層構
造をドライエッチングし、上部電極２３ａを形成する。
【００３５】つぎに図４に示すようにレジスト２４を酸
素プラズマを用いてアッシング除去したあと有機溶剤か
らなる剥離液を用いて処理する。
素プラズマを用いてアッシング除去したあと有機溶剤か
らなる剥離液を用いて処理する。
【００３６】つづいて、キャパシタ絶縁膜形成領域を残
してレジスト２５を形成し、このレジスト２５をマスク
としてＣＦ4 とＡｒの混合ガスを用いたＲＩＥ法により
ＰＺＴ２２をエッチングしてキャパシタ絶縁膜２２ａを
形成する。このとき、キャパシタ絶縁膜２２ａの側壁に
はエッチング時の反応副生成物２６が付着する。
してレジスト２５を形成し、このレジスト２５をマスク
としてＣＦ4 とＡｒの混合ガスを用いたＲＩＥ法により
ＰＺＴ２２をエッチングしてキャパシタ絶縁膜２２ａを
形成する。このとき、キャパシタ絶縁膜２２ａの側壁に
はエッチング時の反応副生成物２６が付着する。
【００３７】つぎに図５に示すようにレジスト２５をＣ
Ｆ4 とＯ2 の混合ガスを用いたダウンフロー法により除
去する。このときＯ2 ガスのみで処理しても構わない
が、ＣＦ4 ガスを混合することによって、後の剥離工程
で反応副生成物の残さがとれやすくなる。
Ｆ4 とＯ2 の混合ガスを用いたダウンフロー法により除
去する。このときＯ2 ガスのみで処理しても構わない
が、ＣＦ4 ガスを混合することによって、後の剥離工程
で反応副生成物の残さがとれやすくなる。
【００３８】つづいて、燐酸濃度６．１ｗｔ％、液温３
５℃の燐酸水溶液で３分間ウェット処理を行い、その後
純水中にて１０分間水洗する。この処理によってキャパ
シタ絶縁膜２２ａの膜厚の減少を生じさせずに側壁等に
付着した反応副生成物２６を完全に除去できる。なお、
純水水洗時に超音波を同時に使用すると剥離の効果をさ
らに上げることが可能となる。
５℃の燐酸水溶液で３分間ウェット処理を行い、その後
純水中にて１０分間水洗する。この処理によってキャパ
シタ絶縁膜２２ａの膜厚の減少を生じさせずに側壁等に
付着した反応副生成物２６を完全に除去できる。なお、
純水水洗時に超音波を同時に使用すると剥離の効果をさ
らに上げることが可能となる。
【００３９】つぎに図６に示すように下部電極形成領域
を残してレジスト２７を形成したあと、ＡｒとＣｌ2 の
混合ガスを用いたＲＩＥ法によってＰｔとＴｉの二層構
造をドライエッチングし、下部電極２１ａを形成する。
を残してレジスト２７を形成したあと、ＡｒとＣｌ2 の
混合ガスを用いたＲＩＥ法によってＰｔとＴｉの二層構
造をドライエッチングし、下部電極２１ａを形成する。
【００４０】つぎに図７に示すようにレジスト２７を酸
素プラズマを用いてアッシング除去したあと有機溶剤か
らなる剥離液を用いて処理する。
素プラズマを用いてアッシング除去したあと有機溶剤か
らなる剥離液を用いて処理する。
【００４１】つづいて、全面にＣＶＤ法によりＢＰＳＧ
膜２８を形成したあと窒素雰囲気中で７００℃でアニー
ルする（リフロー処理）ことで表面を滑らかにする。
膜２８を形成したあと窒素雰囲気中で７００℃でアニー
ルする（リフロー処理）ことで表面を滑らかにする。
【００４２】つぎに図８に示すようにＢＰＳＧ膜２８、
ＣＶＤ酸化膜２０をエッチングして下部電極２１ａ、上
部電極２３ａ、ソース・ドレイン拡散層１８、１９に到
達するコンタクトホールを形成する。
ＣＶＤ酸化膜２０をエッチングして下部電極２１ａ、上
部電極２３ａ、ソース・ドレイン拡散層１８、１９に到
達するコンタクトホールを形成する。
【００４３】つづいてＴｉ、ＴｉＮ、Ａｌの三層構造か
らなる導電層を形成したあと、パターニングして配線層
２９を形成する。
らなる導電層を形成したあと、パターニングして配線層
２９を形成する。
【００４４】以降図示しないが、パッシベーション膜の
形成やリードコンタクト用の配線パッド上の窓開け工程
等を経て、ＦｅＲＡＭが形成される。
形成やリードコンタクト用の配線パッド上の窓開け工程
等を経て、ＦｅＲＡＭが形成される。
【００４５】上記実施の形態では、強誘電体材料２２の
エッチング後、レジストをアッシングしたあとで燐酸ウ
ェット処理を行うことにより、強誘電体材料をエッチン
グすることなく反応副生成物を除去することができる。
エッチング後、レジストをアッシングしたあとで燐酸ウ
ェット処理を行うことにより、強誘電体材料をエッチン
グすることなく反応副生成物を除去することができる。
【００４６】なお、上記実施の形態では、強誘電体材料
２２のエッチング後、レジストをアッシングしたあとで
燐酸ウェット処理を行ったが、反応副生成物が多い場合
には以下に示すようにアッシング前後でウェット処理を
行うと良い。
２２のエッチング後、レジストをアッシングしたあとで
燐酸ウェット処理を行ったが、反応副生成物が多い場合
には以下に示すようにアッシング前後でウェット処理を
行うと良い。
【００４７】すなわち、図４に示すレジスト剥離工程に
おいて、レジスト２５をマスクとしてＰＺＴ膜をエッチ
ングしキャパシタ絶縁膜２２ａを形成したあと、燐酸濃
度６．１ｗｔ％、液温３５℃の燐酸水溶液で３分間ウェ
ット処理を行い、その後純水中にて１０分間水洗する。
おいて、レジスト２５をマスクとしてＰＺＴ膜をエッチ
ングしキャパシタ絶縁膜２２ａを形成したあと、燐酸濃
度６．１ｗｔ％、液温３５℃の燐酸水溶液で３分間ウェ
ット処理を行い、その後純水中にて１０分間水洗する。
【００４８】つづいてＯ2 とＣＦ4 の混合ガスのプラズ
マを用いたダウンフローアッシング法でレジストを剥離
する。
マを用いたダウンフローアッシング法でレジストを剥離
する。
【００４９】つづいて燐酸濃度６．１ｗｔ％、液温３５
℃の燐酸水溶液で３分間ウェット処理を行い、その後純
水中にて１０分間水洗する。
℃の燐酸水溶液で３分間ウェット処理を行い、その後純
水中にて１０分間水洗する。
【００５０】このようにアッシング工程の前後で燐酸水
溶液によるウェット処理を入れることで、反応生成物が
多い場合でも良好に除去することができる。
溶液によるウェット処理を入れることで、反応生成物が
多い場合でも良好に除去することができる。
【００５１】なお、上記した燐酸処理の条件としては、
燐酸濃度６．１ｗｔ％、液温３５℃の燐酸水溶液で３分
間ウェット処理を行ったが、燐酸を用いることで濃度や
液温などのプロセスマージンが広がることが分かってお
り、たとえば、燐酸濃度１０ｗｔ％、液温４０℃の燐酸
水溶液で３分間ウェット処理を行ってもキャパシタ絶縁
膜２２ａの膜厚の減少させずに側壁等に付着した反応副
生成物２６を完全に除去できることを確認している。ま
た、液温としては２０〜６０℃の範囲を用いることがで
きる。
燐酸濃度６．１ｗｔ％、液温３５℃の燐酸水溶液で３分
間ウェット処理を行ったが、燐酸を用いることで濃度や
液温などのプロセスマージンが広がることが分かってお
り、たとえば、燐酸濃度１０ｗｔ％、液温４０℃の燐酸
水溶液で３分間ウェット処理を行ってもキャパシタ絶縁
膜２２ａの膜厚の減少させずに側壁等に付着した反応副
生成物２６を完全に除去できることを確認している。ま
た、液温としては２０〜６０℃の範囲を用いることがで
きる。
【００５２】また、上記の実施の形態では、レジストの
除去方法としてＯ2 ガスにＣＦ4 ガスを混合したプラズ
マを利用した。しかし、先に述べたようにＯ2 ガスのみ
であっても上記燐酸処理を行うことによって反応副生成
物の残さを除去することは可能である。
除去方法としてＯ2 ガスにＣＦ4 ガスを混合したプラズ
マを利用した。しかし、先に述べたようにＯ2 ガスのみ
であっても上記燐酸処理を行うことによって反応副生成
物の残さを除去することは可能である。
【００５３】さらに、上記の実施の形態では、Ｏ2 ガス
にＣＦ4 ガスを混合したが、ＣＦ4ガスのかわりにＮＦ
3 、ＳＦ6 やＣＨＦ3 などのフッ素を含むガスを用いれ
ばＯ 2 ガス単独の場合にくらべて反応副生成物の残さの
除去効果が向上することを確認した。
にＣＦ4 ガスを混合したが、ＣＦ4ガスのかわりにＮＦ
3 、ＳＦ6 やＣＨＦ3 などのフッ素を含むガスを用いれ
ばＯ 2 ガス単独の場合にくらべて反応副生成物の残さの
除去効果が向上することを確認した。
【００５４】図９は本発明の第２の実施の形態を示す模
式断面図であり、第１の実施の形態で示したＣＶＤ酸化
膜２０とＢＰＳＧ膜２８の間に保護膜としてキャパシタ
構造を覆うように強誘電体膜３０を形成した場合の例で
ある。なお、第１の実施の形態と相当するものには同じ
記号を付してある。
式断面図であり、第１の実施の形態で示したＣＶＤ酸化
膜２０とＢＰＳＧ膜２８の間に保護膜としてキャパシタ
構造を覆うように強誘電体膜３０を形成した場合の例で
ある。なお、第１の実施の形態と相当するものには同じ
記号を付してある。
【００５５】この保護膜は素子を形成した最終段階で通
常行われるフォーミングガスによるアニール処理を行う
際に、複合酸化膜からなる強誘電体膜や高誘電体膜が水
素雰囲気によって還元され、キャパシタ特性が劣化する
ことを防ぐために設けるものであり、水素を透過させな
い膜として強誘電体膜や高誘電体膜を用いることができ
る。
常行われるフォーミングガスによるアニール処理を行う
際に、複合酸化膜からなる強誘電体膜や高誘電体膜が水
素雰囲気によって還元され、キャパシタ特性が劣化する
ことを防ぐために設けるものであり、水素を透過させな
い膜として強誘電体膜や高誘電体膜を用いることができ
る。
【００５６】なお、強誘電体膜や高誘電体膜が水素透過
防止膜として効果があることについては、たとえば特開
平７−１１１３１８号に記載されている。
防止膜として効果があることについては、たとえば特開
平７−１１１３１８号に記載されている。
【００５７】保護膜として図９に示すように強誘電体膜
を用いた場合には、ソース・ドレイン拡散層１８、１９
や下部電極２１ａ、上部電極２３ａとコンタクトをとる
ためのコンタクトホール形成工程において、ＢＰＳＧ２
８やＣＶＤ酸化膜２０をエッチングするのと同時に、強
誘電体膜３０もエッチングする必要がある。
を用いた場合には、ソース・ドレイン拡散層１８、１９
や下部電極２１ａ、上部電極２３ａとコンタクトをとる
ためのコンタクトホール形成工程において、ＢＰＳＧ２
８やＣＶＤ酸化膜２０をエッチングするのと同時に、強
誘電体膜３０もエッチングする必要がある。
【００５８】したがって、このコンタクトホール３１を
形成する工程においても、強誘電体膜３０をエッチング
する際に生じる反応副生成物を除去する必要がある。以
下に説明する。
形成する工程においても、強誘電体膜３０をエッチング
する際に生じる反応副生成物を除去する必要がある。以
下に説明する。
【００５９】はじめにコンタクトホール形成領域に開孔
を有するレジストをＢＰＳＧ２８の上に形成する。
を有するレジストをＢＰＳＧ２８の上に形成する。
【００６０】つづいて、このレジストをマスクとしてＢ
ＰＳＧ２８、強誘電体保護膜３０、ＣＶＤ酸化膜２０を
順次エッチングする。ＢＰＳＧ２８やＣＶＤ酸化膜２０
はたとえばＣＦ4 とＯ2 の混合ガスを用いて、強誘電体
保護膜３０はたとえばＣＦ4とＡｒの混合ガスを用いて
エッチングすることができる。
ＰＳＧ２８、強誘電体保護膜３０、ＣＶＤ酸化膜２０を
順次エッチングする。ＢＰＳＧ２８やＣＶＤ酸化膜２０
はたとえばＣＦ4 とＯ2 の混合ガスを用いて、強誘電体
保護膜３０はたとえばＣＦ4とＡｒの混合ガスを用いて
エッチングすることができる。
【００６１】つづいて第１の実施の形態と同じく、レジ
ストをＣＦ4 とＯ2 の混合ガスを用いたダウンフロー法
により除去する。
ストをＣＦ4 とＯ2 の混合ガスを用いたダウンフロー法
により除去する。
【００６２】つづいて、燐酸濃度６．１ｗｔ％、液温３
５℃の燐酸水溶液で３分間ウェット処理を行い、その後
純水中にて１０分間水洗する。この処理によって強誘電
体膜３０をコンタクトホール３１内で凹ませることな
く、コンタクトホール側壁等に付着した反応副生成物を
完全に除去できる。
５℃の燐酸水溶液で３分間ウェット処理を行い、その後
純水中にて１０分間水洗する。この処理によって強誘電
体膜３０をコンタクトホール３１内で凹ませることな
く、コンタクトホール側壁等に付着した反応副生成物を
完全に除去できる。
【００６３】なお、第１の実施の形態と同じく、純水洗
浄時に超音波を同時に使用すると剥離の効果をさらに上
げることが可能となり、反応副生成物が多い場合には、
レジストアッシング前後に燐酸処理を行うと良い。
浄時に超音波を同時に使用すると剥離の効果をさらに上
げることが可能となり、反応副生成物が多い場合には、
レジストアッシング前後に燐酸処理を行うと良い。
【００６４】本発明は、上記実施の形態で示したメモリ
セル構造に限らず、ソース・ドレイン拡散層と下部電極
との間にプラグを用いたセル構造やＩｒやＩｒＯ2 、Ｒ
ｕ、ＲｕＯ2 、Ｔａ等の数々の電極構造にも適用でき
る。
セル構造に限らず、ソース・ドレイン拡散層と下部電極
との間にプラグを用いたセル構造やＩｒやＩｒＯ2 、Ｒ
ｕ、ＲｕＯ2 、Ｔａ等の数々の電極構造にも適用でき
る。
【００６５】さらに、ＰＺＴ膜のほかにＰＬＺＴ膜
（（Ｐｂ，Ｌｎ）（Ｚｒ，Ｔｉ）Ｏ3 ）やＳＢＴ膜（Ｓ
ｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 ）などの他の強誘電体膜
にも同様に適用することができる。 （付記１）半導体基板上に強誘電体膜を形成する工程
と、前記強誘電体膜をエッチングする工程と、前記エッ
チング工程のあとで前記半導体基板を燐酸水溶液でウェ
ット処理する工程とを含むことを特徴とする強誘電体膜
を有する半導体装置の製造方法。 （付記２）前記エッチングする工程は、ドライエッチン
グ法によって行うことを特徴とする付記１記載の強誘電
体膜を有する半導体装置の製造方法。 （付記３）前記エッチングする工程はレジストをマスク
として用いる工程であり、前記燐酸水溶液でウェット処
理する工程は、レジストをアッシングした後に行うこと
を特徴とする付記１または２記載の強誘電体膜を有する
半導体装置の製造方法。 （付記４）前記エッチングする工程はレジストをマスク
として用いる工程であり、前記燐酸水溶液でウェット処
理する工程は、レジストをアッシングする前とアッシン
グした後の両方に行うことを特徴とする付記１または２
記載の強誘電体膜を有する半導体装置の製造方法。 （付記５）前記強誘電体膜はキャパシタ絶縁膜であるこ
とを特徴とする付記１〜４記載の強誘電体膜を有する半
導体装置の製造方法。 （付記６）前記強誘電体膜は水素の拡散を防ぐ保護膜で
あり、前記強誘電体膜のエッチングは層間絶縁膜のエッ
チングと同時に行われることを特徴とする付記１〜４記
載の強誘電体膜を有する半導体装置の製造方法。 （付記７）前記レジストをアッシングする工程は、フッ
素を含むガスと酸素の混合ガスで行うことを特徴とする
付記３〜６記載の強誘電体膜を有する半導体装置の製造
方法。 （付記８）前記フッ素を含むガスがＣＦ4 、ＮＦ3 、Ｓ
Ｆ6 またはＣＨＦ3 であることを特徴とする付記７記載
の強誘電体膜を有する半導体装置の製造方法。 （付記９）前記ウェット処理工程で超音波を用いること
を特徴とする付記１〜８記載の強誘電体膜を有する半導
体装置の製造方法。 （付記１０）前記ウェット処理における燐酸水溶液は２
０〜６０℃の範囲で用いられることを特徴とする付記１
〜９記載の強誘電体膜を有する半導体装置の製造方法。 （付記１１）前記強誘電体膜としてＰＺＴまたはＰＬＺ
Ｔを用いることを特徴とする付記１〜１０記載の半導体
装置の製造方法。
（（Ｐｂ，Ｌｎ）（Ｚｒ，Ｔｉ）Ｏ3 ）やＳＢＴ膜（Ｓ
ｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 ）などの他の強誘電体膜
にも同様に適用することができる。 （付記１）半導体基板上に強誘電体膜を形成する工程
と、前記強誘電体膜をエッチングする工程と、前記エッ
チング工程のあとで前記半導体基板を燐酸水溶液でウェ
ット処理する工程とを含むことを特徴とする強誘電体膜
を有する半導体装置の製造方法。 （付記２）前記エッチングする工程は、ドライエッチン
グ法によって行うことを特徴とする付記１記載の強誘電
体膜を有する半導体装置の製造方法。 （付記３）前記エッチングする工程はレジストをマスク
として用いる工程であり、前記燐酸水溶液でウェット処
理する工程は、レジストをアッシングした後に行うこと
を特徴とする付記１または２記載の強誘電体膜を有する
半導体装置の製造方法。 （付記４）前記エッチングする工程はレジストをマスク
として用いる工程であり、前記燐酸水溶液でウェット処
理する工程は、レジストをアッシングする前とアッシン
グした後の両方に行うことを特徴とする付記１または２
記載の強誘電体膜を有する半導体装置の製造方法。 （付記５）前記強誘電体膜はキャパシタ絶縁膜であるこ
とを特徴とする付記１〜４記載の強誘電体膜を有する半
導体装置の製造方法。 （付記６）前記強誘電体膜は水素の拡散を防ぐ保護膜で
あり、前記強誘電体膜のエッチングは層間絶縁膜のエッ
チングと同時に行われることを特徴とする付記１〜４記
載の強誘電体膜を有する半導体装置の製造方法。 （付記７）前記レジストをアッシングする工程は、フッ
素を含むガスと酸素の混合ガスで行うことを特徴とする
付記３〜６記載の強誘電体膜を有する半導体装置の製造
方法。 （付記８）前記フッ素を含むガスがＣＦ4 、ＮＦ3 、Ｓ
Ｆ6 またはＣＨＦ3 であることを特徴とする付記７記載
の強誘電体膜を有する半導体装置の製造方法。 （付記９）前記ウェット処理工程で超音波を用いること
を特徴とする付記１〜８記載の強誘電体膜を有する半導
体装置の製造方法。 （付記１０）前記ウェット処理における燐酸水溶液は２
０〜６０℃の範囲で用いられることを特徴とする付記１
〜９記載の強誘電体膜を有する半導体装置の製造方法。 （付記１１）前記強誘電体膜としてＰＺＴまたはＰＬＺ
Ｔを用いることを特徴とする付記１〜１０記載の半導体
装置の製造方法。
【００６６】
【発明の効果】本発明によれば、強誘電体膜をエッチン
グしたあと、燐酸水溶液でウェット処理を行うことによ
り、強誘電体膜の膜減りや剥がれなどの悪影響を与える
ことなく、エッチング時に生じる反応副生成物を除去す
ることができる。
グしたあと、燐酸水溶液でウェット処理を行うことによ
り、強誘電体膜の膜減りや剥がれなどの悪影響を与える
ことなく、エッチング時に生じる反応副生成物を除去す
ることができる。
【図１】本発明の第１の実施の形態を説明する模式工程
断面図（その１）である。
断面図（その１）である。
【図２】本発明の第１の実施の形態を説明する模式工程
断面図（その２）である。
断面図（その２）である。
【図３】本発明の第１の実施の形態を説明する模式工程
断面図（その３）である。
断面図（その３）である。
【図４】本発明の第１の実施の形態を説明する模式工程
断面図（その４）である。
断面図（その４）である。
【図５】本発明の第１の実施の形態を説明する模式工程
断面図（その５）である。
断面図（その５）である。
【図６】本発明の第１の実施の形態を説明する模式工程
断面図（その６）である。
断面図（その６）である。
【図７】本発明の第１の実施の形態を説明する模式工程
断面図（その７）である。
断面図（その７）である。
【図８】本発明の第１の実施の形態を説明する模式工程
断面図（その８）である。
断面図（その８）である。
【図９】本発明の第２の実施の形態を説明する模式断面
図である。
図である。
【図１０】従来用いられた強誘電体キャパシタ構造の模
式断面図である。
式断面図である。
【図１１】塩酸処理後のキャパシタ構造を示す模式図で
ある。
ある。
【図１２】燐酸処理前と後のキャパシタ構造を示す模式
図である。
図である。
１１、１０１ シリコン基板 １２ 素子分離絶縁膜 １３ ゲート絶縁膜（シリコン酸化
膜） １４ ゲート電極（シリコン） １５、１６ 低濃度ソース・ドレイン拡散層 １７ サイドウォール絶縁膜 １８、１９ 高濃度ソース・ドレイン拡散層 ２０ ＣＶＤ酸化膜 ２１、１０３ａ 下部電極材料（ＴｉとＰｔの２
層構造） ２１ａ、１０３ 下部電極 ２２ キャパシタ絶縁膜材料（ＰＺ
Ｔ） ２２ａ、１０４ キャパシタ絶縁膜 ２３ 上部電極材料（ＰｔとＴｉの２
層構造） ２３ａ、１０５ 上部電極 ２４、２５、２７、１０６ レジスト ２６、１０７ 反応副生成物 ２８ ＢＰＳＧ膜 ２９ 配線層 ３０ 強誘電体膜 ３１ コンタクトホール １０２ 層間絶縁膜
膜） １４ ゲート電極（シリコン） １５、１６ 低濃度ソース・ドレイン拡散層 １７ サイドウォール絶縁膜 １８、１９ 高濃度ソース・ドレイン拡散層 ２０ ＣＶＤ酸化膜 ２１、１０３ａ 下部電極材料（ＴｉとＰｔの２
層構造） ２１ａ、１０３ 下部電極 ２２ キャパシタ絶縁膜材料（ＰＺ
Ｔ） ２２ａ、１０４ キャパシタ絶縁膜 ２３ 上部電極材料（ＰｔとＴｉの２
層構造） ２３ａ、１０５ 上部電極 ２４、２５、２７、１０６ レジスト ２６、１０７ 反応副生成物 ２８ ＢＰＳＧ膜 ２９ 配線層 ３０ 強誘電体膜 ３１ コンタクトホール １０２ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ Ｈ０１Ｌ 21/306 Ｂ (72)発明者 橋本 孝徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F004 AA14 BA11 BD01 DA01 DA23 DA26 DB00 DB08 FA07 5F043 AA02 AA37 BB25 DD07 DD15 GG10 5F046 MA12 MA18 5F083 FR02 GA06 JA15 JA17 JA38 JA39 JA43 PR03 PR21 PR22 PR40
Claims (5)
- 【請求項１】 半導体基板上に強誘電体膜を形成する工
程と、 前記強誘電体膜をエッチングする工程と、 前記エッチング工程のあとで前記半導体基板を燐酸水溶
液でウェット処理する工程とを含むことを特徴とする強
誘電体膜を有する半導体装置の製造方法。 - 【請求項２】 前記エッチングする工程は、ドライエッ
チング法によって行うことを特徴とする請求項１記載の
強誘電体膜を有する半導体装置の製造方法。 - 【請求項３】 前記エッチングする工程はレジストをマ
スクとして用いる工程であり、 前記燐酸水溶液でウェット処理する工程は、レジストを
アッシングした後に行うことを特徴とする請求項１また
は２記載の強誘電体膜を有する半導体装置の製造方法。 - 【請求項４】 前記エッチングする工程はレジストをマ
スクとして用いる工程であり、 前記燐酸水溶液でウェット処理する工程は、レジストを
アッシングする前とアッシングした後の両方に行うこと
を特徴とする請求項１または２記載の強誘電体膜を有す
る半導体装置の製造方法。 - 【請求項５】 前記レジストをアッシングする工程は、
フッ素を含むガスと酸素の混合ガスで行うことを特徴と
する請求項３または４記載の強誘電体膜を有する半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050200A JP3951540B2 (ja) | 2000-02-25 | 2000-02-25 | 強誘電体膜を有する半導体装置の製造方法 |
| US09/790,498 US6533948B2 (en) | 2000-02-25 | 2001-02-23 | Method of manufacturing semiconductor device having ferro-dielectric material film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050200A JP3951540B2 (ja) | 2000-02-25 | 2000-02-25 | 強誘電体膜を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244432A true JP2001244432A (ja) | 2001-09-07 |
| JP3951540B2 JP3951540B2 (ja) | 2007-08-01 |
Family
ID=18572017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000050200A Expired - Fee Related JP3951540B2 (ja) | 2000-02-25 | 2000-02-25 | 強誘電体膜を有する半導体装置の製造方法 |
Country Status (2)
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|---|---|
| US (1) | US6533948B2 (ja) |
| JP (1) | JP3951540B2 (ja) |
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|---|---|---|---|---|
| JP2003100715A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Gas Chem Co Inc | 半導体用洗浄剤 |
| JP2003332465A (ja) * | 2002-05-14 | 2003-11-21 | Mitsubishi Electric Corp | 半導体メモリデバイスの製造方法 |
| JP2008159952A (ja) * | 2006-12-25 | 2008-07-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2011086783A (ja) * | 2009-10-16 | 2011-04-28 | Sumitomo Precision Prod Co Ltd | プラズマエッチング方法 |
| US8283235B2 (en) | 2008-08-04 | 2012-10-09 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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|---|---|---|---|---|
| JP2003031665A (ja) * | 2001-07-11 | 2003-01-31 | Sony Corp | 半導体装置の製造方法 |
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| US20040166678A1 (en) * | 2003-02-24 | 2004-08-26 | Hall Lindsey H. | Wet clean method for PZT capacitors |
| US7228865B2 (en) * | 2003-05-28 | 2007-06-12 | Texas Instruments Incorporated | FRAM capacitor stack clean |
| US7220600B2 (en) * | 2004-12-17 | 2007-05-22 | Texas Instruments Incorporated | Ferroelectric capacitor stack etch cleaning methods |
| US7723199B2 (en) * | 2006-06-21 | 2010-05-25 | Texas Instruments Incorporated | Method for cleaning post-etch noble metal residues |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111318A (ja) | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| US5776356A (en) * | 1994-07-27 | 1998-07-07 | Sharp Kabushiki Kaisha | Method for etching ferroelectric film |
| JP3122579B2 (ja) | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Ｐｔ膜のエッチング方法 |
-
2000
- 2000-02-25 JP JP2000050200A patent/JP3951540B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-23 US US09/790,498 patent/US6533948B2/en not_active Expired - Lifetime
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| US8482097B2 (en) | 2008-08-04 | 2013-07-09 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2011086783A (ja) * | 2009-10-16 | 2011-04-28 | Sumitomo Precision Prod Co Ltd | プラズマエッチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6533948B2 (en) | 2003-03-18 |
| JP3951540B2 (ja) | 2007-08-01 |
| US20010017285A1 (en) | 2001-08-30 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040510 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140511 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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