JP2008159952A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】下地絶縁膜３７の上に、第１導電膜４１、強誘電体膜４２、及び第２導電膜４３を順に形成する工程と、第２導電膜４３をパターニングして上部電極４３ａにする工程と、強誘電体膜４２の上にレジストパターンを形成する工程と、レジストパターンをマスクにしながら、ハロゲンガスを含むエッチングガスを用いて強誘電体膜４２をエッチングすることにより、キャパシタ誘電体膜４２ａを形成する工程と、レジストパターンを除去する工程と、キャパシタ誘電体膜４２ａの側面を水洗する工程と、第１導電膜４１をパターニングして下部電極にし、該下部電極、キャパシタ誘電体膜４２ａ、及び上部電極４３ａでキャパシタQを構成する工程とを有する半導体装置の製造方法による。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関する。

電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。

このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。

これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。

本発明の目的は、歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供することにある。

本発明の一観点によれば、半導体基板の上方に下地絶縁膜を形成する工程と、前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、前記第２導電膜をパターニングして上部電極にする工程と、前記強誘電体膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクにしながら、ハロゲンガスを含むエッチングガスを用いて前記強誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、前記レジストパターンを除去する工程と、前記キャパシタ誘電体膜の側面を水洗する工程と、前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程とを有する半導体装置の製造方法が提供される。

本発明によれば、強誘電体膜のエッチング時に発生したハロゲンを含むエッチング生成物が、キャパシタ誘電体膜の側面を水洗する工程によって強制的に水と反応させられて除去される。

そのため、レジストパターンを除去してから次の工程を行うまでの間に、エッチング生成物が大気中の水分と反応するのを防止でき、この反応で発生するハロゲンを含んだ腐食性の物質によってキャパシタ誘電体膜の側面に変質層が厚く形成されるのを抑えることができる。

これにより、変質層よりなるリークパスがキャパシタ誘電体膜の側面に形成される危険性が低減され、リーク電流の増大によって半導体装置が不良となるのを防止でき、半導体装置の歩留まりを向上させることができる。

ここで、レジストパターンを除去してから長時間が経過した後に上記の水洗をしたのでは、水洗をする前にエッチング生成物と大気中の水分とが反応し、キャパシタ誘電体膜の側面から突出するようにエッチング生成物が異常成長してしまう。このように異常成長したエッチング生成物は、上記した腐食性の物質を多く含むため、キャパシタ誘電体膜の側面に変質層が厚く形成され、キャパシタのリーク電流が増大する恐れがある。

従って、上記の水洗は、キャパシタ誘電体膜の側面においてエッチング生成物が異常成長する前に行うのが好ましい。

典型的には、レジストパターンを除去する工程を行ってから、キャパシタ誘電体膜の側面を水洗する工程を行うまでの間において、キャパシタ誘電体膜が大気に曝されている時間を１時間以内にすることで、このようなエッチング生成物の異常成長を防止できる。

本発明によれば、キャパシタ誘電体膜の側面を水洗するようにしたので、リークパスの一因となる変質層が該側面に形成されるのを防ぐことができる。これにより、リーク電流の増大によって半導体装置が不良となるのを防止でき、半導体装置の歩留まりを向上させることが可能となる。

以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

図１は、本実施形態で使用される枚葉式の半導体製造装置の構成図である。

この半導体製造装置７０は、PZT(Pb(Zr,Ti)O₃)膜のエッチングとその後のアッシング（灰化）を行うものであって、窒素等の不活性ガスの減圧雰囲気とされたトランスファチャンバ７１を有すると共に、このトランスファチャンバ７１内に搬送ロボット７８を有する。

そして、トランスファチャンバ７１の周囲には、ロードロックチャンバ７２、ICP(Inductively Coupled Plasma)エッチングチャンバ７３、及びアッシングチャンバ７４が設けられており、これらのチャンバ７２〜７４の間にはゲートバルブ７５〜７７が設けられる。

なお、各チャンバ７３、７４は、メンテナンス時を除いて窒素ガス等の減圧雰囲気となっており、通常は大気から隔離されている。

ゲートバルブ７５〜７７は、トランスファチャンバ７１と各チャンバ７３、７４との間で搬送ロボット７８によるシリコン基板２０の受け渡しを行うときに開く。一方、各チャンバ７３、７４内で処理が行われているときは、ゲートバルブ７５〜７７が閉じ、これらのチャンバ７３、７４内が気密にされる。

シリコン基板２０は、ロードロックチャンバ７２に１ロット単位で格納されており、搬送ロボット７８によって一枚ずつチャンバ７３、７４に搬送される。

本実施形態では、このような半導体製造装置７０を用いて、以下のようにして半導体装置を製造する。

図２〜図１１は、本実施形態に係る半導体装置の製造途中の断面図である。

この半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである。

最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。

まず、n型又はp型のシリコン（半導体）基板２０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２１を形成してもよい。

次いで、シリコン基板２０の活性領域にp型不純物を導入してpウェル２２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜２８となる熱酸化膜を形成する。

続いて、シリコン基板２０の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極２５ａ、２５ｂを形成する。

pウェル２２上には、上記の２つのゲート電極２５ａ、２５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極２５ａ、２５ｂはワード線の一部を構成する。

次いで、ゲート電極２５ａ、２５ｂをマスクにするイオン注入により、各ゲート電極２５ａ、２５ｂの横のシリコン基板２０にn型不純物を導入し、第１〜第３ソース／ドレインエクステンション２４ａ〜２４ｃを形成する。

その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極２５ａ、２５ｂの横に絶縁性サイドウォール２６として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン(SiO₂)膜を形成する。

続いて、絶縁性サイドウォール２６とゲート電極２５ａ、２５ｂをマスクにしながら、シリコン基板２０にn型不純物を再度イオン注入することにより、各ゲート電極２５ａ、２５ｂの側方のシリコン基板２０に第１〜第３ソース／ドレイン領域２３ａ〜２３ｃを形成する。

ここまでの工程により、シリコン基板２０の活性領域には、ゲート絶縁膜２８、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ等によって構成される第１、第２MOSトランジスタTR₁、TR₂が形成されたことになる。

次に、シリコン基板２０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板２０上に高融点金属シリサイド層２７を形成する。その高融点金属シリサイド層２７はゲート電極２５ａ、２５ｂの表層部分にも形成され、それにより各ゲート電極２５ａ、２５ｂが低抵抗化されることになる。

その後、素子分離絶縁膜２１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。

続いて、プラズマCVD法により、窒化シリコン（SiN）膜２９を厚さ約２０nmに形成する。次いで、この窒化シリコン膜２９の上に、シランガスを使用するプラズマCVD法により酸化シリコン膜３０を厚さ約８０nmに形成し、更にその上にTEOS(Tetraethoxysilane)ガスを使用するプラズマCVD法により犠牲酸化シリコン膜を約１０００nmに形成する。そして、その犠牲酸化シリコン膜の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された酸化シリコン膜３０と窒化シリコン膜２９とを第１層間絶縁膜３１とする。上記のCMPの結果、第１層間絶縁膜３１の厚さは、シリコン基板２０の平坦面上で約７００nmとなる。

次に、フォトリソグラフィにより第１層間絶縁膜３１をパターニングして、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃのそれぞれの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と第１層間絶縁膜３１の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第１層間絶縁膜３１上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホールの中に第１〜第３導電性プラグ３２ａ〜３２ｃとして残す。これら第１〜第３導電性プラグ３２ａ〜３２ｃは、その下の第１〜第３ソース／ドレイン領域２３ａ〜２３ｃと電気的に接続されることになる。

ところで、その第１〜第３導電性プラグ３２ａ〜３２ｃは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。

そこで、次の工程では、図２（ｂ）に示すように、上記の第１〜第３導電性プラグ３２ａ〜３２ｃを酸化雰囲気から保護するための酸化防止膜３６として、プラズマCVD法により酸窒化シリコン(SiON)膜３６ａと酸化シリコン膜３６ｂとをこの順に形成する。その酸窒化シリコン膜３６ａの厚さは例えば１００nmであり、酸化シリコン膜３６ｂの厚さは約１３０nmである。また、酸化シリコン膜３６ｂの成膜ガスとしてはTEOSが採用される。

次いで、図２（ｃ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法により第１アルミナ膜（下地絶縁膜）３７を厚さ約２０nmに形成する。

次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。

まず、スパッタ法により、プラチナ膜を厚さ約１５０nmに形成し、それを第１導電膜４１とする。

次いで、強誘電体膜４２として、PZT膜をスパッタ法により第１導電膜４１上に厚さ約１２０nmに形成する。その強誘電体膜４２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４２の材料は上記のPZTに限定されず、SrBi₂Ta₂O₉、SrBi₂(Ta, Nb)₂O₉等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜４２を構成してもよい。

続いて、強誘電体膜４２を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Anneal)により結晶化する。そのRTAの条件は、例えば、基板温度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。

その後に、強誘電体膜４２の上に、スパッタ法により酸化イリジウム(IrO₂)膜を厚さ約２５０nmに形成し、それを第２導電膜４３とする。

なお、第２導電膜４３は貴金属膜又は導電性酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２導電膜４３として形成してもよい。

次いで、図３（ｂ）に示すように、スパッタ法により窒化チタン(TiN)膜を５０nm以下の厚さ、より好ましくは２０〜５０nmの厚さ、更に好ましくは３０nmに形成し、それをマスク材料膜４５とする。なお、マスク材料膜４５は、ウエットエッチングによる除去が容易であって、レジストよりもエッチレートが低く、且つ第２導電膜４３と異なる材料よりなる膜であれば特に限定されない。例えば、窒化チタン膜に代えて窒化チタンアルミニウム(TiNAl)膜をマスク材料膜４５として形成してもよい。

その後に、マスク材料膜４５の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ上部電極形状の平面形状を有する第１レジストパターン４６を形成する。

次に、図３（ｃ）に示す断面構造を得るまでの工程について説明する。

まず、不図示のICPエッチングチャンバ内において、第１レジストパターン４６をマスクにしてマスク材料膜４５をドライエッチングし、エッチングされずに残ったマスク材料膜４５を上部電極形状の補助マスク４５ａとする。

このドライエッチングでは、ハロゲンガスと不活性ガスとの混合ガス、例えば塩素ガスとアルゴンガスとの混合ガスがエッチングガスとして使用される。各ガスの流量は特に限定されないが、本実施形態では塩素ガスとアルゴンガスの流量を共に８０sccmとする。

また、エッチングに際しては、上記のエッチングチャンバ７３の周囲に巻かれたアンテナコイルに、周波数が１３．５６MHzでパワーが５００〜１２００Wのプラズマ発生用高周波電力が印加され、これによりチャンバ内のエッチングガスがプラズマ化する。

また、エッチングチャンバ内においてシリコン基板２０が載置される基板載置台には、エッチング雰囲気中のイオンをシリコン基板２０側に引き付けるためのバイアス電力として、周波数が４６０kHzでパワーが５０〜４００Wの高周波電力が印加される。なお、エッチングの最中では、エッチングチャンバ内の圧力が０．７Paに維持されると共に、基板温度が常温（２０℃）とされる。

次に、図４（ａ）に示すように、補助マスク４５ａと第１レジストパターン４６とをマスクにして第２導電膜４３をエッチングすることにより、該第２導電膜４３を上部電極４３ａにする。

このエッチングは、図３（ｃ）で説明したマスク材料膜４５ａのエッチングと同様に、不図示のICPエッチングチャンバにおいて行われる。そして、基板温度を常温に保持し、チャンバ内の圧力を０．７Paに維持しながら、エッチングガスとして流量が１０sccmの塩素ガスと流量が５０sccmのアルゴンガスとの混合ガスとがエッチングチャンバ内に供給される。更に、プラズマ発生用高周波電力として、周波数が１３．５６MHzでパワーが２１００Wの高周波電力がアンテナコイルに印加される。また、バイアス電力としては、周波数が４６０kHzでパワーが１４００Wの高周波電力がチャンバ内の基板載置台に印加される。

このようなエッチング条件では、酸化イリジウムよりなる第２導電膜４３がエッチングされるのと同時に、第１レジストパターン４６の側面が後退する。そのため、このエッチングでは、化学反応性に乏しいイリジウムを含んだエッチング生成物が第１レジストパターン４６の側面に付着し難くなり、除去が困難なエッチング生成物が補助マスク４５ａの上に残るのを防止できる。

次いで、図４（ｂ）に示すように、基板温度を約２００℃にしながら、酸素ガスと窒素ガスとの混合ガスをプラズマ化してなる雰囲気中において、補助マスク４５ａ上に残存する第１レジストパターン４６をアッシングして除去する。

これにより補助マスク４５ａの上面が全て露出することになるが、補助マスク４５ａは、上部電極４３ａのパターニングに使用したものであり、これ以降の工程では不要となる。もし、補助マスク４５ａが上部電極４３ａ上に残存していると、酸素含有雰囲気中での処理、例えば後述の強誘電体キャパシタの回復アニールにおいて、TiNよりなる補助マスク４５ａが酸化することになる。こうなると、補助マスク４５ａが絶縁体となってしまうので、補助マスク４５ａの上に導電性プラグを形成しても、上部電極４３ａと導電性プラグとを電気的に接続できなくなり、上部電極４３ａの電圧をコントロールすることができなくなってしまう。

そこで、次の工程では、図４（ｃ）に示すように、濃度が３０wt%の過酸化水素水(H₂O₂)と濃度が３０wt%の水酸化アンモニウム(NH₄OH)溶液との混合溶液よりなるエッチング液にシリコン基板２０を浸すことにより、補助マスク４５ａを常温でウエットエッチングして除去する。なお、上記のエッチング液の混合比は特に限定されないが、本実施形態では過酸化水素水：水酸化アンモニウム溶液：純水＝３：１：１０の混合比を採用する。

また、上記のエッチング液が入れられた槽の内部をポンプで攪拌しながらウエットエッチングを行うことで、補助マスク４５ａを安定して除去することができる。

このようなウエットエッチングの結果、上部電極４３ａ上に有機系のエッチング残渣が残ることがあるので、例えばアッシング装置内において上部電極４３ａの表面を酸素プラズマに曝し、上記のエッチング残渣を除去するのが好ましい。

以上により、上部電極４３ａの清浄面が露出することになる。

次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板２０の上側全面にフォトレジストを塗布し、それを露光、現像して、キャパシタ誘電体膜形状の第２レジストパターン４７を上部電極４３ａ上に形成する。

次いで、図１で説明した半導体製造装置７０にシリコン基板２０を移す。そして、ICPエッチングチャンバ７３内にシリコン基板２０を搬送し、このチャンバ７３内において、第２レジストパターン４７をマスクにしながら強誘電体膜４２をドライエッチングして、残された強誘電体膜４２をキャパシタ誘電体膜４２ａとする。

そのエッチングの条件は特に限定されないが、本実施形態ではハロゲンガスと不活性ガスとの混合ガス、例えば流量が４０sccmの塩素ガスと流量が１０sccmのアルゴンガスとの混合ガスがエッチングガスとして使用される。そして、プラズマ発生用高周波電力として、周波数が１３．５６MHzでパワーが２０００Wの高周波電力がアンテナコイルに印加され、バイアス電力として、周波数が４６０kHzでパワーが６００Wの高周波電力がチャンバ７３内の基板載置台に印加される。

なお、エッチング時の基板温度は常温であり、チャンバ内の圧力は５mTorrに維持される。

このようなエッチングでは、エッチング対象である強誘電体膜４２に起因したエッチング生成物４２ｘが、キャパシタ誘電体膜４２ａと第２レジストパターン４７のそれぞれの側面に付着する。

そのエッチング生成物４２ｘは、エッチングガス中のハロゲンガス、すなわち塩素ガスを含んでおり、大気に曝されると塩酸を生成し、その塩酸によってキャパシタ誘電体膜４２ａの側面に変質層が形成される恐れがある。

そこで、次の工程では、図５（ｂ）に示すように、図１の半導体製造装置７０からシリコン基板２０を取り出さずに、エッチングチャンバ７３からアッシングチャンバ７４にシリコン基板２０を移し、このアッシングチャンバ７４内で第２レジストパターンをアッシングして除去する。

このように、エッチングチャンバ７３で処理を終了した後、大気にシリコン基板２０を曝すことなく行われるアッシングはin-situアッシングとも呼ばれる。

なお、アッシングの条件は特に限定されないが、本実施形態では、基板温度を約２００℃にしながら、流量が１８００sccmの酸素ガスと流量が２００scccmの窒素ガスとの混合ガスをプラズマ化してなる雰囲気中においてこのアッシングを行う。

これにより、第２レジストパターン４７が除去されるのと同時に、大部分のエッチング生成物４２ｘも除去される。

しかし、アッシングによってエッチング生成物４２ｘを完全に除去するのは困難で、アッシングを何度行ってもキャパシタ誘電体膜４２ａの側面にある程度の量のエッチング生成物４２ｘが残存する。

そこで、このようになおも残存するエッチング生成物４２ｘを除去するため、次の工程では、図６（ａ）に示すように、上記のアッシングチャンバ７４から洗浄装置にシリコン基板２０を搬送し、その洗浄装置においてキャパシタ誘電体膜４２ａの側面を水洗する。

ここで、洗浄装置にシリコン基板２０を搬送する際、シリコン基板２０は大気に曝されることになるが、大気中に長時間シリコン基板２０を放置しておくと、大気中の水分とエッチング生成物４２ａとの反応により生じる塩酸によってキャパシタ誘電体膜４２ａの側面が腐食され、該側面に変質層が形成されてしまう。

このような変質層の形成を防ぐため、アッシングチャンバ７４を出たシリコン基板２０を大気中に長時間放置せず、なるべく早く洗浄装置に搬送するのが好ましい。その具体的な時間については後で詳述する。

また、この工程で使用する洗浄装置は特に限定されないが、本実施形態では図１２に示されるような超音波洗浄（D-sonic）用のスクラバーを洗浄装置として使用する。

図１２は、この水洗で使用されるスクラバーの斜視図である。

このスクラバー８０はスピンナーテーブル８１とノズル８２とにより構成され、周波数が１．５MHzの超音波が印加された純水Wがノズル８２からシリコン基板２０に向けて吐出する。

そして、水洗に際しては、スピンナーテーブル８１の回転運動によってシリコン基板２０を約１０００rpmの回転数で回転させながら、ノズル８２からシリコン基板２０に純粋Wを３０秒間吐出する。

なお、このようなタイプのスクラバーに代えて、超音波が印加された純水中にシリコン基板２０を浸して洗浄を行うスクラバーを用いてもよい。

更に、上記のような超音波洗浄に代えて、シリコン基板２０に向けて高圧の純水を噴射する高圧ジェット洗浄や、液槽内の純水に複数枚のシリコン基板２０を一括して浸すバッチ洗浄を行ってもよい。

このうち、高圧ジェット洗浄は、２０００rpmの回転数でシリコン基板２０を回転させながら、５MPaの圧力で純水をシリコン基板２０に３０秒間噴射して行われる。

また、バッチ洗浄は、１ロット（２５枚）のシリコン基板２０を液槽内の純水に１５分間浸して行われ、洗浄工程のスループットが向上するという点で他の方法よりも有利である。

第２レジストパターン４７を除去してから時間をおかずにこのような水洗をすることにより、大部分のエッチング生成物４２ｘが強制的に水と反応させられて除去され、エッチング生成物４２ｘから発生する塩酸によってキャパシタ誘電体膜４２ａの側面に変質層が形成されるのを防止できる。

但し、第２レジストパターン４７に起因する炭素がエッチング生成物４２ｘ中に含まれている場合、上記の水洗ではその炭素を十分に除去することができない恐れがある。

そこで、次の工程では、図６（ｂ）に示すように、シリコン基板をアッシングチャンバに入れ、酸素含有雰囲気にキャパシタ誘電体膜４２ａを曝すことにより、エッチング生成物４２ｘ中の炭素成分を酸化して除去する。以下、このようなアッシングのことを補償アッシングと呼ぶ。

この補償アッシングの条件は特に限定されないが、本実施形態では基板温度を２００℃に維持しながら、流量が１８００sccmの酸素ガスと流量が２００sccmの窒素ガスとをアッシングチャンバに入れてこのアッシングを行う。

また、この補償アッシングは、図１のアッシングチャンバ７４を用いて行ってもよいし、これとは別のアッシングチャンバで行ってもよい。

次いで、図７（ａ）に示すように、キャパシタ誘電体膜４２ａを再び水洗することにより、上記したエッチング生成物４２ｘを略完全に洗い落とす。以下ではこの水洗のことを補償水洗と呼ぶ。

次に、図７（ｂ）に示すように、上部電極４３ａと第１導電膜４１のそれぞれの上に下部電極形状の第３レジストパターン４８を形成する。そして、この第３レジストパターン４８をマスクにして第１導電膜４１をドライエッチングし、エッチング後に残った第１導電膜４１を下部電極４１ａとする。その下部電極４１ａにおいて、キャパシタ誘電体膜４２ａからはみ出た部分はコンタクト領域CRとして機能する。

その後に、第３レジストパターン４８を除去することで、図８（ａ）に示すように、下部電極４１ａ、キャパシタ誘電体膜４２ａ、及び上部電極４３ａで構成される強誘電体キャパシタQが第１アルミナ膜３７上に形成される。

次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜４２ａの劣化を防止するための第２アルミナ膜５０をシリコン基板２０の上側全面に形成する。その第２アルミナ膜５０は、例えばスパッタ法により厚さ約５０nmに形成する。

そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜４２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分の条件で、キャパシタ誘電体膜４２ａに対して回復アニールを行う。

次に、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜５０の上に酸化シリコン膜５１を厚さ約１５００nmに形成する。その酸化シリコン膜５１の上面には、キャパシタQを反映した凹凸が形成される。そこで、この凹凸を無くすために、酸化シリコン膜５１の上面をCMP法により研磨して平坦化し、第２アルミナ膜５０の平坦面上での酸化シリコン膜５１の厚さを約１０００nmにする。

その後、この酸化シリコン膜５１の脱水処理として、酸化シリコン膜５１の表面をN₂Oプラズマに曝す。このようなN₂Oプラズマ処理に代えて、炉の中で酸化シリコン膜５１をアニールして脱水してもよい。

次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第３アルミナ膜５２を、酸化シリコン膜５１の上にスパッタ法により厚さ約５０nmに形成する。更に、この第３アルミナ膜５２の上に、プラズマCVD法で酸化シリコン膜５３を厚さ約２００nmに形成する。

ここまでの工程により、キャパシタQの上には、酸化シリコン膜５１、５３と第３アルミナ膜５２とで構成される第２層間絶縁膜５４が形成されたことになる。

次に、図９（ａ）に示すように、第２層間絶縁膜５４の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１、第２窓５５ａ、５５ｂを備えた第４レジストパターン５５を形成する。

そして、上記の第１、第２窓５５ａ、５５ｂを通じて第２層間絶縁膜５４とその下の第２アルミナ膜５０をエッチングすることにより、上部電極４３ａの上に第１ホール５４ａを形成すると共に、下部電極４１ａのコンタクト領域CR上に第２ホール５４ｂを形成する。

この後に、第４レジストパターン５５は除去される。

次いで、図９（ｂ）に示すように、第２層間絶縁膜５４の上にフォトレジストを再び塗布し、それを現像して、第１〜第３導電性プラグ３２ａ〜３２ｃのそれぞれの上に第３〜第５窓５７ｃ〜５７ｅを備えた第５レジストパターン５７を形成する。

更に、第３〜第５窓５７ｃ〜５７ｅを通じて第２層間絶縁膜５４、第１、２アルミナ膜３７、５０、及び酸化シリコン膜３６ｂをエッチングすることにより、各導電性プラグ３２ａ〜３２ｃの上に第３〜第５ホール５４ｃ〜５４ｅを形成する。このようなエッチングは、C₄F₈、Ar、O₂、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコン膜３６ａがこのエッチングにおけるストッパ膜となる。

この後に、第５レジストパターン５７は除去される。

次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。

まず、不図示の平行平板プラズマエッチング装置内にシリコン基板２０を入れ、エッチングガスとしてCHF₃、Ar、及びO₂の混合ガスをそのエッチング装置に供給する。これにより、第３〜第５ホール５４ｃ〜５４ｅの下の酸窒化シリコン膜３６ａがエッチングされ、これらのホールに第１〜第３導電性プラグ３２ａ〜３２ｃが露出すると共に、第１、第２ホール５４ａ、５４ｂ内の異物が除去されて、上部電極４３ａと下部電極４１ａの上面が清浄化される。

このように、キャパシタQ上の浅い第１、第２ホール５４ａ、５４ｂを形成する工程とは別の工程において、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃ上の深い第３〜第５ホール５４ｃ〜５４ｅを形成することで、浅い第１ホール５４ａの下の上部電極４３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜４２ａが劣化するのを抑制することが可能となる。

更に、第１〜第３導電性プラグ３２ａ〜３２ｃは、本工程が終了するまで、酸化防止膜３６を構成する酸窒化シリコン膜３６ａによって覆われているので、各導電性プラグ３２ａ〜３２ｃを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。

次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、第１〜第５ホール５４ａ〜５４ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール５４ａ〜５４ｅの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば、酸化シリコン膜の膜厚換算で約１０nmとされる。そして、第１〜第５ホール５４ａ〜５４ｅの内面と第２層間絶縁膜５４の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７５nmに形成する。

続いて、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第５ホール５４ａ〜５４ｅを完全に埋め込む。

その後に、第２層間絶縁膜５４の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール５４ａ〜５４ｅの中に残す。第１、第２ホール５４ａ、５４ｂ内に残されたこれらの膜は、それぞれ上部電極４３ａと下部電極４１ａコンタクト領域CRに電気的に接続される第４、第５導電性プラグ６０ａ、６０ｂとされる。また、第３〜第５ホール５４ｃ〜５４ｅ内に残されたこれらの膜は、第１〜第３導電性プラグ３２ａ〜３２ｃと電気的に接続される第６〜第８導電性プラグ６０ｃ〜６０ｅとされる。

次に、図１１に示す断面構造を得るまでの工程について説明する。

まず、第２層間絶縁膜５４と第６〜第８導電性プラグ６０ｃ〜６０ｅのそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmにバリアメタル層上に形成する。

次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線６２ａ〜６２ｃと導電性パッド６２ｄとを形成する。

続いて、第３層間絶縁膜６３としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第３層間絶縁膜６３を平坦化する。その後に、フォトリソグラフィにより第３層間絶縁膜６３をパターニングして導電性パッド６２ｄの上にホールを形成し、そのホール内にタングステン膜を主に構成される第９導電性プラグ６４を形成する。

この後は、２層目〜５層目金属配線や、これらの金属配線の間に層間絶縁膜を形成する工程に移るが、その詳細については省略する。

以上により、本実施形態に係るプレーナ型のFeRAMの基本構造が完成したことになる。

上記した本実施形態によれば、図６（ａ）で説明したように、第２レジストパターン４７を除去してからなるべく時間をおかずにキャパシタ誘電体膜４２ａの側面を水洗することにより、強誘電体膜４２のエッチング時に発生したエッチング生成物４２ｘを強制的に水と反応させて除去し、大気中の水分とエッチング生成物４２ｘとの反応によって生成される塩酸でキャパシタ誘電体膜４２ａが腐食されるのを極力防止した。

本願発明者は、第２レジストパターン４７を除去してから水洗を行うまでに許容し得る時間間隔を調べるため、図１３に示すような調査を行った。

図１３における各平面図は、この調査で使用された二つのサンプルA、BのSEM(Scanning Electron Microscope)による像を基にして描いた図であって、上部電極４３ａの上から見た場合の平面図に相当する。

この調査では、各サンプルA、Bについて第２レジストパターン４７の除去まで行い、サンプルAについては更に大気中に０．５時間放置し、サンプルBについては大気中に８時間放置した。その後、サンプルAについては、図６（ａ）で説明した洗浄条件に従い、キャパシタ誘電体膜４２ａの側面を水で洗浄した。

図１３に示されるように、サンプルAでは、大気中に０．５時間だけ放置してもキャパシタ誘電体膜４２ａの側面の形状が崩れていない。これは、大気中での放置時間が短いため、エッチング生成物４２ｘ（図５（ｂ）参照）と大気中の水分との反応で生成した塩酸が微量であり、キャパシタ誘電体膜４２ａの側面が殆ど腐食されなかったためである。

一方、サンプルBでは、大気中に８時間も放置したことで、エッチング生成物４２ｘが大気中の水分を吸収し、該キャパシタ誘電体膜４２ａの側面から突出するように異常成長してしまっている。

このようにエッチング生成物４２ｘが異常成長すると、エッチング生成物４２ｘと大気中の水分との反応によって大量の塩酸が発生し、その塩酸によってキャパシタ誘電体膜４２ａの側面にPZTの変質層が厚く形成される。

その変質層は、キャパシタ誘電体膜４２ａの側面においてリークパスを形成し、キャパシタQのリーク電流を増大させて半導体装置の歩留まりを低下させる一因となる。

従って、半導体装置の歩留まりを向上させるには、サンプルBのようにエッチング生成物４２ｘがキャパシタ誘電体膜４２ａの側面から突出するように異常成長する前に、図６（ａ）で説明した洗浄を行うのが好ましい。

本願発明者の調査によれば、大気中に放置した状態でキャパシタ誘電体膜４２ａの側面からエッチング生成物４２ｘが突出するようになるのは、図５（ｂ）の第２レジストパターン４７の除去工程から１時間を経過したときである。

よって、第２レジストパターン４７を除去してから、図６（ａ）の水洗を行うまでの間において、キャパシタ誘電体膜４２ａが大気に曝されている時間を１時間以内にすることにより、キャパシタQのリーク電流を抑えることが可能となる。

比較例
次に、上記した図６（ａ）の水洗工程を省き、且つ大気中にキャパシタ誘電体膜４２ａを長時間曝す比較例について説明する。

図１４（ａ）〜（ｃ）は、比較例に係る半導体装置の製造途中の断面図である。

この比較例では、まず、上記した図２（ａ）〜図５（ｂ）の工程を行い、図１４（ａ）の断面構造を得る。

但し、この比較例では、図５（ｂ）のように第２レジストパターン４７を除去した後、補償アッシングを行うまでの間キャパシタ誘電体膜４２ａが大気中に長時間曝される。

その結果、図１４（ａ）に示すように、エッチング生成物４２ｘが大気中の水分を吸収して異常成長する。そして、このエッチング生成物から出た塩酸によってキャパシタ誘電体膜４２ａの側面が腐食され、該側面にPZTの変質層４２ｙが形成される。

続いて、図１４（ｂ）に示すように、図６（ｂ）で説明した補償アッシングを行うことにより、エッチング生成物４２ｘの除去を試みる。

しかし、この補償アッシングの前の水洗を省き、且つキャパシタ誘電体膜４２ａを大気中に長時間放置したため、キャパシタ誘電体膜４２ａの側面には異常成長したエッチング生成物４２ｘが多く付着しており、補償アッシングではそのエッチング生成物４２ｘを除去しきれない。

次に、図１４（ｃ）に示すように、図７（ａ）で説明した補償水洗を行い、エッチング生成物４２ｘを除去する。この補償水洗では、エッチング生成物４２ｘは除去されるものの、変質層４２ｙは除去されない。

このように、本比較例では、本実施形態の水洗（図６（ａ））を省き、補償アッシングが行われるまでキャパシタ誘電体膜４２ａを大気中に長時間放置したため、エッチング生成物４２ｘが異常成長する。その結果、エッチング生成物４２ｘから多量の塩酸が発生し、その塩酸との反応によって形成された変質層４２ｙが、補償アッシング（図１４（ｂ））や補償水洗（図１４（ｃ））によっても除去することができず、変質層４２ｙによるリークパスの形成を抑制することができない。

以下に、本発明の特徴を付記する。

（付記１） 半導体基板の上方に下地絶縁膜を形成する工程と、
前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
前記第２導電膜をパターニングして上部電極にする工程と、
前記強誘電体膜の上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにしながら、ハロゲンガスを含むエッチングガスを用いて前記強誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記キャパシタ誘電体膜の側面を水洗する工程と、
前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 前記キャパシタ誘電体膜の側面を水洗する工程は、前記レジストパターンを除去した後、前記強誘電体膜をエッチングしたときに発生したエッチング生成物が前記強誘電体膜の前記側面から突出して成長する前に行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３） 前記レジストパターンを除去する工程を行ってから、前記キャパシタ誘電体膜の側面を水洗する工程を行うまでの間において、前記キャパシタ誘電体膜が大気に曝されている時間を１時間以内にすることを特徴とする付記２に記載半導体装置の製造方法。

（付記４） 前記キャパシタ誘電体膜の側面を水洗する工程は、高圧ジェット洗浄、超音波洗浄、及びバッチ洗浄のいずれかにより行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記５） 前記レジストパターンを除去する工程は、前記強誘電体膜をエッチングする工程の後、前記キャパシタ誘電体膜を大気に曝さないで行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記６） 前記レジストパターンを除去する工程は、前記半導体基板を加熱しながら酸素含有雰囲気に前記レジストパターンを曝し、該レジストパターンを灰化して行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記７） 前記キャパシタ誘電体膜を形成する工程において、前記ハロゲンガスとして塩素ガスを使用することを特徴とする付記１に記載の半導体装置。

（付記８） 前記キャパシタ誘電体膜の側面を水洗する工程の後に、前記半導体基板を加熱しながら、酸素含有雰囲気に前記キャパシタ誘電体膜を曝す工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記９） 前記酸素含有雰囲気に前記キャパシタ誘電体膜を曝す工程の後に、前記キャパシタ誘電体膜の側面を再び水洗する工程を行うことを特徴とする付記８に記載の半導体装置の製造方法。

図１は、本発明の実施の形態で使用される半導体製造装置の構成図である。 図２（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。 図３（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。 図４（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。 図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。 図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。 図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。 図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。 図９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。 図１０（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。 図１１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１０）である。 図１２は、本発明の実施の形態で使用されるスクラバーの斜視図である。 図１３は、本願発明者が行った調査結果を示す平面図である。 図１４（ａ）〜（ｃ）は、比較例に係る半導体装置の製造途中の断面図である。

符号の説明

２０…シリコン基板、４１…第１導電膜、４１ａ…下部電極、４２…強誘電体膜、４２ａ…キャパシタ誘電体膜、４３…第２導電膜、４３ａ…上部電極、２１…素子分離絶縁膜、２２…pウェル、２３ａ〜２３ｃ…第１〜第３ソース／ドレイン領域、２４ａ〜２４ｃ…第１〜第３ソース／ドレインエクステンション、２５ａ、２５ｂ…ゲート電極、２６…絶縁性サイドウォール、２７…高融点金属シリサイド層、２８…ゲート絶縁膜、２９…窒化シリコン膜、３０…酸化シリコン膜、３１…第１層間絶縁膜、３２ａ〜３２ｃ…第１〜第３導電性プラグ、３６…酸化防止膜、３６ａ…酸窒化シリコン膜、３６ｂ…酸化シリコン膜、３７…第１アルミナ膜、４５…マスク材料膜、４５ａ…補助マスク、４６…第１レジストパターン、４７…第２レジストパターン、４８…第３レジストパターン、５０…第２アルミナ膜、５１…酸化シリコン膜、５２…第３アルミナ膜、５３…酸化シリコン膜、５４…第２層間絶縁膜、５４ａ〜５４ｄ…第１〜第５ホール、５５…第４レジストパターン、５５ａ、５５ｂ…第１、第２窓、５７…第５レジストパターン、５７ｃ〜５７ｄ…第３〜第５窓、６０ａ〜６０ｅ…第４〜第８導電性プラグ、６２ａ〜６２ｃ…一層目金属配線、６２ｄ…導電性パッド、６４…第９導電性プラグ、７０…半導体製造装置、７１…トランスファチャンバ、７２…ロードロックチャンバ、７３…ICPエッチングチャンバ、７４…アッシングチャンバ、７５〜７７…ゲートバルブ、７８…搬送ロボット、８０…スクラバー、８１…スピンナーテーブル、８２…ノズル。

Claims (5)

1. 半導体基板の上方に下地絶縁膜を形成する工程と、
   前記下地絶縁膜の上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
   前記第２導電膜をパターニングして上部電極にする工程と、
   前記強誘電体膜の上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにしながら、ハロゲンガスを含むエッチングガスを用いて前記強誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
   前記レジストパターンを除去する工程と、
   前記キャパシタ誘電体膜の側面を水洗する工程と、
   前記第１導電膜をパターニングして下部電極にし、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極でキャパシタを構成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記キャパシタ誘電体膜の側面を水洗する工程は、前記レジストパターンを除去した後、前記強誘電体膜をエッチングしたときに発生したエッチング生成物が前記強誘電体膜の前記側面から突出して成長する前に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記レジストパターンを除去する工程を行ってから、前記キャパシタ誘電体膜の側面を水洗する工程を行うまでの間において、前記キャパシタ誘電体膜が大気に曝されている時間を１時間以内にすることを特徴とする請求項２に記載半導体装置の製造方法。
4. 前記キャパシタ誘電体膜の側面を水洗する工程の後に、前記半導体基板を加熱しながら、酸素含有雰囲気に前記キャパシタ誘電体膜を曝す工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記酸素含有雰囲気に前記キャパシタ誘電体膜を曝す工程の後に、前記キャパシタ誘電体膜の側面を再び水洗する工程を行うことを特徴とする請求項４に記載の半導体装置の製造方法。

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