JP2001244390A - 半導体素子用パッケージおよびその実装構造 - Google Patents
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Abstract
(57)【要約】
【課題】放熱用のリッドを具備する半導体素子用パッケ
ージを外部回路基板に実装した場合も強固でかつ長期に
わたり安定した電気接続を維持させる。 【解決手段】表面あるいは内部にメタライズ配線層２が
形成された絶縁基板１の表面に接続用電極８を備えた半
導体素子Ａを載置し、メタライズ配線層２と半導体素子
Ａの接続用電極８とをロウ付けしてなるとともに、半導
体素子Ａを覆うようにして脚部１３ａを有する高熱伝導
性蓋体１３を配置し、脚部１３ａを絶縁基板１の表面に
接着固定するとともに、高熱伝導性蓋体１３の一部を半
導体素子Ａの上面と接着してなる半導体素子用パッケー
ジＢであって、絶縁基板１の４０〜１５０℃における熱
膨張係数が８乃至２０ｐｐｍ／℃であり、且つ高熱伝導
性蓋体１２の脚部１２ａをヤング率が１ＧＰａ以下の接
着材１３によって絶縁基板１表面に取着固定する。
ージを外部回路基板に実装した場合も強固でかつ長期に
わたり安定した電気接続を維持させる。 【解決手段】表面あるいは内部にメタライズ配線層２が
形成された絶縁基板１の表面に接続用電極８を備えた半
導体素子Ａを載置し、メタライズ配線層２と半導体素子
Ａの接続用電極８とをロウ付けしてなるとともに、半導
体素子Ａを覆うようにして脚部１３ａを有する高熱伝導
性蓋体１３を配置し、脚部１３ａを絶縁基板１の表面に
接着固定するとともに、高熱伝導性蓋体１３の一部を半
導体素子Ａの上面と接着してなる半導体素子用パッケー
ジＢであって、絶縁基板１の４０〜１５０℃における熱
膨張係数が８乃至２０ｐｐｍ／℃であり、且つ高熱伝導
性蓋体１２の脚部１２ａをヤング率が１ＧＰａ以下の接
着材１３によって絶縁基板１表面に取着固定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子用パッ
ケージに関し、特に大型の配線基板上に半導体素子をロ
ウ付けにより表面実装し、その半導体素子から発生する
熱を放熱するための高熱伝導性蓋体を具備してなり、使
用耐久性、信頼性に優れた半導体素子用パッケージとそ
の実装構造に関する。
ケージに関し、特に大型の配線基板上に半導体素子をロ
ウ付けにより表面実装し、その半導体素子から発生する
熱を放熱するための高熱伝導性蓋体を具備してなり、使
用耐久性、信頼性に優れた半導体素子用パッケージとそ
の実装構造に関する。
【０００２】
【従来技術】従来より、配線基板は絶縁基板の表面ある
いは内部にメタライズ配線層が配設された構造からな
る。また、この配線基板の代表的な例として、半導体素
子、特にＬＳＩ（大規模集積回路素子）等の半導体集積
回路素子を収容するための半導体素子収納用パッケージ
は、一般にアルミナセラミックスからなる絶縁基板の表
面および内部には、タングステン、モリブデン等の高融
点金属粉末から成る複数個のメタライズ配線層が配設さ
れ、上部に載置される半導体素子と電気的に接続され
る。一般に、半導体素子の集積度が高まるほど、半導体
素子に形成される電極数も増大するが、これに伴いこれ
を収納する半導体収納用パッケージにおける端子数も増
大することになる。
いは内部にメタライズ配線層が配設された構造からな
る。また、この配線基板の代表的な例として、半導体素
子、特にＬＳＩ（大規模集積回路素子）等の半導体集積
回路素子を収容するための半導体素子収納用パッケージ
は、一般にアルミナセラミックスからなる絶縁基板の表
面および内部には、タングステン、モリブデン等の高融
点金属粉末から成る複数個のメタライズ配線層が配設さ
れ、上部に載置される半導体素子と電気的に接続され
る。一般に、半導体素子の集積度が高まるほど、半導体
素子に形成される電極数も増大するが、これに伴いこれ
を収納する半導体収納用パッケージにおける端子数も増
大することになる。
【０００３】電極数が増大するに伴い、対応する接続端
子の設置密度を変えない場合は、パッケージ自体の寸法
を大きくする必要があるが、最近では、パッケージの小
型化の要求が強いため、その寸法を大きくするにも限界
がある。
子の設置密度を変えない場合は、パッケージ自体の寸法
を大きくする必要があるが、最近では、パッケージの小
型化の要求が強いため、その寸法を大きくするにも限界
がある。
【０００４】従って、パッケージにおける接続端子の設
置密度は高くならざるをえないが、それも最近の半導体
素子の高度集積化傾向に対しては従来のワイヤボンディ
ング方式の接続方法では十分な対応が困難になり、限界
に近づきつつある。
置密度は高くならざるをえないが、それも最近の半導体
素子の高度集積化傾向に対しては従来のワイヤボンディ
ング方式の接続方法では十分な対応が困難になり、限界
に近づきつつある。
【０００５】そのため最近では、パッケージと半導体素
子との接続は、半導体素子の周辺からパッケージの接続
端子ワイヤで繋ぐワイヤボンディング方式から半導体素
子下面の接続用電極とパッケージの接続端子とを直接ロ
ウ付けするフリップチップ実装に移行しつつある。
子との接続は、半導体素子の周辺からパッケージの接続
端子ワイヤで繋ぐワイヤボンディング方式から半導体素
子下面の接続用電極とパッケージの接続端子とを直接ロ
ウ付けするフリップチップ実装に移行しつつある。
【０００６】また、このフリップチップ実装による接続
では、半導体素子とパッケージの絶縁基板との間に熱硬
化性樹脂と球状フィラーとの複合体からなるアンダーフ
ィル材と呼ばれる充填剤を注入後硬化させ、半導体素子
の実装部を機械的に補強することがしばしば行われる。
では、半導体素子とパッケージの絶縁基板との間に熱硬
化性樹脂と球状フィラーとの複合体からなるアンダーフ
ィル材と呼ばれる充填剤を注入後硬化させ、半導体素子
の実装部を機械的に補強することがしばしば行われる。
【０００７】また、昨今の半導体素子の高発熱化にとも
ない、半導体素子から発生した熱を放熱するために、放
熱フィンを具備した半導体素子収納用パッケージが多く
使用される傾向にある。そこで、リッドと呼ばれる高熱
伝導性蓋体を基板表面に取付け、さらにこのリッド上面
に放熱フィンを取り付けた構造の半導体素子収納用パッ
ケージが提案されている（特開平８−２６４６８８号公
報参照）。
ない、半導体素子から発生した熱を放熱するために、放
熱フィンを具備した半導体素子収納用パッケージが多く
使用される傾向にある。そこで、リッドと呼ばれる高熱
伝導性蓋体を基板表面に取付け、さらにこのリッド上面
に放熱フィンを取り付けた構造の半導体素子収納用パッ
ケージが提案されている（特開平８−２６４６８８号公
報参照）。
【０００８】この提案によれば、アルミナセラミック製
のパッケージ基体と熱膨張係数が同等な材質からなるア
ルミナやコバールなどからなるリッドを有し、基体表面
に搭載した電子部品から発生した熱をリッドを介して放
熱フィンに伝導することができる。
のパッケージ基体と熱膨張係数が同等な材質からなるア
ルミナやコバールなどからなるリッドを有し、基体表面
に搭載した電子部品から発生した熱をリッドを介して放
熱フィンに伝導することができる。
【０００９】一方で、このようなパッケージの外部回路
基板への実装は、前記半導体素子が搭載されたパッケー
ジの裏面に、いわゆるボールグリッドアレイ（ＢＧＡ）
のように、半田ボールからなる接続端子を取着し、この
接続端子を介して外部回路基板表面の電極にロウ材によ
って電気的に接続してなる。なお、外部回路基板は、お
もに、プリント基板の絶縁基材はガラス−エポキシ樹脂
複合材料などのように、有機質材料ないし有機質材料と
無機質材料との複合材で構成される。
基板への実装は、前記半導体素子が搭載されたパッケー
ジの裏面に、いわゆるボールグリッドアレイ（ＢＧＡ）
のように、半田ボールからなる接続端子を取着し、この
接続端子を介して外部回路基板表面の電極にロウ材によ
って電気的に接続してなる。なお、外部回路基板は、お
もに、プリント基板の絶縁基材はガラス−エポキシ樹脂
複合材料などのように、有機質材料ないし有機質材料と
無機質材料との複合材で構成される。
【００１０】しかしながら、ＢＧＡのような接続端子を
高密度に形成したパッケージの絶縁基板として従来より
使用されているアルミナ、ムライト等のセラミックスを
用いると、上記プリント基板などの外部回路基板に表面
実装した場合、半導体素子の作動時に発する熱が絶縁基
板と外部回路基板の両方に繰り返し印加され、前記外部
回路基板と絶縁基板との熱膨張係数差によって熱応力が
発生し、この応力によって、接続端子が絶縁基板から剥
離したり、接続端子にクラックが生じ、配線基板を外部
回路基板上に長期にわたり安定に維持できないという問
題があった。
高密度に形成したパッケージの絶縁基板として従来より
使用されているアルミナ、ムライト等のセラミックスを
用いると、上記プリント基板などの外部回路基板に表面
実装した場合、半導体素子の作動時に発する熱が絶縁基
板と外部回路基板の両方に繰り返し印加され、前記外部
回路基板と絶縁基板との熱膨張係数差によって熱応力が
発生し、この応力によって、接続端子が絶縁基板から剥
離したり、接続端子にクラックが生じ、配線基板を外部
回路基板上に長期にわたり安定に維持できないという問
題があった。
【００１１】そこで、本出願人は、従来のアルミナ、ム
ライト等のセラミックスに変えて、絶縁基板を高熱膨張
セラミック材料によって形成することによってパッケー
ジの絶縁基板と外部回路基板の絶縁基材との熱膨張差を
小さくすることにより接続信頼性を改善することを提案
した（特開平８−２７９５７４号、特願平８−３２２０
３８号）。
ライト等のセラミックスに変えて、絶縁基板を高熱膨張
セラミック材料によって形成することによってパッケー
ジの絶縁基板と外部回路基板の絶縁基材との熱膨張差を
小さくすることにより接続信頼性を改善することを提案
した（特開平８−２７９５７４号、特願平８−３２２０
３８号）。
【００１２】
【発明が解決しようとする課題】しかしながら、上記高
熱膨張セラミック材料を絶縁基板として用い、前記特開
平８−２６４６８８号公報のように、絶縁基板と同等の
熱膨張係数を有する同じ材質からなるリッドを取り付け
た半導体素子収納用パッケージを前記プリント基板等の
外部回路基板に表面実装した場合、半導体素子の作動停
止による熱サイクルが印加されると、特に冷却過程にお
いてたとえ絶縁基板に高熱膨張ガラスセラミックスを用
いても外部回路基板との熱膨張差は存在するために、絶
縁基板は外部回路基板との実装面が凸となるように撓も
うとするが、絶縁基板は実装面と反対側に強固に接合さ
れたリッドによって拘束されているために絶縁基板はほ
とんど撓むことができない。その結果、外部回路基板の
絶縁基板との実装面が凸となるように撓んでしまう。
熱膨張セラミック材料を絶縁基板として用い、前記特開
平８−２６４６８８号公報のように、絶縁基板と同等の
熱膨張係数を有する同じ材質からなるリッドを取り付け
た半導体素子収納用パッケージを前記プリント基板等の
外部回路基板に表面実装した場合、半導体素子の作動停
止による熱サイクルが印加されると、特に冷却過程にお
いてたとえ絶縁基板に高熱膨張ガラスセラミックスを用
いても外部回路基板との熱膨張差は存在するために、絶
縁基板は外部回路基板との実装面が凸となるように撓も
うとするが、絶縁基板は実装面と反対側に強固に接合さ
れたリッドによって拘束されているために絶縁基板はほ
とんど撓むことができない。その結果、外部回路基板の
絶縁基板との実装面が凸となるように撓んでしまう。
【００１３】この撓みは配線基板と外部回路基板との接
続端子のうち、外周に位置する両者の接続部を引き剥が
す方向に作用する結果、接続端子が絶縁基板より剥離し
たり、接続端子にクラックなどが生じ、配線基板を外部
回路基板上に長期にわたり安定に維持できないという欠
点を有していた。
続端子のうち、外周に位置する両者の接続部を引き剥が
す方向に作用する結果、接続端子が絶縁基板より剥離し
たり、接続端子にクラックなどが生じ、配線基板を外部
回路基板上に長期にわたり安定に維持できないという欠
点を有していた。
【００１４】従って、本発明では、上記のようなリッド
を具備する半導体素子用パッケージを外部回路基板に実
装した場合においても、強固でかつ長期にわたり安定し
た電気接続を維持させることのできる長期使用信頼性に
顕著に優れた半導体素子用パッケージとその実装構造を
提供することを目的とするものである。
を具備する半導体素子用パッケージを外部回路基板に実
装した場合においても、強固でかつ長期にわたり安定し
た電気接続を維持させることのできる長期使用信頼性に
顕著に優れた半導体素子用パッケージとその実装構造を
提供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明者らは、表面ある
いは内部にメタライズ配線層が形成された絶縁基板の表
面に接続用電極を備えた半導体素子を載置し、前記メタ
ライズ配線層と前記半導体素子の接続用電極とをロウ付
けしてなるとともに、前記半導体素子を覆うようにして
脚部を有する高熱伝導性蓋体を配置し、前記脚部を前記
絶縁基板の表面に接着固定するとともに、前記高熱伝導
性蓋体の一部を前記半導体素子の上面と接着してなる半
導体素子用パッケージに対して、種々検討した結果、絶
縁基板の４０〜１５０℃における熱膨張係数を８乃至２
０ｐｐｍ／℃とし、且つ前記高熱伝導性蓋体を前記絶縁
基板表面にヤング率が１ＧＰａ以下の低ヤング率の接着
材によって取着固定することにより、外部回路基板に実
装した場合においても、強固でかつ長期にわたり安定し
た電気接続を維持させることのできることを見いだし
た。
いは内部にメタライズ配線層が形成された絶縁基板の表
面に接続用電極を備えた半導体素子を載置し、前記メタ
ライズ配線層と前記半導体素子の接続用電極とをロウ付
けしてなるとともに、前記半導体素子を覆うようにして
脚部を有する高熱伝導性蓋体を配置し、前記脚部を前記
絶縁基板の表面に接着固定するとともに、前記高熱伝導
性蓋体の一部を前記半導体素子の上面と接着してなる半
導体素子用パッケージに対して、種々検討した結果、絶
縁基板の４０〜１５０℃における熱膨張係数を８乃至２
０ｐｐｍ／℃とし、且つ前記高熱伝導性蓋体を前記絶縁
基板表面にヤング率が１ＧＰａ以下の低ヤング率の接着
材によって取着固定することにより、外部回路基板に実
装した場合においても、強固でかつ長期にわたり安定し
た電気接続を維持させることのできることを見いだし
た。
【００１６】
【発明の実施の形態】以下、本発明に係わる実施形態に
ついて詳細に説明する。図１は、本発明の半導体素子用
パッケージと、その実装構造の一例を示す概略断面図で
ある。図１は、本発明におけるパッケージとして接続端
子がボール状端子からなるＢＧＡ型パッケージを例とし
たものであり、Ａは半導体素子、ＢはＢＧＡ型パッケー
ジ、Ｃは外部回路基板である。
ついて詳細に説明する。図１は、本発明の半導体素子用
パッケージと、その実装構造の一例を示す概略断面図で
ある。図１は、本発明におけるパッケージとして接続端
子がボール状端子からなるＢＧＡ型パッケージを例とし
たものであり、Ａは半導体素子、ＢはＢＧＡ型パッケー
ジ、Ｃは外部回路基板である。
【００１７】図１において、パッケージＢは、セラミッ
ク絶縁基板１の表面および内部にメタライズ配線層２が
被着形成されており、またパッケージＢの底面には、接
続パッド３が形成され、絶縁基板１の表面および内部に
配設されたメタライズ配線層２と電気的に接続されてい
る。この図のＢＧＡ型パッケージにおいては、接続パッ
ド３には、ボール状の接続端子４が半田により接続され
ている。
ク絶縁基板１の表面および内部にメタライズ配線層２が
被着形成されており、またパッケージＢの底面には、接
続パッド３が形成され、絶縁基板１の表面および内部に
配設されたメタライズ配線層２と電気的に接続されてい
る。この図のＢＧＡ型パッケージにおいては、接続パッ
ド３には、ボール状の接続端子４が半田により接続され
ている。
【００１８】一方、外部回路基板Ｃは、いわゆるプリン
ト基板からなり、ガラス−エポキシ樹脂、ガラス−ポリ
イミド樹脂複合材料などの有機樹脂を含む材料からなる
樹脂基板５の表面に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｐｂ−
Ｓｎなどの金属からなる接続導体６が被着形成されたも
のである。
ト基板からなり、ガラス−エポキシ樹脂、ガラス−ポリ
イミド樹脂複合材料などの有機樹脂を含む材料からなる
樹脂基板５の表面に、Ｃｕ、Ａｕ、Ａｌ、Ｎｉ、Ｐｂ−
Ｓｎなどの金属からなる接続導体６が被着形成されたも
のである。
【００１９】そして、この外部回路基板Ｃの接続導体６
にパッケージＢのボール状の接続端子４が半田７などに
より接続されて、パッケージＢが外部回路基板Ｃの表面
に実装されている。
にパッケージＢのボール状の接続端子４が半田７などに
より接続されて、パッケージＢが外部回路基板Ｃの表面
に実装されている。
【００２０】パッケージＢを構成する絶縁基板１は、−
４０℃〜１５０℃における熱膨張係数が８乃至２０ｐｐ
ｍ／℃のセラミックスから構成される。これは、有機樹
脂を含む樹脂基板５を具備する外部回路基板Ｃとの長期
接続信頼性を得るために必要である。よって、絶縁基板
１の熱膨張係数が８ｐｐｍ／℃よりも小さいか、あるい
は２０ｐｐｍ／℃よりも大きいと、外部回路基板Ｃとの
熱膨張差が大きくなり、熱膨張差に起因する応力によっ
て接続信頼性が損なわれるためである。
４０℃〜１５０℃における熱膨張係数が８乃至２０ｐｐ
ｍ／℃のセラミックスから構成される。これは、有機樹
脂を含む樹脂基板５を具備する外部回路基板Ｃとの長期
接続信頼性を得るために必要である。よって、絶縁基板
１の熱膨張係数が８ｐｐｍ／℃よりも小さいか、あるい
は２０ｐｐｍ／℃よりも大きいと、外部回路基板Ｃとの
熱膨張差が大きくなり、熱膨張差に起因する応力によっ
て接続信頼性が損なわれるためである。
【００２１】また、パッケージＢの表面に実装される半
導体素子Ａの底面に複数の接続用電極８が設けられてお
り、パッケージＢの表面のメタライズ配線層２と半田な
どのロウ材からなる接続端子９により電気的に接続され
ており、その周りには通常、熱硬化性樹脂からなるアン
ダーフィル材１０が充填され、補強されている。
導体素子Ａの底面に複数の接続用電極８が設けられてお
り、パッケージＢの表面のメタライズ配線層２と半田な
どのロウ材からなる接続端子９により電気的に接続され
ており、その周りには通常、熱硬化性樹脂からなるアン
ダーフィル材１０が充填され、補強されている。
【００２２】本発明によれば、半導体素子Ａのパッケー
ジＢへの実装面の反対側の面には、高熱伝導性蓋体（以
下、単にリッドという。）１２が高熱伝導性樹脂によっ
て接着されている。さらにはリッド１２は、リッド１２
の脚部１２ａをもって、絶縁基板１の表面に接着材１３
によって取着固定されている。
ジＢへの実装面の反対側の面には、高熱伝導性蓋体（以
下、単にリッドという。）１２が高熱伝導性樹脂によっ
て接着されている。さらにはリッド１２は、リッド１２
の脚部１２ａをもって、絶縁基板１の表面に接着材１３
によって取着固定されている。
【００２３】このような半導体素子収納用パッケージ構
造において、リッド１２の脚部１２ａを絶縁基板１に取
着するための接着材１３のヤング率が高いと、前記絶縁
基板１と前記リッド１２との接着が強固、且つ拘束力が
高まり、温度サイクル試験において前記絶縁基板１と前
記外部回路基板Ｃとの熱膨張係数差により外部回路基板
Ｃには撓みが発生するが、絶縁基板１はリッド１２によ
って拘束されている結果、絶縁基板１は撓むことができ
ず、前記回路基板Ｃと絶縁基板１との接続部に応力が集
中し、絶縁基板１と外部回路基板Ｃとの接続が不安定に
なる。
造において、リッド１２の脚部１２ａを絶縁基板１に取
着するための接着材１３のヤング率が高いと、前記絶縁
基板１と前記リッド１２との接着が強固、且つ拘束力が
高まり、温度サイクル試験において前記絶縁基板１と前
記外部回路基板Ｃとの熱膨張係数差により外部回路基板
Ｃには撓みが発生するが、絶縁基板１はリッド１２によ
って拘束されている結果、絶縁基板１は撓むことができ
ず、前記回路基板Ｃと絶縁基板１との接続部に応力が集
中し、絶縁基板１と外部回路基板Ｃとの接続が不安定に
なる。
【００２４】そこで、本発明によれば、接着材１３のヤ
ング率を１ＧＰａ以下、特に０．５ＧＰａ以下と小さく
することにより、パッケージＢの絶縁基板１へかかるリ
ッド１２の応力を吸収低減させることによって絶縁基板
１と外部回路基板Ｃとの接続部に作用する応力を低減す
ることができるものである。
ング率を１ＧＰａ以下、特に０．５ＧＰａ以下と小さく
することにより、パッケージＢの絶縁基板１へかかるリ
ッド１２の応力を吸収低減させることによって絶縁基板
１と外部回路基板Ｃとの接続部に作用する応力を低減す
ることができるものである。
【００２５】この接着材１３はリッド１２を絶縁基板１
に接着させるという役割上、強い接着性を有することが
望まれる。具体的には、エポキシ系樹脂、シリコーン系
樹脂メラミン系樹脂、エステル系樹脂の群から選ばれる
少なくとも１種の熱硬化性樹脂を含有することが望まし
く、さらには、上記樹脂分に対して、ガラスクロス、球
状シリカ、アルミナの群から選ばれる少なくとも１種の
無機フィラーと複合化させたものでもよい。
に接着させるという役割上、強い接着性を有することが
望まれる。具体的には、エポキシ系樹脂、シリコーン系
樹脂メラミン系樹脂、エステル系樹脂の群から選ばれる
少なくとも１種の熱硬化性樹脂を含有することが望まし
く、さらには、上記樹脂分に対して、ガラスクロス、球
状シリカ、アルミナの群から選ばれる少なくとも１種の
無機フィラーと複合化させたものでもよい。
【００２６】一方、リッド１２は半導体素子の発熱する
熱を外部に放熱するという役割上、高熱伝導性を有する
ことが望まれる。具体的には、Ａｌ−ＳｉＣ複合材料
（ＡｌＳｉＣ）、Ｃｕ−Ｗ合金、Ｃｕ、Ｆｅ−Ｎｉ−Ｃ
ｏ合金、Ｃｕ−Ｃｒ合金、Ａｌのうち１種を挙げること
ができ、放熱量、放熱フィン１５の取着の有無に合わせ
て、便宜選択使用する。
熱を外部に放熱するという役割上、高熱伝導性を有する
ことが望まれる。具体的には、Ａｌ−ＳｉＣ複合材料
（ＡｌＳｉＣ）、Ｃｕ−Ｗ合金、Ｃｕ、Ｆｅ−Ｎｉ−Ｃ
ｏ合金、Ｃｕ−Ｃｒ合金、Ａｌのうち１種を挙げること
ができ、放熱量、放熱フィン１５の取着の有無に合わせ
て、便宜選択使用する。
【００２７】また、上記の半導体素子収納用パッケージ
構造および実装構造における熱膨張差に起因する応力を
低減する上では、リッド１２を絶縁基板１より熱膨張係
数の低い材質によって形成し、リッド１２＜絶縁基板１
＜樹脂基板５の順に熱膨張係数が大きくなるように組み
合わせることが望ましい。
構造および実装構造における熱膨張差に起因する応力を
低減する上では、リッド１２を絶縁基板１より熱膨張係
数の低い材質によって形成し、リッド１２＜絶縁基板１
＜樹脂基板５の順に熱膨張係数が大きくなるように組み
合わせることが望ましい。
【００２８】半導体素子の上面とリッド１２とを接続す
る高熱伝導性接着材としては、エポキシ系樹脂が好適で
ある。
る高熱伝導性接着材としては、エポキシ系樹脂が好適で
ある。
【００２９】さらに、本発明によれば、リッド１２に
は、絶縁基板１への取付けのために脚部１２ａが設けら
れているが、この脚部１２ａの絶縁基板１への取付け位
置は、図２の平面図に示すように、絶縁基板１の裏面に
配設された複数の接続端子４のうち、最外部に設けられ
た接続端子４ａよりも内側の領域、詳細には、最外部に
位置する接続端子４ａを結ぶ線分ｘで囲まれた領域より
も内側であることが望ましい。
は、絶縁基板１への取付けのために脚部１２ａが設けら
れているが、この脚部１２ａの絶縁基板１への取付け位
置は、図２の平面図に示すように、絶縁基板１の裏面に
配設された複数の接続端子４のうち、最外部に設けられ
た接続端子４ａよりも内側の領域、詳細には、最外部に
位置する接続端子４ａを結ぶ線分ｘで囲まれた領域より
も内側であることが望ましい。
【００３０】これは、リッド１２の脚部１２ａの下に最
大の応力が発生しており、また、絶縁基板１と外部配線
基板５の間の最大応力が接続端子４ａに発生することか
ら、リッド１２の脚部１２ａの取付け箇所を線分Ｘより
内側に取り付けることによりこれらの応力の集中を避け
ることによって応力を分散させることができる。
大の応力が発生しており、また、絶縁基板１と外部配線
基板５の間の最大応力が接続端子４ａに発生することか
ら、リッド１２の脚部１２ａの取付け箇所を線分Ｘより
内側に取り付けることによりこれらの応力の集中を避け
ることによって応力を分散させることができる。
【００３１】なお、本発明におけるパッケージＢの熱膨
張係数が８乃至２０ｐｐｍ／℃である絶縁基板１は、本
発明者らが先に提案した、例えば、ＢａＯを５乃至６０
重量％の割合で含有する低軟化点、高熱膨張のガラスを
用いて、所定のフィラーとを混合し焼成した高熱膨張性
を有し、しかも１０００℃以下の低温でＣｕなどの低抵
抗金属と同時焼成可能なガラスセラミック焼結体からな
る。その他、特願平８−３２２０３８号の明細書中に記
載されているような、例えば、リチウム珪酸系ガラス、
ＰｂＯ系ガラス、ＺｎＯ系ガラス、ＢａＯ系ガラス等の
ガラス成分にエンスタタイト、フォルステライト、フォ
ルステライトとＳｉＯ2系フィラー、ＭｇＯ、ＺｒＯ2、
ペタライト等の各種セラミックフィラーの複合材料によ
って形成される。
張係数が８乃至２０ｐｐｍ／℃である絶縁基板１は、本
発明者らが先に提案した、例えば、ＢａＯを５乃至６０
重量％の割合で含有する低軟化点、高熱膨張のガラスを
用いて、所定のフィラーとを混合し焼成した高熱膨張性
を有し、しかも１０００℃以下の低温でＣｕなどの低抵
抗金属と同時焼成可能なガラスセラミック焼結体からな
る。その他、特願平８−３２２０３８号の明細書中に記
載されているような、例えば、リチウム珪酸系ガラス、
ＰｂＯ系ガラス、ＺｎＯ系ガラス、ＢａＯ系ガラス等の
ガラス成分にエンスタタイト、フォルステライト、フォ
ルステライトとＳｉＯ2系フィラー、ＭｇＯ、ＺｒＯ2、
ペタライト等の各種セラミックフィラーの複合材料によ
って形成される。
【００３２】例えば、上記ガラスに２０乃至９０体積
％、上記フィラー８０乃至１０体積％の割合で混合した
混合粉末に、適宜有機バインダーを添加してスラリーを
作製し、そのスラリーをシート状に成形した後、そのシ
ート状成形体の表面に、Ｃｕ、Ａｕ、Ａｇなどの低抵抗
金属を含む導体ペーストを印刷塗布する。また、所望に
より、シート状成形体の所定箇所にパンチングやレーザ
ー等によりスルーホールを形成して、スルーホール内に
前記導体ペーストを充填する。そして、そのシート状成
形体を積層圧着して積層体を作製した後、これを大気中
あるいは窒素雰囲気で８００乃至１０００℃で焼成する
ことにより絶縁基板を作製することができる。
％、上記フィラー８０乃至１０体積％の割合で混合した
混合粉末に、適宜有機バインダーを添加してスラリーを
作製し、そのスラリーをシート状に成形した後、そのシ
ート状成形体の表面に、Ｃｕ、Ａｕ、Ａｇなどの低抵抗
金属を含む導体ペーストを印刷塗布する。また、所望に
より、シート状成形体の所定箇所にパンチングやレーザ
ー等によりスルーホールを形成して、スルーホール内に
前記導体ペーストを充填する。そして、そのシート状成
形体を積層圧着して積層体を作製した後、これを大気中
あるいは窒素雰囲気で８００乃至１０００℃で焼成する
ことにより絶縁基板を作製することができる。
【００３３】また、絶縁基板表面に、いわゆる薄膜法に
よる低抵抗金属膜を形成し、ポジ型フォトレジストを用
いたフォトリソグラフィー技術により、微細配線を有す
る絶縁基板を作製することもできる。
よる低抵抗金属膜を形成し、ポジ型フォトレジストを用
いたフォトリソグラフィー技術により、微細配線を有す
る絶縁基板を作製することもできる。
【００３４】また、上記リッド１２の上面には、所望に
より、図１に示すように、エポキシ樹脂等の接着材１４
を用いて放熱フィン１５を取着して、半導体素子Ａから
発生した熱をさらに効率的に放熱させることもできる。
より、図１に示すように、エポキシ樹脂等の接着材１４
を用いて放熱フィン１５を取着して、半導体素子Ａから
発生した熱をさらに効率的に放熱させることもできる。
【００３５】
【実施例】表１に示す各種セラミック材料について、５
ｍｍ×４ｍｍ×４０ｍｍの形状のセラミック焼結体を作
製した後、各焼結体について熱膨張係数を測定した。測
定値を表１に示す。
ｍｍ×４ｍｍ×４０ｍｍの形状のセラミック焼結体を作
製した後、各焼結体について熱膨張係数を測定した。測
定値を表１に示す。
【００３６】
【表１】
【００３７】また、表１に示す各種セラミック焼結体を
絶縁基板として用いて、それらに銅からなるメタライズ
配線層及びスルーホール導体を形成し、また、パッケー
ジ上面のスルーホール導体に接続する個所に半導体素子
と接続される多数の電極パッドを形成し、さらに底面に
は、外部回路基板と接続するための接続パッドを形成
し、メタライズ配線層、スルーホール導体、電極パッ
ド、接続パッドとともに、絶縁基板と窒素雰囲気中で９
５０℃で同時焼成してパッケージを作製した。
絶縁基板として用いて、それらに銅からなるメタライズ
配線層及びスルーホール導体を形成し、また、パッケー
ジ上面のスルーホール導体に接続する個所に半導体素子
と接続される多数の電極パッドを形成し、さらに底面に
は、外部回路基板と接続するための接続パッドを形成
し、メタライズ配線層、スルーホール導体、電極パッ
ド、接続パッドとともに、絶縁基板と窒素雰囲気中で９
５０℃で同時焼成してパッケージを作製した。
【００３８】そして、パッケージの底面の接続パッド
に、高融点半田（Ｓｎ：Ｐｂ重量比＝１０：９０）から
なる１４４４個のボール状の接続端子を低融点半田（Ｓ
ｎ：Ｐｂ重量比＝６３：３７）により取り付けてパッケ
ージを作製した。作製したパッケージは、縦×横×厚み
を４０ｍｍ×４０ｍｍ×１ｍｍとし、接続端子は、絶縁
基板の裏面の３８ｍｍ×３８ｍｍの領域に取り付けた。
に、高融点半田（Ｓｎ：Ｐｂ重量比＝１０：９０）から
なる１４４４個のボール状の接続端子を低融点半田（Ｓ
ｎ：Ｐｂ重量比＝６３：３７）により取り付けてパッケ
ージを作製した。作製したパッケージは、縦×横×厚み
を４０ｍｍ×４０ｍｍ×１ｍｍとし、接続端子は、絶縁
基板の裏面の３８ｍｍ×３８ｍｍの領域に取り付けた。
【００３９】そして、電極パッドにＮｉメッキを施した
後、電極パッドに対して、０乃至１００℃における熱膨
張係数が２．８ｐｐｍ／℃のＳｉからなる半導体素子を
準備し、半導体素子の底面に配設された接続用電極を低
融点半田により接続して実装した後、半導体素子とパッ
ケージとの間の空隙にアンダーフィル材（エポキシ樹
脂）を注入し、１８０℃で２時間熱処理して硬化させて
半導体素子をパッケージに固着した。
後、電極パッドに対して、０乃至１００℃における熱膨
張係数が２．８ｐｐｍ／℃のＳｉからなる半導体素子を
準備し、半導体素子の底面に配設された接続用電極を低
融点半田により接続して実装した後、半導体素子とパッ
ケージとの間の空隙にアンダーフィル材（エポキシ樹
脂）を注入し、１８０℃で２時間熱処理して硬化させて
半導体素子をパッケージに固着した。
【００４０】一方、ＳｉＣに対してＡｌを３０重量％含
有する高熱伝導体からなるリッドを準備した。このリッ
ドは、０〜１００℃における熱膨張係数が７×１０-6／
℃であり、ヤング率が３００ＧＰａであった。なお、リ
ッドの平面的なサイズは、３５ｍｍ×３５ｍｍである
（接続端子取付け領域よりも狭くすること）。
有する高熱伝導体からなるリッドを準備した。このリッ
ドは、０〜１００℃における熱膨張係数が７×１０-6／
℃であり、ヤング率が３００ＧＰａであった。なお、リ
ッドの平面的なサイズは、３５ｍｍ×３５ｍｍである
（接続端子取付け領域よりも狭くすること）。
【００４１】その後、パッケージの上面に実装された半
導体素子の上面に高熱伝導性樹脂（シリコーン樹脂）を
塗布し、さらに、リッドの脚部の先端と、絶縁基板の取
付け部に表２からなる接着材を塗布した後、上記リッド
を位置合わせして接着し、１５０℃で硬化させて接着固
定した。
導体素子の上面に高熱伝導性樹脂（シリコーン樹脂）を
塗布し、さらに、リッドの脚部の先端と、絶縁基板の取
付け部に表２からなる接着材を塗布した後、上記リッド
を位置合わせして接着し、１５０℃で硬化させて接着固
定した。
【００４２】この時のリッドの脚部の絶縁基板への取付
け位置は、図２に示すように、絶縁基板裏面の接続端子
取付け部の最外部に位置する接続端子よりも内側領域に
接着固定した。
け位置は、図２に示すように、絶縁基板裏面の接続端子
取付け部の最外部に位置する接続端子よりも内側領域に
接着固定した。
【００４３】そして、この半導体素子及びリッドを設け
たパッケージを、ガラスエポキシ基板からなる−４０乃
至１２５℃における熱膨張係数が２０ｐｐｍ／℃の樹脂
基板の表面に銅箔からなる接続導体が形成されたプリン
ト基板に対して、パッケージのボール状の接続端子と、
プリント基板の接続導体とが接続されるように位置あわ
せして低融点半田を用いて窒素雰囲気中で２４０℃で３
分間熱処理してパッケージをプリント基板の表面に実装
した。
たパッケージを、ガラスエポキシ基板からなる−４０乃
至１２５℃における熱膨張係数が２０ｐｐｍ／℃の樹脂
基板の表面に銅箔からなる接続導体が形成されたプリン
ト基板に対して、パッケージのボール状の接続端子と、
プリント基板の接続導体とが接続されるように位置あわ
せして低融点半田を用いて窒素雰囲気中で２４０℃で３
分間熱処理してパッケージをプリント基板の表面に実装
した。
【００４４】（温度サイクル試験）上記のようにパッケ
ージをプリント基板表面に実装したものを大気雰囲気に
て−４０℃と１２５℃の各温度に制御した高温槽に試験
サンプルを１５分／１５分の保持を１サイクルとして最
高２０００サイクル繰り返した。そして、１００サイク
ル毎にプリント基板の接続とパッケージとの電気抵抗を
測定し電気抵抗に変化が生じるまでのサイクル数を表２
に示した。
ージをプリント基板表面に実装したものを大気雰囲気に
て−４０℃と１２５℃の各温度に制御した高温槽に試験
サンプルを１５分／１５分の保持を１サイクルとして最
高２０００サイクル繰り返した。そして、１００サイク
ル毎にプリント基板の接続とパッケージとの電気抵抗を
測定し電気抵抗に変化が生じるまでのサイクル数を表２
に示した。
【００４５】
【表２】
【００４６】
【表３】
【００４７】表２、表３からも明らかなように本発明で
ある絶縁基板とリッドの接着材のヤング率が１ＧＰａ以
下の場合では、２０００回までの熱サイクル試験におい
てパッケージとプリント基板との間に電気抵抗変化は全
く見られず、極めて安定で良好な電気的接続を維持し
た。
ある絶縁基板とリッドの接着材のヤング率が１ＧＰａ以
下の場合では、２０００回までの熱サイクル試験におい
てパッケージとプリント基板との間に電気抵抗変化は全
く見られず、極めて安定で良好な電気的接続を維持し
た。
【００４８】上記以外の試料Ｎｏ．１〜３、８〜１０、
１５〜１７、２２〜２４、２９〜３１（本発明外の試
料）では熱サイクル試験２０００サイクル未満でパッケ
ージとプリント基板との間に電気抵抗変化が見られ、パ
ッケージとプリント基板の接続部でボール状の接続端子
が絶縁基板から剥離したり、接続部にクラックなどが生
じた。
１５〜１７、２２〜２４、２９〜３１（本発明外の試
料）では熱サイクル試験２０００サイクル未満でパッケ
ージとプリント基板との間に電気抵抗変化が見られ、パ
ッケージとプリント基板の接続部でボール状の接続端子
が絶縁基板から剥離したり、接続部にクラックなどが生
じた。
【００４９】
【発明の効果】上述した通り、本発明よれば、パッケー
ジの絶縁基板とリッドとを取着するための接着材とし
て、ヤング率１ＧＰａ以下の接着材を使用することによ
り、パッケージと外部回路基板との熱膨張差により接続
部に作用する応力を低減することができる。これによ
り、パッケージと外部回路基板との間で接続不良を起こ
すことが無く、長期にわたり確実で強固な電気的接続を
保持させることができる。
ジの絶縁基板とリッドとを取着するための接着材とし
て、ヤング率１ＧＰａ以下の接着材を使用することによ
り、パッケージと外部回路基板との熱膨張差により接続
部に作用する応力を低減することができる。これによ
り、パッケージと外部回路基板との間で接続不良を起こ
すことが無く、長期にわたり確実で強固な電気的接続を
保持させることができる。
【図１】本発明の半導体素子用パッケージの一実施態様
としてＢＧＡ型の半導体素子用パッケージとその実装構
造を説明するための断面図である。
としてＢＧＡ型の半導体素子用パッケージとその実装構
造を説明するための断面図である。
【図２】本発明の半導体素子収納用パッケージにおける
リッドの取付け位置を説明するための平面図である。
リッドの取付け位置を説明するための平面図である。
１ 絶縁基板 ２ メタライズ配線層 ３ 接続パッド ４ 接続端子 ５ 樹脂基板 ６ 配線導体 ７ 半田 ８ 接続用電極 ９ 接続端子 １０ アンダーフィル材 １１ 高熱伝導性樹脂 １２ 高熱伝導性蓋体 １３ 接着材 １４ 接着材 １５ 放熱フィン Ａ 半導体素子 Ｂ パッケージ Ｃ 外部回路基板
Claims (14)
- 【請求項１】表面あるいは内部にメタライズ配線層が形
成された絶縁基板の表面に接続用電極を備えた半導体素
子を載置し、前記メタライズ配線層と前記半導体素子の
接続用電極とをロウ付けしてなるとともに、前記半導体
素子を覆うようにして脚部を有する高熱伝導性蓋体を配
置し、前記脚部を前記絶縁基板の表面に接着固定すると
ともに、前記高熱伝導性蓋体の一部を前記半導体素子の
上面と接着してなる半導体素子用パッケージであって、
前記絶縁基板の４０〜１５０℃における熱膨張係数が８
乃至２０ｐｐｍ／℃であり、且つ前記高熱伝導性蓋体の
脚部をヤング率が１ＧＰａ以下の接着材によって前記絶
縁基板表面に取着固定してなることを特徴とする半導体
素子用パッケージ。 - 【請求項２】前記絶縁基板の裏面に、前記メタライズ配
線層を介して前記半導体素子と電気的に接続された複数
の接続端子が取着されており、平面的にみて前記複数の
接続端子の最外の接続端子取着位置よりも内側の領域に
て、前記高熱伝導性蓋体の脚部が前記絶縁基板表面に取
り付けられていることを特徴とする請求項１記載の半導
体素子用パッケージ。 - 【請求項３】前記半導体素子の上面を、高熱伝導性接着
材によって前記高熱伝導性蓋体に接着してなる請求項１
または請求項２記載の半導体素子用パッケージ。 - 【請求項４】前記高熱伝導性蓋体の上面に、放熱フィン
を接合してなる請求項１乃至請求項３記載の半導体素子
用パッケージ。 - 【請求項５】前記高熱伝導性蓋体が、アルミニウムとＳ
ｉＣとの複合材料、またはＣｕからなることを特徴とす
る請求項１乃至請求項４のいずれか記載の半導体素子用
パッケージ。 - 【請求項６】前記絶縁基板が、ガラスセラミックスから
なり、前記メタライズ配線層が銅を主成分とする導体か
らなることを特徴とする請求項１乃至請求項５のいずれ
か記載の半導体素子用パッケージ。 - 【請求項７】前記半導体素子が前記絶縁基板表面のメタ
ライズ配線層に、フリップチップ実装してなる請求項１
乃至請求項６のいずれか記載の半導体素子用パッケー
ジ。 - 【請求項８】表面あるいは内部にメタライズ配線層が形
成された絶縁基板の表面に接続用電極を備えた半導体素
子を載置し、前記メタライズ配線層と前記半導体素子の
接続用電極とをロウ付けしてなるとともに、前記半導体
素子を覆うようにして脚部を有する高熱伝導性蓋体を配
置し、前記脚部を前記絶縁基板の表面に接着固定すると
ともに、前記高熱伝導性蓋体の一部を前記半導体素子の
上面と接着してなり、且つ前記絶縁基板裏面に設けられ
前記半導体素子と前記メタライズ配線層を介して電気的
に接続された接続端子を具備する半導体素子用パッケー
ジを、有機樹脂を含有する樹脂基板を備えた外部回路基
板表面に実装してなる実装構造であって、 前記絶縁基板の４０〜１５０℃における熱膨張係数が８
乃至２０ｐｐｍ／℃であり、且つ前記高熱伝導性蓋体の
脚部をヤング率が１ＧＰａ以下の接着材によって前記絶
縁基板表面に取着固定してなることを特徴とする半導体
素子用パッケージの実装構造。 - 【請求項９】平面的にみて前記複数の接続端子の最外の
接続端子取着位置よりも内側の領域にて、前記高熱伝導
性蓋体の脚部が前記絶縁基板表面に取り付けられている
ことを特徴とする請求項８記載の半導体素子用パッケー
ジの実装構造。 - 【請求項１０】前記半導体素子の上面を、高熱伝導性接
着材によって前記高熱伝導性蓋体に接着してなる請求項
８または請求項９記載の半導体素子用パッケージの実装
構造。 - 【請求項１１】前記高熱伝導性蓋体の上面に、放熱フィ
ンを接合してなる請求項８乃至請求項１０記載の半導体
素子用パッケージの実装構造。 - 【請求項１２】前記高熱伝導性蓋体が、アルミニウムと
ＳｉＣとの複合材料、またはＣｕからなることを特徴と
する請求項８乃至請求項１１のいずれか記載の半導体素
子用パッケージの実装構造。 - 【請求項１３】前記絶縁基板が、ガラスセラミックスか
らなり、前記メタライズ配線層が銅を主成分とする導体
からなることを特徴とする請求項８乃至請求項１２のい
ずれか記載の半導体素子用パッケージの実装構造。 - 【請求項１４】前記半導体素子を前記絶縁基板表面のメ
タライズ配線層に、フリップチップ実装してなる請求項
８乃至請求項１３のいずれか記載の半導体素子用パッケ
ージの実装構造。
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| JP2000054003A JP2001244390A (ja) | 2000-02-29 | 2000-02-29 | 半導体素子用パッケージおよびその実装構造 |
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| Country | Link |
|---|---|
| JP (1) | JP2001244390A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008214692A (ja) * | 2007-03-02 | 2008-09-18 | Furukawa Electric Co Ltd:The | 半導体収容金属容器用銅合金線材 |
| JP2009532892A (ja) * | 2006-04-06 | 2009-09-10 | バレオ・エチユード・エレクトロニク | 特にパワーエレクトロニクス部品用のスタンド、そのようなスタンドを備える電力モジュール、モジュールを備えるアセンブリ、及び、上記モジュールによって制御される電気部材 |
| JPWO2011074221A1 (ja) * | 2009-12-14 | 2013-04-25 | パナソニック株式会社 | 半導体装置 |
| WO2024051275A1 (zh) * | 2022-09-05 | 2024-03-14 | 华为技术有限公司 | 管壳封装件、封装组件以及激光雷达发射模组 |
-
2000
- 2000-02-29 JP JP2000054003A patent/JP2001244390A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532892A (ja) * | 2006-04-06 | 2009-09-10 | バレオ・エチユード・エレクトロニク | 特にパワーエレクトロニクス部品用のスタンド、そのようなスタンドを備える電力モジュール、モジュールを備えるアセンブリ、及び、上記モジュールによって制御される電気部材 |
| JP2008214692A (ja) * | 2007-03-02 | 2008-09-18 | Furukawa Electric Co Ltd:The | 半導体収容金属容器用銅合金線材 |
| JPWO2011074221A1 (ja) * | 2009-12-14 | 2013-04-25 | パナソニック株式会社 | 半導体装置 |
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